KR20210031582A - 표시 장치 - Google Patents

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KR20210031582A
KR20210031582A KR1020190113014A KR20190113014A KR20210031582A KR 20210031582 A KR20210031582 A KR 20210031582A KR 1020190113014 A KR1020190113014 A KR 1020190113014A KR 20190113014 A KR20190113014 A KR 20190113014A KR 20210031582 A KR20210031582 A KR 20210031582A
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김동휘
김철호
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삼성디스플레이 주식회사
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Abstract

다양한 실시예들에 따른 표시 장치가 제공된다. 표시 장치는 데이터선, 피드백선, 게이트선에 연결되고 내부 보상 회로를 갖는 화소가 배열되는 표시부, 상기 데이터선을 통해 상기 화소에 데이터 전압을 제공하는 데이터 구동부, 상기 데이터 전압이 인가된 상기 화소로부터 상기 피드백선을 통해 출력되는 구동 전류를 감지하는 센싱부, 및 상기 데이터 전압과 상기 구동 전류에 기초하여 현재 특성 데이터를 획득하고, 초기 특성 데이터와 상기 현재 특성 데이터에 기초하여 내부 보상량과 외부 보상량을 결정하고, 상기 외부 보상량에 기초하여 입력 영상 데이터를 보상하도록 구성되는 타이밍 제어부를 포함한다.

Description

표시 장치{Display apparatus}
본 발명의 실시예들은 표시 장치에 관한 것으로서, 더욱 상세하게는 내부 보상과 외부 보상을 수행하도록 구성되는 표시 장치에 관한 것이다.
유기 발광 표시 장치(Organic Light Emitting Display)는 전류에 의해 휘도가 달라지는 발광 소자, 예컨대, 유기 발광 다이오드(Organic Light Emitting Diode)를 포함한다. 유기 발광 표시 장치 내의 한 화소는 유기 발광 다이오드, 게이트 전극과 소스 전극 사이의 전압에 따라 유기 발광 다이오드에 공급되는 전류량을 제어하는 구동 트랜지스터, 및 유기 발광 다이오드의 휘도를 제어하기 위한 데이터 전압을 구동 트랜지스터로 전달하는 스위칭 트랜지스터를 포함한다.
제조 공정 오차에 의해 구동 트랜지스터들은 서로 상이한 문턱 전압을 가질 수 있으며, 동일한 데이터 전압이 인가되더라도 구동 트랜지스터들의 문턱 전압이 다르면 구동 트랜지스터들이 출력하는 전류량은 상이할 수 있다. 또한, 화소가 열화됨에 따라, 트랜지스터의 문턱 전압은 달라질 수 있으며, 구동 트랜지스터의 이동도 역시 달라질 수 있다. 구동 트랜지스터의 이동도가 달라지면 구동 트랜지스터가 동일한 전류량을 출력하게 하는 데이터 전압이 달라질 수 있다.
이러한 문제들을 개선하기 위한 한 방법으로서, 화소는 복수의 트랜지스터들로 이루어진 보상 회로를 포함할 수 있다. 이 방법을 통해 구동 트랜지스터의 문턱 전압 변화는 보상될 수 있지만, 구동 트랜지스터의 동적 범위(dynamic range) 편차나 트랜지스터의 열화를 보상하기 어렵다.
다른 방법으로서, 표시 장치는 화소의 특성을 센싱하여 데이터 전압을 보상하는 보상부를 포함할 수 있다. 그러나, 이러한 방법으로는 구동 환경과 센싱 환경의 차이 및 구동 트랜지스터의 히스테리시스 특성과 같이 실시간으로 발생하는 휘도 변화를 보상할 수 없다.
본 발명의 실시예들은 상술한 문제점을 해결하기 위한 것으로서, 내부 보상과 외부 보상을 수행하도록 구성되는 표시 장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 표시 장치는 데이터선, 피드백선, 게이트선에 연결되고 내부 보상 회로를 갖는 화소가 배열되는 표시부, 상기 데이터선을 통해 상기 화소에 데이터 전압을 제공하는 데이터 구동부, 상기 데이터 전압이 인가된 상기 화소로부터 상기 피드백선을 통해 출력되는 구동 전류를 감지하는 센싱부, 및 상기 데이터 전압과 상기 구동 전류에 기초하여 현재 특성 데이터를 획득하고, 초기 특성 데이터와 상기 현재 특성 데이터에 기초하여 내부 보상량과 외부 보상량을 결정하고, 상기 외부 보상량에 기초하여 입력 영상 데이터를 보상하도록 구성되는 타이밍 제어부를 포함한다.
전술한 것 외의 다른 측면, 특징, 이점은 아래의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 다양한 실시예들에 따른 표시 장치는 화소 내의 내부 보상 회로를 통해 구동 트랜지스터의 문턱 전압 편차 및 변화를 보상할 수 있을 뿐만 아니라, 외부 보상 회로를 통해 화소의 특성을 감지하여 데이터 전압을 보상함으로써 화소의 열화나 구동 트랜지스터의 동적 범위 변화를 보상할 수 있다. 따라서, 표시 품질을 크게 향상시킬 수 있을 뿐만 아니라, 표시 장치의 수명을 증가시킬 수 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 일 실시예에 따른 화소와 센싱 유닛을 도시한다.
도 3은 일 실시예 따라서 도 2의 화소가 표시 모드로 동작할 때의 동작 타이밍을 도시한다.
도 4는 일 실시예에 따라서 도 2의 화소가 센싱 모드로 동작할 때의 동작 타이밍을 도시한다.
도 5 내지 도 7은 일 실시예에 따른 타이밍 제어부의 내부 블럭도를 도시한다.
도 8a는 일 실시예에 따라 수집된 초기 특성 데이터를 예시적으로 나타낸 그래프이다.
도 8b 내지 도 8d는 일 실시예에 따라 수집된 초기 특성 데이터와 현재 특성 데이터를 예시적으로 나타낸 그래프들이다.
도 9 및 도 10은 다른 실시예들에 따른 화소를 도시한다.
도 11은 일 실시예에 따른 더블 게이트 트랜지스터의 단면도를 예시적으로 도시한다.
도 12는 다른 실시예에 따라서 센싱 유닛들과 피드백선들 간의 연결 관계를 도시한다.
도 13은 다른 실시예에 따라서 센싱 유닛과 피드백선들 간의 연결 관계를 도시한다.
본 발명은 다양하게 변형되고 여러 가지 실시예를 가질 수 있으므로, 특정 실시예들을 도면에 도시하고 상세한 설명을 통해 상세하게 설명하고자 한다. 본 발명의 특징, 및 효과, 그리고 그것들을 달성하는 방법은 도면과 함께 아래에서 상세하게 기술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 아래에 개시되는 실시예들로 한정되지 않으며, 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들이 상세히 설명된다. 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에 도시된 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 선택되었으므로, 본 발명이 반드시 도시된 형태로 한정되지 않는다.
이하의 실시예들에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용된다. 명세서 전체에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 제1 구성요소가 제2 구성요소를 포함한다 또는 가진다라고 할 때, 이는 특별히 반대되는 기재가 없는 한 제2 구성요소 외의 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 "대응하는" 또는 "대응하게"라는 용어는 문맥에 따라서 동일한 열 및/또는 행에 배치된다 또는 연결된다는 것을 의미할 수 있다. 예컨대, 제1 부재가 복수의 제2 부재들 중에서 "대응하는" 제2 부재에 연결된다는 것은 제1 부재가 제1 부재와 동일 열 및/또는 동일 행에 배치된 제2 부재에 연결된다는 것을 의미한다. 예를 들면, 복수의 픽셀 회로들과 복수의 발광 소자들이 각각 기판 상에 행 방향과 열 방향으로 배열되는 경우, 발광 소자가 대응하는 픽셀 회로에 연결된다는 것은 복수의 픽셀 회로들 중에서 동일 행과 동일 열에 위치한 픽셀 회로에 연결된다는 것을 의미한다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시부(110), 게이트 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 센싱부(150), 및 전압 생성부(160)를 포함한다.
표시부(110)는 제1 방향(예컨대 행 방향)과 제2 방향(예컨대, 열 방향)으로 배열되는 화소(PX)들을 포함한다.
표시 장치(100)는 표시부(110)를 통해 영상을 표시하는 표시 모드와 화소(PX)들 각각의 특성을 감지하기 위한 센싱 모드 중 하나로 동작할 수 있다. 표시 모드에서 화소(PX)들은 데이터 구동부(130)로부터 출력되는 데이터 전압(Vdata)을 수신하고, 데이터 전압(Vdata)에 대응하는 휘도로 발광함으로써 영상을 표시할 수 있다. 센싱 모드에서 화소(PX)들은 데이터 구동부(130)로부터 출력되는 데이터 전압(Vdata)을 수신하고, 데이터 전압(Vdata)에 대응하는 구동 전류(Id)를 센싱부(150)에 출력할 수 있다.
화소(PX)들은 데이터선들, 피드백선들, 및 게이트선들에 연결된다. 데이터선들은 데이터 구동부(130)로부터 열 방향으로 연장되어 동일 열에 위치하는 화소들(PX)에 연결된다. 데이터선들은 데이터 구동부(130)로부터 출력되는 데이터 전압(Vdata)을 화소들(PX)에게 전달할 수 있다.
피드백선들은 동일 열에 위치하는 화소들(PX)에 연결되며, 열 방향으로 연장되어 센싱부(150)에 연결된다. 피드백선들은 화소들(PX)로부터 출력되는 구동 전류(Id)를 센싱부(150)에 전달할 수 있다.
게이트선들은 게이트 구동부(120)로부터 행 방향으로 연장되어 동일 행에 위치하는 화소들(PX)에 연결된다. 게이트선들은 게이트 구동부(120)로부터 출력되는 게이트 신호(Gsig)를 동일 행의 화소들(PX)에게 전달할 수 있다. 하나의 화소(PX)에는 복수의 게이트 선이 연결될 수 있다. 예컨대, 하나의 화소(PX)에는 4개의 게이트선이 연결되어 4개의 게이트 신호(Gsig)를 수신할 수 있다. 화소들(PX)은 게이트 신호(Gsig)에 의해 제어된다. 화소들(PX)은 게이트 신호(Gsig)에 동기하여 데이터 전압(Vdata)을 수신하고 데이터 전압(Vdata)에 대응하는 휘도로 발광하거나 데이터 전압(Vdata)에 대응하는 구동 전류(Id)를 센싱부(150)에 출력할 수 있다.
화소(PX)들은 각각 내부 보상 회로를 갖는다. 화소(PX)들은 데이터 전압(Vdata)에 대응하여 구동 전류(Id)를 생성하는 구동 트랜지스터를 포함할 수 있으며, 내부 보상 회로는 구동 트랜지스터의 내부 특성(예컨대, 문턱 전압)을 보상하기 위한 회로일 수 있다. 내부 보상 회로는 구동 전류(Id)가 데이터 전압(Vdata)에 관계할 뿐 구동 트랜지스터의 내부 특성에 의해 영향을 받지 않게 하거나 내부 특성의 영향을 최소화할 수 있다. 내부 보상 회로는 미리 설정된 타이밍에 제어되는 적어도 하나의 트랜지스터들을 포함할 수 있으며, 미리 설정된 전압을 미리 설정된 타이밍에 화소(PX)들에 인가함으로써 구동 트랜지스터의 내부 특성이 보상될 수 있다.
화소들(PX)은 제1 및 제2 전원선들에 연결될 수 있다. 제1 및 제2 전원선들은 전압 생성부(160)로부터 출력되는 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS)을 각각 화소들(PX)에 전달할 수 있다. 화소(PX)에 대하여 도 2를 참조로 아래에서 더욱 자세히 설명한다.
전압 생성부(160)는 화소들(PX)의 동작에 필요한 전압들을 생성할 수 있다. 예컨대, 전압 생성부(160)는 제1 구동 전압(ELVDD)과 제2 구동 전압(ELVSS)을 생성할 수 있다. 제1 구동 전압(ELVDD)은 제1 전원선을 통해 화소들(PX)에 인가되는 전압이고, 제2 구동 전압(ELVSS)은 제2 전원선을 통해 화소들(PX)에 인가되는 전압이다. 제2 구동 전압(ELVSS)의 레벨은 제1 구동 전압(ELVDD)의 레벨보다 낮을 수 있다.
전압 생성부(160)는 예컨대, 초기화 전압(Vint)을 생성할 수 있다. 전압 생성부(160)는 초기화 전압(Vint)를 센싱부(150)에 제공하고, 센싱부(150)는 피드백선을 통해 화소들(PX)에 초기화 전압(Vint)을 제공할 수 있다.
다른 실시예에 따르면, 전압 생성부(160)는 예컨대, 기준 전압(Vref)을 생성할 수 있다. 기준 전압(Vref)은 제3 전원선을 통해 화소들(PX)에 인가되는 전압일 수 있다. 본 예에 따르면, 화소들(PX)은 제1, 제2 및 제3 전원선들에 연결될 수 있다.
전압 생성부(160)는 화소(PX)의 스위칭 트랜지스터를 제어하기 위한 제1 및 제2 게이트 전압들을 생성하여 게이트 구동부(120)에 제공할 수 있다. 제1 게이트 전압의 레벨은 제2 게이트 전압의 레벨보다 높을 수 있다. 일 예에 따르면, 제1 게이트 전압은 n형 트랜지스터를 턴 온 시키기 위한 전압이고, 제2 게이트 전압은 n형 트랜지스터를 턴 오프 시키기 위한 전압일 수 있다. 다른 예에 따르면, 제1 게이트 전압은 p형 트랜지스터를 턴 온 시키기 위한 전압이고, 제2 게이트 전압은 p형 트랜지스터를 턴 오프 시키기 위한 전압일 수 있다. 게이트 구동부(120)는 제1 및 제2 게이트 전압을 이용하여 게이트 신호들(Gsign)을 생성할 수 있다.
전압 생성부(160)는 또 다른 레벨의 전압들을 생성할 수도 있다. 예컨대, 전압 생성부(160)는 감마 기준 전압들을 생성하여 데이터 구동부(130)에 제공할 수도 있다.
타이밍 제어부(140)는 게이트 구동부(120), 데이터 구동부(130) 및 센싱부(150)의 동작 타이밍을 제어함으로써, 표시부(110)를 제어할 수 있다. 표시부(110)의 화소들(PX)은 매 프레임 기간마다 새로운 데이터 전압(Vdata)를 수신하고 수신된 데이터 전압(Vdata)에 대응하는 휘도로 발광함으로써 한 프레임의 입력 영상 데이터에 대응하는 영상을 표시할 수 있다. 일 실시예에 따르면, 한 프레임 기간은 한 프레임의 영상이 표시부(110)의 화소들(PX)을 통해 표시되는 기간으로서, 화소들(PX) 각각은 매 프래임마다 주사 신호(SCAN)에 동기화하여 데이터 전압(Vdata)을 수신하고, 데이터 전압(Vdata)에 대응하는 휘도의 광을 한 프레임 기간 동안 방출할 수 있다.
타이밍 제어부(140)는 외부 장치로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 및 클럭 신호 중 적어도 하나를 포함하는 타이밍 신호, 및 입력 영상 데이터를 수신할 수 있다. 타이밍 제어부(140)는 타이밍 신호를 이용하여 게이트 구동부(120), 및 데이터 구동부(130)의 동작 타이밍을 제어할 수 있다. 타이밍 제어부(140)는 1 수평 주사 기간(horizontal scanning period)의 데이터 인에이블 신호를 카운트하여 프레임 기간을 판단할 수 있다. 이 경우, 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 입력 영상 데이터는 화소들(PX)의 휘도(luminance) 정보를 포함한다. 휘도는 정해진 수효, 예를 들어, 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있다.
타이밍 제어부(140)는 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호, 및 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호를 포함하는 제어 신호들을 생성할 수 있다.
게이트 타이밍 제어 신호는 게이트 스타트 펄스(Gate Start Pulse), 게이트 시프트 클럭(Gate Shift Clock), 게이트 출력 인에이블(Gate Output Enable) 신호 등을 포함할 수 있다. 게이트 스타트 펄스는 주사 기간의 시작 시점에 첫 번째 주사 신호를 생성하는 게이트 구동부(120)에 공급된다. 게이트 시프트 클럭(GSC)은 게이트 구동부(120)에 공통으로 입력되는 클럭 신호로서, 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블(GOE) 신호는 게이트 구동부(120)의 출력을 제어한다.
데이터 타이밍 제어 신호(DDC)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 소스 출력 인에이블(Source Output Enable) 신호 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어하며, 주사 기간의 시작 시점에 데이터 구동부(130)에 제공된다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130) 내에서 데이터의 샘플링 동작을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력을 제어한다. 한편, 데이터 구동부(130)에 공급되는 소스 스타트 펄스(SSP)는 데이터 전송 방식에 따라 생략될 수도 있다.
게이트 구동부(120)는 전압 생성부(160)로부터 제공되는 제1 및 제2 게이트 전압을 이용하여 타이밍 제어부(140)로부터 제공되는 게이트 타이밍 제어 신호에 응답하여 게이트 신호들(Gsig)을 순차적으로 생성한다. 게이트 구동부(120)는 게이트선들을 통해 게이트 신호들(Gsig)을 화소들(PX)에게 제공할 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급된 데이터 타이밍 제어 신호에 응답하여 타이밍 제어부(140)로부터 공급되는 디지털 형태의 영상 데이터를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터 구동부(130)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 영상 데이터를 감마 기준 전압으로 변환하여 아날로그 형태의 데이터 전압으로 변환한다. 데이터 구동부(130)는 데이터선들을 통해 데이터 전압(Vdata)을 화소들(PX)에게 제공할 수 있다.
타이밍 제어부(140)는 표시부(110)의 동작 모드를 결정할 수 있다. 입력 영상 데이터가 수신되는 경우, 타이밍 제어부(140)는 표시 모드로 결정하고, 입력 영상 데이터가 미리 설정된 시간, 예컨대, 60분 동안 수신되지 않는 경우, 타이밍 제어부(140)는 센싱 모드로 결정할 수 있다. 타이밍 제어부(140)는 동작 모드에 따라 센싱부(150)를 제어할 수 있다. 예를 들면, 표시 모드로 동작하는 경우, 타이밍 제어부(140)는 초기화 전압(Vint)를 화소들(PX)에게 출력하도록 센싱부(150)를 제어할 수 있다. 센싱 모드로 동작하는 경우, 타이밍 제어부(140)는 화소들(PX)로부터 출력되는 구동 전류(Id)를 감지하도록 센싱부(150)를 제어할 수 있다.
표시 모드로 동작하는 경우, 센싱부(150)는 피드백선들을 통해 화소들(PX)에게 초기화 전압(Vint)을 제공할 수 있다. 초기화 전압(Vint)은 미리 설정된 크기를 가질 수 있다. 센싱 모드로 동작하는 경우, 센싱부(150)는 피드백선들을 통해 화소들(PX)로부터 수신되는 구동 전류(Id)를 감지할 수 있다. 구동 전류(Id)는 데이터 전압(Vdata)을 수신한 화소(PX)가 피드백선을 통해 출력한 것이다. 센싱부(150)는 피드백선들에 연결되는 복수의 센싱 유닛들을 포함할 수 있으며, 센싱 유닛들은 도 2를 참조로 아래에서 더욱 자세히 설명한다.
센싱부(150)는 구동 전류(Id)를 감지하여 센싱 데이터를 생성할 수 있으며, 센싱 데이터를 타이밍 제어부(140)에 제공할 수 있다. 타이밍 제어부(140)는 화소(PX)가 수신한 데이터 전압(Vdata)와 이에 대응하여 화소(PX)가 출력한 구동 전류(Id)에 기초하여 현재 특성 데이터를 획득할 수 있다. 화소(PX)가 수신한 데이터 전압(Vdata)은 타이밍 제어부(140)가 데이터 구동부(130)에 제공한 영상 데이터에 대응하여 데이터 구동부(140)가 출력한 것이다. 데이터 구동부(140)는 센싱 모드에서 타이밍 제어부(140)의 제어에 따라 미리 설정된 크기의 데이터 전압(Vdata)을 화소(PX)에 출력할 수 있다. 타이밍 제어부(140)는 초기 특성 데이터와 현재 특성 데이터에 기초하여 내부 보상량과 외부 보상량을 결정할 수 있다. 타이밍 제어부(140)는 각 화소(PX)의 외부 보상량을 메모리에 저장할 수 있다.
표시 모드로 동작하는 경우, 타이밍 제어부(140)는 메모리에 저장된 외부 보상량에 기초하여 입력 영상 데이터를 보상할 수 있다. 일 예에 따르면, 타이밍 제어부(140)는 외부 보상량에 기초하여 입력 영상 데이터를 보상 데이터로 변환하고, 보상 데이터를 데이터 구동부(130)에 제공할 수 있다. 데이터 구동부(130)는 타이밍 제어부(140)로부터 수신된 보상 데이터에 대응하는 데이터 전압(Vdata)을 생성하여 화소(PX)에 제공할 수 있다. 화소(PX)는 보상 데이터에 대응하는 데이터 전압(Vdata)을 수신하여 데이터 전압(Vdata)에 대응하는 휘도로 발광할 수 있다. 데이터 전압(Vdata)은 화소(PX)의 외부 보상량이 반영되어 외부 보상된 것이고, 화소(PX)의 내부 보상 회로는 화소(PX)의 내부 보상을 수행하기 때문에, 화소(PX)는 입력 영상 데이터에 대응하는 휘도로 발광할 수 있다. 즉, 화소(PX)는 환경 변화나 열화 등에 영향을 받지 않고 일정한 휘도로 발광할 수 있다. 따라서, 표시 장치(100)가 표시 품질을 유지할 수 있는 수명은 더욱 길어질 수 있다.
도 2는 일 실시예에 따른 화소와 센싱 유닛을 도시한다.
도 1과 함께 도 2를 참조하면, 화소(PX)와 센싱 유닛(SU)이 피드백선(FL)을 통해 연결된다. 화소(PX)는 표시부(110)에 포함되고, 센싱 유닛(SU)은 센싱부(150)에 포함된다. 도 2에는 하나의 피드백선(FL)에 연결되는 하나의 화소(PX)와 하나의 센싱 유닛(SU)이 도시되지만, 피드백선(FL)에는 일 열의 화소들(PX)이 연결될 수 있다. 도 2에는 센싱 유닛(SU)이 하나의 피드백선(FL)에 연결되는 것으로 도시지만, 센싱 유닛(SU)은 복수의 피드백선(FL)에 연결될 수도 있다.
화소(PX)는 제1 노드(N1)와 제2 노드(N2) 사이의 커패시터(Cst), 커패시터(Cst) 양단의 전압에 기초하여 구동 전류(Id)를 출력하는 제1 트랜지스터(T1), 제1 게이트 신호(S[1])에 응답하여 데이터선(DL)으로부터 데이터 전압(Vdata)을 제1 노드(N1)에 전달하는 제2 트랜지스터(T2), 제2 게이트 신호(S[2])에 응답하여 제2 노드(N2)와 피드백선(FL)를 서로 연결하는 제3 트랜지스터(T3), 제3 게이트 신호(S[3])에 응답하여 기준 전압(Vref)을 제1 노드(N1)에 인가하는 제4 트랜지스터(T4), 제4 게이트 신호(S[4])에 응답하여 제1 구동 전압(ELVDD)을 제1 트랜지스터(T1)에 제공하는 제5 트랜지스터(T5), 및 제2 노드(N2)에 연결되는 발광 소자(OLED)를 포함할 수 있다.
제1 노드(N1)와 제2 노드(N2)는 각각 제1 트랜지스터(T1)의 게이트와 소스일 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압에 기초하여 구동 전류(Id)를 제2 노드(N2)에 출력할 수 있다. 구동 전류(Id)는 제1 노드(N1)와 제2 노드(N2) 사이의 전압에서 제1 트랜지스터(T1)의 문턱 전압을 뺀 전압의 제곱에 대략적으로 비례할 수 있다. 제2 내지 제5 트랜지스터(T2-T5)는 각각 제1 내지 제4 게이트 신호(S[1]-S[4])에 응답하여 턴 온 또는 턴 오프될 수 있다. 제1 내지 제4 게이트 신호(S[1]-S[4])는 각각 제1 내지 제4 게이트선을 통해 화소(PX)에 인가될 수 있다.
제5 트랜지스터(T5)는 제1 전원선(PL1)과 제3 노드(N3) 사이에 연결되고, 제4 트랜지스터(T4)는 제3 전원선(PL3)과 제1 노드(N1) 사이에 연결될 수 있다. 발광 소자(OLED)는 제2 노드(N2)와 제2 전원선(PL2) 사이에 연결될 수 있다.
도 2에 도시된 화소(PX)는 예시적이며, 화소(PX)의 회로 구성은 달라질 수 있다. 예를 들면, 제4 트랜지스터(T4)와 제5 트랜지스터(T5) 중 적어도 하나는 생략될 수도 있다. 예컨대, 제4 트랜지스터(T4)가 생략되는 경우, 기준 전압(Vref)은 데이터선(DL)을 통해 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 인가될 수 있다. 제5 트랜지스터(T5)가 생략되는 경우, 제5 트랜지스터(T5)가 턴 오프되는 구간에 제1 전원선(PL1)에는 제1 구동 전압(ELVDD)이 인가되지 않을 수 있다.
도 2에 도시된 바와 같이, 제5 트랜지스터(T5)는 p형 트랜지스터이고, 제1 내지 제4 트랜지스터(T1-T4)는 n형 트랜지스터일 수 있다. 일 실시예에 따르면, 제5 트랜지스터(T5)의 활성층은 실리콘을 포함할 수 있다. 제5 트랜지스터(T5)의 활성층은 비정질 실리콘 또는 결정질 실리콘을 포함할 수 있다. 제1 내지 제4 트랜지스터(T1-T4) 각각의 활성층은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들면, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
센싱 유닛(SU)은 피드백선(FL)에 연결되는 제4 노드(N4)를 가질 수 있다. 센싱 유닛(SU)은 제1 센싱 게이트 신호(IN)에 응답하여 초기화 전압(Vint)을 피드백선(FL)에 전달하는 제1 센싱 트랜지스터(ST1), 구동 전류(Id)를 감지하여 센싱 데이터(Sdata)를 생성하는 센싱 회로(ADC), 및 제2 센싱 게이트 신호(SEN)에 응답하여 피드백선(FL)으로부터 구동 전류(Id)를 센싱 회로(ADC)에 전달하는 제2 센싱 트랜지스터(ST2)를 포함할 수 있다.
센싱 회로(ADC)는 구동 전류(Id)를 센싱 데이터(Sdata)로 변환하는 아날로그-디지털 변환 회로를 포함할 수 있다. 표시 모드에서 제1 센싱 트랜지스터(ST1)가 턴 온되고 제2 센싱 트랜지스터(ST2)는 턴 오프될 수 있다. 턴 온된 제1 센싱 트랜지스터(ST1)을 통해 초기화 전압(Vint)는 피드백선(FL)에 인가될 수 있다. 센싱 모드에서 제1 센싱 트랜지스터(ST1)가 턴 오프되고 제2 센싱 트랜지스터(ST2)는 턴 온될 수 있다. 턴 온된 제2 센싱 트랜지스터(ST2)를 통해 피드백선(FL)과 센싱 회로(ADC)가 연결되며, 센싱 회로(ADC)는 피드백선을 통해 전달되는 화소(PX)의 구동 전류(Id)를 센싱 데이터(Sdata)로 변환할 수 있다. 센싱부(150)는 센싱 유닛(SU)에서 생성되는 센싱 데이터(Sdata)를 타이밍 제어부(140)에 제공할 수 있다.
일 예에 따르면, 제1 센싱 게이트 신호(IN)과 제2 센싱 게이트 신호(SEN)는 타이밍 제어부(140)로부터 출력될 수 있다. 다른 예에 따르면, 제1 센싱 게이트 신호(IN)과 제2 센싱 게이트 신호(SEN)는 게이트 구동부(120)로부터 출력될 수도 있다. 제1 센싱 게이트 신호(IN)과 제2 센싱 게이트 신호(SEN)는 센싱부(150) 내의 모든 센싱 유닛들(SU)에 공통적으로 인가될 수 있다.
도 3은 일 실시예 따라서 도 2의 화소가 표시 모드로 동작할 때의 동작 타이밍을 도시한다.
도 2와 함께 도 3을 참조하면, 표시 모드로 동작하는 경우, 한 프레임은 순차적으로 진행되는 제1 구간(Tini), 제2 구간(Tvth), 제3 구간(Tdw) 및 제4 구간(Tem)을 포함할 수 있다.
도 2에 예시된 바와 같이, 제2 내지 제4 트랜지스터(T2-T4)는 n형 트랜지스터로서, 이들에 인가되는 제1 내지 제3 게이트 신호(S[1]-S[3])가 하이 레벨일 때 턴 온되고, 로우 레벨일 때 턴 오프된다. 제5 트랜지스터(T5)는 p형 트랜지스터로서, 이에 인가되는 제4 게이트 신호(S[4])가 하이 레벨일 때 턴 오프되고, 로우 레벨일 때 턴 온된다.
제2 트랜지스터(T2)는 제1 게이트 신호(S[1])에 의해 제1 구간(Tini), 제2 구간(Tvth), 및 제4 구간(Tem)에서 턴 오프되고, 제3 구간(Tdw)에서 턴 온될 수 있다.
제3 트랜지스터(T3)는 제2 게이트 신호(S[2])에 의해 제2 구간(Tvth), 제3 구간(Tdw) 및 제4 구간(Tem)에서 턴 오프되고, 제1 구간(Tini)에서 턴 온되어 피드백선(FL)으로부터 초기화 전압(Vint)을 제2 노드(N2)에 인가할 수 있다.
제4 트랜지스터(T4)는 제3 게이트 신호(S[3])에 의해 제1 구간(Tini) 및 제2 구간(Tvth)에서 턴 온되고, 제3 구간(Tdw) 및 제4 구간(Tem)에서 턴 오프될 수 있다.
제5 트랜지스터(T5)는 제4 게이트 신호(S[4])에 의해 제1 구간(Tini) 및 제3 구간(Tdw)에서 턴 오프되고, 제2 구간(Tvth) 및 제4 구간(Tem)에서 턴 온될 수 있다.
또한, 표시 모드로 동작하는 경우, 제1 센싱 트랜지스터(ST1)는 제1 센싱 게이트 신호(IN)에 의해 계속 턴 온되어, 초기화 전압(Vint)을 피드백선(FL)에 인가할 수 있다. 또한, 제2 센싱 트랜지스터(ST2)는 제2 센싱 게이트 신호(SEN)에 의해 계속 턴 오프될 수 있다.
제1 구간(Tini)은 초기화 구간으로 지칭될 수 있다. 제1 구간(Tini)에서 제3 및 제4 트랜지스터(T3, T4)는 턴 온되고, 제2 및 제5 트랜지스터(T2, T5)는 턴 오프된다. 초기화 전압(Vint)은 제3 트랜지스터(T3)를 통해 제2 노드(N2)에 인가되고, 기준 전압(Vref)은 제4 트랜지스터(T4)를 통해 제1 노드(N1)에는 인가된다. 제2 노드(N2)에 발광 소자(OLED)의 문턱 전압보다 낮은 초기화 전압(Vint)이 인가됨으로써, 발광 소자(OLED)는 발광하지 않게 된다. 제1 노드(N1)에는 기준 전압(Vref)이 인가됨으로써, 제1 트랜지스터(T1)의 히스테리시스 특성이 초기화될 수 있다. 제1 노드(N1)와 제2 노드(N2) 사이의 커패시터(Cst)에는 전압(Vref-Vint)이 저장된다.
제2 구간(Tvth)은 문턱 전압 보상 구간으로 지칭될 수 있다. 제2 구간(Tvth)에서 제4 및 제5 트랜지스터(T4, T5)는 턴 온되고, 제2 및 제3 트랜지스터(T2, T3)는 턴 오프된다. 제1 노드(N1)에는 여전히 기준 전압(Vref)이 인가되고, 제3 노드(N3)에는 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 인가된다. 제1 트랜지스터(T1)는 턴 온되며, 턴 온된 제1 트랜지스터(T1)에 의해 제2 노드(N2)의 전위가 변한다. 제2 노드(N2)의 전위가 Vref-Vth가 되면, 제1 트랜지스터(T1)는 턴 오프된다. 여기서, Vth는 제1 트랜지스터(T1)의 문턱 전압을 의미한다. 제1 트랜지스터(T1)의 문턱 전압(Vth)은 커패시터(Cst)에 저장된다.
제3 구간(Tdw)은 데이터 기입 구간으로 지칭될 수 있다. 제3 구간(Tdw)에서 제2 트랜지스터(T2)는 턴 온되고, 제3 내지 제5 트랜지스터(T3, T4, T5)는 턴 오프된다. 제2 트랜지스터(T2)는 데이터선(DL)을 통해 수신되는 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제1 노드(N1)의 전위가 변하면, 커패시터(Cst)와 발광 소자(OLED)의 기생 커패시터(Coled) 사이에 전하 공유가 발생하고, 제2 노드(N2)의 전위는 Vref-Vth+ (Vdata-Vref) {Cst / (Cst + Coled)}가 된다. 커패시터(Cst)에는 (Vdata-Vref) {Coled / (Cst + Coled)} + Vth가 저장된다.
제4 구간(Tem)은 발광 구간으로 지칭될 수 있다. 제4 구간(Tem)에서 제5 트랜지스터(T5)는 턴 온되고, 제2 내지 제4 트랜지스터(T2, T3, T4)는 턴 오프된다. 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 제3 노드(N3)에 인가되면, 제1 트랜지스터(T1)는 게이트-소스 전압, 즉, 제1 노드(N1)와 제2 노드(N2) 사이의 전압에서 문턱 전압(Vth)을 감산한 값에 관계하는 구동 전류(Id)를 생성할 수 있다. 제1 노드(N1)와 제2 노드(N2) 사이의 전압은 (Vdata-Vref) {Coled / (Cst + Coled)} + Vth이므로, 제1 트랜지스터(T1)는 문턱 전압(Vth)의 크기와 관계 없는 구동 전류(Id)를 생성할 수 있다. 예를 들면, 구동 전류(Id)의 크기는 (Vdata-Vref) {Coled / (Cst + Coled)}의 제곱에 비례할 수 있다.
도 2에 도시된 화소(PX)는 구동 트랜지스터(즉, 제1 트랜지스터(T1))의 문턱 전압(Vth)에 관계하지 않는 구동 전류(Id)를 생성하므로, 화소(PX)는 내부 보상 회로를 포함한다. 화소(PX)마다 문턱 전압(Vth)의 크기가 다를 수 있지만, 도 2의 화소(PX)를 포함하는 표시부(110)는 문턱 전압(Vth)에 영향을 받지 않고 영상을 표시할 수 있다. 또한, 화소(PX)가 열화되면서 문턱 전압(Vth)의 크기가 달라질 수 있지만, 매 프레임마다 제2 구간(Tvth)에 문턱 전압(Vth)을 커패시터(Cst)에 저장하므로, 문턱 전압(Vth)의 변동에 영향을 받지 않을 수 있다.
도 4는 일 실시예에 따라서 도 2의 화소가 센싱 모드로 동작할 때의 동작 타이밍을 도시한다.
도 2와 함께 도 4를 참조하면, 센싱 모드로 동작하는 경우, 한 프레임은 순차적으로 진행되는 제5 구간(Tdw) 및 제6 구간(Tsen)을 포함할 수 있다.
제2 트랜지스터(T2)는 제1 게이트 신호(S[1])에 의해 제5 구간(Tdw)에서 턴 온되고, 제6 구간(Tsen)에서 턴 오프될 수 있다.
제3 트랜지스터(T3)는 제2 게이트 신호(S[2])에 의해 제5 구간(Tdw)에서 턴 온되고, 제6 구간(Tsen)에서도 턴 온되어 구동 전류(Id)를 피드백선(FL)에 전달할 수 있다.
제4 트랜지스터(T4)는 제3 게이트 신호(S[3])에 의해 제5 구간(Tdw)과 제6 구간(Tsen)에서 턴 오프될 수 있다.
제5 트랜지스터(T5)는 제4 게이트 신호(S[4])에 의해 제5 구간(Tdw)에서 턴 오프되고, 제6 구간(Tsen)에서 턴 온될 수 있다.
또한, 센싱 모드로 동작하는 경우, 제1 센싱 트랜지스터(ST1)는 제1 센싱 게이트 신호(IN)에 의해 계속 턴 오프되고, 제2 센싱 트랜지스터(ST2)는 제2 센싱 게이트 신호(SEN)에 의해 계속 턴 온되어, 피드백선(FL)을 통해 수신되는 구동 전류(Id)를 센싱 회로(ADC)에 제공할 수 있다. 일 예에 따르면, 센싱 회로(ADC)는 피드백선(FL)의 전위가 미리 설정된 값으로 유지되도록 피드백선(FL)에 미리 설정된 전압(예컨대, V0)을 인가할 수 있다.
제5 구간(Tdw)은 센싱 데이터 기입 구간으로 지칭될 수 있다. 제5 구간(Tdw)에서 제2 및 제3 트랜지스터(T2, T3)는 턴 온되고, 제4 및 제5 트랜지스터(T4, T5)는 턴 오프된다. 제2 트랜지스터(T2)는 데이터선(DL)을 통해 수신되는 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 제2 노드(N2)의 전위는 미리 설정된 값(예컨대, V0)으로 유지될 수 있다. 커패시터(Cst)에는 Vdata-V0가 저장된다. 센싱 모드로 동작할 때 화소(PX)의 특성을 감지하기 위해 화소(PX)에 인가되는 데이터 전압(Vdata)은 센싱 데이터 전압으로 지칭될 수 있다. 화소(PX)의 특성을 감지하기 위해, 센싱 데이터 전압(Vdata)은 복수 개의 크기들을 가질 수 있다. 센싱 데이터 전압(Vdata)의 크기가 많을수록 화소(PX)의 특성을 더욱 정확하게 감지할 수 있다. 센싱 데이터 전압(Vdata)의 크기들은 미리 설정될 수 있다.
예를 들면, 화소(PX)가 풀 블랙을 표시하기 위해 제1 레벨(예컨대, 1V)의 데이터 전압이 인가되고, 화소(PX)가 풀 화이트를 표시하기 위해 제2 레벨(예컨대, 5V)의 데이터 전압이 인가되는 경우, 센싱 데이터 전압(Vdata)은 제1 레벨(예컨대, 1V), 제1 레벨과 제2 레벨 사이에서 선택되는 복수 개의 크기들(예컨대, 1.5V, 2V, 2.5V, 3V, 3.5V, 4V, 4.5V) 및 제2 레벨(예컨대, 5V)일 수 있다. 전술한 수치는 오로지 예시적이다.
제6 구간(Tsen)은 센싱 구간으로 지칭될 수 있다. 제6 구간(Tsen)에서 제3 및 제5 트랜지스터(T3, T5)는 턴 온되고, 제2 및 제4 트랜지스터(T2, T4)는 턴 오프된다. 제5 트랜지스터(T5)를 통해 제1 구동 전압(ELVDD)이 제3 노드(N3)에 인가되면, 제1 트랜지스터(T1)는 게이트-소스 전압, 즉, 제1 노드(N1)와 제2 노드(N2) 사이의 전압에서 문턱 전압(Vth)을 감산한 값에 관계하는 구동 전류(Id)를 생성할 수 있다. 제1 노드(N1)와 제2 노드(N2) 사이의 전압은 (Vdata-V0)이므로, 제1 트랜지스터(T1)는 문턱 전압(Vth)과 관계하는 구동 전류(Id)를 생성할 수 있다. 예를 들면, 구동 전류(Id)의 크기는 (Vdata-V0-Vth)의 제곱에 비례할 수 있다.
구동 전류(Id)는 제3 트랜지스터(T3)를 통해 피드백선(FL)에 출력된다. 피드백선(FL)을 통해 수신되는 구동 전류(Id)는 제2 센싱 트랜지스터(ST2)를 통해 센싱 회로(ADC)에 제공되고, 센싱 회로(ADC)는 구동 전류(Id)의 크기에 대응하는 센싱 데이터(Sdata)를 생성할 수 있다. 센싱 회로(ADC)에서 생성된 센싱 데이터(Sdata)는 타이밍 제어부(140)에 제공될 수 있다.
타이밍 제어부(140)는 센싱 데이터 전압(Vdata)의 크기를 변경하면서, 변경된 센싱 데이터 전압(Vdata)이 인가되었을 때의 구동 전류(Id)의 크기에 대응하는 센싱 데이터(Sdata)를 수집할 수 있다. 예를 들면, 타이밍 제어부(140)는 1V의 센싱 데이터 전압(Vdata)을 화소(PX)에 인가했을 때의 화소(PX)가 출력하는 구동 전류(Id)의 크기, 2V의 센싱 데이터 전압(Vdata)을 화소(PX)에 인가했을 때의 화소(PX)가 출력하는 구동 전류(Id)의 크기, 3V의 센싱 데이터 전압(Vdata)을 화소(PX)에 인가했을 때의 화소(PX)가 출력하는 구동 전류(Id)의 크기, 4V의 센싱 데이터 전압(Vdata)을 화소(PX)에 인가했을 때의 화소(PX)가 출력하는 구동 전류(Id)의 크기, 및 5V의 센싱 데이터 전압(Vdata)을 화소(PX)에 인가했을 때의 화소(PX)가 출력하는 구동 전류(Id)의 크기를 각각 수집할 수 있다.
타이밍 제어부(140)는 표시 모드와 센싱 모드를 결정할 수 있으며, 센싱 모드에서 화소들(PX) 각각에 대하여 미리 설정된 센싱 데이터 전압들(Vdata) 각각에 대한 구동 전류(Id)의 크기를 수집할 수 있다. 이와 같이 수집되는 센싱 데이터 전압들(Vdata)와 구동 전류들(Id)의 데이터는 화소(PX)의 전압-전류 데이터 또는 특성 데이터로 지칭될 수 있다.
도 5 내지 도 7은 일 실시예에 따른 타이밍 제어부의 내부 블럭도를 도시한다.
도 5 내지 도 7를 참조하면, 타이밍 제어부(140)는 메모리(170) 및 데이터 보상부(180)를 포함할 수 있다. 메모리(170)에는 초기 특성 데이터(172) 및 보상량 데이터(174)가 저장될 수 있다. 데이터 보상부(180)는 현재 특성 데이터 획득부(182), 내부 보상량 추정부(184) 및 외부 보상량 결정부(186)를 포함할 수 있다.
타이밍 제어부(140)는 화소(PX)에 인가되는 데이터 전압(Vdata)과 화소(PX)로부터 출력되는 구동 전류(Id)에 기초하여 화소(PX)의 현재 특성 데이터를 획득한다. 타이밍 제어부(140)는 화소(PX)의 초기 특성 데이터(172)와 현재 특성 데이터에 기초하여 화소(PX)의 내부 보상량과 외부 보상량을 결정한다. 타이밍 제어부(140)는 화소(PX)의 외부 보상량에 기초하여 화소(PX)에 대응하는 입력 영상 데이터(DATA)를 보상하도록 구성된다.
메모리(170)는 화소들(PX) 각각의 초기 특성 데이터(172)와 화소들(PX) 각각의 외부 보상량을 포함하는 보상량 데이터(174)을 저장할 수 있다.
초기 특성 데이터(172)는 표시 장치(100)를 제조한 후 테스트 단계에서 센싱부(150)를 이용하여 수집될 수 있다. 초기 특성 데이터(172)는 표시 장치(100)를 센싱 모드로 동작시킴으로써 수집될 수 있다. 화소(PX)에 미리 설정된 센싱 데이터 전압(Vdata)을 인가하면, 화소(PX)는 센싱 데이터 전압(Vdata)에 대응하여 구동 전류(Id)를 출력한다. 타이밍 제어부(140)는 센싱부(150)로부터 구동 전류(Id)에 대응하는 센싱 데이터(Sdata)를 수신할 수 있다. 타이밍 제어부(140)는 화소(PX)에 인가한 센싱 데이터 전압(Vdata)와 센싱 데이터(Data)를 서로 연관지어 저장할 수 있다. 타이밍 제어부(140)는 센싱 데이터 전압(Vdata)의 크기를 다르게 하여 화소(PX)에 인가함으로써, 화소(PX)의 센싱 데이터 전압(Vdata)와 구동 전류(Id)에 대응하는 센싱 데이터(Sdata)를 수집할 수 있다. 이와 같이 수집된 센싱 데이터 전압(Vdata)와 구동 전류(Id)에 대응하는 센싱 데이터(Sdata)는 화소(PX)의 초기 특성 데이터(172)로서 메모리(170)에 저장된다.
보상량 데이터(174)는 화소들(PX) 각각의 외부 보상량을 포함한다. 외부 보상량은 데이터 보상부(180)에 의해 결정되어 메모리(170)에 저장될 수 있다.
데이터 보상부(180)의 현재 특성 데이터 획득부(182)는 화소(PX)에 인가된 센싱 데이터 전압(Vdata)과 이때 화소(PX)로부터 출력되는 구동 전류(Id)에 대응하는 센싱 데이터(Sdata)에 기초하여 화소(PX)의 현재 특성 데이터를 획득할 수 있다.
데이터 보상부(180)의 내부 보상량 추정부(184)는 메모리(170)에 저장된 화소(PX)의 초기 특성 데이터(172)와 현재 특성 데이터 획득부(182)에 의해 획득된 화소(PX)의 현재 특성 데이터를 비교하여, 화소(PX)의 내부 보상량을 추정할 수 있다.
데이터 보상부(180)의 외부 보상량 결정부(186)는 메모리(170)에 저장된 화소(PX)의 초기 특성 데이터(172)와 현재 특성 데이터 획득부(182)에 의해 획득된 화소(PX)의 현재 특성 데이터의 차이에서 내부 보상량 추정부(184)에 의해 추정되는 내부 보상량을 제외시킴으로써, 화소(PX)의 외부 보상량을 결정할 수 있다. 데이터 보상부(180)는 외부 보상량 결정부(186)에 의해 결정된 화소(PX)의 외부 보상량을 메모리(170)에 저장할 수 있다.
타이밍 제어부(140)는 표시 모드로 동작하는 경우 메모리(170)에 저장된 보상량 데이터(174)의 외부 보상량에 기초하여 입력 영상 데이터(DATA)를 보상할 수 있다. 일 예에 따르면, 타이밍 제어부(140)는 외부 보상량에 기초하여 입력 영상 데이터(DATA)를 보상 데이터(Cdata)로 변환하고, 보상 데이터(Cdata)를 데이터 구동부(130)에 제공할 수 있다. 데이터 구동부(130)는 타이밍 제어부(140)로부터 수신된 보상 데이터(Cdata)에 대응하는 데이터 전압(Vdata)을 생성하여 화소(PX)에 제공할 수 있다. 화소(PX)는 보상 데이터(Cdata)에 대응하는 데이터 전압(Vdata)을 수신하고, 보상 데이터(Cdata)에 대응하는 데이터 전압(Vdata)에 대응하는 휘도로 발광할 수 있다. 여기서, 데이터 전압(Vdata)은 화소(PX)의 내부 보상량을 제외한 외부 보상량만큼 보상된 것이므로, 화소(PX)는 화소(PX)의 특성 변화에 상관없이 입력 영상 데이터(DATA)에 대응하는 휘도로 발광할 수 있다.
데이터 보상부(180)의 내부 보상량 추정부(184) 및 외부 보상량 결정부(186)의 동작에 대하여 도 8a 내지 도 8d를 참조로 아래에서 더욱 자세히 설명한다.
앞에서 하나의 화소(PX)에 대해 현재 특성 데이터를 수집하고, 이를 기초로 화소(PX)에 대응하는 입력 영상 데이터를 보상하는 방법이 설명되었지만, 통상의 기술자들은 표시부(110) 내의 모든 화소들(PX) 각각에 대해서도 동일한 방법이 적용된다는 것을 이해할 수 있을 것이다.
도 8a는 일 실시예에 따라 수집된 초기 특성 데이터를 예시적으로 나타낸 그래프이다. 도 8b 내지 도 8d는 일 실시예에 따라 수집된 초기 특성 데이터와 현재 특성 데이터를 예시적으로 나타낸 그래프들이다.
도 8a는 화소(PX)의 초기 특성 데이터(Dinit)를 나타내는 예시적인 그래프이다. 예컨대, 제1 내지 제5 데이터 전압(v1-v5)을 각각 화소(PX)에 인가했을 때, 화소(PX)로부터 출력되는 구동 전류(Id)들이 도시된다. 여기서, 제1 내지 제5 데이터 전압(v1-v5)는 오로지 예시적이며, 더 많은 개수의 데이터 전압을 인가하여 초기 특성 데이터(Dinit)를 획득하거나, 다른 크기의 데이터 전압을 인가하여 초기 특성 데이터(Dinit)를 획득할 수도 있다. 초기 특성 데이터는 표시 장치(100)의 제조 후 테스트 단계에서 획득될 수 있다.
도 8b는 표시 장치(100)를 상당 시간동안 사용한 후에 화소(PX)의 구동 트랜지스터의 문턱 전압이 초기보다 변동된 경우에 화소(PX)의 현재 특성 데이터(Dcur)를 나타내는 그래프를 초기 특성 데이터(Dinit)를 나타내는 그래프와 대비하여 도시한다. 초기 특성 데이터(Dinit)를 참조하면, 초기에는 제1 데이터 전압(v1)을 화소(PX)에 인가할 때 화소(PX)가 구동 전류(Id)를 출력하기 시작하였지만, 현재 특성 데이터(Dcur)를 참조하면, 데이터 전압(v1')을 화소(PX)에 인가할 때 화소(PX)는 구동 전류(Id)를 출력하기 시작할 수 있다. 데이터 전압(v1')과 제1 데이터 전압(v1)의 차이는 문턱 전압 변동량(Δvth)에 대응할 수 있다.
현재 특성 데이터(Dcur)에서 제1 크기의 구동 전류(i1)를 출력하기 위해 화소(PX)에 인가되는 데이터 전압(v2')은 초기 특성 데이터(Dinit)에서 제1 크기의 구동 전류(i1)를 출력하기 위해 화소(PX)에 인가되었던 제2 데이터 전압(v2)에서 문턱 전압 변동량(Δvth)만큼 증가한 것이다. 제2 내지 제4 크기의 구동 전류(i2-i4)를 출력하기 위해 화소(PX)에 인가되는 데이터 전압(v3'-v5')은 초기 특성 데이터(Dinit)의 제3 내지 제5 데이터 전압(v3-v5)에 비해 문턱 전압 변동량(Δvth)만큼 증가한다.
화소(PX)의 문턱 전압이 변동된 경우, 동일한 크기의 구동 전류(Id)를 출력하게 하는 데이터 전압은 문턱 전압 변동량(Δvth)만큼 변한다. 전압 변동량(Δvth)은 데이터 전압(v1')과 제1 데이터 전압(v1)의 차이로 결정될 수 있다. 다른 예에 따르면, 미리 설정된 작은 크기의 구동 전류(i1)를 출력하게 하는 데이터 전압(v2')과 제2 데이터 전압(v2)의 차이를 기초로 전압 변동량(Δvth)이 결정될 수도 있다. 전압 변동량(Δvth)은 화소(PX)의 내부 보상량에 대응한다.
일 실시예에 따르면, 내부 보상량 추정부(도 7의 184)는 메모리(170)에 저장된 화소(PX)의 초기 특성 데이터(Dinit)와 현재 특성 데이터 획득부(182)에 의해 획득된 화소(PX)의 현재 특성 데이터(Dcur)를 비교하여, 전압 변동량(Δvth)을 결정하고, 전압 변동량(Δvth)을 기초로 화소(PX)의 내부 보상량을 추정할 수 있다. 일 예에 따르면, 내부 보상량 추정부(도 7의 184)는 초기 특성 데이터(Dinit)를 이용하여 구동 전류(Id)가 발생하기 시작하는 제1 데이터 전압(v1)을 결정하고, 현재 특성 데이터(Dcur)를 이용하여 구동 전류(Id)가 발생하기 시작하는 데이터 전압(v1')을 결정하고, 데이터 전압(v1')과 제1 데이터 전압(v1)의 차이를 기초로 전압 변동량(Δvth)에 대응하는 내부 보상량을 결정할 수 있다. 다른 예에 따르면, 내부 보상량 추정부(도 7의 184)는 초기 특성 데이터(Dinit)를 이용하여 미리 설정된 작은 크기의 구동 전류(i1)에 대응하는 제2 데이터 전압(v2)을 결정하고, 현재 특성 데이터(Dcur)를 이용하여 미리 설정된 작은 크기의 구동 전류(i1)에 대응하는 데이터 전압(v2')을 결정하고, 데이터 전압(v2')과 제2 데이터 전압(v2)의 차이를 기초로 전압 변동량(Δvth)에 대응하는 내부 보상량을 결정할 수 있다.
도 8c는 표시 장치(100)를 상당 시간동안 사용한 후에 화소(PX)의 구동 트랜지스터의 문턱 전압은 변동하지 않았으나 채널 이동도 등과 같은 특성 파라미터들이 변동되거나 스위칭 트랜지스터의 문턱 전압이 변동된 경우에 화소(PX)의 현재 특성 데이터(Dcur)를 나타내는 그래프를 초기 특성 데이터(Dinit)를 나타내는 그래프와 대비하여 도시한다.
현재 특성 데이터(Dcur)를 참조하면, 제1 데이터 전압(v1)을 화소(PX)에 인가할 때 화소(PX)는 구동 전류(Id)를 출력하기 시작할 수 있다. 그러나, 현재 특성 데이터(Dcur)에서 제1 크기의 구동 전류(i1)에 대응하는 데이터 전압(v2'')은 초기 특성 데이터(Dinit)에서의 제2 데이터 전압(v2)에서 전압 변동량(Δvc2)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제2 크기의 구동 전류(i2)에 대응하는 데이터 전압(v3'')은 초기 특성 데이터(Dinit)에서의 제3 데이터 전압(v3)에서 전압 변동량(Δvc3)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제3 크기의 구동 전류(i3)에 대응하는 데이터 전압(v4'')은 초기 특성 데이터(Dinit)에서의 제4 데이터 전압(v4)에서 전압 변동량(Δvc4)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제4 크기의 구동 전류(i4)에 대응하는 데이터 전압(v5'')은 초기 특성 데이터(Dinit)에서의 제5 데이터 전압(v5)에서 전압 변동량(Δvc5)만큼 증가했다. 도 8C에 도시된 바와 같이, 전압 변동량들(Δvc2-Δvc5)은 서로 동일하지 않을 수 있다.
화소(PX)가 열화되면서, 구동 트랜지스터의 문턱 전압은 변하지 않고, 채널 이동도와 같은 특성 파라미터들만 변한 경우에는, 동일한 구동 전류를 출력하기 위해 화소(PX)에 인가되는 데이터 전압(Vdata)의 전압 변동량들(Δvc2-Δvc5)은 구동 전류(Id)의 크기에 따라 달라진다. 이와 같은, 전압 변동량들(Δvc2-Δvc5)은 화소(PX)의 내부 보상 회로에 의해 보상될 수 없다. 전압 변동량들(Δvc2-Δvc5)은 외부 보상량들에 대응할 수 있다.
도 8d는 표시 장치(100)를 상당 시간동안 사용한 후에 화소(PX)의 구동 트랜지스터의 문턱 전압뿐만 아니라, 채널 이동도 등과 같은 특성 파라미터들이 변동되거나 스위칭 트랜지스터의 문턱 전압이 변동된 경우에 화소(PX)의 현재 특성 데이터(Dcur)를 나타내는 그래프를 초기 특성 데이터(Dinit)를 나타내는 그래프와 대비하여 도시한다.
초기 특성 데이터(Dinit)를 참조하면, 초기에는 제1 데이터 전압(v1)을 화소(PX)에 인가할 때 화소(PX)가 구동 전류(Id)를 출력하기 시작하였지만, 현재 특성 데이터(Dcur)를 참조하면, 데이터 전압(v1s)을 화소(PX)에 인가할 때 화소(PX)는 구동 전류(Id)를 출력하기 시작한다. 데이터 전압(v1s)과 제1 데이터 전압(v1)의 차이는 제1 전압 변동량(Δv1)이다.
현재 특성 데이터(Dcur)에서 제1 크기의 구동 전류(i1)에 대응하는 데이터 전압(v2s)은 초기 특성 데이터(Dinit)에서의 제2 데이터 전압(v2)에서 제2 전압 변동량(Δv2)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제2 크기의 구동 전류(i2)에 대응하는 데이터 전압(v3s)은 초기 특성 데이터(Dinit)에서의 제3 데이터 전압(v3)에서 제3 전압 변동량(Δv3)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제3 크기의 구동 전류(i3)에 대응하는 데이터 전압(v4s)은 초기 특성 데이터(Dinit)에서의 제4 데이터 전압(v4)에서 제4 전압 변동량(Δv4)만큼 증가했다. 현재 특성 데이터(Dcur)에서 제4 크기의 구동 전류(i4)에 대응하는 데이터 전압(v5s)은 초기 특성 데이터(Dinit)에서의 제5 데이터 전압(v5)에서 제5 전압 변동량(Δv5)만큼 증가했다.
일 실시예에 따르면, 내부 보상량 추정부(도 7의 184)는 메모리(170)에 저장된 화소(PX)의 초기 특성 데이터(Dinit)와 현재 특성 데이터 획득부(182)에 의해 획득된 화소(PX)의 현재 특성 데이터(Dcur)를 비교하여, 화소(PX)의 내부 보상량을 추정할 수 있다. 일 예에 따르면, 내부 보상량 추정부(도 7의 184)는 초기 특성 데이터(Dinit)를 이용하여 구동 전류(Id)가 발생하기 시작하는 제1 데이터 전압(v1)을 결정하고, 현재 특성 데이터(Dcur)를 이용하여 구동 전류(Id)가 발생하기 시작하는 데이터 전압(v1s)을 결정하고, 데이터 전압(v1s)과 제1 데이터 전압(v1)의 차이(Δv1)를 기초로 내부 보상량을 결정할 수 있다.
일 실시예에 따르면, 외부 보상량 결정부(도 7의 186)는 초기 특성 데이터(Dinit)를 이용하여 제1 구동 전류(예컨대, i2)를 발생시키는 제3 데이터 전압(v3)을 결정하고, 현재 특성 데이터(Dcur)를 이용하여 제1 구동 전류(예컨대, i2)를 발생시키는 데이터 전압(v3s)을 결정하고, 데이터 전압(v3s)과 제3 데이터 전압(v3)의 차이(Δv3)에서 내부 보상량(예컨대, Δv1)을 감산함으로써 외부 보상량을 결정할 수 있다. 예를 들면,
제2 크기의 구동 전류(i2)에 대응하는 외부 보상량은 Δv3-Δv1으로 결정될 수 있다. 이러한 방식으로, 제3 크기의 구동 전류(i3)에 대응하는 외부 보상량은 Δv4-Δv1으로 결정되고, 제4 크기의 구동 전류(i4)에 대응하는 외부 보상량은 Δv5-Δv1으로 결정될 수 있다. 또한, 제1 크기의 구동 전류(i1)에 대응하는 외부 보상량은 Δv2-Δv1으로 결정될 수 있다.
이러한 방식으로 외부 보상량 결정부(도 7의 186)에 의해 결정되는 외부 보상량은 보상량 데이터(174)로서 메모리(170)에 저장될 수 있다.
타이밍 제어부(140)는 표시 모드로 동작하는 경우 메모리(170)에 저장된 보상량 데이터(174)의 외부 보상량에 기초하여 입력 영상 데이터(DATA)를 보상할 수 있다. 예를 들면, 입력 영상 데이터(DATA)가 제2 크기의 구동 전류(i2)에 대응하는 값인 경우, 타이밍 제어부(140)는 메모리(170)에 저장된 제2 크기의 구동 전류(i2)에 대응하는 외부 보상량(Δv3-Δv1)을 참조하여 입력 영상 데이터(DATA)를 데이터 전압(v3+Δv3-Δv1)에 대응하는 보상 데이터(Cdata)로 변환할 수 있다. 제2 크기의 구동 전류(i2)에 대응하는 총 전압 변동량(Δv3) 중에서 일부(Δv1)은 화소(PX)의 내부 보상 회로에 의해 보상되고, 나머지 일부(Δv3-Δv1)는 데이터 보상부(180)에서 출력하는 보상 데이터(Cdata)에 의해 보상된다. 따라서, 화소(PX)에 문턱 전압 변동 및 이동도 변동이 동시에 발생하더라도 화소(PX)는 정확한 휘도로 발광할 수 있다.
도 9 및 도 10은 다른 실시예들에 따른 화소를 도시한다.
도 2와 함께 도 9 및 도 10을 참조하면, 도 9의 화소(PX)는 제1 내지 제4 트랜지스터(T1-T4)가 더블 게이트 트랜지스터라는 점을 제외하고 도 2의 화소(PX)와 동일하다.
더블 게이트 트랜지스터는 채널 영역을 활성층, 활성층과 적어도 일부가 중첩하는 제1 게이트 전극, 활성층과 적어도 일부가 중첩하는 제2 게이트 전극, 및 활성층의 소스 및 드레인 영역에 연결되는 소스 및 드레인 전극을 포함하는 트랜지스터이다. 일 예에 따르면, 제1 게이트 전극은 활성층의 위에서 활성층의 채널 영역과 적어도 일부가 중첩하고, 제2 게이트 전극은 활성층의 아래에서 활성층의 채널 영역과 적어도 일부가 중첩할 수 있다. 다른 예에 따르면, 제1 게이트 전극은 활성층의 아래에서 활성층의 채널 영역과 적어도 일부가 중첩하고, 제2 게이트 전극은 활성층의 위에서 활성층의 채널 영역과 적어도 일부가 중첩할 수 있다.
더블 게이트 트랜지스터인 제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 제1 게이트 전극과 제2 노드(N2)에 연결되는 제2 게이트 전극을 포함할 수 있다. 제2 노드(N2)는 제1 트랜지스터(T1)의 소스 전극과 연결되므로, 제1 트랜지스터(T1)는 소스 싱크 더블 게이트 트랜지스터로 지칭될 수 있다.
더블 게이트 트랜지스터인 제2 내지 제4 트랜지스터(T2-T4)은 서로 직접 연결되는 제1 게이트 전극과 제2 게이트 전극을 포함할 수 있다. 제2 내지 제4 트랜지스터(T2-T4)는 게이트 싱크 더블 게이트 트랜지스터로 지칭될 수 있다.
제1 내지 제4 트랜지스터(T1-T4)가 더블 게이트 트랜지스터 구조를 가짐으로써, 소자의 신뢰성이 증가될 수 있다.
도 10의 화소(PX)는 제1 및 제2 트랜지스터(T1, T2)가 더블 게이트 트랜지스터라는 점을 제외하고 도 2의 화소(PX)와 동일하다. 제1 트랜지스터(T1)는 소스 싱크 더블 게이트 트랜지스터일 수 있고, 제2 트랜지스터(T2)는 게이트 싱크 더블 게이트 트랜지스터일 수 있다. 제3 및 제4 트랜지스터(T3, T4)는 하나의 게이트 전극을 포함하는 싱글 게이트 트랜지스터일 수 있다.
도 11은 일 실시예에 따른 더블 게이트 트랜지스터의 단면도를 예시적으로 도시한다.
도 11을 참조하면, 더블 게이트 트랜지스터(DGTR)는 기판(SUB) 상의 활성층(ACT), 상부 게이트 전극(TGE), 및 하부 게이트 전극(BGE)을 포함한다. 도 2의 화소(PX)에서 제1 내지 제4 트랜지스터(T1-T4)는 더블 게이트 트랜지스터(DGTR)일 수 있다. 도 2의 화소(PX)에서 제1 및 제2 트랜지스터(T1, T2)는 더블 게이트 트랜지스터(DGTR)일 수 있다.
활성층(ACT)은 소스 영역과 드레인 영역 사이의 채널 영역을 포함한다. 활성층(ACT)은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
하부 게이트 전극(BGE)은 활성층(ACT)과 기판(SUB) 사이에서 활성층(ACT)의 채널 영역과 적어도 일부가 중첩할 수 있다. 하부 게이트 전극(BGE)은 도전성 물질, 예컨대, 금속으로 형성될 수 있다. 하부 게이트 전극(BGE)과 활성층(ACT) 사이에 제1 게이트 절연층(GDL1)이 배치되어, 하부 게이트 전극(BGE)과 활성층(ACT)은 서로 절연될 수 있다. 제1 게이트 절연층(GDL1)은 절연 물질로 형성될 수 있다.
상부 게이트 전극(TGE)은 활성층(ACT)의 상부에서 활성층(ACT)의 채널 영역과 적어도 일부가 중첩할 수 있다. 상부 게이트 전극(TGE)은 도전성 물질, 예컨대, 금속으로 형성될 수 있다. 상부 게이트 전극(TGE)과 활성층(ACT) 사이에 제2 게이트 절연층(GDL2)이 배치되어, 상부 게이트 전극(TGE)과 활성층(ACT)은 서로 절연될 수 있다. 제2 게이트 절연층(GDL2)은 절연 물질로 형성될 수 있다.
상부 게이트 전극(TGE) 상에 층간 절연층(IDL)이 배치될 수 있다. 층간 절연층(IDL)은 절연 물질로 형성될 수 있다.
층간 절연층(IDL) 상에는 활성층(ACT)의 소스 영역에 연결되는 소스 전극(SE)과 활성층(ACT)의 드레인 영역에 연결되는 드레인 전극(DE)이 배치될 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 층간 절연층(IDL) 및 제2 게이트 절연층(GDL2)에 형성되는 콘택홀을 관통하여 활성층(ACT)의 소스 영역과 드레인 영역에 각각 직접 접촉할 수 있다. 소스 전극(SE)과 드레인 전극(DE)은 도전성 물질, 예컨대, 금속으로 형성될 수 있다.
한편, 도 2의 화소(PX)에서 제5 트랜지스터(T5)는 싱글 게이트 트랜지스터일 수 있다. 싱글 게이트 트랜지스터는 도 11의 더블 게이트 트랜지스터(DGTR)에서 하부 게이트 전극(BGE)과 제1 게이트 절연층(GDL1)이 생략되거나, 상부 게이트 전극(TGE)과 제2 게이트 절연층(GDL2)이 생략된 구조를 가질 수 있다.
도 12는 다른 실시예에 따라서 센싱 유닛들과 피드백선들 간의 연결 관계를 도시한다.
도 12를 참조하면, 하나의 센싱 유닛(SU)이 두 개의 피드백선(FL)에 연결된다. 센싱 유닛(SUa)은 2개의 피드백선(FLa, FLb)통해 동일 행에 위치하는 2개의 화소(PXa, PXb)에 연결되고, 센싱 유닛(SUb)은 2개의 피드백선(FLc, FLd)통해 동일 행에 위치하는 2개의 화소(PX, PXd)에 연결된다.
센싱 유닛(SUa)이 화소(PXa)의 특성을 감지할 때, 화소(PXb)에는 구동 전류를 출력하지 않을 데이터 전압, 즉, 풀 블랙에 대응하는 데이터 전압이 인가될 수 있다. 또한, 센싱 유닛(SUa)이 화소(PXb)의 특성을 감지할 때, 화소(PXa)에는 구동 전류를 출력하지 않을 데이터 전압, 즉, 풀 블랙에 대응하는 데이터 전압이 인가될 수 있다. 이러한 방식으로, 하나의 센싱 유닛(SU)이 복수의 화소(PX)의 특성을 감지할 수 있다.
도 13은 다른 실시예에 따라서 센싱 유닛과 피드백선들 간의 연결 관계를 도시한다.
도 13을 참조하면, 하나의 센싱 유닛(SU)이 복수의 피드백선(FL)에 연결된다. 예를 들면, 도 13에 도시된 바와 같이, 센싱 유닛(SU)은 4개의 피드백선(FLa, FLb, FLc, FLd)통해 동일 행에 위치하는 4개의 화소(PXa, PXb, PXc, PXd)에 연결된다. 도 13에는 하나의 센싱 유닛(SU)이 4개의 피드백선(FL)에 연결되는 것으로 도시되지만, 더 많거나 더 적은 개수의 피드백선(FL)에 연결될 수도 있다. 센싱 유닛(SU)이 화소(PXa)의 특성을 감지할 때, 나머지 화소들(PXb-PXd)에는 구동 전류를 출력하지 않을 데이터 전압, 즉, 풀 블랙에 대응하는 데이터 전압이 인가될 수 있다.
도 12 및 도 13에 도시된 바와 같이, 센싱 유닛(SU)이 멀티플렉서 구조를 채용함으로써, 센싱 유닛(SU)의 개수는 피드백선(FL)의 개수보다 작아질 수 있다. 센싱 유닛(SU)은 표시 영역의 둘레에 배치되므로, 비표시 영역이 작아질 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (18)

  1. 데이터선, 피드백선, 게이트선에 연결되고 내부 보상 회로를 갖는 화소가 배열되는 표시부;
    상기 데이터선을 통해 상기 화소에 데이터 전압을 제공하는 데이터 구동부;
    상기 데이터 전압이 인가된 상기 화소로부터 상기 피드백선을 통해 출력되는 구동 전류를 감지하는 센싱부; 및
    상기 데이터 전압과 상기 구동 전류에 기초하여 현재 특성 데이터를 획득하고, 초기 특성 데이터와 상기 현재 특성 데이터에 기초하여 내부 보상량과 외부 보상량을 결정하고, 상기 외부 보상량에 기초하여 입력 영상 데이터를 보상하도록 구성되는 타이밍 제어부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 타이밍 제어부는 상기 외부 보상량에 기초하여 상기 입력 영상 데이터를 보상 데이터로 변환하고, 상기 보상 데이터를 상기 데이터 구동부에 제공하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 데이터 구동부는 표시 모드에서 상기 보상 데이터에 대응하는 데이터 전압을 상기 화소에 제공하고, 센싱 모드에서 미리 설정된 크기의 데이터 전압을 상기 화소에 제공하며,
    상기 센싱부는 상기 센싱 모드에서 상기 데이터 전압이 인가된 상기 화소로부터 출력되는 상기 구동 전류를 감지하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서,
    상기 센싱부는 상기 표시 모드에서 미리 설정된 크기의 초기화 전압을 상기 화소에 제공하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 타이밍 제어부는,
    상기 초기 특성 데이터 및 상기 외부 보상량을 저장하는 메모리; 및
    상기 데이터 전압과 상기 구동 전류에 기초하여 획득되는 상기 현재 특성 데이터를 상기 메모리에 저장된 상기 초기 특성 데이터와 비교하여 상기 내부 보상량을 추정하고, 상기 현재 특성 데이터와 상기 초기 특성 데이터의 차이에서 상기 내부 보상량을 제외시킴으로써 상기 외부 보상량을 결정하여 상기 메모리에 저장하는 데이터 보상부를 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서,
    상기 데이터 보상부는 상기 초기 특성 데이터를 이용하여 구동 전류가 발생하기 시작하는 제1 데이터 전압을 결정하고, 상기 현재 특성 데이터를 이용하여 구동 전류가 발생하기 시작하는 제2 데이터 전압을 결정하고, 상기 제2 데이터 전압과 상기 제1 데이터 전압의 차이를 기초로 상기 내부 보상량을 추정하는 것을 특징으로 하는 표시 장치.
  7. 제5 항에 있어서,
    상기 데이터 보상부는 상기 초기 특성 데이터를 이용하여 제1 구동 전류를 발생시키는 제3 데이터 전압을 결정하고, 상기 현재 특성 데이터를 이용하여 상기 제1 구동 전류를 발생시키는 제4 데이터 전압을 결정하고, 상기 제4 데이터 전압과 상기 제3 데이터 전압의 차이에서 상기 내부 보상량을 감산함으로써 상기 외부 보상량을 결정하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서,
    상기 화소는,
    제1 노드와 제2 노드 사이의 커패시터;
    상기 커패시터 양단의 전압에 기초하여 상기 구동 전류를 출력하는 제1 트랜지스터;
    제1 게이트 신호에 응답하여, 상기 데이터선으로부터 상기 데이터 전압을 상기 제1 노드에 전달하는 제2 트랜지스터;
    제2 게이트 신호에 응답하여 상기 제2 노드와 상기 피드백선를 서로 연결하는 제3 트랜지스터; 및
    상기 제2 노드에 연결되는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8 항에 있어서,
    상기 화소는,
    제3 게이트 신호에 응답하여 기준 전압을 상기 제1 노드에 인가하는 제4 트랜지스터; 및
    제4 게이트 신호에 응답하여 제1 구동 전압을 상기 제1 트랜지스터에 제공하는 제5 트랜지스터 중 적어도 하나를 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 산화물 반도체를 포함하는 제1 활성층을 포함하고,
    상기 제5 트랜지스터는 실리콘을 포함하는 제2 활성층을 포함하는 것을 특징으로 하는 표시 장치.
  11. 제9 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 각각 산화물 반도체를 포함하는 활성층, 상기 활성층 상에 배치되고 상기 활성층과 적어도 일부가 중첩하는 상부 게이트 전극, 및 상기 활성층 아래에 배치되고 상기 활성층과 적어도 일부가 중첩하는 하부 게이트 전극을 포함하는 더블 게이트 트랜지스터인 것을 특징으로 하는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터의 상기 상부 게이트 전극은 상기 제1 노드에 연결되고, 상기 제1 트랜지스터의 상기 하부 게이트 전극은 상기 제2 노드에 연결되고,
    상기 제2 트랜지스터의 상기 상부 게이트 전극과 상기 하부 게이트 전극은 서로 연결되는 것을 특징으로 하는 표시 장치.
  13. 제11 항에 있어서,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 상기 더블 게이트 트랜지스터인 것을 특징으로 하는 표시 장치.
  14. 제9 항에 있어서,
    제1 구간 내지 제4 구간이 순차적으로 반복되는 표시 모드로 동작하는 경우,
    상기 제2 트랜지스터는 상기 제1, 제2 및 제4 구간에서 턴 오프되고, 상기 제3 구간에서 턴 온되며,
    상기 제3 트랜지스터는 상기 제2 내지 제4 구간에서 턴 오프되고, 상기 제1 구간에서 턴 온되어 상기 피드백선으로부터 초기화 전압을 상기 제2 노드에 인가하며,
    상기 제4 트랜지스터는 상기 제1 및 제2 구간에서 턴 온되고, 상기 제3 및 제4 구간에서 턴 오프되며,
    상기 제5 트랜지스터는 상기 제1, 및 제3 구간에서 턴 오프되고, 상기 제2 및 제4 구간에서 턴 온되는 것을 특징으로 하는 표시 장치.
  15. 제9 항에 있어서,
    제5 구간 내지 제6 구간이 순차적으로 반복되는 센싱 모드로 동작하는 경우,
    상기 제2 트랜지스터는 상기 제5 구간에서 턴 온되고, 상기 제6 구간에서 턴 오프되며,
    상기 제3 트랜지스터는 상기 제5 구간에서 턴 온되고, 상기 제6 구간에서 턴 온되어 상기 구동 전류를 상기 피드백선으로 전달하며,
    상기 제4 트랜지스터는 상기 제5 및 제6 구간에서 턴 오프되며,
    상기 제5 트랜지스터는 상기 제5 구간에서 턴 오프되고, 상기 제6 구간에서 턴 온되는 것을 특징으로 하는 표시 장치.
  16. 제1 항에 있어서,
    상기 센싱부는 상기 피드백선에 연결되는 제4 노드를 갖는 센싱 유닛을 포함하고,
    상기 센싱 유닛은,
    제1 센싱 게이트 신호에 응답하여 초기화 전압을 상기 피드백선에 전달하는 제1 센싱 트랜지스터;
    상기 구동 전류를 감지하여 센싱 데이터를 생성하는 센싱 회로; 및
    제2 센싱 게이트 신호에 응답하여 상기 피드백선으로부터 상기 구동 전류를 상기 센싱 회로에 전달하는 제2 센싱 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서,
    표시 모드에서 상기 제1 센싱 트랜지스터는 턴 온되고, 상기 제2 센싱 트랜지스터는 턴 오프되며,
    센싱 모드에서 상기 제1 센싱 트랜지스터는 턴 오프되고, 상기 제2 센싱 트랜지스터는 턴 온되는 것을 특징으로 하는 표시 장치.
  18. 제16 항에 있어서,
    상기 센싱 유닛의 상기 제4 노드는 복수의 피드백선에 연결되는 것을 특징으로 하는 표시 장치.
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US11727878B2 (en) 2021-09-03 2023-08-15 Lg Display Co., Ltd. Pixel circuit and display device including the same
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US11887536B2 (en) 2021-07-08 2024-01-30 Lg Display Co., Ltd. Pixel circuit and display device including the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11798476B2 (en) 2021-07-08 2023-10-24 Lg Display Co., Ltd. Pixel circuit and display device including the same
US11887536B2 (en) 2021-07-08 2024-01-30 Lg Display Co., Ltd. Pixel circuit and display device including the same
WO2023017362A1 (ja) * 2021-08-12 2023-02-16 株式会社半導体エネルギー研究所 表示装置の補正方法
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