KR20210028399A - Three dimensional flash memory for reducing area of wordline area - Google Patents

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Abstract

Disclosed is a three-dimensional flash memory for reducing an area of a word line region. According to an embodiment of the present invention, the three-dimensional flash memory comprises: a plurality of memory cell strings extending in one direction on a substrate, wherein each of the plurality of memory cell strings includes a channel layer and a charge storage layer surrounding the channel layer; and a plurality of word lines connected in a vertical direction with respect to the plurality of memory cell strings and sequentially shortened as each length goes toward an upper layer to form step units. The step units have a shape in which each width is sequentially shortened toward the upper layer.

Description

워드라인 영역의 면적을 감소시키는 3차원 플래시 메모리{THREE DIMENSIONAL FLASH MEMORY FOR REDUCING AREA OF WORDLINE AREA}3D flash memory that reduces the area of the word line area {THREE DIMENSIONAL FLASH MEMORY FOR REDUCING AREA OF WORDLINE AREA}

아래의 실시예들은 3차원 플래시 메모리에 관한 기술로, 보다 상세하게는, 집적화를 도모하기 위하여 워드라인 영역의 면적을 감소시키는 3차원 플래시 메모리에 대한 것이다.The following embodiments relate to a three-dimensional flash memory, and more particularly, to a three-dimensional flash memory that reduces the area of a word line area in order to achieve integration.

플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.Flash memory is an electrically erasable programmable read only memory (EEPROM), which electrically controls input/output of data by Fowler-Nordheimtunneling or hot electron injection. .

최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 상면도인 도 1 및 단면도인 도 2를 참조하면, 3차원 플래시 메모리(100)는 수직 방향으로 형성된 메모리 셀 스트링(110)-메모리 셀 스트링(110)은 채널층(111) 및 채널층(110)을 감싸도록 형성된 전하 저장층(112)을 포함함-, 메모리 셀 스트링(110)에 대해 수직 방향으로 연결되는 복수의 전극층들(120) 및 복수의 전극층들(120)에 교번하며 개재되는 복수의 절연층들(130)을 포함하는 구조를 갖는다. 이하, 복수의 전극층들(120) 각각이 워드라인으로 사용되는 바, 복수의 전극층들(120)을 복수의 워드라인들(120)로 기재한다.In recent flash memory, a three-dimensional structure in which cells are vertically stacked and the degree of integration is increased in order to meet the excellent performance and low price demanded by consumers has been applied. Referring to FIG. 1 which is a top view and FIG. 2 which is a cross-sectional view showing the conventional 3D flash memory, the 3D flash memory 100 is a memory cell string 110 formed in a vertical direction-a memory cell string 110 is a channel Including a charge storage layer 112 formed to surround the layer 111 and the channel layer 110 -, a plurality of electrode layers 120 and a plurality of electrode layers connected in a vertical direction to the memory cell string 110 It has a structure including a plurality of insulating layers 130 alternately interposed on 120. Hereinafter, since each of the plurality of electrode layers 120 is used as a word line, the plurality of electrode layers 120 will be described as a plurality of word lines 120.

여기서, 복수의 워드라인들(120)에는 외부 배선과 연결되기 위한 컨택트가 형성되어야 하기 때문에, 복수의 워드라인들(120)은 도면과 같이 단차부들(121, 122, 123)로 구성되는 계단 형상을 이루게 된다.Here, since a contact to be connected to an external wiring must be formed on the plurality of word lines 120, the plurality of word lines 120 have a step shape composed of stepped portions 121, 122, and 123 as shown in the drawing. Is achieved.

이와 같은 계단 형상의 워드라인들(120)이 갖는 구조적 한계로 인해, 3차원 플래시 메모리(100)가 고단화될수록 워드라인들(120)이 점유하는 영역의 비중이 높아져 집적화의 효율이 떨어지는 문제점이 야기된다.Due to the structural limitation of the stepped word lines 120, the higher the 3D flash memory 100 is, the higher the proportion of the area occupied by the word lines 120 increases, resulting in a decrease in integration efficiency. Is caused.

따라서, 종래의 3차원 플래시 메모리(100)가 갖는 문제점을 극복하고자, 워드라인들(120)의 영역을 감소시키는 기술이 제안될 필요가 있다.Accordingly, in order to overcome the problems of the conventional 3D flash memory 100, a technique for reducing the area of the word lines 120 needs to be proposed.

일 실시예들은 워드라인 영역의 면적을 감소시키고자, 워드라인들이 형성하는 단차부들이 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 3차원 플래시 메모리를 제안한다.In order to reduce the area of the word line region, exemplary embodiments propose a 3D flash memory having a shape in which the width of each of the step portions formed by the word lines gradually decreases as it goes to an upper layer.

또한, 일 실시예들은 워드라인 영역의 면적을 감소시키고자, 워드라인들이 적어도 두 개 이상의 단위로 동일한 길이로 생성되어 단차부들 각각을 형성하는 3차원 플래시 메모리를 제안한다.In addition, in order to reduce the area of the word line region, exemplary embodiments propose a 3D flash memory in which word lines are generated in units of at least two or more to have the same length to form each of the stepped portions.

이 때, 일 실시예들은 단차부들 각각 내에서 워드라인들이 동일한 길이로 생성될 때 하부에 위치하는 워드라인에도 컨택트가 연결될 수 있도록 상부에 위치하는 워드라인의 일부 영역에 홀(Hole)이 형성되는 3차원 플래시 메모리를 제안한다.In this case, in some embodiments, when word lines are formed with the same length in each of the stepped portions, a hole is formed in a partial area of the word line positioned above so that the contact can be connected to the word line positioned below. We propose a 3D flash memory.

일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들을 포함하고, 상기 단차부들은, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 한다.According to an embodiment, a 3D flash memory includes a plurality of memory cell strings extending in one direction on a substrate, and each of the plurality of memory cell strings includes a channel layer and a charge storage layer surrounding the channel layer. -; And a plurality of word lines connected to the plurality of memory cell strings in a vertical direction, each of which is sequentially shortened toward an upper layer to form stepped portions, wherein the stepped portions are respectively It is characterized in that it has a shape whose width is sequentially shortened.

일측에 따르면, 상기 단차부들은, 상기 복수의 워드라인들 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 할 수 있다.According to one side, the stepped portions have a shape in which the length of each of the plurality of word lines is sequentially decreased toward the upper layer, so that the width of each of the plurality of word lines is sequentially shortened toward the upper layer. I can.

다른 일측에 따르면, 상기 단차부들 중 최상층에 위치하는 단차부의 폭은, 상기 단차부에 대응하는 워드라인에 연결될 컨택트가 형성 가능한 최소 단면적에 의해 결정되는 것을 특징으로 할 수 있다.According to the other side, the width of the stepped portion positioned on the uppermost layer among the stepped portions may be determined by a minimum cross-sectional area in which a contact to be connected to the word line corresponding to the stepped portion can be formed.

일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들은, 적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 상기 단차부들 각각을 형성하는 것을 특징으로 한다.According to an embodiment, a 3D flash memory includes a plurality of memory cell strings extending in one direction on a substrate, and each of the plurality of memory cell strings includes a channel layer and a charge storage layer surrounding the channel layer. -; And a plurality of word lines connected in a vertical direction to the plurality of memory cell strings, each of which is sequentially shortened toward an upper layer to form stepped portions, wherein the plurality of word lines comprises at least two It is characterized in that the plurality of word lines are grouped as a unit and have the same length for each group to form each of the stepped portions.

일측에 따르면, 상기 단차부들 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에는, 상기 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성되는 것을 특징으로 할 수 있다.According to one side, in a partial region of at least one word line positioned above among word lines generated with the same length in each of the stepped portions, at least one word positioned below the word lines generated with the same length It may be characterized in that a hole through which a contact to be connected to the line passes is formed.

다른 일측에 따르면, 상기 홀이 형성되는 일부 영역은, 상기 상부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역인 것을 특징으로 할 수 있다.According to the other side, the partial region in which the hole is formed may be a region other than a region in which a contact to be connected to the at least one word line positioned above is formed.

일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및 상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들은, 적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 상기 단차부들 각각을 형성하며, 상기 단차부들은, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 한다.According to an embodiment, a 3D flash memory includes a plurality of memory cell strings extending in one direction on a substrate, and each of the plurality of memory cell strings includes a channel layer and a charge storage layer surrounding the channel layer. -; And a plurality of word lines connected in a vertical direction to the plurality of memory cell strings, each of which is sequentially shortened toward an upper layer to form stepped portions, wherein the plurality of word lines comprises at least two The stepped portions are formed with the same length for each group in which at least two word lines are grouped as a unit, and each of the stepped portions has a shape in which the width of each of the stepped portions gradually decreases toward the upper layer.

일측에 따르면, 상기 단차부들 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에는, 상기 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성되는 것을 특징으로 할 수 있다.According to one side, in a partial region of at least one word line positioned above among word lines generated with the same length in each of the stepped portions, at least one word positioned below the word lines generated with the same length It may be characterized in that a hole through which a contact to be connected to the line passes is formed.

다른 일측에 따르면, 상기 홀이 형성되는 일부 영역은, 상기 상부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역인 것을 특징으로 할 수 있다.According to the other side, the partial region in which the hole is formed may be a region other than a region in which a contact to be connected to the at least one word line positioned above is formed.

또 다른 일측에 따르면, 상기 단차부들은, 상기 단차부들 간 워드라인들 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 할 수 있다.According to another aspect, the stepped portions have a shape in which the length of each of the word lines between the stepped portions is sequentially decreased toward the upper layer, so that the width of each of the stepped portions is sequentially shortened toward the upper layer. It can be characterized.

또 다른 일측에 따르면, 상기 단차부들 중 최상층에 위치하는 단차부의 폭은, 상기 단차부에 대응하는 워드라인에 연결될 컨택트가 형성 가능한 최소 단면적에 의해 결정되는 것을 특징으로 할 수 있다.According to another aspect, the width of the stepped portion positioned on the uppermost layer among the stepped portions may be determined by a minimum cross-sectional area in which a contact to be connected to the word line corresponding to the stepped portion can be formed.

일 실시예들은 워드라인들이 형성하는 단차부들이 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 3차원 플래시 메모리를 제안할 수 있다.Embodiments may propose a 3D flash memory having a shape in which the width of each of the stepped portions formed by the word lines gradually decreases toward the upper layer.

또한, 일 실시예들은 워드라인들이 적어도 두 개 이상의 단위로 동일한 길이로 생성되어 단차부들 각각을 형성하는 3차원 플래시 메모리를 제안 할 수 있다.In addition, exemplary embodiments may propose a 3D flash memory in which word lines are generated in units of at least two or more with the same length to form each of the stepped portions.

이 때, 일 실시예들은 단차부들 각각 내에서 워드라인들이 동일한 길이로 생성될 때 하부에 위치하는 워드라인에도 컨택트가 연결될 수 있도록 상부에 위치하는 워드라인의 일부 영역에 홀(Hole)이 형성되는 3차원 플래시 메모리를 제안할 수 있다.In this case, in some embodiments, when word lines are formed with the same length in each of the stepped portions, a hole is formed in a partial area of the word line positioned above so that the contact can be connected to the word line positioned below. A three-dimensional flash memory can be proposed.

따라서, 일 실시예들은 3차원 플래시 메모리에서 워드라인 영역의 면적 자체를 감소시켜 집적화를 도모할 수 있다.Accordingly, according to exemplary embodiments, integration can be achieved by reducing the area of the word line region itself in the 3D flash memory.

도 1은 기존의 3차원 플래시 메모리를 나타낸 상면도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리가 기존 3차원 플래시 메모리 대비 워드라인 영역의 면적을 감소시키는 효과를 설명하기 위한 도면이다.
도 6은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리가 기존 3차원 플래시 메모리 대비 워드라인 영역의 면적을 감소시키는 효과를 설명하기 위한 도면이다.
도 9는 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이다.
도 10은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.1 is a top view showing a conventional 3D flash memory.
2 is a cross-sectional view showing a conventional 3D flash memory.
3 is a top view showing a 3D flash memory according to an embodiment.
4 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
FIG. 5 is a diagram illustrating an effect of reducing an area of a word line region in a 3D flash memory according to an exemplary embodiment compared to a conventional 3D flash memory.
6 is a top view showing a 3D flash memory according to another exemplary embodiment.
7 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
FIG. 8 is a diagram for explaining an effect of reducing an area of a word line region in a 3D flash memory according to another exemplary embodiment compared to a conventional 3D flash memory.
9 is a top view showing a 3D flash memory according to another embodiment.
10 is a cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing indicate the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of users or operators, or customs in the field to which the present invention belongs. Therefore, definitions of these terms should be made based on the contents throughout the present specification.

도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이며, 도 5는 일 실시예에 따른 3차원 플래시 메모리가 기존 3차원 플래시 메모리 대비 워드라인 영역의 면적을 감소시키는 효과를 설명하기 위한 도면이다.3 is a top view showing a 3D flash memory according to an embodiment, FIG. 4 is a cross-sectional view showing a 3D flash memory according to an embodiment, and FIG. 5 is a 3D flash memory according to an embodiment. A diagram for explaining an effect of reducing an area of a word line area compared to a dimensional flash memory.

도 3 내지 5를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 메모리 셀 스트링들(310) 및 복수의 워드라인들(320)을 포함한다.3 to 5, a 3D flash memory 300 according to an exemplary embodiment includes a plurality of memory cell strings 310 and a plurality of word lines 320.

복수의 메모리 셀 스트링들(310) 각각은 기판(미도시) 상 일 방향으로(예컨대, 수직 방향으로) 연장 형성되며, 채널층(311) 및 채널층(311)을 감싸는 전하 저장층(312)을 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 메모리 셀 스트링들(310) 각각에는 채널층(311)이 내부가 빈 튜브 형태로 연장 형성됨에 따라 그 내부에 채워지는 매립막(미도시)이 더 포함될 수 있다. 채널층(311)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 수직 방향으로 연장 형성될 수 있으며, 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 전하 저장층(312)은 복수의 워드라인들(320)을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(312)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.Each of the plurality of memory cell strings 310 is formed extending in one direction (eg, in a vertical direction) on a substrate (not shown), and a charge storage layer 312 surrounding the channel layer 311 and the channel layer 311 It may include. However, the present invention is not limited or limited thereto, and a buried film (not shown) filled therein may be further included in each of the plurality of memory cell strings 310 as the channel layer 311 extends in the form of an empty tube. have. The channel layer 311 may be formed of single crystal silicon or poly-silicon extending in a vertical direction, and is formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate as a seed. Can be. The charge storage layer 312 is a component having a memory function for storing charge from current flowing through the plurality of word lines 320, and may be formed in a structure of ONO (Oxide-Nitride-Oxide), for example. have. Hereinafter, the charge storage layer 312 is described as including only a vertical element, but is not limited thereto or may further include a horizontal element.

또한, 도면에는 도시되지 않았지만, 복수의 메모리 셀 스트링들(310) 각각의 외측에는 복수의 메모리 셀 스트링들(310)을 각각 감싸며 수직 방향으로 연장 형성되는 복수의 터널링 절연막들(미도시)이 배치될 수 있다. 복수의 터널링 절연막들 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.In addition, although not shown in the drawing, a plurality of tunneling insulating layers (not shown) are disposed outside each of the plurality of memory cell strings 310 and extending in the vertical direction while enclosing the plurality of memory cell strings 310, respectively. Can be. Each of the plurality of tunneling insulating layers is an insulating material having a high-k characteristic (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Insulating material such as Gd 2 O 3 or Y 2 O 3 ).

복수의 워드라인들(320)은 복수의 메모리 셀 스트링들(310)에 대해 수직 방향으로 연결되며, 복수의 메모리 셀 스트링들(310) 각각으로 전압을 인가하는 역할을 하도록 W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 여기서 복수의 워드라인들(320)은 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들(321, 322, 323)을 형성하며 계단 형상을 이룰 수 있다. 이하, 상층으로 갈수록 순차적으로 짧다라는 것은, 하층으로 갈수록 순차적으로 길어진다라는 것과 동일한 구조를 나타낸다.The plurality of word lines 320 are connected in a vertical direction with respect to the plurality of memory cell strings 310, and W, Ti, Ta, and Ta are used to apply a voltage to each of the plurality of memory cell strings 310. It may be formed of a conductive material such as Cu or Au. Here, the plurality of word lines 320 are sequentially generated shorter in length toward the upper layer to form stepped portions 321, 322, and 323, thereby forming a step shape. Hereinafter, "shortening sequentially toward the upper layer" represents the same structure as "longer sequentially increasing toward the lower layer."

여기서, 단차부들(321, 322, 323) 각각은, 복수의 워드라인들(320) 사이의 길이 차이를 폭으로 하는 형상을 의미한다. 일례로, 단차부들(321, 322, 323) 중 가장 하층에 위치하는 제1 단차부(321)는 복수의 워드라인들(320) 중 가장 하층에 위치하는 제1 워드라인(321-1)과 제1 워드라인(321-1)의 바로 위에 적층된 제2 워드라인(321-2) 사이의 길이 차이를 폭으로 하는 형상을 의미하고, 제2 단차부(322)는 제2 워드라인(321-2)과 제2 워드라인(321-2)의 바로 위에 적층된 제3 워드라인(322-1) 사이의 길이 차이를 폭으로 하는 형상을 의미한다. 마찬가지로, 제3 단차부(323)는 제3 워드라인(322-1)과 제3 워드라인(322-1)의 바로 위에 적층된 제4 워드라인(323-1) 사이의 길이 차이를 폭으로 하는 형상을 의미한다.Here, each of the stepped portions 321, 322, and 323 refers to a shape having a length difference between the plurality of word lines 320 as a width. For example, the first stepped portion 321 positioned at the lowest layer among the stepped portions 321, 322, and 323 may include a first word line 321-1 positioned at the lowest layer among the plurality of word lines 320 It means a shape in which the difference in length between the second word lines 321-2 stacked directly on the first word line 321-1 is a width, and the second step portion 322 is a second word line 321 It refers to a shape in which the difference in length between -2) and the third word line 322-1 stacked immediately above the second word line 321-2 is a width. Similarly, the length difference between the third word line 322-1 and the fourth word line 323-1 stacked directly above the third word line 322-1 is determined as a width. It means the shape to be.

특히, 복수의 워드라인들(320)은 단차부들(321, 322, 323)이 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖도록 생성되는 것을 특징으로 한다. 즉, 복수의 워드라인들(320) 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라, 단차부들(321, 322, 323)은 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖게 될 수 있다.In particular, the plurality of word lines 320 is characterized in that the stepped portions 321, 322, and 323 are generated to have a shape in which the width of each of the stepped portions 321, 322, and 323 is sequentially shortened as it goes to the upper layer. That is, as the change in the length in which each of the plurality of word lines 320 is generated is sequentially decreased toward the upper layer, the stepped portions 321, 322, 323 have a shape in which the width of each of the stepped portions 321, 322, and 323 is sequentially shortened toward the upper layer You can have it.

예를 들어, 제1 워드라인(321-1)이 생성되는 길이 대비 제2 워드라인(321-2)이 생성되는 길이의 변화 값(제1 워드라인(321-1)이 생성되는 길이와 제2 워드라인(321-2)이 생성되는 길이 사이의 차이 값 a)보다, 제2 워드라인(321-2)이 생성되는 길이 대비 제3 워드라인(322-1)이 생성되는 길이의 변화 값(제2 워드라인(321-2)이 생성되는 길이와 제3 워드라인(322-1)이 생성되는 길이 사이의 차이 값 b)이 더 감소될 수 있다. 마찬가지로 제2 워드라인(321-2)이 생성되는 길이 대비 제3 워드라인(322-1)이 생성되는 길이의 변화 값(제2 워드라인(321-2)이 생성되는 길이와 제3 워드라인(322-1)이 생성되는 길이 사이의 차이 값 b)보다, 제3 워드라인(322-1)이 생성되는 길이 대비 제4 워드라인(323-1)이 생성되는 길이의 변화 값(제3 워드라인(322-1)이 생성되는 길이와 제4 워드라인(323-1)이 생성되는 길이 사이의 차이 값 c)이 더 감소될 수 있다(a>b>c).For example, a change value of the length at which the second word line 321-2 is generated compared to the length at which the first word line 321-1 is generated (the length at which the first word line 321-1 is generated and the second 2 A change value of the length at which the third word line 322-1 is generated compared to the length at which the second word line 321-2 is generated, compared to the difference value a) between the lengths at which the word line 321-2 is generated (The difference value b between the length at which the second word line 321-2 is generated and the length at which the third word line 322-1 is generated) may be further reduced. Similarly, a change value of the length at which the third word line 322-1 is generated compared to the length at which the second word line 321-2 is generated (the length at which the second word line 321-2 is generated and the third word line) The change value of the length at which the fourth word line 323-1 is generated compared to the length at which the third word line 322-1 is generated, compared to the difference value b) between the lengths at which (322-1) is generated (the third A difference value c) between the length at which the word line 322-1 is generated and the length at which the fourth word line 323-1 is generated may be further reduced (a>b>c).

이 때, 복수의 워드라인들(320) 각각이 생성되는 길이의 변화는 단차부들(321, 322, 323)이 각각의 폭을 의미하는 바, 복수의 워드라인들(320)은 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라 단차부들(321, 322, 323) 각각이 폭 역시 상층으로 갈수록 순차적으로 짧아지는 형상을 갖게 될 수 있다.In this case, the change in the length at which each of the plurality of word lines 320 is generated means the width of each of the stepped portions 321, 322, and 323, and the plurality of word lines 320 are each generated. As the change in length decreases sequentially toward the upper layer, each of the stepped portions 321, 322, and 323 may have a shape in which the width of each of the stepped portions 321, 322, and 323 also decreases sequentially toward the upper layer.

이러한 구조가 워드라인 영역의 면적을 감소시키는 효과를 가져오는 것은 다음과 같은 원리를 바탕으로 하기 때문이다. 우선, 기존의 3차원 플래시 메모리는 도 5의 (a) 경우와 같이 단차부들의 폭이 모두 동일한 구조를 갖는다. 그러나 워드라인에 연결되는 컨택트는 수직 방향으로의 길이가 짧을수록 수평 단면적을 감소시킬 수 있는 특성을 갖는다. 이에, 워드라인들 중 상층에 위치하는 워드라인에 연결되는 컨택트는 감소된 수평 단면적을 갖도록 형성될 수 있는 바, 상층에 위치하는 워드라인에 대응하는 단차부의 폭은 굳이 하층에 위치하는 워드라인에 대응하는 단차부의 폭과 동일할 필요가 없다. 따라서, 일 실시예에 따른 3차원 플래시 메모리(300)는 단차부들 각각의 폭이 동일한 구조의 기존 3차원 플래시 메모리와 달리, 도 5의 (b) 경우와 같이 단차부들(321, 322, 323)이 상층으로 갈수록 각각의 폭이 짧아지는 형상을 갖도록 함으로써, 워드라인 영역의 면적을 감소시킬 수 있는 것이다.This structure has the effect of reducing the area of the word line area because it is based on the following principle. First, the conventional 3D flash memory has a structure in which all the widths of the step portions are the same as in the case of FIG. 5A. However, as the length of the contact connected to the word line decreases in the vertical direction, the horizontal cross-sectional area can be reduced. Accordingly, the contact connected to the word line located on the upper layer among the word lines may be formed to have a reduced horizontal cross-sectional area, and the width of the stepped portion corresponding to the word line located on the upper layer must be applied to the word line located on the lower layer. It need not be the same as the width of the corresponding stepped portion. Accordingly, the 3D flash memory 300 according to an exemplary embodiment has the stepped portions 321, 322, and 323 as in the case (b) of FIG. 5, unlike an existing 3D flash memory having a structure having the same width of each of the stepped portions. By making each width shorter as it goes to the upper layer, the area of the word line area can be reduced.

다만, 단차부들(321, 322, 323) 중 최상층에 위치하는 단차부(323)에 대응하는 제3 워드라인(322-1)에도 컨택트가 형성되어야 하기 때문에, 최상층에 위치하는 단차부(323)의 폭은 단차부(323)에 대응하는 제3 워드라인(322-1)에 연결될 컨택트가 형성 가능한 최소 단면적에 의해 결정될 수 있다. 즉, 최상층에 위치하는 단차부(323)의 폭은, 단차부(323)에 대응하는 제3 워드라인(322-1)에 연결될 컨택트가 형성 가능한 최소 단면적을 포함하는 값으로 결정되는 제약 조건이 준수되어야 한다.However, since the contact must also be formed in the third word line 322-1 corresponding to the stepped portion 323 positioned at the top layer among the stepped portions 321, 322, 323, the stepped portion 323 positioned at the top layer The width of may be determined by a minimum cross-sectional area in which a contact to be connected to the third word line 322-1 corresponding to the stepped portion 323 can be formed. That is, the width of the stepped portion 323 positioned on the uppermost layer is a constraint condition determined as a value including the minimum cross-sectional area in which a contact to be connected to the third word line 322-1 corresponding to the stepped portion 323 can be formed. Must be observed.

도 6은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이며, 도 8은 다른 일 실시예에 따른 3차원 플래시 메모리가 기존 3차원 플래시 메모리 대비 워드라인 영역의 면적을 감소시키는 효과를 설명하기 위한 도면이다.6 is a top view showing a 3D flash memory according to another embodiment, FIG. 7 is a cross-sectional view showing a 3D flash memory according to another embodiment, and FIG. 8 is a 3D flash memory according to another embodiment Is a diagram for explaining the effect of reducing the area of the word line area compared to the existing 3D flash memory.

도 6 내지 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(600)는 복수의 메모리 셀 스트링들(610) 및 복수의 워드라인들(620)을 포함한다.6 to 8, a 3D flash memory 600 according to another exemplary embodiment includes a plurality of memory cell strings 610 and a plurality of word lines 620.

복수의 메모리 셀 스트링들(610) 각각은 기판(미도시) 상 일 방향으로(예컨대, 수직 방향으로) 연장 형성되며, 채널층(611) 및 채널층(611)을 감싸는 전하 저장층(612)을 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 메모리 셀 스트링들(610) 각각에는 채널층(611)이 내부가 빈 튜브 형태로 연장 형성됨에 따라 그 내부에 채워지는 매립막(미도시)이 더 포함될 수 있다. 채널층(611)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 수직 방향으로 연장 형성될 수 있으며, 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 전하 저장층(612)은 복수의 워드라인들(620)을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 전하 저장층(612)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.Each of the plurality of memory cell strings 610 is formed extending in one direction (eg, in a vertical direction) on a substrate (not shown), and a charge storage layer 612 surrounding the channel layer 611 and the channel layer 611 It may include. However, the present invention is not limited or limited thereto, and each of the plurality of memory cell strings 610 may further include a buried film (not shown) filled therein as the channel layer 611 extends in the form of an empty tube. have. The channel layer 611 may be formed of single crystal silicon or poly-silicon extending in a vertical direction, and is formed by a selective epitaxial growth process or a phase change epitaxial process using a substrate as a seed. Can be. The charge storage layer 612 is a component having a memory function for storing charge from current flowing through the plurality of word lines 620, and may be formed in a structure of ONO (Oxide-Nitride-Oxide), for example. have. Hereinafter, the charge storage layer 612 is described as including only a vertical element, but is not limited thereto or may further include a horizontal element.

또한, 도면에는 도시되지 않았지만, 복수의 메모리 셀 스트링들(610) 각각의 외측에는 복수의 메모리 셀 스트링들(610)을 각각 감싸며 수직 방향으로 연장 형성되는 복수의 터널링 절연막들(미도시)이 배치될 수 있다. 복수의 터널링 절연막들 각각은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성될 수 있다.In addition, although not shown in the drawing, a plurality of tunneling insulating layers (not shown) are disposed outside each of the plurality of memory cell strings 610 to surround the plurality of memory cell strings 610 and extend in a vertical direction. Can be. Each of the plurality of tunneling insulating layers is an insulating material having a high-k characteristic (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Insulating material such as Gd 2 O 3 or Y 2 O 3 ).

복수의 워드라인들(620)은 복수의 메모리 셀 스트링들(610)에 대해 수직 방향으로 연결되며, 복수의 메모리 셀 스트링들(610) 각각으로 전압을 인가하는 역할을 하도록 W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 여기서 복수의 워드라인들(620)은 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들(621, 622)을 형성하며 계단 형상을 이룰 수 있다. 이하, 상층으로 갈수록 순차적으로 짧다라는 것은, 하층으로 갈수록 순차적으로 길어진다라는 것과 동일한 구조를 나타낸다.The plurality of word lines 620 are connected in a vertical direction with respect to the plurality of memory cell strings 610, and W, Ti, Ta, and the like to serve to apply a voltage to each of the plurality of memory cell strings 610. It may be formed of a conductive material such as Cu or Au. Here, the plurality of word lines 620 are sequentially generated shorter in length toward the upper layer to form stepped portions 621 and 622, thereby forming a step shape. Hereinafter, "shortening sequentially toward the upper layer" represents the same structure as "longer sequentially increasing toward the lower layer."

여기서, 단차부들(621, 622) 각각은, 복수의 워드라인들(620)이 두 개의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성됨에 따라 형성될 수 있다. 예를 들어, 단차부들(621, 622) 중 가장 하층에 위치하는 제1 단차부(621)는 복수의 워드라인들(620) 중 가장 하층에 위치하는 제1 워드라인(621-1)과 제1 워드라인(621-1)의 바로 위에 적층된 제2 워드라인(621-2)이 동일한 길이로 생성됨에 따라 형성될 수 있고, 제1 단차부(621)의 위에 배치된 제2 단차부(622)는 제2 워드라인(621-2)의 위에 적층되며 제2 워드라인(621-2)보다 짧은 길이로 생성되는 제3 워드라인(622-1)과 제3 워드라인(622-1)의 위에 적층되며 동일한 길이로 생성되는 제4 워드라인(622-2)으로 구성될 수 있다.Here, each of the stepped portions 621 and 622 may be formed as the plurality of word lines 620 are generated with the same length for each group in which the two word lines are grouped as a unit. For example, the first stepped portion 621 positioned at the lowest layer among the stepped portions 621 and 622 is the first word line 621-1 positioned at the lowest layer among the plurality of word lines 620 and the first word line 621-1 positioned at the lowermost layer. The second word line 621-2 stacked directly on the first word line 621-1 may be formed to have the same length, and may be formed, and a second step portion ( The third word line 622-1 and the third word line 622-1 are stacked on the second word line 621-2 and have a length shorter than that of the second word line 621-2. It may be composed of a fourth word line 622-2 that is stacked on top of and is generated with the same length.

그러나 이에 제한되거나 한정되지 않고 단차부들(621, 622) 각각은 복수의 워드라인들(620)이 세 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성됨에 따라 형성될 수 있다. 즉, 다른 일 실시예에 따른 3차원 플래시 메모리(600)는, 복수의 워드라인들(620)이 적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 단차부들(621, 622) 각각을 형성하는 가운데, 단차부들(621, 622) 간 워드라인의 길이가 서로 다른 구조를 갖게 될 수 있다.However, the present invention is not limited or limited thereto, and each of the stepped portions 621 and 622 may be formed as the plurality of word lines 620 are generated with the same length for each group in which three or more word lines are grouped as a unit. That is, in the 3D flash memory 600 according to another embodiment, a plurality of word lines 620 are generated with the same length for each group in which at least two or more word lines are grouped as a unit, so that the step portions 621 and 622 are formed. ), the lengths of the word lines between the stepped portions 621 and 622 may have different structures.

이 때, 단차부들(621, 622) 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에는, 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성될 수 있다. 예를 들어, 제1 단차부(621)에서 상부에 위치하는 제2 워드라인(621-2)의 일부 영역에는, 제1 워드라인(621-1)에 연결될 컨택트가 통과하는 홀(621-3)이 형성될 수 있으며, 제2 단차부(622)에서 상부에 위치하는 제4 워드라인(622-2)의 일부 영역에는, 제3 워드라인(622-1)에 연결될 컨택트가 통과하는 홀(622-3)이 형성될 수 있다.In this case, in a partial area of at least one word line positioned above among word lines generated with the same length in each of the stepped portions 621 and 622, at least one lower portion of the word lines generated with the same length A hole through which a contact to be connected to the word line of may pass may be formed. For example, a hole 621-3 through which a contact to be connected to the first word line 621-1 passes through a partial area of the second word line 621-2 positioned above the first step portion 621 ) May be formed, and in a partial region of the fourth word line 622-2 positioned above the second step 622, a hole through which a contact to be connected to the third word line 622-1 passes ( 622-3) can be formed.

여기서, 홀이 형성되는 일부 영역은, 상부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역일 수 있다. 일례로, 제2 워드라인(621-2)의 홀(621-3)은, 제2 워드라인(621-2)에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역에 형성될 수 있다.Here, the partial region in which the hole is formed may be a region other than a region in which a contact to be connected to at least one word line positioned above is formed. For example, the hole 621-3 of the second word line 621-2 may be formed in a region other than a region in which a contact to be connected to the second word line 621-2 is formed.

이러한 구조가 워드라인 영역의 면적을 감소시키는 효과를 가져오는 것은 다음과 같은 원리를 바탕으로 하기 때문이다. 우선, 기존의 3차원 플래시 메모리는 도 8의 (a) 경우와 같이 단차부들의 폭이 모두 동일한 가운데 5층의 워드라인들 각각의 길이가 모두 다른 구조(워드라인들이 상층으로 갈수록 짧아지는 길이를 갖는 구조)를 갖는다. 반면에, 다른 일 실시예에 따른 3차원 플래시 메모리는 도 8의 (b) 경우와 같이 단차부들의 폭이 모두 동일한 가운데 단차부들 각각에 포함되는 워드라인들의 길이를 동일하게 형성하는 구조를 갖기 때문에, 복수의 메모리 셀 스트링들(610)이 형성 가능한 평면부의 면적이 더 넓어지게 된다. 이에, 전체 면적 상 워드라인 영역의 면적이 감소될 수 있는 것이다.This structure has the effect of reducing the area of the word line area because it is based on the following principle. First of all, the conventional 3D flash memory has a structure in which all the widths of the step portions are the same as in the case (a) of FIG. 8, and the lengths of each of the word lines of the 5th layer are different (the length of the word lines decreases toward the upper layer) Have a structure). On the other hand, the 3D flash memory according to another embodiment has a structure in which the lengths of word lines included in each of the stepped parts are the same in the middle of the same widths as in the case of FIG. 8B. , The area of the planar portion in which the plurality of memory cell strings 610 can be formed is wider. Accordingly, the area of the word line area may be reduced over the total area.

도 9는 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 상면도이고, 도 10은 또 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.9 is a top view showing a 3D flash memory according to another embodiment, and FIG. 10 is a cross-sectional view showing a 3D flash memory according to another embodiment.

도 9 내지 10을 참조하면, 또 다른 일 실시예에 따른 3차원 플래시 메모리(900)는 도 3 내지 5를 참조하여 설명된 3차원 플래시 메모리(300)의 구조와 도 6 내지 8을 참조하여 설명된 3차원 플래시 메모리(600)의 구조가 혼합된 구조인 것을 특징으로 한다.9 to 10, a 3D flash memory 900 according to another embodiment is described with reference to the structure of the 3D flash memory 300 described with reference to FIGS. 3 to 5 and FIGS. 6 to 8 It is characterized in that the structure of the three-dimensional flash memory 600 is a mixed structure.

즉, 또 다른 일 실시예에 따른 3차원 플래시 메모리(900)는, 도 6 내지 8을 참조하여 설명된 3차원 플래시 메모리(600)의 구조와 같이 복수의 워드라인들(910)이 적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 단차부들(911, 912) 각각을 형성하며, 도 3 내지 5를 참조하여 설명된 3차원 플래시 메모리(300)의 구조와 같이 단차부들(911, 912)이 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 가운데, 도 6 내지 8을 참조하여 설명된 3차원 플래시 메모리(600)의 구조와 같이 단차부들(911, 912) 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성되는 것을 특징으로 한다.That is, the 3D flash memory 900 according to another exemplary embodiment includes at least two word lines 910 as in the structure of the 3D flash memory 600 described with reference to FIGS. 6 to 8. The above word lines are generated with the same length for each group grouped as a unit to form the stepped portions 911 and 912, respectively, and stepped portions (as in the structure of the 3D flash memory 300 described with reference to FIGS. 3 to 5) While 911 and 912 have a shape whose width is sequentially shortened as it goes to the upper layer, as in the structure of the 3D flash memory 600 described with reference to FIGS. 6 to 8, each of the stepped portions 911 and 912 A hole through which a contact to be connected to at least one word line positioned below one of word lines generated with the same length passes through a partial area of at least one word line positioned above among word lines generated with the same length It is characterized in that it is formed.

이 때, 단차부들(911, 912)이 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것은, 도 3 내지 5를 참조하여 설명된 3차원 플래시 메모리(300)의 경우와 마찬가지로, 단차부들(911, 912) 간 워드라인들 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨(a>b)에 따라 유도될 수 있다.In this case, the stepped portions 911 and 912 have a shape in which the width of each of the stepped portions 911 and 912 is sequentially shortened toward the upper layer, as in the case of the 3D flash memory 300 described with reference to FIGS. 3 to 5, the stepped portions It may be induced as a change in the length of each of the word lines between (911 and 912) is sequentially decreased toward the upper layer (a>b).

이처럼 또 다른 일 실시예에 따른 3차원 플래시 메모리(900)는 도 3 내지 5를 참조하여 설명된 3차원 플래시 메모리(300)의 구조와 도 6 내지 8을 참조하여 설명된 3차원 플래시 메모리(600)의 구조가 혼합된 구조를 갖기 때문에, 워드라인 영역의 면적을 감소시키는 정도를 더욱 극대화할 수 있다.As such, the 3D flash memory 900 according to another embodiment includes the structure of the 3D flash memory 300 described with reference to FIGS. 3 to 5 and the 3D flash memory 600 described with reference to FIGS. 6 to 8. Since the structure of) has a mixed structure, the degree of reducing the area of the word line area can be further maximized.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description to those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as systems, structures, devices, circuits, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and those equivalent to the claims also fall within the scope of the claims to be described later.

Claims (11)

기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및
상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들
을 포함하고,
상기 단차부들은,
상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 하는 3차원 플래시 메모리.A plurality of memory cell strings extending in one direction on a substrate, each of the plurality of memory cell strings including a channel layer and a charge storage layer surrounding the channel layer; And
A plurality of word lines that are connected in a vertical direction to the plurality of memory cell strings and are sequentially generated shorter in length toward the upper layer to form stepped portions.
Including,
The stepped portions,
3D flash memory, characterized in that each width has a shape that gradually shortens as it goes to the upper layer. 제1항에 있어서,
상기 단차부들은,
상기 복수의 워드라인들 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The stepped portions,
3D flash memory, characterized in that, as a change in length of each of the plurality of word lines is sequentially decreased toward an upper layer, the width of each of the plurality of word lines is sequentially shortened toward the upper layer. 제1항에 있어서,
상기 단차부들 중 최상층에 위치하는 단차부의 폭은,
상기 단차부에 대응하는 워드라인에 연결될 컨택트가 형성 가능한 최소 단면적에 의해 결정되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 1,
The width of the stepped portion located on the uppermost layer among the stepped portions is,
3D flash memory, characterized in that the contact to be connected to the word line corresponding to the stepped portion is determined by a minimum cross-sectional area in which a contact can be formed. 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및
상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들
을 포함하고,
상기 복수의 워드라인들은,
적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 상기 단차부들 각각을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.A plurality of memory cell strings extending in one direction on a substrate, each of the plurality of memory cell strings including a channel layer and a charge storage layer surrounding the channel layer; And
A plurality of word lines that are connected in a vertical direction to the plurality of memory cell strings and are sequentially generated shorter in length toward the upper layer to form stepped portions.
Including,
The plurality of word lines,
3D flash memory, characterized in that at least two or more word lines are grouped as a unit to have the same length for each group to form each of the stepped portions. 제4항에 있어서,
상기 단차부들 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에는,
상기 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 4,
In a partial area of at least one word line positioned above among word lines generated with the same length in each of the stepped portions,
3D flash memory, characterized in that a hole through which a contact to be connected to at least one word line positioned below among the word lines generated with the same length passes is formed. 제5항에 있어서,
상기 홀이 형성되는 일부 영역은,
상기 상부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역인 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 5,
Some areas in which the holes are formed,
3D flash memory, characterized in that the remaining area is except for an area in which a contact to be connected to at least one word line positioned above is formed. 기판 상 일 방향으로 연장 형성되는 복수의 메모리 셀 스트링들-상기 복수의 메모리 셀 스트링들 각각은 채널층 및 상기 채널층을 감싸는 전하 저장층을 포함함-; 및
상기 복수의 메모리 셀 스트링들에 대해 수직 방향으로 연결된 채, 각각의 길이가 상층으로 갈수록 순차적으로 짧게 생성되어 단차부들을 형성하는 복수의 워드라인들
을 포함하고,
상기 복수의 워드라인들은,
적어도 두 개 이상의 워드라인들을 단위로 그룹핑되는 그룹 별로 동일한 길이로 생성되어 상기 단차부들 각각을 형성하며,
상기 단차부들은,
상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 하는 3차원 플래시 메모리.A plurality of memory cell strings extending in one direction on a substrate, each of the plurality of memory cell strings including a channel layer and a charge storage layer surrounding the channel layer; And
A plurality of word lines that are connected in a vertical direction to the plurality of memory cell strings and are sequentially generated shorter in length toward the upper layer to form stepped portions.
Including,
The plurality of word lines,
At least two or more word lines are generated with the same length for each group grouped as a unit to form each of the stepped portions,
The stepped portions,
3D flash memory, characterized in that each width has a shape that gradually shortens as it goes to the upper layer. 제7항에 있어서,
상기 단차부들 각각에서 동일한 길이로 생성되는 워드라인들 중 상부에 위치하는 적어도 하나의 워드라인의 일부 영역에는,
상기 동일한 길이로 생성되는 워드라인들 중 하부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 통과하는 홀(Hole)이 형성되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 7,
In a partial area of at least one word line positioned above among word lines generated with the same length in each of the stepped portions,
3D flash memory, characterized in that a hole through which a contact to be connected to at least one word line positioned below among the word lines generated with the same length passes is formed. 제8항에 있어서,
상기 홀이 형성되는 일부 영역은,
상기 상부에 위치하는 적어도 하나의 워드라인에 연결될 컨택트가 형성되는 영역을 제외한 나머지 영역인 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 8,
Some areas in which the holes are formed,
3D flash memory, characterized in that the remaining area is except for an area in which a contact to be connected to at least one word line positioned above is formed. 제7항에 있어서,
상기 단차부들은,
상기 단차부들 간 워드라인들 각각이 생성되는 길이의 변화가 상층으로 갈수록 순차적으로 감소됨에 따라, 상층으로 갈수록 각각의 폭이 순차적으로 짧아지는 형상을 갖는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 7,
The stepped portions,
3D flash memory, characterized in that, as a change in length of each of the word lines between the stepped portions decreases sequentially toward an upper layer, the width of each of the word lines gradually decreases toward the upper layer. 제7항에 있어서,
상기 단차부들 중 최상층에 위치하는 단차부의 폭은,
상기 단차부에 대응하는 워드라인에 연결될 컨택트가 형성 가능한 최소 단면적에 의해 결정되는 것을 특징으로 하는 3차원 플래시 메모리.The method of claim 7,
The width of the stepped portion located on the uppermost layer among the stepped portions is,
3D flash memory, characterized in that the contact to be connected to the word line corresponding to the stepped portion is determined by a minimum cross-sectional area in which a contact can be formed.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100097066A (en) * 2009-02-25 2010-09-02 가부시끼가이샤 도시바 Nonvolatile semiconductor memory device and method of manufacturing the same
KR20140025798A (en) * 2012-08-22 2014-03-05 삼성전자주식회사 Methods of forming a stack of electrodes and three-dimensional semiconductor devices fabricated thereby
KR20150057147A (en) * 2013-11-18 2015-05-28 삼성전자주식회사 Memory device
US20170148748A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices with scribe line region structures
US20180286678A1 (en) * 2017-03-30 2018-10-04 SK Hynix Inc. Semiconductor device and method for manufacturing the same
US20190067314A1 (en) * 2017-03-08 2019-02-28 Yangtze Memory Technologies Co., Ltd. Interconnect structure of three-dimensional memory device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100097066A (en) * 2009-02-25 2010-09-02 가부시끼가이샤 도시바 Nonvolatile semiconductor memory device and method of manufacturing the same
KR20140025798A (en) * 2012-08-22 2014-03-05 삼성전자주식회사 Methods of forming a stack of electrodes and three-dimensional semiconductor devices fabricated thereby
KR20150057147A (en) * 2013-11-18 2015-05-28 삼성전자주식회사 Memory device
US20170148748A1 (en) * 2015-11-25 2017-05-25 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices with scribe line region structures
US20190067314A1 (en) * 2017-03-08 2019-02-28 Yangtze Memory Technologies Co., Ltd. Interconnect structure of three-dimensional memory device
US20180286678A1 (en) * 2017-03-30 2018-10-04 SK Hynix Inc. Semiconductor device and method for manufacturing the same

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