KR20210013535A - Mems 트랜스듀서 및 그 동작 방법 - Google Patents

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KR20210013535A
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페드로 아우구스토 보레고 람빈 토레스 아마랄
알레싼드로 카스파니
니콜로 드 밀레리
마크 푸엘드너
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Abstract

MEMS 트랜스듀서는 제1 및 제2 차동 MEMS 센서 디바이스를 포함한다. 제1 차동 MEMS 센서 디바이스는 제1 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체, 및 제1 및 제2 전극 구조체 사이의 제3 전극 구조체를 포함한다. 제2 차동 MEMS 센서 디바이스는 제2 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체, 및 제1 및 제2 전극 구조체 사이의 제3 전극 구조체를 포함한다. 제1 차동 MEMS 센서 디바이스의 제3 전극 구조체에 제1 바이어싱 전압을 제공하고, 제2 차동 MEMS 센서 디바이스의 제3 전극 구조체에 제2 바이어싱 전압을 제공하기 위한 바이어싱 회로가 제공된다. 제1 및 제2 바이어싱 전압들은 기준 전압에 대해 대칭적으로 오프셋된다. 판독 회로는 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하도록 구성된다.

Description

MEMS 트랜스듀서 및 그 동작 방법{MEMS TRANSDUCER AND METHOD FOR OPERATING THE SAME}
본 개시내용은 일반적으로 전자 디바이스에 관한 것으로서, 특정 실시예들에서, MEMS 트랜스듀서 및 MEMS 트랜스듀서를 동작하기 위한 방법에 관한 것이다. MEMS 트랜스듀서는 에너지를 하나의 형태로부터 다른 형태로 변환한다. MEMS 트랜스듀서들, 특히, 차동(differential) MEMS 트랜스듀서들의 일반적인 예들은 마이크로폰들, 확성기들, 위치 및 압력 센서들을 포함한다. 약어 MEMS는 Micro-Electro-Mechanical System의 약칭이다.
오디오 마이크로폰들은 셀룰러 전화기들, 디지털 오디오 레코더들, 개인용 컴퓨터들 및 원격 회의 시스템들과 같은 다양한 소비자 응용들에서 보통 이용된다. 용량성 MEMS 디바이스들, 예를 들어, 사운드 트랜스듀서들, 압력 센서들, 가속도 센서들, 마이크로폰들 또는 확성기들을 설계할 때, 트랜스듀서 출력 신호의 높은 신호 대 잡음비(signal-to-noise ratio)(SNR)를 달성하는 것이 전형적으로 바람직할 수 있다. 트랜스듀서들의 계속되는 소형화는 원하는 높은 신호 대 잡음비에 대하여 새로운 도전과제들을 제기할 수 있다. MEMS 마이크로폰들, 및 동일한 정도로, 예를 들어, 모바일 전화들, 랩톱들, 및 유사한 (모바일 또는 고정) 디바이스들에서 이용될 수 있는 MEMS 확성기들은, 오늘날 반도체 (실리콘) 마이크로폰들 또는 MEMS로서 구현될 수 있다. 경쟁력 있는 것이 되고, 예상된 성능을 제공하기 위해, 고성능 실리콘 마이크로폰들은, 음향 성능(acoustical performance)(신호 대 잡음비 및 전체 고조파 왜곡(Total Harmonic Distortion)) 뿐만 아니라, 외부 환경에 대한 강건성 둘다를 달성하도록 요구된다. 그와 같이, 2개 이상의 개별 마이크로폰들의 조립체는 더 높은 성능들 및 강건성 둘다 뿐만 아니라, 큰 개별 마이크로폰보다 우수한 충격 복원(shock recovery)을 달성하도록 조립될 수 있다.
MEMS 마이크로폰들이 스마트폰들 또는 태블릿 컴퓨터들과 같은 소형 폼 팩터 패키지들에서 구현되는 응용들에서, MEMS 마이크로폰은 전형적으로, MEMS 마이크로폰을 바이어싱하고, MEMS 마이크로폰의 출력을 증폭하며, MEMS 마이크로폰의 전기 출력에 대해 아날로그-디지털 변환을 수행하는 집적 회로에 결합된다. MEMS 디바이스의 제조 동안, 중앙 고정자(central stator)와 고정자를 샌드위치하는 전극들 또는 멤브레인들 사이의 거리에서 작은 비대칭들이 발생할 수 있으며, 이는 신호 대 잡음비 및 전체 고조파 왜곡에 영향을 미칠 수 있다. 그러나, 개선된 음향 성능 뿐만 아니라, 외부 환경에 대한 개선된 강건성 둘다를 갖는 고성능 마이크로폰들이 요구된다.
일반적으로, 본 기술분야에서는 고장에 대한 감소된 민감성을 갖고, 개선된 SNR을 제공하는 MEMS 마이크로폰과 같은 개선된 MEMS 감지 디바이스를 구현하는 방안이 필요하다.
그러한 필요는 청구항 1에 따른 MEMS 트랜스듀서에 의해, 청구항 11에 따른 음향 감지 디바이스에 의해, 그리고 청구항 13에 따른 MEMS 트랜스듀서를 동작하는 방법에 의해 해결될 수 있다.
실시예에 따르면, MEMS 트랜스듀서는 적어도 한 쌍의 차동 MEMS 센서 디바이스들을 포함한다. 그러한 한 쌍의 차동 MEMS 센서 디바이스들은 제1 및 제2 차동 MEMS 센서 디바이스를 포함한다. 제1 차동 MEMS 센서 디바이스는 제1 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체를 포함한다. 제3 전극 구조체가 제1 및 제2 전극 구조체 사이에 제공된다. 바이어싱 회로가 제1 차동 MEMS 센서 디바이스의 제3 전극 구조체에 제1 바이어싱 전압을 공급하고, 제2 차동 MEMS 센서 디바이스의 제3 전극 구조체에 제2 바이어싱 전압을 제공하기 위해 제공되며, 제1 및 제2 바이어싱 전압들은 기준 전압에 대해 대칭적으로 오프셋된다. 판독 회로는 제1 및 제2 차동 출력 신호를 역평행(anti-parallel) 방식으로 결합하도록 구성된다. 특히 본질적으로 동일하게 구성된 2개의 차동 MEMS 센서 디바이스들을 제공함으로써, 역평행 구성에서 트윈(twin) MEMS 트랜스듀서가 도입된다. 적어도 2개의 차동 MEMS 센서 디바이스들을, 역평행 구성을 갖는 트윈 MEMS 트랜스듀서로서 동작시킴으로써, 음향 성능 뿐만 아니라, 외부 환경에 대한 강건성이 개선된다는 것이 발견되었다. 추가 실시예에 따르면, 음향 감지 디바이스는, 하우징; 음파들(sound waves)을 음향 감지 디바이스의 내부로 전달하기 위한 사운드 포트 입구(sound port inlet)를 갖는 사운드 포트; 및 본 명세서에 개시된 MEMS 트랜스듀서를 포함한다. 추가 실시예에 따르면, 본 명세서에 개시된 MEMS 트랜스듀서를 동작하는 방법은, 제1 및 제2 차동 MEMS 센서 디바이스들의 제3 전극 구조체들 각각에 바이어싱 전압을 제공하는 것을 포함하고, 제1 및 제2 바이어싱 전압들은, 특히, 공통의 기준 전압에 대해 대칭적으로 오프셋된다. 방법은, 제1 차동 MEMS 센서 디바이스의 제1 출력 탭(output tap)과 제2 차동 MEMS 센서 디바이스의 제2 출력 탭을 접속하고, 제1 차동 MEMS 센서 디바이스의 제2 출력 탭과 제2 차동 MEMS 센서 디바이스의 제1 출력 탭을 접속함으로써, 제1 차동 및 제2 차동 출력 신호를 판독하는 것; 및 제1 및 제2 차동 출력 신호를 역평행으로 결합하는 것을 더 포함한다.
본 실시예들, 및 그 결과로서의 기술적인 효과들에 대한 보다 완전한 이해를 위해, 이제 첨부 도면들과 함께 취해지는 다음의 설명에 대한 참조가 이루어진다.
도 1은 갭 비대칭들(gap asymmetries)의 커패시턴스 비대칭들(capacitance asymmetries)로의 전환을 나타내는 개략도를 도시한다.
도 2는 프로그램가능 이득 증폭기(programmable gain amplifier) PGA에 역평행으로 결합된 2개의 차동 MEMS 센서 디바이스들의 개략도를 도시한다.
도 3은 프로그램가능 이득 증폭기 PGA에 역평행으로 결합된 2개의 차동 MEMS 센서 디바이스들의 개략도를 도시한다.
도 4는 역평행으로 결합되는 2개의 차동 MEMS 센서 디바이스들의 판독을 시뮬레이션하는데 이용되는 회로도로서 도시된 마이크로폰의 개략적인 셋업을 도시한다.
도 5는 신호 비대칭의 플롯을 평행으로 결합된 2개의 MEMS 센서 디바이스들의 갭 비대칭의 함수로서 도시한다.
도 6은 신호 비대칭의 플롯을 역평행 방식으로 결합된 트윈 MEMS에 대한 갭 비대칭의 함수로서 도시한다.
도 7은 신호 비대칭의 플롯을 역평행 방식으로 결합된 MEMS 센서 디바이스들에 대한 갭 비대칭의 함수로서 도시하며, 여기서 바이어싱 전압 소스들 중 적어도 하나는 전압 오프셋을 갖는다.
도 8은 충격에 대한 응답의 플롯, 즉, MEMS의 상이한 구성들에 대한 시간의 함수로서의 출력 신호를 도시한다.
도 9는 감지된 신호의 플롯을 MEMS 디바이스들의 상이한 구성들에 대한 시간의 함수로서 도시한다.
도 10은 트윈 MEMS 디바이스를 동작하는 실시예 방법의 흐름도를 도시한다.
도면들을 이용하여 본 실시예들을 더 상세히 논의하기 전에, 도면들 및 명세서에서 동일한 요소들 및 동일한 기능 및/또는 동일한 기술적 또는 물리적 효과를 갖는 요소들은 통상적으로 동일한 참조 번호들이 제공되거나 동일한 명칭으로 식별되고, 따라서 상이한 실시예들에 예시된 바와 같은 이들 요소들 및 그 기능의 설명은 상호 교환가능하거나 상이한 실시예들에서 서로에 적용될 수 있다는 것에 유의해야 한다.
이하의 설명에서, 실시예들이 상세히 논의되지만, 실시예들은 매우 다양한 반도체 디바이스들에서 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것이 이해되어야 한다. 논의된 특정 실시예들은 본 개념을 생성 및 이용하는 특정 방식의 예시일 뿐이며, 실시예들의 범위를 제한하지 않는다. 실시예들에 대한 이하의 설명에서, 동일한 기능을 갖는 동일하거나 유사한 요소들은 동일한 참조 부호들 또는 동일한 명칭과 관련되고, 그러한 요소들의 설명은 모든 실시예에 대해 반복되지 않을 것이다. 더욱이, 이하에 설명되는 상이한 실시예들의 특징들은 특별히 다르게 언급되지 않는 한 서로 결합될 수 있다.
요소가 다른 요소에 "접속" 또는 "결합"되는 것으로서 언급될 때, 그것은 다른 요소에 직접적으로 접속 또는 결합될 수 있거나, 매개 요소들이 존재할 수 있다는 것을 이해할 것이다. 반대로, 요소가 다른 요소에 "직접" 접속되거나, "접속" 또는 "결합"된 것으로서 언급될 때, 매개 요소들은 없는 것이다. 요소들 사이의 관계를 설명하는데 이용된 다른 용어들은 유사한 방식으로 해석되어야 한다(예를 들어, "사이에(between)" 대 "직접 사이에(directly between)", "인접한(adjacent)" 대 "바로 인접한(directly adjacent)", 및 "상에(on)" 대 "상에 직접(directly on)" 등).
상이한 실시예들의 설명을 용이하게 하기 위해, 도 1 내지 도 3은 데카르트 좌표계 x, y, z를 포함하고, x-y 평면은 MEMS 센서 디바이스(= 제1 또는 제2 또는 제3 전극 구조체)의 제1 주 표면 영역에 대응하고, 즉, 평행하고, 제1 주 표면 영역에 수직인 방향은 "z" 방향에 대응하고, 즉, z 방향에 평행하다. 이하의 개시내용에서, "횡방향(lateral)"이라는 용어는 x 또는 y 방향에 평행한 방향으로 이해되어야 하고, "수직(vertical)"이라는 용어는 z 방향에 평행한 방향으로 이해되어야 한다.
본 명세서에서 설명된 MEMS 트랜스듀서, 특히, 차동 트랜스듀서의 실시예들의 생성 및 이용은 아래에서 상세히 논의된다. 그러나, 본 개시내용은 매우 다양한 특정한 맥락들에서 구현될 수 있는 많은 적용가능한 양태들을 제공한다는 것을 알아야 한다. 논의된 특정 실시예들은 본 개시내용의 양태들을 생성 및 이용하는 구체적인 방식들의 단지 예시일 뿐이며, 본 개시내용의 범위를 제한하지는 않는다.
본 개시내용의 본 양태들은 특정 맥락에서의 실시예들, 즉 MEMS 트랜스듀서, MEMS 트랜스듀서를 포함하는 음향 감지 디바이스 및 MEMS 트랜스듀서를 동작하기 위한 방법에 대해 설명될 것이다. MEMS 트랜스듀서는 차동 MEMS 마이크로폰으로서, 또는 확성기로서, 또는 압력 센서들 및 가속도계들과 같은 용량성 센서들로서 제공될 수 있다. 그러나, 본 개시내용은 또한 전기적 또는 물리적 양(quantity)이 차동 신호일 수 있는(차동 신호로서 감지될 수 있거나 그것에서 변환될 수 있는), 오디오 시스템들, 통신 시스템들 및 센서 시스템들과 같은, 다른 타입들의 MEMS 디바이스들 및 시스템들에 적용될 수 있다. 차동 신호는 회로의 탭에서 감지된 전위차에 의해 주어진다.
차동 MEMS 센서 디바이스의 제조 동안, 백플레이트(backplate) 또는 가요성 멤브레인(flexible membrane)일 수 있는 중앙 전극 구조체와, 중앙 전극 구조체를 샌드위치하는, 멤브레인들 또는 백플레이트들일 수 있는 전극 구조체들 사이의 거리에서의 작은 비대칭들이 발생될 수 있고, 이는 차동 MEMS 센서 디바이스의 성능에 영향을 미칠 수 있다. 도 1은 MEMS 디바이스(10)에서의 갭 비대칭들의 커패시턴스 비대칭들로의 전환을 나타내는 개략도를 도시한다.
개시된 MEMS 트랜스듀서, 특히, 차동 트랜스듀서는 이중 백플레이트 구성에 의해 또는 이중 멤브레인 구성에 의해 구현될 수 있다. 이중 백플레이트 구성은 2개의 백플레이트들 사이에 샌드위치된 중앙 멤브레인을 포함한다. 멤브레인과 제1 백플레이트 사이에서 제1 차동 판독이 감지될 수 있고, 멤브레인과 제2 백플레이트 사이에서 제2 차동 판독이 감지될 수 있다. 이중 멤브레인 구성은 2개의 (기계적으로 결합된) 멤브레인들 사이에 샌드위치된 중앙 백플레이트를 포함한다. 제1 멤브레인과 중앙 백플레이트 사이에서 제1 차동 판독이 감지될 수 있고, 제2 멤브레인과 백플레이트 사이에서 제2 차동 판독이 감지될 수 있다.
본 개시내용에 의해 이중 멤브레인 및 이중 백플레이트 구성 둘다를 포함하기 위해, 차동 MEMS 센서 디바이스는 전극 구조체들의 단어(wording)를 이용하여 설명되고, 여기서 제3 전극 구조체는 중앙 백플레이트 또는 중앙 멤브레인인 것으로서 설명된다. 본 개시내용의 실시예들은 도 1 내지 도 10을 참조하여 더 상세히 논의될 것이다.
도 1에 도시된 차동 MEMS 센서 디바이스(10)는 제1 및 제2 전극 구조체(14, 16)에 의해 제3 전극 구조체(12)로부터 떨어져 있는 거리에서 샌드위치되는 제3 전극 구조체(12)를 포함한다. 그러나, MEMS 디바이스의 제조 동안, 작은 비대칭들이 발생될 수 있다. 작은 비대칭들은 차동 MEMS 센서 디바이스의 성능 품질에 영향을 미친다. 예를 들어, 주어진 웨이퍼 상에서, 중앙 고정자로부터 최상부 멤브레인까지의 거리는, 도 1에 대하여, 예를 들어, 제3 전극 구조체(12)로부터 제1 전극 구조체(14)까지의 거리(gap + Δgap)가 제3 전극 구조체(12)로부터 제2 전극 구조체(16)까지의 거리(gap - Δgap)보다 더 큰 것일 수 있다. 이 문제는 부등식(본 명세서에서 갭 비대칭이라고 함)에 의해 표현될 수 있다.
gap + Δgap > gap - Δgap
변수 gap은 제3 전극 구조체와 제1 또는 제2 전극 구조체 중 하나 사이의 원하는 거리에 의해 주어지고, 변수 Δgap은 제1 또는 제2 전극 구조체의 위치 편차(positional deviation)를 정의하는데, 즉, 위치 편차는 실제 물리적 전극 구조체 위치와 정확한 이론적 전극 구조체 위치 사이의 차이를 기술한다. 갭은 도 1 내지 도 3 중 하나에 도시된 바와 같은 셋업을 고려할 때, 수직 방향을 따라, 즉, z 방향을 따라 연장된다. 정확한 전극 구조체 위치들은 종종 제조 에러들로 인해 실현가능하지 않다. 제조 에러들은 도 1에 도시된 바와 같이 커패시턴스 C±ΔC에서 비대칭을 생성할 수 있다. 결과적인 커패시턴스 비대칭은 다음에 의해 표현될 수 있다.
C + ΔC ≠ C - ΔC
여기서, C는 제3 전극 구조체와 제1 또는 제2 전극 구조체 중 하나 사이의 커패시턴스를 정의하고, ΔC는 제1 또는 제2 전극 구조체의 위치 편차로부터 발생하는 추가적인 커패시턴스를 정의한다. 추가적인 커패시턴스는 제3 전극 구조체 및 제1 또는 제2 전극 구조체 중 하나에 대하여 양(positive)일 수 있다. 커패시턴스 비대칭의 부등식은, 추가적인 커패시턴스가 제3 전극 구조체 및 제1 또는 제2 전극 구조체 중 하나에 의해 정의되는 커패시턴스 C에 가산되는 반면, 추가적인 커패시턴스가 제3 전극 구조체 및 다른 제2 또는 제1 전극 구조체 중 하나에 의해 정의되는 커패시턴스 C로부터 감산되는 것을 표현한다. 그러한 커패시턴스 비대칭은 차동 MEMS 센서 디바이스의 탭에서 감지될 수 있는 10% 또는 더 많은 것에 도달할 수 있다. 이것은 결국, 특히, 차동 MEMS 센서 디바이스가 차동 센서들에 적용되는 경우, 체계적인(systematic) 커패시턴스 비대칭들의 제거(cancelation)를 초래하지 않을 수 있다. 커패시턴스 비대칭은 바람직하지 않은 영향들, 예를 들어, 저하된 출력 전기 비대칭, 출력된 신호의 왜곡 또는 충격 복원에 대한 영향들을 생성할 수 있다. "충격 복원"이라는 용어는 MEMS 디바이스가 기계적 영향, 예를 들어, MEMS 디바이스 상의 핑거 탭(finger tap)에 노출되는 상황을 의미한다.
방금 언급된 바람직하지 않은 영향을 초래하는 커패시턴스 비대칭들을 발생시키는 것을 극복하기 위해, 적어도 하나의 트윈 MEMS 센서 디바이스를 포함하는 MEMS 트랜스듀서가 제안된다. 적어도 하나의 트윈 MEMS 센서 디바이스는 역평행 구성으로 서로 결합되는 적어도 한 쌍의 차동 MEMS 센서 디바이스들을 포함한다. 역평행 방식으로 결합된 2개의 차동 MEMS 센서 디바이스들의 쌍들의 배열로 차동 MEMS 센서 디바이스들을 제공함으로써, MEMS 디바이스들의 비대칭 커패시턴스로부터 발생되는 신호 비대칭이 감소되는 것으로 발견되었다. 이것은 MEMS 트랜스듀서의 개선된 성능 품질 및 개선된 강건성을 초래한다.
본 개시내용의 실시예들에서, MEMS 트랜스듀서(30)는 적어도 한 쌍의 차동 MEMS 센서 디바이스들(10, 20)을 포함한다. 그러한 한 쌍의 차동 MEMS 센서 디바이스들(10, 20)은 제1 및 제2 차동 MEMS 센서 디바이스(10, 20)를 포함한다. 제1 차동 MEMS 센서 디바이스(10)는 제1 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(14, 16), 및 제1 및 제2 전극 구조체(14, 16) 사이의 제3 전극 구조체(12)를 포함한다. 제2 차동 MEMS 센서 디바이스(20)는 제2 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(24, 26), 및 제1 및 제2 전극 구조체(24, 26) 사이의 제3 전극 구조체(22)를 포함한다. 제1 및 제2 바이어싱 전압들 Vmic, Vmic2가 기준 전압에 대해 대칭적으로 오프셋된다는 점에서, 바이어싱 회로(11)는 제1 차동 MEMS 센서 디바이스(10)의 제3 전극 구조체(12)에 제1 바이어싱 전압 Vmic를 제공하고, 제2 차동 MEMS 센서 디바이스(20)의 제3 전극 구조체(22)에 제2 바이어싱 전압 Vmic2를 제공한다. 판독 회로(15, 17, 40)는 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하도록 구성된다. 역평행 결합은 감소된 신호 비대칭을 초래하고, 이와 함께 MEMS 트랜스듀서의 개선된 성능을 초래한다. 그러한 실시예들은, 예를 들어, 도 2 및 도 3에 개략적으로 도시된다.
본 개시내용의 실시예들에서, MEMS 트랜스듀서(30)는 이중 멤브레인 구성을 포함하고, 여기서 제1 전극 구조체(14, 24)는 제1 멤브레인이고, 제2 전극 구조체(16, 26)는 제2 멤브레인이고, 제3 전극 구조체(12, 22)는 백플레이트이다. 그러한 실시예는, 예를 들어, 고성능 실리콘 마이크로폰들에서 실현될 수 있다. 고성능 실리콘 마이크로폰들은 음향 성능 및 외부 환경에 대한 강건성 둘다를 달성하도록 요구된다. 신호 대 잡음비 및 전체 고조파 왜곡은 "음향 성능"이라는 용어 하에서 이해될 수 있다. 본 명세서에 제안된 바와 같은 역평행 판독 구성을 갖는 MEMS 트랜스듀서(30)를 제공함으로써, 높은 음향 성능 및 높은 강건성이 달성된다.
본 개시내용의 실시예들에서, MEMS 트랜스듀서는 이중 백플레이트 구성을 포함하고, 여기서 제1 전극 구조체(14, 24)는 제1 백플레이트이고, 제2 전극 구조체(16, 26)는 제2 백플레이트이고, 제3 전극 구조체(12, 22)는 멤브레인이다. 멤브레인은 가요성일 수 있고, 2개의 백플레이트들 사이에 배치된다. 멤브레인이 사운드에서 움직이고 있을 때 2개의 대칭적 위상 시프트된 신호들을 제공하는 MEMS 디바이스의 이중 용량성 구성이 제공된다. 그러한 실시예는, 예를 들어, 이중 백플레이트 실리콘 MEMS 마이크로폰에서 실현될 수 있다. 이중 백플레이트 실리콘 MEMS 마이크로폰들은, 예를 들어, 높은 오디오 품질 및 음성 인식(speech recognition)을 위해 높은 신호 대 잡음비를 요구하는 스마트폰들에서 적용된다.
본 개시내용의 실시예들에서, 제안된 MEMS 트랜스듀서(30)의 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 제조 편차들을 제외하고는 동일하게 구성되며, 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 트윈 구성으로 배열된다. MEMS 센서 디바이스들의 구성은, 단일 차동 MEMS 센서 디바이스(10, 20)의 제조 프로세스 동안 발생할 수 있는 제조 편차들 때문에 서로 약간 상이할 수 있다. 예를 들어, 제조 프로세스는 멤브레인을 퇴적하는 단계, 에어 갭(air gap)을 형성하는 단계, 전극 구조체들을 퇴적하는 단계, 에칭 및/또는 금속화하는 단계를 포함할 수 있다. 제조 단계들 동안, 각각의 제조 단계의 정확도가 약간 떨어져서 제조 편차들을 초래할 수 있다. "트윈 구성"이라는 용어 하에서, 2개의 개별 차동 MEMS 센서 디바이스들이 쌍을 이루는 것에 대해 이해될 것이다.
본 개시내용의 실시예들에서, 제1 차동 출력 신호가 제1 차동 MEMS 센서 디바이스(10)의 제1 및 제2 출력 탭(18, 19) 사이에 제공되고, 제2 차동 출력 신호가 제2 차동 MEMS 센서 디바이스(20)의 제1 및 제2 출력 탭(28, 29) 사이에 제공된다. 제1 차동 MEMS 센서(10)의 제1 출력 탭(18)은 제1 차동 MEMS 센서 디바이스(10)의 제1 전극 구조체(14)와 접속되고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭(19)은 제1 차동 MEMS 센서 디바이스(10)의 제2 전극 구조체(16)와 접속된다. 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭(19)은 제2 차동 MEMS 센서 디바이스(20)의 제1 전극 구조체(24)와 접속되고, 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭(28)은 제2 차동 MEMS 센서 디바이스(20)의 제2 전극 구조체(26)와 접속된다. 결합된 제1 및 제2 차동 출력 신호의 판독은 제1 및 제2 차동 MEMS 센서들(10, 20)의 제1 및 제2 출력 탭들(18, 19, 28, 29)의 역평행 접속(15, 17)에 의해 제공된다. 예를 들어, 도 2 및 도 3에 도시된 바와 같이, 트윈 MEMS 트랜스듀서(30)의, 즉, 제1 및 제2 MEMS 센서 디바이스들 사이의 역평행 접속(15, 17)은, 다른 것들 중에서, 신호들의 역평행 판독을 허용한다. 신호들을 역평행으로 판독함으로써, 커패시턴스 비대칭들이 제거될 수 있어서, MEMS 디바이스들의 개선된 성능을 초래하는 것으로 발견되었다.
본 개시내용의 실시예들에서, 제1 및 제2 차동 출력 신호의 역평행 결합은 제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭(18)과 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭(29)을 접속하는 것을 포함하고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭(19)과 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭(28)을 접속하는 것을 포함한다. 달리 말하면, 역평행한 제1 및 제2 차동 출력 신호를 결합하는 것은 본 명세서에서, 제1 및 제2 MEMS 센서 디바이스들의 출력 탭들을 교차 접속(cross-connecting)하는 것에 대응하는 역평행 접속(15, 17)이라고 지칭된다. 그러한 교차 접속 또는 역평행 접속은 도 2 및 도 3에서 참조 부호들 15, 17에 의해 개략적으로 도시된다. 역평행 접속(15, 17)은 MEMS 트랜스듀서(30)의 MEMS 센서 디바이스들(10, 20) 각각의 신호를 판독하기 위한 판독 회로(15, 17, 40)를 프로그램가능 이득 증폭기(40)와 함께 형성한다.
본 개시내용의 실시예들에서, 제1 바이어싱 전압 Vmic는 양의 전압이고, 제2 바이어싱 전압 Vmic2는 음의 전압이며, 제1 및 제2 바이어싱 전압들 Vmic, Vmic2는 동일한 절대 전압 값을 갖고, 기준 전압은 접지 전압이다. 제2 바이어싱 전압 소스는 역평행 구성으로 트윈 MEMS 트랜스듀서(30)를 판독하도록 요구되는 추가적인 바이어싱 전압이다. 추가적인 제2 바이어싱 전압 Vmic2는 제1 바이어싱 전압 Vmic에 대칭일 수 있고, 이는 관계: ｜+Vmic｜=｜-Vmic2｜로 표현될 수 있다. 제안된 바와 같은 바이어싱 전압들을 제공함으로써, 체계적인 커패시턴스 비대칭들이 감소되고, 특히, 그것들은 제거될 수 있다. 이것은 본 명세서에서 신호 비대칭이라고도 지칭되는 출력 비대칭을 개선하고, 충격 복원 동작을 개선한다.
예를 들어, 제1 및 제2 MEMS 센서 디바이스들(10, 20) 각각에는 바이어스 전압 소스(62, 64)가 제공되고, 바이어스 전압 소스들(62, 64) 각각은, 동작시에, 다른 MEMS 디바이스의 바이어스 전압에 본질적으로 적응되는 바이어스 전압을 제공하도록 설계된다. 예를 들어, 바이어스 전압 소스들(62, 64)은, 동작시에, ±0.25V, ±0.5V 또는 ±1.0V까지를 제외하고는, 서로에 대해 적응되는 바이어스 전압들을 제공하도록 구성될 수 있다. 달리 말하면, 바이어스 소스들(62, 64)에 의해 제공되고 ±0.25V, ±0.5V 또는 ±1.0V까지 서로에 대해 오프셋된 전압을 갖는 바이어스 전압들은, 본질적으로 본 개시내용의 의미 내에서 "서로에 대해 적응된" 것으로 고려된다. 다시 말해서, 본 개시내용 내에서, "서로에 대해 적응된"이라는 용어는 기준 전압(13)에 대해 실질적으로 대칭인 절대 전압 값들로서 이해될 수 있다.
본 개시내용의 실시예들에서, 바이어스 전압 소스들(62, 64) 중 하나는 AC 커플링을 갖는 적층형 바이어스 전압 소스(44)이고, 특히, AC 커플링을 갖는 적층형 바이어스 전압 소스(44)는 양의 제1 바이어싱 전압 Vmic 및 양의 제2 바이어싱 전압 Vmic2를 제공하도록 구성되며, 제1 및 제2 바이어스 전압들 Vmic, Vmic2는 양의 기준 전압 Vref에 대해 대칭이다. 기준 전압 Vref는, 도 3에 나타낸 바와 같이, 예를 들어, 0이다. AC 커플링을 갖는 적층형 바이어스 전압 소스(44)를 이용하는 것은 음의 전압을 생성하는 것을 포기하도록 허용하는데, 즉, 음의 전압들을 생성할 필요가 없다.
본 개시내용의 실시예들에서, 판독 회로(15, 17, 40)는 결합된 역평행 신호를 증폭하도록 설계된 프로그램가능 이득 증폭기(PGA)(40)를 포함한다. PGA를 갖는 제안된 트랜스듀서의 실현은, 예를 들어, 도 2 및 3에 개략적으로 도시된다. 예를 들어, 판독 회로를 위해 ASIC(application-specific integrated circuit)을 이용하는 것이 가능하다. ASIC을 갖는 제안된 MEMS 배열(30)의 구현은, 예를 들어, 도 4에 도시된다.
본 개시내용의 실시예들에서, 트윈 구성으로 결합된 차동 MEMS 센서 디바이스들(10, 20)의 2개 이상의 쌍들은 역평행 방식(도면에 도시되지 않음)으로 서로 결합되고, 제1 및 제2 차동 MEMS 센서 디바이스(10, 20)의 커패시턴스 비대칭들로부터 초래되는 감소된 신호 비대칭을 갖는 센서 출력 신호를 제공하도록 구성된다. 역평행 구성으로 결합된 2개의 차동 MEMS 센서 디바이스들의 하나의 쌍이 도시되어 있는 도 2 및 도 3에 도시된 실시예들은 트윈 MEMS 디바이스들의 2개 이상의 쌍들을 갖도록 쉽게 확장될 수 있다. 예를 들어, MEMS 트랜스듀서는 MEMS 트랜스듀서의 고성능을 제공하는 역평행으로 결합되는 4쌍의 트윈 MEMS 센서 디바이스들을 포함할 수 있다. 차동 MEMS 센서 디바이스들의 2개 이상의 쌍들을 결합함으로써, 특히, 큰 진폭을 갖는 큰 신호들의 충격 복원이 개선된다.
이미 나타낸 바와 같이, 도 2는 제안된 트윈 MEMS 디바이스(30)의 제1 실시예들의 개략도를 도시하고, 여기서 제1 MEMS 디바이스(10) 및 제2 MEMS 디바이스(20)는 역평행 구성으로 프로그램가능 이득 증폭기 PGA(40)에 결합된다. 제1 MEMS(10)에는, 예를 들어, 고정자라고도 지칭되는 제3 전극 구조체(12), 및 고정자(12)를 둘러싸는 2개의 추가 전극 구조체들(14, 16)이 제공된다. 제2 MEMS(20)에는, 예를 들어, 고정자(22)라고도 지칭되는 제3 전극 구조체(22), 및 2개의 추가 전극 구조체들(24, 26), 예를 들어, 제1 멤브레인(24) 및 제2 멤브레인(26)이 제공된다. 음파가, 제1 및 제2 MEMS(10, 20)의, 예를 들어, 제1 멤브레인들(14, 24)인 제1 전극 구조체들(14, 24) 상에 충돌(impinge)할 수 있거나, 제1 및 제2 MEMS의, 예를 들어, 제2 멤브레인들(16, 26)인 제2 전극 구조체들(16, 26) 상에 충돌할 수 있다. 음파를 제1 멤브레인들(14, 24) 상에 또는 제2 멤브레인들(16, 26) 상에 충돌시키는 것은 고정자들(12, 22)에 대한 멤브레인들(14, 24, 16, 26)의 편향을 초래한다. 본 개시내용 내에서, 음파를 제1 또는 제2 멤브레인들 상에 충돌시키는 것은 검출가능한 차동 신호가 발생할 수 있도록 멤브레인들의 편향 방향을 정의한다. 고정자들(12, 22) 각각은 바이어스 전압 소스(62, 64)에 결합된다. 도 2에 도시된 바와 같이, 제1 MEMS 디바이스(10)의 제1 고정자(12)는, 동작시에 바이어스 전압을 제1 고정자(12)에 공급하도록 설계되는 제1 바이어스 전압 소스(61)에 결합된다. 또한 도 2에 도시된 바와 같이, 제2 MEMS 디바이스(20)의 제2 고정자(22)는 제2 바이어스 전압 소스(62)에 결합된다. 바이어스 전압 소스들(61, 62)은, 예를 들어, +9V 및 -9V 또는 +12V 및 -12V 또는 임의의 다른 양의 및 대응하는 음의 전압 값의 전압을 인가할 수 있다. 달리 말하면, 도 2에 도시된 바와 같은 제1 실시예의 바이어스 전압 소스들(61, 62)은 서로 본질적으로 대칭인 바이어스 전압을 제공한다. "바이어스 전압 소스들에 대해 대칭적"이라는 용어는, 바이어스 전압 소스 중 하나가 양의 전압 +Vmic를 제공하는 반면, 다른 바이어스 전압 소스는 전압 에러 외에는 본질적으로 동일한 절대값의 음의 전압 -Vmic를 제공하는 것을 의미한다. 바이어스 전압 Vmic는, 예를 들어, DC 전압 소스로부터 공급될 수 있다. 따라서, 신호를 판독하기 위해, 차동 MEMS 센서 디바이스들 중 하나는 다음의 조건을 충족시키는 대칭 바이어스 전압에 접속될 필요가 있다.
Figure pat00001
비대칭들의 제거가 -Vmic의 정확한 값에 크게 의존하지 않는다는 것이 발명자들에 의해 발견되었다. 대신에, -Vmic와 +Vmic 사이의 비례성(proportionality)은 신호 비대칭을 제거하기에 충분하다.
이중 멤브레인 구성의 정의를 참조하여 위에서 이미 나타낸 바와 같이, 전극 구조체들(14, 16, 24, 26)은 전극들로서 작용하고 멤브레인들로서 설계될 수 있으며, 전극 구조체들(12, 22)은 카운터 전극들로서 작용하고 백플레이트로서 설계될 수 있다. 그러한 경우에, 멤브레인들의 편향은 제3 전극 구조체(12, 22)와 멤브레인들 사이의 거리의 변화를 초래하며, 이는 결국 검출가능한 차동 신호를 초래한다. 도 2에 도시된 바와 같이, 예를 들어, 차동 신호는 프로그램가능 이득 증폭기 PGA(40)에서 출력될 수 있다. 도 2에 도시된 바와 같이, 제1 MEMS(10)의 제1 멤브레인(14)은 제2 MEMS(20)의 제2 멤브레인(24)과 전기적으로 결합된다. 또한, 제1 MEMS(10)의 제2 멤브레인(16)은 제2 MEMS(20)의 제1 멤브레인(26)과 전기적으로 결합되는 것이 도시되어 있다. 전기적 결합은 파선들(15, 17)에 의해 표시된다. 도 2는 본 개시내용에 의해 제안되는 역평행 구성으로 2개의 차동 MEMS 센서 디바이스들(10, 20)을 결합한 것을 도시한다.
본 개시내용 내에서, 트윈 MEMS 디바이스의 "역평행 방식으로 결합"이라는 용어는, 차동 MEMS 센서 디바이스들(10, 20) 중 하나의 제1 전극 구조체(14, 24) 중 하나는, 파선들(15, 17)을 통해 표시된 바와 같이, 다른 차동 MEMS 센서 디바이스(10, 20)의 제2 전극 구조체(16, 26)와 전기적으로 결합된다는 것을 의미한다. 음파가 제1 또는 제2 전극 구조체들에 먼저 충돌함에 따라, 제안된 트윈 MEMS 디바이스의 제1 및 제2 차동 MEMS 센서 디바이스들의 상호접속은 트윈 MEMS 디바이스의 제1 및 제2 MEMS 디바이스의 역평행 판독을 초래한다. 역평행 방식으로 결합하는 것으로 인해, 즉, 역평행 구성으로 인해, MEMS 커패시턴스 비대칭이 제거되거나 감소될 수 있다. 그러한 MEMS 커패시턴스 비대칭은 설명된 바와 같이 제조 에러들로 인해 발생할 수 있다. 제조 에러는 중앙 전극 구조체와 차동 MEMS 센서 디바이스의 제1 및 제2 전극 구조체들 각각 사이의 거리에서 작은 비대칭들을 야기할 수 있다.
이미 나타낸 바와 같이, 도 3은 제안된 트윈 MEMS 트랜스듀서(30)의 제2 실시예들의 개략도를 도시하며, 여기서 제1 MEMS 디바이스(10) 및 제2 MEMS 디바이스(20)는 역평행 구성으로 프로그램가능 이득 증폭기 PGA(40)에 결합된다. 도 2에 도시된 제1 실시예와 유사하게, 하나의 MEMS 디바이스(10, 20)의 제1 전극 구조체(12, 24) 또는 제1 멤브레인(14, 24)은 다른 MEMS 디바이스(10, 20)의 제2 전극 구조체(16, 26) 또는 제2 멤브레인(16, 26)에 결합된다. 이에 의해, 역평행 구성이 실현된다. 도 3에 도시된 제2 실시예는 PGA 입력(40)에서 AC 커플링을 갖는 적층형 바이어스 전압 소스가 이용된다는 점에서 도 2에 도시된 제1 실시예와 상이하다. 적층형 바이어싱 전압을 이용함으로써, 음의 전압을 생성할 필요가 없다. 적층형 바이어스 전압 소스에는, 제2 차동 MEMS 센서 디바이스(20)가 0의 전압을 공급받고, 제1 MEMS 디바이스(10)가 양의 전압의 2배인 +2*Vmic를 공급받을 수 있도록 AC 커플링이 제공된다. 적층형 바이어싱 전압 소스(44)를 제공함으로써, 제3 전극 구조체들(12, 22) 둘다는, 도 2를 참조하여 제1 실시예에 대해 논의된 바와 같이 대칭 바이어스 전압 소스를 이용할 때, 양의 전압, 예를 들어, -10V 및 +10V 대신에 0V 및 +20V, 또는 예를 들어, -15V 및 +15V 대신에 0V 및 +30V 등을 공급받을 수 있다. 적층형 바이어스 전압 소스(44)가 이용되는 경우, 제3 전극 구조체 중 하나에는 기준 전위(13)가 제공될 수 있다. 기준 전위(13)는 0V 또는 임의의 다른 전압 값으로 주어질 수 있다.
본 개시내용의 실시예들의 추가 양태에 따르면, 음향 감지 디바이스(60)는, 하우징(61); 음파들을 음향 감지 디바이스(60)의 내부로 전달하기 위한 사운드 포트 입구(54)를 갖는 사운드 포트(52); 및 본 명세서에 개시된 바와 같은 MEMS 트랜스듀서를 포함한다. 예에서, 음향 감지 디바이스는 내부에서 하우징(61)에 결합된 기판; 기판 상에 위치된 집적 회로; 및 트윈 구성으로 결합된 차동 MEMS 센서 디바이스들(10, 20)의 2개 이상의 쌍들을 더 포함할 수 있다. 차동 MEMS 센서 디바이스들(10, 20)의 2개 이상의 쌍들은 역평행 방식으로 기판 상에 결합되고, 음파들을 수신하도록 설계되며, 차동 MEMS 센서 디바이스들(10, 20)의 하나 이상의 쌍은 본 명세서에 설명된 바와 같이 MEMS 트랜스듀서(30)에 따라 설계된다. 도 4는, 예를 들어, 마이크로폰(60)에 의해 구현될 수 있는 그러한 음향 감지 디바이스(60)의 회로도를 도시한다. 음향 감지 디바이스(60)는 트윈 MEMS 트랜스듀서(30)의 역평행 구성을 갖는 이중 멤브레인 또는 이중 백플레이트 셋업을 이용하여 생성될 수 있다. 도 4의 예시에 따르면, 음향 감지 디바이스(60) 또는 마이크로폰(60)에는 도 2 및 도 3에 도시된 바와 같은 PGA(40) 대신에 ASIC(40)이 제공된다. ASIC은 마이크로폰(60)을 동작하기 위해 요구되는 바와 같이 구성될 수 있고, 상세히 논의되지 않을 것이다.
음향 감지 디바이스의 실시예들에서, 차동 MEMS 센서 디바이스들의 하나 이상의 쌍 중 적어도 하나의 쌍은 MEMS 음향 트랜스듀서들, 예를 들어, 마이크로폰들 또는 확성기들의 쌍이다. 따라서, 음향 감지 디바이스는 마이크로폰으로서 기능하도록 구성될 수 있다. 음향 감지 디바이스, 특히, 본 명세서에 개시된 마이크로폰은 음파들을, 측정될 수 있는 전기 차동 신호로 변환하기 위한 것이다. 측정된 전기 신호는, 예를 들어, 본 명세서에 설명된 바와 같은 변환기를 이용하여 증폭될 수 있다. 간략성을 위해, 음향 감지 디바이스는 이하에서 트윈 차동 MEMS 센서 디바이스들을 포함하는 음향 트랜스듀서, 예를 들어, 마이크로폰으로서 설명된다.
음향 감지 디바이스(60), 특히, 도 4에 도시된 마이크로폰(60)의 개략적인 셋업은 역평행 방식으로 결합된 2개의 차동 MEMS 센서 디바이스들을 포함하는 MEMS 트랜스듀서(30)의 판독을 시뮬레이션하기 위해 이용된다. 도 4에 도시된 바와 같이, 제1 차동 MEMS 센서 디바이스(10)의 제1 멤브레인의 탭(18)은 제2 차동 MEMS 센서 디바이스(20)의 제2 멤브레인의 탭(29)에 결합되고, 제1 차동 MEMS 센서 디바이스(10)의 제2 멤브레인의 탭(19)은 제2 차동 MEMS 디바이스의 제1 멤브레인의 탭(28)에 결합된다. 인용 마크들에서의 참조 부호들 "12", "22"는 각각 대응하는 제3 전극 구조체(12, 22)의 탭을 참조하는데, 그 이유는 도 4가 전극 구조체들을 그와 같이 도시하지 않지만, 그들의 탭들이기 때문이다. 달리 말하면, 트윈 MEMS 트랜스듀서(30)의 2개의 차동 MEMS 센서 디바이스들(10, 20)의 역평행 구성은 그들의 탭들을 보여주는 것에 의해 도시되며, 시뮬레이션을 위해 이용된다. 도 4에 도시된 바와 같이, 시뮬레이션을 위해 이용된 MEMS 트랜스듀서(30)는 도 2 및 도 3에 대해 이미 설명된 바와 같이 역평행 방식으로 결합된 2개의 MEMS 디바이스들(10, 20)을 포함한다. 더욱이, 음향 감지 디바이스에는 백 볼륨(back volume)(63)이 제공된다. 백 볼륨(63)의 기하학적 구조는 음향 감지 디바이스(60)의 음향 품질에 영향을 미치는데, 이에 대해 더 상세히 논의되지는 않을 것이다. 2개의 차동 MEMS 센서 디바이스들(10, 20)의 역평행 구성으로 인해 신호 판독은 역평행 방식으로 수행된다. 이것은 MEMS 디바이스(10, 20)의 신호 각각의 평행 판독이 수행되고, 신호 비대칭들이 제거되지 않고 중첩되는 평행 구성(도시되지 않음)과는 대조적이다. 평행 셋업(도시되지 않음)에 대해 획득된 시뮬레이션된 판독 신호는 도 5에 제시되고, 도 4에 도시된 바와 같은 역평행 셋업에 대해 획득된 시뮬레이션된 판독 신호는 도 6에 도시된다.
판독 신호는 판독 신호들로부터 도출된 신호 비대칭과 상관된다. 일반적으로, 신호 비대칭은 다음과 같이 정의될 수 있다.
Figure pat00002
여기서, outp 및 outn은 도 2 및 3에 도시된 바와 같이 PGA(40)의 출력들에서 판독되거나, 도 4에 도시된 ASIC의 출력에서 판독된 신호들이다. 도 4에 대하여, 출력은 탭들(18, 19, 28, 29, "12", "22")에서 신호들을 판독함으로써 주어진다. 측정될 수 있는 신호 비대칭은 결국 위에서 도입된 갭 비대칭으로부터 초래되는 커패시턴스 비대칭으로부터 초래된다.
도 5는 신호 비대칭의 플롯을 평행으로 결합된 2개의 차동 MEMS 센서 디바이스들(도시되지 않음)에 대한 갭 비대칭의 함수로서 도시한다. 차동 MEMS 센서 디바이스(10, 20)가 제조 편차로 인한 갭 비대칭을 갖는다면, 그러한 갭 비대칭은 대략 수 나노미터(a few nanometers)이다. 본 명세서에 제시된 결과들은 최대 400nm의 갭 비대칭을 갖는 시뮬레이션된 결과들이다. 따라서, 0nm의 갭 비대칭은 제조 편차를 갖지 않는 차동 MEMS 센서 디바이스들에 대응한다. 예를 들어, 도 5에 도시된 플롯(70)은, 예를 들어, 이중 멤브레인 마이크로폰으로서의 음향 감지 디바이스의 1.8㎛의 공칭 갭(nominal gap)의 경우에 대해 시뮬레이션된다. 0nm의 갭 비대칭인 것으로 가정되면, 제3 전극 구조체로부터 제1 전극 구조체/제1 멤브레인으로의 갭은 1.8㎛와 동일하고, 제3 전극 구조체로부터 제2 전극 구조체/제2 멤브레인까지의 거리는 1.8㎛와 동일하다. 100nm, 200nm, 300nm 또는 400nm의 갭 비대칭의 경우, 제3 전극 구조체로부터 제1 전극 구조체/제1 멤브레인까지의 거리는 1.8㎛ - 100nm, 1.8㎛ - 200nm, 1.8㎛ - 300nm, 또는 1.8㎛ - 400nm에 따라 감소하는 반면, 제3 전극 구조체로부터 제2 전극 구조체/제2 멤브레인까지의 거리는 1.8㎛ + 100nm, 1.8㎛ + 200nm, 1.8㎛ + 300nm, 또는 1.8㎛ + 400nm에 따라 증가한다.
도 5에 도시된 평행으로 결합된 2개의 차동 MEMS 센서 디바이스들에 대해 획득된 신호 비대칭은 증가하는 모노톤 함수(monotone function)를 나타낸다. 400nm의 갭 비대칭에 대해, 예를 들어, 약 71의 신호 비대칭에 발견되며, 여기서 신호 비대칭은 위에서 정의된 바와 같은 판독 신호들의 비율이다. 이것은 400nm의 갭 비대칭에서 최대 7%의 신호 비대칭에 대응한다. 도 5에 도시된 그래프(70)로부터, 차동 MEMS 센서 디바이스들(10, 20)의 평행 구성에서, 그리고 차동 MEMS 센서 디바이스들(10, 20)의 갭 비대칭이 증가함에 따라, 결과적인 신호 비대칭이 증가한다는 것이 도출될 수 있다. 그러나, 증가하는 신호 비대칭은 음향 성능 및 외부 환경에 대한 강건성 둘다에 대한 성능 품질을 감소시킨다.
도 6은 역평행 방식으로 결합된 트윈 차동 MEMS 센서 디바이스들에 대한 갭 비대칭의 함수로서 신호 비대칭의 그래프(96)를 도시하며, 여기서 대칭 바이어스 전압들은 어떠한 오프셋도 없는 것으로, 즉, 어떠한 전압 에러도 없는 것으로 추정된다. 따라서, ｜+Vmic｜=｜-Vmic｜라고 가정한다. 도 5 및 도 6의 x축들은 동일하며, 둘다 0과 400nm 사이의 갭 비대칭을 제시한다. 그러나, 도 5 및 도 6의 y축들을 고려하면, y축들의 범위들은 상당히 다르다. 도 6에서 볼 수 있듯이, y축에 도시된 신호 비대칭은 0.27 펨토 단위(femto units)까지 도달한다. 따라서, 신호 비대칭은 0nm와 400nm 사이의 갭 대칭의 임의의 값에서의 0이라고 말해진다. 이것은 ｜+Vmic｜=｜-Vmic｜, 즉, 전압 오프셋이 없는 것으로 고려되는 경우, <<1%의 신호 비대칭이 획득됨을 의미한다. 따라서, 도 5 및 도 6에 도시된 결과들을 비교하면, 역평행 구성으로 출력 신호들을 판독하는 것은 400nm의 가정된 갭 비대칭에서 7%로부터 <<1% 미만으로 결과적인 신호 비대칭을 감소시킨다는 결론이 내려진다. 도 5 및 도 6에 도시된 그래프들(70 및 96)은 ｜+Vmic｜=｜-Vmic｜를 가정하여 시뮬레이션되었다.
다시, 1.8㎛의 공칭 갭에 대해, 제3 전극 구조체로부터 제1 전극 구조체까지의 거리는 감소하는 한편, 제3 전극 구조체로부터 제2 전극 구조체까지의 거리는 증가한다. 도 7에 도시된 바와 같은 신호 비대칭들을 얻기 위해, 2개의 대칭 바이어싱 전압 소스들이 가정되고, 여기서는 상당한 9V의 전압이 가정된다. 제2 바이어싱 전압 소스는 전압 에러를 겪는 것으로 가정된다.
그러나, 바이어스 전압 소스가 100% 대칭이 아닌 것으로 간주되더라도, 커패시턴스 제거는 강건하다. 도 7은 신호 비대칭의 그래프들(92, 94, 96, 98, 100)을 도시하는 플롯을 역평행 방식으로 결합된 차동 MEMS 센서 디바이스들에 대한 갭 비대칭의 함수로서 도시하며, 여기서 적어도 하나의 차동 MEMS 센서 디바이스는 -0.5V, -0.25V, 0V, +0.5V, 또는 +0.5V의 전압 오프셋을 갖는 바이어스 전압 소스에 결합된다. 특히, 그래프(96)는 0V의 바이어스 전압 오프셋으로 시뮬레이션되고, 도 6에 도시된 바와 같은 그래프(96)에 대응한다. 도 6에 도시된 y축의 범위는 도 7에 도시된 y축의 범위와 상이하기 때문에, 도 7에 도시된 그래프(96)는 0의 신호 비대칭에서의 수평 직선에 대응한다. 도 7에 도시된 그래프(92)는 -0.5V의 바이어스 전압 오프셋을 가정하여 시뮬레이션되고, 그래프(94)는 -0.25V의 바이어스 전압 오프셋을 가정하여 시뮬레이션된다. 음의 바이어스 전압은 음의 신호 비대칭을 초래하는 것으로 가정한다. 그래프(98)는 +0.25V의 바이어스 전압 오프셋을 가정하여 시뮬레이션되고, 그래프(100)는 +0.5V의 바이어스 전압 오프셋을 가정하여 시뮬레이션된다. 양의 바이어스 전압은 양의 신호 비대칭을 초래하는 것으로 가정한다.
역평행 구성을 갖는 제안된 MEMS 트랜스듀서의 시뮬레이션 결과를 나타내는 그래프(100)는 심지어 400nm의 갭 비대칭 및 0.5V의 오프셋 바이어스 전압에서, <3% 미만의 신호 비대칭이 달성됨을 나타낸다. 따라서, 도 5에 도시된 결과들을 도 7의 그래프(100)에 의해 도시된 결과들과 비교하면, 심지어 +0.5V의 오프셋 바이어스 전압 및 400nm의 갭 비대칭에서, 역평행 구성으로 MEMS 트랜스듀서에 대해 획득되는 3% 미만의 결과적인 신호 비대칭은, 400nm의 갭 비대칭 및 0V의 오프셋 바이어스 전압에서 평행 구성으로 MEMS 트랜스듀서에 대해 획득되는 약 7%의 결과적인 신호 비대칭보다 작은 것으로 결론이 내려진다. 결론적으로, 0.5V의 오프셋 전압에 대해서도, 역평행 구성의 획득된 신호 비대칭은 MEMS 트랜스듀서의 평행 구성에 대해 단지 절반만큼의 크기이다.
일반적으로, 도 7로부터 인식될 수 있는 바와 같이, 오프셋이 클수록, 예를 들어, 400nm의 신호 갭에서 신호 비대칭이 더 크다. 그러나, 심지어 도 7에 도시된 +0.5V의 오프셋 및 400nm의 갭 비대칭에서도, 제안된 바와 같은 트윈 차동 MEMS 센서 디바이스의 신호 비대칭은 평행 구성으로 결합된 2개의 차동 MEMS 센서 디바이스들의 신호 비대칭의 크기의 절반 미만이다. 따라서, 트윈 차동 MEMS 센서 디바이스의 역평행 구성에 대해, 예를 들어, 0.5V의 전압 오프셋 및 400nm의 갭 비대칭으로 <3% 미만의 신호 비대칭이 획득된다. 이것은 획득된 신호 판독이, 평행으로 결합된 2개의 MEMS 디바이스들보다 트윈 MEMS 디바이스의 역평행 구성의 0.5V의 전압 오프셋에 대해 더 우수하다는 것을 의미한다. 0.5V의 바이어스 전압 오프셋 및 200nm의 갭 비대칭에 대해서도, 신호 비대칭은 <1%보다 작다는 점에 유의해야 한다. 도 7에 도시된 바와 같이 그래프(100)는 400nm의 갭 및 및 0.5V의 오프셋 전압 값에서 획득된 최대 신호 비대칭을 나타낸다는 점에 유의해야 한다. 이것은, 이 값이 더 상세히 논의되는 이유이며, 이후 도 7에 또한 도시된 바와 같이 -0.5V(그래프 92), 또는 -0.25V(그래프 94), 또는 0V(그래프 96), 또는 +0.25V(그래프 98)의 오프셋 전압 값에 대해 결과들이 획득된다.
더욱이, MEMS 기반 마이크로폰들과 같은 MEMS 기반 트랜스듀서를 이용할 때의 중요한 고려사항은, 기계적 또는 압력 충격들에 대한 MEMS 트랜스듀서의 응답 동작이다. 기계적 또는 압력 충격은 MEMS 트랜스듀서에서의 핑거 탭핑에 의해 구현될 수 있다.
도 8은 충격에 대한 차동 응답의 플롯, 즉, MEMS 기반 트랜스듀서들의 상이한 구성들에 대한 시간의 함수로서의 출력 신호를 도시한다. 도 8에 도시된 그래프들(801, 802, 803, 804, 805, 806 및 807)은 5%의 커패시턴스 비대칭을 가정하여 시뮬레이션된다. 그래프(801)는 단일 차동 MEMS 센서 디바이스만을 가정하여 시뮬레이션되는 반면, 그래프(802)는 평행으로 결합된 2개의 차동 MEMS 센서 디바이스들을 가정하여 시뮬레이션된다. 그래프들(801 및 802)과 관련하여, 예를 들어, 도 8로부터, 차동 MEMS 센서 디바이스(들) 및 ASIC 둘다의 비선형성이 정상 밸런싱 상태(normal balanced state)에 대한 느린 감쇠를 갖는 응답을 생성한다는 것이 도출될 수 있다. 0으로 돌아가는 것은 그래프들(801 및 802)에 대해 훨씬 더 오래 걸린다. 처음 0.25초 후에, 그래프들(801 및 802)의 출력 신호는 80mV보다 상당히 위에 있다.
그래프들(803 내지 807)은 본 명세서에 개시된 바와 같이 역평행 방식으로 결합된 2개의 차동 MEMS 센서 디바이스들을 가정하여 시뮬레이션된다. 특히, 그래프들(803 내지 807)은, 그래프(803)에 대해 -0.5V, 그래프(804)에 대해 -0.25V, 그래프(805)에 대해 0V, 그래프(806)에 대해 +0.25V, 및 그래프(807)에 대해 +0.5V로부터의 범위에 있는 오프셋 바이어스 전압들을 가정하여 시뮬레이션된다. 도 8로부터, 0.025초 후에, 그래프들(803 내지 807)은 모두 60mV보다 상당히 아래에 있다는 것이 도출될 수 있다. 더욱이, 그래프(803 내지 807)는, 그래프(801 및 802)의 경우보다, 1초 동안 훨씬 더 신속하게 약 24mV의 신호 값으로 수렴한다. 그래프(802)(평행 구성)는 1초 후에 40mV의 값에 도달하는 반면, 그래프(801)(단일 MEMS)는 1초 후에 30mV의 값에 도달한다.
결론적으로, 그래프들(803 내지 807)(역평행 MEMS 구성)은 MEMS 트랜스듀서에 대한 충격이 적용된 후의, 예를 들어, 핑거 탭핑 후의 개선된 복원 동작을 보여준다. 그래프들(803 내지 807)은 ±0.5V의 오프셋 바이어스 전압 및 5%의 커패시턴스 비대칭에서도 50% 초과의 개선된 충격 복원 동작을 보여준다. 도 8로부터, 역평행 구성에서 획득된 신호는 단일 차동 MEMS 센서 디바이스로부터 또는 평행으로 결합된 차동 MEMS 센서 디바이스들로부터 획득된 신호보다 더 빠르게 0으로 복귀한다는 것이 도출될 수 있다. 그래프들(801, 802)과 그래프들(803 내지 807) 사이의 비교는, 역평행 구성이 기계적 또는 압력 충격, 예를 들어, 핑거 탭핑으로 인한 탭 노이즈(tap noise)에 노출될 때 트랜스듀서의 강건성을 개선하는 것으로 보여질 수 있는 바와 같이, MEMS 트랜스듀서의 역평행 구성의 이점을 증명한다.
공통 모드 전압을 이용한 음향 성능을 고려할 때, 역평행 구성을 갖는 MEMS 트랜스듀서가 유익한 것으로 증명될 수 있다. 도 9는 감지된 응답들의 플롯을 차동 MEMS 센서 디바이스들의 상이한 구성들에 대한 시간의 함수로서 도시한다. 도 8에 제시된 시뮬레이션 결과들과 유사하게, 도 9에 제시된 시뮬레이션 결과들에 대해 5%의 커패시턴스 비대칭이 가정된다. 또한 도 8과 유사하게, 도 9는 그래프(901)에서 단일 차동 MEMS 센서 디바이스에 대한, 그리고 그래프(902)에서 평행 구성에서의 2개의 차동 MEMS 센서 디바이스들에 대한 시뮬레이션 결과를 제시한다. 더욱이, 도 9는 역평행 구성을 갖는 2개의 차동 MEMS 센서 디바이스들을 포함하는 MEMS 트랜스듀서에 대한 시뮬레이션 결과를 제시한다. 그래프들(903 내지 907)은 그들의 값에 있어서 도 8의 그래프들을 시뮬레이션하기 위해 이용된 바와 같은 오프셋 바이어스 전압들에 대응하는, 즉, 그래프(903)에 대해 -0.5V, 그래프(904)에 대해 -0.25V, 그래프(905)에 대해 0V, 그래프(906)에 대해 +0.25V, 및 그래프(907)에 대해 +0.5V로부터의 범위의 오프셋 바이어스 전압들에 대응하는 공통 모드 전압을 인가하면서 시뮬레이션된다. 그래프들(903 내지 907) 각각은 대수 동작(logarithmic behavior)을 보여준다. 도 9로부터, 공통 모드 전압을 인가함으로써, 그래프들(903 내지 907)의 신호 응답은 그래프들(901 및 902)과 비교하여 정상 밸런싱 상태에 훨씬 더 빠르게 도달한다는 것이 도출될 수 있다. 따라서, 역평행 구성을 갖는 MEMS 트랜스듀서는 공통 모드 전압을 이용할 때 개선된 음향 성능을 제공한다.
본 개시내용의 실시예들의 추가 양태에 따르면, 본 명세서에 설명된 MEMS 트랜스듀서(30)를 동작하는 방법이 개시된다. 방법은 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)의 제3 전극 구조체들(12, 22) 각각에 바이어싱 전압을 제공하는 것을 포함하고, 제1 및 제2 바이어스 전압들은, 특히, 공통의 기준 전압에 대해 대칭적으로 오프셋된다. 더욱이, 방법은 제1 차동 및 제2 차동 출력 신호를 판독하는 것; 및 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하는 것을 포함한다. 판독은 제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭(18)과 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭(29)을 접속하고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭(19)과 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭(28)을 접속함으로써 수행된다.
도 10은 역평행 구성을 갖는 트윈 MEMS 트랜스듀서를 동작하는 방법의 실시예의 흐름도를 도시한다. 제1 단계(110)는 적어도 2개의 MEMS 디바이스들의 역평행 구성을 갖는 MEMS 트랜스듀서를 제공하는 것이다. 차동 MEMS 센서 디바이스들의 복수의 쌍을 갖는 본 명세서에 개시된 바와 같은 MEMS 배열을 제공하는 것이 가능하며, 쌍의 차동 MEMS 센서 디바이스들은 역평행 구성으로 결합된다. 단계(120)에서, 차동 MEMS 센서 디바이스들의 각 쌍의 제1 및 제2 차동 MEMS 센서 디바이스의 제3 전극 구조체들 각각에 바이어스 전압이 인가된다. 바이어스 전압들은 바이어스 전압들이 기준 전압에 대해 대칭이 되도록 제3 전극 구조체들에 인가된다. 예를 들어, 각각의 제3 전극 구조체에 대해 바이어스 전압 소스가 제공되는 경우, 제3 전극 구조체들 중 하나에는 양의 바이어스 전압이 제공될 수 있는 반면, 제3 전극 구조체들 중 다른 하나에는 동일한 또는 거의 동일한 절대 전압 값의 대응하는 음의 전압이 제공될 수 있다. 예를 들어, ±8 - 12V의 임의의 전압들이 제3 전극 구조체들에 인가될 수 있다. 다른 전압 값들도 가능하다. 예를 들어, 적층형 바이어스 전압 소스가 MEMS 트랜스듀서에서 구현되는 경우, 전극 구조체 중 하나에 바이어스 전압 Vmic = 0V가 제공될 수 있고, MEMS 디바이스들의 쌍의 다른 전극 구조체에는 적층형 바이어스 전압 소스에 의해 제공되는 바이어스 전압의 2배인 2*Vmic가 제공될 수 있다. 이러한 방식으로, 음의 바이어스 전압들을 인가하는 것이 회피될 수 있고, 인가된 양의 바이어스 전압들은 대칭일 수 있다.
단계(130)에서, 제1 및 제2 차동 출력 신호가 판독된다. 도 2 및 도 3에 대해 설명된 바와 같이, 예를 들어, PGA의 양의 출력에서 제1 신호가 판독될 수 있고 PGA의 음의 출력에서의 제2 신호가 판독될 수 있도록, PGA가 이용될 수 있다. 판독은 제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭과 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭을 접속하고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭과 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭을 접속함으로써 구현되는 역평행 구성에 기초하여 수행된다. 단계(140)에서, 제1 및 제2 출력 신호들이 결합된다. 결합된 신호는, 예를 들어, 도 6 내지 도 9에 도시된 바와 같은 신호들을 초래한다.
본 개시내용의 실시예들에서, 커패시턴스 비대칭이 제거될 수 있으며, 이는, 예를 들어, MEMS 트랜스듀서, 특히, 마이크로폰과 같은 음향 감지 디바이스에 의해 출력되는 작은 신호들 및/또는 큰 신호 응답들을 개선한다. 달리 말하면, 쌍을 이룬 차동 MEMS 센서 디바이스들의 역평행 구성을 이용하여 신호들을 판독함으로써, 신호 대 잡음비가 개선될 수 있도록 커패시턴스 비대칭이 제거될 수 있다.
본 개념의 예시적인 실시예들이 여기에 요약된다. 다른 실시예들 또한 본 명세서에서 출원된 명세서 및 청구항들 전체로부터 이해될 수 있다.
예 1: MEMS 트랜스듀서(30)로서,
제1 및 제2 차동 MEMS 센서 디바이스(10, 20)―제1 차동 MEMS 센서 디바이스(10)는 제1 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(14, 16), 및 제1 및 제2 전극 구조체(14, 16) 사이의 제3 전극 구조체(12)를 포함하고, 제2 차동 MEMS 센서 디바이스(20)는 제2 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(24, 26), 및 제1 및 제2 전극 구조체(24, 26) 사이의 제3 전극 구조체(22)를 포함함―, 제1 차동 MEMS 센서 디바이스(10)의 제3 전극 구조체(12)에 제1 바이어싱 전압을 제공하고, 제2 차동 MEMS 센서 디바이스(20)의 제3 전극 구조체(22)에 제2 바이어싱 전압을 제공하기 위한 바이어싱 회로(11)―제1 및 제2 바이어싱 전압들은 기준 전압에 대해 대칭적으로 오프셋됨―, 및 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하도록 구성된 판독 회로(15, 17, 40)를 포함하는, MEMS 트랜스듀서(30).
예 2: 예 1에서와 같은 MEMS 트랜스듀서(30)로서, MEMS 트랜스듀서(30)는 이중 멤브레인 구성을 포함하고, 제1 전극 구조체(14, 24)는 제1 멤브레인이고, 제2 전극 구조체(16, 26)는 제2 멤브레인이고, 제3 전극 구조체(12, 22)는 백플레이트인, MEMS 트랜스듀서(30).
예 3: 예 1에서와 같은 MEMS 트랜스듀서(30)로서, MEMS 트랜스듀서는 이중 백플레이트 구성을 포함하고, 제1 전극 구조체(14, 24)는 제1 백플레이트이고, 제2 전극 구조체(16, 26)는 제2 백플레이트이고, 제3 전극 구조체(12, 22)는 멤브레인인, MEMS 트랜스듀서(30).
예 4: 예 1 내지 예 3 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 제조 편차들을 제외하고는 동일하게 구성되고, 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 트윈 구성을 갖는, MEMS 트랜스듀서(30).
예 5: 예 1 내지 예 4 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 제1 차동 출력 신호는 제1 차동 MEMS 센서 디바이스(10)의 제1 및 제2 출력 탭(18, 19) 사이에 제공되고, 제2 차동 출력 신호는 제2 차동 MEMS 센서 디바이스(20)의 제1 및 제2 출력 탭(28, 29) 사이에 제공되며, 제1 차동 MEMS 센서(10)의 제1 출력 탭(18)은 제1 차동 MEMS 센서 디바이스(10)의 제1 전극 구조체(14)와 접속되고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭(19)은 제1 차동 MEMS 센서 디바이스(10)의 제2 전극 구조체(16)와 접속되며, 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭(28)은 제2 차동 MEMS 센서 디바이스(20)의 제1 전극 구조체(24)와 접속되고, 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭(29)은 제2 차동 MEMS 센서 디바이스(26)의 제2 전극 구조체(26)와 접속되며, 결합된 제1 및 제2 차동 출력 신호의 판독은 제1 및 제2 차동 MEMS 센서들(10, 20)의 제1 및 제2 출력 탭들(18, 19, 28, 29)의 역평행 접속(15, 17)에 의해 제공되는, MEMS 트랜스듀서(30).
예 6: 예 5에서와 같은 MEMS 트랜스듀서(30)로서, 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하는 것은, 제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭(18)과 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭(29)을 접속하는 것, 및 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭(19)과 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭(28)을 접속하는 것을 포함하는, MEMS 트랜스듀서(30).
예 7: 예 1 내지 예 6 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 제1 바이어싱 전압은 양의 전압이고, 제2 바이어싱 전압은 음의 전압이고, 제1 및 제2 바이어싱 전압은 동일한 절대 전압 값을 갖고, 기준 전압은 접지 전압인, MEMS 트랜스듀서(30).
예 8: 예 1 내지 예 6 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 바이어스 전압 소스들(61, 62) 중 하나는 AC 커플링을 갖는 적층형 바이어스 전압 소스(44)이고, 특히, AC 커플링을 갖는 적층형 바이어스 전압 소스(44)는 양의 제1 바이어싱 전압 및 양의 제2 바이어싱 전압을 제공하도록 구성되고, 제1 및 제2 바이어싱 전압들은 양의 기준 전압에 대해 대칭인, MEMS 트랜스듀서(30).
예 9: 예 1 내지 예 8 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 판독 회로(15, 17, 40)는 결합된 역평행 신호를 증폭하도록 설계된 PGA를 포함하는, MEMS 트랜스듀서(30).
예 10: 예 1 내지 예 9 중 하나에서와 같은 MEMS 트랜스듀서(30)로서, 트윈 구성으로 결합된 차동 MEMS 센서 디바이스들(10, 20)의 2개 이상의 쌍들이 역평행 방식으로 서로 결합되고, 제1 및 제2 차동 MEMS 센서 디바이스(10, 20)의 커패시턴스 비대칭들로부터 초래되는 감소된 신호 비대칭을 갖는 센서 출력 신호를 제공하는, MEMS 트랜스듀서(30).
예 11: 음향 감지 디바이스(60)로서, 하우징(61); 음파들을 음향 감지 디바이스(60)의 내부로 전달하기 위한 사운드 포트 입구(54)를 갖는 사운드 포트(52); 및 예 1 내지 예 10 중 하나에 따른 MEMS 트랜스듀서(30)를 포함하는, 음향 감지 디바이스(60).
예 12: 예 11의 음향 감지 디바이스로서, 차동 MEMS 센서 디바이스들의 하나 이상의 쌍 중 적어도 하나의 쌍은 MEMS 마이크로폰들의 쌍인, 음향 감지 디바이스.
예 13: 예 1 내지 예 10 중 하나에서와 같은 MEMS 트랜스듀서(30)를 동작하는 방법으로서,
제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)의 제3 전극 구조체들(12, 22) 각각에 바이어싱 전압을 제공하는 것―제1 및 제2 바이어싱 전압들은, 특히, 공통의 기준 전압에 대해 대칭적으로 오프셋됨―,
제1 차동 및 제2 차동 출력 신호를 판독하는 것, 및
제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭과 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭을 접속하고, 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭과 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭을 접속함으로써, 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하는 것을 포함하는, MEMS 트랜스듀서(30)를 동작하는 방법.
일부 양태들이 장치의 맥락에서의 특징들로서 설명되었지만, 그러한 설명은 또한 방법의 대응하는 특징들의 설명으로서 간주될 수 있다는 것이 명백하다. 일부 양태들이 방법의 맥락에서의 특징들로서 설명되었지만, 그러한 설명은 또한 장치의 기능에 관한 대응하는 특징들의 설명으로서 간주될 수 있다는 것이 명백하다.
위에서의 상세한 설명에서, 개시내용을 간소화할 목적으로 다양한 특징들이 예들에서 함께 그룹화됨을 볼 수 있다. 이러한 개시 방법은 청구된 예들이 각각의 청구항에서 명백하게 나열된 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안된다. 그보다는, 아래의 청구항들이 반영하듯이, 청구 대상은 단일의 개시된 예의 모든 특징들보다 적은 것에 존재할 수 있다. 따라서, 이하의 청구항들은 상세한 설명에 통합되며, 각각의 청구항은 그 자신을 별개의 예로서 나타낼 수 있다. 각각의 청구항은 그 자신을 별개의 예로서 나타낼 수 있지만, 종속 청구항이 청구항들에서 하나 이상의 다른 청구항과의 특정 조합을 참조할 수 있더라도, 다른 예들은 또한 종속 청구항과 각각의 다른 종속 청구항의 청구 대상의 조합, 또는 다른 종속 또는 독립 청구항들과 각각의 특징의 조합을 포함할 수 있음을 주지해야 한다. 그러한 조합들은 특정 조합이 의도되지 않는다고 언급되지 않는 한 본 명세서에 제안된다. 더욱이, 이러한 청구항이 독립 청구항에 종속하도록 직접 만들어지지 않더라도 임의의 다른 독립 청구항에 대한 청구항의 특징들을 포함하는 것으로 의도된다.
실시예들은 예시적인 실시예들을 참조하여 설명되었지만, 본 개시내용은 제한적 의미로 해석되도록 의도하지 않는다. 예시적인 실시예들의 다양한 수정들 및 조합들 뿐만 아니라 다른 실시예들은, 설명을 참조함으로써 본 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 첨부된 청구항들은 임의의 그러한 수정들 또는 실시예들을 포함하는 것으로 의도된다.

Claims (13)

  1. MEMS 트랜스듀서(30)로서,
    적어도 한 쌍의 차동 MEMS 센서 디바이스들(10, 20)―
    제1 차동 MEMS 센서 디바이스(10)는 제1 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(14, 16), 및 상기 제1 및 제2 전극 구조체(14, 16) 사이의 제3 전극 구조체(12)를 포함하고,
    제2 차동 MEMS 센서 디바이스(20)는 제2 차동 출력 신호를 제공하기 위한 제1 및 제2 전극 구조체(24, 26), 및 상기 제1 및 제2 전극 구조체(24, 26) 사이의 제3 전극 구조체(22)를 포함함―,
    상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제3 전극 구조체(12)에 제1 바이어싱 전압을 제공하고, 상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제3 전극 구조체(22)에 제2 바이어싱 전압을 제공하기 위한 바이어싱 회로(11)―상기 제1 및 제2 바이어싱 전압들은 기준 전압에 대해 대칭적으로 오프셋됨―, 및
    상기 제1 및 제2 차동 출력 신호를 역평행 방식으로 결합하도록 구성된 판독 회로(15, 17, 40)를 포함하는, MEMS 트랜스듀서(30).
  2. 제1항에 있어서,
    상기 MEMS 트랜스듀서(30)는 이중 멤브레인 구성을 포함하고, 상기 제1 전극 구조체(14, 24)는 제1 멤브레인이고, 상기 제2 전극 구조체(16, 26)는 제2 멤브레인이고, 상기 제3 전극 구조체(12, 22)는 백플레이트인, MEMS 트랜스듀서(30).
  3. 제1항에 있어서,
    상기 MEMS 트랜스듀서는 이중 백플레이트 구성을 포함하고, 상기 제1 전극 구조체(14, 24)는 제1 백플레이트이고, 상기 제2 전극 구조체(16, 26)는 제2 백플레이트이고, 상기 제3 전극 구조체(12, 22)는 멤브레인인, MEMS 트랜스듀서(30).
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 제조 편차들을 제외하고는 동일하게 구성되고, 상기 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)은 트윈 구성으로 배열되는, MEMS 트랜스듀서(30).
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 차동 출력 신호는 상기 제1 차동 MEMS 센서 디바이스(10)의 제1 및 제2 출력 탭(18, 19) 사이에 제공되고, 상기 제2 차동 출력 신호는 상기 제2 차동 MEMS 센서 디바이스(20)의 제1 및 제2 출력 탭(28, 29) 사이에 제공되며,
    상기 제1 차동 MEMS 센서(10)의 상기 제1 출력 탭(18)은 상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제1 전극 구조체(14)와 접속되고, 상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제2 출력 탭(19)은 상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제2 전극 구조체(16)와 접속되며,
    상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제1 출력 탭(28)은 상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제1 전극 구조체(24)와 접속되고, 상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제2 출력 탭(29)은 상기 제2 차동 MEMS 센서 디바이스(26)의 상기 제2 전극 구조체(26)와 접속되며,
    결합된 제1 및 제2 차동 출력 신호의 판독은 상기 제1 및 제2 차동 MEMS 센서들(10, 20)의 상기 제1 및 제2 출력 탭들(18, 19, 28, 29)의 역평행 접속(15, 17)에 의해 제공되는, MEMS 트랜스듀서(30).
  6. 제5항에 있어서,
    상기 제1 및 제2 차동 출력 신호의 상기 역평행 결합은, 상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제1 출력 탭(18)과 상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제2 출력 탭(29)을 접속하는 것, 및 상기 제1 차동 MEMS 센서 디바이스(10)의 상기 제2 출력 탭(19)과 상기 제2 차동 MEMS 센서 디바이스(20)의 상기 제1 출력 탭(28)을 접속하는 것을 포함하는, MEMS 트랜스듀서(30).
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 바이어싱 전압은 양의 전압이고, 상기 제2 바이어싱 전압은 음의 전압이고, 상기 제1 및 상기 제2 바이어싱 전압은 동일한 절대 전압 값을 갖고, 상기 기준 전압은 접지 전압인, MEMS 트랜스듀서(30).
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 바이어스 전압 소스들(61, 62) 중 하나는 AC 커플링을 갖는 적층형 바이어스 전압 소스(44)이고, 특히, AC 커플링을 갖는 상기 적층형 바이어스 전압 소스(44)는 양의 제1 바이어싱 전압 및 양의 제2 바이어싱 전압을 제공하도록 구성되고, 상기 제1 및 제2 바이어싱 전압들은 양의 기준 전압에 대해 대칭인, MEMS 트랜스듀서(30).
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 판독 회로(15, 17, 40)는 상기 결합된 역평행 신호를 증폭하도록 설계된 프로그램가능 이득 증폭기(PGA)를 포함하는, MEMS 트랜스듀서(30).
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    트윈 구성으로 결합된 차동 MEMS 센서 디바이스들(10, 20)의 2개 이상의 쌍들이 역평행 방식으로 서로 결합되고, 상기 제1 및 제2 차동 MEMS 센서 디바이스(10, 20)의 커패시턴스 비대칭들로부터 초래되는 감소된 신호 비대칭을 갖는 센서 출력 신호를 제공하도록 구성되는, MEMS 트랜스듀서(30).
  11. 음향 감지 디바이스(60)로서,
    하우징(61);
    음파들을 상기 음향 감지 디바이스(60)의 내부로 전달하기 위한 사운드 포트 입구(54)를 갖는 사운드 포트(52); 및
    제1항 내지 제10항 중 어느 한 항에 따른 MEMS 트랜스듀서(30)를 포함하는, 음향 감지 디바이스(60).
  12. 제11항에 있어서,
    상기 차동 MEMS 센서 디바이스들(10, 20)의 하나 이상의 쌍 중 적어도 하나의 쌍은 MEMS 음향 트랜스듀서들의 쌍인, 음향 감지 디바이스.
  13. 제1항 내지 제10항 중 어느 한 항에 따른 MEMS 트랜스듀서(30)를 동작하는 방법으로서,
    상기 제1 및 제2 차동 MEMS 센서 디바이스들(10, 20)의 상기 제3 전극 구조체들(12, 22) 각각에 바이어싱 전압을 제공하는 단계―상기 제1 및 제2 바이어싱 전압들은, 특히, 공통의 기준 전압에 대해 대칭적으로 오프셋됨―,
    상기 제1 차동 MEMS 센서 디바이스(10)의 제1 출력 탭과 상기 제2 차동 MEMS 센서 디바이스(20)의 제2 출력 탭을 접속하고, 상기 제1 차동 MEMS 센서 디바이스(10)의 제2 출력 탭과 상기 제2 차동 MEMS 센서 디바이스(20)의 제1 출력 탭을 접속함으로써, 제1 차동 및 제2 차동 출력 신호를 판독하는 단계, 및
    상기 제1 및 상기 제2 차동 출력 신호를 역평행 방식으로 결합하는 단계를 포함하는, MEMS 트랜스듀서(30)를 동작하는 방법.
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