KR20210009126A - Memory system - Google Patents

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Abstract

A memory system includes: an interposer including a logic die; a plurality of core dies stacked and formed on the interposer and each storing data; and a processor formed on the interposer and including a memory controller and a first pie interface. The logic die includes the first pie interface, a second pie interface for transmitting and receiving data to, and a signal path for transmitting and receiving data between the plurality of core dies and the second pie interface, thereby capable of increasing signal integrity (SI) of the memory system.

Description

메모리 시스템 {MEMORY SYSTEM}Memory system {MEMORY SYSTEM}

본 특허 문헌은 메모리 및 이를 포함하는 메모리 시스템에 관한 것이다.This patent document relates to a memory and a memory system including the same.

반도체 메모리 기술이 비약적으로 발전하면서 반도체 장치의 패키징 기술에 대해서도 점차 고집적화 고성능화가 요구되고 있다. 따라서 집적회로 칩들을 와이어나 범프를 이용해 인쇄회로 기판(PCB) 상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수개의 집적회로 칩들을 수직으로 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.With the rapid development of semiconductor memory technology, high integration and high performance are increasingly required for packaging technology for semiconductor devices. Accordingly, technologies related to a three-dimensional structure in which a plurality of integrated circuit chips are vertically stacked apart from a two-dimensional structure in which integrated circuit chips are arranged flatly on a printed circuit board (PCB) using wires or bumps have been developed in various ways.

이러한 3차원 구조는 다수개의 메모리 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고 이처럼 수직 방향으로 적층된 메모리 칩들은 관통 실리콘 비아(TSV: Through Silicon Via)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.This 3D structure may be implemented through a stacked memory device in which a plurality of memory chips are vertically stacked. In addition, the memory chips stacked in the vertical direction are electrically connected to each other through a through silicon via (TSV) and mounted on a substrate for a semiconductor package.

도 1은 종래의 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(100)의 구성도이다.1 is a block diagram of a memory system 100 including a conventional high bandwidth memory (HBM).

도 1을 참조하면, 메모리 시스템(100)은 고대역 메모리(110), 프로세서(120), 인터포저(130, interposer) 및 패키지 기판(140, package substrate)을 포함할 수 있다.Referring to FIG. 1, the memory system 100 may include a high-band memory 110, a processor 120, an interposer 130, and a package substrate 140.

패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있으며, 인터포저(130)의 상부에는 고대역 메모리(110)와 프로세서(120)가 형성될 수 있다. An interposer 130 may be formed on the package substrate 140, and a high-band memory 110 and a processor 120 may be formed on the interposer 130.

프로세서(120)는 메모리 콘트롤러(121)와 메모리 콘트롤러(121)의 인터페이스를 위한 파이(PHY) 인터페이스(122)를 포함할 수 있다. PHY 인터페이스(122)는 메모리 콘트롤러(121)가 고대역 메모리(110)와 통신하기 위해 사용될 수 있다. 프로세서(120)는 GPU(Graphic Processing Unit), CPU(Central Processing Unit), AP(Application Processor)와 같은 다양한 프로세서들 중 하나일 수 있다.The processor 120 may include a memory controller 121 and a PHY interface 122 for an interface between the memory controller 121. The PHY interface 122 may be used for the memory controller 121 to communicate with the high-band memory 110. The processor 120 may be one of various processors such as a graphical processing unit (GPU), a central processing unit (CPU), and an application processor (AP).

고대역 메모리(110)는 로직 다이(111, logic die) 및 로직 다이(111) 상에 적층되어 형성된 코어 다이들(112~115)을 포함할 수 있다. 코어 다이들(112~115) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 셀 어레이로부터 데이터를 리드하기 위한 회로들을 포함할 수 있다. 로직 다이(111)는 코어 다이들(112~115)과 로직 다이(111)와의 인터페이스를 위한 회로들, 로직 다이(111)와 메모리 콘트롤러(121)와의 인터페이스를 위한 회로들을 포함할 수 있다. 로직 다이(111)를 베이스 다이(base die)라고 부르기도 한다. 적층된 코어 다이들(112~115) 간에는 다수의 실리콘 관통 비아들(TSV, Through Silicon Via)이 형성되고 이를 통해 코어 다이들(112~115)과 로직 다이(111) 간에 커맨드(command), 어드레스(address) 및 데이터가 전달될 수 있다.The high-band memory 110 may include a logic die 111 and core dies 112 to 115 stacked and formed on the logic die 111. Each of the core dies 112 to 115 may include a cell array for storing data and circuits for writing data to and reading data from the cell array. The logic die 111 may include circuits for an interface between the core dies 112 to 115 and the logic die 111, and circuits for an interface between the logic die 111 and the memory controller 121. The logic die 111 is also referred to as a base die. A plurality of through silicon vias (TSVs) are formed between the stacked core dies 112 to 115, through which commands and addresses between the core dies 112 to 115 and the logic die 111 (address) and data can be delivered.

로직 다이(111)의 PHY 인터페이스(116)는 로직 다이(111)와 메모리 콘트롤러(121) 간의 통신을 위한 인터페이스이고, 다이렉트 억세스(DA, Direct Access) 인터페이스(117)는 고대역 메모리(110)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(116)는 마이크로 범프(micro bump)들을 통해 인터포저(130)와 연결되고 인터포저(130)내부의 배선(131)은 로직 다이(111)의 PHY 인터페이스(116)와 메모리 콘트롤러(121)의 PHY 인터페이스(122)를 전기적으로 연결할 수 있다. 즉, PHY 인터페이스들(116, 122)은 인터포저(130)를 통해 전기적으로 연결되어 통신할 수 있다. PHY 인터페이스(116)는 1000개 이상의 마이크로 범프들을 통해 인터포저(130)와 연결되는데 마이크로 범프들의 물리적인 개수가 대단히 많아 PHY 인터페이스(116)를 이용해 고대역 메모리(110)를 테스트하는 것은 현실적으로 대단히 어렵다. 이러한 이유로 마이크로 범프들보다 상대적으로 물리적인 사이즈가 크고 개수가 적은 다이렉트 억세스 패드들을 이용해 인터페이스되는 DA 인터페이스(117)가 고대역 메모리(110)의 테스트에 사용될 수 있다.The PHY interface 116 of the logic die 111 is an interface for communication between the logic die 111 and the memory controller 121, and the direct access (DA) interface 117 is of the high-band memory 110. It may be an interface for testing. The PHY interface 116 is connected to the interposer 130 through micro bumps, and the wiring 131 inside the interposer 130 is the PHY interface 116 of the logic die 111 and the memory controller 121 ) Of the PHY interface 122 can be electrically connected. That is, the PHY interfaces 116 and 122 may be electrically connected and communicated through the interposer 130. The PHY interface 116 is connected to the interposer 130 through 1000 or more micro bumps, and the physical number of micro bumps is so large that it is very difficult in reality to test the high-band memory 110 using the PHY interface 116. . For this reason, the DA interface 117 interfaced using direct access pads having a relatively larger physical size and smaller number than the micro bumps can be used for testing the high-band memory 110.

패키지 기판(140)에는 고대역 메모리(110)와 프로세서(120)에 전원을 공급하기 위한 솔더 볼(solder ball)들 및 프로세서(120)가 외부(예, 그래픽 카드 상의 다른 칩들)와 통신하기 위한 솔더 볼들이 형성될 수 있다. 패키지 기판(140)은 예를 들어, 그래픽 카드(graphic card)와 연결될 수 있다.In the package substrate 140, solder balls for supplying power to the high-band memory 110 and the processor 120, and the processor 120 are used to communicate with the outside (eg, other chips on the graphics card). Solder balls can be formed. The package substrate 140 may be connected to, for example, a graphic card.

본 발명의 실시예들은, 메모리 시스템의 신호 무결성(SI: Signal Integrity)을 높이는 기술을 제공할 수 있다.Embodiments of the present invention may provide a technique for increasing signal integrity (SI) of a memory system.

본 발명의 일실시예에 따른 메모리 시스템은, 로직 다이를 포함하는 인터포저; 상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 코어 다이들; 및 상기 인터포저 상에 형성되고, 메모리 콘트롤러와 제1파이 인터페이스를 포함하는 프로세서를 포함하고, 상기 로직 다이는 상기 제1파이 인터페이스와 데이터를 송수신하기 위한 제2파이 인터페이스 및 상기 다수의 코어 다이들과 상기 제2파이 인터페이스 간에 데이터를 송수신하기 위한 신호 경로를 포함할 수 있다.A memory system according to an embodiment of the present invention includes an interposer including a logic die; A plurality of core dies stacked and formed on the interposer and each storing data; And a processor formed on the interposer and including a memory controller and a first pie interface, wherein the logic die includes a second pie interface for transmitting and receiving data to and from the first pie interface and the plurality of core dies And a signal path for transmitting/receiving data between the and the 2nd Pi interface.

또한, 본 발명의 다른 실시예에 따른 메모리 시스템은, 제1로직 다이와 제2로직 다이를 포함하는 인터포저; 상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 제1코어 다이들; 상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 제2코어 다이들; 상기 인터퍼저 상에 형성되고, 제1메모리 콘트롤러, 상기 제1메모리 콘트롤러의 인터페이스를 위한 제1파이 인터페이스, 제2메모리 콘트롤러 및 상기 제2메모리 콘트롤러의 인터페이스를 위한 제2파이 인터페이스를 포함하는 프로세서를 포함하고, 상기 제1로직 다이는 상기 제1파이 인터페이스와 데이터를 송수신하기 위한 제3파이 인터페이스 및 상기 다수의 제1코어 다이들과 상기 제3파이 인터페이스 간에 데이터를 송수신하기 위한 제1신호 경로를 포함하고, 상기 제2로직 다이는 상기 제2파이 인터페이스와 데이터를 송수신하기 위한 제4파이 인터페이스 및 상기 다수의 제2코어 다이들과 상기 제4파이 인터페이스 간에 데이터를 송수신하기 위한 제2신호 경로를 포함할 수 있다.In addition, a memory system according to another embodiment of the present invention includes an interposer including a first logic die and a second logic die; A plurality of first core dies stacked and formed on the interposer and each storing data; A plurality of second core dies stacked and formed on the interposer and each storing data; A processor formed on the interferer and including a first memory controller, a first pie interface for an interface of the first memory controller, a second memory controller, and a second pie interface for an interface of the second memory controller The first logic die includes a third pie interface for transmitting and receiving data with the first pie interface and a first signal path for transmitting and receiving data between the plurality of first core dies and the third pie interface. The second logic die includes a fourth pie interface for transmitting and receiving data to and from the second pie interface, and a second signal path for transmitting and receiving data between the plurality of second core dies and the fourth pie interface. Can include.

본 발명의 실시예들에 따르면, 메모리 시스템의 신호 무결성을 향상시킬 수 있다.According to embodiments of the present invention, signal integrity of a memory system may be improved.

도 1은 종래의 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(100)의 구성도.
도 2는 본 발명의 일실시예에 따른 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(200)의 구성도.
도 3은 본 발명의 다른 실시예에 따른 고대역 메모리를 포함하는 메모리 시스템(300)의 구성도.1 is a block diagram of a memory system 100 including a conventional high-bandwidth memory (HBM).
2 is a block diagram of a memory system 200 including a high bandwidth memory (HBM) according to an embodiment of the present invention.
3 is a block diagram of a memory system 300 including a high-band memory according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.Hereinafter, in order to describe in detail so that those of ordinary skill in the art can easily implement the technical idea of the present invention, a most preferred embodiment of the present invention will be described with reference to the accompanying drawings. In describing the present invention, configurations irrelevant to the gist of the present invention may be omitted. In adding reference numerals to elements of each drawing, it should be noted that only the same elements have the same reference numerals as much as possible, even if they are indicated on different drawings.

도 2는 본 발명의 일실시예에 따른 고대역 메모리(HBM: High Bandwidth Memory)를 포함하는 메모리 시스템(200)의 구성도이다.2 is a block diagram of a memory system 200 including a high bandwidth memory (HBM) according to an embodiment of the present invention.

도 2를 참조하면, 메모리 시스템(200)은 코어 다이들(212~215), 프로세서(220), 인터포저(230, interposer) 및 패키지 기판(240, package substrate)을 포함할 수 있다.Referring to FIG. 2, the memory system 200 may include core dies 212 to 215, a processor 220, an interposer 230, and a package substrate 240.

패키지 기판(240) 상부에는 인터포저(230)가 형성될 수 있으며, 인터포저(230)의 상부에는 코어 다이들(212~215)과 프로세서(220)가 형성될 수 있다.An interposer 230 may be formed on the package substrate 240, and core dies 212 to 215 and a processor 220 may be formed on the interposer 230.

프로세서(220)는 메모리 콘트롤러(221)와 메모리 콘트롤러(221)의 인터페이스를 위한 PHY 인터페이스(222)를 포함할 수 있다. PHY 인터페이스(222)는 메모리 콘트롤러(221)가 고대역 메모리(210)와 통신하기 위해 사용될 수 있다. 프로세서(220)는 GPU(Graphic Processing Unit), CPU(Central Processing Unit), AP(Application Processor)와 같은 다양한 프로세서들 중 하나일 수 있다.The processor 220 may include a memory controller 221 and a PHY interface 222 for an interface between the memory controller 221. The PHY interface 222 may be used for the memory controller 221 to communicate with the high-band memory 210. The processor 220 may be one of various processors such as a graphical processing unit (GPU), a central processing unit (CPU), and an application processor (AP).

코어 다이들(212~215)은 인터포저(230) 상에 적층되어 형성될 수 있다. 코어 다이들(212~215) 각각은 데이터를 저장하기 위한 셀 어레이 및 셀 어레이에 데이터를 라이트하고 셀 어레이로부터 데이터를 리드하기 위한 회로들을 포함할 수 있다. 적층된 코어 다이들(212~215) 간에는 다수의 실리콘 관통 비아들(TSV, Through Silicon Via)이 형성되고 이를 통해 코어 다이들(212~215)과 로직 다이(211) 간에 커맨드(command), 어드레스(address) 및 데이터가 전달될 수 있다. 여기서는 코어 다이들(212~215)의 개수를 4개로 예시했지만, 코어 다이들(212~215)의 개수가 8개 16개 등 다양할 수도 있음은 당연하다.The core dies 212 to 215 may be formed by being stacked on the interposer 230. Each of the core dies 212 to 215 may include a cell array for storing data and circuits for writing data to and reading data from the cell array. A plurality of through silicon vias (TSVs) are formed between the stacked core dies 212 to 215, through which commands and addresses between the core dies 212 to 215 and the logic die 211 (address) and data can be delivered. Here, the number of core dies 212 to 215 is illustrated as four, but it is natural that the number of core dies 212 to 215 may vary, such as 8 to 16.

로직 다이(211)는 코어 다이들(212~215)과 함께 인터포저(230) 상에 적층되지 않고, 인터포저(230)의 내부에 형성될 수 있다. 인터포저(230) 상에 적층된 코어 다이들(212~215)과 인터포저(230) 내부에 형성된 로직 다이(211)가 합쳐져서 고대역 메모리(210)를 형성할 수 있다. 로직 다이(211)는 PHY 인터페이스(216), DA(Direct Access) 인터페이스(217) 및 신호 경로(218)를 포함할 수 있다. PHY 인터페이스(216)는 로직 다이(211)와 메모리 콘트롤러(221) 간의 통신을 위한 인터페이스이고, DA 인터페이스(217)는 고대역 메모리(210)의 테스트를 위한 인터페이스일 수 있다. PHY 인터페이스(216)는 신호 경로(218)를 통해 코어 다이들(212~215)과 연결될 수 있다. 또한, PHY 인터페이스(216)는 인터포저(230) 내부의 배선(231)을 통해 메모리 콘트롤러(221)의 PHY 인터페이스(222)와 전기적으로 연결될 수 있다. 즉, PHY 인터페이스(216)와 PHY 인터페이스(222)는 전기적으로 연결되어 통신할 수 있다. 메모리 콘트롤러(221)는 PHY 인터페이스(222)를 통해 고대역 메모리(210)로 커맨드와 어드레스를 전달하고, PHY 인터페이스(222)를 통해 고대역 메모리(210)와 데이터를 송수신할 수 있다. The logic die 211 is not stacked on the interposer 230 together with the core dies 212 to 215 but may be formed inside the interposer 230. The core dies 212 to 215 stacked on the interposer 230 and the logic die 211 formed in the interposer 230 may be combined to form the high-band memory 210. The logic die 211 may include a PHY interface 216, a direct access (DA) interface 217 and a signal path 218. The PHY interface 216 may be an interface for communication between the logic die 211 and the memory controller 221, and the DA interface 217 may be an interface for testing the high-band memory 210. The PHY interface 216 may be connected to the core dies 212 to 215 through a signal path 218. In addition, the PHY interface 216 may be electrically connected to the PHY interface 222 of the memory controller 221 through the wiring 231 inside the interposer 230. That is, the PHY interface 216 and the PHY interface 222 may be electrically connected to communicate. The memory controller 221 may transmit commands and addresses to the high-band memory 210 through the PHY interface 222 and transmit and receive data to and from the high-band memory 210 through the PHY interface 222.

패키지 기판(240)에는 고대역 메모리(210)와 프로세서(220)에 전원을 공급하기 위한 솔더 볼들(241) 및 프로세서(220)가 외부(예, 그래픽 카드 상의 다른 칩들)와 통신하기 위한 솔더 볼들(241)이 형성될 수 있다. 패키지 기판(240)은 예를 들어 그래픽 카드(graphic card)와 연결될 수 있다.The package substrate 240 includes solder balls 241 for supplying power to the high-band memory 210 and the processor 220, and solder balls for communicating with the outside (eg, other chips on the graphic card). 241 may be formed. The package substrate 240 may be connected to, for example, a graphic card.

로직 다이(211)가 인터포저(230) 내부에 형성되는 것에 의해, 적층되는 코어 다이들(212~215)의 높이를 줄일 수 있다. 또한, 로직 다이(211)를 보다 크게 형성하는 것이 가능해져 로직 다이(211) 설계의 자유도가 증가할 수 있으며, 도 2에 도시된 것과 같이 로직 다이(211)의 PHY 인터페이스(216)와 프로세서(220)의 PHY 인터페이스(222)를 가깝게 배치하는 것이 가능해지므로, 메모리 시스템(200)의 신호 무결성(SI: System Integrity)을 향상시킬 수 있다.Since the logic die 211 is formed inside the interposer 230, the height of the stacked core dies 212 to 215 may be reduced. In addition, it is possible to form the logic die 211 to be larger, so that the degree of freedom in designing the logic die 211 may be increased, and as shown in FIG. 2, the PHY interface 216 of the logic die 211 and the processor ( Since it is possible to close the PHY interface 222 of 220), it is possible to improve signal integrity (SI) of the memory system 200.

도 3은 본 발명의 다른 실시예에 따른 고대역 메모리를 포함하는 메모리 시스템(300)의 구성도이다. 3 is a block diagram of a memory system 300 including a high-band memory according to another embodiment of the present invention.

도 3의 메모리 시스템(300)에서는 프로세서(220)가 메모리 콘트롤러(221, 321)와 PHY 인터페이스(222, 322)를 2개씩 포함하며, 메모리 시스템(300)에 고대역 메모리(210, 310)가 2개 포함된다는 점에서 도 2의 실시예와 다르다.In the memory system 300 of FIG. 3, the processor 220 includes two memory controllers 221 and 321 and two PHY interfaces 222 and 322, and the high-band memories 210 and 310 are included in the memory system 300. It differs from the embodiment of FIG. 2 in that two are included.

도 3을 참조하면, 프로세서(220)는 도 2 대비 메모리 콘트롤러(321)와 PHY 인터페이스(322)를 더 포함하며, 이를 이용해 고대역 메모리(310)를 이용할 수 있다. 고대역 메모리(310)는 고대역 메모리(210)와 마찬가지로 인터포저(230) 상에 적층된 코어 다이들(312~315)과 인터포저(230) 내부에 형성된 로직 다이(311)를 포함할 수 있다. 고대역 메모리(310)에서도 로직 다이(311)가 인터포저(230) 내부에 형성되므로 메모리 시스템(300)의 신호 무결성을 향상시킬 수 있다.Referring to FIG. 3, the processor 220 further includes a memory controller 321 and a PHY interface 322 as compared to FIG. 2, and a high-band memory 310 may be used using this. Like the high-band memory 210, the high-band memory 310 may include core dies 312 to 315 stacked on the interposer 230 and a logic die 311 formed inside the interposer 230. have. Even in the high-band memory 310, since the logic die 311 is formed inside the interposer 230, signal integrity of the memory system 300 may be improved.

도 3의 프로세서(220)는 2개의 메모리 콘트롤러(221, 321)와 PHY 인터페이스(222, 322)를 포함하므로, 보다 많은 개수의 고대역 메모리(210, 310)를 사용할 수 있다.Since the processor 220 of FIG. 3 includes two memory controllers 221 and 321 and PHY interfaces 222 and 322, a larger number of high-band memories 210 and 310 can be used.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above embodiment is for the purpose of explanation and not for its limitation. In addition, any expert in the technical field of the present invention will recognize that various embodiments are possible within the scope of the technical idea of the present invention.

200: 메모리 시스템
210: 고대역 메모리
230: 인터포저
240: 패키지 기판200: memory system
210: high-band memory
230: interposer
240: package substrate

Claims (14)

로직 다이를 포함하는 인터포저;
상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 코어 다이들; 및
상기 인터포저 상에 형성되고, 메모리 콘트롤러와 제1파이 인터페이스를 포함하는 프로세서를 포함하고,
상기 로직 다이는 상기 제1파이 인터페이스와 데이터를 송수신하기 위한 제2파이 인터페이스 및 상기 다수의 코어 다이들과 상기 제2파이 인터페이스 간에 데이터를 송수신하기 위한 신호 경로를 포함하는
메모리 시스템.
An interposer including a logic die;
A plurality of core dies stacked and formed on the interposer and each storing data; And
And a processor formed on the interposer and including a memory controller and a first pie interface,
The logic die includes a second pie interface for transmitting and receiving data to and from the first pie interface, and a signal path for transmitting and receiving data between the plurality of core dies and the second pie interface.
Memory system.
 제 1항에 있어서,
상기 코어 다이들 간에는 다수의 실리콘 관통 비아들이 형성되고,
상기 로직 다이의 신호 경로는 상기 다수의 실리콘 관통 비아들과 전기적으로 연결되는
메모리 시스템.
The method of claim 1,
A plurality of through-silicon vias are formed between the core dies,
The signal path of the logic die is electrically connected to the plurality of through-silicon vias.
Memory system.
 제 1항에 있어서,
상기 로직 다이는 상기 코어 다이들의 테스트를 위한 다이렉트 인터페이스를 더 포함하는
메모리 시스템.
The method of claim 1,
The logic die further comprises a direct interface for testing the core dies
Memory system.
 제 1항에 있어서,
상기 제1파이 인터페이스로부터 상기 제2파이 인터페이스로는 커맨드와 어드레스가 더 전달되고,
상기 신호 경로를 통해 상기 로직 다이로부터 상기 코어 다이들로 상기 커맨드와 상기 어드레스가 더 전달되는
메모리 시스템.
The method of claim 1,
Commands and addresses are further transmitted from the first pie interface to the second pie interface,
The command and the address are further transferred from the logic die to the core die through the signal path.
Memory system.
 제 1항에 있어서,
상기 다수의 코어 다이들과 상기 로직 다이는 고대역 메모리(HBM: High Bandwidth Memory)를 형성하는
메모리 시스템.
The method of claim 1,
The plurality of core dies and the logic die form a high bandwidth memory (HBM).
Memory system.
 제 1항에 있어서,
상기 프로세서는 GPU(Graphic Processing Unit)인
메모리 시스템.
The method of claim 1,
The processor is a GPU (Graphic Processing Unit)
Memory system.
 제1로직 다이와 제2로직 다이를 포함하는 인터포저;
상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 제1코어 다이들;
상기 인터포저 상에 적층되어 형성되고, 각각 데이터를 저장하는 다수의 제2코어 다이들;
상기 인터퍼저 상에 형성되고, 제1메모리 콘트롤러, 상기 제1메모리 콘트롤러의 인터페이스를 위한 제1파이 인터페이스, 제2메모리 콘트롤러 및 상기 제2메모리 콘트롤러의 인터페이스를 위한 제2파이 인터페이스를 포함하는 프로세서를 포함하고,
상기 제1로직 다이는 상기 제1파이 인터페이스와 데이터를 송수신하기 위한 제3파이 인터페이스 및 상기 다수의 제1코어 다이들과 상기 제3파이 인터페이스 간에 데이터를 송수신하기 위한 제1신호 경로를 포함하고,
상기 제2로직 다이는 상기 제2파이 인터페이스와 데이터를 송수신하기 위한 제4파이 인터페이스 및 상기 다수의 제2코어 다이들과 상기 제4파이 인터페이스 간에 데이터를 송수신하기 위한 제2신호 경로를 포함하는
메모리 시스템.
An interposer including a first logic die and a second logic die;
A plurality of first core dies stacked and formed on the interposer and each storing data;
A plurality of second core dies stacked and formed on the interposer and each storing data;
A processor formed on the interferer and including a first memory controller, a first pie interface for an interface of the first memory controller, a second memory controller, and a second pie interface for an interface of the second memory controller Including,
The first logic die includes a third pie interface for transmitting and receiving data to and from the first pie interface, and a first signal path for transmitting and receiving data between the plurality of first core dies and the third pie interface,
The second logic die includes a fourth pie interface for transmitting and receiving data to and from the second pie interface, and a second signal path for transmitting and receiving data between the plurality of second core dies and the fourth pie interface.
Memory system.
 제 7항에 있어서,
상기 다수의 제1코어 다이들 간에는 다수의 제1실리콘 관통 비아들이 형성되고,
상기 제1로직 다이의 제1신호 경로는 상기 다수의 제1실리콘 관통 비아들과 전기적으로 연결되는
메모리 시스템.
The method of claim 7,
A plurality of first through-silicon vias are formed between the plurality of first core dies,
The first signal path of the first logic die is electrically connected to the plurality of first through-silicon vias.
Memory system.
 제 7항에 있어서,
상기 다수의 제2코어 다이들 간에는 다수의 제2실리콘 관통 비아들이 형성되고,
상기 제2로직 다이의 제2신호 경로는 상기 다수의 제2실리콘 관통 비아들과 전기적으로 연결되는
메모리 시스템.
The method of claim 7,
A plurality of second silicon through vias are formed between the plurality of second core dies,
The second signal path of the second logic die is electrically connected to the plurality of second through-silicon vias.
Memory system.
 제 7항에 있어서,
상기 제1로직 다이는 상기 제1코어 다이들의 테스트를 위한 제1다이렉트 인터페이스를 더 포함하고,
상기 제2로직 다이는 상기 제2코어 다이들의 테스트를 위한 제2다이렉트 인터페이스를 더 포함하는
메모리 시스템.
The method of claim 7,
The first logic die further includes a first direct interface for testing the first core dies,
The second logic die further comprises a second direct interface for testing the second core dies
Memory system.
 제 7항에 있어서,
상기 제1파이 인터페이스로부터 상기 제3파이 인터페이스로는 커맨드와 어드레스가 더 전달되고,
상기 제1신호 경로를 통해 상기 제1로직 다이로부터 상기 제1코어 다이들로 상기 커맨드와 상기 어드레스가 더 전달되는
메모리 시스템.
The method of claim 7,
Commands and addresses are further transmitted from the first pie interface to the third pie interface,
The command and the address are further transmitted from the first logic die to the first core dies through the first signal path.
Memory system.
 제 7항에 있어서,
상기 제2파이 인터페이스로부터 상기 제4파이 인터페이스로는 커맨드와 어드레스가 더 전달되고,
상기 제2신호 경로를 통해 상기 제2로직 다이로부터 상기 제2코어 다이들로 상기 커맨드와 상기 어드레스가 더 전달되는
메모리 시스템.
The method of claim 7,
Commands and addresses are further transmitted from the 2nd Pi interface to the 4th Pi interface,
The command and the address are further transmitted from the second logic die to the second core dies through the second signal path.
Memory system.
 제 7항에 있어서,
상기 다수의 제1코어 다이들과 상기 제1로직 다이는 하나의 고대역 메모리(HBM: High Bandwidth Memory)를 형성하고, 상기 다수의 제2코어 다이들과 상기 제2로직 다이는 또 하나의 고대역 메모리를 형성하는
메모리 시스템.
The method of claim 7,
The plurality of first core dies and the first logic die form one high bandwidth memory (HBM), and the plurality of second core dies and the second logic die form another high-bandwidth memory (HBM). To form a band memory
Memory system.
 제 7항에 있어서,
상기 프로세서는 GPU(Graphic Processing Unit)인
메모리 시스템.
The method of claim 7,
The processor is a GPU (Graphic Processing Unit)
Memory system.
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