KR20210007210A - Semiconductor devices including dummy patterns - Google Patents
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Abstract
Description
더미 패턴들을 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.It relates to semiconductor devices having dummy patterns and a method of forming the same.
반도체 소자의 형성 방법은 다수의 박막 형성 공정, 다수의 패터닝 공정, 및 다수의 열처리 공정을 포함할 수 있다. 상기 다수의 박막 형성 공정 및 상기 다수의 열처리 공정은 다양한 종류의 아웃개싱(Outgassing)을 유발할 수 있다. 상기 다양한 종류의 아웃개싱은 퍼핑(Popping) 불량과 같은 제품 불량의 원인을 제공할 수 있다.The method of forming a semiconductor device may include a plurality of thin film formation processes, a plurality of patterning processes, and a plurality of heat treatment processes. The plurality of thin film formation processes and the plurality of heat treatment processes may cause various types of outgassing. The various types of outgassing may provide a cause of product defects such as poor popping.
본 개시의 실시예들에 따른 과제는 양산 효율 증가에 유리하고 우수한 전기적 특성을 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.A problem according to embodiments of the present disclosure is to provide a semiconductor device and a method of forming the same, which is advantageous for increasing mass production efficiency and has excellent electrical characteristics.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역, 주변 영역, 그리고 상기 셀 영역 및 상기 주변 영역 사이의 경계(boundary) 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체가 배치된다. 상기 기판 상의 상기 주변 영역 및 상기 경계 영역 내에 배치된 몰딩 층이 제공된다. 상기 적층 구조체 내로 연장된 선택 라인 분리 패턴이 배치된다. 상기 적층 구조체를 관통하는 셀 채널 구조체가 배치된다. 상기 주변 영역 내에 상기 몰딩 층 내로 연장된 다수의 제1 더미 패턴이 배치된다. 상기 다수의 제1 더미 패턴, 상기 선택 라인 분리 패턴, 및 상기 셀 채널 구조체의 상면들은 실질적으로 동일한 평면을 이룬다. 상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 다수의 제1 더미 패턴 중 적어도 하나는 상기 선택 라인 분리 패턴 또는 상기 셀 채널 구조체와 실질적으로 평행하게 배치된다.A semiconductor device according to embodiments of the present disclosure includes a substrate having a cell region, a peripheral region, and a boundary region between the cell region and the peripheral region. A stacked structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate is disposed. A molding layer is provided in the peripheral area and the boundary area on the substrate. A selection line separation pattern extending into the stacked structure is disposed. A cell channel structure penetrating the stacked structure is disposed. A plurality of first dummy patterns extending into the molding layer are disposed in the peripheral area. Top surfaces of the plurality of first dummy patterns, the selection line separation pattern, and the cell channel structure form substantially the same plane. In a direction from the upper surfaces toward the substrate, at least one of the plurality of first dummy patterns is disposed substantially parallel to the selection line separation pattern or the cell channel structure.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역, 주변 영역, 그리고 상기 셀 영역 및 상기 주변 영역 사이의 경계 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체가 배치된다. 상기 기판 상의 상기 주변 영역 및 상기 경계 영역 내에 배치된 몰딩 층이 제공된다. 상기 적층 구조체를 관통하는 셀 채널 구조체가 배치된다. 상기 주변 영역 내에 상기 몰딩 층 내로 연장된 제1 더미 채널 구조체가 배치된다. 상기 제1 더미 채널 구조체 및 상기 셀 채널 구조체의 상면들은 실질적으로 동일한 평면을 이룬다. 상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제1 더미 채널 구조체는 상기 셀 채널 구조체와 실질적으로 평행하게 배치된다.A semiconductor device according to embodiments of the present disclosure includes a substrate having a cell region, a peripheral region, and a boundary region between the cell region and the peripheral region. A stacked structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate is disposed. A molding layer is provided in the peripheral area and the boundary area on the substrate. A cell channel structure penetrating the stacked structure is disposed. A first dummy channel structure extending into the molding layer is disposed in the peripheral area. Top surfaces of the first dummy channel structure and the cell channel structure form substantially the same plane. In a direction from the upper surfaces toward the substrate, the first dummy channel structure is disposed substantially parallel to the cell channel structure.
본 개시의 실시예들에 따른 반도체 소자는 셀 영역 및 주변 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체가 배치된다. 상기 기판 상의 상기 주변 영역 내에 배치된 몰딩 층이 제공된다. 상기 적층 구조체 내로 연장된 선택 라인 분리 패턴이 배치된다. 상기 적층 구조체를 관통하는 셀 채널 구조체가 배치된다. 상기 몰딩 층 내로 연장된 더미 분리 패턴이 배치된다. 상기 더미 분리 패턴 및 상기 선택 라인 분리 패턴의 상면들은 실질적으로 동일한 평면을 이룬다. 상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 더미 분리 패턴은 상기 선택 라인 분리 패턴과 실질적으로 평행하게 배치된다.Semiconductor devices according to example embodiments of the present disclosure include a substrate having a cell region and a peripheral region. A stacked structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate is disposed. A molding layer disposed in the peripheral region on the substrate is provided. A selection line separation pattern extending into the stacked structure is disposed. A cell channel structure penetrating the stacked structure is disposed. A dummy separation pattern extending into the molding layer is disposed. Top surfaces of the dummy separation pattern and the selection line separation pattern form substantially the same plane. In a direction from the upper surfaces toward the substrate, the dummy separation pattern is disposed substantially parallel to the selection line separation pattern.
본 개시의 실시예들에 따르면, 몰딩 층 내로 연장된 다수의 더미 분리 패턴 및/또는 다수의 더미 채널 구조체가 제공될 수 있다. 상기 다수의 더미 분리 패턴 또는 상기 다수의 더미 채널 구조체는 상기 몰딩 층의 내부 및 상기 몰딩 층의 주변에서 발생하는 가스를 배출하는 통로의 역할을 할 수 있다. 양산 효율 증가에 유리하고 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.According to embodiments of the present disclosure, a plurality of dummy separation patterns and/or a plurality of dummy channel structures extending into the molding layer may be provided. The plurality of dummy separation patterns or the plurality of dummy channel structures may serve as a passage for discharging gas generated inside the molding layer and around the molding layer. It is possible to implement a semiconductor device that is advantageous in increasing mass production efficiency and has excellent electrical characteristics.
도 1은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다.
도 2는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이다.
도 3 내지 도 5는 도 1의 일부분을 보여주는 확대도들이다.
도 6은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이다.
도 7 내지 도 9는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 10은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이다.
도 11은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다.
도 12는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이다.
도 13 및 도 14는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 15 및 도 16은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃들이다.
도 17 내지 도 24는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating semiconductor devices according to an embodiment of the present disclosure.
2 is a layout for describing semiconductor devices as an embodiment according to the present disclosure.
3 to 5 are enlarged views showing a portion of FIG. 1.
6 is a layout for describing semiconductor devices as an embodiment according to the present disclosure.
7 to 9 are cross-sectional views illustrating semiconductor devices according to an embodiment of the present disclosure.
10 is a layout for describing semiconductor devices as an embodiment according to the present disclosure.
11 is a cross-sectional view illustrating semiconductor devices according to an embodiment of the present disclosure.
12 is a layout for describing semiconductor devices according to an embodiment of the present disclosure.
13 and 14 are cross-sectional views illustrating semiconductor devices according to an embodiment of the present disclosure.
15 and 16 are layouts for describing semiconductor devices according to an embodiment of the present disclosure.
17 to 24 are cross-sectional views illustrating methods of forming semiconductor devices according to an embodiment of the present disclosure.
도 1은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 2는 상기 반도체 소자들을 설명하기 위한 레이아웃이다. 도 1은 도 2의 절단선 1-1' 및 2-2'에 따라 취해진 단면도 일 수 있다. 도 3 내지 도 5는 도 1의 일부분을 보여주는 확대도들이다. 본 개시의 실시예에 따른 반도체 소자는 VNAND 또는 3D 플래시 메모리와 같은 비-휘발성 메모리를 포함할 수 있다. 본 개시의 실시예에 따른 반도체 소자는 시오피(cell on peripheral; COP) 구조를 포함하는 것으로 해석될 수 있다.1 is a cross-sectional view illustrating semiconductor devices according to an embodiment of the present disclosure, and FIG. 2 is a layout illustrating the semiconductor devices. 1 may be a cross-sectional view taken along cut lines 1-1' and 2-2' of FIG. 2. 3 to 5 are enlarged views showing a portion of FIG. 1. A semiconductor device according to an embodiment of the present disclosure may include a non-volatile memory such as a VNAND or a 3D flash memory. A semiconductor device according to an embodiment of the present disclosure may be interpreted as including a cell on peripheral (COP) structure.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 적층 구조체(40), 몰딩 층(49), 선택 라인 분리 패턴(55), 다수의 제1 더미 분리 패턴(55D1), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다. 상기 기판(21)은 셀 영역(CA), 연결 영역(EX), 경계(boundary) 영역(BR), 및 주변 영역(PR)을 포함할 수 있다. 상기 적층 구조체(40)는 번갈아 가며 반복적으로 적층된 다수의 절연층(41) 및 다수의 배선 층(45)을 포함할 수 있다.Referring to FIG. 1, a semiconductor device according to an embodiment of the present disclosure includes a
도 2를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 선택 라인 분리 패턴(55), 다수의 제1 더미 분리 패턴(55D1), 다수의 제2 더미 분리 패턴(55D2), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 다수의 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 다수의 워드 라인 분리 패턴(75), 관통 전극(87), 및 다수의 워드 플러그(97)를 포함할 수 있다. Referring to FIG. 2, a semiconductor device according to an embodiment of the present disclosure includes a plurality of selection
도 3을 참조하면, 상기 다수의 셀 채널 구조체(59)의 각각은 코어 패턴(61), 상기 코어 패턴(61)의 외측을 둘러싸는 채널 층(62), 상기 채널 층(62)의 외측을 둘러싸는 정보 저장 패턴(66), 및 비트 패드(67)를 포함할 수 있다. 상기 정보 저장 패턴(66)은 상기 채널 층(62)의 외측을 둘러싸는 터널 절연 층(63), 상기 터널 절연 층(63)의 외측을 둘러싸는 전하 저장 층(64), 및 상기 전하 저장 층(64)의 외측을 둘러싸는 블로킹 층(65)을 포함할 수 있다.Referring to FIG. 3, each of the plurality of
상기 코어 패턴(61)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 채널 층(62)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 터널 절연 층(63)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(64)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 블로킹 층(65)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 비트 패드(67)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.The
도 4를 참조하면, 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 상기 다수의 셀 채널 구조체(59)와 동일한 물질을 포함할 수 있다. 예를들면, 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 상기 코어 패턴(61), 상기 채널 층(62), 상기 정보 저장 패턴(66), 및 상기 비트 패드(67)를 포함할 수 있다. 상기 정보 저장 패턴(66)은 상기 터널 절연 층(63), 상기 전하 저장 층(64), 및 상기 블로킹 층(65)을 포함할 수 있다.Referring to FIG. 4, each of the plurality of first dummy channel structures 59D1, the plurality of second dummy channel structures 59D2, and the plurality of third dummy channel structures 59D3 is the plurality of cell channels. It may include the same material as the
도 5를 참조하면, 상기 제2 매립 도전 패턴(37)은 상기 정보 저장 패턴(66)을 관통하여 상기 채널 층(62)의 측면에 직접적으로 접촉될 수 있다.Referring to FIG. 5, the second buried
도 1 내지 도 5를 다시 한번 참조하면, 상기 연결 영역(EX)은 상기 셀 영역(CA)에 연속될(in continuity with) 수 있다. 상기 경계(boundary) 영역(BR)은 상기 셀 영역(CA) 및 상기 주변 영역(PR) 사이에 배치될 수 있다. 일 실시예에서, 상기 경계 영역(BR)은 상기 연결 영역(EX) 및 상기 주변 영역(PR) 사이에 배치될 수 있다.Referring once again to FIGS. 1 to 5, the connection area EX may be in continuity with the cell area CA. The boundary area BR may be disposed between the cell area CA and the peripheral area PR. In an embodiment, the boundary area BR may be disposed between the connection area EX and the peripheral area PR.
상기 적층 구조체(40)는 상기 기판(21) 상의 상기 셀 영역(CA) 내에 배치될 수 있다. 상기 적층 구조체(40)는 상기 연결 영역(EX) 내로 연장될 수 있다. 상기 몰딩 층(49)은 상기 기판(21) 상의 상기 주변 영역(PR) 및 상기 경계 영역(BR) 내에 배치될 수 있다. 상기 몰딩 층(49)은 상기 연결 영역(EX) 내의 상기 적층 구조체(40) 상에 연장될 수 있다.The stacked
상기 다수의 워드 라인 분리 패턴(75)은 서로 평행할 수 있다. 상기 다수의 워드 라인 분리 패턴(75)의 각각은 상기 적층 구조체(40)를 제1 방향으로 가로지를 수 있다. 상기 다수의 워드 라인 분리 패턴(75)의 각각은 상기 적층 구조체(40) 내로 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 일 실시예에서, 상기 다수의 워드 라인 분리 패턴(75)의 각각은 상기 적층 구조체(40), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다. 상기 제2 방향은 상기 기판(21)의 상면과 교차할 수 있다. 일 실시예에서, 상기 제2 방향은 상기 기판(21)의 상면에 직교할 수 있다. 상기 제1 방향은 상기 제2 방향과 직교할 수 있다. 상기 제1 방향은 상기 기판(21)의 상면과 평행할 수 있다.The plurality of word
상기 다수의 워드 라인 분리 패턴(75)은 워드 라인 컷(word line cut)에 해당될 수 있다. 상기 다수의 배선 층(45) 중 몇몇은 워드 라인(word line)에 해당될 수 있다. 상기 다수의 배선 층(45) 중 상기 적층 구조체(40)의 하면에 인접한 적어도 하나는 접지 선택 라인(ground selection line; GSL)에 해당될 수 있다. 상기 제2 매립 도전 패턴(37)은 소스 라인 또는 공통 소스 라인(common source line; CSL)에 해당될 수 있다.The plurality of word
상기 다수의 선택 라인 분리 패턴(55)의 각각은 상기 다수의 워드 라인 분리 패턴(75) 사이에 배치될 수 있다. 상기 다수의 선택 라인 분리 패턴(55)의 각각은 상기 셀 영역(CA) 내의 상기 적층 구조체(40)를 상기 제1 방향으로 가로지를 수 있다. 상기 다수의 선택 라인 분리 패턴(55)의 각각은 상기 연결 영역(EX) 내로 상기 제1 방향으로 연장될 수 있다. 상기 다수의 선택 라인 분리 패턴(55)의 각각은 상기 적층 구조체(40) 내로 상기 제2 방향으로 연장될 수 있다. 일 실시예에서, 상기 다수의 배선층(45) 중 상기 적층 구조체(40)의 상면에 인접한 적어도 하나는 스트링 선택 라인(string selection line; SSL)에 해당될 수 있다. 상기 다수의 선택 라인 분리 패턴(55)의 각각은 상기 다수의 배선층(45) 중 상기 적층 구조체(40)의 상면에 인접한 몇몇을 관통할 수 있다.Each of the plurality of selection
상기 다수의 제1 더미 분리 패턴(55D1)의 각각은 상기 주변 영역(PR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1)의 각각은 상기 몰딩 층(49)을 부분적으로 관통할 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1)은 상기 다수의 선택 라인 분리 패턴(55)과 동일한 물질을 포함할 수 있다. 상기 다수의 선택 라인 분리 패턴(55) 및 상기 다수의 제1 더미 분리 패턴(55D1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(low-K dielectrics), 하이-케이 유전물(high-K dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 다수의 선택 라인 분리 패턴(55) 및 상기 다수의 제1 더미 분리 패턴(55D1)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.Each of the plurality of first dummy separation patterns 55D1 may extend in the second direction into the
상기 제2 방향은 상기 상면들로부터 상기 기판(21)을 향하는 방향에 해당될 수 있다. 상기 제2 방향에 있어서, 상기 다수의 제1 더미 분리 패턴(55D1)의 각각은 상기 다수의 선택 라인 분리 패턴(55)의 각각과 실질적으로 평행할 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1)의 하단들은 상기 다수의 선택 라인 분리 패턴(55)의 하단들과 유사한 레벨에 배치될 수 있다.The second direction may correspond to a direction from the upper surfaces toward the
상기 다수의 제2 더미 분리 패턴(55D2)의 각각은 상기 경계(boundary) 영역(BR) 내에 배치될 수 있다. 상기 다수의 제2 더미 분리 패턴(55D2)은 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 다수의 선택 라인 분리 패턴(55)과 유사한 구성을 포함할 수 있다.Each of the plurality of second dummy separation patterns 55D2 may be disposed in the boundary area BR. The plurality of second dummy separation patterns 55D2 may have a configuration similar to the plurality of first dummy separation patterns 55D1 and the plurality of selection
상기 다수의 셀 채널 구조체(59)의 각각은 상기 셀 영역(CA) 내의 상기 적층 구조체(40) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 셀 채널 구조체(59)의 각각은 상기 적층 구조체(40), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다. 상기 다수의 셀 채널 구조체(59) 상에 상기 다수의 비트 플러그(77)가 배치될 수 있다. 상기 다수의 비트 플러그(77) 상에 상기 다수의 비트 라인(79)이 배치될 수 있다.Each of the plurality of
상기 다수의 제1 더미 채널 구조체(59D1)의 각각은 상기 주변 영역(PR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 중 몇몇은 상기 몰딩 층(49), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 다수의 더미 도전 패턴(34D) 내로 연장될 수 있다. 상기 다수의 제2 더미 채널 구조체(59D2)의 각각은 상기 경계(boundary) 영역(BR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제2 더미 채널 구조체(59D2)의 각각은 상기 몰딩 층(49)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 상기 연결 영역(EX) 내의 상기 몰딩 층(49) 및 상기 적층 구조체(40) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 몇몇은 상기 몰딩 층(49), 상기 적층 구조체(40), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다.Each of the plurality of first dummy channel structures 59D1 may extend in the second direction into the
상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)는 상기 다수의 셀 채널 구조체(59)와 동일한 물질을 포함할 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 상기 다수의 제3 더미 채널 구조체(59D3), 및 상기 다수의 셀 채널 구조체(59)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 제2 방향에 있어서, 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 상기 다수의 셀 채널 구조체(59)의 각각과 실질적으로 평행할 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 하단들은 상기 다수의 셀 채널 구조체(59)의 하단들과 유사한 레벨에 배치될 수 있다.The plurality of first dummy channel structures 59D1, the plurality of second dummy channel structures 59D2, and the plurality of third dummy channel structures 59D3 are made of the same material as the plurality of
일 실시예에서, 상기 다수의 선택 라인 분리 패턴(55), 상기 다수의 제1 더미 분리 패턴(55D1), 상기 다수의 제2 더미 분리 패턴(55D2), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 다수의 제2 더미 채널 구조체(59D2), 상기 다수의 제3 더미 채널 구조체(59D3), 및 상기 다수의 셀 채널 구조체(59)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및/또는 상기 다수의 제1 더미 채널 구조체(59D1)는 다수의 제1 더미 패턴으로 지칭될 수 있다. 상기 다수의 제2 더미 분리 패턴(55D2) 및/또는 상기 다수의 제2 더미 채널 구조체(59D2)는 다수의 제2 더미 패턴으로 지칭될 수 있다.In an embodiment, the plurality of selection
상기 다수의 관통 전극(87)의 각각은 상기 주변 영역(PR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 관통 전극(87)의 각각은 상기 제3 상부 절연층(85), 상기 제2 상부 절연층(83), 상기 제1 상부 절연층(73), 상기 몰딩 층(49), 상기 하부 몰딩 층(39), 상기 제4 하부 절연 층(33), 및 상기 제3 하부 절연 층(31)을 관통하여 다수의 주변 회로 배선(29) 중 선택된 하나에 접촉될 수 있다. 상기 다수의 관통 전극(87)의 각각은 상기 다수의 제1 더미 채널 구조체(59D1) 중 선택된 하나 및 상기 셀 영역(CA) 사이에 배치될 수 있다. 일 실시예에서, 상기 다수의 관통 전극(87)의 각각은 상기 다수의 제1 더미 채널 구조체(59D1) 중 선택된 하나 및 상기 경계(boundary) 영역(BR) 사이에 배치될 수 있다.Each of the plurality of through
도 6은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이고, 도 7 내지 도 9는 상기 반도체 소자들을 설명하기 위하여 도 6의 절단선 3-3' 및 4-4'에 따라 취해진 단면도들이다.6 is a layout for describing semiconductor devices according to an embodiment of the present disclosure, and FIGS. 7 to 9 are taken along cut lines 3-3' and 4-4' of FIG. 6 to describe the semiconductor devices. These are cross-sectional views.
도 6을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 다수의 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 다수의 워드 라인 분리 패턴(75), 다수의 관통 전극(87), 및 다수의 워드 플러그(97)를 포함할 수 있다. 상기 다수의 셀 채널 구조체(59)는 셀 영역(CA) 내에 배치될 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 다수의 관통 전극(87)은 주변 영역(PR) 내에 배치될 수 있다. 상기 다수의 제2 더미 채널 구조체(59D2)는 경계(boundary) 영역(BR) 내에 배치될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)는 연결 영역(EX) 내에 배치될 수 있다.6, a semiconductor device according to an embodiment of the present disclosure includes a plurality of selection
도 7을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 적층 구조체(40), 몰딩 층(49), 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.Referring to FIG. 7, a semiconductor device according to an embodiment of the present disclosure includes a
상기 다수의 제1 더미 채널 구조체(59D1)의 각각은 상기 주변 영역(PR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 중 몇몇은 상기 몰딩 층(49), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 다수의 더미 도전 패턴(34D) 내로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 중 다른 몇몇은 상기 몰딩 층(49)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다. 상기 제2 더미 채널 구조체(59D2)는 상기 경계(boundary) 영역(BR) 내의 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 제2 더미 채널 구조체(59D2)는 상기 몰딩 층(49)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 상기 연결 영역(EX) 내의 상기 몰딩 층(49) 및 상기 적층 구조체(40) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 몇몇은 상기 몰딩 층(49), 상기 적층 구조체(40), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다.Each of the plurality of first dummy channel structures 59D1 may extend in the second direction into the
상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 상기 다수의 제3 더미 채널 구조체(59D3), 및 상기 다수의 셀 채널 구조체(59)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 하단들은 상기 다수의 셀 채널 구조체(59)의 하단들과 유사한 레벨에 배치될 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3) 각각의 수평 폭은 상기 다수의 셀 채널 구조체(59) 각각의 수평 폭과 실질적으로 동일할 수 있다.Top surfaces of the plurality of first dummy channel structures 59D1, the second dummy channel structures 59D2, the plurality of third dummy channel structures 59D3, and the plurality of
도 8을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 하부 적층 구조체(140), 상부 적층 구조체(240), 제1 몰딩 층(149), 제2 몰딩 층(249), 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.Referring to FIG. 8, a semiconductor device according to an embodiment of the present disclosure includes a
상기 하부 적층 구조체(140)는 번갈아 가며 반복적으로 적층된 다수의 제1 절연층(141) 및 다수의 제1 배선층(145)을 포함할 수 있다. 상기 상부 적층 구조체(240)는 번갈아 가며 반복적으로 적층된 다수의 제2 절연층(241) 및 다수의 제2 배선층(245)을 포함할 수 있다. 상기 상부 적층 구조체(240)는 상기 하부 적층 구조체(140) 상에 배치될 수 있다. 상기 하부 적층 구조체(140) 및 상기 상부 적층 구조체(240)는 적층 구조체를 구성할 수 있다. 상기 제2 몰딩 층(249)은 상기 제1 몰딩 층(149) 상에 배치될 수 있다. 상기 제1 몰딩 층(149) 및 상기 제2 몰딩 층(249)은 몰딩 층을 구성할 수 있다. 상기 하부 적층 구조체(140) 및 상기 상부 적층 구조체(240) 사이의 계면과 상기 제1 몰딩 층(149) 및 상기 제2 몰딩 층(249) 사이의 계면은 실질적으로 동일한 평면을 이룰 수 있다.The lower
상기 다수의 셀 채널 구조체(59)의 각각은 상기 상부 적층 구조체(240), 상기 하부 적층 구조체(140), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 중 몇몇은 상기 제2 몰딩 층(249), 상기 제1 몰딩 층(149), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 다수의 더미 도전 패턴(34D) 내로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 중 다른 몇몇은 상기 제2 몰딩 층(249) 및 상기 제1 몰딩 층(149)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다. 상기 제2 더미 채널 구조체(59D2)는 상기 제2 몰딩 층(249) 및 상기 제1 몰딩 층(149)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다.Each of the plurality of
상기 다수의 제3 더미 채널 구조체(59D3) 중 몇몇은 상기 제2 몰딩 층(249), 상기 상부 적층 구조체(240), 상기 하부 적층 구조체(140), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 다른 몇몇은 상기 제2 몰딩 층(249), 상기 제1 몰딩 층(149), 상기 하부 적층 구조체(140), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다.Some of the plurality of third dummy channel structures 59D3 are the
상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 하단들은 상기 다수의 셀 채널 구조체(59)의 하단들과 유사한 레벨에 배치될 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 하단들은 상기 하부 적층 구조체(140) 및 상기 상부 적층 구조체(240) 사이의 계면보다 상기 기판(21)의 상면으로부터 상대적으로 가까울 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3) 각각의 수평 폭은 상기 다수의 셀 채널 구조체(59) 각각의 수평 폭과 실질적으로 동일할 수 있다.Lower ends of the plurality of first dummy channel structures 59D1, the second dummy channel structures 59D2, and the plurality of third dummy channel structures 59D3 are formed with lower ends of the plurality of
도 9를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 하부 적층 구조체(140), 상부 적층 구조체(240), 제1 몰딩 층(149), 제2 몰딩 층(249), 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.Referring to FIG. 9, a semiconductor device according to an embodiment of the present disclosure includes a
상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 하단들은 상기 다수의 제3 더미 채널 구조체(59D3) 및 상기 다수의 셀 채널 구조체(59)의 하단들보다 높은 레벨에 배치될 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 하단들은 상기 다수의 제3 더미 채널 구조체(59D3) 및 상기 다수의 셀 채널 구조체(59)의 하단들보다 상기 기판(21)의 상면으로부터 더 멀리 떨어질 수 있다.Lower ends of the plurality of first dummy channel structures 59D1 and the second dummy channel structures 59D2 are higher than lower ends of the plurality of third dummy channel structures 59D3 and the plurality of
상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 하단들은 상기 하부 적층 구조체(140) 및 상기 상부 적층 구조체(240) 사이의 계면에 인접한 레벨에 배치될 수 있다. 일 실시예에서, 상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 하단들은 상기 하부 적층 구조체(140) 및 상기 상부 적층 구조체(240) 사이의 계면보다 상기 기판(21)의 상면으로부터 상대적으로 가까울 수 있다. 상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 각각은 상기 제2 몰딩 층(249)을 관통하고 상기 제1 몰딩 층(149) 내로 연장될 수 있다.Lower ends of the plurality of first dummy channel structures 59D1 and the second dummy channel structures 59D2 may be disposed at a level adjacent to an interface between the lower
도 10은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이고, 도 11은 상기 반도체 소자들을 설명하기 위하여 도 10의 절단선 5-5' 및 6-6'에 따라 취해진 단면도이다.10 is a layout for describing semiconductor devices according to an embodiment of the present disclosure, and FIG. 11 is a cross-sectional view taken along cut lines 5-5 ′ and 6-6 ′ of FIG. 10 to describe the semiconductor devices.
도 10을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 다수의 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 다수의 워드 라인 분리 패턴(75), 관통 전극(87), 및 다수의 워드 플러그(97)를 포함할 수 있다.Referring to FIG. 10, a semiconductor device according to an embodiment of the present disclosure includes a plurality of selection
도 11을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 적층 구조체(40), 몰딩 층(49), 선택 라인 분리 패턴(55), 다수의 셀 채널 구조체(59), 다수의 제1 더미 채널 구조체(59D1), 제2 더미 채널 구조체(59D2), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.Referring to FIG. 11, a semiconductor device according to an embodiment of the present disclosure includes a
상기 다수의 제1 더미 채널 구조체(59D1) 및 상기 제2 더미 채널 구조체(59D2)의 각각은 상기 다수의 제3 더미 채널 구조체(59D3) 및/또는 상기 다수의 셀 채널 구조체(59)의 각각보다 상대적으로 좁은 폭을 보일 수 있다. 예를들면, 상기 다수의 제1 더미 채널 구조체(59D1)의 각각은 제1 폭(W1)을 가질 수 있다. 상기 제2 더미 채널 구조체(59D2)는 제2 폭(W2)을 가질 수 있다. 상기 다수의 제3 더미 채널 구조체(59D3)의 각각은 제3 폭(W3)을 가질 수 있다. 상기 다수의 셀 채널 구조체(59)의 각각은 제4 폭(W4)을 가질 수 있다. 상기 제1 폭(W1) 및 상기 제2 폭(W2)의 각각은 상기 제3 폭(W3) 또는 상기 제4 폭(W4)보다 좁을 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)과 실질적으로 동일할 수 있다. 상기 제3 폭(W3)은 상기 제4 폭(W4)과 실질적으로 동일할 수 있다.Each of the plurality of first dummy channel structures 59D1 and the second dummy channel structures 59D2 is greater than each of the plurality of third dummy channel structures 59D3 and/or the plurality of
도 12는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃이고, 도 13 및 도 14는 상기 반도체 소자들을 설명하기 위하여 도 12의 절단선 7-7' 및 8-8'에 따라 취해진 단면도들이다.12 is a layout for describing semiconductor devices according to an embodiment of the present disclosure, and FIGS. 13 and 14 are taken along cutting lines 7-7' and 8-8' of FIG. 12 to describe the semiconductor devices. These are cross-sectional views.
도 12를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 다수의 선택 라인 분리 패턴(55), 다수의 제1 더미 분리 패턴(55D1), 다수의 제2 더미 분리 패턴(55D2), 다수의 셀 채널 구조체(59), 다수의 제3 더미 채널 구조체(59D3), 다수의 워드 라인 분리 패턴(75), 관통 전극(87), 및 다수의 워드 플러그(97)를 포함할 수 있다. 상기 다수의 선택 라인 분리 패턴(55)은 셀 영역(CA) 내에 배치될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1)은 주변 영역(PR) 내에 배치될 수 있다. 상기 다수의 제2 더미 분리 패턴(55D2)은 경계(boundary) 영역(BR) 내에 배치될 수 있다.12, a semiconductor device according to an embodiment of the present disclosure includes a plurality of selection
도 13을 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 적층 구조체(40), 몰딩 층(49), 선택 라인 분리 패턴(55), 다수의 제1 더미 분리 패턴(55D1), 제2 더미 분리 패턴(55D2), 다수의 셀 채널 구조체(59), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.Referring to FIG. 13, a semiconductor device according to an embodiment of the present disclosure includes a
상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 각각은 상기 몰딩 층(49) 내로 상기 제2 방향으로 연장될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 각각은 상기 선택 라인 분리 패턴(55)과 동일한 물질을 포함할 수 있다. 상기 선택 라인 분리 패턴(55), 상기 다수의 셀 채널 구조체(59), 상기 다수의 제3 더미 채널 구조체(59D3), 상기 다수의 제1 더미 분리 패턴(55D1), 및 상기 제2 더미 분리 패턴(55D2)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.Each of the plurality of first dummy separation patterns 55D1 and the second dummy separation patterns 55D2 may extend into the
상기 제2 방향은 상기 상면들로부터 상기 기판(21)을 향하는 방향에 해당될 수 있다. 상기 제2 방향에 있어서, 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 각각은 상기 다수의 선택 라인 분리 패턴(55)의 각각과 실질적으로 평행할 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 하단들은 상기 선택 라인 분리 패턴(55)의 하단들과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 하단들은 상기 다수의 셀 채널 구조체(59) 및 상기 다수의 제3 더미 채널 구조체(59D3)의 하단들보다 상기 기판(21)의 상면으로부터 더 멀리 떨어질 수 있다.The second direction may correspond to a direction from the upper surfaces toward the
도 14를 참조하면, 본 개시의 실시예에 따른 반도체 소자는 기판(21), 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 제4 하부 절연 층(33), 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 제2 매립 도전 패턴(37), 지지대(38), 하부 몰딩 층(39), 적층 구조체(40), 몰딩 층(49), 선택 라인 분리 패턴(55), 다수의 제1 더미 분리 패턴(55D1), 제2 더미 분리 패턴(55D2), 다수의 셀 채널 구조체(59), 다수의 제3 더미 채널 구조체(59D3), 제1 상부 절연층(73), 다수의 워드 라인 분리 패턴(75), 다수의 비트 플러그(77), 다수의 비트 라인(79), 제2 상부 절연층(83), 제3 상부 절연층(85), 관통 전극(87), 및 상부 배선(89)을 포함할 수 있다.14, a semiconductor device according to an embodiment of the present disclosure includes a
상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 각각은 상기 선택 라인 분리 패턴(55)보다 큰 폭을 가질 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1)의 각각은 제5 폭(W11)을 가질 수 있다. 상기 제2 더미 분리 패턴(55D2)은 제6 폭(W12)을 가질 수 있다. 상기 선택 라인 분리 패턴(55)은 제7 폭(W13)을 가질 수 있다. 상기 제6 폭(W12)은 상기 제5 폭(W11)과 실질적으로 동일할 수 있다. 상기 제5 폭(W11) 및 상기 제6 폭(W12)의 각각은 상기 제7 폭(W13)보다 넓을 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 하단들은 상기 선택 라인 분리 패턴(55)의 하단보다 낮은 레벨에 배치될 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 제2 더미 분리 패턴(55D2)의 하단들은 상기 선택 라인 분리 패턴(55)의 하단보다 상기 기판(21)의 상면으로부터 상대적으로 가까울 수 있다.Each of the plurality of first dummy separation patterns 55D1 and the second dummy separation patterns 55D2 may have a larger width than the selection
도 15 및 도 16은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 레이아웃들이다.15 and 16 are layouts for describing semiconductor devices according to an embodiment of the present disclosure.
도 15 및 도 16을 참조하면, 다수의 제1 더미 분리 패턴(55D1) 및 다수의 제2 더미 분리 패턴(55D2)의 각각은 다양한 크기, 다양한 형상, 및 다양한 간격을 포함할 수 있다. 예를들면, 상기 다수의 제1 더미 분리 패턴(55D1) 및 상기 다수의 제2 더미 분리 패턴(55D2)의 각각은 바아(Bar) 형상을 포함할 수 있다.15 and 16, each of the plurality of first dummy separation patterns 55D1 and the plurality of second dummy separation patterns 55D2 may have various sizes, various shapes, and various intervals. For example, each of the plurality of first dummy separation patterns 55D1 and the plurality of second dummy separation patterns 55D2 may have a bar shape.
도 17 내지 도 24는 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위하여 도 2의 절단선 1-1' 및 2-2'에 따라 취해진 단면도들이다.17 to 24 are cross-sectional views taken along cut lines 1-1' and 2-2' of FIG. 2 in order to describe methods of forming semiconductor devices according to an embodiment of the present disclosure.
도 17을 참조하면, 셀 영역(CA), 연결 영역(EX), 경계(boundary) 영역(BR), 및 주변 영역(PR)을 갖는 기판(21)이 제공될 수 있다. 상기 기판(21) 상에 제1 하부 절연 층(23), 다수의 트랜지스터(25), 제2 하부 절연 층(27), 다수의 주변 회로 배선(29), 제3 하부 절연 층(31), 및 제4 하부 절연 층(33)이 형성될 수 있다.Referring to FIG. 17, a
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 제1 하부 절연 층(23), 상기 제2 하부 절연 층(27), 상기 제3 하부 절연 층(31), 및 상기 제4 하부 절연 층(33)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 하부 절연 층(23)은 소자 분리 층에 해당될 수 있다. 상기 제1 하부 절연 층(23)은 에스티아이(shallow trench isolation; STI) 방법을 이용하여 형성된 절연 층을 포함할 수 있다. 상기 제3 하부 절연 층(31)은 식각 정지층에 해당될 수 있다. 상기 제3 하부 절연 층(31)은 상기 제4 하부 절연 층(33)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.The
상기 다수의 트랜지스터(25)는 상기 기판(21)의 내부 및/또는 상기 기판(21) 상에 다양한 방법으로 형성될 수 있다. 상기 다수의 트랜지스터(25)는 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(multi-bridge channel transistor; MBC transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(recess channel transistor), 3-D 트랜지스터, 플라나 트랜지스터(planar transistor), 또는 이들의 조합을 포함할 수 있다.The plurality of
상기 제2 하부 절연 층(27)은 상기 제1 하부 절연 층(23) 및 상기 다수의 트랜지스터(25) 상을 덮을 수 있다. 상기 제2 하부 절연 층(27) 상에 상기 제3 하부 절연 층(31) 및 상기 제4 하부 절연 층(33)이 차례로 형성될 수 있다. 상기 다수의 주변 회로 배선(29)은 상기 제2 하부 절연 층(27), 상기 제3 하부 절연 층(31), 및 상기 제4 하부 절연 층(33) 내에 형성될 수 있다. 상기 다수의 주변 회로 배선(29)은 상기 다수의 트랜지스터(25)에 접속될 수 있다. 상기 다수의 주변 회로 배선(29)은 다양한 모양을 갖는 수평 배선 및 수직 배선을 포함할 수 있다. 상기 다수의 트랜지스터(25) 및 상기 다수의 주변 회로 배선(29)은 주변 회로를 구성할 수 있다.The second lower insulating
도 18을 참조하면, 상기 제4 하부 절연 층(33) 상에 제1 매립 도전 패턴(34), 다수의 더미 도전 패턴(34D), 소스 몰드 층(35), 지지대(38), 및 하부 몰딩 층(39)이 형성될 수 있다.18, a first buried
상기 제1 매립 도전 패턴(34)은 상기 셀 영역(CA) 내에 형성될 수 있다. 상기 제1 매립 도전 패턴(34)은 상기 연결 영역(EX) 내에 연장될 수 있다. 상기 제1 매립 도전 패턴(34)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 제1 매립 도전 패턴(34)은 폴리실리콘을 포함할 수 있다. 상기 다수의 더미 도전 패턴(34D)은 상기 주변 영역(PR) 내에 형성될 수 있다. 상기 다수의 더미 도전 패턴(34D)은 상기 제1 매립 도전 패턴(34)과 동일한 물질을 포함할 수 있다.The first buried
상기 소스 몰드 층(35)은 상기 제1 매립 도전 패턴(34) 및 상기 다수의 더미 도전 패턴(34D) 상에 형성될 수 있다. 일 실시예에서, 상기 소스 몰드 층(35)은 한 쌍의 실리콘 산화물 층 사이의 실리콘 질화물 층을 포함할 수 있다. 상기 지지대(38)는 상기 소스 몰드 층(35) 상을 덮을 수 있다. 상기 지지대(38)의 일부분은 상기 소스 몰드 층(35)을 관통하여 상기 제1 매립 도전 패턴(34) 상에 접촉될 수 있다. 상기 지지대(38)는 폴리실리콘을 포함할 수 있다.The
상기 하부 몰딩 층(39)은 상기 제1 매립 도전 패턴(34) 및 상기 다수의 더미 도전 패턴(34D) 사이에 형성될 수 있다. 상기 제1 매립 도전 패턴(34), 상기 다수의 더미 도전 패턴(34D), 상기 소스 몰드 층(35), 상기 지지대(38), 및 상기 하부 몰딩 층(39)을 형성하는 것은 다수의 박막 형성 공정, 다수의 패터닝 공정, 및 평탄화 공정을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합을 포함할 수 있다. 상기 지지대(38) 및 상기 하부 몰딩 층(39)의 상면들은 실질적으로 동일한 평면상에 노출될 수 있다.The
도 19를 참조하면, 상기 지지대(38) 및 상기 하부 몰딩 층(39) 상에 예비 적층 구조체(40T) 및 몰딩 층(49)이 형성될 수 있다. 상기 예비 적층 구조체(40T)는 번갈아 가며 반복적으로 적층된 다수의 절연층(41) 및 다수의 희생층(43)을 포함할 수 있다.Referring to FIG. 19, a
상기 예비 적층 구조체(40T)는 상기 셀 영역(CA) 내에 형성될 수 있다. 상기 예비 적층 구조체(40T)는 상기 연결 영역(EX) 내에 연장될 수 있다. 상기 몰딩 층(49)은 상기 경계(boundary) 영역(BR) 및 상기 주변 영역(PR) 내에 형성될 수 있다. 상기 몰딩 층(49)은 상기 연결 영역(EX) 내의 상기 예비 적층 구조체(40T) 상에 연장될 수 있다. 상기 다수의 희생층(43)은 상기 다수의 절연층(41)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 다수의 절연층(41)은 실리콘 산화물을 포함할 수 있으며, 상기 다수의 희생층(43)은 실리콘 질화물을 포함할 수 있다. 상기 몰딩 층(49)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 예를들면, 상기 몰딩 층(49)은 테트라 에틸 오르토 실리케이트(Tetraethylorthosilicate; TEOS) 를 사용하여 형성된 실리콘 산화물 층을 포함할 수 있다.The
도 20을 참조하면, 상기 예비 적층 구조체(40T) 및 상기 몰딩 층(49) 상에 마스크 패턴(52)이 형성될 수 있다. 상기 마스크 패턴(52)을 식각 마스크로 이용하여 선택 라인 분리 트렌치(54) 및 다수의 더미 선택 라인 분리 트렌치(54D)가 형성될 수 있다. 상기 선택 라인 분리 트렌치(54)는 상기 예비 적층 구조체(40T)를 부분적으로 관통할 수 있다. 상기 다수의 더미 선택 라인 분리 트렌치(54D)는 상기 몰딩 층(49)을 부분적으로 관통할 수 있다.Referring to FIG. 20, a
도 21을 참조하면, 상기 선택 라인 분리 트렌치(54) 내에 선택 라인 분리 패턴(55) 및 상기 다수의 더미 선택 라인 분리 트렌치(54D) 내에 다수의 제1 더미 분리 패턴(55D1)이 형성될 수 있다. 상기 선택 라인 분리 패턴(55) 및 상기 다수의 제1 더미 분리 패턴(55D1)은 동시에 형성된 동일한 물질을 포함할 수 있다. 예를들면, 상기 선택 라인 분리 패턴(55) 및 상기 다수의 제1 더미 분리 패턴(55D1)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 선택 라인 분리 패턴(55)은 상기 다수의 희생층(43) 중 상기 예비 적층 구조체(40T)의 상면에 인접한 적어도 하나를 관통할 수 있다.Referring to FIG. 21, a selection
도 22를 참조하면, 패터닝 공정을 이용하여 다수의 셀 채널 홀(57) 및 다수의 더미 채널 홀(57D1, 57D2, 57D3)이 형성될 수 있다. 상기 다수의 더미 채널 홀(57D1, 57D2, 57D3)은 다수의 제1 더미 채널 홀(57D1), 제2 더미 채널 홀(57D2), 및 다수의 제3 더미 채널 홀(57D3)을 포함할 수 있다. 일 실시예에서, 상기 다수의 셀 채널 홀(57) 및 상기 다수의 더미 채널 홀(57D1, 57D2, 57D3)을 형성하기 전에, 상기 마스크 패턴(52), 상기 선택 라인 분리 패턴(55), 및 상기 다수의 제1 더미 분리 패턴(55D1) 상에 다른 마스크 패턴이 추가적으로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.Referring to FIG. 22, a plurality of cell channel holes 57 and a plurality of dummy channel holes 57D1, 57D2, and 57D3 may be formed using a patterning process. The plurality of dummy channel holes 57D1, 57D2, and 57D3 may include a plurality of first dummy channel holes 57D1, a second dummy channel hole 57D2, and a plurality of third dummy channel holes 57D3. . In an embodiment, before forming the plurality of cell channel holes 57 and the plurality of dummy channel holes 57D1, 57D2, 57D3, the
상기 다수의 셀 채널 홀(57)의 각각은 상기 셀 영역(CA) 내의 상기 예비 적층 구조체(40T), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다. 상기 다수의 제1 더미 채널 홀(57D1) 의 각각은 상기 주변 영역(PR) 내의 상기 몰딩 층(49), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 다수의 더미 도전 패턴(34D) 내로 연장될 수 있다. 상기 제2 더미 채널 홀(57D2)은 상기 경계(boundary) 영역(BR) 내의 상기 몰딩 층(49)을 관통하고 상기 하부 몰딩 층(39) 내로 연장될 수 있다. 상기 다수의 제3 더미 채널 홀(57D3)의 몇몇은 상기 연결 영역(EX) 내의 상기 몰딩 층(49), 상기 적층 구조체(40), 상기 지지대(38), 및 상기 소스 몰드 층(35)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장될 수 있다.Each of the plurality of cell channel holes 57 passes through the
도 23을 참조하면, 상기 다수의 셀 채널 홀(57) 내에 다수의 셀 채널 구조체(59), 상기 다수의 제1 더미 채널 홀(57D1) 내에 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 홀(57D2) 내에 제2 더미 채널 구조체(59D2), 그리고 상기 다수의 제3 더미 채널 홀(57D3) 내에 다수의 제3 더미 채널 구조체(59D3)가 형성될 수 있다. 상기 다수의 셀 채널 구조체(59), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)는 동시에 형성된 동일한 물질을 포함할 수 있다.Referring to FIG. 23, a plurality of
상기 마스크 패턴(52)을 제거하여 상기 예비 적층 구조체(40T), 상기 몰딩 층(49), 상기 선택 라인 분리 패턴(55), 상기 다수의 제1 더미 분리 패턴(55D1), 상기 다수의 셀 채널 구조체(59), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 상면들이 노출될 수 있다. 상기 예비 적층 구조체(40T), 상기 몰딩 층(49), 상기 선택 라인 분리 패턴(55), 상기 다수의 제1 더미 분리 패턴(55D1), 상기 다수의 셀 채널 구조체(59), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다.By removing the
상기 몰딩 층(49), 상기 선택 라인 분리 패턴(55), 및 상기 다수의 셀 채널 구조체(59)를 형성하는 공정은 다수의 열처리 공정을 포함할 수 있다. 상기 다수의 제1 더미 분리 패턴(55D1), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3)는 상기 몰딩 층(49) 및 상기 몰딩 층(49)의 주변에서 발생하는 가스를 배출하는 통로의 역할을 할 수 있다.A process of forming the
도 24를 참조하면, 상기 소스 몰드 층(35)을 부분적으로 제거하고 제2 매립 도전 패턴(37)이 형성될 수 있다. 상기 제2 매립 도전 패턴(37)은 대체 도전성 라인(replacement conductive line)으로 지칭될 수 있다. 상기 제2 매립 도전 패턴(37)은 상기 셀 영역(CA) 내에 형성될 수 있다. 상기 제2 매립 도전 패턴(37)은 상기 연결 영역(EX) 내로 연장될 수 있다. 상기 주변 영역(PR) 내의 상기 다수의 더미 도전 패턴(34D) 및 상기 지지대(38) 사이에 상기 소스 몰드 층(35)이 보존될 수 있다. 상기 제2 매립 도전 패턴(37)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.Referring to FIG. 24, the
상기 다수의 희생층(43)을 제거하고 다수의 배선층(45)이 형성될 수 있다. 상기 다수의 배선층(45)은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 배선층(45)은 Ti, TiN, Ta, TaN, W, WN, 또는 이들의 조합을 포함할 수 있다. 번갈아 가며 반복적으로 적층된 상기 다수의 절연층(41) 및 상기 다수의 배선층(45)은 적층 구조체(40)를 구성할 수 있다.The plurality of
상기 적층 구조체(40), 상기 지지대(38), 및 상기 제2 매립 도전 패턴(37)을 관통하고 상기 제1 매립 도전 패턴(34) 내로 연장된 다수의 워드 라인 분리 패턴(75)이 형성될 수 있다. 상기 다수의 워드 라인 분리 패턴(75), 상기 적층 구조체(40), 상기 선택 라인 분리 패턴(55), 상기 다수의 셀 채널 구조체(59), 상기 몰딩 층(49), 상기 다수의 제1 더미 분리 패턴(55D1), 상기 다수의 제1 더미 채널 구조체(59D1), 상기 제2 더미 채널 구조체(59D2), 및 상기 다수의 제3 더미 채널 구조체(59D3) 상에 제1 상부 절연층(73)이 형성될 수 있다. 상기 다수의 워드 라인 분리 패턴(75) 및 상기 제1 상부 절연층(73)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.A plurality of word
도 1을 다시 한번 참조하면, 상기 제1 상부 절연층(73)을 관통하여 상기 다수의 셀 채널 구조체(59)에 접촉된 다수의 비트 플러그(77)가 형성될 수 있다. 상기 제1 상부 절연층(73) 상에 제2 상부 절연층(83) 및 다수의 비트 라인(79)이 형성될 수 있다. 상기 다수의 비트 라인(79)은 상기 다수의 비트 플러그(77)에 접촉될 수 있다. 상기 제2 상부 절연층(83) 상에 제3 상부 절연층(85)이 형성될 수 있다. 상기 제3 상부 절연층(85), 상기 제2 상부 절연층(83), 상기 제1 상부 절연층(73), 상기 몰딩 층(49), 상기 하부 몰딩 층(39), 상기 제4 하부 절연 층(33), 및 상기 제3 하부 절연 층(31)을 관통하여 다수의 주변 회로 배선(29) 중 선택된 하나에 접촉된 관통 전극(87)이 형성될 수 있다. 상기 제3 상부 절연층(85) 상에 상부 배선(89)이 형성될 수 있다. 상기 상부 배선(89)은 상기 관통 전극(87)에 접촉될 수 있다.Referring to FIG. 1 again, a plurality of bit plugs 77 may be formed through the first upper insulating
상기 다수의 비트 플러그(77), 상기 다수의 비트 라인(79), 상기 관통 전극(87), 및 상기 상부 배선(89)의 각각은 금속, 금속질화물, 금속산화물, 금속실리사이드, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 제2 상부 절연층(83) 및 상기 제3 상부 절연층(85)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.Each of the plurality of bit plugs 77, the plurality of
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.As described above, embodiments according to the present disclosure have been described with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains will be implemented in other specific forms without changing the technical spirit or essential features. You will understand that you can. It should be understood that the embodiments described above are illustrative in all respects and not limiting.
21: 기판
23, 27, 31, 33: 하부 절연 층
25: 트랜지스터
29: 주변 회로 배선
34: 제1 매립 도전 패턴
34D: 더미 도전 패턴
35: 소스 몰드 층
37: 제2 매립 도전 패턴
38: 지지대
39: 하부 몰딩 층
40, 140, 240: 적층 구조체
40T: 예비 적층 구조체
41, 141, 241: 절연층
43: 희생층
45, 145, 245: 배선층
49, 149, 249: 몰딩 층
52: 마스크 패턴
54: 선택 라인 분리 트렌치
54D: 더미 선택 라인 분리 트렌치
55: 선택 라인 분리 패턴
55D1, 55D2: 더미 분리 패턴
57: 셀 채널 홀
57D1, 57D2, 57D3: 더미 채널 홀
59: 셀 채널 구조체
59D1, 59D2, 59D3: 더미 채널 구조체
61: 코어 패턴
62: 채널 층
63: 터널 절연 층
64: 전하 저장 층
65: 블로킹 층
66: 정보 저장 패턴
67: 비트 패드
73, 83, 85: 상부 절연층
75: 워드 라인 분리 패턴
77: 비트 플러그
79: 비트 라인
87: 관통 전극
89: 상부 배선
97: 워드 플러그
CA: 셀 영역
EX: 연결 영역
BR: 경계(boundary) 영역
PR: 주변 영역21:
25: transistor 29: peripheral circuit wiring
34: first buried
35: source mold layer 37: second buried conductive pattern
38: support 39: lower molding layer
40, 140, 240:
41, 141, 241: insulating layer 43: sacrificial layer
45, 145, 245: wiring
52: mask pattern 54: selection line separation trench
54D: dummy selection line separation trench 55: selection line separation pattern
55D1, 55D2: dummy separation pattern 57: cell channel hole
57D1, 57D2, 57D3: dummy channel hole 59: cell channel structure
59D1, 59D2, 59D3: dummy channel structure
61: core pattern 62: channel layer
63: tunnel insulating layer 64: charge storage layer
65: blocking layer 66: information storage pattern
67:
75: word line separation pattern 77: bit plug
79: bit line 87: through electrode
89: upper wiring 97: word plug
CA: cell area EX: connection area
BR: boundary area PR: peripheral area
Claims (20)
상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체;
상기 기판 상의 상기 주변 영역 및 상기 경계 영역 내에 배치된 몰딩 층;
상기 적층 구조체 내로 연장된 선택 라인 분리 패턴;
상기 적층 구조체를 관통하는 셀 채널 구조체; 및
상기 주변 영역 내에 상기 몰딩 층 내로 연장된 다수의 제1 더미 패턴을 포함하되,
상기 다수의 제1 더미 패턴, 상기 선택 라인 분리 패턴, 및 상기 셀 채널 구조체의 상면들은 동일한 평면을 이루고,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 다수의 제1 더미 패턴 중 적어도 하나는 상기 선택 라인 분리 패턴 또는 상기 셀 채널 구조체와 평행한 반도체 소자.A substrate having a cell region, a peripheral region, and a boundary region between the cell region and the peripheral region;
A laminate structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate;
A molding layer disposed in the peripheral area and the boundary area on the substrate;
A selection line separation pattern extending into the stacked structure;
A cell channel structure penetrating the stacked structure; And
Including a plurality of first dummy patterns extending into the molding layer in the peripheral area,
Top surfaces of the plurality of first dummy patterns, the selection line separation pattern, and the cell channel structure form the same plane,
In a direction from the upper surfaces toward the substrate, at least one of the plurality of first dummy patterns is parallel to the selection line separation pattern or the cell channel structure.
상기 다수의 제1 더미 패턴은 제1 더미 채널 구조체를 포함하되,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제1 더미 채널 구조체는 상기 셀 채널 구조체와 평행하고,
상기 셀 채널 구조체 및 상기 제1 더미 채널 구조체의 각각은
채널 층;
상기 채널 층의 외측에 배치된 터널 절연 층;
상기 터널 절연 층의 외측에 배치된 전하 저장 층; 및
상기 전하 저장 층의 외측에 배치된 블로킹 층을 포함하는 반도체 소자.The method of claim 1,
The plurality of first dummy patterns include a first dummy channel structure,
In a direction from the upper surfaces toward the substrate, the first dummy channel structure is parallel to the cell channel structure,
Each of the cell channel structure and the first dummy channel structure
Channel layer;
A tunnel insulating layer disposed outside the channel layer;
A charge storage layer disposed outside the tunnel insulating layer; And
A semiconductor device comprising a blocking layer disposed outside the charge storage layer.
상기 주변 영역 내의 상기 몰딩 층을 관통하고, 상기 제1 더미 채널 구조체 및 상기 셀 영역 사이에 배치된 관통 전극을 더 포함하는 반도체 소자.The method of claim 2,
The semiconductor device further includes a through electrode penetrating the molding layer in the peripheral region and disposed between the first dummy channel structure and the cell region.
상기 다수의 제1 더미 패턴은 제1 더미 분리 패턴을 포함하되,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제1 더미 분리 패턴은 상기 선택 라인 분리 패턴과 평행한 반도체 소자.The method of claim 1,
The plurality of first dummy patterns include a first dummy separation pattern,
In a direction from the top surfaces toward the substrate, the first dummy separation pattern is parallel to the selection line separation pattern.
상기 경계 영역 내에 상기 몰딩 층 내로 연장된 다수의 제2 더미 패턴을 더 포함하되,
상기 다수의 제1 더미 패턴, 상기 다수의 제2 더미 패턴, 상기 선택 라인 분리 패턴, 및 상기 셀 채널 구조체의 상면들은 동일한 평면을 이루고,
상기 다수의 제2 더미 패턴 중 적어도 하나는 제2 더미 분리 패턴 또는 제2 더미 채널 구조체를 포함하고,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제2 더미 분리 패턴은 상기 선택 라인 분리 패턴과 평행하고, 상기 제2 더미 채널 구조체는 상기 셀 채널 구조체와 평행한 반도체 소자.The method of claim 1,
Further comprising a plurality of second dummy patterns extending into the molding layer in the boundary region,
Top surfaces of the plurality of first dummy patterns, the plurality of second dummy patterns, the selection line separation pattern, and the cell channel structure form the same plane,
At least one of the plurality of second dummy patterns includes a second dummy separation pattern or a second dummy channel structure,
In a direction from the upper surfaces toward the substrate, the second dummy separation pattern is parallel to the selection line separation pattern, and the second dummy channel structure is parallel to the cell channel structure.
상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체;
상기 기판 상의 상기 주변 영역 및 상기 경계 영역 내에 배치된 몰딩 층;
상기 적층 구조체를 관통하는 셀 채널 구조체; 및
상기 주변 영역 내에 상기 몰딩 층 내로 연장된 제1 더미 채널 구조체를 포함하되,
상기 제1 더미 채널 구조체 및 상기 셀 채널 구조체의 상면들은 동일한 평면을 이루고,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제1 더미 채널 구조체는 상기 셀 채널 구조체와 평행한 반도체 소자.A substrate having a cell region, a peripheral region, and a boundary region between the cell region and the peripheral region;
A laminate structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate;
A molding layer disposed in the peripheral area and the boundary area on the substrate;
A cell channel structure penetrating the stacked structure; And
Including a first dummy channel structure extending into the molding layer in the peripheral region,
Top surfaces of the first dummy channel structure and the cell channel structure form the same plane,
In a direction from the top surfaces toward the substrate, the first dummy channel structure is parallel to the cell channel structure.
상기 제1 더미 채널 구조체의 하단은 상기 셀 채널 구조체의 하단보다 상기 기판의 상면으로부터 더 멀리 떨어진 반도체 소자.The method of claim 6,
A semiconductor device in which a lower end of the first dummy channel structure is farther from an upper surface of the substrate than a lower end of the cell channel structure.
상기 제1 더미 채널 구조체는 상기 셀 채널 구조체보다 좁은 폭을 갖는 반도체 소자.The method of claim 6,
The first dummy channel structure is a semiconductor device having a narrower width than the cell channel structure.
상기 적층 구조체는
다수의 하부 절연 층 및 다수의 하부 배선 층이 번갈아 가며 적층된 하부 적층 구조체; 및
상기 하부 적층 구조체 상에 배치되고 다수의 상부 절연 층 및 다수의 상부 배선 층이 번갈아 가며 적층된 상부 적층 구조체를 포함하는 반도체 소자.The method of claim 6,
The laminated structure is
A lower stack structure in which a plurality of lower insulating layers and a plurality of lower wiring layers are alternately stacked; And
A semiconductor device comprising an upper stacked structure disposed on the lower stacked structure and stacked alternately with a plurality of upper insulating layers and a plurality of upper wiring layers.
상기 제1 더미 채널 구조체의 하단은 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면에 인접한 레벨에 배치된 반도체 소자.The method of claim 9,
A lower end of the first dummy channel structure is disposed at a level adjacent to an interface between the lower stacked structure and the upper stacked structure.
상기 제1 더미 채널 구조체의 하단은 상기 하부 적층 구조체 및 상기 상부 적층 구조체 사이의 계면보다 상기 기판의 상면으로부터 상대적으로 가까운 반도체 소자.The method of claim 9,
A semiconductor device having a lower end of the first dummy channel structure relatively closer to an upper surface of the substrate than an interface between the lower stacked structure and the upper stacked structure.
상기 제1 더미 채널 구조체 및 상기 셀 채널 구조체의 각각은
채널 층;
상기 채널 층의 외측에 배치된 터널 절연 층;
상기 터널 절연 층의 외측에 배치된 전하 저장 층; 및
상기 전하 저장 층의 외측에 배치된 블로킹 층을 포함하는 반도체 소자.The method of claim 6,
Each of the first dummy channel structure and the cell channel structure
Channel layer;
A tunnel insulating layer disposed outside the channel layer;
A charge storage layer disposed outside the tunnel insulating layer; And
A semiconductor device comprising a blocking layer disposed outside the charge storage layer.
상기 경계 영역 내의 상기 몰딩 층 내로 연장된 제2 더미 채널 구조체를 더 포함하는 반도체 소자.The method of claim 6,
The semiconductor device further comprising a second dummy channel structure extending into the molding layer in the boundary region.
상기 제2 더미 채널 구조체, 상기 제1 더미 채널 구조체, 및 상기 셀 채널 구조체의 상면들은 동일한 평면을 이루는 반도체 소자.The method of claim 13,
A semiconductor device in which upper surfaces of the second dummy channel structure, the first dummy channel structure, and the cell channel structure form the same plane.
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 제2 더미 채널 구조체는 상기 셀 채널 구조체와 평행한 반도체 소자.The method of claim 13,
In a direction from the upper surfaces toward the substrate, the second dummy channel structure is parallel to the cell channel structure.
상기 주변 영역 내의 상기 몰딩 층을 관통하고, 상기 제1 더미 채널 구조체 및 상기 셀 영역 사이에 배치된 관통 전극을 더 포함하는 반도체 소자.The method of claim 6,
The semiconductor device further includes a through electrode penetrating the molding layer in the peripheral region and disposed between the first dummy channel structure and the cell region.
상기 기판은 상기 셀 영역 및 상기 경계 영역 사이에 배치되고 상기 셀 영역에 연속된 연결 영역을 더 포함하고,
상기 적층 구조체는 상기 연결 영역 내에 연장되고,
상기 몰딩 층은 상기 연결 영역 내의 상기 적층 구조체 상에 연장되며,
상기 연결 영역 내의 상기 몰딩 층 및 상기 적층 구조체를 관통하는 제3 더미 채널 구조체를 더 포함하는 반도체 소자.The method of claim 6,
The substrate further includes a connection region disposed between the cell region and the boundary region and continuous to the cell region,
The laminated structure extends within the connection region,
The molding layer extends on the laminated structure in the connection region,
A semiconductor device further comprising a third dummy channel structure penetrating the molding layer and the stacked structure in the connection region.
상기 기판 상의 상기 셀 영역 내에 다수의 절연 층 및 다수의 배선 층이 번갈아 가며 적층된 적층 구조체;
상기 기판 상의 상기 주변 영역 내에 배치된 몰딩 층;
상기 적층 구조체 내로 연장된 선택 라인 분리 패턴;
상기 적층 구조체를 관통하는 셀 채널 구조체; 및
상기 몰딩 층 내로 연장된 더미 분리 패턴을 포함하되,
상기 더미 분리 패턴 및 상기 선택 라인 분리 패턴의 상면들은 동일한 평면을 이루고,
상기 상면들로부터 상기 기판을 향하는 방향에 있어서, 상기 더미 분리 패턴은 상기 선택 라인 분리 패턴과 평행한 반도체 소자.A substrate having a cell region and a peripheral region;
A laminate structure in which a plurality of insulating layers and a plurality of wiring layers are alternately stacked in the cell region on the substrate;
A molding layer disposed in the peripheral area on the substrate;
A selection line separation pattern extending into the stacked structure;
A cell channel structure penetrating the stacked structure; And
Including a dummy separation pattern extending into the molding layer,
Top surfaces of the dummy separation pattern and the selection line separation pattern form the same plane,
In a direction from the upper surfaces toward the substrate, the dummy separation pattern is parallel to the selection line separation pattern.
상기 더미 분리 패턴의 하단은 상기 선택 라인 분리 패턴보다 상기 기판의 상면으로부터 상대적으로 가까운 반도체 소자.The method of claim 18,
A semiconductor device having a lower end of the dummy separation pattern relatively closer to the upper surface of the substrate than the selection line separation pattern.
상기 더미 분리 패턴은 상기 선택 라인 분리 패턴보다 큰 폭을 갖는 반도체 소자.The method of claim 18,
The dummy separation pattern has a larger width than the selection line separation pattern.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022265812A1 (en) * | 2021-06-16 | 2022-12-22 | Micron Technology, Inc. | Microelectronic devices, and related memory devices and electronic systems |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210036134A (en) * | 2019-09-25 | 2021-04-02 | 에스케이하이닉스 주식회사 | Semiconductor device and manufacturing method thereof |
| JP2021150602A (en) * | 2020-03-23 | 2021-09-27 | キオクシア株式会社 | Memory device and method for manufacturing memory device |
| KR20210158449A (en) * | 2020-06-23 | 2021-12-31 | 삼성전자주식회사 | Semiconductor devices |
| WO2022047722A1 (en) * | 2020-09-04 | 2022-03-10 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices having isolation structure for source select gate line and methods for forming thereof |
| KR20220145969A (en) * | 2021-04-22 | 2022-11-01 | 삼성디스플레이 주식회사 | Display device and tiled display device |
| WO2023070637A1 (en) * | 2021-10-31 | 2023-05-04 | Yangtze Memory Technologies Co., Ltd. | Memory devices having vertical transistors and stacked storage units and methods for forming thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160049423A1 (en) * | 2014-08-12 | 2016-02-18 | Dongchul Yoo | Semiconductor device and method of fabricating the same |
| US20160365357A1 (en) * | 2015-01-30 | 2016-12-15 | Chaeho Kim | Semiconductor memory device and method of fabricating the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5253875B2 (en) | 2008-04-28 | 2013-07-31 | 株式会社東芝 | Nonvolatile semiconductor memory device and manufacturing method thereof |
| KR101502585B1 (en) | 2008-10-09 | 2015-03-24 | 삼성전자주식회사 | Vertical type semiconductor device and forming method of the same |
| US9230987B2 (en) | 2014-02-20 | 2016-01-05 | Sandisk Technologies Inc. | Multilevel memory stack structure and methods of manufacturing the same |
| KR102192539B1 (en) | 2014-05-21 | 2020-12-18 | 삼성전자주식회사 | Semiconductor Device and program method of the same |
| KR102393976B1 (en) * | 2015-05-20 | 2022-05-04 | 삼성전자주식회사 | Semiconductor memory devices |
| KR102611438B1 (en) | 2016-01-07 | 2023-12-08 | 삼성전자주식회사 | Semiconductor memory device |
| KR102535855B1 (en) | 2016-02-01 | 2023-05-24 | 에스케이하이닉스 주식회사 | Semiconductor device |
| US9576967B1 (en) | 2016-06-30 | 2017-02-21 | Sandisk Technologies Llc | Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings |
| KR20180014984A (en) | 2016-08-02 | 2018-02-12 | 에스케이하이닉스 주식회사 | Semiconductor device and manufacturing method thereof |
| KR20180061554A (en) * | 2016-11-29 | 2018-06-08 | 삼성전자주식회사 | Three-dimensional semiconductor memory device |
| KR102343847B1 (en) * | 2017-04-25 | 2021-12-28 | 삼성전자주식회사 | Three dimensional semiconductor memory device |
| US20180337140A1 (en) | 2017-05-22 | 2018-11-22 | Macronix International Co., Ltd. | 3d integrated circuit device having a buttress structure for resisting deformation |
| JP6945388B2 (en) | 2017-08-23 | 2021-10-06 | 東京エレクトロン株式会社 | Etching method and etching processing equipment |
| CN107658311B (en) * | 2017-08-28 | 2018-12-14 | 长江存储科技有限责任公司 | Three-dimensional storage |
| KR102452612B1 (en) | 2017-09-11 | 2022-10-11 | 삼성전자주식회사 | Semiconductor memory devices and methods of fabricating the same |
| CN112951838B (en) * | 2018-07-20 | 2023-05-19 | 长江存储科技有限责任公司 | Three-dimensional memory device |
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2020
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160049423A1 (en) * | 2014-08-12 | 2016-02-18 | Dongchul Yoo | Semiconductor device and method of fabricating the same |
| US20160365357A1 (en) * | 2015-01-30 | 2016-12-15 | Chaeho Kim | Semiconductor memory device and method of fabricating the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2022265812A1 (en) * | 2021-06-16 | 2022-12-22 | Micron Technology, Inc. | Microelectronic devices, and related memory devices and electronic systems |
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