KR20200145651A - Integrated circuit with buried power rail and methods of manufacturing the same - Google Patents

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Abstract

According to one embodiment of the present disclosure, a method for manufacturing an integrated circuit may comprise the steps of: forming a first insulating layer on an upper surface of a first semiconductor substrate; forming a plurality of power rail trenches in an upper surface of the first insulating layer; forming power rails buried in the plurality of power rail trenches; forming a second insulating layer on the upper surface of the first insulating layer and upper surfaces of the buried power rails; forming a third insulating layer on a donor wafer; bonding the third insulating layer and the second insulating layer; and forming a plurality of active semiconductor elements, vias, and metal wires on or in the donor wafer. The buried power rails may be sealed by the first insulating layer and the second insulating layer. The buried power rails may be disposed below the plurality of active semiconductor elements.

Description

매립된 파워 레일을 포함하는 집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT WITH BURIED POWER RAIL AND METHODS OF MANUFACTURING THE SAME}Integrated circuit including a buried power rail, and a manufacturing method thereof {INTEGRATED CIRCUIT WITH BURIED POWER RAIL AND METHODS OF MANUFACTURING THE SAME}

본 개시는 일반적으로 매립된 파워 레일을 갖는 집적 회로들 및 그 제조 방법들에 관한 것이다.The present disclosure generally relates to integrated circuits having a buried power rail and methods of making the same.

파워는 파워 전달 네트워크 (PDN)에 의해 반도체 칩에 공급된다. 파워 전달 네트워크 (PDN)는 능동 반도체 소자들 내의 개별 소자들 (예를 들어, p-형 전계 효과 트랜지스터 (pFET), n-형 전계 효과 트랜지스터 (nFETS), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로들)에 파워를 전달하기 위한 칩의 VDD/VSS 단자들과 연결된 일련의 비아들 및 전도체들을 포함한다. Power is supplied to the semiconductor chip by a power delivery network (PDN). The power transfer network (PDN) consists of discrete elements within active semiconductor devices (e.g., p-type field effect transistors (pFETs), n-type field effect transistors (nFETS), inverters, NAND gates, NOR gates, flip-flops). , And/or other logic circuits) a series of vias and conductors connected to the VDD/VSS terminals of the chip.

관련 기술의 반도체 칩에서, 파워 분배 네트워크 (PDN)는 능동 반도체 소자들 위의 반도체 칩의 후단 공정 (BEOL, back-end-of-line) 층 내에서 일련의 비아들 및 배선들에 의해 개별 능동 반도체 소자들과 연결된다. 예를 들어, 일부 관련 기술의 반도체 칩들에서, 파워 분배 네트워크 (PDN)는 후단 공정 (BEOL) 층 내의 금속 라인 2 (M2) 또는 금속 라인 1 (M1)에 연결된다. 그러나 칩 스케일링이 소자 밀도를 높이기 위해 증가함에 따라, 능동 반도체 소자들 및 배선들의 크기가 감소하여 후반 공정(BEOL) 회로 배선 설계에 부담이 발생한다. 후단 공정 (BEOL) 회로 배선 설계에서 이러한 부담은 일렉트로 마이그레이션 (EM) 및 전압 (IR) 강하로 인한 신뢰성 문제를 야기 할 수 있다.In the related art semiconductor chip, the power distribution network (PDN) is a separate active by a series of vias and wirings in the back-end-of-line (BEOL) layer of the semiconductor chip over active semiconductor devices. It is connected to semiconductor devices. For example, in some related art semiconductor chips, a power distribution network (PDN) is connected to metal line 2 (M2) or metal line 1 (M1) in a post process (BEOL) layer. However, as chip scaling increases in order to increase device density, the sizes of active semiconductor devices and wires decrease, resulting in a burden on the design of the BEOL circuit wiring. In post-process (BEOL) circuit wiring designs, this burden can lead to reliability issues due to electromigration (EM) and voltage (IR) drops.

본 개시의 실시예들이 해결하고자 하는 과제는 매립된 파워 레일을 갖는 집적 회로 및 매립된 파워 레일을 갖는 집적 회로를 제조하는 다양한 방법을 제공하는 것이다.A problem to be solved by embodiments of the present disclosure is to provide an integrated circuit having a buried power rail and various methods of manufacturing an integrated circuit having a buried power rail.

본 개시의 실시예들이 해결하고자 하는 다양한 과제들이 본문 내에서 구체적으로 언급될 것이다.Various problems to be solved by the embodiments of the present disclosure will be specifically mentioned in the text.

이 요약은 아래의 상세한 설명에서 추가로 설명되는 개념의 선택을 소개하기 위해 제공된다. 이 요약은 본 발명의 특징의 핵심 또는 필수적 특징을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하는데 사용되도록 의도되지 않았다. 설명된 특징들 중 하나 이상이 하나 이상의 다른 설명된 특징들과 조합되어 작동 가능한 장치를 제공할 수 있다. This summary is provided to introduce a selection of concepts that are further described in the detailed description below. This summary is not intended to identify key or essential features of the present invention, and is not intended to be used to limit the scope of the present invention. One or more of the described features may be combined with one or more other described features to provide an operable device.

본 개시의 일 실시예에 의한 집적 회로를 제조하는 방법은 제1 반도체 기판의 상면 상에 제1 절연층을 형성하고, 상기 제1 절연층의 상면 내에 다수의 파워 레일 트렌치들을 형성하고, 상기 다수의 파워 레일 트렌치들 내에 매립된 파워 레일들을 형성하고, 상기 제1 절연층의 상기 상면 및 상기 매립된 파워 레일들의 상면들 상에 제2 절연층을 형성하고, 도너 웨이퍼 상에 제3 절연층을 형성하고, 상기 제3 절연층과 상기 제2 절연층을 본딩하고, 및 상기 도너 웨이퍼 상 또는 내에 다수 개의 능동 반도체 소자들, 비아들, 및 금속 배선들을 형성하는 것을 포함할 수 있다. 상기 매립된 파워 레일들은 상기 제1 절연층 및 상기 제2 절연층에 의해 봉지될 수 있다. 상기 매립된 파워 레일들은 상기 다수의 능동 반도체 소자들 아래에 있을 수 있다.In the method of manufacturing an integrated circuit according to an embodiment of the present disclosure, a first insulating layer is formed on an upper surface of a first semiconductor substrate, a plurality of power rail trenches are formed in the upper surface of the first insulating layer, and the plurality of Forming power rails buried in the power rail trenches of, forming a second insulating layer on the upper surface of the first insulating layer and the upper surfaces of the buried power rails, and forming a third insulating layer on the donor wafer Forming, bonding the third insulating layer and the second insulating layer, and forming a plurality of active semiconductor devices, vias, and metal wires on or in the donor wafer. The buried power rails may be encapsulated by the first insulating layer and the second insulating layer. The buried power rails may be under the plurality of active semiconductor devices.

상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면을 열적으로 산화시키는 것을 포함할 수 있다.Forming the first insulating layer may include thermally oxidizing the upper surface of the first semiconductor substrate.

상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면 상에 상기 제1 절연층을 형성하기 위한 절연 물질층을 증착하는 것을 포함할 수 있다.Forming the first insulating layer may include depositing an insulating material layer for forming the first insulating layer on the upper surface of the first semiconductor substrate.

상기 매립된 파워 레일들을 형성하는 것은 상기 각 다수의 파워 레일 트렌치들 내에 라이너를 형성하고, 상기 각 다수의 파워 레일 트렌치들 내의 상기 라이너 상에 전도성 물질을 형성하고, 및 화학 기계적 연마를 수행하는 것을 포함할 수 있다.Forming the buried power rails includes forming a liner in each of the plurality of power rail trenches, forming a conductive material on the liner in each of the plurality of power rail trenches, and performing chemical mechanical polishing. Can include.

상기 전도성 물질은 적어도 약 700 °C 이상의 열적 안정성을 가질 수 있다.The conductive material may have a thermal stability of at least about 700 °C.

상기 방법은 상기 제2 절연층을 적어도 약 700°C 에서 어닐링하는 것을 더 포함할 수 있다.The method may further include annealing the second insulating layer at at least about 700 °C.

상기 전도성 물질은 난융성 금속일 수 있다.The conductive material may be a refractory metal.

상기 난융성 금속은 텅스텐 또는 루데늄일 수 있다.The refractory metal may be tungsten or rudenium.

상기 제1 절연층은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 가진 열 산화물 층일 수 있고, 상기 제2 절연층은 약 0.05 μm 내지 약 1.0 μm 정도의 두께를 가진 증착된 산화물 층일 수 있고, 및 상기 제3 절연층은 약 0.05 μm 내지 0.1 μm 정도의 두께를 가진 열 산화물 층일 수 있다.The first insulating layer may be a thermal oxide layer having a thickness of about 0.05 μm to about 9.8 μm, the second insulating layer may be a deposited oxide layer having a thickness of about 0.05 μm to about 1.0 μm, and The third insulating layer may be a thermal oxide layer having a thickness of about 0.05 μm to 0.1 μm.

본 개시의 일 실시예에 의한 집적 회로를 제조하는 방법은 제1 반도체 기판의 상면 상에 제1 절연층을 형성하고, 상기 제1 절연층의 상면 상에 전도성 층을 형성하고, 상기 전도성 층을 에칭하여 매립된 파워 레일들을 형성하고, 상기 제1 절연층의 상기 상면 상 및 상기 매립된 파워 레일들의 주변에 제2 절연층을 형성하고, 상기 제2 절연층의 상면 및 상기 매립된 파워 레일들의 상면들 상에 제3 절연층을 형성하고, 도너 웨이퍼 상에 제4 절연층을 형성하고, 상기 제4 절연층과 상기 제3 절연층을 본딩하고, 및 상기 도너 웨이퍼 상 또는 내에 다수의 반도체 소자들, 비아들, 및 금속 배선들을 형성하는 것을 포함할 수 있다.A method of manufacturing an integrated circuit according to an exemplary embodiment of the present disclosure includes forming a first insulating layer on an upper surface of a first semiconductor substrate, forming a conductive layer on an upper surface of the first insulating layer, and forming the conductive layer. Etching to form buried power rails, forming a second insulating layer on the upper surface of the first insulating layer and around the buried power rails, and forming a second insulating layer on the upper surface of the second insulating layer and the buried power rails. Forming a third insulating layer on upper surfaces, forming a fourth insulating layer on a donor wafer, bonding the fourth insulating layer and the third insulating layer, and a plurality of semiconductor devices on or in the donor wafer It may include forming fields, vias, and metal lines.

상기 매립된 파워 레일들은 상기 제2 절연층 및 상기 제3 절연층에 의해 봉지될 수 있다. 상기 매립된 파워 레일들은 상기 다수의 능동 반도체 소자들 아래에 있을 수 있다.The buried power rails may be sealed by the second insulating layer and the third insulating layer. The buried power rails may be under the plurality of active semiconductor devices.

상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면을 열적으로 산화시키는 것을 포함할 수 있다.Forming the first insulating layer may include thermally oxidizing the upper surface of the first semiconductor substrate.

상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면 상에 상기 제1 절연층을 형성하기 위한 절연 물질층을 형성하는 것을 포함할 수 있다.Forming the first insulating layer may include forming an insulating material layer for forming the first insulating layer on the upper surface of the first semiconductor substrate.

상기 방법은 상기 각 매립된 파워 레일들 상에 라이너를 형성하고, 및 화학 기계적 연마를 수행하는 것을 더 포함할 수 있다. 상기 화학 기계적 연마를 수행하는 것은 상기 각 매립된 파워 레일들의 상면을 따라 상기 라이너를 제거하는 것을 포함할 수 있다.The method may further include forming a liner on each of the buried power rails, and performing chemical mechanical polishing. Performing the chemical mechanical polishing may include removing the liner along the upper surfaces of each of the embedded power rails.

상기 매립된 파워 레일들은 적어도 700°C 의 열적 안정성을 가질 수 있다.The embedded power rails may have a thermal stability of at least 700 °C.

상기 방법은 적어도 700°C의 온도에서 상기 제3 절연층을 어닐링하는 것을 더 포함할 수 있다.The method may further include annealing the third insulating layer at a temperature of at least 700 °C.

상기 전도성 층은 난융성 금속을 포함할 수 있다.The conductive layer may include a refractory metal.

상기 난융성 금속은 텅스텐 또는 루데늄을 포함할 수 있다.The refractory metal may include tungsten or rudenium.

상기 제2 절연층은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 가진 열 산화층일 수 있고, 상기 제3 절연층은 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 가진 증착된 산화물 층일 수 있고, 및 상기 제4 절연층은 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 가진 열 산화물 층일 수 있다.The second insulating layer may be a thermal oxidation layer having a thickness of about 0.05 μm to about 9.8 μm, the third insulating layer may be a deposited oxide layer having a thickness of about 0.05 μm to about 0.1 μm, and The fourth insulating layer may be a thermal oxide layer having a thickness of about 0.05 μm to about 0.1 μm.

상기 도너 웨이퍼는 실리콘(Si), 실리콘-저마늄(SiGe), 저마늄(Ge), III-V 족 물질, 및 그 조합들 중 선택된 물질을 포함할 수 있다.The donor wafer may include a material selected from among silicon (Si), silicon-germanium (SiGe), germanium (Ge), group III-V materials, and combinations thereof.

상기 도너 웨이퍼는 약 30 nm 내지 약 10 μm 정도의 두께를 가질 수 있다.The donor wafer may have a thickness of about 30 nm to about 10 μm.

본 개시의 일 실시예에 의한 집적 회로는 제1 반도체 기판, 상기 제1 반도체 기판 상의 제1 절연층, 상기 제1 절연층 내의 매립된 파워 레일들, 상기 제1 절연층 및 상기 매립된 파워 레일들 상의 제2 절연층, 및 상기 제2 절연층 상의 다수의 능동 반도체 소자들, 비아들, 및 금속 배선들을 포함할 수 있다.An integrated circuit according to an embodiment of the present disclosure includes a first semiconductor substrate, a first insulating layer on the first semiconductor substrate, power rails buried in the first insulating layer, the first insulating layer, and the buried power rail. And a second insulating layer on the two insulating layers, and a plurality of active semiconductor devices, vias, and metal wires on the second insulating layer.

본 발명은 매립된 파워 레일을 갖는 집적 회로 및 매립된 파워 레일을 갖는 집적 회로를 제조하는 다양한 방법의 다양한 실시 예들에 관한 것이다. 본 발명의 다양한 실시 예에 따른 집적 회로의 매립된 파워 레일은 집적 회로 내의 능동 반도체 소자들 (예를 들어, 하나 이상의 p-형 전계 효과 트랜지스터 (pFET)), n-형 전계 효과 트랜지스터 (nFETs), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 다른 논리 회로) 위의 라우팅 공간을 확보할 수 있고, 및 파워 레일이 능동 반도체 소자 위에 있는 종래의 집적 회로에 비해 집적 회로의 셀 높이를 감소시킬 수 있다. 능동 반도체 소자 위의 라우팅 공간을 확보하는 것은 능동 반도체 소자 위의 금속 배선들의 메탈 피치를 완화시킬 수 있고, 이는 스케일링으로 인해 관련 집적 회로에서 발생할 수 있는 일렉트로-마이그레이션 (EM) 및 전압 (IR)의 감소를 감소시킬 수 있다.The present invention relates to various embodiments of an integrated circuit having a buried power rail and various methods of manufacturing an integrated circuit having a buried power rail. The embedded power rail of an integrated circuit according to various embodiments of the present invention includes active semiconductor elements (e.g., one or more p-type field effect transistors (pFETs)), n-type field effect transistors (nFETs) in the integrated circuit. , Inverters, NAND gates, NOR gates, flip-flops, and/or other logic circuits), and the cell height of the integrated circuit compared to conventional integrated circuits in which the power rail is over the active semiconductor device. Can be reduced. Securing the routing space on the active semiconductor device can mitigate the metal pitch of the metal wires on the active semiconductor device, and this can reduce the electro-migration (EM) and voltage (IR) that can occur in the associated integrated circuit due to scaling. Can reduce the reduction.

본 개시의 실시예들에 따른 다양한 효과들이 본문 내에서 언급될 것이다.Various effects according to the embodiments of the present disclosure will be mentioned in the text.

본 개시의 실시 예들의 특징 및 장점은 첨부 도면과 함께 고려될 때 다음의 상세한 설명을 참조하여 더 잘 이해 될 것이다. 도면에서, 유사한 참조 번호는 유사한 특징 및 구성 요소를 참조하기 위해 도면 전체에 걸쳐 사용된다. 도면이 반드시 축척대로 그려진 것이 아니다.
도 1은 본 개시의 일 실시예에 의한 매립된 파워 레일을 포함하는 집적 회로의 측면도이다.
도 2는 본 개시의 일 실시예에 의한 매립된 파워 레일을 갖는 집적 회로를 제조하는 방법의 작업들을 보이는 플로우 차트이다.
도 3a 내지 3e는 도 2의 실시예에 의한 매립된 파워 레일을 갖는 집적 회로를 제조하는 작업들을 도시한다.
도 4는 본 개시의 일 실시예에 의한 매립된 파워 레일을 포함하는 집적 회로를 제조하는 방법의 작업들을 보이는 플로우 차트이다.
도 5a 내지 5 e는 도 4의 실시예에 의한 매립된 파워 레일을 갖는 집적 회로를 제조하는 작업들을 도시한다.Features and advantages of the embodiments of the present disclosure will be better understood with reference to the following detailed description when considered together with the accompanying drawings. In the drawings, like reference numbers are used throughout the drawings to refer to like features and components. The drawings are not necessarily drawn to scale.
1 is a side view of an integrated circuit including a buried power rail according to an embodiment of the present disclosure.
2 is a flow chart showing the operations of a method of manufacturing an integrated circuit having a buried power rail according to an embodiment of the present disclosure.
3A-3E illustrate operations of fabricating an integrated circuit with a buried power rail according to the embodiment of FIG. 2.
4 is a flow chart showing the operations of a method of manufacturing an integrated circuit including a buried power rail according to an embodiment of the present disclosure.
5A-5E illustrate operations of fabricating an integrated circuit with a buried power rail according to the embodiment of FIG. 4.

본 출원은 2019년 6월 19일자로 미국 특허청에 출원된 미국 가출원 제62/863,606호, 및 2019년 9월 5일자로 미국 특허청에 출원된 미국 정식 출원 제16/562,291호의 우선권 및 이익을 주장하며, 이의 전체 내용은 본 출원 명세서에 참조로 포함된다.This application claims the priority and interests of U.S. Provisional Application No. 62/863,606 filed with the U.S. Patent Office on June 19, 2019, and U.S. Formal Application No. 16/562,291 filed with the U.S. Patent Office on September 5, 2019. , The entire contents of which are incorporated herein by reference.

이하, 첨부 된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 하며, 도면 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현 될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 오히려, 이들 실시 예들은 예시로서 제공되어서 본 개시가 철저하고 완전할 것이며, 본 발명의 양태 및 특징을 당 업자에게 완전히 전달할 것이다. 따라서, 본 발명의 양태 및 특징을 완전히 이해하기 위해 당업자에게 필요하지 않은 프로세스, 요소, 및 기술은 설명되지 않을 수 있다. 달리 언급되지 않는 한, 유사한 참조 부호는 첨부된 도면 및 기재된 설명 전체에 걸쳐 유사한 요소를 나타내므로, 그 설명은 반복되지 않을 수있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, and like reference numerals refer to like components throughout the drawings. However, the present invention may be implemented in various different forms and is not limited to the embodiments described herein. Rather, these embodiments are provided by way of example so that the present disclosure will be thorough and complete, and will fully convey the aspects and features of the present invention to those skilled in the art. Accordingly, processes, elements, and techniques that are not necessary to those skilled in the art in order to fully understand aspects and features of the invention may not be described. Unless otherwise stated, like reference numerals indicate similar elements throughout the appended drawings and the described description, and therefore, the description may not be repeated.

도면에서, 요소, 층, 및 영역의 상대적인 크기는 명확성을 위해 과장 및/또는 단순화될 수 있다. 바로 밑에", "아래에", "하부에", "아래 쪽에", "위에", "상부에"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 하나의 구성 요소 또는 도면에 도시된 바와 같은 다른 요소 (들) 또는 특징 (들)과의 관계를 설명하기 쉽게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에, 사용 중이거나 동작 중인 장치의 상이한 방향을 포함하는 것으로 이해될 것이다. 예를 들어, 도면에서 장치가 뒤집히면, 다른 요소들 또는 특징들 "아래" 또는 "밑" 또는 "아래 쪽"으로 기술된 요소들은 다른 요소들 또는 특징들 "위"로 배향 될 것이다. 따라서, "아래" 및 "아래 쪽"이라는 용어는 위와 아래의 방향을 모두 포함할 수 있다. 장치는 다르게 배향될 수 있고 (예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 여기에 사용된 공간적으로 상대적인 설명자는 이에 따라 해석되어야 한다.In the drawings, the relative sizes of elements, layers, and regions may be exaggerated and/or simplified for clarity. Spatially relative terms such as "below", "below", "bottom", "bottom", "above", "top", etc. are used herein to refer to one component or another element as shown in the drawings. It may be used to easily describe the relationship with (s) or feature(s) Spatially relative terms will be understood to include different directions of the device in use or in operation, in addition to the directions shown in the drawings. For example, if the device is turned over in a drawing, elements described as “below” or “bottom” or “bottom” other elements or features will be oriented “above” other elements or features. The terms "down" and "down" may include both up and down orientations. The device may be oriented differently (eg, may be rotated 90 degrees or other orientations), as used herein. The spatially-relative descriptors are interpreted accordingly.

비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 요소, 구성 요소, 영역, 층 및/또는 섹션, 이들 요소, 구성 요소, 영역, 층들 및/또는 섹션들은 이러한 용어들에 의해 제한되지 않아야 한다. 이들 용어는 하나의 요소, 구성 요소, 영역, 층, 또는 섹션을 다른 요소, 구성 요소, 영역, 층, 또는 섹션과 구별하기 위해 사용된다. 따라서, 후술되는 제1 요소, 구성 요소, 영역, 층, 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않으면서 제2 요소, 구성 요소, 영역, 층, 또는 섹션으로 지칭 될 수 있다.Although terms such as "first", "second", "third" are used herein, various elements, components, regions, layers and/or sections, and these elements, components, regions, layers, and/or sections It should not be limited by these terms. These terms are used to distinguish one element, component, region, layer, or section from another element, component, region, layer, or section. Accordingly, a first element, component, region, layer, or section to be described later may be referred to as a second element, component, region, layer, or section without departing from the spirit and scope of the present invention.

요소 또는 층이 다른 요소 또는 층을 "상", "연결된", 또는 "연동된" 것으로 언급될 때, 다른 요소 또는 층에 직접 연결되거나 연결될 수 있거나, 층, 또는 하나 이상의 개재 요소 또는 층이 존재할 수 있다. 또한, 요소 또는 층이 두 개의 요소들 또는 층들 "사이" 있는 것으로 언급될 때, 이는 두 개의 요소들 또는 층들 사이의 유일한 요소 또는 층, 또는 하나 이상의 개재 요소 또는 층이 존재할 수도 있음이 이해될 것이다.When an element or layer is referred to as “on”, “connected”, or “linked” to another element or layer, it may be directly connected or connected to the other element or layer, or a layer, or one or more intervening elements or layers, are present. I can. Further, when an element or layer is referred to as being “between” two elements or layers, it will be understood that there may be only one element or layer between the two elements or layers, or one or more intervening elements or layers. .

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 단수의 표현은 문맥 상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서 사용될 때 "포함한다", "포함하는", "갖는다", 및 "갖는"이라는 용어는 언급된 특징들, 정수들, 단계들, 연산들, 요소들, 및/또는 구성 요소들의 존재를 특정하는 것으로 이해될 것이나, 하나 이상의 다른 특징, 정수, 단계, 연산, 요소, 구성 요소, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지는 않는다. 본 명세서에 사용된 용어 "및/또는"은 관련되어 열거된 항목 중 하나 이상의 임의의 및 모든 조합을 포함한다. 구성 요소 목록 앞의 "적어도 하나 이상"과 같은 표현은 전체 요소 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.The terms used in the present specification are for describing exemplary embodiments and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. The terms "comprise", "comprising", "have", and "having" as used herein refer to the presence of the recited features, integers, steps, operations, elements, and/or components. It is to be understood that the presence or addition of one or more other features, integers, steps, operations, elements, components, and/or groups thereof is not excluded. The term “and/or” as used herein includes any and all combinations of one or more of the items listed in relation to it. An expression such as "at least one" in front of a component list modifies the entire list of elements, not individual elements of the list.

본 명세서에서 사용되는 용어 "실질적으로", "약", 및 유사한 용어들은 정도의 용어가 아닌 근사치의 용어로 사용되며, 본 기술 분야의 통상의 기술자에 의해 인식될 측정된 또는 계산된 값의 고유한 변화를 설명하려는 것이다. 또한, 본 발명의 실시 예들을 설명할 때 "~ 수 있다"의 사용은 "본 발명의 하나 이상의 실시 예"를 참조한다. 본 명세서에서 사용된 용어 "이용", "이용하는", 및 "이용된"은 각각 "활용하다", "활용하는", 및 "활용되는"이라는 용어와 동의어로 간주될 수 있다. 또한, "예시적인"이라는 용어는 예 또는 예시를 지칭하는 것으로 의도된다.The terms "substantially", "about", and similar terms used herein are used as terms of approximation rather than terms of degree, and the uniqueness of the measured or calculated value to be recognized by those skilled in the art. I am trying to explain a change. In addition, when describing the embodiments of the present invention, the use of "can be" refers to "one or more embodiments of the present invention." The terms "use", "use", and "used" as used herein may be considered synonymous with the terms "use", "use", and "use", respectively. Also, the term “exemplary” is intended to refer to an example or illustration.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함하여 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 일반적으로 사용되는 사전에 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 및 본 명세서에서 명시 적으로 정의되지 않는 한 이상적이거나 지나치게 공식적인 의미로 해석되어서는 아니 된다.Unless otherwise defined, all terms used in the present specification, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. In addition, terms such as terms defined in a commonly used dictionary should be construed as having a meaning consistent with their meaning in the context of related technology and/or this specification, and ideal unless explicitly defined in this specification. Or be interpreted in an overly formal sense.

도 1을 참조하면, 본 개시의 일 실시예에 의한 집적 회로 (100)는 제1 반도체 기판 (101), 제1 반도체 기판 (101) 상의 제1 절연층 (102), 제1 절연층 (102)의 상면 (105)으로부터 제1 반도체 기판 (101)을 향하여 아래 쪽으로 연장하는 파워 레일 트렌치들 (104) 내의 일련의 매립된 파워 레일들 (103), 제1 절연층 (102) 및 매립된 파워 레일들 (103) 상의 제2 절연층(106), 전단 공정 (FEOL, front-end-of-line) 층 내의 일련의 능동 반도체 소자들 (107) (예를 들어, 하나 이상의 p-형 전계 효과 트랜지스터(pFETs), n-형 전계 효과 트랜지스터(nFETs), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로들), 및 후단 공정(BEOL, back-end-of-line) 층 내의 일련의 비아들 (108) 및 금속 배선들 (109)을 포함할 수 있다.Referring to FIG. 1, an integrated circuit 100 according to an embodiment of the present disclosure includes a first semiconductor substrate 101, a first insulating layer 102 on the first semiconductor substrate 101, and a first insulating layer 102. ) A series of buried power rails 103, a first insulating layer 102 and buried power in the power rail trenches 104 extending downwards from the top surface 105 of the upper surface 105 toward the first semiconductor substrate 101 The second insulating layer 106 on the rails 103, a series of active semiconductor elements 107 in the front-end-of-line (FEOL) layer (e.g., one or more p-type field effects Transistors (pFETs), n-type field effect transistors (nFETs), inverters, NAND gates, NOR gates, flip-flops, and/or other logic circuits), and back-end-of-line (BEOL) layers It may include a series of vias 108 and metal lines 109 within.

부가하여, 도시된 실시예에서, 집적 회로 (100)는 제1 절연층 (102)을 매립된 파워 레일들 (103)과 분리하는 파워 레일 트렌치들 (104) 내의 라이너들 (110)을 포함할 수 있다. 금속 배선들 (109) 및 비아들 (108)은 능동 반도체 소자들 (107)와 연결될 수 있고, 및 반도체 소자들 (107)을 매립된 파워 레일들 (103)과 연결할 수 있다. 도시된 실시예에서, 매립된 파워 레일들 (103)은 절연성 물질에 의해 둘러싸이거나 봉지될(encapsulated) 수 있다. 예를 들어, 매립된 파워 레일들 (103)은 제1 및 제2 절연층들 (102, 106)에 의하여 완전하게 둘러싸이거나 봉지될 수 있다.In addition, in the illustrated embodiment, the integrated circuit 100 may include liners 110 in the power rail trenches 104 separating the first insulating layer 102 from the buried power rails 103. I can. The metal wirings 109 and vias 108 may be connected to the active semiconductor devices 107, and the semiconductor devices 107 may be connected to the embedded power rails 103. In the illustrated embodiment, the embedded power rails 103 may be surrounded or encapsulated by an insulating material. For example, the embedded power rails 103 may be completely surrounded or encapsulated by the first and second insulating layers 102 and 106.

일 실시예에서, 제1 반도체 기판 (101)은 베어(bare) 실리콘 (Si) 웨이퍼 같은 베어(bare) 반도체 웨이퍼일 수 있다. 일 실시예에서, 제1 절연층 (102)는 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다. 일 실시예에서, 하나 이상의 비아들 (108)은 루데늄 (Ru), 텅스텐 (W), 구리 (Cu), 또는 기타 적절한 금속을 포함할 수 있다. 예를 들어, 비아 (108)는 금속 배선들 중 하나를 매립된 파워 레일들 중 하나와 연결할 수 있다.)In one embodiment, the first semiconductor substrate 101 may be a bare semiconductor wafer such as a bare silicon (Si) wafer. In one embodiment, the first insulating layer 102 may have a thickness of about 0.1 μm to about 10 μm. In one embodiment, the one or more vias 108 may comprise rudenium (Ru), tungsten (W), copper (Cu), or other suitable metal. For example, via 108 can connect one of the metal lines with one of the embedded power rails.)

매립된 파워 레일들 (103)은 파워 전달 네트워크 (PDN)으로부터 파워를 받아 능동 반도체 소자들 (107)로 공급하는 구성일 수 있다. 일 실시예에서, PDN은 집적 회로 (100)가 내장된 반도체 칩의 VDD/VSS 터미널들과 연결된 일련의 비아들 및 전도체들을 포함할 수 있다. 부가하여, 도시된 실시예에서, 매립된 파워 레일들 (103)은 집적 회로 (100) 내의 능동 반도체 소자들 (107) 위의 라우팅 공간을 확보한 (예를 들어, 집적 회로 (100)의 후단 공정 (BEOL) 층 내에서 금속 층들 (M0, M1, M2, 등) 내에서 라우팅 공간을 확보한) 능동 반도체 소자들 (107) 아래에 배치될 수 있고, 및 능동 반도체 소자들 위에 파워 레일들이 배치된 관련 기술의 집적 회로들과 비교하여 집적 회로 (100)의 셀 높이를 감소시킬 수 있다. 능동 반도체 소자들 (107) 위의 라우팅 공간을 확보하는 것은 능동 반도체 소자들 (107) 위의 금속 배선들 (109)의 메탈 피치를 완화시킬 수 있다. 이것은 집적 회로의 스케일링으로 인하여 관련 기술의 집적 회로에서 발생할 수 있는 일렉트로-마이그레이션 (EM) 및 전압 (IR)의 감소를 완화시킬 수 있다.The embedded power rails 103 may be configured to receive power from a power delivery network (PDN) and supply the power to the active semiconductor devices 107. In one embodiment, the PDN may include a series of vias and conductors connected to VDD/VSS terminals of a semiconductor chip in which the integrated circuit 100 is embedded. In addition, in the illustrated embodiment, the embedded power rails 103 secure a routing space above the active semiconductor elements 107 in the integrated circuit 100 (e.g., the rear end of the integrated circuit 100 In the process (BEOL) layer, the metal layers (M0, M1, M2, etc.) can be placed under the active semiconductor devices 107, which secured routing space, and the power rails are arranged above the active semiconductor devices. It is possible to reduce the cell height of the integrated circuit 100 compared to the related art integrated circuits. Securing the routing space over the active semiconductor devices 107 can alleviate the metal pitch of the metal lines 109 over the active semiconductor devices 107. This can mitigate the reduction in electro-migration (EM) and voltage (IR) that may occur in related art integrated circuits due to scaling of the integrated circuit.

일 실시예에서, 매립된 파워 레일들 (103)은 예를 들어, 텅스텐(W) 이나 루데늄 (Ru) 처럼 난융성 (refractory) 금속 같은 임의의 적절한 금속을 포함할 수 있다. In one embodiment, the embedded power rails 103 may comprise any suitable metal such as a refractory metal, such as tungsten (W) or rudenium (Ru), for example.

도 2 및 3a를 참조하면, 본 개시의 일 실시예에 의한 매립된 파워 레일을 가진 집적 회로 (300)를 제조하는 방법 (200)은 제1 반도체 기판 (301) (예를 들어, 베어(bare) 실리콘 (Si) 웨이퍼 같은 베어(bare) 반도체 웨이퍼)을 준비하거나, 얻거나 제조하는 작업 (205)을 포함할 수 있다.2 and 3A, a method 200 for manufacturing an integrated circuit 300 having a buried power rail according to an embodiment of the present disclosure includes a first semiconductor substrate 301 (e.g., bare ) Preparing, obtaining or manufacturing a bare semiconductor wafer, such as a silicon (Si) wafer) (205).

도시된 실시예에서, 상기 방법 (200)은 제1 반도체 기판 (301)의 상면 (303) 상에 제1 절연층 (302)을 형성하는 작업 (210)을 더 포함할 수 있다. 일 실시예에서, 제1 절연층 (302)은 산화물 또는 적절한 다른 절연물을 포함할 수 있다. 일 실시예에서, 제1 절연층 (302)을 형성하는 작업 (210)은 제1 반도체 기판 (301)의 상면 (303) 상에 절연성 물질을 증착하거나 또는 제1 반도체 기판 (301)의 상면 (303)의 일부들을 열 산화시켜 제1 절연층 (302)을 형성하는 것을 포함할 수 있다. 일 실시예에서, 제1 절연층 (302)는 약 0.1 내지 약 10 μm정도의 두께를 가질 수 있다.In the illustrated embodiment, the method 200 may further include an operation 210 of forming a first insulating layer 302 on the upper surface 303 of the first semiconductor substrate 301. In one embodiment, the first insulating layer 302 may include an oxide or other suitable insulating material. In one embodiment, the operation 210 of forming the first insulating layer 302 includes depositing an insulating material on the upper surface 303 of the first semiconductor substrate 301 or Thermal oxidation of parts of the 303 may include forming the first insulating layer 302. In one embodiment, the first insulating layer 302 may have a thickness of about 0.1 to about 10 μm.

도시된 실시예에서, 상기 방법 (200)은 제1 절연층 (302)의 상면 (305) 내에 제1 반도체 기판 (301)을 향하여 아래 쪽으로 연장하도록 파워 레일 트렌치들 (또는 리세스들) (304)을 형성하는 작업 (215)을 더 포함할 수 있다. 도시된 실시예에서, 상기 방법 (200)은 매립된 파워 레일 트렌치들 (304) 내에 파워 레일들 (306)을 형성하는 작업 (220)를 더 포함할 수 있다. 일 실시예에서, 매립된 파워 레일들 (306)을 형성하는 작업 (220)은 각 파워 레일 트렌치들 (304) 내에 라이너 (307)를 형성하는 작업, 각 파워 레일 트렌치들 (304) 내 및 각 파워 레일 트렌치들 (304) 내의 라이너 (307) 상에 전도성 물질 (308)을 형성하는 작업 (예를 들어, 파워 레일 트렌치들 (304) 내의 라이너 (307)을 형성하는 작업 이후, 전도성 물질 (308)로 파워 레일 트렌치들 (304)의 남은 부분을 채우거나 실질적으로 채우는 작업), 및 제1 절연층 (302)의 상면 (305) 및 각 파워 레일 트렌치들 (304) 내에 형성된 매립 파워 레일들 (306) (예를 들어, 라이너 (307) 및 전도성 물질 (308))의 상면들 (309)을 연마하기 위한 CMP (chemical mechanical polishing) 공정을 수행하는 작업을 포함할 수 있다. In the illustrated embodiment, the method 200 includes power rail trenches (or recesses) 304 extending downwardly toward the first semiconductor substrate 301 within the top surface 305 of the first insulating layer 302. ) May further include an operation 215 of forming. In the illustrated embodiment, the method 200 may further include an operation 220 of forming power rails 306 within the embedded power rail trenches 304. In one embodiment, the operation 220 of forming the buried power rails 306 comprises forming the liner 307 in each of the power rail trenches 304, in each of the power rail trenches 304 and at each After forming the conductive material 308 on the liner 307 in the power rail trenches 304 (e.g., after forming the liner 307 in the power rail trenches 304, the conductive material 308 ) Filling or substantially filling the remaining portions of the power rail trenches 304), and buried power rails formed in each of the power rail trenches 304 and the top surface 305 of the first insulating layer 302 306) It may include performing a chemical mechanical polishing (CMP) process for polishing the top surfaces 309 of (eg, the liner 307 and the conductive material 308).

일 실시예에서, 라이너 (307)는 전도성 물질 (308)의 형성을 촉진하기 위한 구성의 얇은 씨드(seed) 물질일 수 있다. 일 실시예에서, 라이너 (307)는 티타늄 질화물 (TiN)일 수 있다. 일 실시예에서, 제1 절연층 (302) 내의 파워 레일 트렌치들 (304) 내에 매립된 파워 레일들 (306)을 형성하는 작업 (220)은 한 번 이상의 다마신(damascene) 공정을 수행하는 것을 포함할 수 있다. 일 실시예에서, 작업 (220)에서 형성된 전도성 물질 (308)은 예를 들어, 텅스텐(W) 또는 루데늄(Ru) 처럼 내융성(refractory) 금속 같은 적절한 임의의 금속일 수 있다. 일 실시예에서, 파워 레일 트렌치 (304) 내에 형성된 전도성 물질 (309)은 약 700°C 이상, 예를 들어, 800°C 이상 또는 900°C 이상의 열적 안정성을 가질 수 있다.In one embodiment, liner 307 may be a thin seed material configured to facilitate formation of conductive material 308. In one embodiment, the liner 307 may be titanium nitride (TiN). In one embodiment, the operation 220 of forming the power rails 306 buried within the power rail trenches 304 in the first insulating layer 302 includes performing one or more damascene processes. Can include. In one embodiment, the conductive material 308 formed in operation 220 may be any suitable metal such as a refractory metal, such as tungsten (W) or rudenium (Ru), for example. In one embodiment, the conductive material 309 formed in the power rail trench 304 may have a thermal stability of about 700°C or higher, such as 800°C or higher or 900°C or higher.

도시된 실시예에서, 상기 방법 (200)은 파워 레일 트렌치들 (304) 내의 제1 절연층 (302) 및 매립된 파워 레일들 (306) (예를 들어, 라이너 (307) 및 전도성 물질 (308))의 상면들 (305, 306) 상에 각각, 제2 절연층 (310)을 형성하는 작업을 더 포함할 수 있다. 제2 절연층 (310)을 형성하는 작업 (225) 이후, 매립된 파워 레일들 (306) (예를 들어, 각 파워 레일들 (304) 내의 라이너 (307) 및 전도성 물질 (308))은 절연성 물질로 완전하게 둘러싸이거나 또는 봉지될 수 있다. (예를 들어, 매립된 파워 레일들 (306)은 제1 및 제2 절연층들 (302, 310)에 의해 완전하게 둘러싸이거나 또는 봉지될 수 있다.) 일 실시예에서, 제2 절연층 (310)은 산화물 또는 기타 적절한 절연성 물질을 포함할 수 있다. 일 실시예서, 제2 절연층 (310)을 형성하는 작업 (225)은 제1 절연층 (302) 및 매립된 파워 레일들 (306)의 상면들 (305, 309) 상에 절연성 물질을 증착하거나 또는 제1 절연층 (302) 및 매립된 파워 레일들 (306)의 상면들 (305, 309)의 일부들을 각각 열 산화시켜 제2 절연층 (310)을 형성하는 것을 포함할 수 있다. 일 실시예에서, 제2 절연층 (310)은 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다. 부가하여, 일 실시예에서, 제2 절연층 (310)을 형성하는 작업(225)은 제2 절연층 (310)의 상면 (311)을 연마하기 위한 CMP 공정을 수행하고 및 제2 절연층 (310)의 고온 어닐을 수행하는 것을 포함할 수 있다. 일 실시예에서, 제2 절연층 (310)의 고온 어닐은 약 700°C 또는 그 이상 (예를 들어, 약 800°C 이상 또는 약 900°C 이상)에서 제2 절연층 (310)을 어닐링하는 것을 포함할 수 있다.In the illustrated embodiment, the method 200 comprises a first insulating layer 302 in the power rail trenches 304 and buried power rails 306 (e.g., liner 307 and conductive material 308 )) on the upper surfaces 305 and 306, respectively, may further include an operation of forming the second insulating layer 310. After the operation 225 of forming the second insulating layer 310, the embedded power rails 306 (e.g., the liner 307 and the conductive material 308 in each of the power rails 304) are insulative. It may be completely enclosed or encapsulated with material. (For example, the buried power rails 306 may be completely surrounded or encapsulated by the first and second insulating layers 302, 310.) In one embodiment, the second insulating layer ( 310) may comprise an oxide or other suitable insulating material. In one embodiment, the operation 225 of forming the second insulating layer 310 may include depositing an insulating material on the top surfaces 305 and 309 of the first insulating layer 302 and buried power rails 306 or Alternatively, the first insulating layer 302 and portions of the top surfaces 305 and 309 of the embedded power rails 306 may be thermally oxidized to form the second insulating layer 310. In one embodiment, the second insulating layer 310 may have a thickness of about 0.1 μm to about 10 μm. In addition, in one embodiment, the operation 225 of forming the second insulating layer 310 performs a CMP process for polishing the upper surface 311 of the second insulating layer 310, and the second insulating layer ( It may include performing the high temperature annealing of 310). In one embodiment, the high temperature annealing of the second insulating layer 310 is annealing the second insulating layer 310 at about 700°C or higher (e.g., about 800°C or higher or about 900°C or higher). May include doing.

도 2 및 3b에 도시된 실시예를 참조하여, 상기 방법 (200)은 도너 웨이퍼 (312) (예를 들어, 베어(bare) 실리콘(Si) 웨이퍼 같은 베어(bare) 반도체 웨이퍼)를 준비하거나, 얻거나, 또는 제조하는 작업 (230)을 더 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (312)는 실리콘 (Si) 및/또는 실리콘-저마늄(SiGe), 저마늄(Ge), III-V족 물질, 또는 유사한 물질들을 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (312)는 약 30 nm (0.03 μm) 내지 약 10 μm 정도의 두께를 가질 수 있다.2 and 3B, the method 200 prepares a donor wafer 312 (e.g., a bare semiconductor wafer such as a bare silicon (Si) wafer), or Obtaining or manufacturing operations 230 may be further included. In one embodiment, the donor wafer 312 may include silicon (Si) and/or silicon-germanium (SiGe), germanium (Ge), group III-V material, or similar materials. In one embodiment, the donor wafer 312 may have a thickness on the order of about 30 nm (0.03 μm) to about 10 μm.

도시된 실시예에서, 상기 방법 (200)은 도너 웨이퍼 (312)의 상면 (314) 상에 제3 절연층 (313)을 형성하는 작업 (235)을 더 포함할 수 있다. 일 실시예에서, 제3 절연층 (313)은 산화물 또는 기타 임의의 적절한 절연성 물질을 포함할 수 있다. 일 실시예에서, 제3 절연층 (313)을 형성하는 작업 (235)은 도너 웨이퍼 (312)의 상면 (314) 상에 제3 절연층을 증착하거나 또는 도너 웨이퍼 (312)의 상면을 산화시키는 것을 포함할 수 있다. (예를 들어, 제3 저연층 (313)은 증착된 산화물 또는 열 산화물일 수 있다.) 일 실시예에서, 제3 절연층 (313)은 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다.In the illustrated embodiment, the method 200 may further include an operation 235 of forming a third insulating layer 313 on the top surface 314 of the donor wafer 312. In one embodiment, the third insulating layer 313 may include an oxide or any other suitable insulating material. In one embodiment, the operation 235 of forming the third insulating layer 313 includes depositing a third insulating layer on the top surface 314 of the donor wafer 312 or oxidizing the top surface of the donor wafer 312. May include. (For example, the third low lead layer 313 may be a deposited oxide or a thermal oxide.) In one embodiment, the third insulating layer 313 may have a thickness of about 0.1 μm to about 10 μm. have.

일 실시예에서, 제1, 제2, 및 제3 절연층들 (302, 310, 313)은 동일한 공정에 의해 형성될 수 있고, 동일하거나 실질적으로 동일한 두께를 가질 수 있고, 및/또는 동일한 물질을 포함할 수 있다. 일 실시예에서, 제1, 제2, 및 제3 절연층들 (302, 310, 312)은 둘 이상의 다른 공정들에 의해 형성될 수 있고, 둘 이상의 다른 두께들을 가질 수 있고, 및/또는 둘 이상의 다른 물질들을 포함할 수 있다. 일 실시예에서, 제1 절연층 (302)은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 갖는 열 산화물일 수 있고, 제2 절연층 (310)은 약 0.05 μm 내지 약 0.1 μm정도의 두께를 갖는 증착된 산화물일 수 있고, 및 제3 절연층 (313)은 약 0.05 μm 내지 약 0.1 μm정도의 두께를 갖는 열 산화물일 수 있다.In one embodiment, the first, second, and third insulating layers 302, 310, 313 may be formed by the same process, may have the same or substantially the same thickness, and/or the same material It may include. In one embodiment, the first, second, and third insulating layers 302, 310, 312 may be formed by two or more different processes, may have two or more different thicknesses, and/or two Other materials may be included. In one embodiment, the first insulating layer 302 may be a thermal oxide having a thickness of about 0.05 μm to about 9.8 μm, and the second insulating layer 310 may have a thickness of about 0.05 μm to about 0.1 μm. And the third insulating layer 313 may be a thermal oxide having a thickness of about 0.05 μm to about 0.1 μm.

도 2 및 3c를 참조하면, 상기 방법 (200)은 도너 웨이퍼 (312) 상의 제3 절연층 (313)을 제1 절연층 (302) 및 제1 절연층 (302) 내의 파워 레일 트렌치들 (304) 내의 매립된 파워 레일들 (306) (예를 들어, 라이너 (307) 및 전도성 물질 (308))의 상면들 (305, 309) 상의 제2 절연층 (311)과 본딩하는 작업 (240)를 더 포함할 수 있다.2 and 3C, the method 200 includes a third insulating layer 313 on the donor wafer 312 and the power rail trenches 304 in the first insulating layer 302 and the first insulating layer 302. ), bonding 240 with the second insulating layer 311 on the top surfaces 305, 309 of the embedded power rails 306 (e.g., liner 307 and conductive material 308). It may contain more.

도 2 및 3d를 참조하면, 상기 방법 (200)은 도너 웨이퍼 (312)를 분리하는 작업 (245)를 더 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (312)를 분리하는 작업 (245)은 원하는 두께만큼 도너 웨이퍼 (312)의 두께를 감소시키기 위하여 도너 웨이퍼 (312)를 연마하는 것을 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (312)는 스마트-컷 (315)을 따라 도너 웨이퍼 (312)를 분리하는 것을 가능하게 하도록 구성된 스마트-컷 (315)으로 전처리될 수 있고, 및 도너 웨이퍼 (312)를 분리하는 것은 도너 웨이퍼 (312)의 원하는 두께를 달성하기 위하여 도너 웨이퍼 (312)의 스마트-컷 (315)을 활성화하여 도너 웨이퍼 (312)를 디-본딩하는 것을 포함할 수 있다. 스마트-컷 (315)은 알려진 기술 또는 이하에서 연구된 적절한 제조 기술 또는 공정에 의해 형성될 수 있다. 스마트-컷 기술은 M. 브루엘 등이 발표한 1995 년 미국 아리조나주, 투싼(Tucson) 시에서 개최된 IEEE 국제 SOI 컨퍼런스 학회의 논문집, 178-179쪽 "'Smart cut': a promising new SOI material technology"에 설명되어 있고, 그 내용은 본 명세서에 참고로 포함된다. 부가하여, 일 실시예에서, 도너 웨이퍼 (312)를 분리하는 작업 (245)은 도너 웨이퍼 (312) 내의 스마트-컷 (315)을 활성화하여 수행될 수 있고, 스마트-컷 (315)을 활성화하는 작업 전에 도너 웨이퍼 (312) 내에 수소(H+)가 주입될 수 있다.2 and 3D, the method 200 may further include an operation 245 of separating the donor wafer 312. In one embodiment, the operation 245 of separating the donor wafer 312 may include polishing the donor wafer 312 to reduce the thickness of the donor wafer 312 by a desired thickness. In one embodiment, the donor wafer 312 may be pretreated with a smart-cut 315 configured to enable separation of the donor wafer 312 along the smart-cut 315, and the donor wafer 312 Separating the donor wafer 312 may include de-bonding the donor wafer 312 by activating the smart-cut 315 of the donor wafer 312 to achieve the desired thickness of the donor wafer 312. The smart-cut 315 may be formed by known techniques or by suitable manufacturing techniques or processes studied below. Smart-cut technology, published by M. Bruel et al., in 1995, the IEEE International SOI Conference Conference held in Tucson, Arizona, USA, pp. 178-179 "'Smart cut': a promising new SOI material. technology", the content of which is incorporated herein by reference. In addition, in one embodiment, the operation 245 of separating the donor wafer 312 may be performed by activating the smart-cut 315 in the donor wafer 312, and activating the smart-cut 315 Hydrogen (H+) may be implanted into the donor wafer 312 prior to operation.

부가하여, 일 실시예에서, 도너 웨이퍼 (312)를 분리하는 것은 도너 웨이퍼 (312) 내의 스마트-컷 (315)를 활성화시킴으로써 수행될 수 있고, 도너 웨이퍼 (312) 내의 스마트-컷을 활성화하는 작업 뒤에 도너 웨이퍼 (312)는 어닐될 수 있고, 및 연마될 수 있다. In addition, in one embodiment, separating the donor wafer 312 may be performed by activating the smart-cut 315 in the donor wafer 312, the operation of activating the smart-cut in the donor wafer 312. The donor wafer 312 can then be annealed and polished.

도 2 및 3e를 참조하면, 상기 방법 (200)은 전단 공정(FEOL) 층 내에 능동 반도체 소자들 (316) (예를 들어, p-형 전계 효과 트랜지스터(pFETs), n-형 전계 효과 트랜지스터(nFETs), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로들)을 형성하고, 집적 회로 (300)의 완전한 형성을 위하여 도너 웨이퍼 (312) 내 또는 상에 능동 반도체 소자들 (316)과 연결되고 및 능동 반도체 소자들 (316)을 매립된 파워 레일들 (306)과 연결하는 비아들 (317) 및 금속 배선들 (318)을 형성하는 하나 이상의 작업 (250)을 포함할 수 있다. 도시된 실시예에서, 비아들 (317) 중 적어도 하나는 금속 배선들 (318) 중 하나로부터 능동 반도체 소자들 (316) 중 하나로 연장할 수 있고, 비아들 (317) 중 적어도 하나는 매립된 파워 레일들 (306) (예를 들어, 제1 절연층 (302) 내의 파워 레일 트렌치들 (304) 내에 형성된 라이너 (307) 및 전도성 물질 (308)) 중 하나로부터 금속 배선들 (318) 중 하나로 연장하여 매립된 파워 레일들 (306) (집적 회로 (300)이 포함된 칩의 VDD/VSS 단자들과 연결된 파워 전달 네트워크 (PDN)로부터 파워를 전달받은)로부터 능동 반도체 소자들 (316)로 파워가 공급될 수 있다. 일 실시예에서, 비아들 (317) (예를 들어, 매립된 파워 레일들 (306) 중 하나와 연결된 비아 (317))는 루데늄(Ru), 텅스텐 (W), 구리 (Cu), 코발트 (Co), 또는 기타 적절한 금속을 포함할 수 있다.2 and 3E, the method 200 includes active semiconductor devices 316 (e.g., p-type field effect transistors (pFETs), n-type field effect transistors) within a shear process (FEOL) layer. nFETs), inverters, NAND gates, NOR gates, flip-flops, and/or other logic circuits), and active semiconductor elements (in or on the donor wafer 312) for complete formation of the integrated circuit 300 One or more operations 250 of forming vias 317 and metal wires 318 connected to 316 and connecting active semiconductor devices 316 to embedded power rails 306. have. In the illustrated embodiment, at least one of the vias 317 may extend from one of the metal wires 318 to one of the active semiconductor devices 316, and at least one of the vias 317 is Extending from one of the rails 306 (e.g., a liner 307 formed in the power rail trenches 304 in the first insulating layer 302 and a conductive material 308) to one of the metal lines 318 Power is supplied to the active semiconductor devices 316 from the embedded power rails 306 (received power from a power delivery network (PDN) connected to the VDD/VSS terminals of the chip including the integrated circuit 300). Can be supplied. In one embodiment, vias 317 (e.g., via 317 connected to one of the buried power rails 306) are rudenium (Ru), tungsten (W), copper (Cu), cobalt (Co), or other suitable metals.

부가하여, 도시된 실시예에서, 매립된 파워 레일들 (306)은 집적 회로 (300) 내의 능동 반도체 소자들 (316) 위의 라우팅 공간을 확보한 (예를 들어, 집적 회로 (300)의 후단 공정 (BEOL) 층 내에서 금속 층들 (M0, M1, M2, 등) 내에서 라우팅 공간을 확보한) 능동 반도체 소자들 (316) 아래에 배치될 수 있고, 및 능동 반도체 소자들 위에 파워 레일들이 배치되는 관련 기술의 집적 회로들과 비교하여, 집적 회로 (300)의 셀 높이를 감소시킬 수 있다. 능동 반도체 소자들 (316) 위의 라우팅 공간들을 확보하는 것은 능동 반도체 소자들 (316) 위의 금속 배선들 (318)의 메탈 피치를 완화시킬 수 있다. 이것은 집적 회로의 스케일링으로 인하여 관련 기술의 집적 회로에서 발생할 수 있는 일렉트로-마이그레이션(EM) 및 전압(IR)의 강하를 감소시킬 수 있다. In addition, in the illustrated embodiment, the embedded power rails 306 have a routing space over the active semiconductor elements 316 in the integrated circuit 300 (e.g., the rear end of the integrated circuit 300 In the process (BEOL) layer, the metal layers (M0, M1, M2, etc.) can be placed under the active semiconductor elements 316, which secured routing space, and the power rails are placed above the active semiconductor elements. Compared to the related art integrated circuits, the cell height of the integrated circuit 300 can be reduced. Securing the routing spaces over the active semiconductor devices 316 can alleviate the metal pitch of the metal lines 318 over the active semiconductor devices 316. This can reduce the electro-migration (EM) and voltage (IR) drop that may occur in the related art integrated circuit due to the scaling of the integrated circuit.

도 4 및 5a를 참조하면, 본 개시의 일 실시예에 의한 매립된 파워 레일을 가진 집적 회로 (500)을 제조하는 방법 (400)은 제1 반도체 기판 (501) (예를 들어, 베어(bare) 실리콘 웨이퍼 같은 베어(bare) 반도체 기판)을 준비하거나, 얻거나, 또는 제조하는 작업 (405)을 포함할 수 있다.4 and 5A, a method 400 for manufacturing an integrated circuit 500 having a buried power rail according to an embodiment of the present disclosure includes a first semiconductor substrate 501 (e.g., a bare ) Preparing, obtaining, or manufacturing a bare semiconductor substrate such as a silicon wafer (405).

도시된 실시예에서, 상기 방법 (400)은 제1 반도체 기판 (501)의 상면 (503) 상에 제1 절연층 (502)을 형성하는 작업 (410)을 더 포함할 수 있다. 일 실시예에서, 제1 절연층 (502)은 산화물 또는 기타 임의의 적절한 절연물을 포함할 수 있다. 일 실시예에서, 제1 절연층 (502)을 형성하는 작업 (410)은 절연성 물질을 증착하거나 또는 제1 반도체 기판 (501)의 상면 (503)을 열적 산화시켜 제1 반도체 기판 (501)의 상면 (503) 상에 제1 절연층 (502)을 형성하는 것을 포함할 수 있다. 일 실시예에서, 제1 절연층 (502)은 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다.In the illustrated embodiment, the method 400 may further include an operation 410 of forming the first insulating layer 502 on the upper surface 503 of the first semiconductor substrate 501. In one embodiment, the first insulating layer 502 may include an oxide or any other suitable insulating material. In one embodiment, the operation 410 of forming the first insulating layer 502 may be performed by depositing an insulating material or thermally oxidizing the upper surface 503 of the first semiconductor substrate 501. It may include forming the first insulating layer 502 on the upper surface 503. In one embodiment, the first insulating layer 502 may have a thickness of about 0.1 μm to about 10 μm.

도시된 실시예에서, 상기 방법 (400)은 제1 절연층 (502) 의 상면 (505) 상에 전도성 물질층 (504)를 형성(또는 증착)하는 것을 더 포함할 수 있다. 도시된 실시예에서, 상기 작업 (415)에서 형성된 전도성 물질층 (504)의 전도성 물질은 예를 들어, 텅스텐(W) 또는 루데늄(Ru) 처럼 난융성 금속 같은 임의의 적절한 금속일 수 있다. 일 실시예에서, 상기 작업 (415)에서 형성된 전도성 물질층 (504)의 전도성 물질은 약 700°C 이상, 예를 들어, 약 800°C 또는 약 900°C 이상의 열적 안정성을 가질 수 있다.In the illustrated embodiment, the method 400 may further include forming (or depositing) a conductive material layer 504 on the top surface 505 of the first insulating layer 502. In the illustrated embodiment, the conductive material of the conductive material layer 504 formed in operation 415 may be any suitable metal such as a refractory metal such as, for example, tungsten (W) or rudenium (Ru). In one embodiment, the conductive material of the conductive material layer 504 formed in operation 415 may have a thermal stability of about 700° C. or more, for example, about 800° C. or about 900° C. or more.

도시된 실시예에서, 상기 방법 (400)은 전도성 물질층 (504)을 에칭하여 파워 레일들 (506)을 형성하는 작업을 더 포함할 수 있다. 예를 들어, 전도성 물질층 (504)을 에칭하는 작업 (420)에서 제거되지 않은 전도성 물질층 (504)의 잔존 부분들이 파워 레일들 (506)을 형성할 수 있다.) 일 실시예에서, 전도성 물질층 (504)을 에칭하는 작업 (420)은 전도성 물질층 (504)을 리소그래픽 패터닝하여 파워 레일들 (506)의 구성을 정의하고, 전도성 물질층 (504)을 감쇄적으로 에칭 (예를 들어 직접적으로 에칭)하여 파워 레일들 (506)을 형성하는 것을 포함할 수 있다. 도시된 실시예에서, 상기 방법 (400)은 각 파워 레일들 (506) 주변에 얇은 배리어 층 (507)을 형성 (예를 들어, 증착)하는 작업 (425)을 더 포함할 수 있다.In the illustrated embodiment, the method 400 may further include etching the conductive material layer 504 to form the power rails 506. For example, remaining portions of the conductive material layer 504 that have not been removed in the operation 420 of etching the conductive material layer 504 may form the power rails 506. In one embodiment, the conductive material layer 506 may be formed. The operation 420 of etching the layer of material 504 defines the configuration of the power rails 506 by lithographic patterning the layer of conductive material 504, and attenuating etching the layer of conductive material 504 (e.g. For example directly etching) to form the power rails 506. In the illustrated embodiment, the method 400 may further include an operation 425 of forming (eg, depositing) a thin barrier layer 507 around each of the power rails 506.

도시된 실시예에서, 상기 방법 (400)은 제1 절연층 (502)의 상면 (505) 상 및 각 파워 레일들 (506)의 주변에 제2 절연층 (508)을 형성(또는 증착)하는 작업 (425)을 더 포함할 수 있다. 일 실시예에서, 상기 방법 (400)은 제2 절연층 (508)의 상면 (509) 및 각 파워 레일들 (506)의 상면 (510)을 따라 화학 기계적 연마 (CMP)를 수행하는 작업 (430)을 포함할 수 있다. 도시된 실시예에서, CMP를 수행하는 작업 (430) 이후, 얇은 배리어 층 파워 레일들 (506)의 상면들 (510)을 따라 제거되어 파워 레일들 (506)의 상면들 (510)이 노출될 수 있다. In the illustrated embodiment, the method 400 comprises forming (or depositing) a second insulating layer 508 on the top surface 505 of the first insulating layer 502 and around each of the power rails 506. Task 425 may be further included. In one embodiment, the method 400 comprises performing chemical mechanical polishing (CMP) along the top surface 509 of the second insulating layer 508 and the top surface 510 of each of the power rails 506. ) Can be included. In the illustrated embodiment, after the operation 430 of performing CMP, the thin barrier layer is removed along the upper surfaces 510 of the power rails 506 to expose the upper surfaces 510 of the power rails 506. I can.

도시된 실시예에서, 상기 방법 (400)은 제2 절연층 (508) 및 각 파워 레일들(506)의 상면들 (509, 510) 상에 제3 절연층 (511)을 형성(또는 증착)하는 작업 (435)을 더 포함할 수 있다. 제3 절연층 (511)을 형성하는 작업 (435) 이후, 파워 레일들 (506) (예를 들어, 전도성 물질층 (504)을 에칭하는 작업 (420) 이후, 전도성 물질층 (504)의 잔존하는 부분들)이 절연 물질에 의해 완전하게 둘러싸이거나 봉지될 수 있다. (예를 들어, 파워 레일들 (506)은 제1, 제2, 및 제3 절연층들 (502, 508, 511)에 의해 완전하게 둘러싸이거나 봉지될 수 있다.) 일 실시예에서, 제3 절연층 (511)은 산화물 또는 기타 적절한 절연물을 포함할 수 있다. 일 실시예에서, 제3 절연층 (511)을 형성하는 작업 (435)은 제2 절연층 (508) 및 파워 레일들 (506)의 상면들 (509, 510) 상에 제3 절연층 (511)을 증착하거나, 또는 제2 절연층 (508) 및 파워 레일들 (506)의 상면들 (509, 510)의 열적 산화를 포함할 수 있다. 일 실시예에서, 제3 절연층 (511)은 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다. 부가하여, 일 실시예에서, 제3 절연층 (511)을 형성하는 작업 (435)은 제3 절연층 (511)의 상면 (512)을 따라 CMP를 수행하고, 및 제3 유전층 (511)의 고온 어닐을 수행하는 것을 포함할 수 있다. 일 실시예에서, 제3 절연층 (511)의 고온 어닐은 약 700°C 또는 그 이상 (예를 들어, 800°C 이상 또는 900°C 이상) 온도에서 제3 절연층 (511)을 어닐하는 것을 포함할 수 있다.In the illustrated embodiment, the method 400 forms (or deposits) a second insulating layer 508 and a third insulating layer 511 on the upper surfaces 509 and 510 of each of the power rails 506. It may further include an operation (435). After the operation 435 of forming the third insulating layer 511, the power rails 506 (e.g., after the operation 420 of etching the conductive material layer 504), the remaining conductive material layer 504 Parts) may be completely surrounded or encapsulated by an insulating material. (For example, the power rails 506 may be completely surrounded or encapsulated by the first, second, and third insulating layers 502, 508, 511.) In one embodiment, the third. The insulating layer 511 may include an oxide or other suitable insulating material. In one embodiment, the operation 435 of forming the third insulating layer 511 includes the second insulating layer 508 and the third insulating layer 511 on the upper surfaces 509 and 510 of the power rails 506. ), or thermal oxidation of the second insulating layer 508 and the top surfaces 509 and 510 of the power rails 506. In one embodiment, the third insulating layer 511 may have a thickness of about 0.1 μm to about 10 μm. In addition, in one embodiment, the operation 435 of forming the third insulating layer 511 performs CMP along the upper surface 512 of the third insulating layer 511, and It may include performing high temperature annealing. In one embodiment, high-temperature annealing of the third insulating layer 511 is performed by annealing the third insulating layer 511 at a temperature of about 700°C or higher (e.g., 800°C or higher or 900°C or higher). May include.

도 3 및 5b를 참조하면, 상기 방법 (400)은 도너 웨이퍼 (513) (예를 들어, 베어(bare) 실리콘(Si) 웨이퍼 같은 베어(bare) 반도체 웨이퍼)를 획득하거나 제조하는 작업 (440)을 더 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (513)은 실리콘 (Si) 및/또는 실리콘-저마늄(SiGe), 저마늄(Ge), III-V 족 물질, 또는 유사한 물질들을 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (513)는 약 30nm (0.03 μm) 내지 약 10 μm 정도의 두께를 가질 수 있다. 3 and 5B, the method 400 includes an operation 440 of obtaining or manufacturing a donor wafer 513 (e.g., a bare semiconductor wafer such as a bare silicon (Si) wafer). It may further include. In one embodiment, the donor wafer 513 may include silicon (Si) and/or silicon-germanium (SiGe), germanium (Ge), group III-V material, or similar materials. In one embodiment, the donor wafer 513 may have a thickness of about 30 nm (0.03 μm) to about 10 μm.

도시된 실시예에서, 상기 방법 (400)은 도너 웨이퍼 (513)의 상면 (515) 상에 제4 절연층 (514)을 형성(또는 증착)하는 작업 (445)을 더 포함할 수 있다. 일 실시예에서, 제4 절연층 (514)는 산화물 또는 기타 적절한 절연 물질을 포함할 수 있다. 일 실시예에서, 제4 절연층(514)을 형성하는 작업 (445)은 도너 웨이퍼 (513)의 상면 (515) 상에 제4 절연층 (514)을 증착하거나 도너 웨이퍼 (513)의 상면의 열적 산화를 포함할 수 있다. (예를 들어, 제4 절연층 (514)는 증착된 산화물이거나 또는 열 산화물일 수 있다.) 일 실시예에서, 제4 절연층 (514)은 약 0.1 μm 내지 약 10 μm 정도의 두께를 가질 수 있다.In the illustrated embodiment, the method 400 may further include an operation 445 of forming (or depositing) a fourth insulating layer 514 on the top surface 515 of the donor wafer 513. In one embodiment, fourth insulating layer 514 may include an oxide or other suitable insulating material. In one embodiment, the operation 445 of forming the fourth insulating layer 514 includes depositing the fourth insulating layer 514 on the upper surface 515 of the donor wafer 513 or May include thermal oxidation. (For example, the fourth insulating layer 514 may be a deposited oxide or a thermal oxide.) In one embodiment, the fourth insulating layer 514 has a thickness of about 0.1 μm to about 10 μm. I can.

일 실시예에서, 제1, 제2, 제3, 및 제4 절연층들 (502, 508, 511, 514)은 동일한 공정에 의해 형성될 수 있고, 동일하거나 유사한 두께들, 및/또는 동일한 물질로 형성될 수 있다. 일 실시예에서, 제1, 제2, 제3, 및 제4 절연층들 (502, 508, 511, 514)은 둘 이상의 다른 공정들에 의해 형성될 수도 있고, 둘 이상의 다른 두께를 가질 수도 있고, 및/또는 둘 이상의 다른 물질로 형성될 수도 있다. 예를 들어, 일 실시예에서, 제2 절연층 (508)은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 갖는 열 산화물일 수 있고, 제3 절연층 (511)은 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 갖는 증착된 산화물일 수 있고, 및 제4 절연층 (514)는 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 갖는 열적 산화물일 수 있다.In one embodiment, the first, second, third, and fourth insulating layers 502, 508, 511, 514 may be formed by the same process and have the same or similar thicknesses, and/or the same material. Can be formed as In one embodiment, the first, second, third, and fourth insulating layers 502, 508, 511, 514 may be formed by two or more different processes, may have two or more different thicknesses, and , And/or may be formed of two or more different materials. For example, in one embodiment, the second insulating layer 508 may be a thermal oxide having a thickness of about 0.05 μm to about 9.8 μm, and the third insulating layer 511 is about 0.05 μm to about 0.1 μm. It may be a deposited oxide having a thickness of about, and the fourth insulating layer 514 may be a thermal oxide having a thickness of about 0.05 μm to about 0.1 μm.

도 4 및 5c를 참조하면, 상기 방법 (400)은 도너 웨이퍼 (513) 상의 제4 절연층 (514)을 제2 절연층 (508) 및 각 파워 레일들 (506)의 상면들 (509, 510) 상의 제3 절연층 (508)과 본딩하는 작업 (450)을 더 포함할 수 있다. 4 and 5C, the method 400 includes a fourth insulating layer 514 on the donor wafer 513 and a second insulating layer 508 and upper surfaces 509 and 510 of each of the power rails 506. ) May further include an operation 450 of bonding with the third insulating layer 508 on it.

도 4 및 5d를 참조하면, 상기 방법 (400)은 도너 웨이퍼 (513)을 분리하는 작업 (455)을 더 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (513)을 분리하는 작업 (455)은 도너 웨이퍼 (513)의 두께를 원하는 두께로 감소시키기 위하여 도너 웨이퍼 (513)를 연마하는 것을 포함할 수 있다. 일 실시예에서, 도너 웨이퍼 (513)는 스마트-컷 (516)를 따라 도너 웨이퍼 (513)를 분리하는 것을 가능하게 하도록 구성된 스마트-컷 (516)으로 전처리될 수 있고, 및 도너 웨이퍼 (513)를 분리하는 것은 도너 웨이퍼 (513)의 원하는 두께를 달성하기 위하여 도너 웨이퍼 (513)의 스마트-컷 (516)을 활성화하여 도너 웨이퍼 (513)를 디-본딩하는 것을 포함할 수 있다. 스마트-컷 (315)은 알려진 기술 또는 이하에서 연구된 적절한 제조 기술 또는 공정에 의해 형성될 수 있다. 스마트-컷 기술은 M. 브루엘 등이 발표한 1995 년 미국 아리조나주, 투싼(Tucson) 시에서 개최된 IEEE 국제 SOI 컨퍼런스 학회의 논문집, 178-179쪽 "'Smart cut': a promising new SOI material technology"에 설명되어 있고, 그 내용은 본 명세서에 참고로 포함된다. 부가하여, 일 실시예에서, 도너 웨이퍼 (513)를 분리하는 작업 (455)은 도너 웨이퍼 (513) 내의 스마트-컷 (516)을 활성화하여 수행될 수 있고, 스마트-컷 (516)을 활성화하는 공정 전에 도너 웨이퍼 (513) 내에 수소(H+)가 주입될 수 있다. 부가하여, 일 실시예에서, 도너 웨이퍼 (312)를 분리하는 작업(455)은 도너 웨이퍼 (312) 내의 스마트-컷 (315)를 활성화시킴으로써 수행될 수 있고, 도너 웨이퍼 (312) 내의 스마트-컷을 활성화하는 공정 뒤에 도너 웨이퍼 (312)는 어닐될 수 있고, 및 연마될 수 있다.4 and 5D, the method 400 may further include an operation 455 of separating the donor wafer 513. In one embodiment, the operation 455 of separating the donor wafer 513 may include polishing the donor wafer 513 to reduce the thickness of the donor wafer 513 to a desired thickness. In one embodiment, the donor wafer 513 may be pretreated with a smart-cut 516 configured to enable separation of the donor wafer 513 along the smart-cut 516, and the donor wafer 513 Separating the donor wafer 513 may include de-bonding the donor wafer 513 by activating a smart-cut 516 of the donor wafer 513 to achieve a desired thickness of the donor wafer 513. The smart-cut 315 may be formed by known techniques or by suitable manufacturing techniques or processes studied below. Smart-cut technology, published by M. Bruel et al., in 1995, the IEEE International SOI Conference Conference held in Tucson, Arizona, USA, pp. 178-179 "'Smart cut': a promising new SOI material. technology", the content of which is incorporated herein by reference. In addition, in one embodiment, the operation 455 of separating the donor wafer 513 may be performed by activating the smart-cut 516 in the donor wafer 513, which activates the smart-cut 516. Hydrogen (H+) may be implanted into the donor wafer 513 before the process. In addition, in one embodiment, the operation 455 of separating the donor wafer 312 may be performed by activating the smart-cut 315 in the donor wafer 312, and the smart-cut in the donor wafer 312 The donor wafer 312 can be annealed and polished after the process of activating.

도 4 및 5e를 참조하면, 상기 방법 (400)은 집적 회로 (500)의 완전한 형성을 위하여 도너 웨이퍼 (513) 내 또는 상에 전단 공정(FEOL) 층 내에 능동 반도체 소자들 (517) (예를 들어, p-형 전계 효과 트랜지스터(pFETs), n-형 전계 효과 트랜지스터(nFETs), 인버터, NAND 게이트, NOR 게이트, 플립 플롭, 및/또는 기타 로직 회로들), 비아들 (518), 및 능동 반도체 소자들 (517)을 서로 연결하고 및 능동 반도체 소자들 (517)을 매립된 파워 레일들 (506)과 연결하는 금속 배선들 (519)을 형성하는 하나 이상의 공정 (460)을 포함할 수 있다. 도시된 실시예에서, 비아들 (518) 중 적어도 하나는 금속 배선들 (519) 중 하나로부터 능동 반도체 소자들 (517)의 하나로 연장할 수 있고, 비아들 (518) 중 적어도 하나는 매립된 파워 레일들 (506) (예를 들어, 제1 전도성 물질을 (504)를 에칭하는 공정 (420) 이후, 전도성 물질층(504)의 잔존하는 부분들) 중 하나로부터 금속 배선들 (519) 중 하나로 연장하여 파워가 매립된 파워 레일들 (506) (집적 회로 (500)이 포함된 칩의 VDD/VSS 단자들과 연결된 파워 전달 네트워크 (PDN)로부터 파워를 전달받은)로부터 능동 반도체 소자들 (517)로 공급될 수 있다. 일 실시예에서, 비아들 (518) (예를 들어, 매립된 파워 레일들 (506)의 하나와 연결된 비아 (518))는 루데늄(Ru), 텅스텐 (W), 구리 (Cu), 코발트 (Co), 또는 기타 적절한 금속을 포함할 수 있다.4 and 5E, the method 400 includes active semiconductor devices 517 (e.g., in a shear process (FEOL) layer on or in a donor wafer 513) for complete formation of the integrated circuit 500. For example, p-type field effect transistors (pFETs), n-type field effect transistors (nFETs), inverters, NAND gates, NOR gates, flip flops, and/or other logic circuits), vias 518, and active One or more processes 460 of forming metal wires 519 connecting the semiconductor devices 517 to each other and connecting the active semiconductor devices 517 to the buried power rails 506 may be included. . In the illustrated embodiment, at least one of the vias 518 may extend from one of the metal lines 519 to one of the active semiconductor devices 517, and at least one of the vias 518 is From one of the rails 506 (e.g., the remaining portions of the conductive material layer 504 after the process 420 of etching the first conductive material 504) to one of the metal wires 519 Active semiconductor devices 517 from power rails 506 in which power is embedded by extending (received power from a power transfer network (PDN) connected to the VDD/VSS terminals of the chip including the integrated circuit 500) Can be supplied as In one embodiment, vias 518 (e.g., via 518 connected with one of the buried power rails 506) are rudenium (Ru), tungsten (W), copper (Cu), cobalt (Co), or other suitable metals.

부가하여, 도시된 실시예에서, 매립된 파워 레일들 (506)은 집적 회로 (500) 내의 능동 반도체 소자들 (517) 위의 라우팅 공간을 확보한 (예를 들어, 집적 회로 (500)의 후단 공정 (BEOL) 층 내에서 금속 층들 (M0, M1, M2, 등) 내에서 라우팅 공간을 확보한) 반도체 소자들 (517) 아래에 배치될 수 있고, 및 능동 반도체 소자들 위에 파워 레일들이 배치되는 관련 기술의 집적 회로들과 비교하여, 집적 회로 (500)의 셀 높이를 감소시킬 수 있다. 능동 반도체 소자들 (517) 위의 라우팅 공간들을 확보하는 것은 능동 반도체 소자들 (517) 위의 금속 배선들 (519)의 메탈 피치를 완화시킬 수 있다. 이것은 집적 회로의 스케일링으로 인하여 관련 기술의 집적 회로에서 발생할 수 있는 일렉트로-아미그레이션(EM) 및 전압(IR)의 강하를 감소시킬 수 있다.In addition, in the illustrated embodiment, the embedded power rails 506 have a routing space over the active semiconductor elements 517 in the integrated circuit 500 (e.g., the rear end of the integrated circuit 500 In the process (BEOL) layer, the metal layers (M0, M1, M2, etc.) can be disposed under the semiconductor elements 517 (which secured routing space), and the power rails are arranged over the active semiconductor elements. Compared to related art integrated circuits, it is possible to reduce the cell height of the integrated circuit 500. Securing the routing spaces over the active semiconductor devices 517 can alleviate the metal pitch of the metal lines 519 over the active semiconductor devices 517. This can reduce the drop in electro-migration (EM) and voltage (IR) that may occur in the related art integrated circuit due to scaling of the integrated circuit.

본 발명의 예시적인 실시예들을 특히 참조하여 상세하게 설명 되었지만, 본 명세서에 설명된 예시적은 실시예들은 설명된 정확한 형태로 본 발명의 범위를 한정하거나 제한되지 않는다. 본 발명이 속하는 기술 분야의 당 업자들은 설명된 조립, 작동 방법, 구조의 대체, 및 변경이 본 발명의 원리, 사상, 및 범위를 벗어나지 않고 실시될 수 있고, 및 본 발명이 다음의 청구 범위에 의해 설정되는 것을 이해할 수 있을 것이다.Although described in detail with particular reference to exemplary embodiments of the present invention, the exemplary embodiments described herein are not intended to limit or limit the scope of the invention to the precise form described. Those of ordinary skill in the art to which the present invention pertains may be implemented without departing from the principles, spirit, and scope of the present invention, and that the described assembly, operation method, and structural substitution, and modifications may be made, and the present invention is subject to the following claims. You will be able to understand what is set by.

100: 집적 회로 101: 제1 반도체 기판
102: 제1 절연층 103: 매립된 파워 레일
104: 파워 레일 트렌치 105: 제1 절연층의 상면
106: 제2 절연층 107: 능동 반도체 소자
108: 비아 109: 금속 배선
110: 라이너 200: 집적 회로 제조 방법
301: 제1 반도체 기판 302: 제1 절연층
303: 제1 반도체 기판의 상면
304: 파워 레일 트렌치 305: 제1 절연층의 상면
306: 파워 레일 307: 라이너
308: 전도성 물질
309: 라이너 및 전도성 물질의 상면
310: 제2 절연층 311: 제2 절연층의 상면
312: 도너 웨이퍼 313: 제3 절연층
314: 제3 절연층의 상면 315: 스마트-컷
316: 능동 반도체 소자 317: 비아
318: 금속 배선 400: 집적 회로 제조 방법
501: 제1 반도체 기판 502: 제1 절연층
503: 제1 반도체 기판의 상면 504: 전도성 물질층
505: 제1 절연층의 상면 506: 파워 레일
507: 배리어 층 508: 제2 절연층
509: 제2 절연층의 상면 510: 파워 레일의 상면
511: 제3 절연층 512: 제3 절연층의 상면
513: 도너 웨이퍼 514: 제4 절연층
515: 도너 웨이퍼의 상면 516: 스마트 컷
517: 능동 반도체 소자 518: 비아
519: 금속 배선100: integrated circuit 101: first semiconductor substrate
102: first insulating layer 103: embedded power rail
104: power rail trench 105: upper surface of the first insulating layer
106: second insulating layer 107: active semiconductor element
108: via 109: metal wiring
110: liner 200: integrated circuit manufacturing method
301: first semiconductor substrate 302: first insulating layer
303: upper surface of the first semiconductor substrate
304: power rail trench 305: upper surface of the first insulating layer
306: power rail 307: liner
308: conductive material
309: liner and top surface of conductive material
310: second insulating layer 311: upper surface of the second insulating layer
312: donor wafer 313: third insulating layer
314: upper surface of the third insulating layer 315: smart-cut
316: active semiconductor device 317: via
318: metal wiring 400: integrated circuit manufacturing method
501: first semiconductor substrate 502: first insulating layer
503: upper surface of the first semiconductor substrate 504: conductive material layer
505: upper surface of the first insulating layer 506: power rail
507: barrier layer 508: second insulating layer
509: upper surface of the second insulating layer 510: upper surface of the power rail
511: third insulating layer 512: upper surface of third insulating layer
513: donor wafer 514: fourth insulating layer
515: upper surface of the donor wafer 516: smart cut
517: active semiconductor device 518: via
519: metal wiring

Claims (20)

제1 반도체 기판의 상면 상에 제1 절연층을 형성하고;
상기 제1 절연층의 상면 내에 다수의 파워 레일 트렌치들을 형성하고;
상기 다수의 파워 레일 트렌치들 내에 매립된 파워 레일들을 형성하고;
상기 제1 절연층의 상기 상면 및 상기 매립된 파워 레일들의 상면들 상에 제2 절연층을 형성하고;
도너 웨이퍼 상에 제3 절연층을 형성하고;
상기 제3 절연층과 상기 제2 절연층을 본딩하고; 및
상기 도너 웨이퍼 상 또는 내에 다수 개의 능동 반도체 소자들, 비아들, 및 금속 배선들을 형성하는 것을 포함하고,
상기 매립된 파워 레일들은 상기 제1 절연층 및 상기 제2 절연층에 의해 봉지되고, 및
상기 매립된 파워 레일들은 상기 다수의 능동 반도체 소자들 아래에 있는 집적 회로 제조 방법.
Forming a first insulating layer on the upper surface of the first semiconductor substrate;
Forming a plurality of power rail trenches in an upper surface of the first insulating layer;
Forming power rails buried in the plurality of power rail trenches;
Forming a second insulating layer on the upper surface of the first insulating layer and upper surfaces of the buried power rails;
Forming a third insulating layer on the donor wafer;
Bonding the third insulating layer and the second insulating layer; And
And forming a plurality of active semiconductor devices, vias, and metal wires on or in the donor wafer,
The buried power rails are sealed by the first insulating layer and the second insulating layer, and
The method of manufacturing an integrated circuit in which the embedded power rails are under the plurality of active semiconductor devices.
 제1항에 있어서,
상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면을 열적으로 산화시키는 것을 포함하는 집적 회로 제조 방법.
The method of claim 1,
Forming the first insulating layer includes thermally oxidizing the upper surface of the first semiconductor substrate.
 제1항에 있어서,
상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면 상에 상기 제1 절연층을 형성하기 위한 절연 물질층을 증착하는 것을 포함하는 집적 회로 제조 방법.
The method of claim 1,
The forming of the first insulating layer includes depositing an insulating material layer for forming the first insulating layer on the upper surface of the first semiconductor substrate.
 제1항에 있어서,
상기 매립된 파워 레일들을 형성하는 것은:
상기 각 다수의 파워 레일 트렌치들 내에 라이너를 형성하고;
상기 각 다수의 파워 레일 트렌치들 내의 상기 라이너 상에 전도성 물질을 형성하고; 및
화학 기계적 연마를 수행하는 것을 포함하는 집적 회로 제조 방법.
The method of claim 1,
Forming the buried power rails:
Forming a liner in each of the plurality of power rail trenches;
Forming a conductive material on the liner in each of the plurality of power rail trenches; And
A method of manufacturing an integrated circuit comprising performing chemical mechanical polishing.
 제4항에 있어서,
상기 전도성 물질은 적어도 약 700 °C 이상의 열적 안정성을 갖는 집적 회로 제조 방법.
The method of claim 4,
The method of manufacturing an integrated circuit, wherein the conductive material has a thermal stability of at least about 700 °C.
 제5항에 있어서,
상기 제2 절연층을 적어도 약 700°C 에서 어닐링하는 것을 더 포함하는 집적 회로 제조 방법.
The method of claim 5,
The method of manufacturing an integrated circuit further comprising annealing the second insulating layer at at least about 700°C.
 제4항에 있어서,
상기 전도성 물질은 난융성 금속인 집적 회로 제조 방법.
The method of claim 4,
The method of manufacturing an integrated circuit wherein the conductive material is a refractory metal.
 제7항에 있어서,
상기 난융성 금속은 텅스텐 또는 루데늄인 집적 회로 제조 방법.
The method of claim 7,
The method of manufacturing an integrated circuit wherein the refractory metal is tungsten or rudenium.
 제1항에 있어서,
상기 제1 절연층은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 가진 열 산화물 층이고,
상기 제2 절연층은 약 0.05 μm 내지 약 1.0 μm 정도의 두께를 가진 증착된 산화물 층이고, 및
상기 제3 절연층은 약 0.05 μm 내지 0.1 μm 정도의 두께를 가진 열 산화물 층인 집적 회로 제조 방법.
The method of claim 1,
The first insulating layer is a thermal oxide layer having a thickness of about 0.05 μm to about 9.8 μm,
The second insulating layer is a deposited oxide layer having a thickness of about 0.05 μm to about 1.0 μm, and
The third insulating layer is a thermal oxide layer having a thickness of about 0.05 μm to 0.1 μm.
 제1 반도체 기판의 상면 상에 제1 절연층을 형성하고;
상기 제1 절연층의 상면 상에 전도성 층을 형성하고;
상기 전도성 층을 에칭하여 매립된 파워 레일들을 형성하고;
상기 제1 절연층의 상기 상면 상 및 상기 매립된 파워 레일들의 주변에 제2 절연층을 형성하고;
상기 제2 절연층의 상면 및 상기 매립된 파워 레일들의 상면들 상에 제3 절연층을 형성하고;
도너 웨이퍼 상에 제4 절연층을 형성하고;
상기 제4 절연층과 상기 제3 절연층을 본딩하고; 및
상기 도너 웨이퍼 상 또는 내에 다수의 반도체 소자들, 비아들, 및 금속 배선들을 형성하는 것을 포함하고,
상기 매립된 파워 레일들은 상기 제2 절연층 및 상기 제3 절연층에 의해 봉지되고, 및
상기 매립된 파워 레일들은 상기 다수의 능동 반도체 소자들 아래에 있는 집적회로 제조 방법.
Forming a first insulating layer on the upper surface of the first semiconductor substrate;
Forming a conductive layer on the upper surface of the first insulating layer;
Etching the conductive layer to form buried power rails;
Forming a second insulating layer on the upper surface of the first insulating layer and around the buried power rails;
Forming a third insulating layer on the upper surface of the second insulating layer and the upper surfaces of the buried power rails;
Forming a fourth insulating layer on the donor wafer;
Bonding the fourth insulating layer and the third insulating layer; And
And forming a plurality of semiconductor devices, vias, and metal wirings on or in the donor wafer,
The buried power rails are sealed by the second insulating layer and the third insulating layer, and
The method of manufacturing an integrated circuit in which the embedded power rails are under the plurality of active semiconductor devices.
 제10항에 있어서,
상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면을 열적으로 산화시키는 것을 포함하는 집적회로 제조 방법.
The method of claim 10,
Forming the first insulating layer includes thermally oxidizing the upper surface of the first semiconductor substrate.
 제10항에 있어서,
상기 제1 절연층을 형성하는 것은 상기 제1 반도체 기판의 상기 상면 상에 상기 제1 절연층을 형성하기 위한 절연 물질층을 형성하는 것을 포함하는 집적회로 제조 방법.
The method of claim 10,
The forming of the first insulating layer includes forming an insulating material layer for forming the first insulating layer on the upper surface of the first semiconductor substrate.
 제10항에 있어서,
상기 각 매립된 파워 레일들 상에 라이너를 형성하고; 및
화학 기계적 연마를 수행하는 것을 더 포함하고, 상기 화학 기계적 연마를 수행하는 것은 상기 각 매립된 파워 레일들의 상면을 따라 상기 라이너를 제거하는 것인 집적회로 제조 방법.
The method of claim 10,
Forming a liner on each of the embedded power rails; And
The method of manufacturing an integrated circuit further comprising performing chemical mechanical polishing, wherein performing the chemical mechanical polishing comprises removing the liner along the top surface of each of the buried power rails.
 제10항에 있어서,
상기 매립된 파워 레일들은 적어도 700°C 의 열적 안정성을 갖는 집적회로 제조 방법.
The method of claim 10,
The method of manufacturing an integrated circuit wherein the embedded power rails have a thermal stability of at least 700°C.
 제14항에 있어서,
적어도 700°C의 온도에서 상기 제3 절연층을 어닐링하는 것을 더 포함하는 집적회로 제조 방법.
The method of claim 14,
An integrated circuit manufacturing method further comprising annealing the third insulating layer at a temperature of at least 700°C.
 제10항에 있어서,
상기 전도성 층은 난융성 금속을 포함하는 집적회로 제조 방법.
The method of claim 10,
The conductive layer is a method of manufacturing an integrated circuit including a refractory metal.
 제16항에 있어서,
상기 난융성 금속은 텅스텐 또는 루데늄을 포함하는 집적회로 제조 방법.
The method of claim 16,
The infusible metal is a method of manufacturing an integrated circuit containing tungsten or rudenium.
 제10항에 있어서,
상기 제2 절연층은 약 0.05 μm 내지 약 9.8 μm 정도의 두께를 가진 열 산화층이고,
상기 제3 절연층은 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 가진 증착된 산화물 층이고, 및
상기 제4 절연층은 약 0.05 μm 내지 약 0.1 μm 정도의 두께를 가진 열 산화물층인 집적회로 제조 방법.
The method of claim 10,
The second insulating layer is a thermal oxidation layer having a thickness of about 0.05 μm to about 9.8 μm,
The third insulating layer is a deposited oxide layer having a thickness of about 0.05 μm to about 0.1 μm, and
The fourth insulating layer is a thermal oxide layer having a thickness of about 0.05 μm to about 0.1 μm.
 제10항에 있어서,
상기 도너 웨이퍼는 실리콘(Si), 실리콘-저마늄(SiGe), 저마늄(Ge), III-V족 물질, 및 그 조합들 중 선택된 물질을 포함하고, 및
상기 도너 웨이퍼는 약 30 nm 내지 약 10 μm 정도의 두께를 갖는 집적회로 제조 방법.
The method of claim 10,
The donor wafer includes a material selected from silicon (Si), silicon-germanium (SiGe), germanium (Ge), group III-V material, and combinations thereof, and
The donor wafer is a method of manufacturing an integrated circuit having a thickness of about 30 nm to about 10 μm.
 제1 반도체 기판;
상기 제1 반도체 기판 상의 제1 절연층;
상기 제1 절연층 내의 매립된 파워 레일들;
상기 제1 절연층 및 상기 매립된 파워 레일들 상의 제2 절연층; 및
상기 제2 절연층 상의 다수의 능동 반도체 소자들, 비아들, 및 금속 배선들을 포함하는 집적회로.
A first semiconductor substrate;
A first insulating layer on the first semiconductor substrate;
Power rails buried in the first insulating layer;
A second insulating layer on the first insulating layer and the buried power rails; And
An integrated circuit including a plurality of active semiconductor devices, vias, and metal lines on the second insulating layer.
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