KR20200144035A - Memristor and neuromorphic device comprising the same - Google Patents

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KR20200144035A
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이민현
도브란 아마노프
렌징 슈
장호욱
김해룡
신현진
조연주
함돈희
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삼성전자주식회사
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Abstract

The present invention provides a memristor and a neuromorphic device including the same. According to the present invention, the memristor comprises: a lower electrode and an upper electrode spaced apart from each other; and first and second two-dimensional material layers disposed between the lower electrode and the upper electrode and stacked without chemical bonding to each other.

Description

멤리스터 및 이를 포함하는 뉴로모픽 장치{MEMRISTOR AND NEUROMORPHIC DEVICE COMPRISING THE SAME}Memristor and neuromorphic device including the same TECHNICAL FIELD [MEMRISTOR AND NEUROMORPHIC DEVICE COMPRISING THE SAME}

본 개시는 멤리스터 및 이를 포함하는 뉴로모픽 장치에 관한 것이다. The present disclosure relates to a memristor and a neuromorphic device including the same.

비휘발성 메모리 장치로서 멤리스터는 전원이 끊어진 상태에서도 정보를 유지하고 있어 전원이 공급되면 다시 저장된 정보를 사용할 수 있는 다수의 메모리 셀들을 포함한다. 멤리스터는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. As a nonvolatile memory device, the memristor retains information even when power is turned off, and thus includes a plurality of memory cells capable of using stored information again when power is supplied. Memristors can be used in cell phones, digital cameras, portable information terminals (PDAs), mobile computer devices, stationary computer devices and other devices.

최근에는 때 차세대 뉴로모픽 컴퓨팅(Neuromorphic Computing) 플랫폼 혹은 뉴럴 네트워크(Neural Network)를 형성하는 칩에 3차원 NAND를 사용하는 연구가 진행 중이다.Recently, research on the use of 3D NAND on chips that form a next-generation neuromorphic computing platform or a neural network is underway.

특히, 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구된다.In particular, there is a need for a technology that has high integration and low power characteristics and enables random access to memory cells.

수직형 멤리스터 및 이를 포함하는 뉴로모픽 장치를 제공한다. It provides a vertical memristor and a neuromorphic device including the same.

일 실시예에 따른 멤리스터는, 이격 배치되는 하부 전극과 상부 전극; 및 상기 하부 전극과 상기 상부 전극 사이에 배치되며, 서로 화학적 결합이 없이 스택된 제1 및 제2 이차원 물질층을 포함하는 저항 변화층;을 포함한다. A memristor according to an embodiment includes: a lower electrode and an upper electrode disposed spaced apart from each other; And a resistance change layer disposed between the lower electrode and the upper electrode and including first and second two-dimensional material layers stacked without chemical bonding to each other.

그리고, 상기 저항 변화층은, 결함있는 입자 경계를 포함한다.In addition, the resistance change layer includes a defective particle boundary.

또한, 상기 저항 변화층은, 상기 하부 전극과 상기 상부 전극에 인가되는 전기적 신호에 의해 상기 결함있는 입자 경계에 전도성 필라멘트가 형성될 수 있다.In addition, in the resistance change layer, a conductive filament may be formed at the boundary of the defective particle by an electric signal applied to the lower electrode and the upper electrode.

그리고, 상기 제1 및 제2 이차원 물질층 각각은, 라인 타입의 결함을 포함할 수 있다.In addition, each of the first and second two-dimensional material layers may include line-type defects.

또한, 상기 저항 변화층은, 점 타입의 결함을 포함할 수 있다.In addition, the resistance change layer may include a dot-type defect.

그리고, 상기 멤리스터는, 0.1V 이상 0.5V이하의 셋 전압에 의해 동작할 수 있다.In addition, the memristor may operate by a set voltage of 0.1V or more and 0.5V or less.

또한, 상기 멤리스터는, 바이폴라 저항성 스위칭 동작을 수행할 수 있다.In addition, the memristor may perform a bipolar resistive switching operation.

그리고, 상기 멤리스터는 포밍후 고저항 상태의 오믹 전도 기울기와 저저항 상태의 오믹 전도 기울기는 일정할 수 있다.In the memristor, after forming, the ohmic conduction slope in the high resistance state and the ohmic conduction slope in the low resistance state may be constant.

또한, 상기 오믹 전도 기울기는, 0.8 내지 1.2에 포함될 수 있다.In addition, the ohmic conduction slope may be included in 0.8 to 1.2.

그리고, 상기 저항 변화층은 인가되는 전기적 신호의 스윕에 따라 아날로그방식으로 변하는 저항 특성을 가질 수 있다.In addition, the resistance change layer may have resistance characteristics that change in an analog manner according to the sweep of an applied electrical signal.

또한, 상기 하부 전극과 상기 상부 전극간의 간격은, 상기 저항 변화층에 포함된 원자 크기의 2배 이상 10배 이하일 수 있다.In addition, an interval between the lower electrode and the upper electrode may be 2 or more and 10 times or less of the atomic size included in the resistance change layer.

그리고, 상기 저항 변화층은, 10층 이하의 이차원 물질층을 포함할 수 있다.In addition, the resistance change layer may include 10 or fewer two-dimensional material layers.

또한, 상기 제1 이차원 물질층과 상기 제2 이차원 물질층은 동일한 물질로 형성될 수 있다.In addition, the first 2D material layer and the second 2D material layer may be formed of the same material.

그리고, 상기 제1 및 제2 이차원 물질층 중 적어도 하나는, 절연 특성을 가질 수 있다.In addition, at least one of the first and second 2D material layers may have insulating properties.

또한, 상기 제1 및 제2 이차원 물질층 중 적어도 하나는, fluorogrpahene, graphene oxide, h-BN, Mica, MoO3, WO4, CuOx, TiO2, MnO2, V2O5, TaO4, RuO2 중 적어도 하나를 포함할 수 있다.In addition, at least one of the first and second two-dimensional material layers, fluorogrpahene, graphene oxide, h-BN, Mica, MoO 3 , WO 4 , CuO x , TiO 2 , MnO 2 , V 2 O 5 , TaO 4 , It may contain at least one of RuO 2 .

그리고, 상기 제1 및 제2 이차원 물질층 중 적어도 하나는, 반도체 특성을 가질 수 있다.In addition, at least one of the first and second two-dimensional material layers may have semiconductor characteristics.

또한, 상기 제1 및 제2 이차원 물질층 중 적어도 하나는, MoS2, WS2, MoSe2, WSe2, MoTe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, GaSe, GaTe, InSe, In2Se3, Bi2Se3, black phosphorus 중 적어도 하나를 포함할 수 있다.In addition, at least one of the first and second two-dimensional material layers, MoS 2 , WS 2 , MoSe 2 , WSe 2 , MoTe 2 , WTe 2 , ZrS 2 , ZrSe 2 , HfS 2 , HfSe 2 , GaSe, GaTe, It may include at least one of InSe, In 2 Se 3 , Bi 2 Se 3 , and black phosphorus.

그리고, 상기 제1 및 제2 이차원 물질층 각각은, 단일층일 수 있다.In addition, each of the first and second two-dimensional material layers may be a single layer.

또한, 상기 하부 전극 및 상기 상부 전극 중 적어도 하나는, 금속 물질을 포함할 수 있다.In addition, at least one of the lower electrode and the upper electrode may include a metallic material.

그리고, 상기 하부 전극 및 상기 상부 전극은 서로 다른 물질을 포함할 수 있다.In addition, the lower electrode and the upper electrode may include different materials.

또한, 상기 하부 전극 및 상기 상부 전극 중 하는 활성 전극이고, 나머지는 비활성 전극일 수 있다.In addition, one of the lower electrode and the upper electrode may be an active electrode, and the other may be an inactive electrode.

그리고, 상기 저항 변화층은, 상기 하부 전극과 상기 상부 전극이 중첩되는 영역에 배치될 수 있다.In addition, the resistance change layer may be disposed in a region where the lower electrode and the upper electrode overlap.

또한, 상기 상부 전극, 상기 제1 이차원 물질층, 상기 제2 이차원 물질층 및 상기 하부 전극은 순차적으로 서로 접하게 배치될 수 있다.In addition, the upper electrode, the first two-dimensional material layer, the second two-dimensional material layer, and the lower electrode may be sequentially disposed in contact with each other.

그리고, 상기 상부 전극은, 상기 저항 변화층의 두께 방향과 수직한 제1 방향으로 서로 이격 배치되는 복수 개의 제1 전극;을 포함하고, 상기 하부 전극은, 상기 저항 변화층의 두께 방향과 수직하면서 상기 제1 방향과 다른 제2 방향으로 서로 이격 배치되는 복수 개의 제2 전극;을 포함할 수 있다.The upper electrode includes a plurality of first electrodes spaced apart from each other in a first direction perpendicular to the thickness direction of the resistance change layer, and the lower electrode is perpendicular to the thickness direction of the resistance change layer. And a plurality of second electrodes spaced apart from each other in a second direction different from the first direction.

또한, 상기 저항 변화층은, 상기 복수 개의 제1 전극과 상기 복수 개의 제2 전극이 중첩되는 영역에 배치되면서 상호 이격 배치되는 복수 개의 서브 저항 변화층을 포함할 수 있다. In addition, the resistance change layer may include a plurality of sub resistance change layers that are disposed in a region where the plurality of first electrodes and the plurality of second electrodes overlap and are spaced apart from each other.

한편, 일 실시예에 따른 뉴로모픽 장치는 앞서 기술한 멤리스터를 포함한다. Meanwhile, the neuromorphic device according to an embodiment includes the memristor described above.

그리고, 상기 뉴로모픽 장치는 STDP(spike-timing dependent plasticity) 방식으로 동작할 수 있다. In addition, the neuromorphic device may operate in a spike-timing dependent plasticity (STDP) method.

도 1a는 일 실시예에 따른 멤리스터의 평면도이다.
도 1b는 도 1a의 멤리스터의 단면도이다.
도 2는 일 실시예에 따른 2층의 이차원 물질층을 포함하는 멤리스터를 구체적으로 도시한 도면이다.
도 3a는 일 실시예에 다른 멤리스터의 I-V 특성을 나타낸다.
도 3b는 일 실시예에 따른 멤리스터의 고저항 상태와 저저항 상태 사이의 저항 값을 나타내는 그래프이다.
도 3c는 일 실시예에 다른 멤리스터기 다양한 저항 상태를 가짐을 나타내는 참조도면이다.
도 3d는 일 실시예에 따른 멤리스터의 포밍 전과 후의 I-V 특성을 나타낸다.
도 4는 도 2의 멤리스터를 HAADF(high-angle annular dark-field imaging)을 가진 주사 투과 전자 현미경(a scanning transmission electron microscope)으로 촬영한 결과를 나타낸다.
도 5a는 일 실시예에 따른 이층의 이차원 물질층을 포함하는 멤리스터의 I-V 특성을 나타내는 그래프이다.
도 5b는 멤리스터의 저항 특성을 나타내는 그래프이다.
도 6a은 비교예로서 단일층의 이차원 물질층을 포함하는 멤리스터의 I-V 특성을 나타낸다.
도 6b는 단일층의 이차원 물질층을 포함하는 멤리스터의 저항 특성을 나타내는 그래프이다.
도 7a은 일 실시예에 따른 멤리스터에 적용되는 전압 스윕에 대한 그래프이다.
도 7b는 도 7a의 전압 스윕에 따른 멤리스터의 저항을 나타내는 그래프이다.
도 8은 일 실시예에 따른 펄스 타입의 전압에서 멤리스터의 저항 특성을 나타낸다.
도 9a는 일 실시예에 따른 멤리스터에 적용된 전압을 나타내는 참조도면이다.
도 9b는 도 9a의 신호에 따른 멤리스터의 컨덕턴스 변화와 유효 전압을 나타내는 결과이다.
도 10은 일 실시예에 따른 3층의 저항 변화층을 포함하는 멤리스터의 I-V 특성을 도시한 도면이다.
도 11a 및 도 11b는 다른 실시예에 따른 멤리스터를 나타내는 도면이다. 1A is a plan view of a memristor according to an embodiment.
1B is a cross-sectional view of the memristor of FIG. 1A.
FIG. 2 is a diagram specifically illustrating a memristor including a two-dimensional material layer according to an exemplary embodiment.
3A shows IV characteristics of a memristor according to an embodiment.
3B is a graph showing resistance values between a high resistance state and a low resistance state of a memristor according to an exemplary embodiment.
3C is a reference diagram showing that a memristor according to an exemplary embodiment has various resistance states.
3D shows IV characteristics of a memristor before and after forming according to an embodiment.
FIG. 4 shows the results of photographing the memristor of FIG. 2 with a scanning transmission electron microscope with high-angle annular dark-field imaging (HAADF).
5A is a graph showing IV characteristics of a memristor including a two-dimensional two-dimensional material layer according to an exemplary embodiment.
5B is a graph showing the resistance characteristics of the memristor.
6A shows the IV characteristics of a memristor including a single layer of a two-dimensional material layer as a comparative example.
6B is a graph showing the resistance characteristics of a memristor including a single layer of a two-dimensional material.
7A is a graph of a voltage sweep applied to a memristor according to an exemplary embodiment.
7B is a graph showing the resistance of the memristor according to the voltage sweep of FIG. 7A.
8 shows resistance characteristics of a memristor in a pulse type voltage according to an exemplary embodiment.
9A is a reference diagram illustrating a voltage applied to a memristor according to an exemplary embodiment.
9B is a result showing a change in conductance of the memristor and an effective voltage according to the signal of FIG. 9A.
10 is a diagram showing IV characteristics of a memristor including a three-layer resistance change layer according to an exemplary embodiment.
11A and 11B are diagrams illustrating a memristor according to another embodiment.

본 명세서에서 다양한 곳에 등장하는 "일부 실시예에서" 또는 "일 실시예에서" 등의 어구는 반드시 모두 동일한 실시예를 가리키는 것은 아니다.Phrases such as "in some embodiments" or "in one embodiment" appearing in various places in this specification are not necessarily all referring to the same embodiment.

본 명세서에서 사용되는 “구성된다” 또는 “포함한다” 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.The terms “consisting of” or “comprising” as used herein should not be construed as including all of the various elements or various steps described in the specification, and some of the elements or some steps It should be construed that they may not be included or may further include additional elements or steps.

이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다. 이하 첨부된 도면을 참조하면서 오로지 예시를 위한 실시예에 의해 상세히 설명하기로 한다.Hereinafter, what is described as "top" or "top" may include things that are directly above/below/left/right in contact, as well as those that are above/below/left/right in a non-contact manner. Hereinafter, with reference to the accompanying drawings, it will be described in detail by examples only for illustration.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various constituent elements, but constituent elements should not be limited by terms. The terms are used only for the purpose of distinguishing one component from another.

이하 첨부된 도면을 참고하여 본 개시를 상세히 설명하기로 한다.Hereinafter, the present disclosure will be described in detail with reference to the accompanying drawings.

도 1a는 일 실시예에 따른 멤리스터(10)의 평면도이고, 도 1b는 도 1a의 멤리스터(10)의 단면도이다. 일시예에 따른 멤리스터(10)는 수직형 멤리스터라고 할 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 멤리스터(10)는 이격 배치된 제1 및 제2 전극(110, 120)과 제1 및 제2 전극(110, 120) 사이에 배치되는저항 변화층(130)을 포함할 수 있다. 저항 변화층(130)의 두께 방향은 제1 전극(110)에서 제2 전극(120)으로의 방향과 나란할 수 있다. 그리고, 저항 변화층(130)은 저항 변화층(130)의 두께 방향으로 제1 및 제2 전극(110, 120)이 중첩된 영역에 배치될 수 있다. 일시예에 따른 멤리스터(10)는 수직형 멤리스터라고 할 수 있다.1A is a plan view of the memristor 10 according to an embodiment, and FIG. 1B is a cross-sectional view of the memristor 10 of FIG. 1A. The memristor 10 according to the temporary example may be referred to as a vertical memristor. 1A and 1B, the memristor 10 is a resistance change layer disposed between the first and second electrodes 110 and 120 spaced apart and the first and second electrodes 110 and 120 It may include (130). The thickness direction of the resistance change layer 130 may be parallel to the direction from the first electrode 110 to the second electrode 120. In addition, the resistance change layer 130 may be disposed in a region where the first and second electrodes 110 and 120 overlap in the thickness direction of the resistance change layer 130. The memristor 10 according to the temporary example may be referred to as a vertical memristor.

멤리스터(10)는 제1 전극(110)을 지지하는 기판(140)을 더 포함할 수 있다. 기판(140)은 예를 들면, 실리콘 기판 등이 사용될 수 있으나. 이에 한정되는 것은 아니며 다양한 재질의 기판이 사용될 수 있다. 또한, 기판(140)으로는 플라스틱 기판 등과 같은 유연한 재질의 기판이 사용될 수도 있다. 이러한 기판(140)의 상면에는 기판(140)과 제1 전극(110) 사이의 절연을 위해 절연층(150)이 더 마련될 수 있다. 절연층(150)은 예를 들면 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있지만, 이에 한정되는 것은 아니다. 한편, 기판(140)이 절연성 물질을 포함하는 경우에는 기판(140)의 상면에 절연층(150)이 마련되지 않을 수 있다.The memristor 10 may further include a substrate 140 supporting the first electrode 110. The substrate 140 may be, for example, a silicon substrate or the like. It is not limited thereto, and substrates of various materials may be used. In addition, a substrate made of a flexible material such as a plastic substrate may be used as the substrate 140. An insulating layer 150 may be further provided on the upper surface of the substrate 140 for insulation between the substrate 140 and the first electrode 110. The insulating layer 150 may include, for example, silicon oxide, silicon nitride, or the like, but is not limited thereto. Meanwhile, when the substrate 140 includes an insulating material, the insulating layer 150 may not be provided on the upper surface of the substrate 140.

제1 전극(110)은 기판(140)상에 형성되어 하부 전극이라고 하고, 제2 전극(120)은 저항 변화층(130)상에 형성되어 상부 전극이라고 할 수 있다. 제1 및 제2 전극(110, 120)은 전도성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 전극(110, 120)은 예를 들어, 그래핀(graphene), CNTs(carbon nanotubes), 금속, 예를 들어, Al, Au, Cu, Ir, Ru, Pt, Ti, TiN, Ta, TaN, Cr 등의 다양한 도전 물질 중 적어도 하나를 포함할 수 있다. The first electrode 110 is formed on the substrate 140 and is referred to as a lower electrode, and the second electrode 120 is formed on the resistance change layer 130 and may be referred to as an upper electrode. The first and second electrodes 110 and 120 may include a conductive material. For example, the first and second electrodes 110 and 120 are, for example, graphene, carbon nanotubes (CNTs), metals, such as Al, Au, Cu, Ir, Ru, Pt, It may include at least one of various conductive materials such as Ti, TiN, Ta, TaN, and Cr.

제1 및 제2 전극(110, 120)은 같은 물질로 형성될 수도 있고, 다른 물질로 형성될 수도 있다. 예를 들어, 제1 및 제2 전극(110, 120) 중 하나는 이온화도가 큰 활성 전극일 수 있고, 나머지 하나는 이온화도가 낮은 비활성 전극일 수 있다. 활성 전극 및 비활성 전극 여부는 인가되는 전압에 따라 결정될 수 있다. The first and second electrodes 110 and 120 may be formed of the same material or may be formed of different materials. For example, one of the first and second electrodes 110 and 120 may be an active electrode having a high degree of ionization, and the other may be an inactive electrode having a low degree of ionization. Whether the active electrode or the inactive electrode is used may be determined according to the applied voltage.

저항 변화층(130)은 제1 및 제2 전극(110, 120)에 인가되는 전기적 신호에 의해 저항이 변하여 정보를 저장한다. 저항 변화층(130)의 두께는 원자 스케일일 수 있다. 예를 들어, 저항 변화층(130)의 두께는 수십 나노미터 이하일 수 있다. 멤리스터(10)의 동작 전압은 저항 변화층(130)의 두께에 의해 결정되는 바, 저항 변화층(130)의 두께가 작을수록 동작 전압이 작아질 수 있다. 예를 들어, 저항 변화층(130)의 두께가 수십 나노미터일 때 동작 전압은 10V이하일 수 있고, 저항 변화층(130)의 두께가 수 나노미터일 때 동작 전압은 1V이하일 수 있다. 그러나, 저항 변화층(130)의 두께가 지나치게 작으면 매우 작은 전압에도 반응하여 멤리스터(10)가 불안정할 수 있다. 일 실시예에 따른 저항 변화층(130)은 저항 변화층(130)에 포함된 원자 크기의 2배 이상 10배 이하의 두께를 갖는 것이 바람직하다. The resistance change layer 130 stores information by changing resistance by an electric signal applied to the first and second electrodes 110 and 120. The thickness of the resistance change layer 130 may be on an atomic scale. For example, the thickness of the resistance change layer 130 may be tens of nanometers or less. Since the operating voltage of the memristor 10 is determined by the thickness of the resistance change layer 130, the smaller the thickness of the resistance change layer 130, the smaller the operating voltage may be. For example, when the thickness of the resistance change layer 130 is several tens of nanometers, the operating voltage may be 10V or less, and when the thickness of the resistance change layer 130 is several nanometers, the operation voltage may be 1V or less. However, if the thickness of the resistance change layer 130 is too small, the memristor 10 may be unstable due to reaction to a very small voltage. It is preferable that the resistance change layer 130 according to an embodiment has a thickness of at least 2 times or less than 10 times the atomic size included in the resistance change layer 130.

저항 변화층(130)은 층상 구조(layered structure)를 갖는 이차원 물질층(two-dimensional material layer)(2D material)을 포함할 수 있다. 이차원 물질층은 원자들이 소정의 결정구조를 이루고 있는 단층(single-layer) 또는 반층(half-layer)의 고체이다. 저항 변화층(130)은 2 층 이상 10 층이하의 이차원 물질층을 포함할 수 있다. 예를 들어, 저항 변화층(130)은 제1 전극(110)에서 제2 전극(120)으로 순차적으로 배치되는 제1 및 제2 이차원 물질층(132, 134)을 포함할 수 있다. 복수 층의 이차원 물질층은 두께 방향으로 서로 화학적 결합없이 스택될 수 있다. 그리하여, 이차원 물질층들 사이에는 이온 이동이 용이하다. The resistance change layer 130 may include a two-dimensional material layer (2D material) having a layered structure. The two-dimensional material layer is a single-layer or half-layer solid in which atoms form a predetermined crystal structure. The resistance change layer 130 may include 2 or more and 10 or less two-dimensional material layers. For example, the resistance change layer 130 may include first and second two-dimensional material layers 132 and 134 that are sequentially disposed from the first electrode 110 to the second electrode 120. The plurality of two-dimensional material layers may be stacked without chemical bonding to each other in the thickness direction. Thus, it is easy to move ions between the two-dimensional material layers.

단일층의 이차원 물질층으로 저항 변화층(130)을 형성하면 멤리스터(10)는 지나치게 작은 전압, 예를 들어, 0.1V의 이하의 셋 전압에도 반응할 수 있다. 이는 멤리스터(10)의 안정성을 저해할 수 있다. 일 실시예에 따른 멤리스터(10)는 복수 층의 이차원 물질층으로 저항 변화층(130)을 형성하면서, 복수 층의 이차원 물질층은 두께 방향으로 서로 화학적 결합이 없이 스택될 수 있다. 이는 단일층의 이차원 물질층보다는 높은 동작 전압이 필요하지만, 두께 방향으로 화학적으로 결합한 이차원 물질층 또는 수평형 멤리스터 보다는 낮은 동작 전압이 필요하다. 그리하여, 일 실시예에 따른 멤리스터(10)는 0.1이상 0.5V 이하의 셋 전압에서 동작할 수 있다. When the resistance change layer 130 is formed with a single-layered two-dimensional material layer, the memristor 10 may respond to an excessively small voltage, for example, a set voltage of 0.1V or less. This may impair the stability of the memristor 10. In the memristor 10 according to an embodiment, while forming the resistance change layer 130 with a plurality of two-dimensional material layers, the two-dimensional material layers of the plurality of layers may be stacked without chemical bonding to each other in the thickness direction. This requires a higher operating voltage than a single-layer two-dimensional material layer, but requires a lower operating voltage than a two-dimensional material layer or a horizontal memristor chemically bonded in the thickness direction. Thus, the memristor 10 according to an embodiment may operate at a set voltage of 0.1 to 0.5V.

저항 변화층(130)의 이차원 물질층은 절연 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 이차원 물층은 fluorogrpahene, graphene oxide, h-BN, Mica, MoO3, WO4, CuOx, TiO2, MnO2, V2O5, TaO4, RuO2 중 적어도 하나를 포함할 수 있다. The two-dimensional material layer of the resistance change layer 130 may be formed of a material having insulating properties. For example, the two-dimensional water layer may include at least one of fluorogrpahene, graphene oxide, h-BN, Mica, MoO 3 , WO 4 , CuO x , TiO 2 , MnO 2 , V 2 O 5 , TaO 4 , RuO 2 have.

이차원 물질층(140)은 반도체 특성을 가지는 물질을 포함할 수 있다. 예를 들면, 이차원 물질층(140)은 TMD (Transition Metal Dichalcogenide), Phosphorene (Black Phosphorus), Germanane 및 Silicene으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그리고, TMD는 예를 들면, MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, TaS2, TaSe2, TiS2, TiSe2, ZrS2, ZrSe2, HfS2, HfSe2, SnS2, SnSe2, GeS2, GeSe2, GaS2, GaSe2, GaSe, GaTe, InSe, In2Se3, Bi2S3, Bi2Se3 및 Bi2Te3으로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. The two-dimensional material layer 140 may include a material having semiconductor properties. For example, the two-dimensional material layer 140 may include at least one selected from the group consisting of TMD (Transition Metal Dichalcogenide), Phosphorene (Black Phosphorus), Germanane, and Silicene. And, TMD is, for example, MoS 2 , MoSe 2 , MoTe 2 , WS 2 , WSe 2 , WTe 2 , TaS 2 , TaSe 2 , TiS 2 , TiSe 2 , ZrS2, ZrSe2, HfS 2 , HfSe 2 , SnS 2 , SnSe 2 , GeS 2 , GeSe 2 , GaS 2 , GaSe 2 , GaSe, GaTe, InSe, In2Se3, Bi 2 S 3 , Bi 2 Se 3 and Bi 2 Te 3 It may include at least one selected from the group consisting of .

도 1a 및 도 1b에 도시된 바와 같은 수직 구조의 멤리스터(10)는 제1 및 제2 전극(110, 120)간의 거리가 원자 스케일(atomic-scale)의 범위이기 때문에, 제1 및 제2 전극(110, 120)에 전압이 인가되면 제1 및 제2 전극(110, 120) 중 어느 하나의 전극으로부터 방출된 이온은 원자 스케일의 전도성 필라멘트를 형성할 수 있다. 예를 들어, 멤리스터(10)는 0.5V의 이하의 전압에서 원자 스케일의 필라멘트를 형성할 수 있다. 상기와 같이 원자 스케일의 전도성 필라멘트를 형성하는 멤리스터(10)는 전기 화학적 메탈라이즘 메모리(ECM: electrochemical metallization memory)라고 할 수 있다. 이는 전도성 채널을 형성하기 위해 공공(vacancy), 예를 들어, 황 공공이 이동하는 원자가 변화 메모리(VCM: valence change memory)와 동작 원리가 상이하다. In the memristor 10 having a vertical structure as shown in FIGS. 1A and 1B, the first and second electrodes 110 and 120 have a distance between the first and second electrodes 110 and 120 in an atomic-scale range. When a voltage is applied to the electrodes 110 and 120, ions emitted from one of the first and second electrodes 110 and 120 may form an atomic scale conductive filament. For example, the memristor 10 may form an atomic scale filament at a voltage of 0.5V or less. The memristor 10 that forms the atomic scale conductive filaments as described above may be referred to as an electrochemical metallization memory (ECM). This is different from a valence change memory (VCM) in which vacancy, for example, sulfur vacancy, moves to form a conductive channel.

구체적으로, 제1 및 제1 전극(110) 사이에 전압이 인가될 수 있다. 인가되는 전압의 크기가 증가함에 따라서, 활성 전극은 산화되어 활성 전극으로부터 이온이 방출된다. 상기한 이온은 저항 변화층(130)을 통해 다른 전극, 예를 들어, 비활성 전극으로 이동함으로서 저항 변화층(130)에는 전도성 필리멘트가 형성된다. 그리고, 저항 변화층을 통과한 이온은 비활성 전극에서 환원됨으로써 활성 전극에 증착하게 된다. 저항 변화층(130)에 흐르는 전류는 전도성 필라멘트의 크기에 대응할 수 있다. Specifically, a voltage may be applied between the first and first electrodes 110. As the magnitude of the applied voltage increases, the active electrode is oxidized and ions are released from the active electrode. The above-described ions move through the resistance change layer 130 to another electrode, for example, an inactive electrode, thereby forming a conductive filament in the resistance change layer 130. In addition, the ions passing through the resistance change layer are reduced by the inactive electrode to deposit on the active electrode. The current flowing through the resistance change layer 130 may correspond to the size of the conductive filament.

상기한 전도성 필라멘트는 저항 변화층(130) 중 결함이 있는 입자 경계(defective grain boundaries)을 따라 형성될 수 있다. 제1 원리 밀도 함수 이론(first-principle density functional theory)에 기초하여 결함이 있는 입자 경계(defective grain boundaries)를 통해 전도성 필리멘트를 확산시키기 위한 전압은 이차원 물질층의 결정 부분(crystalline part)을 통해 전도성 필라멘트가 확산되는 것보다 훨씬 적은 전압이 필요하다. 예를 들어, MoS2 층의 입자 경계를 통해 전도성 필라멘트를 확산시키기 위한 전압은 약 0.3eV인 반면, MoS2층의 결정 경계를 통해 전도성 필라멘트를 확산시키기 위한 전압은 약 3.9eV이다. The conductive filaments may be formed along defective grain boundaries in the resistance change layer 130. Based on the first-principle density functional theory, the voltage for diffusing the conductive filament through defective grain boundaries is applied through the crystalline part of the two-dimensional material layer. Much less voltage is required than the conductive filaments diffuse. For example, the voltage for diffusing the conductive filaments through the grain boundaries of the MoS2 layer is about 0.3 eV, while the voltage for diffusing the conductive filaments through the grain boundaries of the MoS2 layer is about 3.9 eV.

한편, 저항 변화층(130) 중 각 이차원 물질층은 입자 경계에 라인 타입의 결함이 있다. 이차원 물질층이 복수 회 스택됨으로써 상기한 라인 타입의 결함의 일부는 중첩되고 일부는 중첩되지 않을 수 있다. 라인 타입이 결함들이 중첩됨으로써 저항 변화층(130)은 전체적으로 점 타입의 결함을 가질 수 있다. 점 타입의 결함을 갖는 저항 변화층(130)은 라인 타입의 결합을 갖는 저항 변화층보다 안정적으로 동작할 수 있다. 즉, 단일층의 이차원 물질층만으로 구성된 저항 변화층(130)은 작은 전압에도 동작하여 불안정할 수 있다. On the other hand, each of the two-dimensional material layers among the resistance change layers 130 has line-type defects at the grain boundaries. Since the two-dimensional material layers are stacked multiple times, some of the line-type defects may overlap and some may not overlap. Since the line-type defects are overlapped, the resistance change layer 130 may have a dot-type defect as a whole. The resistance change layer 130 having a dot-type defect may operate more stably than a resistance change layer having a line-type coupling. That is, the resistance change layer 130 composed of only a single-layered two-dimensional material layer may operate even at a small voltage and may be unstable.

또한, 일 실시예에 따른 멤리스터(10)는 바이폴라 저항성 스위칭 동작을 수행을 수행하며, 셋 전압 및 리셋 전압을 반복적으로 수행한다 하더라도 일정할 수 있다. 여기서, 고저항 상태(High Resistance State: HRS)는 저항 변화층(130)의 저항이 높아 전류가 잘 흐르지 않는 오프 상태를 의미하며, LRS(Low Resistance State: HRS)는 저항 변화층(130)의 저항이 낮아 전류가 잘 흐르는 온 상태를 의미한다. 셋 전압은 저항 변화층(130)이 고저항 상태에서 저저항 상태로 저항 변화를 발생시키는 전압이고, 리셋 전압은 저항 변화층(130)이 저저항 상태에서 고저항 상태로 저항 변화를 발생시키는 전압의 크기를 의미한다. In addition, the memristor 10 according to an exemplary embodiment performs a bipolar resistive switching operation, and may be constant even if the set voltage and the reset voltage are repeatedly performed. Here, the high resistance state (HRS) means an off state in which the resistance of the resistance change layer 130 is high and current does not flow well, and the LRS (Low Resistance State: HRS) refers to the resistance change layer 130. Low resistance means that the current flows well. The set voltage is a voltage at which the resistance change layer 130 generates a resistance change from a high resistance state to a low resistance state, and the reset voltage is a voltage at which the resistance change layer 130 generates a resistance change from a low resistance state to a high resistance state. Means the size of.

뿐만 아니라, 멤리스터(10)는 포밍 후 고저항 상태의 오믹 전도 기울기와 저저항 상태의 오믹 전도 기울기는 거의 동일 할 수 있다. 예를 들어, 고저항 상태의 오믹 전도 기울기와 저저항 상태의 오믹 전도 기울기 각각은 약 0.8 내지 1.2에 포함될 수 있다. 고저항 상태의 오믹 전도 기울기와 저저항 상태의 오믹 전도 기울기가 거의 동일함으로써 일 실시예에 따른 멤리스터(10)는 안정적으로 동작할 수 있다. In addition, the memristor 10 may have an ohmic conduction gradient in a high resistance state and an ohmic conduction gradient in a low resistance state after forming. For example, each of the ohmic conduction slope in the high resistance state and the ohmic conduction slope in the low resistance state may be included in about 0.8 to 1.2. Since the ohmic conduction gradient in the high resistance state and the ohmic conduction gradient in the low resistance state are substantially the same, the memristor 10 according to an exemplary embodiment can operate stably.

도 2는 일 실시예에 따른 2층의 이차원 물질층을 포함하는 멤리스터(10)를 구체적으로 도시한 도면이다. 도 2에 도시된 바와 같이, 멤리스터(10)는 이격 배치되는 제1 및 제2 전극(110, 120), 제1 및 제2 전극(110, 120) 사이에 배치되는 단일층의 제1 및 제2 이차원 물질층(132, 134)을 포함할 수 있다. 제1 전극(110), 제1 이차원 물질층(132), 제2 이차원 물질층(134) 및 제2 전극(120)은 순차적으로 서로 접하게 배치될 수 있다. FIG. 2 is a diagram specifically showing a memristor 10 including a two-dimensional material layer according to an exemplary embodiment. As shown in FIG. 2, the memristor 10 includes first and second electrodes 110 and 120 spaced apart from each other, and a single layer of first and second electrodes disposed between the first and second electrodes 110 and 120 Second two-dimensional material layers 132 and 134 may be included. The first electrode 110, the first 2D material layer 132, the second 2D material layer 134, and the second electrode 120 may be sequentially disposed in contact with each other.

제1 전극(110)은 하부 전극으로서, SiO2/Si 기판(140)상에 표준 포토리소그래피를 통해 패터닝될 수 있다. 이차원 물질층은 MOCVD(metal organic chemical vapor deposition)에 의해 단일층으로 합성될 수 있다. 그리고, 진공 스택 공정을 통해 제1 전극(110) 상에 전사될 수 있다. 이차원 물질의 단일층이 층 단위로 전사되어 저항 변화층(130)을 형성할 수 있다. 복수 개의 이차원 물질층은 진공 스택 공정을 통해 층 단위로 전사되기 때문에 이차원 물질층간의 화학적 결합이 없다. 이차원 물질층 각각은 라인 타입의 결함이 있는 입자 경계(defective grain boundaries)을 포함하는 반면 복수 층의 이차원 물질층은 점 타입의 결함이 있는 입자 경계를 포함할 수 있다. 도면에는 제1 및 제2 이차원 물질층(132, 134)이 두 개의 층만을 도시하였으나, 이에 한정되지 않는다. 그리고, 저항 변화층(130)상에 상부 전극으로서 제2 전극(120)을 증착할 수 있다.The first electrode 110 is a lower electrode and may be patterned on the SiO2/Si substrate 140 through standard photolithography. The two-dimensional material layer may be synthesized as a single layer by metal organic chemical vapor deposition (MOCVD). In addition, it may be transferred onto the first electrode 110 through a vacuum stack process. A single layer of a two-dimensional material may be transferred layer by layer to form the resistance change layer 130. Since a plurality of two-dimensional material layers are transferred layer by layer through a vacuum stack process, there is no chemical bond between the two-dimensional material layers. Each of the two-dimensional material layers may contain line-type defective grain boundaries, while a multi-layered two-dimensional material layer may contain point-type defective grain boundaries. In the drawing, only two layers of the first and second two-dimensional material layers 132 and 134 are illustrated, but the present invention is not limited thereto. In addition, a second electrode 120 may be deposited as an upper electrode on the resistance change layer 130.

멤리스터(10)의 특성을 확인하기 위해 약 35 nm의 Au 및 약 5 nm의 Cr으로 하는 제1 전극(110)을 SiO2/Si 기판(140)상에 패터닝하였다. 그리고, 2층의 MoS2의 이차원 물질층(130)을 진공 스택 공정을 통해 제1 전극(110)상에 전사시키고, 약 35 nm의 Cu의 제2 전극(120)을 2차원 물질층상에 형성하였다. 그리고,멤리스터(10)의 단면적은 약 2 Х 2 μm2으로 하였다. In order to confirm the characteristics of the memristor 10, a first electrode 110 made of about 35 nm Au and about 5 nm of Cr was patterned on the SiO2/Si substrate 140. Then, the two-dimensional material layer 130 of MoS 2 is transferred onto the first electrode 110 through a vacuum stack process, and a second electrode 120 of about 35 nm Cu is formed on the two-dimensional material layer. I did. And, the cross-sectional area of the memristor 10 was about 2 占2 μm2.

도 3a는 일 실시예에 다른 멤리스터의 I-V 특성을 나타낸다. 전압의 스윕율을 0.15V/s, 구체적으로, 전압의 스윕 단계를 3mV로 하고, 각 스윕 단계의 지속 시간을 20nm로 하였다. 그 결과, 도 3a에 도시된 바와 같이, 약 -0.3V 내지 0.3의 전압 스윕 범위에서 멤리스터는 바이폴라 저항성 스위칭(bipolar resistive switching) 동작을 수행함을 확인할 수 있다. 도 3a에서 셋(set) 전압은 약 0.25V이고, 리셋 전압은 약 -0.15V 전압임을 확인할 수 있다. 상기와 같이 절대값이 0.1V이상이면서 0.5V이하의 크기의 셋 전압과 리셋 전압으로 멤리스터가 동작함을 확인할 수 있다. 3A shows I-V characteristics of a memristor according to an embodiment. The voltage sweep rate was 0.15 V/s, specifically, the voltage sweep step was 3 mV, and the duration of each sweep step was 20 nm. As a result, as shown in FIG. 3A, it can be seen that the memristor performs a bipolar resistive switching operation in a voltage sweep range of about -0.3V to 0.3. In FIG. 3A, it can be seen that the set voltage is about 0.25V and the reset voltage is about -0.15V. As described above, it can be seen that the memristor operates with a set voltage and a reset voltage having an absolute value of 0.1V or more and 0.5V or less.

도 3b는 일 실시예에 따른 멤리스터의 고저항 상태와 저저항 상태 사이의 저항 값을 나타내는 그래프이다. 도 3b에 도시된 바와 같이, 일 실시예에 따른 멤리스터는 반복적으로 전압 스윕이 반복적으로 수행된다 하더라도, 고저항 상태의 저항값과 저저항 상태의 저항값이 일정함을 확인할 수 있다. 이는 일 실시예에 따른 멤리스터가 비휘발성임을 보여준다. 3B is a graph showing resistance values between a high resistance state and a low resistance state of a memristor according to an exemplary embodiment. As shown in FIG. 3B, in the memristor according to an exemplary embodiment, even if the voltage sweep is repeatedly performed, it can be seen that the resistance value in the high resistance state and the resistance value in the low resistance state are constant. This shows that the memristor according to an embodiment is non-volatile.

도 3c는 일 실시예에 다른 멤리스터기 다양한 저항 상태를 가짐을 나타태는 참조도면이다. 도 3c를 참조하면, 멤리스터는 고저항 상태의 저항값과 저저항 상태의 저항 값뿐만 아니라, 고저항 상태와 저저항 상태 사이의 저항값을 가질 수 있음을 확인할 수 있다. 이는 멤리스터(10)가 바이폴라 저항성 스위칭 동작을 수행함을 의미한다. 그리고, 도 3c에 도시된 바와 같이, 시간이 경과하여도 일정한 크기의 저항은 유지됨을 확인할 수 있다. 3C is a reference diagram showing that a memristor according to an exemplary embodiment has various resistance states. Referring to FIG. 3C, it can be seen that the memristor may have a resistance value between a high resistance state and a low resistance state as well as a resistance value in a high resistance state and a resistance value in a low resistance state. This means that the memristor 10 performs a bipolar resistive switching operation. And, as shown in FIG. 3C, it can be seen that the resistance of a certain size is maintained even when time elapses.

도 3d는 일 실시예에 따른 멤리스터의 포밍 전과 후의 I-V 특성을 나타낸다. 포밍 전인 프리스턴 상태의 저항은 포밍후의 저항보다 큼을 확인할 수 있다. 프리스틴 상태(pristine state)에서 일 실시예에 따른 멤리스터는 0.3V의 전압까지 오믹 전도 기울기(ohmic conduction slope)가 약 1임을 확인할 수 있다. 그리고, 프리스턴 상태에서 멤리스터는 0.3V에서 0.6V까지의 전압에 대한 기울기가 달라짐을 확인할 수 있다.3D shows I-V characteristics before and after forming of a memristor according to an embodiment. It can be seen that the resistance of the preston state before forming is greater than the resistance after forming. In the pristine state, the memristor according to an exemplary embodiment can confirm that the ohmic conduction slope is about 1 up to a voltage of 0.3V. In addition, it can be seen that in the preston state, the memristor has a different slope for a voltage from 0.3V to 0.6V.

반면에, 포밍 후의 멤리스터(10)는 포밍 전의 멤리스터(10)보다 저항이 작아짐을 확인할 수 있다. 구체적으로, 포밍 후의 멤리스터(10)의 고저항 상태에 대한 저항은 약 180Ω이고, 저저항 상태에 대한 저항은 약 50Ω임을 확인할 수 있다. On the other hand, it can be seen that the resistance of the memristor 10 after forming is smaller than that of the memristor 10 before forming. Specifically, it can be seen that the resistance to the high resistance state of the memristor 10 after forming is about 180 Ω, and the resistance to the low resistance state is about 50 Ω.

그리고, 포밍 후 고저항 상태의 오믹 전도 기울기와 및 저저항 상태의 오믹 전도 기울기는 일정함을 확인할 수 있다. 또한, 포밍후 고저항 상태 및 저저항 상태의 저항은 다르다 할지라도 멤리스터(10)의 고저항 상태의 오믹 전도 기울기(ohmic conduction slope) 및 저저항 상태의 오믹 전도 기울기는 모두 약 1임을 확인할 수 있다. In addition, it can be seen that the ohmic conduction slope in the high resistance state and the ohmic conduction slope in the low resistance state are constant after forming. In addition, although the resistance of the high resistance state and the low resistance state after forming are different, the ohmic conduction slope of the high resistance state of the memristor 10 and the ohmic conduction slope of the low resistance state are all about 1. have.

도 4는 도 2의 멤리스터를 HAADF(high-angle annular dark-field imaging)을 가진 주사 투과 전자 현미경(a scanning transmission electron microscope)으로 촬영한 결과를 나타낸다. 도 4에 도시된 바와 같이, 제1 및 제2 전극 사이에 형성된 전도성 필라멘트는 2차원 물질층의 결정 경계가 아닌 입자 경계에서 형성됨을 확인할 수 있다. FIG. 4 shows the results of photographing the memristor of FIG. 2 with a scanning transmission electron microscope with high-angle annular dark-field imaging (HAADF). As shown in FIG. 4, it can be seen that the conductive filaments formed between the first and second electrodes are formed at the grain boundary, not the crystal boundary of the 2D material layer.

일 실시예에 따른 멤리스터(10)의 바이폴라 저항성 스위칭 특성이 저항 변화층(130)에 기인한 것인지 확인하기 위해 제1 및 제2 전극(110, 120)에 전압을 인가하고, 전류를 측정하여 멤리스터(10)의 전체 저항(RT)를 산출하였다. 제1 및 제2 전극(110, 120) 각각에서 측정된 전압과 멤리스터(10)에 흐르는 전류를 측정하여 저항 변화층(130)의 저항(R2D)를 산출하였다. In order to check whether the bipolar resistive switching characteristic of the memristor 10 according to an embodiment is due to the resistance change layer 130, a voltage is applied to the first and second electrodes 110 and 120, and a current is measured. The total resistance (R T ) of the memristor 10 was calculated. The resistance (R 2D ) of the resistance change layer 130 was calculated by measuring the voltage measured at each of the first and second electrodes 110 and 120 and the current flowing through the memristor 10.

도 5a는 일 실시예에 따른 이층의 이차원 물질층을 포함하는 멤리스터(10)의 I-V 특성을 나타내는 그래프이고, 도 5b는 멤리스터(10)의 저항 특성을 나타내는 그래프이다. 도 5a에 도시된 바와 같이, 이층의 이차원 물질층을 포함하는 멤리스터(10)는 바이폴라 특성을 가지고 있음을 확인할 수 있다. 그리고, 도 5b에 도시된 바와 같이, 멤리스터(10)의 전체 저항 변화(RT)와 저항 변화층(130)의 저항 변화(R2D)가 유사한 바, 멤리스터(10)의 저항 특성은 저항 변화층(130)의 저항 특성에 기인함을 확인할 수 있다. 5A is a graph showing the IV characteristics of the memristor 10 including a two-dimensional two-dimensional material layer according to an embodiment, and FIG. 5B is a graph showing the resistance characteristics of the memristor 10. As shown in FIG. 5A, it can be seen that the memristor 10 including a two-dimensional material layer has bipolar characteristics. In addition, as shown in FIG. 5B, the total resistance change (R T ) of the memristor 10 and the resistance change (R 2D ) of the resistance change layer 130 are similar, and the resistance characteristics of the memristor 10 are It can be seen that this is due to the resistance characteristics of the resistance change layer 130.

도 6a은 비교예로서 단일층의 이차원 물질층을 포함하는 멤리스터의 I-V 특성을 나타내고, 도 6b는 단일층의 이차원 물질층을 포함하는 멤리스터의 저항 특성을 나타내는 그래프이다. 도 6a에 도시된 바와 같이, 단일층의 이차원 물질층을 포함하는 멤리스터는 히스테리스 특성이 명확하지 않다. 즉 단일층의 이차원 물질층을 포함하는 멤리스터는 바이폴라 특성을 갖지 않음을 확인할 수 있다. 또한, 6b에 도시된 바와 같이, 단일층의 이차원 물질층을 포함하는 멤리스터는 전체 저항 특성과 저항 변화층의 저항 특성이 유사하지 않다. 따라서, 멤리스터의 저항 특성은 저항 변화층의 저항 특성 뿐만 아니라, 다른 요인에 의해 영향을 받음을 확인할 수 있다. 멤리스터가 바이폴라 특성을 갖기 위해서는 이차원 물질층이 복수 층이여야 함을 확인할 수 있다. 6A is a graph showing the I-V characteristics of a memristor including a single-layered two-dimensional material layer as a comparative example, and FIG. 6B is a graph showing the resistance characteristics of a memristor including a single-layered two-dimensional material layer. As shown in FIG. 6A, the memristor including a single layer of a two-dimensional material layer has an unclear hysteresis characteristic. That is, it can be seen that the memristor including a single layer of a two-dimensional material layer does not have bipolar characteristics. In addition, as shown in 6b, a memristor including a single-layered two-dimensional material layer has not similar overall resistance characteristics and resistance characteristics of the resistance change layer. Accordingly, it can be seen that the resistance characteristics of the memristor are affected not only by the resistance characteristics of the resistance change layer but also by other factors. It can be seen that in order for the memristor to have bipolar characteristics, the two-dimensional material layer must have multiple layers.

일 실시예에 따른 멤리스터(10)는 아날로그 방식의 저항 스위칭 특성을 갖는다. DC 전압을 스윕함으로써 멤리스터(10)의 약화(depression)와 강화(potentiation)를 측정하였다. 도 7a은 일 실시예에 따른 멤리스터(10)에 적용되는 전압 스윕에 대한 그래프이고, 도 7b는 도 7a의 전압 스윕에 따른 멤리스터(10)의 저항을 나타내는 그래프이다. 도 7a에 도시된 바와 같이, 약 0 내지 약 0.25V의 범위에서는 양 극성(positive-polarity)의 전압 스윕을 수행하였더니, 도 7b에 도시된 바와 같이, 전압 스윕의 횟수가 증가할수록 멤리스터(10)의 저항은 약 450Ω 에서 150Ω으로 점차 감소하였음을 확인할 수 있다. The memristor 10 according to an embodiment has an analog type resistance switching characteristic. Depression and potentiation of the memristor 10 were measured by sweeping the DC voltage. 7A is a graph showing a voltage sweep applied to the memristor 10 according to an exemplary embodiment, and FIG. 7B is a graph showing the resistance of the memristor 10 according to the voltage sweep of FIG. 7A. As shown in FIG. 7A, a voltage sweep of positive-polarity was performed in the range of about 0 to about 0.25 V. As shown in FIG. 7B, as the number of voltage sweeps increases, the memristor ( It can be seen that the resistance of 10) gradually decreased from about 450Ω to 150Ω.

그리고, 도 7a에 도시된 바와 같이, 약 0 내지 약 -0.15V의 범위에서는 음 극성(negative-polarity)의 전압 스윕을 수행하였더니, 도 7b에 도시된 바와 같이, 전압 스윕의 횟수가 증가할수록 멤리스터(10)의 저항은 약 150Ω 에서 500Ω으로 점차 증가하였음을 확인할 수 있다. 이는 일 실시에에 따른 멤리스터(10)는 아날로그 방식의 저항 스위칭 특성을 가짐을 의미한다. And, as shown in FIG. 7A, a voltage sweep of negative-polarity was performed in the range of about 0 to about -0.15V. As shown in FIG. 7B, as the number of voltage sweeps increases It can be seen that the resistance of the memristor 10 gradually increased from about 150Ω to 500Ω. This means that the memristor 10 according to an embodiment has an analog type resistance switching characteristic.

일 실시예에 따른 멤리스터(10)는 DC 전압 아닌 다른 형태의 전압에서도 약화(depression)와 강화(potentiation) 특성을 가질 수 있다. 예를 들어, 멤리스터(10)는 펄스 전압에서도 약화와 강화 특성을 가질 수 있다. The memristor 10 according to an exemplary embodiment may have depression and potentiation characteristics even at a voltage other than a DC voltage. For example, the memristor 10 may have weakening and strengthening characteristics even at a pulse voltage.

도 8은 일 실시예에 따른 펄스 타입의 전압에서 멤리스터(10)의 저항 특성을 나타낸다. 펄스 진폭은 0.6V이고 펄스 지속 시간은 1ms이며, 펄스 간격은 5초로 하여 음의 펄스와 양의 펄스의 시퀀스를 멤리스터(10)에 적용하였다. 그 결과, 도 8에 도시된 바와 같은, 저항 특성을 획득하였다. 저항 특성은 양의 펄스의 적용 횟수가 증가할수록 멤리스터(10)의 저항이 감소함을 확인할 수 있고, 음의 펄스의 적용 횟수가 증가할수록 멤리스터(10)의 저항이 증가함을 확인할 수 있다. 8 shows resistance characteristics of the memristor 10 in a pulse type voltage according to an exemplary embodiment. The pulse amplitude was 0.6V, the pulse duration was 1 ms, and the pulse interval was 5 seconds, and a sequence of negative and positive pulses was applied to the memristor 10. As a result, resistance characteristics as shown in FIG. 8 were obtained. As for the resistance characteristic, it can be seen that the resistance of the memristor 10 decreases as the number of applications of the positive pulse increases, and it can be seen that the resistance of the memristor 10 increases as the number of applications of the negative pulse increases. .

바이폴라 저항성 스위칭 특성과 아날로그 방식의 저항 스위칭 특성을 갖는 바, 일 실시예에 따른 멤리스터(10)는 인공 시냅스로 작용할 수 있다. 일 실시예에 따른 멤리스터(10)는 STDP(spike-timing dependent plasticity)와 같은 시냅스와 같은(synapse-like) 학습 동작을 수행할 수 있다. 낮은 스위칭 전압을 갖는 STDP는 저전력 신경모픽 컴퓨팅(neuromorphic computing)을 가능하게 한다. 뿐만 아니라, 낮은 스위칭 전압은 생물학적 전위에 근접하기 때문에 포유류의 신경 네트워크와 직접적인 인터페이스도 가능할 수 있다. 그리하여, 일 실시예에 따른 멤리스터는 뉴로모픽 장치의 구성요소가 될 수 있다. A bar having a bipolar resistive switching characteristic and an analog resistive switching characteristic, the memristor 10 according to an embodiment may act as an artificial synapse. The memristor 10 according to an embodiment may perform a synapse-like learning operation such as spike-timing dependent plasticity (STDP). STDP with a low switching voltage enables low-power neuromorphic computing. In addition, since the low switching voltage is close to the biological potential, it may be possible to directly interface with the mammalian neural network. Thus, the memristor according to an embodiment may be a component of a neuromorphic device.

일 실시예에 따른 멤리스터(10)가 STDP 방식으로 동작하는지 여부를 확인하기 위해, 제1 전극(110)에 포스트 전압(Vpost)을 인가하고, 제2 전극(120)에 프리 전압(Vpre)을 인가하여 저항 변화층(130)에 시냅스 펄스를 인가할 수 있다. In order to check whether the memristor 10 according to an embodiment operates in the STDP method, a post voltage Vpost is applied to the first electrode 110 and a free voltage Vpre is applied to the second electrode 120. A synaptic pulse may be applied to the resistance change layer 130 by applying.

도 9a는 일 실시예에 따른 멤리스터(10)에 적용된 전압을 나타내는 참조도면이다. 포스트 전압(Vpost)과 프리 전압(Vpre)은 동일한 모양을 가지며, 1ms의 지속 시간 동안 0에서 0.175V까지 선형적으로 증가하고, 1ms의 다른 지속 기간 동안 -0.175에서 0V까지 직선적으로 증가한다. 그리고, 두 개의 전압은 서로 다른 시간에 각각 제1 및 제2 전극(110, 120)에 인가될 수 있다. 9A is a reference diagram showing a voltage applied to the memristor 10 according to an exemplary embodiment. The post voltage (Vpost) and the free voltage (Vpre) have the same shape, increase linearly from 0 to 0.175V for a duration of 1ms, and increase linearly from -0.175 to 0V for another duration of 1ms. In addition, the two voltages may be applied to the first and second electrodes 110 and 120 at different times, respectively.

도 9a에 도시된 바와 같이, 포스트 전압(Vpost)이 프리 전압(Vpre)보다 먼저 인가되면(Δt<0), 저항 변화층(130)에 인가되는 음의 전압의 절대값은 유효 전압(Veff)의 절대값보다 큼을 확인할 수 있다. 상기한 음의 전압은 펄스 형태인 바, 프리시냅스 펄스(presynaptic pulse)라고 칭할 수 있다. 또한, 포스트 전압(Vpost)이 프리 전압(Vpre)보다 나중에 인가되면(Δt>0), 저항 변화층(130)에 인가되는 양의 전압의 절대값은 유효 전압(Veff)의 절대값보다 큼을 확인할 수 있다. 상기한 양의 전압은 펄스 형태인 바, 포스트시냅스 펄스(postsynaptic pulse)라고 칭할 수 있다.As shown in FIG. 9A, when the post voltage Vpost is applied before the free voltage Vpre (Δt<0), the absolute value of the negative voltage applied to the resistance change layer 130 is the effective voltage Veff. It can be confirmed that it is greater than the absolute value of. Since the negative voltage is in the form of a pulse, it may be referred to as a presynaptic pulse. In addition, when the post voltage Vpost is applied later than the free voltage Vpre (Δt>0), it is confirmed that the absolute value of the positive voltage applied to the resistance change layer 130 is greater than the absolute value of the effective voltage Veff. I can. Since the positive voltage is in the form of a pulse, it may be referred to as a postsynaptic pulse.

도 9b는 도 9a의 신호에 따른 멤리스터(10)의 컨덕턴스 변화와 유효 전압을 나타내는 결과이다. 도 9b에 도시된 바와 같이, Δt<0일 때, Δt의 크기가 작아질수록 유효 전압의 크기가 커지기 때문에 음의 전압 극성(negative voltage polarity)은 강화됨을 확인할 수 있다. 그리하여, 약화 정도가 더 강화됨을 확인할 수 있다. 또한, Δt에 대한 컨덕턴스 변화는 포지티브이든 네거티브이든 기학 급수적으로 감쇠함을 확인할 수 있다. 이는 일 실시예에 따른 멤리스터가 STDP 방식으로 동작하는 뉴로모픽 장치의 구성요소가 될 수 있음을 의미한다. 9B is a result showing a change in conductance of the memristor 10 and an effective voltage according to the signal of FIG. 9A. As shown in FIG. 9B, when Δt<0, it can be seen that the negative voltage polarity is strengthened because the size of the effective voltage increases as the size of Δt decreases. Thus, it can be seen that the degree of weakening is further strengthened. In addition, it can be seen that the change in conductance with respect to Δt decays exponentially, whether positive or negative. This means that the memristor according to an embodiment may be a component of a neuromorphic device operating in the STDP method.

도 10은 일 실시예에 따른 3층의 저항 변화층을 포함하는 멤리스터의 I-V 특성을 도시한 도면이다. 도 10에 도시된 바와 같이, 3층의 저항 변화층을 포함하는 멤리스터에는 약 1V이 이상의 전압이 인가되는 포밍 과정이 수행되면, 포밍 이후에는 바이 폴라 저항성 스위칭 특성을 가짐을 확인할 수 있다. 10 is a diagram showing I-V characteristics of a memristor including a three-layer resistance-variable layer according to an exemplary embodiment. As shown in FIG. 10, when a forming process in which a voltage of about 1 V or more is applied to the memristor including the three-layer resistance change layer is performed, it can be seen that the memristor has a bipolar resistive switching characteristic after forming.

도 11a 및 도 11b는 다른 실시예에 따른 멤리스터(10a)를 나타내는 도면이다. 도 11a 및 도 11b에 도시된 바와 같이, 멤리스터(10a)는 이격 배치된 제1 및 제2 전극(110a, 120a)과 제1 및 제2 전극(110a, 120a) 사이에 저항 변화층(130a)을 포함할 수 있다. 제1 전극(110a)은 저항 변화층(130a)의 두께 방향과 수직한 제1 방향으로 서로 이격 배치되는 복수 개의 제1 서브 전극(112)을 포함할 수 있고, 제2 전극(120a)은 저항 변화층(130a)의 두께 방향과 수직하면서 제1 방향과 다른 제2 방향으로 서로 이격 배치되는 복수 개의 제2 서브 전극(122)을 포함할 수 있다. 그리고, 저항 변화층(130a)은 복수 개의 제1 서브 전극(112)과 상기 복수 개의 제2 서브 전극(122)이 중첩되는 영역에 배치되면서 상호 이격 배치되는 복수 개의 서브 저항 변화층(132)을 포함할 수 있다. 즉, 멤리스터(10a)는 각각 독립적으로 동작할 수 있는 복수 개의 셀을 포함할 수도 있다. 11A and 11B are diagrams illustrating a memristor 10a according to another embodiment. 11A and 11B, the memristor 10a is a resistance change layer 130a between the first and second electrodes 110a and 120a spaced apart from each other and the first and second electrodes 110a and 120a. ) Can be included. The first electrode 110a may include a plurality of first sub-electrodes 112 spaced apart from each other in a first direction perpendicular to the thickness direction of the resistance change layer 130a, and the second electrode 120a is It may include a plurality of second sub-electrodes 122 that are perpendicular to the thickness direction of the change layer 130a and are spaced apart from each other in a second direction different from the first direction. In addition, the resistance change layer 130a includes a plurality of sub resistance change layers 132 disposed in a region where the plurality of first sub electrodes 112 and the plurality of second sub electrodes 122 overlap and are spaced apart from each other. Can include. That is, the memristor 10a may include a plurality of cells each capable of independently operating.

전술한 본 명세서의 설명은 예시를 위한 것이며, 본 명세서의 내용이 속하는 기술분야의 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The foregoing description of the present specification is for illustrative purposes only, and those of ordinary skill in the technical field to which the content of the present specification belongs will understand that it is possible to easily transform it into other specific forms without changing the technical spirit or essential features of the present disclosure. I will be able to. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not limiting. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as being distributed may also be implemented in a combined form.

Claims (27)

이격 배치되는 하부 전극과 상부 전극; 및
상기 하부 전극과 상기 상부 전극 사이에 배치되며, 서로 화학적 결합이 없이 스택된 제1 및 제2 이차원 물질층을 포함하는 저항 변화층;을 포함하는 멤리스터. A lower electrode and an upper electrode spaced apart from each other; And
And a resistance change layer disposed between the lower electrode and the upper electrode and including first and second two-dimensional material layers stacked without chemical bonding to each other. 제 1항에 있어서,
상기 저항 변화층은
결함있는 입자 경계를 포함하는 멤리스터.The method of claim 1,
The resistance change layer is
Memristor with defective particle boundaries. 제 2항에 있어서,
상기 저항 변화층은,
상기 하부 전극과 상기 상부 전극에 인가되는 전기적 신호에 의해 상기 결함있는 입자 경계에 전도성 필라멘트가 형성되는 멤리스터. The method of claim 2,
The resistance change layer,
A memristor in which a conductive filament is formed at the boundary of the defective particle by an electric signal applied to the lower electrode and the upper electrode. 제 2항에 있어서,
상기 제1 및 제2 이차원 물질층 각각은,
라인 타입의 결함을 포함하는 멤리스터. The method of claim 2,
Each of the first and second two-dimensional material layers,
Memristor with line type defects. 제 1항에 있어서,
상기 저항 변화층은,
점 타입의 결함을 포함하는 멤리스터. The method of claim 1,
The resistance change layer,
Memristor with point type defects. 제 1항에 있어서,
상기 멤리스터는,
0.1V 이상 0.5V이하의 셋 전압에 의해 동작하는 멤리스터. The method of claim 1,
The memristor,
A memristor operated by a set voltage of 0.1V or more and 0.5V or less. 제 1항에 있어서,
상기 멤리스터는,
바이폴라 저항성 스위칭 동작을 수행하는 멤리스터. The method of claim 1,
The memristor,
Memristor performing bipolar resistive switching operation. 제 1항에 있어서,
상기 멤리스터는
포밍 후 고저항 상태의 오믹 전도 기울기와 저저항 상태의 오믹 전도 기울기는 일정한 멤리스터. The method of claim 1,
The memristor is
After forming, the ohmic conduction slope in the high resistance state and the ohmic conduction slope in the low resistance state are constant memristors. 제 8항에 있어서,
상기 오믹 전도 기울기는,
0.8 내지 1.2에 포함되는 멤리스터. The method of claim 8,
The ohmic conduction slope is,
Memristor contained in 0.8 to 1.2. 제 1항에 있어서,
상기 저항 변화층은
인가되는 전기적 신호의 스윕에 따라 아날로그방식으로 변하는 저항 특성을 갖는 멤리스터. The method of claim 1,
The resistance change layer is
A memristor with resistance characteristics that change in an analog manner according to the sweep of an applied electrical signal. 제 1항에 있어서,
상기 하부 전극과 상기 상부 전극간의 간격은,
상기 저항 변화층에 포함된 원자 크기의 2배 이상 10배 이하인 멤리스터. The method of claim 1,
The distance between the lower electrode and the upper electrode is,
A memristor having an atomic size of 2 or more and 10 or less of the atomic size included in the resistance change layer. 제 1항에 있어서,
상기 저항 변화층은,
10층 이하의 이차원 물질층을 포함하는 멤리스터. The method of claim 1,
The resistance change layer,
A memristor comprising ten or less two-dimensional material layers. 제 1항에 있어서,
상기 제1 이차원 물질층과 상기 제2 이차원 물질층은 동일한 물질로 형성되는 멤리스터. The method of claim 1,
The first 2D material layer and the second 2D material layer are formed of the same material. 제 1항에 있어서,
상기 제1 및 제2 이차원 물질층 중 적어도 하나는,
절연 특성을 갖는 멤리스터. The method of claim 1,
At least one of the first and second two-dimensional material layers,
Memristor with insulating properties. 제 14항에 있어서,
상기 제1 및 제2 이차원 물질층 중 적어도 하나는,
fluorogrpahene, graphene oxide, h-BN, Mica, MoO3, WO4, CuOx, TiO2, MnO2, V2O5, TaO4, RuO2 중 적어도 하나를 포함하는 멤리스터. The method of claim 14,
At least one of the first and second two-dimensional material layers,
Memristor containing at least one of fluorogrpahene, graphene oxide, h-BN, Mica, MoO 3 , WO 4 , CuO x , TiO 2 , MnO 2 , V 2 O 5 , TaO 4 , RuO 2 . 제 1항에 있어서,
상기 제1 및 제2 이차원 물질층 중 적어도 하나는,
반도체 특성을 갖는 멤리스터. The method of claim 1,
At least one of the first and second two-dimensional material layers,
Memristor with semiconductor properties. 제 13항에 있어서,
상기 제1 및 제2 이차원 물질층 중 적어도 하나는,
MoS2, WS2, MoSe2, WSe2, MoTe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, GaSe, GaTe, InSe, In2Se3, Bi2Se3, black phosphorus 중 적어도 하나를 포함하는 멤리스터. The method of claim 13,
At least one of the first and second two-dimensional material layers,
At least one of MoS 2 , WS 2 , MoSe 2 , WSe 2 , MoTe 2 , WTe 2 , ZrS 2 , ZrSe 2 , HfS 2 , HfSe 2 , GaSe, GaTe, InSe, In 2 Se 3 , Bi 2 Se 3 , black phosphorus Memristor containing one. 제 1항에 있어서,
상기 제1 및 제2 이차원 물질층 각각은,
단일층인 멤리스터. The method of claim 1,
Each of the first and second two-dimensional material layers,
Memristor, a single layer. 제 1항에 있어서,
상기 하부 전극 및 상기 상부 전극 중 적어도 하나는,
금속 물질을 포함하는 멤리스터. The method of claim 1,
At least one of the lower electrode and the upper electrode,
Memristors containing metallic materials. 제 1항에 있어서,
상기 하부 전극 및 상기 상부 전극은 서로 다른 물질을 포함하는 멤리스터. The method of claim 1,
The memristor, wherein the lower electrode and the upper electrode contain different materials. 제 1항에 있어서,
상기 하부 전극 및 상기 상부 전극 중 하는 활성 전극이고, 나머지는 비활성 전극인 멤리스터. The method of claim 1,
One of the lower electrode and the upper electrode is an active electrode, and the other is an inactive electrode. 제 1항에 있어서,
상기 저항 변화층은,
상기 하부 전극과 상기 상부 전극이 중첩되는 영역에 배치되는 멤리스터. The method of claim 1,
The resistance change layer,
A memristor disposed in a region where the lower electrode and the upper electrode overlap. 제 1항에 있어서,
상기 상부 전극, 상기 제1 이차원 물질층, 상기 제2 이차원 물질층 및 상기 하부 전극은 순차적으로 서로 접하게 배치되는 멤리스터. The method of claim 1,
The upper electrode, the first two-dimensional material layer, the second two-dimensional material layer, and the lower electrode are sequentially disposed in contact with each other. 제 1항에 있어서,
상기 상부 전극은,
상기 저항 변화층의 두께 방향과 수직한 제1 방향으로 서로 이격 배치되는 복수 개의 제1 전극;을 포함하고,
상기 하부 전극은,
상기 저항 변화층의 두께 방향과 수직하면서 상기 제1 방향과 다른 제2 방향으로 서로 이격 배치되는 복수 개의 제2 전극;을 포함하는 멤리스터. The method of claim 1,
The upper electrode,
A plurality of first electrodes spaced apart from each other in a first direction perpendicular to the thickness direction of the resistance change layer; and
The lower electrode,
And a plurality of second electrodes perpendicular to the thickness direction of the resistance change layer and spaced apart from each other in a second direction different from the first direction. 제 24항에 있어서,
상기 저항 변화층은,
상기 복수 개의 제1 전극과 상기 복수 개의 제2 전극이 중첩되는 영역에 배치되면서 상호 이격 배치되는 복수 개의 서브 저항 변화층을 포함하는 멤리스터. The method of claim 24,
The resistance change layer,
The memristor comprising a plurality of sub-resistance change layers disposed to be spaced apart from each other while being disposed in a region where the plurality of first electrodes and the plurality of second electrodes overlap. 제 1항에 따른 멤리스터를 포함하는 뉴로모픽 장치. Neuromorphic device comprising the memristor according to claim 1. 제 26항에 있어서,
상기 뉴로모픽 장치는 STDP(spike-timing dependent plasticity) 방식으로 동작하는 뉴로모픽 장치. The method of claim 26,
The neuromorphic device is a neuromorphic device that operates in a spike-timing dependent plasticity (STDP) method.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116224626A (en) * 2023-05-09 2023-06-06 武汉工程大学 Near-field thermal radiation modulation method based on hexagonal boron nitride-black phosphorus multilayer heterojunction
CN116224626B (en) * 2023-05-09 2023-07-25 武汉工程大学 Near-field thermal radiation modulation method based on hexagonal boron nitride-black phosphorus multilayer heterojunction

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