KR20200141391A - structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it - Google Patents

structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it Download PDF

Info

Publication number
KR20200141391A
KR20200141391A KR1020200067970A KR20200067970A KR20200141391A KR 20200141391 A KR20200141391 A KR 20200141391A KR 1020200067970 A KR1020200067970 A KR 1020200067970A KR 20200067970 A KR20200067970 A KR 20200067970A KR 20200141391 A KR20200141391 A KR 20200141391A
Authority
KR
South Korea
Prior art keywords
gate
vertical transistor
floating body
transistor
source
Prior art date
Application number
KR1020200067970A
Other languages
Korean (ko)
Other versions
KR102374300B1 (en
Inventor
최양규
한준규
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to US16/896,346 priority Critical patent/US11322613B2/en
Publication of KR20200141391A publication Critical patent/KR20200141391A/en
Application granted granted Critical
Publication of KR102374300B1 publication Critical patent/KR102374300B1/en

Links

Images

Classifications

    • H01L45/1206—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L45/06—
    • H01L45/1253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Computational Linguistics (AREA)
  • General Health & Medical Sciences (AREA)
  • Neurology (AREA)
  • Artificial Intelligence (AREA)
  • Materials Engineering (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Nanotechnology (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

The present invention relates to a structure and an operation method of a vertical transistor for implementing a spike operation of neurons by storing and releasing electric charges in the vertical transistor in which a floating body layer in the form of a nanowire is vertically formed, and a neuromorphic system using the same. According to the present invention, the vertical transistor comprises: a floating body layer in the form of a vertical nanowire formed vertically on a substrate; a source and a drain formed above and below the floating body layer; a gate insulating layer formed on the source and surrounding the floating body layer; a gate formed outside the gate insulating layer; and a contact metal being in contact with the source, the drain, and the gate to input or output an electrical signal.

Description

뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템{structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it}Structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it}

본 발명은 뉴로모픽 시스템에서 뉴런 동작을 수행하는 수직형 트랜지스터의 구조와 동작 방법 및 이를 이용한 뉴로모픽 시스템에 관한 것으로, 보다 상세하게는 나노선 형태의 부유 바디층이 수직으로 형성된 수직형 트랜지스터에 전하를 저장 및 방출하여 뉴런의 스파이크 동작을 구현하는 기술에 관한 것이다. The present invention relates to a structure and operation method of a vertical transistor that performs a neuron operation in a neuromorphic system, and to a neuromorphic system using the same, and more particularly, to a vertical transistor in which a floating body layer in the form of a nanowire is vertically formed. It relates to a technique for implementing the spike operation of neurons by storing and releasing electric charges in.

4차 산업 혁명 시대를 맞이하며 인공지능 시스템에 대한 연구가 활발히 진행되고 있다. 그 중에서도, 막대한 에너지를 소모하는 기존의 폰 노이만(von Neumann) 방식에서 벗어난 뉴로모픽 컴퓨팅(neuromorphic computing) 시스템이 많은 각광을 받고 있다. In the era of the 4th industrial revolution, research on artificial intelligence systems is actively progressing. Among them, a neuromorphic computing system that deviates from the existing von Neumann method, which consumes enormous energy, is receiving much attention.

뉴로모픽 컴퓨팅은 인간의 뇌를 하드웨어적으로 모방하여 인공지능 동작을 구현하는 방식이다. 인간의 뇌는 매우 복잡한 기능을 수행하지만 뇌가 소비하는 에너지는 20 내지 25W 밖에 되지 않는다. 이에, 뉴로모픽 컴퓨팅은 인간의 뇌 구조 자체를 모방하여 기존 컴퓨팅보다 월등한 연상, 추론, 인식 능력과 데이터 처리 능력을 초 저전력으로 수행한다. Neuromorphic computing is a method of implementing artificial intelligence operations by imitating the human brain in hardware. The human brain performs very complex functions, but the energy consumed by the brain is only 20 to 25W. Thus, neuromorphic computing emulates the human brain structure itself and performs superior association, reasoning, recognition and data processing capabilities with ultra-low power compared to conventional computing.

이러한 뉴로모픽 컴퓨팅을 동작하게 하는 뉴로모픽 칩은 인간의 두뇌가 신경세포인 뉴런(neuron)과 연결부위인 시냅스(synapse)로 구성된 것과 동일하게 뉴런과 시냅스로 구성되어 있다. 이 중에서 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하여 특정 임계 값을 초과할 때, 다음 시냅스로 스파이크 형태의 전압 신호를 전달하는 역할을 수행한다. 또한, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나 약화(depression)하여 연결성을 기억하고 학습하게 된다. The neuromorphic chip that enables the neuromorphic computing to operate is composed of neurons and synapses in the same way that the human brain is composed of neurons, which are neurons, and synapses, which are connection sites. Among them, neurons play a role of integrating current signals transmitted from previous synapses and transmitting a spike-shaped voltage signal to the next synapse when a certain threshold is exceeded. In addition, synapses are learned and remembered their connectivity by potentiating or depressing their strength according to the temporal correlation of spikes expressed by neurons.

시냅스의 경우, RRAM(resistive random access memory) 또는 멤리스터(memristor) 기반의 시냅스 소자 연구가 많이 진행되었다. 이러한 멤리스터 기반 시냅스의 경우 2단자 소자로 구현 가능하며, 그 사이즈가 작기 때문에 집적도 측면에서 매우 용이하다. In the case of synapses, research on synaptic devices based on RRAM (resistive random access memory) or memristor has been conducted a lot. In the case of such a memristor-based synapse, it can be implemented as a two-terminal device, and because its size is small, it is very easy to integrate.

하지만, 뉴로모픽 칩을 구성하는 또 다른 구성요소인 뉴런의 경우 복잡한 회로로 구현되고 있다. 현재 뉴런은 멤브레인 축전기(membrane capacitor)에 전하를 축적하고, 임계치 이상이 되면 비교기(comparator) 회로를 사용해 다음 시냅스로 전달하는 방식으로 구현된다. 이에 따라서, 현재 뉴런은 최대 20000F2에 달하는 레이아웃 면적을 차지하며, 직접도 측면에서 한계를 나타낸다. 궁극적으로 뇌가 1000억 개의 뉴런을 가지고 있다는 점에서, 뉴런의 집적도를 향상시키는 것이 칩의 물리적 크기와 비용 측면에서 주요하다. However, neurons, another component of the neuromorphic chip, are implemented as complex circuits. Currently, neurons accumulate electric charges in a membrane capacitor, and when the threshold is exceeded, a comparator circuit is used to transfer them to the next synapse. Accordingly, the current neuron occupies a layout area of up to 20000F 2 and shows a limit in terms of direct view. Ultimately, as the brain has 100 billion neurons, improving the density of neurons is key in terms of the physical size and cost of the chip.

본 발명의 목적은 나노선(nanowire) 형태의 부유 바디층(floating body)이 수직으로 형성된 수직형 트랜지스터의 내부에 전하를 저장하고 방출시킴으로써, 뉴로모픽 시스템 중 뉴런의 스파이크 동작을 구현하고자 한다. 이에, 본 발명은 기존의 뉴로모픽 칩 상에서 복잡한 회로로 구성되는 뉴런을 집적화에 최적화된 최소 4F2의 단일 수직형 트랜지스터로 구현할 수 있으며, 뉴로모픽 칩의 집적도와 에너지 소비를 크게 개선할 수 있다. An object of the present invention is to implement a spike operation of neurons in a neuromorphic system by storing and releasing electric charges in a vertical transistor in which a floating body in the form of a nanowire is vertically formed. Accordingly, the present invention can be implemented with a single vertical transistor of at least 4F 2 optimized for integration of neurons composed of complex circuits on the existing neuromorphic chip, and the integration and energy consumption of the neuromorphic chip can be greatly improved. have.

다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않은 범위에서 다양하게 확장될 수 있다. However, the technical problems to be solved by the present invention are not limited to the above problems, and may be variously extended without departing from the spirit and scope of the present invention.

본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터는 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층, 상기 부유 바디층 상하에 형성되는 소스 및 드레인, 상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막, 상기 게이트 절연막의 외곽에 형성되는 게이트 및 상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함한다.A vertical transistor performing a neuron operation according to an embodiment of the present invention includes a floating body layer in the form of a vertical nanowire vertically formed on a substrate, a source and a drain formed above and below the floating body layer, and on the source. And a gate insulating layer formed to surround the floating body layer, a gate formed outside the gate insulating layer, and a contact metal contacting the source, the drain, and the gate to input or output an electrical signal.

상기 기판은 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.The substrate is a silicon substrate, silicon (Si), silicon germanium (SiGe), tensile silicon (strained Si), tensile silicon germanium (strained SiGe), insulating layer buried silicon (Silicon-On-Insulator, SOI), silicon carbide (SiC). ) Or a Group 3-5 compound semiconductor.

상기 부유 바디층은 충격 이온화(impact ionization)에 의해 발생된 정공이 축적되며, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다.In the floating body layer, holes generated by impact ionization are accumulated, and a silicon substrate, silicon (Si), silicon germanium (SiGe), tensile silicon (strained Si), tensile silicon germanium (strained SiGe), insulation It may be formed of any one of layer buried silicon (Silicon-On-Insulator, SOI), silicon carbide (SiC), or group 3-5 compound semiconductor.

상기 부유 바디층은 나노선(nanowire) 또는 나노시트(nanosheet)의 구조일 수 있다.The floating body layer may have a structure of a nanowire or a nanosheet.

상기 소스 및 드레인은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.The source and drain may be formed of any one of n-type silicon, p-type silicon, and metal silicide.

상기 소스 및 드레인은 뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하기 위해, 서로 다른 도핑 농도와 농도 구배의 비대칭적 구조를 나타낼 수 있다.The source and drain may exhibit an asymmetric structure of different doping concentrations and concentration gradients in order to block a sneak path of neurons and synaptic arrays.

상기 부유 바디층, 상기 소스 및 상기 드레인은 순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나로 형성될 수 있다.The floating body layer, the source, and the drain may be formed by any one of sequential ion implantation, solid-phase diffusion, epitaxial growth, and selective epitaxial growth. I can.

상기 게이트 절연막은 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다.The gate insulating layer is silicon oxide, nitride, aluminum oxide, hafnium oxide, hafnium oxynitride, zinc oxide, zirconium oxide, and oxidation. Hafnium zirconium (HZO) or any combination thereof.

상기 게이트는 전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다.The gate may have a gate-all-around or multiple-gate structure.

상기 게이트는 n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.The gate is n-type polysilicon, p-type polysilicon, aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), nickel (Ni), titanium ( It may be formed of any one of Ti), gold (Au), tantalum (Ta), tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN), or any combination thereof.

상기 컨택 메탈은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다.The contact metal is aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), gold (Au), and tantalum. It may be formed of any one of (Ta), tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN), or any combination thereof.

상기 수직형 트랜지스터는 상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타낼 수 있다.The vertical transistor may have a structure of a two-terminal npn gate-less transistor or a pnp gate-less transistor that does not include the gate insulating layer and the gate.

상기 수직형 트랜지스터는 이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되는 경우, 전하가 상기 수직형 트랜지스터의 내부에 저장되며, 상기 저장된 전하의 양이 임계치 이상이 되면 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력할 수 있다.In the vertical transistor, when a current signal is applied from the previous synaptic device to the source or the drain, charge is stored inside the vertical transistor, and when the amount of the stored charge exceeds a threshold, the source or the drain A voltage signal in the form of a spike can be output.

상기 수직형 트랜지스터는 상기 게이트의 전압에 따라 뉴런의 스파이킹 특성을 제어할 수 있다.The vertical transistor may control spiking characteristics of neurons according to the voltage of the gate.

본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법은 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계, 상기 전류 신호에 의한 전하를 트랜지스터의 내부에 저장하는 단계 및 상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계를 포함한다.A method of operating a vertical transistor performing a neuron operation according to an embodiment of the present invention includes the steps of inputting a current signal as a source or drain from a previous synaptic device, storing the charge by the current signal inside the transistor, and the And outputting a voltage signal in the form of a spike from the source or the drain when the amount of stored charge exceeds the threshold.

상기 부유 바디층은 충격 이온화(impact ionization)에 의해 발생한 정공이 축적되어 상기 부유 바디층의 포텐셜을 낮 춤으로써, 상기 트랜지스터의 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 할 수 있다.The floating body layer accumulates holes generated by impact ionization and lowers the potential of the floating body layer, thereby enabling a neuron operation that is released when the electric charge stored in the transistor becomes more than a certain level. have.

본 발명의 실시예에 따른 뉴로모픽 시스템은 수직형 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며, 상기 수직형 트랜지스터는 기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층, 상기 부유 바디층 상하에 형성되는 소스 및 드레인, 상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막, 상기 게이트 절연막의 외곽에 형성되는 게이트 및 상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈을 포함한다.A neuromorphic system according to an embodiment of the present invention includes a neuromorphic chip in which neurons are implemented with a vertical transistor, and the vertical transistor is a floating body layer in the form of a vertical nanowire vertically formed on a substrate. , A source and a drain formed above and below the floating body layer, a gate insulating layer formed on the source and surrounding the floating body layer, a gate formed outside the gate insulating layer, and the source, the drain, and the gate, It includes a contact metal for inputting or outputting an electrical signal.

상기 뉴로모픽 칩은 뉴런 동작을 수행하는 상기 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함할 수 있다.The neuromorphic chip may include an additional component of at least one of a resistor, a capacitor, another transistor, and an inverter in addition to the vertical transistor that performs a neuron operation.

상기 뉴로모픽 칩은 뉴런 동작을 수행하는 상기 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함할 수 있다. The neuromorphic chip is a synaptic device of any one of the vertical transistor performing a neuron operation, a resistance change memory device (RRAM), a memristor, a phase change memory device (PCM), and a ferroelectric memory device (FeRAM). It may include.

본 발명의 실시예에 따르면, 수직형 트랜지스터 내부에 전하를 저장하면, 기존 뉴런과 같이 멤브레인 축전기(membrane capacitor)라고 부르는 외부 축전기에 전하를 축적할 필요가 없어 집적도를 크게 개선할 수 있다. 또한, 저장된 전하의 양이 일정 임계치 이상이 되면 저장된 전하가 자동으로 빠져나가므로, 기존 비교기(comparator) 회로 혹은 포텐셜을 조절하는 회로 등이 필요 없다. 따라서, 본 발명의 실시예에 따르면, 단일 수직형 트랜지스터 만으로 뉴런 동작을 수행할 수 있고, 소스, 바디(부유 바디층) 및 드레인이 수직으로 형성되어 있는 수직형 트랜지스터의 장점에 따라, 뉴로모픽 칩 상의 뉴런 집적도를 최소 4F2 수준으로 개선시킬 수 있다.According to an exemplary embodiment of the present invention, when electric charges are stored inside a vertical transistor, the degree of integration can be greatly improved since electric charges do not need to be accumulated in an external capacitor called a membrane capacitor like a conventional neuron. In addition, since the stored charge is automatically discharged when the amount of stored charge exceeds a certain threshold, there is no need for an existing comparator circuit or a circuit for adjusting the potential. Therefore, according to an embodiment of the present invention, neuron operation can be performed with only a single vertical transistor, and according to the advantage of a vertical transistor in which a source, a body (floating body layer), and a drain are vertically formed, neuromorphic The density of neurons on the chip can be improved to at least 4F 2 .

또한, 본 발명의 실시예에 따르면, 나노선(nanowire) 형태의 부유 바디층을 게이트(gate)가 둘러싸고 있는 수직형 트랜지스터의 구조 특성 상, 산화물과 같은 정공 배리어 물질이 없어도 부유 바디층에 전하가 저장될 수 있으므로, 수직형 트랜지스터가 절연층 매몰 실리콘(Silicon-On-Insulator; SOI) 기판 상에 형성될 필요가 없으므로, 평면형 트랜지스터보다 공정의 복잡성과 가격 측면에서 큰 장점이 있다.In addition, according to an embodiment of the present invention, due to the structural characteristics of the vertical transistor in which the gate surrounds the floating body layer in the form of a nanowire, even without a hole barrier material such as oxide, the floating body layer is charged with charges. Since it can be stored, a vertical transistor does not need to be formed on an insulating layer buried silicon (SOI) substrate, and thus has a great advantage in terms of process complexity and cost than a planar transistor.

다만, 본 발명의 효과는 상기 효과들로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다. However, the effects of the present invention are not limited to the above effects, and may be variously extended without departing from the spirit and scope of the present invention.

도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 수직형 트랜지스터의 단면도를 도시한 것이다.
도 3은 본 발명의 실시예에 따른 수직 나노선(nanowire)의 깊이에 대한 도핑 농도를 그래프로 도시한 것이다.
도 4는 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 흐름도로 도시한 것이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 수직형 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.
도 7은 본 발명의 실시예에 따른 수직형 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.1 is a diagram for explaining neurons and synapses on a neuromorphic chip.
2A and 2B are cross-sectional views of a vertical transistor according to an embodiment of the present invention.
3 is a graph showing doping concentration versus depth of vertical nanowires according to an embodiment of the present invention.
4 is a flowchart illustrating a method of operating a vertical transistor according to an embodiment of the present invention.
5A and 5B are electron microscope images of a vertical transistor according to an embodiment of the present invention.
6 shows an energy band diagram for explaining a method of operating a vertical transistor according to an embodiment of the present invention.
7 is a graph showing a result of neuron characteristics of a vertical transistor according to an embodiment of the present invention.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited or limited by the embodiments. In addition, the same reference numerals shown in each drawing denote the same member.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. In addition, terms used in the present specification are terms used to properly express preferred embodiments of the present invention, which may vary depending on the intention of viewers or operators, or customs in the field to which the present invention belongs. Accordingly, definitions of these terms should be made based on the contents throughout the present specification.

도 1은 뉴로모픽 칩 상의 뉴런 및 시냅스를 설명하기 위해 도시한 것이다.1 is a diagram for explaining neurons and synapses on a neuromorphic chip.

도 1을 참조하면, 뉴런은 이전 시냅스들에서 전달된 전류 신호를 통합하며, 전하의 양이 특정 임계 값을 초과하는 경우, 다음 시냅스로 스파이크 형태의 전압 신호를 전달한다. 이 때, 시냅스는 뉴런들이 발현하는 스파이크의 시간적 상관관계에 따라 그 강도를 강화(potentiation)하거나, 약화(depression)하여 연결성을 기억하고 학습한다.Referring to FIG. 1, a neuron integrates a current signal transmitted from previous synapses, and when the amount of electric charge exceeds a specific threshold value, a voltage signal in the form of a spike is transmitted to the next synapse. At this time, the synapse remembers and learns the connectivity by potentiating or depressing the intensity according to the temporal correlation of the spikes expressed by neurons.

실시예에 따라서, 시냅스는 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나로 구성될 수 있다. According to an embodiment, the synapse may be formed of any one of a resistance change memory device (RRAM), a memristor, a phase change memory device (PCM), and a ferroelectric memory device (FeRAM).

본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 동작을 수행하는 수직형 트랜지스터를 포함하는 뉴로모픽 칩을 사용하며, 뉴로모픽 칩은 뉴런 동작을 수행하는 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터(inverter) 중 어느 하나 이상을 추가하여 포함할 수 있다. The neuromorphic system according to an embodiment of the present invention uses a neuromorphic chip including a vertical transistor that performs neuron operation, and the neuromorphic chip uses resistors, capacitors, and other devices in addition to the vertical transistors that perform neuronal operation. Any one or more of a transistor and an inverter may be added and included.

또한, 본 발명의 실시예에 따른 뉴로모픽 시스템은 뉴런 역할을 수행하는 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 뉴로모픽 칩을 사용할 수 있다. In addition, the neuromorphic system according to an embodiment of the present invention includes a vertical transistor serving as a neuron, a resistance change memory device (RRAM), a memristor, a phase change memory device (PCM), and a ferroelectric memory device (FeRAM). ) A neuromorphic chip including any one of the synaptic devices may be used.

도 2a 및 도 2b는 본 발명의 실시예에 따른 수직형 트랜지스터의 단면도를 도시한 것이다.2A and 2B are cross-sectional views of a vertical transistor according to an embodiment of the present invention.

보다 상세하게는, 도 2a는 본 발명의 실시예에 따른 뉴런 동작을 수행하며, 게이트가 포함된 수직형 트랜지스터의 단면도를 도시한 것이고, 도 2b는 본 발명의 실시예에 따른 뉴런 동작을 수행하며, 게이트가 포함되지 않은 수직형 트랜지스터의 단면도를 도시한 것이다.More specifically, FIG. 2A is a cross-sectional view of a vertical transistor including a gate and performing a neuron operation according to an exemplary embodiment of the present invention, and FIG. 2B is a neuron operation according to an exemplary embodiment of the present invention. , Shows a cross-sectional view of a vertical transistor that does not include a gate.

도 2a를 참조하면, 본 발명의 실시예에 따른 수직형 트랜지스터(100)는 기판(110), 부유 바디층(140), 소스(120) 및 드레인(130), 절연층(150), 게이트 절연막(160), 게이트(170) 및 컨택 메탈(180)을 포함한다.Referring to FIG. 2A, a vertical transistor 100 according to an embodiment of the present invention includes a substrate 110, a floating body layer 140, a source 120 and a drain 130, an insulating layer 150, and a gate insulating layer. (160), a gate 170, and a contact metal 180.

기판(110)은 수직 나노선(nanowire) 형태의 부유 바디층(140)을 지지하는 기판으로, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다. The substrate 110 is a substrate supporting the floating body layer 140 in the form of a vertical nanowire, and includes a silicon substrate, silicon (Si), silicon germanium (SiGe), strained Si, and tensile silicon germanium ( strained SiGe), an insulating layer buried silicon (Silicon-On-Insulator, SOI), silicon carbide (SiC), or a group 3-5 compound semiconductor.

부유 바디층(140)은 기판(110) 상에 수직으로 형성된 수직 나노선(nanowire) 형태를 나타낸다.The floating body layer 140 has a vertical nanowire shape formed vertically on the substrate 110.

본 발명의 실시예에 따른 수직형 트랜지스터(100)의 부유 바디층(140)은 트랜지스터 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 하며, 원하는 뉴런의 특성에 따라 그 도핑 농도가 달라질 수 있다. 부유 바디층(140)은 실리콘 기판, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성될 수 있다. The floating body layer 140 of the vertical transistor 100 according to the embodiment of the present invention enables the operation of neurons that are released when the electric charge stored in the transistor exceeds a certain level, and the doping concentration is changed according to the characteristics of the desired neuron. It can be different. The floating body layer 140 is a silicon substrate, silicon (Si), germanium (Ge), silicon germanium (SiGe), tensile silicon (strained Si), tensile silicon germanium (strained SiGe), insulating layer buried silicon (Silicon-On- It may be formed of any one of an insulator, SOI), silicon carbide (SiC), or a group 3-5 compound semiconductor.

또한, 부유 바디층(140)은 나노선(nanowire) 또는 나노시트(nanosheet)의 구조를 나타낼 수 있다. In addition, the floating body layer 140 may exhibit a structure of a nanowire or a nanosheet.

통상적으로 부유 바디 또는 부유 바디층(floating body)은 4-전극(게이트, 소스, 드레인, 바디) 기반의 전계트랜지스터의 채널과 달리, 3-전극(게이트, 소스, 드레인)으로 이루어진 트랜지스터의 채널(channel)을 일컫는다. 대표적으로, 절연층 매몰 실리콘(Silicon-On-Insulator, SOI) 기판 상의 소자에서 널리 사용된다. 이 경우 채널 상부에 존재하는 게이트는 매우 얇은 게이트 절연막을 통해 노출된 채널 상부 또는 일부의 채널 전위를 제어할 수 있다. 하지만, 채널 하부는 매립 산화막(buried oxide)과 인접해 있어 SOI 기판인 후면 게이트(back-gate)를 통해 전압을 인가해도 매우 두꺼운 매립 산화막 때문에 채널 하부의 전위 조절이 어렵다. 따라서, SOI 소자는 채널 하부의 전위를 효과적으로 제어할 수 없어, 원하지 않는 부유 바디 효과가 발생한다.In general, a floating body or a floating body layer is a channel of a transistor made of a 3-electrode (gate, source, drain), unlike a channel of a 4-electrode (gate, source, drain, body) based electric field transistor. channel). Typically, it is widely used in devices on an insulating layer buried silicon (Silicon-On-Insulator, SOI) substrate. In this case, the gate existing above the channel can control the channel potential of the upper or part of the channel exposed through the very thin gate insulating layer. However, since the lower portion of the channel is adjacent to a buried oxide layer, even if a voltage is applied through a back-gate, which is an SOI substrate, it is difficult to control the potential under the channel due to the very thick buried oxide layer. Therefore, the SOI device cannot effectively control the potential under the channel, resulting in an unwanted floating body effect.

반면에, 일반적인 4-전극 기반의 전계트랜지스터는 바디에 전압을 인가함으로써, 부유 바디의 효과를 원천적으로 차단할 수 있다. 좀 더 광의의 개념에서는 나노선이나 나노시트(Nano sheet) 등이 전면 게이트(gate-all-around)에 의해 둘러싸인 소자의 고립된 채널도 바디에 별도의 전압을 인가할 수 없기 때문에, 부유 바디가 될 수 있다. 그러나, 이 경우에는 채널 전면을 감싸고 있는 게이트와 매우 얇은 게이트 절연막 때문에 채널 전위가 게이트에 의해 잘 통제되기 때문에 부유 바디의 효과가 완화될 수 있다.On the other hand, a general four-electrode based electric field transistor can fundamentally block the effect of the floating body by applying a voltage to the body. In a more broad concept, an isolated channel of an element surrounded by a gate-all-around, such as a nanowire or a nanosheet, cannot apply a separate voltage to the body. Can be. However, in this case, the effect of the floating body can be alleviated because the channel potential is well controlled by the gate due to the gate surrounding the entire channel and the very thin gate insulating film.

일반적인 수평형 소자와 달리 수직 돌기형(pillar-type) 소자는 벌크 실리콘(bulk-si) 기판 상에 형성되기 때문에 외관상 부유 바디가 없을 것으로 보여지나, 그렇지 못하다. 예를 들면, p형 바디(body)인 경우, 수직으로 배치된 n+ 소스와 n+ 드레인, n형 바디(body)인 경우, 수직 배치된 p+ 소스와 p+ 드레인에 의해 채널이 고립되어 부유 바디 구조가 형성된다. 유사하게, 수직 돌기 아래에 매립된 SiC(buried SiC), 또는 매립된 SiGe(buried SiGe) 등에 의해서도 채널이 벌크 실리콘(bulk-si) 기판과 전기적 절연되어 부유 바디가 만들어진다. Unlike general horizontal devices, vertical pillar-type devices appear to have no floating body because they are formed on a bulk silicon substrate, but they are not. For example, in the case of a p-type body, a vertically arranged n+ source and n+ drain, and in an n-type body, a channel is isolated by a vertically arranged p+ source and p+ drain, resulting in a floating body structure. Is formed. Similarly, even by buried SiC (SiC) buried under the vertical protrusion or buried SiGe (SiGe), the channel is electrically insulated from the bulk-si substrate to create a floating body.

본 발명에서는 수직 돌기형인 나노선(nanowire)의 바디가 기하학적으로 부유되어 있다는 점에서, 부유 바디라고 표현한다. 구체적으로, 본 발명에서 제시하는 구조 중 도 2a는 전면 게이트 전극이 존재하여 기하학적으로는 부유 바디이지만 전기적으로는 채널 전위가 잘 제어되는 준부유 바디(quasi-floating body)가 되고, 도 2b는 게이트 전극이 없기 때문에, 기하학적으로도 전기적으로도 부유 바디가 된다. 다만, 본 발명에서는 일반화를 위해 두 경우 모두 부유 바디(또는 부유 바디층(140))라고 표현하여 설명한다. In the present invention, a body of a vertical protrusion type nanowire is geometrically suspended, and thus is expressed as a floating body. Specifically, among the structures proposed in the present invention, FIG. 2A is a geometrically floating body due to the presence of a front gate electrode, but is electrically a quasi-floating body in which the channel potential is well controlled, and FIG. 2B is a gate Since there are no electrodes, it becomes a floating body both geometrically and electrically. However, in the present invention, for generalization, both cases are described by expressing the floating body (or floating body layer 140).

다시 도 2a를 참조하면, 본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)은 부유 바디층(140) 상하에 형성된다. Referring back to FIG. 2A, the source 120 and the drain 130 of the vertical transistor 100 according to the embodiment of the present invention are formed above and below the floating body layer 140.

본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)에 이전 시냅스들에서 전류 신호가 입력되면 소스(120) 및 드레인(130)에 전하가 저장되며, 저장된 전하의 양이 증가함에 따라 증가한 소스(120)와 드레인(130) 양단의 전압이 임계치 이상이 되면 충격 이온화(impact ionization)가 발생한다. 이 때, 발생된 정공은 부유 바디층(140)에 저장되어 부유 바디층(140)의 포텐셜을 낮추며, 이에 따라 발생하는 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스(120) 또는 드레인(130)에 저장된 전하가 순간적으로 빠져나가면서, 소스(120) 또는 드레인(130)으로 스파이크 형태의 전압 신호가 출력될 수 있다. 이 때, 소스(120) 및 드레인(130)은 경우에 따라 그 위치가 서로 바뀔 수 있으며, 실시예에 따라서는 소스(120)가 드레인으로 작용하고, 드레인(130)이 소스로 작용할 수도 있다. When current signals are input from previous synapses to the source 120 and drain 130 of the vertical transistor 100 according to an embodiment of the present invention, charges are stored in the source 120 and drain 130, and the stored charges When the voltage across the source 120 and the drain 130 which is increased as the amount of is higher than the threshold value, impact ionization occurs. At this time, the generated holes are stored in the floating body layer 140 to lower the potential of the floating body layer 140, and thus the source 120 or the drain 130 is generated by a single transistor latch phenomenon. ), a voltage signal in the form of a spike may be output to the source 120 or the drain 130 while the charge stored in) is momentarily drained. In this case, the positions of the source 120 and the drain 130 may be changed in some cases, and the source 120 may act as a drain and the drain 130 may act as a source in some embodiments.

소스(120) 및 드레인(130)은 n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다. 이 때, 소스(120) 및 드레인(130)은 부유 바디층(140)과 다른 타입으로 도핑될 수 있다.The source 120 and the drain 130 may be formed of any one of n-type silicon, p-type silicon, and metal silicide. In this case, the source 120 and the drain 130 may be doped in a different type from the floating body layer 140.

소스(120) 및 드레인(130)은 서로 다른 도핑 농도의 비대칭적 구조를 나타낼 수 있으며, 이러한 구조는 뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하는 데에 사용될 수 있다. 보다 구체적으로, 소스(120) 및 드레인(130)은 서로 다른 도핑 농도의 비대칭적 구조를 나타내며, 한 방향으로만 전류를 흐르게 하는 특징이 있다. 특히, 본 발명에서 소스(120) 및 드레인(130)의 구조는 접점 배열(cross-point array)로 구현되나 비대칭 구조를 나타내므로, 인접 뉴런 또는 시냅스 사이의 누설 경로(sneak path)를 별도의 셀렉터(selector) 없이 효과적으로 차단하여 집적도를 획기적으로 높일 수 있다. The source 120 and the drain 130 may exhibit an asymmetric structure of different doping concentrations, and this structure may be used to block a sneak path of neurons and synaptic arrays. More specifically, the source 120 and the drain 130 exhibit an asymmetric structure of different doping concentrations, and have a characteristic that current flows in only one direction. In particular, in the present invention, the structure of the source 120 and the drain 130 is implemented as a cross-point array, but exhibits an asymmetric structure, so a separate selector for a leak path between adjacent neurons or synapses. By effectively blocking it without a selector, the degree of integration can be dramatically increased.

본 발명의 실시예에 따른 수직형 트랜지스터(100)의 소스(120) 및 드레인(130)은 부유 바디층(140)과 다른 타입을 가질 수 있다. 일 예로, 소스(120) 및 드레인(130)이 p형이면 부유 바디층(140)은 n형이고, 소스(120) 및 드레인(130)이 n형이면 부유 바디층(140)은 p형일 수 있다. The source 120 and the drain 130 of the vertical transistor 100 according to the embodiment of the present invention may have a different type from the floating body layer 140. For example, when the source 120 and the drain 130 are p-type, the floating body layer 140 may be n-type, and when the source 120 and drain 130 are n-type, the floating body layer 140 may be p-type. have.

본 발명의 실시예에 따른 수직 나노선 형태의 부유 바디층(140), 소스(120) 및 드레인(130)을 형성하는 과정은 순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나를 통해 형성될 수 있다. The process of forming the floating body layer 140, the source 120, and the drain 130 in the form of a vertical nanowire according to an exemplary embodiment of the present invention is sequential ion implantation and solid-phase diffusion. , Epitaxial growth and selective epitaxial growth may be formed through any one of.

여기서, 이온주입(ion implantation)과 나노선 식각을 통해 형성하는 과정은 다음과 같다. 일 예로, 기판(110)에서부터 순차적인 이온주입을 통해 n형 트랜지스터인 경우에는 아래에서부터 순차적으로 n형, p형 및 n형으로 도핑하고, p형 트랜지스터인 경우에는 아래에서부터 순차적으로 p형, n형 및 p형으로 도핑한다. 그 후에, 식각 과정으로 수직 나노선(nanowire) 기둥을 형성하면, 맨 아래 층은 소스(120), 중간 층은 부유 바디층(140), 그리고 맨 위층은 드레인(130)으로 형성될 수 있다. 이러한 과정을 통해 형성된 수직 나노선(nanowire)의 깊이에 따른 도핑 농도는 도 3과 같은 비대칭 분포를 나타낼 수 있다. 다만, 실시예에 따라서, 전술한 식각 과정과 이온주입 과정은 경우에 따라서 서로 순서가 바뀔 수 있다. Here, the process of forming through ion implantation and nanowire etching is as follows. For example, in the case of an n-type transistor through sequential ion implantation from the substrate 110, n-type, p-type, and n-type are sequentially doped, and in the case of a p-type transistor, p-type and n Doped with type and p type. Thereafter, when a vertical nanowire column is formed through an etching process, the bottom layer may be formed as a source 120, an intermediate layer may be formed as a floating body layer 140, and the top layer may be formed as a drain 130. The doping concentration according to the depth of the vertical nanowires formed through this process may exhibit an asymmetric distribution as shown in FIG. 3. However, depending on the embodiment, the order of the above-described etching process and ion implantation process may be changed depending on the case.

또한, 고상 확산(solid-phase diffusion)은 규산염 유리(silicate glass), 폴리머(polymer) 및 SAM(Self-Assembling Monolayers, 자기조합단층박막) 중 어느 하나의 고체 상태의 도핑된 소스를 타겟에 증착한 후, 순차적인 어닐링(annealing) 과정을 통해 도판트(dopant)를 확산(diffusion)시키는 도핑 방법으로, 이온주입 시, 발생하는 비등각(non-conformal) 도핑 또는 손상 문제에서 비교적 자유로울 수 있다. 특히, 수직 나노선 형태인 타겟의 아래 부분은 이온주입을 통해 도핑을 하기 어려우므로, 해당 기술이 적용될 시에 장점이 많다.In addition, solid-phase diffusion is performed by depositing a doped source in a solid state of any one of silicate glass, polymer and SAM (Self-Assembling Monolayers) on a target. Thereafter, as a doping method in which a dopant is diffused through a sequential annealing process, it can be relatively free from non-conformal doping or damage problems that occur during ion implantation. In particular, since it is difficult to doping the lower portion of the target in the form of a vertical nanowire through ion implantation, there are many advantages when the technology is applied.

또한, 에피택셜 성장(epitaxial growth)은 반도체 기판과 동일한 결정 구조를 갖는 층을 반도체 기판 상에 성장시키는 공정으로, PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), MOCVD(Metal-Organic Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등이 있다. 선택적 에피택셜 성장(selective epitaxial growth)은 반도체 기판의 일정 영역만을 노출시키고, 노출된 영역에 동일한 결정 구조를 갖는 층을 성장시키는 공정이다. 이에, 에피택셜 성장 공정 또는 선택적 에피택셜 성장 공정을 이용하여 원 위치에(in-situ) 도핑을 하면, 소스(120), 부유 바디층(140) 및 드레인(130)이 각각 n형, p형 및 n형 또는 p형, n형 및 p형으로 형성될 수 있다. In addition, epitaxial growth is a process of growing a layer having the same crystal structure as a semiconductor substrate on a semiconductor substrate.PVD (Physical Vapor Deposition), CVD (Chemical Vapor Deposition), MOCVD (Metal-Organic Chemical Vapor Deposition) Deposition) and ALD (Atomic Layer Deposition). Selective epitaxial growth is a process of exposing only a certain area of a semiconductor substrate and growing a layer having the same crystal structure in the exposed area. Accordingly, when doping in-situ using an epitaxial growth process or a selective epitaxial growth process, the source 120, the floating body layer 140, and the drain 130 are n-type and p-type, respectively. And n-type or p-type, n-type and p-type.

절연층(150)은 게이트(170)와 소스(120)를 전기적으로 절연시키는 역할을 수행할 수 있다. 실시예에 따라서, 절연층(150)은 게이트 절연막(160)을 형성하는 물질로 형성될 수 있다. The insulating layer 150 may serve to electrically insulate the gate 170 and the source 120. According to an embodiment, the insulating layer 150 may be formed of a material forming the gate insulating layer 160.

게이트 절연막(160)은 소스 상에 형성되어 부유 바디층(140)을 둘러싼다.The gate insulating layer 160 is formed on the source and surrounds the floating body layer 140.

게이트 절연막(160)은 부유 바디층(140)과 게이트(170)를 절연하는 것으로, 산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성될 수 있다. The gate insulating layer 160 insulates the floating body layer 140 and the gate 170, and includes silicon oxide, nitride, aluminum oxide, hafnium oxide, and hafnium oxynitride. oxynitride), zinc oxide, zirconium oxide, hafnium zirconium oxide (HZO), or any combination thereof.

게이트(170)는 게이트 절연막(160)의 외곽에 형성된다. The gate 170 is formed outside the gate insulating layer 160.

게이트(170)는 게이트 절연막(160) 이후에 형성되며, 부유 바디층(140)의 포텐셜 조절을 통해 뉴런 특성을 결정하는 역할을 수행할 수 있다. 이 때, 게이트(170)는 n형 폴리실리콘, p형 폴리실리콘 또는 금속 중 어느 하나로 형성될 수 있으며, 상기 금속은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있다. The gate 170 is formed after the gate insulating layer 160 and may play a role of determining neuron characteristics by adjusting the potential of the floating body layer 140. At this time, the gate 170 may be formed of any one of n-type polysilicon, p-type polysilicon, or metal, and the metal is aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), Palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), gold (Au), tantalum (Ta), tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN) ) Or any combination thereof.

또한, 게이트(170)는 전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타낼 수 있다. In addition, the gate 170 may have a structure of a front gate (gate-all-around) or a multiple-gate structure.

본 발명의 실시예에 따른 수직형 트랜지스터(100)의 게이트 절연막(160) 및 게이트(170)는 부유 바디층(140)의 도핑 농도가 일정값 이상(1Х1017cm-3)일 경우 필요하지 않을 수 있으며, 이 경우에, 수직형 트랜지스터(100)는 게이트 절연막(160) 및 게이트(170)를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조가 되고, 이러한 구조는 도 2b에 도시된 바와 같을 수 있다.The gate insulating film 160 and the gate 170 of the vertical transistor 100 according to the embodiment of the present invention are not required when the doping concentration of the floating body layer 140 is greater than a certain value (1 Х10 17 cm -3 ). In this case, the vertical transistor 100 is a two-terminal npn gate-less transistor or a pnp gate-less transistor that does not include the gate insulating layer 160 and the gate 170. ) Becomes a structure of a transistor, and this structure may be as shown in FIG. 2B.

컨택 메탈(180)은 소스(120), 드레인(130) 및 게이트(170)에 접촉되어 전기적 신호를 입력 또는 출력한다. The contact metal 180 is in contact with the source 120, the drain 130, and the gate 170 to input or output an electrical signal.

컨택 메탈(180)은 소스(120), 드레인(130) 및 게이트(170)에 전기적 신호를 입력 또는 출력하는 것으로, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성될 수 있다. The contact metal 180 inputs or outputs electrical signals to the source 120, drain 130 and gate 170, and includes aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), Palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), gold (Au), tantalum (Ta), tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN) ) Or any combination of metals thereof.

본 발명의 실시예에 따른 수직형 트랜지스터(100)는 게이트(170)의 전압에 따라 뉴런의 스파이킹 특성을 제어할 수 있다. The vertical transistor 100 according to the exemplary embodiment of the present invention may control the spiking characteristic of neurons according to the voltage of the gate 170.

본 발명의 실시예에 따른 수직형 트랜지스터(100)는 이전 시냅스 소자에서 소스(120) 또는 드레인(130)으로 전류 신호가 인가되는 경우, 전하가 트랜지스터 내부에 저장되며, 저장된 전하의 양이 임계치 이상이 되면 소스(120) 또는 드레인(130)에서 스파이크 형태의 전압 신호를 출력할 수 있다. In the vertical transistor 100 according to the embodiment of the present invention, when a current signal is applied from the previous synaptic device to the source 120 or the drain 130, charges are stored inside the transistor, and the amount of stored charges is greater than or equal to a threshold. In this case, a voltage signal in the form of a spike may be output from the source 120 or the drain 130.

본 발명의 실시예에 따른 수직형 트랜지스터(100)의 동작 방법에 대해서는 이하의 도 4를 참조하여 설명한다.A method of operating the vertical transistor 100 according to an exemplary embodiment of the present invention will be described with reference to FIG. 4 below.

도 4는 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 흐름도로 도시한 것이다. 4 is a flowchart illustrating a method of operating a vertical transistor according to an embodiment of the present invention.

도 4의 방법은 도 2a 및 도 2b에 도시된 본 발명의 실시예에 따른 수직형 트랜지스터에 의해 수행된다. The method of Fig. 4 is performed by a vertical transistor according to the embodiment of the present invention shown in Figs. 2A and 2B.

도 4를 참조하면, 단계 410에서, 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력한다. Referring to FIG. 4, in step 410, a current signal is input as a source or a drain from the previous synaptic device.

단계 420에서, 전류 신호에 의한 전하를 트랜지스터 내부에 저장한다. 이후에, 단계 430에서, 저장된 전하의 양이 임계치 이상이 되면, 소스 또는 드레인에서 스파이크 형태의 전압 신호를 출력한다. In step 420, the electric charge by the current signal is stored inside the transistor. Thereafter, in step 430, when the amount of the stored charge exceeds the threshold, a voltage signal in the form of a spike is output from the source or drain.

단계 420 및 430에 대한 구체적인 설명으로, 상기 전류 신호에 의해 입력된 전하는 상기 소스 또는 드레인에 저장되며, 전하의 양이 증가함에 따라 증가한 소스와 드레인 양단의 전압이 임계치 이상이 되면 충격 이온화(impact ionization)가 발생한다. 이 때, 발생한 정공은 부유 바디층에 저장되어 부유 바디층의 포텐셜을 낮추며, 이에 따라 발생하는 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스 또는 드레인에 저장된 전하가 순간적으로 빠져나가면서 소스 또는 드레인에서 스파이크 형태의 전압 신호로 출력될 수 있다. As a detailed description of steps 420 and 430, the charge input by the current signal is stored in the source or drain, and when the voltage across the source and drain that increases as the amount of charge increases exceeds a threshold, impact ionization is performed. ) Occurs. At this time, the generated holes are stored in the floating body layer to lower the potential of the floating body layer, and charge stored in the source or drain momentarily escapes due to the single transistor latch phenomenon that occurs. May be output as a voltage signal in the form of a spike.

본 발명의 실시예에 따른 수직형 트랜지스터는 전술한 단계를 통한 뉴런 동작을 수행할 때, 게이트에 적절한 전압이 걸려야 한다. 다만, 수직형 트랜지스터 내 부유 바디층의 도핑 농도가 일정 값 이상(1Х1017cm-3)이 되면, 게이트에 전압을 걸지 않은 플로팅(floating) 상태에서도 뉴런 동작이 가능할 수 있다.In the vertical transistor according to the embodiment of the present invention, when performing neuron operation through the above-described steps, an appropriate voltage must be applied to the gate. However, when the doping concentration of the floating body layer in the vertical transistor is equal to or greater than a certain value (1Х10 17 cm -3 ), neuron operation may be possible even in a floating state in which no voltage is applied to the gate.

본 발명의 실시예에 따른 수직형 트랜지스터는 전술한 단계를 통한 뉴런 동작을 수행할 때, 뉴런 동작을 하는 수직형 트랜지스터 입력 및 출력 단의 제한된 영역에서 저항, 축전기, 트랜지스터 및 인버터(inverter) 중 어느 하나 이상의 추가 컴포넌트를 부차적으로 포함할 수 있다. In the vertical transistor according to the embodiment of the present invention, when performing the neuron operation through the above-described steps, any of a resistor, a capacitor, a transistor, and an inverter in a limited area of the input and output terminals of the vertical transistor for neuron operation. It may additionally include one or more additional components.

도 5a 및 도 5b는 본 발명의 실시예에 따른 수직형 트랜지스터에 대한 전자현미경 이미지를 도시한 것이다.5A and 5B are electron microscope images of a vertical transistor according to an embodiment of the present invention.

보다 상세하게는, 도 5a 및 도 5b는 도 2a의 단면을 나타내며, 소스(120) 및 드레인(130), 부유 바디층(140), 절연층(150), 게이트(170) 및 컨택 메탈(180)을 포함하는 본 발명의 실시예에 따라 실제 제작된 뉴런 동작을 수행하는 수직형 트랜지스터를 확인할 수 있다. In more detail, FIGS. 5A and 5B show cross-sections of FIG. 2A, and the source 120 and drain 130, the floating body layer 140, the insulating layer 150, the gate 170, and the contact metal 180 ), a vertical transistor that performs a neuron operation actually manufactured according to an embodiment of the present invention can be identified.

도 5a를 참조하면, 드레인(130), 절연층(150) 및 게이트(170)로 구성된 본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 표면 구조를 볼 수 있는 주사전자현미경(SEM) 이미지를 확인할 수 있다.Referring to FIG. 5A, a scanning electron microscope (SEM) showing the surface structure of a vertical transistor that performs a neuron operation according to an embodiment of the present invention including a drain 130, an insulating layer 150, and a gate 170 ) You can check the image.

도 5b를 참조하면, 소스(120), 부유 바디층(140), 절연층(150), 게이트(170) 및 컨택 메탈(180)로 구성된 본 발명의 실시예에 따른 뉴런 동작을 수행하는 수직형 트랜지스터의 단면 구조를 볼 수 있는 투과전자현미경(TEM) 이미지를 확인할 수 있다. Referring to FIG. 5B, a vertical type for performing a neuron operation according to an embodiment of the present invention consisting of a source 120, a floating body layer 140, an insulating layer 150, a gate 170, and a contact metal 180. You can see a transmission electron microscope (TEM) image in which you can see the cross-sectional structure of the transistor.

도 6은 본 발명의 실시예에 따른 수직형 트랜지스터의 동작 방법을 설명하기 위한 에너지 밴드 다이어그램(energy band diagram)을 도시한 것이다.6 shows an energy band diagram for explaining a method of operating a vertical transistor according to an embodiment of the present invention.

도 6의 1)을 참조하면, 게이트(170)에 전압이 걸리지 않고(0V), 소스(120) 또는 드레인(130)에 전류 신호가 입력되지 않은 평형 상태에서는 소스(120) 또는 드레인(130)에 추가 전하와 부유 바디층(140)에 충격 이온화(impact ionization)에 의해 발생한 정공이 존재하지 않는 것을 알 수 있다.Referring to 1) of FIG. 6, in a balanced state in which no voltage is applied to the gate 170 (0V) and no current signal is input to the source 120 or the drain 130, the source 120 or the drain 130 It can be seen that there are no additional charges and holes generated by impact ionization in the floating body layer 140.

도 6의 2)와 같이, 게이트(170)에 음의 전압(<0V)을 건 상태에서 이전 시냅스들에서 소스(120) 또는 드레인(130)으로 전류 신호가 들어오는 경우, 도 6의 3)과 같이 소스(120) 또는 드레인(130)에 추가 전하와 부유 바디층(140)에 충격 이온화(impact ionization)에 의해 발생한 정공이 저장될 수 있다.As shown in 2) of FIG. 6, when a current signal enters the source 120 or drain 130 from previous synapses while applying a negative voltage (<0V) to the gate 170, 3) of FIG. 6 and Likewise, additional charges in the source 120 or the drain 130 and holes generated by impact ionization in the floating body layer 140 may be stored.

이에 따라서, 정공에 의해 부유 바디층(140)의 포텐셜이 낮아지게 되고, 도 6의 4)에 도시된 바와 같이 단일 트랜지스터 래치(single transistor latch) 현상에 의해 소스 또는 드레인(130)에 저장된 전하가 빠져나가면서 스파이크 형태의 전압 신호를 소스(120) 또는 드레인(130)으로 출력하게 된다. Accordingly, the potential of the floating body layer 140 is lowered by holes, and charges stored in the source or drain 130 are reduced by a single transistor latch phenomenon as shown in 4) of FIG. As it exits, a voltage signal in the form of a spike is output to the source 120 or the drain 130.

도 7은 본 발명의 실시예에 따른 수직형 트랜지스터의 뉴런 특성에 대한 결과 그래프를 도시한 것이다.7 is a graph showing a result of neuron characteristics of a vertical transistor according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 실시예에 따라 제작된, 뉴런 동작을 수행하는 수직형 트랜지스터는 뉴런 특성을 나타내며, 시간에 따른 출력 전압이 스파이크 형태를 나타내는 것을 확인할 수 있다. Referring to FIG. 7, it can be seen that a vertical transistor fabricated according to an embodiment of the present invention exhibits neuron characteristics, and an output voltage over time exhibits a spike shape.

이 때, 도 7의 실험은 소스 길이가 200nm, 부유 바디층 길이가 300nm, 드레인 길이가 200nm, 수직 나노선(nanowire) 직경이 400nm인 수직형 트랜지스터에서 직접 측정되었으며, 뉴런 동작을 가능하게 하기 위해 게이트에 -1V의 전압이 인가되었다. At this time, the experiment of FIG. 7 was directly measured in a vertical transistor having a source length of 200 nm, a floating body layer length of 300 nm, a drain length of 200 nm, and a vertical nanowire diameter of 400 nm, in order to enable neuron operation. A voltage of -1V was applied to the gate.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 어플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and/or a combination of a hardware component and a software component. For example, the devices and components described in the embodiments include, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA), It can be implemented using one or more general purpose computers or special purpose computers, such as a programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications executed on the operating system. In addition, the processing device may access, store, manipulate, process, and generate data in response to the execution of software. For the convenience of understanding, although it is sometimes described that one processing device is used, one of ordinary skill in the art, the processing device is a plurality of processing elements and/or a plurality of types of processing elements. It can be seen that it may include. For example, the processing device may include a plurality of processors or one processor and one controller. In addition, other processing configurations are possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of these, configuring the processing unit to behave as desired or processed independently or collectively. You can command the device. Software and/or data may be interpreted by a processing device or to provide instructions or data to a processing device, of any type of machine, component, physical device, virtual equipment, computer storage medium or device. , Or may be permanently or temporarily embodyed in a transmitted signal wave. The software may be distributed over networked computer systems and stored or executed in a distributed manner. Software and data may be stored on one or more computer-readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to the embodiment may be implemented in the form of program instructions that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like alone or in combination. The program instructions recorded on the medium may be specially designed and configured for the embodiment, or may be known and usable to those skilled in computer software. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tapes, optical media such as CD-ROMs and DVDs, and magnetic media such as floptical disks. -A hardware device specially configured to store and execute program instructions such as magneto-optical media, and ROM, RAM, flash memory, and the like. Examples of the program instructions include not only machine language codes such as those produced by a compiler, but also high-level language codes that can be executed by a computer using an interpreter or the like. The hardware device described above may be configured to operate as one or more software modules to perform the operation of the embodiment, and vice versa.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described by the limited embodiments and drawings, various modifications and variations are possible from the above description by those of ordinary skill in the art. For example, the described techniques are performed in a different order from the described method, and/or components such as a system, structure, device, circuit, etc. described are combined or combined in a form different from the described method, or other components Alternatively, even if substituted or substituted by an equivalent, an appropriate result can be achieved.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and claims and equivalents fall within the scope of the claims to be described later.

110: 기판
120: 소스
130: 드레인
140: 부유 바디층
150: 절연층
160: 게이트 절연막
170: 게이트
180: 컨택 메탈110: substrate
120: source
130: drain
140: floating body layer
150: insulating layer
160: gate insulating film
170: gate
180: contact metal

Claims (19)

기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층;
상기 부유 바디층 상하에 형성되는 소스 및 드레인;
상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막;
상기 게이트 절연막의 외곽에 형성되는 게이트; 및
상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈
을 포함하는 뉴런 동작을 수행하는 수직형 트랜지스터.
A floating body layer in the form of a vertical nanowire formed vertically on the substrate;
Sources and drains formed above and below the floating body layer;
A gate insulating layer formed on the source and surrounding the floating body layer;
A gate formed outside the gate insulating layer; And
A contact metal for inputting or outputting an electrical signal by contacting the source, the drain, and the gate
Vertical transistor for performing a neuron operation comprising a.
 제1항에 있어서,
상기 기판은
실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The substrate is
Silicon substrate, silicon (Si), silicon germanium (SiGe), tensile silicon (strained Si), tensile silicon germanium (strained SiGe), insulating layer buried silicon (Silicon-On-Insulator, SOI), silicon carbide (SiC) or 3 A vertical transistor that is formed of any one of Group 5 compound semiconductors and performs neuronal operation.
 제1항에 있어서,
상기 부유 바디층은
충격 이온화(impact ionization)에 의해 발생된 정공이 축적되며, 실리콘 기판, 실리콘(Si), 실리콘 게르마늄(SiGe), 인장 실리콘(strained Si), 인장 실리콘 게르마늄(strained SiGe), 절연층 매몰 실리콘(Silicon-On-Insulator, SOI), 실리콘 카바이드(SiC) 또는 3-5족 화합물 반도체 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The floating body layer
Holes generated by impact ionization are accumulated, and silicon substrate, silicon (Si), silicon germanium (SiGe), tensile silicon (strained Si), tensile silicon germanium (strained SiGe), insulating layer buried silicon (Silicon) -On-Insulator, SOI), silicon carbide (SiC), or formed of any one of a group 3-5 compound semiconductor, a vertical transistor that performs neuron operation.
 제2항에 있어서,
상기 부유 바디층은
나노선(nanowire) 또는 나노시트(nanosheet)의 구조인 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 2,
The floating body layer
A vertical transistor that performs neuronal operation, characterized in that it has a structure of a nanowire or a nanosheet.
 제1항에 있어서,
상기 소스 및 드레인은
n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The source and drain are
A vertical transistor that is formed of any one of n-type silicon, p-type silicon, and metal silicide to perform neuronal operation.
 제5항에 있어서,
상기 소스 및 드레인은
뉴런 및 시냅스 어레이의 스니크 패스(sneak path)를 차단하기 위해, 서로 다른 도핑 농도와 농도 구배의 비대칭적 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 5,
The source and drain are
In order to block a sneak path of a neuron and a synaptic array, a vertical transistor that performs a neuron operation is characterized in that it exhibits an asymmetric structure of different doping concentrations and concentration gradients.
 제1항에 있어서,
상기 부유 바디층, 상기 소스 및 상기 드레인은
순차적인 이온주입(ion implantation), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth) 및 선택적 에피택셜 성장(epitaxial growth) 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The floating body layer, the source and the drain
A vertical transistor that performs neuron operation, formed by any one of sequential ion implantation, solid-phase diffusion, epitaxial growth, and selective epitaxial growth.
 제1항에 있어서,
상기 게이트 절연막은
산화 실리콘(silicon oxide), 질화막, 산화 알루미늄(aluminum oxide), 산화 하프늄(hafnium oxide), 산화질화 하프늄(hafnium oxynitride), 산화 아연(zinc oxide), 산화 지르코늄(zirconium oxide), 산화하프늄지르코늄(HZO) 또는 이들의 임의의 조합 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The gate insulating layer is
Silicon oxide, nitride film, aluminum oxide, hafnium oxide, hafnium oxynitride, zinc oxide, zirconium oxide, hafnium zirconium oxide (HZO) ) Or any combination thereof, a vertical transistor that performs neuronal operation.
 제1항에 있어서,
상기 게이트는
전면 게이트(gate-all-around) 또는 다중 게이트(multiple-gate)의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The gate is
A vertical transistor that performs a neuron operation, characterized in that it has a structure of a gate-all-around or a multiple-gate.
 제9항에 있어서,
상기 게이트는
n형 폴리실리콘, p형 폴리실리콘, 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 9,
The gate is
n-type polysilicon, p-type polysilicon, aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), Vertical to perform neuronal action, formed of any one of gold (Au), tantalum (Ta), tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN), or any combination thereof Type transistor.
 제1항에 있어서,
상기 컨택 메탈은
알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 금(Au), 탄탈(Ta), 텅스텐(W), 은(Ag), 주석(TiN), 질화탄탈럼(TaN) 또는 이들의 임의로 조합된 금속 중 어느 하나로 형성되는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The contact metal is
Aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), gold (Au), tantalum (Ta), Tungsten (W), silver (Ag), tin (TiN), tantalum nitride (TaN), or any one of a combination of these metals, a vertical transistor that performs neuronal operation.
 제1항에 있어서,
상기 수직형 트랜지스터는
상기 게이트 절연막 및 상기 게이트를 포함하지 않는 2단자의 npn 게이트리스(npn gate-less) 트랜지스터 또는 pnp 게이트리스(pnp gate-less) 트랜지스터의 구조를 나타내는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The vertical transistor is
A vertical type for performing a neuron operation, characterized in that it represents the structure of a two-terminal npn gate-less transistor or a pnp gate-less transistor that does not include the gate insulating layer and the gate. transistor.
 제1항에 있어서,
상기 수직형 트랜지스터는
이전 시냅스 소자에서 상기 소스 또는 상기 드레인으로 전류 신호가 인가되는 경우, 전하가 상기 수직형 트랜지스터의 내부에 저장되며, 상기 저장된 전하의 양이 임계치 이상이 되면 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The vertical transistor is
When a current signal is applied to the source or the drain from the previous synaptic device, charge is stored inside the vertical transistor, and when the amount of the stored charge exceeds a threshold, a voltage signal in the form of a spike at the source or the drain A vertical transistor that outputs a neuron operation.
 제1항에 있어서,
상기 수직형 트랜지스터는
상기 게이트의 전압에 따라 뉴런의 스파이킹 특성을 제어하는 것을 특징으로 하는, 뉴런 동작을 수행하는 수직형 트랜지스터.
The method of claim 1,
The vertical transistor is
A vertical transistor for performing a neuron operation, characterized in that controlling the spiking characteristic of the neuron according to the voltage of the gate.
 이전 시냅스 소자에서 전류 신호를 소스 또는 드레인으로 입력하는 단계;
상기 전류 신호에 의한 전하를 트랜지스터의 내부에 저장하는 단계; 및
상기 저장된 전하의 양이 임계치 이상이 되면, 상기 소스 또는 상기 드레인에서 스파이크 형태의 전압 신호를 출력하는 단계
를 포함하는 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법.
Inputting a current signal to a source or drain from a previous synaptic device;
Storing the charge generated by the current signal inside the transistor; And
Outputting a voltage signal in the form of a spike from the source or the drain when the amount of the stored charge exceeds a threshold
Operating method of a vertical transistor that performs a neuron operation comprising a.
 제15항에 있어서,
상기 부유 바디층은
충격 이온화(impact ionization)에 의해 발생한 정공이 축적되어 상기 부유 바디층의 포텐셜을 낮춤으로써, 상기 트랜지스터의 내부에 저장된 전하가 일정 이상이 되면 방출되는 뉴런 동작을 가능하게 하는, 뉴런 동작을 수행하는 수직형 트랜지스터의 동작 방법.
The method of claim 15,
The floating body layer
By accumulating holes generated by impact ionization and lowering the potential of the floating body layer, it enables a neuron operation that is discharged when the electric charge stored inside the transistor exceeds a certain level. Method of operation of the type transistor.
 수직형 트랜지스터로 뉴런을 구현한 뉴로모픽 칩을 포함하며,
상기 수직형 트랜지스터는
기판 상에 수직으로 형성된 수직 나노선(nanowire) 형태의 부유 바디층;
상기 부유 바디층 상하에 형성되는 소스 및 드레인;
상기 소스 상에 형성되어 상기 부유 바디층을 둘러싸는 게이트 절연막;
상기 게이트 절연막의 외곽에 형성되는 게이트; 및
상기 소스, 상기 드레인 및 상기 게이트에 접촉되어 전기적 신호를 입력 또는 출력하는 컨택 메탈
을 포함하는 뉴로모픽 시스템.
Including a neuromorphic chip that implements neurons with a vertical transistor,
The vertical transistor is
A floating body layer in the form of a vertical nanowire formed vertically on the substrate;
Sources and drains formed above and below the floating body layer;
A gate insulating layer formed on the source and surrounding the floating body layer;
A gate formed outside the gate insulating layer; And
A contact metal for inputting or outputting an electrical signal by contacting the source, the drain, and the gate
Neuromorphic system comprising a.
 제17항에 있어서,
상기 뉴로모픽 칩은
뉴런 동작을 수행하는 상기 수직형 트랜지스터 외에 저항, 축전기, 다른 트랜지스터 및 인버터 중 어느 하나 이상의 추가 컴포넌트를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템.
The method of claim 17,
The neuromorphic chip is
In addition to the vertical transistor for performing neuronal operation, a neuromorphic system comprising at least one of a resistor, a capacitor, another transistor, and an inverter.
 제17항에 있어서,
상기 뉴로모픽 칩은
뉴런 동작을 수행하는 상기 수직형 트랜지스터와 저항변화 메모리 소자(RRAM), 멤리스터(memristor), 상변화 메모리 소자(PCM) 및 강유전체 메모리 소자(FeRAM) 중 어느 하나의 시냅스 소자를 포함하는 것을 특징으로 하는, 뉴로모픽 시스템.
The method of claim 17,
The neuromorphic chip is
It characterized in that it comprises the vertical transistor performing a neuron operation and any one of a resistance change memory device (RRAM), a memristor, a phase change memory device (PCM), and a ferroelectric memory device (FeRAM). That, the neuromorphic system.
KR1020200067970A 2019-06-10 2020-06-05 structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it KR102374300B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US16/896,346 US11322613B2 (en) 2019-06-10 2020-06-09 Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20190067919 2019-06-10
KR1020190067919 2019-06-10

Publications (2)

Publication Number Publication Date
KR20200141391A true KR20200141391A (en) 2020-12-18
KR102374300B1 KR102374300B1 (en) 2022-03-15

Family

ID=74041977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200067970A KR102374300B1 (en) 2019-06-10 2020-06-05 structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it

Country Status (1)

Country Link
KR (1) KR102374300B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080083886A (en) * 2007-03-13 2008-09-19 삼성전자주식회사 Capacitorless dram and method of manufacturing and operating the same
KR20160026613A (en) * 2014-08-29 2016-03-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Vertical transistor and method acturing the same
KR20160063908A (en) * 2014-11-27 2016-06-07 포항공과대학교 산학협력단 Synapse Apparatus for neuromorphic system applications
KR20190008065A (en) * 2017-07-13 2019-01-23 한국과학기술원 The vertical-type gateless and capacitorless dram cell based on germanium and the method for manufacturing thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080083886A (en) * 2007-03-13 2008-09-19 삼성전자주식회사 Capacitorless dram and method of manufacturing and operating the same
KR20160026613A (en) * 2014-08-29 2016-03-09 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Vertical transistor and method acturing the same
KR20160063908A (en) * 2014-11-27 2016-06-07 포항공과대학교 산학협력단 Synapse Apparatus for neuromorphic system applications
KR20190008065A (en) * 2017-07-13 2019-01-23 한국과학기술원 The vertical-type gateless and capacitorless dram cell based on germanium and the method for manufacturing thereof

Also Published As

Publication number Publication date
KR102374300B1 (en) 2022-03-15

Similar Documents

Publication Publication Date Title
Lee et al. Dual‐gated MoS2 memtransistor crossbar array
US10483284B2 (en) Logic semiconductor device
Mikolajick et al. From ferroelectric material optimization to neuromorphic devices
US11088205B2 (en) High-density field-enhanced ReRAM integrated with vertical transistors
US9397291B1 (en) RRAM with dual mode operation
US8558212B2 (en) Conductive path in switching material in a resistive random access memory device and control
KR102223265B1 (en) Structure and operation method of a neuron operable single transistor, and a neuromorphic system using it
KR20180029559A (en) Synaptic organic transistors using metal nano sheet and method for manufacturing the Same
WO2019191395A1 (en) Systems and methods for gated-insulator reconfigurable non-volatile memory devices
KR101835231B1 (en) Semiconductor Devices
Choi et al. Energy-efficient three-terminal SiOx memristor crossbar array enabled by vertical Si/graphene heterojunction barristor
US11961910B2 (en) Multi-metal lateral layer devices with internal bias generation
KR102434161B1 (en) Memory array with graded memory stack resistances
Kim et al. Enhanced analog synaptic behavior of SiN x/a-Si bilayer memristors through Ge implantation
Lee et al. Neuromorphic devices based on fluorite‐structured ferroelectrics
Ram et al. Low-power resistive memory integrated on III–V vertical nanowire MOSFETs on silicon
CN113196307A (en) Neuron and neuromorphic system comprising same
KR102353437B1 (en) A single transistor capable of using both neuron and synaptic devices, and a neuromorphic system using it
Yang et al. Bipolar plasticity of the synapse transistors based on IGZO channel with HfOxNy/HfO2/HfOxNy sandwich gate dielectrics
CN108258038B (en) Neuron transistor structure and preparation method thereof
Dai et al. Multi-functional multi-gate one-transistor process-in-memory electronics with foundry processing and footprint reduction
KR102296439B1 (en) The neuromorphic synapse device based on semiconductor channel including a trap-rich layer
US11322613B2 (en) Structure and operation method of transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it
KR102374300B1 (en) structure and operation method of vertical-type transistor acting as a neuron in neuromorphic system, and a neuromorphic system using it
KR102619356B1 (en) capacitor device for synapse, synapse and synaptic array based on capacitor

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant