KR20200139416A - Circuit board - Google Patents

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KR20200139416A
KR20200139416A KR1020190065908A KR20190065908A KR20200139416A KR 20200139416 A KR20200139416 A KR 20200139416A KR 1020190065908 A KR1020190065908 A KR 1020190065908A KR 20190065908 A KR20190065908 A KR 20190065908A KR 20200139416 A KR20200139416 A KR 20200139416A
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circuit board
dielectric constant
insulating
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라세웅
양의열
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엘지이노텍 주식회사
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Abstract

According to an embodiment of the present invention, a circuit board includes: a first insulating layer; a circuit pattern on the first insulating layer; and a second insulating layer on the circuit pattern, wherein a plurality of pores are formed inside at least one insulating layer of the first insulating layer and the second insulating layer, the pores are formed to have a diameter of 100 nm to 300 nm, and the total area of the pores is 5% to 10% of the total area of the insulating layer. The present invention provides the circuit board having a low dielectric constant while maintaining rigidity.

Description

회로기판{CIRCUIT BOARD}Circuit board {CIRCUIT BOARD}

실시예는 회로기판에 관한 것이다.The embodiment relates to a circuit board.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄하여 형성한 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉, 여러 종류의 많은 전자 소자를 평판 위에 밀집 탑재하기 위해, 각 부품의 장착 위치를 확정하고, 부품을 연결하는 회로패턴을 평판 표면에 인쇄하여 고정한 회로 기판을 의미한다. A printed circuit board (PCB) is formed by printing a circuit line pattern on an electrically insulating substrate with a conductive material such as copper, and refers to a board immediately before mounting an electronic component. That is, in order to densely mount various types of electronic devices on a flat plate, it means a circuit board in which mounting positions of each component are determined, and a circuit pattern connecting the components is printed on the flat surface and fixed.

일반적으로, 상기와 같은 인쇄회로기판에 포함된 회로 패턴의 표면처리 방법으로, OSP(Organic Solderability Preservative), 전해 니켈/골드, 전해 니켈/골드-코발트 합금, 무전해 니켈/팔라듐/골드 등이 사용되고 있다.In general, as the surface treatment method of the circuit pattern included in the printed circuit board as described above, OSP (Organic Solderability Preservative), electrolytic nickel/gold, electrolytic nickel/gold-cobalt alloy, electroless nickel/palladium/gold, etc. are used. have.

이때, 상기 사용되는 표면 처리 방법들은 그의 용도에 따라 달라지는데, 예를 들어, 상기 용도에는 솔더링 용도, 와이어 본딩 용도 및 커넥터 용도 등이 있다.In this case, the surface treatment methods used are different depending on their use, for example, the use of soldering, wire bonding, and connector.

상기 인쇄회로기판 상에 실장되는 부품들은 각 부품들에 연결되는 회로 패턴에 의해 부품에서 발생되는 신호가 전달될 수 있다.Components mounted on the printed circuit board may transmit signals generated from the components by circuit patterns connected to the components.

한편, 최근의 휴대용 전자 기기 등의 고기능화에 수반하여, 대량의 정보의 고속 처리를 하기 위해 신호의 고주파화가 진행되고 있어, 고주파 용도에 적합한 인쇄회로기판의 회로 패턴이 요구되고 있다. On the other hand, with the recent advancement of functionality in portable electronic devices and the like, high-frequency signals are in progress in order to perform high-speed processing of a large amount of information, and a circuit pattern of a printed circuit board suitable for high-frequency applications is required.

이러한 인쇄회로기판의 회로 패턴은 고주파 신호의 품질을 저하시키지 않고 전송 가능하게 하기 위해, 전송 손실의 저감이 요망된다. In order to enable transmission of such a circuit pattern of a printed circuit board without deteriorating the quality of a high-frequency signal, it is desired to reduce transmission loss.

인쇄회로기판의 회로 패턴의 전송 손실은, 구리박에 기인하는 도체 손실과, 절연체에 기인하는 유전체 손실로 주로 이루어진다.The transmission loss of the circuit pattern of the printed circuit board mainly consists of conductor loss due to copper foil and dielectric loss due to insulator.

한편, 절연체의 두께가 두꺼울수록 절연체의 상부 회로와 하부 회로 간의 유전체 손실이 적어지는데 이 경우 회로기판의 전체적인 두께가 두꺼워 지는 문제점이 있다.Meanwhile, as the thickness of the insulator increases, the dielectric loss between the upper circuit and the lower circuit of the insulator decreases. In this case, there is a problem that the overall thickness of the circuit board increases.

또한, 유전율이 작은 절연체를 사용하는 경우, 절연체의 강도가 감소되어 회로기판의 신뢰성이 저하되는 문제점이 있다.In addition, when an insulator having a low dielectric constant is used, the strength of the insulator decreases, thereby reducing the reliability of the circuit board.

따라서, 고주파 신호를 전달하는데 적합한 저유전율의 절연체를 포함하며, 충분한 강도를 가지는 새로운 구조의 인쇄회로기판이 요구된다.Accordingly, there is a need for a new structure of a printed circuit board having a sufficient strength, including an insulator having a low dielectric constant suitable for transmitting a high frequency signal.

실시예는 강성을 유지하면서 저유전율을 가지는 회로기판을 제공하고자 한다.The embodiment is to provide a circuit board having a low dielectric constant while maintaining rigidity.

제 1 절연층; 상기 제 1 절연층 상부의 회로 패턴; 및 상기 회로 패턴 상부의 제 2 절연층을 포함하고, 상기 제 1 절연층 및 상기 제 2 절연층 중 적어도 하나의 절연층의 내부에는 복수의 기공이 형성되고, 상기 기공은 100㎚ 내지 300㎚의 직경으로 형성되고, 상기 기공의 총 면적은 상기 절연층 전체 면적에 대해 5% 내지 10%로 형성된다.A first insulating layer; A circuit pattern over the first insulating layer; And a second insulating layer over the circuit pattern, wherein a plurality of pores are formed inside at least one of the first insulating layer and the second insulating layer, and the pores are 100 nm to 300 nm. It is formed in a diameter, and the total area of the pores is 5% to 10% of the total area of the insulating layer.

실시예에 따른 회로기판은 복수의 절연층들 중 적어도 하나의 절연층에 기공들을 형성할 수 있다.The circuit board according to the embodiment may form pores in at least one insulating layer among a plurality of insulating layers.

상기 기공들은 상기 절연층의 내부에 형성되어, 상기 절연층의 전체적인 유전율을 감소시킬 수 있다. The pores are formed inside the insulating layer, so that the overall dielectric constant of the insulating layer may be reduced.

예를 들어, 상기 절연층이 프리프레그(prepreg)를 포함하는 경우, 상기 절연층의 유전율은 3.5 이상이며, 유전 손실은 약 0.01 이상일 수 있다. 유전 손실이 커지는 경우, 실시예에 따른 회로기판을 고주파 용도고 사용하는 경우 유전체 손실에 의해 , 고주파 신호의 손실이 증가되는 문제점이 있다. For example, when the insulating layer includes a prepreg, the dielectric constant of the insulating layer may be 3.5 or more, and a dielectric loss may be about 0.01 or more. When the dielectric loss increases, there is a problem in that the loss of the high frequency signal increases due to the dielectric loss when the circuit board according to the embodiment is used for high frequency use.

일반적으로 유전율과 유전손실은 비례할 수 있으며, 유전 손실을 감소시키기 위해서는 유전율을 감소시켜야 하나, 유전율이 작은 물질의 경우, 강도가 함께 감소되어, 회로기판의 신뢰성이 저하되는 문제점이 있다.In general, the dielectric constant and the dielectric loss may be proportional, and in order to reduce the dielectric loss, the dielectric constant must be reduced. However, in the case of a material having a low dielectric constant, the strength decreases together with the decrease in the reliability of the circuit board.

따라서, 실시예에 따른 회로기판은 절연층의 강성을 유지하기 위해 절연층의 물질은 변경하지 않으면서, 절연층에 유전율이 1인 공기가 형성되는 기공들을 형성함으로써, 절연층의 평균 유전율을 감소시킬 수 있다. Therefore, in the circuit board according to the embodiment, the average dielectric constant of the insulating layer is reduced by forming pores in which air having a dielectric constant of 1 is formed in the insulating layer without changing the material of the insulating layer to maintain the rigidity of the insulating layer. I can make it.

즉, 절연층의 유전율을 감소시켜, 유전 손실을 감소시키고, 전체적으로 고주파 신호를 전달하는 회로기판에서 신호 손실을 감소시킬 수 있다.That is, by reducing the dielectric constant of the insulating layer, dielectric loss can be reduced, and signal loss in a circuit board transmitting a high frequency signal as a whole can be reduced.

또한, 실시예에 따른 회로기판은 절연층에 서로 직경 크기가 다른 기공들을 형성할 수 있다.Also, the circuit board according to the embodiment may have pores having different diameters in the insulating layer.

이때, 크기가 작은 기공들의 비율을 크기가 큰 기공들의 비율보다 크게 하여, 절연층의 유전율을 감소시키는 동시에, 절연층의 위치에 따른 유전율 크기 차이를 감소시킬 수 있다.In this case, by making the ratio of the pores of the small size larger than the ratio of the pores of the large size, the dielectric constant of the insulating layer can be reduced and the difference in the dielectric constant according to the location of the insulating layer can be reduced.

상기 절연층에 형성되는 기공은 기공의 크기가 커질수록 절연층의 전체적인 유전율이 감소될 수 있다. 그러나, 각각의 절연층에 모두 직경 크기가 큰 기공들을 형성하는 경우, 절연층 내에서 절연층의 위치마다 유전율 크기 편차가 증가하게 되어 오히려 회로기판의 열적 특성 및 신호 전달 특성이 저하될 수 있다.As for the pores formed in the insulating layer, the overall dielectric constant of the insulating layer may decrease as the size of the pores increases. However, when pores having a large diameter are formed in each of the insulating layers, a variation in the dielectric constant is increased for each position of the insulating layer in the insulating layer, so that thermal characteristics and signal transmission characteristics of the circuit board may be deteriorated.

따라서, 상기 절연층에 서로 다른 크기를 가지는 복수의 기공을 포함하여 절연층의 전체적인 유전율 크기는 감소시키면서, 작은 크기를 가지는 기공을 큰 크기를 가지는 기공보다 많이 형성하여, 절연층 내에서 절연층의 위치에 따른 유전율 차이를 감소시킬 수 있다. 따라서, 절연층에서의 위치에 따른 유전율 크기 균일도를 향상시켜, 회로기판의 열적 특성 및 신호 전달 특성을 향상시킬 수 있다.Therefore, while reducing the overall dielectric constant size of the insulating layer including a plurality of pores having different sizes in the insulating layer, pores having a small size are formed more than pores having a large size, It is possible to reduce the difference in permittivity depending on the location. Accordingly, it is possible to improve the uniformity of the dielectric constant according to the position in the insulating layer, thereby improving the thermal characteristics and signal transmission characteristics of the circuit board.

도 1은 실시예에 따른 회로기판의 단면도를 도시한 도면이다.
도 2는 도 1의 A 영역의 확대도를 도시한 도면이다.
도 3은 도 1의 A 영역의 다른 확대도를 도시한 도면이다.
도 4는 실시예에 따른 회로기판의 절연층의 기공율에 따른 절연층 유전율 변화를 설명하기 위한 그래프를 도시한 도면이다.
도 5는 실시예에 따른 회로기판의 절연층의 기공 크기에 따른 절연층 유전율 변화를 설명하기 위한 그래프를 도시한 도면이다.
도 6 및 도 7은 실시예에 따른 회로기판의 절연층의 기공 크기에 따른 절연층 유전율 분포도를 설명하기 위한 도면들이다.
도 8 및 도 9는 실시예에 따른 회로기판의 절연층의 기공들의 비율에 따른 절연층 유전율 분포도를 설명하기 위한 도면들이다.1 is a diagram illustrating a cross-sectional view of a circuit board according to an embodiment.
FIG. 2 is a diagram illustrating an enlarged view of area A of FIG. 1.
3 is a view showing another enlarged view of area A of FIG. 1.
4 is a diagram illustrating a graph for explaining a change in dielectric constant of an insulating layer according to a porosity of an insulating layer of a circuit board according to an exemplary embodiment.
5 is a diagram illustrating a graph for explaining a change in dielectric constant of an insulating layer according to a pore size of an insulating layer of a circuit board according to an exemplary embodiment.
6 and 7 are diagrams for explaining an insulating layer dielectric constant distribution according to a pore size of an insulating layer of a circuit board according to an exemplary embodiment.
8 and 9 are diagrams for explaining an insulating layer dielectric constant distribution diagram according to a ratio of pores in an insulating layer of a circuit board according to an exemplary embodiment.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to some embodiments to be described, but may be implemented in various different forms, and within the scope of the technical idea of the present invention, one or more of the constituent elements may be selectively selected between the embodiments. It can be combined with and substituted for use.

또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. In addition, terms (including technical and scientific terms) used in the embodiments of the present invention are generally understood by those of ordinary skill in the art, unless explicitly defined and described. It can be interpreted as a meaning, and terms generally used, such as terms defined in a dictionary, may be interpreted in consideration of the meaning in the context of the related technology.

또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함 할 수 있다. In addition, terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention. In the present specification, the singular form may also include the plural form unless specifically stated in the phrase, and when described as “at least one (or more than one) of A and (and) B and C”, it may be combined with A, B, and C. It may contain one or more of all possible combinations.

또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. In addition, terms such as first, second, A, B, (a), and (b) may be used in describing the constituent elements of the embodiment of the present invention. These terms are only for distinguishing the component from other components, and are not limited to the nature, order, or order of the component by the term.

그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. And, when a component is described as being'connected','coupled' or'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also the component and The case of being'connected','coupled', or'connected' due to another element between the other elements may also be included.

또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. In addition, when it is described as being formed or disposed on the “top (top) or bottom (bottom)” of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact It also includes a case in which the above other component is formed or disposed between the two components.

또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In addition, when expressed as "upper (upper) or lower (lower)", the meaning of not only an upward direction but also a downward direction based on one component may be included.

이하, 도면들을 참조하여, 실시예들에 따른 회로기판을 설명한다.Hereinafter, a circuit board according to embodiments will be described with reference to the drawings.

도 1을 참조하면, 실시예에 따른 회로기판은 절연기판(110), 제 1 패드(120), 제 1 상부 금속층(130), 제 2 패드(140), 제 2 상부 금속층(150), 제 1 보호층(160), 제 2 보호층(170), 솔더 페이스트(180), 전자 부품(190)을 포함할 수 있다.Referring to FIG. 1, the circuit board according to the embodiment includes an insulating substrate 110, a first pad 120, a first upper metal layer 130, a second pad 140, a second upper metal layer 150, and a second upper metal layer 150. A first passivation layer 160, a second passivation layer 170, a solder paste 180, and an electronic component 190 may be included.

상기 절연기판(110)은 평판 구조를 가질 수 있다. 상기 절연기판(110)은 인쇄회로기판(PCB: Printed Circuit Board)일 수 있다. 여기에서, 상기 절연기판(110)은 단일 기판으로 구현될 수 있으며, 이와 다르게 다수 개의 절연층이 연속적으로 적층된 다층 기판으로 구현될 수 있다.The insulating substrate 110 may have a flat plate structure. The insulating substrate 110 may be a printed circuit board (PCB). Here, the insulating substrate 110 may be implemented as a single substrate, and differently, may be implemented as a multilayer substrate in which a plurality of insulating layers are successively stacked.

이에 따라, 상기 절연기판(110)은 복수의 절연층(111)을 포함할 수 있다. 도 2에 도시된 바와 같이, 상기 복수의 절연층(111)은 최하부에서부터 제 1 절연층(111a), 제 2 절연층(111b), 제 3 절연층(111c), 제 4 절연층(111d) 및 제 5 절연층(111e)을 포함할 수 있다. 그리고, 상기 제 1 내지 5 절연층의 표면 각각에는 회로 패턴(112)이 배치될 수 있다. Accordingly, the insulating substrate 110 may include a plurality of insulating layers 111. As shown in FIG. 2, the plurality of insulating layers 111 include a first insulating layer 111a, a second insulating layer 111b, a third insulating layer 111c, and a fourth insulating layer 111d from the bottom. And a fifth insulating layer 111e. Further, circuit patterns 112 may be disposed on each of the surfaces of the first to fifth insulating layers.

상기 복수의 절연층(111)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 절연층의 표면에 회로 패턴(112)을 형성할 수 있는 절연 재료로 만들어진 프린트, 배선판 및 절연기판을 모두 포함할 수 있다.The plurality of insulating layers 111 are substrates on which electric circuits capable of changing wiring are arranged, and all printed circuit boards, wiring boards, and insulating substrates made of an insulating material capable of forming a circuit pattern 112 on the surface of the insulating layer Can include.

상기 복수의 절연층(111)은 유리섬유를 포함하는 프리프레그(prepreg)를 포함할 수 있다. 자세하게, 상기 복수의 절연층(111)은 에폭시 수지 및 상기 에폭시 수지에 유리 섬유 및 실리콘계 필러(Si filler)가 분산된 물질을 포함할 수 있다. The plurality of insulating layers 111 may include a prepreg including glass fibers. In detail, the plurality of insulating layers 111 may include an epoxy resin and a material in which a glass fiber and a silicon filler are dispersed in the epoxy resin.

또한, 상기 복수의 절연층(111)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(111)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(111)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.In addition, the plurality of insulating layers 111 may be rigid or flexible. For example, the insulating layer 111 may include glass or plastic. In detail, the insulating layer 111 may include chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or include polyimide (PI), polyethylene terephthalate (PET). ), propylene glycol (PPG), reinforced or flexible plastic such as polycarbonate (PC), or sapphire.

또한, 상기 절연층(111)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(111)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.In addition, the insulating layer 111 may include a photoisotropic film. For example, the insulating layer 111 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), photoisotropic polycarbonate (PC), or photoisotropic polymethyl methacrylate (PMMA). .

또한, 상기 절연층(111)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(111)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(111)의 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.In addition, the insulating layer 111 may be bent while having a partially curved surface. That is, the insulating layer 111 may be bent while partially having a flat surface and partially having a curved surface. In detail, the end of the insulating layer 111 may be bent while having a curved surface or may be bent or bent with a surface including a random curvature.

또한, 상기 절연층(111)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(111)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(111)은, 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.In addition, the insulating layer 111 may be a flexible substrate having flexible characteristics. In addition, the insulating layer 111 may be a curved or bent substrate. In this case, the insulating layer 111 represents electrical wiring connecting circuit components based on a circuit design as a wiring diagram, and an electrical conductor can be reproduced on an insulating material. In addition, electrical components can be mounted and wiring to connect them in a circuit can be formed, and components other than the electrical connection function of components can be mechanically fixed.

한편, 상기 제 1 내지 제 5 절연층들 중 적어도 하나의 절연층에는 복수의 기공들이 형성될 수 있다. 자세하게, 상기 제 1 내지 제 5 절연층들 중 적어도 하나의 절연층에 절연층의 유전율을 감소시키는 복수의 기공들이 형성될 수 있다. 상기 절연층 내부에 형성되는 상기 기공들에 대해서는 이하에서 상세하게 설명한다.Meanwhile, a plurality of pores may be formed in at least one of the first to fifth insulating layers. In detail, a plurality of pores for reducing the dielectric constant of the insulating layer may be formed in at least one of the first to fifth insulating layers. The pores formed inside the insulating layer will be described in detail below.

상기 절연층(111)의 표면에는 각각 회로패턴(112)이 배치된다. 상기 회로패턴(112)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속물질로 형성될 수 있다. 이를 위해, 상기 회로패턴(112)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. Circuit patterns 112 are respectively disposed on the surface of the insulating layer 111. The circuit pattern 112 is a wiring that transmits electrical signals, and may be formed of a metal material having high electrical conductivity. To this end, the circuit pattern 112 is at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn). It can be formed of a metallic material.

또한, 상기 회로패턴(112)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 회로패턴(112)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다. In addition, the circuit pattern 112 is selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn) having excellent bonding power. It may be formed of a paste or solder paste including at least one metal material. Preferably, the circuit pattern 112 may be formed of copper (Cu) having high electrical conductivity and a relatively inexpensive price.

상기 회로패턴(112)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다. The circuit pattern 112 is a conventional printed circuit board manufacturing process, such as additive process, subtractive process, MSAP (Modified Semi Additive Process) and SAP (Semi Additive Process). It is possible, and detailed description is omitted here.

상기 절연층(111)에는 적어도 하나의 비아(113)가 형성된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하며 배치된다. 상기 비아(113)는 상기 복수의 절연층(111) 중 어느 하나의 절연층만을 관통할 수 있으며, 이와 다르게 상기 복수의 절연층(111) 중 적어도 2개의 절연층을 공통으로 관통하며 형성될 수도 있다. 이에 따라, 상기 비아(113)는 서로 다른 절연층의 표면에 배치되어 있는 회로패턴을 상호 전기적으로 연결한다.At least one via 113 is formed in the insulating layer 111. The via 113 is disposed passing through at least one of the plurality of insulating layers 111. The via 113 may penetrate only one insulating layer among the plurality of insulating layers 111, and differently, may be formed while passing through at least two insulating layers of the plurality of insulating layers 111 in common. have. Accordingly, the vias 113 electrically connect circuit patterns disposed on surfaces of different insulating layers to each other.

상기 비아(113)는 상기 복수의 절연층(111) 중 적어도 하나의 절연층을 관통하는 관통 홀(도시하지 않음) 내부를 전도성 물질로 충진하여 형성할 수 있다.The via 113 may be formed by filling a through hole (not shown) penetrating at least one of the plurality of insulating layers 111 with a conductive material.

상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 절연층(111)을 개방할 수 있다.The through hole may be formed by any one of mechanical, laser, and chemical processing. When the through hole is formed by machining, methods such as milling, drilling, and routing can be used, and when formed by laser processing, a UV or CO 2 laser method is used. In addition, when formed by chemical processing, the insulating layer 111 may be opened by using a chemical containing aminosilane or ketones.

한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다. On the other hand, the laser processing is a cutting method that takes a desired shape by concentrating optical energy on the surface to melt and evaporate a part of the material, and it is possible to easily process complex formations by a computer program. Even difficult composite materials can be processed.

또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.In addition, the laser processing has a cutting diameter of at least 0.005mm, and has a wide range of possible thicknesses.

상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.As the laser processing drill, it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser. YAG laser is a laser that can process both copper foil layers and insulating layers, and CO 2 laser is a laser that can process only insulating layers.

상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 비아(113)를 형성한다. 상기 비아(113)를 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.When the through hole is formed, the via 113 is formed by filling the inside of the through hole with a conductive material. The metal material forming the via 113 may be any one material selected from copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). , The conductive material filling may use any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting, and dispensing, or a combination thereof.

상기 복수의 절연층(111) 중 최상부에 배치된 절연층 위에는 제 1 패드(120)가 배치되고, 상기 복수의 절연층(111) 중 최하부에 배치된 절연층 아래에는 제 2 패드(140)가 배치된다.A first pad 120 is disposed on an uppermost insulating layer among the plurality of insulating layers 111, and a second pad 140 is disposed under the lowermost insulating layer among the plurality of insulating layers 111 Is placed.

다시 말해서, 상기 복수의 절연층(111) 중 전자부품(190)이 형성될 최상부의 절연층(111) 위에는 제 1 패드(120)가 배치된다. 상기 제 1 패드(120)는 상기 최상부의 절연층 위에 복수 개 형성될 수 있다. 그리고, 상기 제 1 패드(120) 중 일부는 신호 전달을 위한 패턴 역할을 하며, 다른 일부는 상기 전자부품(190)과 와이어등을 통해 전기적으로 연결되는 이너 리드 역할을 할 수 있다. 다시 말해서, 상기 제 1 패드(120)는 와이어 본딩 용도를 위한 와이어 본딩 패드를 포함할 수 있다. In other words, among the plurality of insulating layers 111, the first pad 120 is disposed on the uppermost insulating layer 111 on which the electronic component 190 is to be formed. A plurality of first pads 120 may be formed on the uppermost insulating layer. In addition, some of the first pads 120 may serve as a pattern for signal transmission, and others may serve as an inner lead electrically connected to the electronic component 190 through a wire or the like. In other words, the first pad 120 may include a wire bonding pad for wire bonding.

그리고, 상기 복수의 절연층(111) 중 외부 기판(도시하지 않음)이 부착될 최하부의 절연층 아래에는 제 2 패드(140)가 배치된다. 상기 제 2 패드(140)도 상기 제 1 패드(120)와 마찬가지로, 일부는 신호 전달을 위한 패턴 역할을 하며, 나머지 일부는 상기 외부 기판의 부착을 위해 접착부재(175)가 배치되는 아우터 리드 역할을 할 수 있다. 다시 말해서, 상기 제 2 패드(140)는 솔더링 용도를 위한 솔더링 패드를 포함할 수 있다. In addition, a second pad 140 is disposed under the lowermost insulating layer to which an external substrate (not shown) is attached among the plurality of insulating layers 111. Like the first pad 120, the second pad 140 also serves as a pattern for signal transmission, and the remaining part serves as an outer lead on which an adhesive member 175 is disposed for attaching the external substrate. can do. In other words, the second pad 140 may include a soldering pad for soldering.

그리고, 상기 제 1 패드(120) 위에는 상기 제 1 상부 금속층(130)이 배치되고, 상기 제 2 패드(140) 아래에는 제 2 상부 금속층(150)이 배치된다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 서로 동일한 물질로 형성되며, 각각 상기 제 1 패드(120) 및 상기 제 2 패드(140)를 보호하면서, 상기 와이어 본딩 또는 상기 솔더링 특성을 증가시킨다. In addition, the first upper metal layer 130 is disposed on the first pad 120, and the second upper metal layer 150 is disposed under the second pad 140. The first upper metal layer 130 and the second upper metal layer 150 are formed of the same material, respectively, while protecting the first pad 120 and the second pad 140, the wire bonding or the Increases the soldering properties.

이를 위해, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 금(Au)을 포함하는 금속으로 형성된다. 바람직하게, 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)은 순수 금(순도 99% 이상)만을 포함할 수 있으며, 이와 다르게 금(Au)을 포함하는 합금으로 형성될 수 있다. 상기 제 1 상부 금속층(130) 및 상기 제 2 상부 금속층(150)이 금을 포함하는 합금으로 형성되는 경우, 상기 합금을 코발트를 포함하는 금 합금으로 형성될 수 있다. To this end, the first upper metal layer 130 and the second upper metal layer 150 are formed of a metal including gold (Au). Preferably, the first upper metal layer 130 and the second upper metal layer 150 may contain only pure gold (purity of 99% or more), and may be formed of an alloy containing gold (Au) differently. . When the first upper metal layer 130 and the second upper metal layer 150 are formed of an alloy containing gold, the alloy may be formed of a gold alloy containing cobalt.

상기 복수의 절연층 중 상기 최상부에 배치된 절연층 위에는 솔더페이스트(180)가 배치된다. 상기 솔더 페이스트는 상기 절연기판(110)에 부착되는 전자부품(190)을 고정시키는 접착제이다. 이에 따라, 상기 솔더페이스트(180)는 접착제라 이름할 수도 있을 것이다. 상기 접착제는 전도성 접착제일 수 있으며, 이와 다르게 비전도성 접착제일 수 있다. 즉, 상기 인쇄회로기판(100)은 와이어 본딩 방식으로 상기 전자부품(190)이 부착되는 기판일 수 있으며, 이에 따라 상기 접착제 상에는 상기 전자부품(190)의 단자(도시하지 않음)가 배치되지 않을 수 있다. 또한, 상기 접착제는 상기 전자부품(190)과 전기적으로 연결되지 않을 수 있다. 따라서, 상기 접착제는 비전도성 접착제를 사용할 수 있으며, 이와 다르게 전도성 접착제를 사용할 수도 있다.A solder paste 180 is disposed on the insulating layer disposed on the top of the plurality of insulating layers. The solder paste is an adhesive that fixes the electronic component 190 attached to the insulating substrate 110. Accordingly, the solder paste 180 may be referred to as an adhesive. The adhesive may be a conductive adhesive, or alternatively, a non-conductive adhesive. That is, the printed circuit board 100 may be a board to which the electronic component 190 is attached by a wire bonding method, and accordingly, a terminal (not shown) of the electronic component 190 is not disposed on the adhesive. I can. In addition, the adhesive may not be electrically connected to the electronic component 190. Accordingly, the adhesive may be a non-conductive adhesive, or alternatively, a conductive adhesive may be used.

상기 전도성 접착제는, 크게 이방성 도전 접착제(anisotropic conductive adhesive)와 등방성 도전 접착제(isotropic conductive adhesive)로 구분되며, 기본적으로 Ni, Au/고분자, 또는 Ag 등의 도전성 입자들과, 열경화성, 열가소성, 또는 이 둘의 특성을 혼합한 혼합형 절연수지(blend type insulating resin)로 구성된다. The conductive adhesive is largely divided into an anisotropic conductive adhesive and an isotropic conductive adhesive. Basically, conductive particles such as Ni, Au/polymer, or Ag, and thermosetting, thermoplastic, or It is composed of a blend type insulating resin that combines the characteristics of the two.

또한, 비전도성 접착제는 폴리머 접착제일 수 있으며, 바람직하게, 열경화성수지, 열가소성수지, 충전제, 경화제, 및 경화촉진제를 포함하는 비전도 폴리머 접착제일 수 있다.In addition, the non-conductive adhesive may be a polymer adhesive, preferably, a non-conductive polymer adhesive including a thermosetting resin, a thermoplastic resin, a filler, a curing agent, and a curing accelerator.

또한, 상기 최상부의 절연층 위에는 상기 제 1 상부 금속층(130)의 표면을 적어도 일부 노출하는 제 1 보호층(160)이 배치된다. 상기 제 1 보호층(160)은 상기 최상부의 절연층의 표면을 보호하기 위해 배치되며, 예를 들어 솔더레지스트일 수 있다.In addition, a first protective layer 160 is disposed on the uppermost insulating layer to partially expose the surface of the first upper metal layer 130. The first protective layer 160 is disposed to protect the surface of the uppermost insulating layer, and may be, for example, a solder resist.

그리고, 상기 제 1 상부 금속층(130)에는 솔더 페이스트(180)가 배치되며, 그에 따라 상기 제 1 패드(120)와 상기 전자부품(190)은 전기적으로 연결될 수 있다. Further, a solder paste 180 is disposed on the first upper metal layer 130, and accordingly, the first pad 120 and the electronic component 190 may be electrically connected.

여기에서, 상기 전자부품(190)은 소자나 칩을 모두 포함할 수 있다. 상기 소자는 능동 소자와 수동 소자로 구분될 수 있으며, 상기 능동 소자는 비선형 부분을 적극적으로 이용한 소자이고, 수동 소자는 선형 및 비선형 특성이 모두 존재하여도 비선형 특성은 이용하지 않는 소자를 의미한다. 그리고, 상기 수동 소자에는 트랜지스터, IC 반도체 칩 등이 포함될 수 있으며, 상기 수동 소자에는 콘덴서, 저항 및 인덕터 등을 포함할 수 있다. 상기 수동 소자는 능동 소자인 반도체 칩의 신호 처리 속도를 높이거나, 필터링 기능 등을 수행하기 위해, 통상의 반도체 패키지와 함께 기판 위에 실장된다.Here, the electronic component 190 may include all devices or chips. The device may be classified into an active device and a passive device, and the active device is a device that actively uses a non-linear part, and the passive device refers to a device that does not use a non-linear property even though both linear and non-linear properties exist. In addition, the passive device may include a transistor, an IC semiconductor chip, and the like, and the passive device may include a capacitor, a resistor, and an inductor. The passive element is mounted on a substrate together with a conventional semiconductor package in order to increase a signal processing speed of a semiconductor chip, which is an active element, or to perform a filtering function.

결론적으로, 상기 전자부품(190)은 반도체 칩, 발광 다이오드 칩 및 기타 구동 칩을 모두 포함할 수 있다. In conclusion, the electronic component 190 may include all of a semiconductor chip, a light emitting diode chip, and other driving chips.

그리고, 상기 최상부의 절연층 위에는 수지 몰딩부가 형성될 수 있으며, 그에 따라 상기 전자부품(190), 제 1 상부 금속층(130)은 상기 수지 몰딩부에 의해 보호될 수 있다.Further, a resin molding part may be formed on the uppermost insulating layer, and accordingly, the electronic component 190 and the first upper metal layer 130 may be protected by the resin molding part.

한편, 상기 복수의 절연층 중 최하부의 절연층 아래에는 제 2 보호층(170)이 배치된다. 상기 제 2 보호층(170)은 상기 제 2 상부 금속층(150)의 표면을 노출하는 개구부를 갖는다. 상기 제 2 보호층(170)을 솔더레지스트로 형성될 수 있다.Meanwhile, a second protective layer 170 is disposed under the lowermost insulating layer among the plurality of insulating layers. The second protective layer 170 has an opening exposing the surface of the second upper metal layer 150. The second protective layer 170 may be formed of a solder resist.

이하에서는, 도 2 내지 도 9를 참조하면, 상기 절연층(111)에 형성되는 복수의 기공(P)들을 구체적으로 설명하기로 한다.Hereinafter, referring to FIGS. 2 to 9, a plurality of pores P formed in the insulating layer 111 will be described in detail.

앞서 설명하였듯이, 상기 절연층은 최하부에서부터 제 1 절연층(111a), 제 2 절연층(111b), 제 3 절연층(111c), 제 4 절연층(111d) 및 제 5 절연층(111e)을 포함할 수 있다.As described above, the insulating layer includes a first insulating layer 111a, a second insulating layer 111b, a third insulating layer 111c, a fourth insulating layer 111d, and a fifth insulating layer 111e from the bottom. Can include.

상기 제 1 절연층(111a), 상기 제 2 절연층(111b), 상기 제 3 절연층(111c), 상기 제 4 절연층(111d) 및 상기 제 5 절연층(111e)은 절연층의 내부에 복수의 기공(P)들을 포함할 수 있다.The first insulating layer 111a, the second insulating layer 111b, the third insulating layer 111c, the fourth insulating layer 111d, and the fifth insulating layer 111e are inside the insulating layer. It may include a plurality of pores (P).

또는, 상기 제 1 절연층(111a), 상기 제 2 절연층(111b), 상기 제 3 절연층(111c), 상기 제 4 절연층(111d) 및 상기 제 5 절연층(111e) 중 적어도 하나의 절연층에는 절연층의 내부에 복수의 기공(P)들을 포함할 수 있다.Alternatively, at least one of the first insulating layer 111a, the second insulating layer 111b, the third insulating layer 111c, the fourth insulating layer 111d, and the fifth insulating layer 111e The insulating layer may include a plurality of pores P inside the insulating layer.

도 2는, 상기 제 2 절연층(111b)의 일 영역의 확대도를 도시한 도면이다. 도2에서는 상기 제 2 절연층(111b)의 일 영역의 확대도만을 도시하였으나, 도 2에 대한 설명은 제 2 절연층(111b) 뿐만 아니라 상기 제 1 절연층(111a), 상기 제 3 절연층(111c), 상기 제 4 절연층(111d) 및 상기 제 5 절연층(111e) 중 적어도 하나의 절연층에도 적용될 수 있다.2 is a diagram showing an enlarged view of a region of the second insulating layer 111b. In FIG. 2, only an enlarged view of one region of the second insulating layer 111b is shown, but the description of FIG. 2 is not only the second insulating layer 111b, but also the first insulating layer 111a and the third insulating layer. (111c), the fourth insulating layer 111d, and the fifth insulating layer 111e may also be applied to at least one insulating layer.

도 2를 참조하면, 실시예에 따른 회로기판은 절연층(111)의 내부에 복수의 기공(P)들이 형성될 수 있다.Referring to FIG. 2, in the circuit board according to the embodiment, a plurality of pores P may be formed in the insulating layer 111.

상기 기공(P)들은 서로 이격하여 형성되며, 상기 절연층의 내부에서 일 영역에 집중되지 않고, 상기 절연층의 전 영역에 걸쳐 고르게 분포되어 형성될 수 있다.The pores P are formed to be spaced apart from each other, are not concentrated in one area inside the insulating layer, and may be formed evenly distributed over the entire area of the insulating layer.

상기 기공(P)들은 상기 절연층의 내부에 형성되어, 상기 절연층의 전체적인 유전율을 감소시킬 수 있다. 예를 들어, 상기 절연층이 프리프레그(prepreg)를 포함하는 경우, 상기 절연층의 유전율은 3.5 이상이며, 유전 손실은 약 0.01 이상일 수 있다. 유전 손실이 커지는 경우, 실시예에 따른 회로기판을 고주파 용도고 사용하는 경우 유전체 손실에 의해 , 고주파 신호의 손실이 증가되는 문제점이 있다. The pores P are formed inside the insulating layer, so that the overall dielectric constant of the insulating layer may be reduced. For example, when the insulating layer includes a prepreg, the dielectric constant of the insulating layer may be 3.5 or more, and a dielectric loss may be about 0.01 or more. When the dielectric loss increases, there is a problem in that the loss of the high frequency signal increases due to the dielectric loss when the circuit board according to the embodiment is used for high frequency use.

일반적으로 유전율과 유전손실은 비례할 수 있으며, 유전 손실을 감소시키기 위해서는 유전율을 감소시켜야 하나, 유전율이 작은 물질의 경우, 강도가 함께 감소되어, 회로기판의 신뢰성이 저하되는 문제점이 있다.In general, the dielectric constant and the dielectric loss may be proportional, and in order to reduce the dielectric loss, the dielectric constant must be reduced. However, in the case of a material having a low dielectric constant, the strength decreases together with the decrease in the reliability of the circuit board.

따라서, 실시예에 따른 회로기판은 절연층의 강성을 유지하기 위해 절연층의 물질은 변경하지 않으면서, 절연층에 유전율이 1인 공기가 형성되는 기공들을 형성함으로써, 절연층의 평균 유전율을 감소시킬 수 있다. 즉, 절연층의 유전율을 감소시켜, 유전 손실을 감소시키고, 전체적으로 고주파 신호를 전달하는 회로기판에서 신호 손실을 감소시킬 수 있다.Therefore, in the circuit board according to the embodiment, the average dielectric constant of the insulating layer is reduced by forming pores in which air having a dielectric constant of 1 is formed in the insulating layer without changing the material of the insulating layer to maintain the rigidity of the insulating layer. I can make it. That is, by reducing the dielectric constant of the insulating layer, dielectric loss can be reduced, and signal loss in a circuit board transmitting a high frequency signal as a whole can be reduced.

즉, 실시예에 따른 회로기판의 절연층은 강성을 유지하면서, 일정한 크기의 기공을 일정 범위만큼 형성하여, 절연층의 유전율을 3.2 이하, 유전 손실을 0.0005 이하로 제어할 수 있다.That is, the insulating layer of the circuit board according to the embodiment can control the dielectric constant of the insulating layer to 3.2 or less and the dielectric loss to 0.0005 or less by forming pores of a certain size in a certain range while maintaining rigidity.

한편, 상기 기공(P)들의 총 면적(기공율)은 절연층(111)의 전체 면적에 대해 일정한 면적만큼 형성될 수 있다. 자세하게, 상기 기공(P)들의 총 면적(기공율)은 상기 절연층(111) 전체 면적에 대해 약 10% 이하의 면적만큼 형성될 수 있다. 더 자세하게, 상기 기공(P)들의 총 면적(기공율)은 상기 절연층(111) 전체 면적에 대해 약 5% 내지 약 10%의 면적만큼 형성될 수 있다.Meanwhile, the total area (porosity) of the pores P may be formed by a certain area with respect to the total area of the insulating layer 111. In detail, the total area (porosity) of the pores P may be formed by about 10% or less of the total area of the insulating layer 111. In more detail, the total area (porosity) of the pores P may be formed by about 5% to about 10% of the total area of the insulating layer 111.

상기 기공(P)들의 총 면적이 상기 절연층(111)의 전체 면적에 대해 약 5% 미만인 경우, 상기 절연층(111)의 유전율이 충분하게 감소되지 않을 수 있다. 또한, 상기 기공(P)들의 총 면적이 상기 절연층(111)의 전체 면적에 대해 약 10%를 초과하는 경우, 상기 기공에 의해 상기 절연층(111)의 강성이 감소되어 회로기판의 전체적인 신뢰성이 저하될 수 있다.When the total area of the pores P is less than about 5% of the total area of the insulating layer 111, the dielectric constant of the insulating layer 111 may not be sufficiently reduced. In addition, when the total area of the pores P exceeds about 10% of the total area of the insulating layer 111, the stiffness of the insulating layer 111 is reduced by the pores, and the overall reliability of the circuit board This can be degraded.

또한, 상기 기공(P)들은 일정한 크기로 형성될 수 있다. 여기서, 상기 기공(P)의 크기는 상기 기공(P)의 직경 크기로 정의될 수 있다. 자세하게, 상기 기공(P)들의 크기는 약 300㎚ 이하일 수 있다. 더 자세하게, 상기 기공(P)들의 크기는 약 100㎚ 내지 약 300㎚일 수 있다.In addition, the pores (P) may be formed in a certain size. Here, the size of the pores P may be defined as the diameter size of the pores P. In detail, the size of the pores P may be about 300 nm or less. In more detail, the size of the pores P may range from about 100 nm to about 300 nm.

크기가 100㎚ 미만인 기공은 절연층 내부에 형성하기 어려워 공정 상의 문제점 및 공정 효율이 저하될 수 있다. 또한, 상기 기공(P)들의 크기는 300㎚을 초과하는 경우, 상기 기공의 크기에 의해 절연층의 열적 신뢰성이 저하될 수 있고, 상기 기공의 크기가 커지면서, 절연층 내에서 절연층의 위치마다 유전율의 크기 차이가 커지게 되어, 절연층의 유전율 균일도가 저하되어 신호전달 특성이 오히려 저하될 수 있다.Pore sizes of less than 100 nm are difficult to form inside the insulating layer, so process problems and process efficiency may decrease. In addition, when the size of the pores P exceeds 300 nm, the thermal reliability of the insulating layer may be lowered by the size of the pores. As the size of the pores increases, each position of the insulating layer within the insulating layer As the difference in the size of the dielectric constant becomes large, the uniformity of the dielectric constant of the insulating layer is lowered, so that the signal transmission characteristics may rather deteriorate.

한편, 상기 절연층(111)에는 열적 신뢰성을 확보하기 위해, 무기 필러가 추가적으로 첨가될 수 잇다. 예를 들어, 상기 절연층(111)에는 산화알루미늄(Al2O3) 또는 이산화규소(SiO2)와 같은 무기 필러를 첨가하여, 절연층 내에서의 열전달율을 향상시킬 수 있다.Meanwhile, an inorganic filler may be additionally added to the insulating layer 111 to secure thermal reliability. For example, an inorganic filler such as aluminum oxide (Al 2 O 3 ) or silicon dioxide (SiO 2 ) may be added to the insulating layer 111 to improve a heat transfer rate in the insulating layer.

즉, 무기 필러에 의해 절연층(111)의 열전달 특성을 향상시켜, 회로기판의 온도가 증가되는 것을 방지할 수 있다.That is, it is possible to prevent an increase in the temperature of the circuit board by improving the heat transfer characteristics of the insulating layer 111 by the inorganic filler.

상기 무기 필러는 상기 절연층(111)의 전체 중량에 대해 약 70 중량& 내지 약 80 중량% 포함될 수 있다. 상기 무기 필러가 약 70 중량% 미만으로 포함되는 경우, 절연층의 열전달 특성이 저하될 수 있고, 상기 무기 필러가 약 80 중량& 초과하여 포함되는 경우, 절연층의 강도가 저하되어 회로기판의 신뢰성이 저하될 수 잇다.The inorganic filler may be included in an amount of about 70% by weight to about 80% by weight based on the total weight of the insulating layer 111. When the inorganic filler is included in an amount of less than about 70% by weight, the heat transfer characteristics of the insulating layer may be deteriorated, and when the inorganic filler is included in an amount of more than about 80% by weight, the strength of the insulating layer is lowered and the reliability of the circuit board This can be degraded.

한편, 도 3을 참조하면, 상기 절연층(111)에는 서로 크기가 다른 기공들을 포함할 수 있다. 자세하게, 상기 절연층(111)에는 제 1 기공(P1) 및 제 2 기공(P2)이 형성될 수 있다. 상기 제 1 기공(P1)과 상기 제 2 기공(P2)은 서로 다른 크기를 가질 수 있다. 즉, 상기 제 1 기공(P1)과 상기 제 2 기공(P2)은 서로 다른 직경으로 형성될 수 있다.Meanwhile, referring to FIG. 3, the insulating layer 111 may include pores having different sizes. In detail, a first pore P1 and a second pore P2 may be formed in the insulating layer 111. The first pores P1 and the second pores P2 may have different sizes. That is, the first pore P1 and the second pore P2 may have different diameters.

상기 제 1 기공(P1)의 크기는 상기 제 2 기공(P2)의 크기보다 작게 형성될 수 있다. 자세하게, 상기 제 1 기공(P1)의 직경은 약 100㎚ 내지 150㎚의 크기로 형성될 수 있고, 상기 제 2 기공(P2)의 직경은 약 150㎚ 초과 내지 300㎚의 크기로 형성될 수 있다.The size of the first pore P1 may be smaller than the size of the second pore P2. In detail, the first pore P1 may have a diameter of about 100 nm to 150 nm, and the second pore P2 may have a diameter of more than about 150 nm to 300 nm. .

이때, 상기 제 1 기공(P1)과 상기 제 2 기공(P2)은 서로 다른 수로 형성될 수 있다. 자세하게, 상기 제 1 기공(P1)의 비율은 상기 제 2 기공(P2)의 비율보다 클 수 있다. 더 자세하게, 상기 제 1 기공(P1)의 수를 A로 정의하고, 상기 제 2 기공(P2)의 수를 B로 정의하였을 때, A:B의 비는 2:1 이상일 수 있다.In this case, the first pores P1 and the second pores P2 may have different numbers. In detail, the ratio of the first pores P1 may be greater than the ratio of the second pores P2. In more detail, when the number of first pores P1 is defined as A and the number of second pores P2 is defined as B, the ratio of A:B may be 2:1 or more.

상기 절연층에 형성되는 기공은 기공의 크기가 커질수록 절연층의 전체적인 유전율이 감소될 수 있다. 그러나, 절연층에 모두 직경 크기가 큰 기공들의 비가 커지는 경우, 절연층에서 절연층의 위치마다 유전율 크기 편차가 증가하게 되어 오히려 회로기판의 열적 특성 및 신호 전달 특성이 저하될 수 있다.As for the pores formed in the insulating layer, the overall dielectric constant of the insulating layer may decrease as the size of the pores increases. However, when the ratio of pores with large diameters in all of the insulating layers increases, a variation in the dielectric constant increases at each position of the insulating layer in the insulating layer, so that thermal characteristics and signal transmission characteristics of the circuit board may be deteriorated.

따라서, 상기 절연층에 서로 다른 크기를 가지는 복수의 기공을 포함하여 절연층의 전체적인 유전율 크기는 감소시키면서, 작은 크기를 가지는 기공을 큰 크기를 가지는 기공보다 많이 형성하여, 절연층 내에서 절연층의 위치에 따른 유전율 차이를 감소시킬 수 있다. 따라서, 절연층에서의 위치에 따른 유전율 크기 균일도를 향상시켜, 회로기판의 열적 특성 및 신호 전달 특성을 향상시킬 수 있다.Therefore, while reducing the overall dielectric constant size of the insulating layer including a plurality of pores having different sizes in the insulating layer, pores having a small size are formed more than pores having a large size, It is possible to reduce the difference in permittivity depending on the location. Accordingly, it is possible to improve the uniformity of the dielectric constant according to the position in the insulating layer, thereby improving the thermal characteristics and signal transmission characteristics of the circuit board.

이하, 실시예들 및 비교예들에 따른 유전율 측정을 통하여 본 발명을 좀더 상세하게 설명한다. 이러한 실시예는 본 발명을 좀 더 상세하게 설명하기 위하여 예시로 제시한 것에 불과하다. 따라서 본 발명이 이러한 실시예에 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail by measuring dielectric constant according to Examples and Comparative Examples. These examples are merely presented as examples to describe the present invention in more detail. Therefore, the present invention is not limited to these examples.

실시예Example

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 절연층 전체 면적에 대한 기공들의 총 면적 즉, 기공율을 5% 내지 10%로 조절하면서 절연층의 유전율 크기 및 신뢰성 평가(보이드(void) 발생/강도저하)를 측정하였다.At this time, the dielectric constant size and reliability evaluation (void generation/intensity reduction) of the insulating layer were measured while adjusting the total area of the pores, that is, the porosity to the total area of the insulating layer from 5% to 10%.

비교예Comparative example

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 절연층 전체 면적에 대한 기공들의 총 면적 즉, 기공율을 5% 미만 10% 초과 내지 20%로 조절하면서 절연층의 유전율 크기 및 신뢰성 평가를 측정하였다.At this time, the dielectric constant size and reliability evaluation of the insulating layer were measured while adjusting the total area of the pores, that is, the porosity to less than 5% and more than 10% to 20% with respect to the total area of the insulating layer.

기공율(%)Porosity (%) 유전율permittivity 유전손실Dielectric loss 신뢰성responsibility 실시예1Example 1 55 3.23.2 0.00050.0005 PassPass 실시예2Example 2 1010 3.13.1 0.00040.0004 PassPass 비교예1Comparative Example 1 00 3.53.5 0.0010.001 PassPass 비교예2Comparative Example 2 1515 3.053.05 0.00040.0004 FailFail 비교예3Comparative Example 3 2020 3.023.02 0.00040.0004 FailFail

표 1 및 도 4를 참조하면, 실시예 1 및 실시예 2 즉, 기공율이 5% 내지 10%인 영역에서는 약 3.2 이하의 낮은 유전율 및 약 0.0005 이하의 낮은 유전 손실을 가지면서 신뢰성에 있어 문제가 없는 것을 알 수 있다.Referring to Tables 1 and 4, in Examples 1 and 2, that is, in a region having a porosity of 5% to 10%, a low dielectric constant of about 3.2 or less and a low dielectric loss of about 0.0005 or less have a problem in reliability. You can see that there is no.

반면에, 비교예 1의 경우, 신뢰성에 있어서는 문제가 없으나 기공이 거의 존재하지 않아, 유전율 및 유전 손실이 높아 고주파 신호 전달에 있어 부적합한 것을 알 수 있다. 또한, 비교예 2 및 비교예 3의 경우, 실시예들의 유전율 및 유전 손실보다 그 값이 낮지만 신뢰성에 있어 부적합한 것을 알 수 있다.On the other hand, in the case of Comparative Example 1, it can be seen that there is no problem with respect to reliability, but there are almost no pores, so that the dielectric constant and dielectric loss are high, and thus it is unsuitable for high-frequency signal transmission. In addition, in the case of Comparative Examples 2 and 3, it can be seen that the values are lower than the dielectric constant and dielectric loss of the Examples, but are not suitable for reliability.

실시예Example

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 기공들의 직경 크기를 100㎚ 내지 300㎚로 조절하면서 절연층의 유전율 크기 및 신뢰성 평가를 측정하였다.At this time, the dielectric constant size and reliability evaluation of the insulating layer were measured while adjusting the size of the pores to 100 nm to 300 nm.

비교예Comparative example

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 기공들의 직경 크기를 100㎚ 미만 300㎚ 초과 내지 1000㎚로 조절하면서 절연층의 유전율 크기 및 신뢰성 평가를 측정하였다.At this time, the dielectric constant size and reliability evaluation of the insulating layer were measured while adjusting the diameter size of the pores to less than 100 nm and more than 300 nm to 1000 nm.

기공 직경(㎚)Pore diameter (nm) 유전율permittivity 신뢰성responsibility 실시예3Example 3 100100 3.13.1 PassPass 실시예4Example 4 300300 3.13.1 PassPass 비교예4Comparative Example 4 5050 3.33.3 PassPass 비교예5Comparative Example 5 500500 3.03.0 FailFail 비교예6Comparative Example 6 700700 3.03.0 FailFail 비교예7Comparative Example 7 900900 2.92.9 FailFail 비교예8Comparative Example 8 10001000 2.92.9 FailFail

표 1 및 도 5를 참조하면, 실시예 3 및 실시예 4 즉, 기공의 직경이 100㎚ 내지 300㎚인 경우 약 3.1 이하의 낮은 유전율을 가지면서 신뢰성에 있어 문제가 없는 것을 알 수 있다.Referring to Tables 1 and 5, it can be seen that Example 3 and Example 4, that is, when the pore diameter is 100 nm to 300 nm, has a low dielectric constant of about 3.1 or less, and there is no problem in reliability.

도 6은 기공의 직경이 100㎚일 때 절연층의 유전율 분포도를 도시한 도면이다. 도 6을 참조하면, 실시예 1의 경우, 절연층의 유전율이 3 이하인 영역의 분포도가 매우 높아 절연층의 전체 유전율을 감소시키는 것을 알 수 있다.6 is a diagram showing a distribution of dielectric constant of an insulating layer when the pore diameter is 100 nm. Referring to FIG. 6, in the case of Example 1, it can be seen that the distribution of regions in which the dielectric constant of the insulating layer is 3 or less is very high, so that the total dielectric constant of the insulating layer is reduced.

반면에, 비교예 4의 경우, 신뢰성에 있어서는 문제가 없으나 기공 직경이 매우 낮고, 유전율이 큰 것을 알 수 있다. 또한, 비교예 5 내지 비교예 8의 경우, 실시예들의 유전율보다 그 값이 낮지만 신뢰성에 있어 부적합한 것을 알 수 있다.On the other hand, in the case of Comparative Example 4, although there is no problem in reliability, it can be seen that the pore diameter is very low and the dielectric constant is large. In addition, in the case of Comparative Examples 5 to 8, it can be seen that the value is lower than the dielectric constant of the examples, but is not suitable for reliability.

도 7은 기공의 직경이 1000㎚일 때 절연층의 유전율 분포도를 도시한 도면이다. 도 7을 참조하면, 비교예 8의 경우, 절연층의 유전율이 대부분 3 이하인 영역으로 되어이Td서 절연층의 전체 유전율이 매우 감소되는 것을 알 수 있다. 그러나, 기공 크기의 증가로 인해 기공의 강도가 매우 저하되어, 회로기판 제조 공정 중 절연층의 손상이 발생하여 신뢰도가 매우 저하되는 것을 알 수 있다.7 is a diagram showing a distribution of dielectric constant of an insulating layer when the pore diameter is 1000 nm. Referring to FIG. 7, in the case of Comparative Example 8, it can be seen that the dielectric constant of the insulating layer is almost 3 or less, and the total dielectric constant of the insulating layer is greatly reduced in Td. However, it can be seen that the strength of the pores is very reduced due to the increase in the pore size, and the insulation layer is damaged during the manufacturing process of the circuit board, so that the reliability is very reduced.

실시예Example 6 6

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 기공들은 100㎚의 직경 크기를 가지는 제 1 기공과 300㎚의 직격 크기를 가지는 제 2 기공을 포함하였다.At this time, the pores included a first pore having a diameter size of 100 nm and a second pore having a direct size of 300 nm.

이때, 제 1 기공의 수와 제 2 기공의 수의 비는 2:1 이상이었다.At this time, the ratio of the number of first pores and the number of second pores was 2:1 or more.

이어서, 절연층 내에서 절연층의 위치에 따른 유전율 크기 차이를 측정하였다.Then, the difference in the dielectric constant according to the position of the insulating layer in the insulating layer was measured.

비교예Comparative example 9 9

절연층으로서 프리프레그(prepreg)를 사용하고, 절연층의 내부에 공기로 형성되는 복수의 기공들을 형성하였다.A prepreg was used as the insulating layer, and a plurality of pores formed of air were formed inside the insulating layer.

이때, 기공들은 100㎚의 직경 크기를 가지는 제 1 기공과 300㎚의 직격 크기를 가지는 제 2 기공을 포함하였다.At this time, the pores included a first pore having a diameter size of 100 nm and a second pore having a direct size of 300 nm.

이때, 제 1 기공의 수와 제 2 기공의 수의 비는 2:1 미만이었다.At this time, the ratio of the number of first pores and the number of second pores was less than 2:1.

이어서, 절연층 내에서 절연층의 위치에 따른 유전율 크기 차이를 측정하였다.Then, the difference in the dielectric constant according to the position of the insulating layer in the insulating layer was measured.

도 8은 실시예 5에 따른 절연층 유전율 분포를 도시한 도면이다. 도 9는 비교예 9에 따른 절연층 유전율 분포를 도시한 도면이다.8 is a diagram showing a dielectric constant distribution of an insulating layer according to Example 5. 9 is a view showing a dielectric constant distribution of an insulating layer according to Comparative Example 9.

도 8을 참조하면, 실시예 5의 경우 절연층의 위치에 따라, 유전율 크기 편차가 0.02 이하로서 매우 낮은 것을 알 수 있다.Referring to FIG. 8, in the case of Example 5, it can be seen that the dielectric constant size deviation is very low as 0.02 or less according to the position of the insulating layer.

반면에, 도 9를 참조하면, 비교예 9의 경우, 절연층의 위치에 따라, 유전율 크기 편차가 0.05 이상으로서, 매우 높은 것을 알 수 있다.On the other hand, referring to FIG. 9, in the case of Comparative Example 9, according to the position of the insulating layer, it can be seen that the difference in dielectric constant is 0.05 or more, which is very high.

즉, 비교예의 경우, 절연층의 위치에 따라 유전율 차이가 증가하면서, 절연층의 유전율 균일성이 저하되고, 이에 따라 고주파 신호 전달시 이러한 유전율 편차에 의해 신호 손실이 증가하는 것을 알 수 있다.That is, in the case of the comparative example, as the dielectric constant difference increases according to the position of the insulating layer, the dielectric constant uniformity of the insulating layer decreases. Accordingly, it can be seen that signal loss increases due to such dielectric constant deviation when transmitting a high-frequency signal.

실시예에 따른 회로기판은 복수의 절연층들 중 적어도 하나의 절연층에 기공들을 형성할 수 있다.The circuit board according to the embodiment may form pores in at least one insulating layer among a plurality of insulating layers.

상기 기공들은 상기 절연층의 내부에 형성되어, 상기 절연층의 전체적인 유전율을 감소시킬 수 있다. The pores are formed inside the insulating layer, so that the overall dielectric constant of the insulating layer may be reduced.

예를 들어, 상기 절연층이 프리프레그(prepreg)를 포함하는 경우, 상기 절연층의 유전율은 3.5 이상이며, 유전 손실은 약 0.01 이상일 수 있다. 유전 손실이 커지는 경우, 실시예에 따른 회로기판을 고주파 용도고 사용하는 경우 유전체 손실에 의해, 고주파 신호의 손실이 증가되는 문제점이 있다. For example, when the insulating layer includes a prepreg, the dielectric constant of the insulating layer may be 3.5 or more, and a dielectric loss may be about 0.01 or more. When the dielectric loss increases, there is a problem that the loss of the high frequency signal increases due to the dielectric loss when the circuit board according to the embodiment is used for high frequency use.

일반적으로 유전율과 유전손실은 비례할 수 있으며, 유전 손실을 감소시키기 위해서는 유전율을 감소시켜야 하나, 유전율이 작은 물질의 경우, 강도가 함께 감소되어, 회로기판의 신뢰성이 저하되는 문제점이 있다.In general, the dielectric constant and the dielectric loss may be proportional, and in order to reduce the dielectric loss, the dielectric constant must be reduced. However, in the case of a material having a low dielectric constant, the strength decreases together with the decrease in the reliability of the circuit board.

따라서, 실시예에 따른 회로기판은 절연층의 강성을 유지하기 위해 절연층의 물질은 변경하지 않으면서, 절연층에 유전율이 1인 공기가 형성되는 기공들을 형성함으로써, 절연층의 평균 유전율을 감소시킬 수 있다. Therefore, in the circuit board according to the embodiment, the average dielectric constant of the insulating layer is reduced by forming pores in which air having a dielectric constant of 1 is formed in the insulating layer without changing the material of the insulating layer to maintain the rigidity of the insulating layer. I can make it.

즉, 절연층의 유전율을 감소시켜, 유전 손실을 감소시키고, 전체적으로 고주파 신호를 전달하는 회로기판에서 신호 손실을 감소시킬 수 있다.That is, by reducing the dielectric constant of the insulating layer, dielectric loss can be reduced, and signal loss in a circuit board transmitting a high frequency signal as a whole can be reduced.

또한, 실시예에 따른 회로기판은 절연층에 서로 직경 크기가 다른 기공들을 형성할 수 있다.Also, the circuit board according to the embodiment may have pores having different diameters in the insulating layer.

이때, 크기가 작은 기공들의 비율을 크기가 큰 기공들의 비율보다 크게 하여, 절연층의 유전율을 감소시키는 동시에, 절연층의 위치에 따른 유전율 크기 차이를 감소시킬 수 있다.In this case, by making the ratio of the pores of the small size larger than the ratio of the pores of the large size, the dielectric constant of the insulating layer can be reduced and the difference in the dielectric constant according to the location of the insulating layer can be reduced.

상기 절연층에 형성되는 기공은 기공의 크기가 커질수록 절연층의 전체적인 유전율이 감소될 수 있다. 그러나, 각각의 절연층에 모두 직경 크기가 큰 기공들을 형성하는 경우, 절연층 내에서 절연층의 위치마다 유전율 크기 편차가 증가하게 되어 오히려 회로기판의 열적 특성 및 신호 전달 특성이 저하될 수 있다.As for the pores formed in the insulating layer, the overall dielectric constant of the insulating layer may decrease as the size of the pores increases. However, when pores having a large diameter are formed in each of the insulating layers, a variation in the dielectric constant is increased for each position of the insulating layer in the insulating layer, so that thermal characteristics and signal transmission characteristics of the circuit board may be deteriorated.

따라서, 상기 절연층에 서로 다른 크기를 가지는 복수의 기공을 포함하여 절연층의 전체적인 유전율 크기는 감소시키면서, 작은 크기를 가지는 기공을 큰 크기를 가지는 기공보다 많이 형성하여, 절연층 내에서 절연층의 위치에 따른 유전율 차이를 감소시킬 수 있다. 따라서, 절연층에서의 위치에 따른 유전율 크기 균일도를 향상시켜, 회로기판의 열적 특성 및 신호 전달 특성을 향상시킬 수 있다.Therefore, while reducing the overall dielectric constant size of the insulating layer including a plurality of pores having different sizes in the insulating layer, pores having a small size are formed more than pores having a large size, It is possible to reduce the difference in permittivity depending on the location. Accordingly, it is possible to improve the uniformity of the dielectric constant according to the position in the insulating layer, thereby improving the thermal characteristics and signal transmission characteristics of the circuit board.

상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다. Features, structures, effects, and the like described in the above-described embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified for other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Accordingly, contents related to such combinations and modifications should be interpreted as being included in the scope of the present invention.

또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.In addition, although the embodiments have been described above, these are only examples and do not limit the present invention, and those of ordinary skill in the field to which the present invention pertains are illustrated above within the scope not departing from the essential characteristics of the present embodiment. It will be seen that various modifications and applications that are not available are possible. For example, each component specifically shown in the embodiments can be modified and implemented. And differences related to these modifications and applications should be construed as being included in the scope of the present invention defined in the appended claims.

Claims (9)

제 1 절연층;
상기 제 1 절연층 상부의 회로 패턴; 및
상기 회로 패턴 상부의 제 2 절연층을 포함하고,
상기 제 1 절연층 및 상기 제 2 절연층 중 적어도 하나의 절연층의 내부에는 복수의 기공이 형성되고,
상기 기공은 100㎚ 내지 300㎚의 직경으로 형성되고,
상기 기공의 기공율은 5% 내지 10%인 회로기판.A first insulating layer;
A circuit pattern over the first insulating layer; And
Including a second insulating layer over the circuit pattern,
A plurality of pores are formed inside at least one of the first insulating layer and the second insulating layer,
The pores are formed with a diameter of 100 nm to 300 nm,
A circuit board having a porosity of 5% to 10%. 제 1항에 있어서,
상기 기공은 공기(air)를 포함하는 회로기판.The method of claim 1,
The pores are circuit boards containing air. 제 1항에 있어서,
상기 제 1 절연층 및 상기 제 2 절연층 중 적어도 하나의 절연층의 유전율은 3.2 이하인 회로기판.The method of claim 1,
A circuit board having a dielectric constant of at least one of the first insulating layer and the second insulating layer is 3.2 or less. 제 1항에 있어서,
상기 제 1 절연층 및 상기 제 2 절연층 중 적어도 하나의 절연층에는 서로 직경이 다른 제 1 기공 및 제 2 기공이 형성되고,
상기 제 1 기공의 비율(A)과 상기 제 2 기공의 비율(B)은 서로 다른 회로기판.The method of claim 1,
First pores and second pores having different diameters are formed in at least one of the first insulating layer and the second insulating layer,
The first pore ratio (A) and the second pore ratio (B) are different from each other. 제 4항에 있어서,
상기 제 1 기공의 직격은 상기 제 2 기공의 직경보다 작고,
상기 제 1 기공의 비율은 상기 제 2 기공의 비율보다 큰 회로기판.The method of claim 4,
The direct strike of the first pore is smaller than the diameter of the second pore,
A circuit board having a ratio of the first pores greater than that of the second pores. 제 5항에 있어서,
상기 제 1 기공의 직경은 100㎚ 내지 150㎚이고,
상기 제 2 기공의 직경은 150㎚ 초과 내지 300㎚인 회로기판.The method of claim 5,
The diameter of the first pore is 100nm to 150nm,
A circuit board having a diameter of the second pores exceeding 150 nm to 300 nm. 제 5항에 있어서,
상기 제 1 기공의 비율과 상기 제 2 기공의 비율의 비(A:B)는 2:1 이상인 회로기판.The method of claim 5,
The ratio of the ratio of the first pores and the second pores (A:B) is 2:1 or more. 제 1항에 있어서,
상기 절연층은 상기 절연층 전체에 대해 70 중량% 내지 80 중량%의 무기 필러를 더 포함하는 회로기판.The method of claim 1,
The insulating layer is a circuit board further comprising an inorganic filler of 70% to 80% by weight with respect to the entire insulating layer. 제 1항에 있어서,
상기 절연층은 프리프레그(PPG)를 포함하는 회로기판.The method of claim 1,
The insulating layer is a circuit board including a prepreg (PPG).
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