KR20200130770A - Ferroelectric Semiconductor Device - Google Patents

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KR20200130770A
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semiconductor device
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유향근
이세호
이재길
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에스케이하이닉스 주식회사
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Abstract

The present disclosure provides a ferroelectric semiconductor device capable of improving polarization retention of a ferroelectric layer or endurance of a switching operation. According to an embodiment of the present disclosure, a ferroelectric semiconductor device comprises: a silicon substrate; an interfacial insulating layer disposed on the silicon substrate and containing silicon; a ferroelectric layer disposed on the interfacial insulating layer; and a gate electrode layer disposed on the ferroelectric layer. The ferroelectric layer has residual polarization arranged in a direction inclined at a predetermined angle with respect to a direction perpendicular to a surface of the silicon substrate.

Description

강유전성 반도체 소자{Ferroelectric Semiconductor Device}Ferroelectric semiconductor device {Ferroelectric Semiconductor Device}

본 개시(disclosure)는 강유전성 반도체 소자에 관한 것이다.The present disclosure (disclosure) relates to a ferroelectric semiconductor device.

일반적으로, 강유전성 물질은 외부 전계가 인가되지 않은 상태에서, 자발적인 전기적 분극을 가지는 물질을 의미한다. 또한, 강유전성 물질은, 외부 전계가 인가될 때, 분극 히스테리시스 거동을 나타낼 수 있다. 이때, 상기 인가 전계를 제어하여, 분극 히스테리시스 곡선 상의 두 개의 안정된 잔류 분극 중 어느 하나를 가역적으로 가지도록 할 수 있다. 이러한 특징은 "0" 및 "1"의 신호 정보를 비휘발적으로 저장하는데 이용될 수 있다. In general, a ferroelectric material refers to a material that has spontaneous electrical polarization in a state in which an external electric field is not applied. Further, ferroelectric materials may exhibit polarization hysteresis behavior when an external electric field is applied. At this time, by controlling the applied electric field, one of the two stable residual polarizations on the polarization hysteresis curve may be reversibly obtained. This feature can be used to nonvolatilely store signal information of "0" and "1".

최근에는, 상기 강유전성 물질을 게이트 유전층으로 적용하는 전계 효과 트랜지스터 형태의 강유전성 반도체 소자가, 비휘발성 메모리 소자로서 연구되고 있다. 상기 비휘발성 메모리 소자에 대한 쓰기 동작은, 소정의 쓰기 전압을 게이트 전극층에 인가하여 상기 게이트 유전층에 서로 다른 잔류 분극을 로직 정보로서 기록하는 과정으로 진행될 수 있다. 상기 비휘발성 메모리 소자의 읽기 동작은, 상기 게이트 유전층에 기록된 잔류 분극의 배향 및 크기에 따라 상기 전계 효과 트랜지스터의 채널층의 저항이 변화하는 성질을 이용하여, 읽기 전압을 상기 게이트 전압에 인가하고 상기 전계 효과 트랜지스터의 채널 전류를 판독하는 과정으로 진행될 수 있다. Recently, a field-effect transistor type ferroelectric semiconductor device in which the ferroelectric material is applied as a gate dielectric layer has been studied as a nonvolatile memory device. The write operation for the nonvolatile memory device may be performed by applying a predetermined write voltage to the gate electrode layer and writing different residual polarizations to the gate dielectric layer as logic information. In the read operation of the nonvolatile memory device, a read voltage is applied to the gate voltage using a property in which resistance of the channel layer of the field effect transistor changes according to the orientation and size of the residual polarization recorded in the gate dielectric layer. It may proceed by reading the channel current of the field effect transistor.

본 개시의 실시 예는 강유전층의 분극 보유 특성(retention) 또는 스위칭 동작의 내구성(endurance)을 향상시킬 수 있는 강유전성 반도체 소자를 제공한다.An embodiment of the present disclosure provides a ferroelectric semiconductor device capable of improving polarization retention of a ferroelectric layer or endurance of a switching operation.

본 개시의 일 측면에 따르는 강유전성 반도체 소자는 실리콘 기판, 상기 실리콘 기판 상에 배치되고 실리콘을 포함하는 계면 절연층, 상기 계면 절연층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향에 대하여 소정의 각도로 경사진 방향으로 배열되는 잔류 분극을 구비한다.A ferroelectric semiconductor device according to an aspect of the present disclosure includes a silicon substrate, an interfacial insulating layer disposed on the silicon substrate and including silicon, a ferroelectric layer disposed on the interfacial insulating layer, and a gate electrode layer disposed on the ferroelectric layer. Includes. The ferroelectric layer has residual polarization arranged in a direction inclined at a predetermined angle with respect to a direction perpendicular to the surface of the silicon substrate.

본 개시의 다른 측면에 따르는 강유전성 반도체 소자는, 반도체 기판, 상기 반도체 기판 상에 배치되는 계면 절연층, 상기 계면 절연층 상에 배치되는 강유전층, 및 상기 강유전층 상에 배치되는 게이트 전극층을 포함한다. 상기 강유전층과 상기 게이트 전극층은 실질적으로 동일한 결정학적(crystallographical) 우선 배향 면(preferred orientation plane)을 가진다.A ferroelectric semiconductor device according to another aspect of the present disclosure includes a semiconductor substrate, an interfacial insulating layer disposed on the semiconductor substrate, a ferroelectric layer disposed on the interfacial insulating layer, and a gate electrode layer disposed on the ferroelectric layer. . The ferroelectric layer and the gate electrode layer have substantially the same crystallographical preferred orientation plane.

본 개시의 다른 측면에 따르는 강유전성 반도체 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 실리콘 기판을 준비한다. 상기 실리콘 기판 상에 실리콘을 포함하는 계면 절연막을 형성한다. 상기 계면 절연막 상에 비정질의 강유전성 물질막을 형성한다. 상기 비정질의 강유전성 물질막 상에 게이트 전극막을 형성한다. 상기 비정질의 강유전성 물질막을 결정화시켜 강유전 박막으로 변환시킨다. 이 때, 상기 결정화 단계는 상기 강유전 박막이 (111)의 우선 배향 면을 가지도록 제어하는 단계를 포함한다.A method of manufacturing a ferroelectric semiconductor device according to another aspect of the present disclosure is disclosed. In the above manufacturing method, a silicon substrate is prepared. An interfacial insulating film containing silicon is formed on the silicon substrate. An amorphous ferroelectric material layer is formed on the interface insulating layer. A gate electrode layer is formed on the amorphous ferroelectric material layer. The amorphous ferroelectric material film is crystallized and converted into a ferroelectric thin film. In this case, the crystallization step includes controlling the ferroelectric thin film to have a preferred orientation plane of (111).

상술한 본 개시의 실시 예에 따르면, 강유전성 반도체 소자 내 강유전층의 잔류 분극의 크기를 조절함으로써 강유전층의 유전 상수의 크기를 효과적으로 제어할 수 있다. 구체적인 실시예로서, 상대적으로 저유전상수를 가지는 계면 절연층과 상대적으로 고유전상수를 가지는 강유전층이 서로 전기적 직렬로 연결되는 회로 구성에서, 상기 강유전층의 잔류 분극의 크기를 감소시킴으로써, 상기 강유전층의 유전 상수를 효과적으로 감소시킬 수 있다. 이에 따라, 상기 계면 절연층과 상기 강유전층 사이의 캐피시턴스 차이를 감소시킬 수 있다. 상기 강유전층의 유전 상수가 감소함에 따라, 상기 회로에 전계가 인가될 때, 상기 계면 절연층에 집중되는 상기 전계의 크기를 감소시켜 상기 계면 절연층이 손상(damage)을 받아 상기 계면 절연층에 원하지 않는 전하 트랩이 발생하는 것을 억제할 수 있다.According to the embodiment of the present disclosure described above, the size of the dielectric constant of the ferroelectric layer can be effectively controlled by adjusting the size of the residual polarization of the ferroelectric layer in the ferroelectric semiconductor device. As a specific embodiment, in a circuit configuration in which an interfacial insulating layer having a relatively low dielectric constant and a ferroelectric layer having a relatively high dielectric constant are electrically connected in series with each other, by reducing the size of the residual polarization of the ferroelectric layer, the ferroelectric layer is It can effectively reduce the dielectric constant. Accordingly, a difference in capacitance between the interfacial insulating layer and the ferroelectric layer may be reduced. As the dielectric constant of the ferroelectric layer decreases, when an electric field is applied to the circuit, the magnitude of the electric field concentrated in the interfacial insulating layer is reduced, so that the interfacial insulating layer is damaged. It is possible to suppress the occurrence of unwanted charge traps.

결과적으로, 상기 강유전성 반도체 소자의 분극 보유 특성(retention) 또는 내구성(endurance)과 같은 동작 신뢰성을 향상시킬 수 있다.As a result, operation reliability such as polarization retention or endurance of the ferroelectric semiconductor device can be improved.

도 1은 본 개시의 일 비교예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 일 비교예에 따르는 강유전성 반도체 소자(10)의 강유전층이 가지는 히스테리시스 루프를 개략적으로 나타내는 도면이다.
도 3 및 도 4는 본 개시의 비교예에 따르는 강유전성 반도체 소자에서 소정의 잔류 분극을 구비하는 강유전층(125)을 개략적으로 설명하는 모식도이다.
도 5 및 도 6은 본 개시의 비교예에 따르는 강유전층의 분극축 및 잔류 분극을 개략적으로 설명하는 모식도이다.
도 7은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자를 개략적으로 나타내는 단면도이다.
도 8 및 도 9는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자에서, 소정의 잔류 분극을 구비하는 강유전층을 개략적으로 설명하는 모식도이다.
도 10 및 도 11은 본 개시의 일 실시 예에 따르는 강유전층의 분극축 및 잔류 분극을 개략적으로 설명하는 모식도이다.
도 12는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 강유전층의 보정된(corrected) 히스테리시스 루프(2000)를 개략적으로 나타내는 도면이다.
도 13 내지 도 15는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다.1 is a schematic cross-sectional view of a ferroelectric semiconductor device according to a comparative example of the present disclosure.
2 is a diagram schematically illustrating a hysteresis loop of a ferroelectric layer of a ferroelectric semiconductor device 10 according to a comparative example of the present disclosure.
3 and 4 are schematic diagrams schematically illustrating a ferroelectric layer 125 having a predetermined residual polarization in a ferroelectric semiconductor device according to a comparative example of the present disclosure.
5 and 6 are schematic diagrams schematically illustrating a polarization axis and residual polarization of a ferroelectric layer according to a comparative example of the present disclosure.
7 is a schematic cross-sectional view of a ferroelectric semiconductor device according to an embodiment of the present disclosure.
8 and 9 are schematic diagrams schematically illustrating a ferroelectric layer having a predetermined residual polarization in a ferroelectric semiconductor device according to an embodiment of the present disclosure.
10 and 11 are schematic diagrams schematically illustrating a polarization axis and residual polarization of a ferroelectric layer according to an embodiment of the present disclosure.
12 is a diagram schematically illustrating a corrected hysteresis loop 2000 of a ferroelectric layer of a ferroelectric semiconductor device according to an embodiment of the present disclosure.
13 to 15 are cross-sectional views schematically illustrating a method of manufacturing a ferroelectric semiconductor device according to an embodiment of the present disclosure.

이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. Hereinafter, exemplary embodiments of the present application will be described in more detail with reference to the accompanying drawings. In the drawings, in order to clearly express the constituent elements of each device, the size of the constituent elements, such as width or thickness, is slightly enlarged. Overall, it was described at the observer's point of view when explaining the drawings, and if one element is referred to as being positioned on another element, this means that the one element is positioned directly on another element or that an additional element may be interposed between them. Include. The same reference numerals in the plurality of drawings refer to substantially the same elements.

또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 제조 방법을 설명함에 있어서, 상기 제조 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In addition, expressions in the singular should be understood as including plural expressions unless they clearly mean differently in the context, and terms such as'include' or'have' are described features, numbers, steps, actions, components, and parts. It is to be understood that it is intended to designate the existence of a combination of these and not to preclude the possibility of the presence or addition of one or more other features or numbers, steps, actions, components, parts, or combinations thereof. In addition, in describing the manufacturing method, each of the processes constituting the manufacturing method may occur differently from the specified order unless a specific order is clearly stated in the context. That is, each process may occur in the same order as the specified order, may be performed substantially simultaneously, or may be performed in the reverse order.

도 1은 본 개시의 일 비교예에 따르는 강유전성 반도체 소자(10)를 개략적으로 나타내는 단면도이다. 도 2는 본 개시의 일 비교예에 따르는 강유전성 반도체 소자(10)의 강유전층(125)이 가지는 히스테리시스 루프를 개략적으로 나타내는 도면이다. 도 3 및 도 4는 본 개시의 비교예에 따르는 강유전성 반도체 소자(10)에서 소정의 잔류 분극을 구비하는 강유전층(125)을 개략적으로 설명하는 모식도이다. 도 5 및 도 6은 본 개시의 비교예에 따르는 강유전층(125)의 분극축(AX1) 및 잔류 분극(Pr0, -Pr0)을 개략적으로 설명하는 모식도이다.1 is a cross-sectional view schematically illustrating a ferroelectric semiconductor device 10 according to a comparative example of the present disclosure. 2 is a diagram schematically illustrating a hysteresis loop of the ferroelectric layer 125 of the ferroelectric semiconductor device 10 according to a comparative example of the present disclosure. 3 and 4 are schematic diagrams schematically illustrating a ferroelectric layer 125 having a predetermined residual polarization in a ferroelectric semiconductor device 10 according to a comparative example of the present disclosure. 5 and 6 are schematic diagrams schematically illustrating a polarization axis AX1 and residual polarizations Pr0 and -Pr0 of a ferroelectric layer 125 according to a comparative example of the present disclosure.

도 1을 참조하면, 강유전성 반도체 소자(10)는 기판(101), 계면 절연층(115), 강유전층(125), 및 게이트 전극층(135)을 포함한다. 또한, 강유전성 반도체 소자(10)는, 기판(101) 내에서 서로 이격하여 배치되는 소스 영역(140) 및 드레인 영역(150)을 포함할 수 있다. 일 예로서, 소스 영역(140) 및 드레인 영역(150)은 게이트 전극층(135)의 양쪽 단부에 위치하는 기판(101)의 영역에 각각 배치될 수 있다. Referring to FIG. 1, the ferroelectric semiconductor device 10 includes a substrate 101, an interfacial insulating layer 115, a ferroelectric layer 125, and a gate electrode layer 135. Further, the ferroelectric semiconductor device 10 may include a source region 140 and a drain region 150 disposed to be spaced apart from each other in the substrate 101. As an example, the source region 140 and the drain region 150 may be respectively disposed in regions of the substrate 101 located at both ends of the gate electrode layer 135.

한편, 게이트 전극층(135)의 하부에 위치하는 기판(101)의 영역에는 소스 영역(140) 및 드레인 영역(150)을 전기적으로 서로 연결하는 채널층(105)이 형성될 수 있다. 강유전성 반도체 소자(10)는, 강유전층(125)의 내부에 비휘발적으로 저장되는 분극 배향에 대응하는 신호 정보를 저장하는 N형 전계 효과 트랜지스터 형태의 메모리 소자일 수 있다. Meanwhile, a channel layer 105 electrically connecting the source region 140 and the drain region 150 to each other may be formed in a region of the substrate 101 positioned under the gate electrode layer 135. The ferroelectric semiconductor device 10 may be a memory device in the form of an N-type field effect transistor that stores signal information corresponding to a polarization orientation that is non-volatilely stored in the ferroelectric layer 125.

한편, 강유전층(125)의 내부에 저장된 분극 배향 정보는, 채널층(105)의 전기적 저항을 통해 판독될 수 있다. 구체적으로, 강유전층(125)이 도 3에 도시되는 잔류 분극의 배향을 가질 경우, 상기 잔류 분극은 채널층(105)으로 전자를 유도하여, 채널층(105)의 전자 밀도를 증가시킬 수 있다. 그 결과, 채널층(105)을 따라 소스 영역(140)과 드레인 영역(150) 사이에 발생하는 전기적 저항은 감소할 수 있다. 반대로, 강유전층(125)이 도 4에 도시되는 잔류 분극의 배향을 가질 경우, 상기 잔류 분극은 채널층(105)으로부터 전자를 축출하여, 채널층(105)의 전자 밀도를 감소시킬 수 있다. 그 결과, 채널층(105)을 따라 소스 영역(140)과 드레인 영역(150) 사이에 발생하는 전기적 저항은 증가할 수 있다. 상술한 바와 같이, 강유전층(125)에 저장된 분극 배향 정보를 채널층(150)의 전기적 저항을 통해 판독함으로써, 강유전성 반도체 소자(10)에 저장된 신호 정보를 판독할 수 있다. Meanwhile, the polarization orientation information stored in the ferroelectric layer 125 may be read through the electrical resistance of the channel layer 105. Specifically, when the ferroelectric layer 125 has the orientation of the residual polarization shown in FIG. 3, the residual polarization may induce electrons to the channel layer 105, thereby increasing the electron density of the channel layer 105. . As a result, electrical resistance generated between the source region 140 and the drain region 150 along the channel layer 105 may decrease. Conversely, when the ferroelectric layer 125 has the orientation of the residual polarization shown in FIG. 4, the residual polarization may extract electrons from the channel layer 105, thereby reducing the electron density of the channel layer 105. As a result, electrical resistance generated between the source region 140 and the drain region 150 along the channel layer 105 may increase. As described above, by reading the polarization orientation information stored in the ferroelectric layer 125 through the electrical resistance of the channel layer 150, the signal information stored in the ferroelectric semiconductor element 10 can be read.

도 1을 다시 참조하면, 기판(101)이 제공된다. 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판일 수 있다. 기판(101)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 p형의 도펀트에 의해 도핑될 수 있다. 기판(101)은 (001)의 우선 배향 면을 가지는 실리콘 기판일 수 있다. 한편, 도 1에서는, 기판(101)의 표면(S0)을 도시하고 있다. 기판(101)의 표면(S0)은 기판(101)과 계면 절연층(115) 사이의 계면과 실질적으로 동일한 평면일 수 있다.Referring again to FIG. 1, a substrate 101 is provided. The substrate 101 may include, for example, a semiconductor material. The substrate 101 may be, for example, a semiconductor substrate such as a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, an indium phosphide (InP) substrate, a germanium (Ge) substrate, or a silicon germanium (SiGe) substrate. I can. The substrate 101 may be doped to have conductivity. As an example, the substrate 101 may be doped with a p-type dopant. The substrate 101 may be a silicon substrate having a (001) preferred orientation surface. On the other hand, in FIG. 1, the surface S0 of the substrate 101 is shown. The surface S0 of the substrate 101 may be substantially the same plane as the interface between the substrate 101 and the interface insulating layer 115.

계면 절연층(115)이 기판(101)과 강유전층(125) 사이에 배치될 수 있다. 계면 절연층(115)은 강유전성 반도체 소자(10)의 제조 공정 시에 기판(101)과 강유전층(125) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(115)은 서로 다른 격자 상수를 가지는 기판(101)과 강유전층(125)이 직접 접촉하는 것을 방지함으로써, 기판(101)과 강유전층(125)의 계면에서 격자 불일치(lattice mismatch)에 의해 결정 결함이 발생하는 것을 방지할 수 있다. 상기 결정 결함의 밀도가 증가할수록, 강유전층(125)의 스위칭 동작의 신뢰성이 저하되고, 스위칭 동작 내구성이 열화될 수 있다. The interfacial insulating layer 115 may be disposed between the substrate 101 and the ferroelectric layer 125. The interfacial insulating layer 115 may perform a function of suppressing diffusion of materials between the substrate 101 and the ferroelectric layer 125 during a manufacturing process of the ferroelectric semiconductor device 10. In addition, the interfacial insulating layer 115 prevents direct contact between the substrate 101 and the ferroelectric layer 125 having different lattice constants, thereby preventing lattice mismatch at the interface between the substrate 101 and the ferroelectric layer 125. It is possible to prevent crystal defects from occurring due to mismatch). As the density of the crystal defect increases, the reliability of the switching operation of the ferroelectric layer 125 decreases, and durability of the switching operation may be deteriorated.

계면 절연층(115)은 비정질 구조를 가질 수 있다. 계면 절연층(115)은 일 예로서, 실리콘 산화물, 또는 실리콘 산질화물을 포함할 수 있다. 일 예로서, 기판(101)이 실리콘 기판일 경우, 계면 절연층(115)은 실리콘 산화물층, 또는 실리콘산질화물층일 수 있다. 계면 절연층(115)은 일 예로서, 0 초과 1 nm 이하의 두께를 가질 수 있다. 계면 절연층(115)은 일 예로서, 3 내지 7의 유전 상수를 가질 수 있다.The interfacial insulating layer 115 may have an amorphous structure. The interfacial insulating layer 115 may include, for example, silicon oxide or silicon oxynitride. As an example, when the substrate 101 is a silicon substrate, the interfacial insulating layer 115 may be a silicon oxide layer or a silicon oxynitride layer. The interface insulating layer 115 may have a thickness of greater than 0 and less than or equal to 1 nm, as an example. The interfacial insulating layer 115 may have a dielectric constant of 3 to 7 as an example.

계면 절연층(115) 상에 강유전층(125)이 배치될 수 있다. 강유전층(125)은 외부 전압 또는 외부 전류가 공급되지 않는 상태에서 소정의 배향 및 크기를 유지하는 잔류 분극을 가질 수 있다. 일 예에서, 강유전층(125)는 (001)의 우선 배향 면을 가질 수 있다. 이때, 강유전층(125)은 하프늄산화물층일 수 있다. 강유전층(125)은 사방정계의 결정 구조를 가질 수 있다. 강유전층(125)은 일 예로서, 약 5 내지 10 nm의 두께를 가질 수 있다. A ferroelectric layer 125 may be disposed on the interface insulating layer 115. The ferroelectric layer 125 may have residual polarization maintaining a predetermined orientation and size in a state in which no external voltage or external current is supplied. In one example, the ferroelectric layer 125 may have a (001) preferred orientation surface. In this case, the ferroelectric layer 125 may be a hafnium oxide layer. The ferroelectric layer 125 may have an orthorhombic crystal structure. The ferroelectric layer 125 may have a thickness of about 5 to 10 nm, as an example.

강유전층(125) 상에는 게이트 전극층(135)이 배치된다. 게이트 전극층(135)은 전도성 물질을 포함할 수 있다. 게이트 전극층(135)의 양단에 위치하는 기판(101)에 소스 영역(140) 및 드레인 영역(150)이 각각 배치될 수 있다. 소스 영역(140) 및 드레인 영역(150)은 기판(101)과 서로 다른 유형의 도펀트로 도핑된 기판(101)의 영역일 수 있다. 일 예로서, 기판(101)이 p형으로 도핑된 실리콘 기판일 때, 소스 영역(140) 및 드레인 영역(150)은 각각 n형으로 도핑된 영역일 수 있다.A gate electrode layer 135 is disposed on the ferroelectric layer 125. The gate electrode layer 135 may include a conductive material. A source region 140 and a drain region 150 may be disposed on the substrate 101 positioned at both ends of the gate electrode layer 135, respectively. The source region 140 and the drain region 150 may be regions of the substrate 101 doped with a different type of dopant than the substrate 101. As an example, when the substrate 101 is a p-type doped silicon substrate, the source region 140 and the drain region 150 may be n-type doped regions, respectively.

도 1 및 도 2를 참조하면, 강유전층(125)의 양단에 전계가 인가될 때, 강유전층(125)은 제1 및 제2 잔류 분극(Pr0, -Pr0)과 제1 및 제2 항전계(Ec0, -Ec0)를 구비하는 히스테리시스 루프(1000)에 따르는 전기적 특성을 나타낼 수 있다. 제1 및 제2 잔류 분극(Pr0, -Pr0)은 서로 동일한 크기를 가질 수 있으며, 제1 및 제2 항전계(Ec0, -Ec0)는 서로 동일한 크기를 가질 수 있다. 한편, 강유전층(125)은 유전체로서 소정의 유전 상수를 가질 수 있다. 상기 유전 상수는 도 2의 히스테리시스 루프에서, (제1 잔류 분극(Pr0)의 크기)/(제1 항전계(Ec0)의 크기)의 비 또는 제2 잔류 분극(-Pr0)의 크기)/(제2 항전계(-Ec0)의 크기)의 비에 비례할 수 있다. 1 and 2, when an electric field is applied to both ends of the ferroelectric layer 125, the ferroelectric layer 125 has first and second residual polarizations (Pr0, -Pr0) and the first and second coercive fields. Electrical characteristics according to the hysteresis loop 1000 having (Ec0, -Ec0) may be shown. The first and second residual polarizations Pr0 and -Pr0 may have the same size, and the first and second coercive electric fields Ec0 and -Ec0 may have the same size. Meanwhile, the ferroelectric layer 125 may have a predetermined dielectric constant as a dielectric. In the hysteresis loop of FIG. 2, the dielectric constant is a ratio of (the size of the first residual polarization (Pr0))/(the size of the first coercive field (Ec0)) or the size of the second residual polarization (-Pr0))/( It can be proportional to the ratio of the second coercive field (-Ec0).

이하에서는 도 1 및 도 2를 다시 참조하여, 강유전층(125)의 잔류 분극을 제어하는 방법을 설명한다. 먼저, 기판(101)을 접지한 상태에서, 게이트 전극층(135)에 양의 극성을 가지는 전압을 인가할 수 있다. 일 예로서, 강유전층(125)이 제2 잔류 분극(-Pr0)을 가지거나 잔류 분극을 가지지 않는 경우, 강유전층(125)의 양단에 제1 항전계(Ec0) 이상의 양의 전계를 인가함으로써, 강유전층(125) 내부의 분극 배향을 반대 방향으로 스위칭할 수 있다. 이어서, 제1 항전계(Ec0) 이상의 상기 양의 전계를 제거하면, 강유전층(125)은 상기 반대 방향으로 스위칭된 분극 배향을 가지는 소정 크기의 잔류 분극을 비휘발적으로 저장할 수 있다. 또한, 강유전층(125)에 제1 포화 전계(Es0) 이상의 양의 전계를 인가한 후에 상기 전계를 제거하는 경우, 강유전층(125)은 최대치의 잔류 분극인 제1 잔류 분극(Pr0)을 비휘발적으로 저장할 수 있다. 이때, 제1 잔류 분극(Pr0)은 도 3에 도시되는 것과 같이, 게이트 전극층(135)으로부터 기판(101) 방향으로의 방향성을 가질 수 있다. 또한, 제1 잔류 분극(Pr0)은 양의 전하 및 음의 전하를 가지는 한 쌍의 다이폴(diple)(125h, 125e)을 생성할 수 있다. Hereinafter, a method of controlling residual polarization of the ferroelectric layer 125 will be described with reference to FIGS. 1 and 2 again. First, while the substrate 101 is grounded, a voltage having a positive polarity may be applied to the gate electrode layer 135. As an example, when the ferroelectric layer 125 has a second residual polarization (-Pr0) or does not have a residual polarization, by applying a positive electric field equal to or greater than the first coercive electric field (Ec0) to both ends of the ferroelectric layer 125 , The polarization orientation inside the ferroelectric layer 125 may be switched in the opposite direction. Subsequently, when the positive electric field equal to or greater than the first coercive electric field Ec0 is removed, the ferroelectric layer 125 may nonvolatilely store residual polarization of a predetermined size having a polarization orientation switched in the opposite direction. In addition, when removing the electric field after applying a positive electric field equal to or greater than the first saturation electric field Es0 to the ferroelectric layer 125, the ferroelectric layer 125 has a ratio of the first residual polarization Pr0, which is the maximum residual polarization. Can be stored volatarily. In this case, the first residual polarization Pr0 may have a directionality from the gate electrode layer 135 to the substrate 101 as shown in FIG. 3. Further, the first residual polarization Pr0 may generate a pair of diples 125h and 125e having positive and negative charges.

반대로, 기판(101)을 접지한 상태에서, 게이트 전극층(135)에 음의 극성을 가지는 전압을 인가할 수 있다. 일 예로서, 강유전층(125)이 제1 잔류 분극(Pr0)을 가지거나 또한 잔류 분극을 가지지 않는 경우, 강유전층(125)의 양단에 제2 항전계(-Ec0) 이상의 절대치를 가지는 음의 전계를 인가함으로써, 강유전층(125) 내부의 분극 배향을 반대 방향으로 스위칭할 수 있다. 이어서, 제2 항전계(-Ec0) 이상의 절대치를 가지는 상기 음의 전계를 제거하면, 강유전층(125)은 상기 반대 방향으로 스위칭된 분극 배향을 가지는 소정 크기의 잔류 분극을 비휘발적으로 저장할 수 있다. 또한, 강유전층(125)에 제2 포화 전계(-Es0) 이상의 절대치를 가지는 음의 전계를 인가한 후에 상기 전계를 제거하는 경우, 강유전층(125)은 최대치의 잔류 분극인 제2 잔류 분극(-Pr0)을 비휘발적으로 저장할 수 있다. 이 때, 제2 잔류 분극(-Pr0)은 도 4에 도시되는 것과 같이, 기판(101)으로부터 게이트 전극층(135)으로의 방향성을 가질 수 있다. 또한, 제2 잔류 분극(-Pr0)은 양의 전하 및 음의 전하를 가지는 한 쌍의 다이폴(diple)(125h, 125e)을 생성할 수 있다.Conversely, while the substrate 101 is grounded, a voltage having a negative polarity may be applied to the gate electrode layer 135. As an example, when the ferroelectric layer 125 has a first residual polarization (Pr0) or does not have a residual polarization, a negative electrode having an absolute value equal to or greater than the second coercive field (-Ec0) at both ends of the ferroelectric layer 125 By applying an electric field, the polarization orientation inside the ferroelectric layer 125 can be switched in the opposite direction. Subsequently, when the negative electric field having an absolute value equal to or greater than the second coercive electric field (-Ec0) is removed, the ferroelectric layer 125 can nonvolatilely store a predetermined size of residual polarization having a polarization orientation switched in the opposite direction. have. In addition, when removing the electric field after applying a negative electric field having an absolute value equal to or greater than the second saturation electric field (-Es0) to the ferroelectric layer 125, the ferroelectric layer 125 has a second residual polarization ( -Pr0) can be stored nonvolatilely. In this case, the second residual polarization (-Pr0) may have a directionality from the substrate 101 to the gate electrode layer 135 as illustrated in FIG. 4. In addition, the second residual polarization (-Pr0) may generate a pair of dipoles 125h and 125e having positive and negative charges.

도 5는 도 3의 제1 잔류 분극(Pr0)을 가지는 강유전층(125)을 개략적으로 나타내는 도면이며, 도 6은 도 4의 제2 잔류 분극(-Pr0)을 가지는 강유전층(125)을 개략적으로 나타내는 도면이다. 통상적으로, 기판(101)의 표면(S0)에 대하여 수직 방향(D1, -D1)으로 제1 및 제2 잔류 분극(Pr0, -Pr0)이 각각 형성될 때, 채널층(105)에 미치는 제1 및 제2 잔류 분극(Pr0, -Pr0)의 작용이 증가할 수 있다. 일 예로서, 기판(101)의 표면(S0)에 대하여 수직 방향(D1, -D1)으로 제1 및 제2 잔류 분극(Pr0, -Pr0)이 각각 형성될 때, 채널층(105)의 내부로 전자를 유도하는 능력 및 채널층(105)으로부터 전자를 축출하는 능력이 최대화될 수 있다. 이에 따라, 제1 및 제2 잔류 분극(Pr0, -Pr0)에 대응하여 강유전층(125) 내에 각각 저장되는 신호 정보들이 보다 효과적으로 서로 식별될 수 있다. 5 is a diagram schematically showing the ferroelectric layer 125 having the first residual polarization (Pr0) of FIG. 3, and FIG. 6 is a schematic diagram of the ferroelectric layer 125 having the second residual polarization (-Pr0) of FIG. 4 It is a figure shown by. Typically, when the first and second residual polarizations Pr0 and -Pr0 are formed in the vertical directions D1 and -D1 with respect to the surface S0 of the substrate 101, respectively, there is no effect on the channel layer 105. The action of the first and second residual polarizations Pr0 and -Pr0 may increase. As an example, when the first and second residual polarizations Pr0 and -Pr0 are respectively formed in the vertical directions D1 and -D1 with respect to the surface S0 of the substrate 101, the interior of the channel layer 105 The ability to induce furnace electrons and the ability to extract electrons from the channel layer 105 can be maximized. Accordingly, signal information stored in the ferroelectric layer 125 corresponding to the first and second residual polarizations Pr0 and -Pr0 may be more effectively identified with each other.

본 비교예에서는, 기판(101)이 (001)의 우선 배향 면을 가지는 실리콘 기판일 때, 강유전층(125)이 (001)의 우선 배향 면을 가지는 하프늄산화물층일 수 있다. 도 5 및 도 6을 참조하면, (001)의 우선 배향 면을 가지는 하프늄산화물층은 [001] 방향으로 연장되는 분극축(AX1)을 내부에 구비할 수 있다. 분극축(AX1)은 강유전층(125)을 구성하는 분극 도메인 내에 배열되며, 강유전층(125)의 우선 배향 면에 수직인 방향으로 형성될 수 있다. 상술한 바와 같이, 상기 하프늄산화물 내 분극이 분극축(AX1)에 평행한 [001] 방향으로 배향됨으로써, 기판(101)의 표면(S0)에 수직인 최대치의 제1 및 제2 잔류 분극(Pr0, -Pr0)을 형성할 수 있다. In this comparative example, when the substrate 101 is a silicon substrate having a (001) preferred orientation surface, the ferroelectric layer 125 may be a hafnium oxide layer having a (001) preferred orientation surface. Referring to FIGS. 5 and 6, the hafnium oxide layer having a (001) preferred alignment surface may have a polarization axis AX1 extending in the [001] direction therein. The polarization axis AX1 is arranged in a polarization domain constituting the ferroelectric layer 125, and may be formed in a direction perpendicular to the preferred orientation plane of the ferroelectric layer 125. As described above, since the polarization in the hafnium oxide is oriented in the [001] direction parallel to the polarization axis AX1, the first and second residual polarizations (Pr0) of the maximum values perpendicular to the surface S0 of the substrate 101 , -Pr0) can be formed.

한편, 이하에서는 도 1을 참조하여, 강유전성 반도체 소자(10) 내에서 계면 절연층(115)과 강유전층(125)이 유전층으로서 기능할 때 발생하는 문제점을 설명한다. 도 1에서와 같이, 기판(101)과 게이트 전극층(135) 사이에서 계면 절연층(115)과 강유전층(125)은 서로 전기적 직렬 연결될 수 있다. 이때, 상술한 바와 같이, 계면 절연층(115)은 상대적으로 낮은 유전 상수의 실리콘 산화물층 또는 실리콘 산질화물층이며, 강유전층(125)은 상대적으로 높은 유전 상수의 하프늄 산화물층일 수 있다. 일 예로서, 실리콘 산화물층 및 실리콘 산질화물층의 유전 상수는, 각각, 약 3 및 약 7일 수 있으며, (001)의 우선 배향 면을 가지는 하프늄 산화물층의 유전 상수는 약 40일 수 있다.Meanwhile, with reference to FIG. 1, a problem occurring when the interfacial insulating layer 115 and the ferroelectric layer 125 function as dielectric layers in the ferroelectric semiconductor device 10 will be described below. 1, the interfacial insulating layer 115 and the ferroelectric layer 125 may be electrically connected in series between the substrate 101 and the gate electrode layer 135. In this case, as described above, the interfacial insulating layer 115 may be a silicon oxide layer or a silicon oxynitride layer having a relatively low dielectric constant, and the ferroelectric layer 125 may be a hafnium oxide layer having a relatively high dielectric constant. As an example, the dielectric constant of the silicon oxide layer and the silicon oxynitride layer may be about 3 and about 7, respectively, and the dielectric constant of the hafnium oxide layer having a (001) preferred orientation plane may be about 40.

기판(101)과 게이트 전극층(135) 사이에 소정의 전압(V)이 인가될 때, 계면 절연층(115) 및 강유전층(125)에 각각 배분되는 전압은 계면 절연층(115) 및 강유전층(125)이 각각 가지는 캐패시턴스에 반비례할 수 있다. 이에 따라, 상대적으로 낮은 유전 상수를 가지는 계면 절연층(115)에 상기 전압(V)의 대부분이 집중됨으로써, 계면 절연층(115)이 손상(damage)을 받아 계면 절연층(115) 내에 전하 트랩이 생성될 수 있다. 상기 생성되는 전하 트랩은 누설 전류의 소스(source)로서 기능함으로써, 강유전성 반도체 소자(10)의 분극 보유 특성(retention) 또는 내구성(endurance)과 같은 동작 신뢰성을 저하시킬 수 있다.When a predetermined voltage (V) is applied between the substrate 101 and the gate electrode layer 135, the voltages distributed to the interface insulating layer 115 and the ferroelectric layer 125, respectively, are the interfacial insulating layer 115 and the ferroelectric layer. It can be inversely proportional to the capacitance of each of (125). Accordingly, most of the voltage (V) is concentrated in the interface insulating layer 115 having a relatively low dielectric constant, and thus the interfacial insulating layer 115 is damaged and charges are trapped in the interfacial insulating layer 115. Can be generated. The generated charge trap functions as a source of leakage current, thereby deteriorating operational reliability such as polarization retention or endurance of the ferroelectric semiconductor device 10.

이하, 상술하는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자에서는, 상대적으로 낮은 유전 상수를 가지는 계면 절연층에 외부 전압이 집중되는 것을 억제하기 위해, 강유전층의 잔류 분극의 크기를 감소시키는 구성을 제공한다. 상기 강유전층의 잔류 분극을 감소시킴으로써, 상기 강유전층의 유전 상수를 효과적으로 감소시킬 수 있다. 상기 강유전층의 유전 상수가 감소함으로써, 계면 절연층과 강유전층 사이의 유전 상수 차이가 감소하며, 이에 따라, 계면 절연층에 외부 전압이 집중되는 정도가 감소할 수 있다. 본 개시의 실시 예에서는, 상기 강유전층의 잔류 분극의 배향을 조절하여 상기 강유전층의 유전 상수를 감소시키는 구성을 제안한다.Hereinafter, in the ferroelectric semiconductor device according to an embodiment of the present disclosure described above, in order to suppress concentration of an external voltage on an interface insulating layer having a relatively low dielectric constant, a configuration for reducing the size of the residual polarization of the ferroelectric layer is provided. to provide. By reducing the residual polarization of the ferroelectric layer, it is possible to effectively reduce the dielectric constant of the ferroelectric layer. As the dielectric constant of the ferroelectric layer is decreased, a difference in dielectric constant between the interfacial insulating layer and the ferroelectric layer is reduced, and accordingly, the degree of concentration of the external voltage in the interfacial insulating layer may be reduced. In an embodiment of the present disclosure, a configuration of reducing the dielectric constant of the ferroelectric layer by adjusting the orientation of the residual polarization of the ferroelectric layer is proposed.

도 7은 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(20)를 개략적으로 나타내는 단면도이다. 도 7을 참조하면, 강유전성 반도체 소자(20)는 기판(201), 계면 절연층(215), 강유전층(225), 및 게이트 전극층(235)을 포함한다. 또한, 강유전성 반도체 소자(20)는, 기판(201) 내에서 서로 이격하여 배치되는 소스 영역(240) 및 드레인 영역(250)을 포함할 수 있다. 게이트 전극층(235) 하부의 기판(201)의 영역에는 소스 영역(240) 및 드레인 영역(250)을 전기적으로 서로 연결하는 채널층(205)이 형성될 수 있다. 한편, 도 7에서는, 기판(201)의 표면(S1)을 도시하고 있다. 기판(201)의 표면(S1)은 기판(201)과 계면 절연층(215) 사이의 계면과 실질적으로 동일한 평면일 수 있다.7 is a schematic cross-sectional view of a ferroelectric semiconductor device 20 according to an embodiment of the present disclosure. Referring to FIG. 7, the ferroelectric semiconductor device 20 includes a substrate 201, an interface insulating layer 215, a ferroelectric layer 225, and a gate electrode layer 235. In addition, the ferroelectric semiconductor device 20 may include a source region 240 and a drain region 250 disposed to be spaced apart from each other in the substrate 201. A channel layer 205 electrically connecting the source region 240 and the drain region 250 to each other may be formed in a region of the substrate 201 under the gate electrode layer 235. On the other hand, in FIG. 7, the surface S1 of the substrate 201 is shown. The surface S1 of the substrate 201 may be substantially the same plane as the interface between the substrate 201 and the interface insulating layer 215.

기판(201)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(201)은 도 1 내지 도 6과 관련하여 상술한 강유전성 반도체 소자(10)의 기판(101)과 실질적으로 동일할 수 있다. 일 실시 예에 있어서, 기판(201)은 (001)의 우선 배향 면을 가지는 실리콘 기판일 수 있다.The substrate 201 may include, for example, a semiconductor material. The substrate 201 may be substantially the same as the substrate 101 of the ferroelectric semiconductor device 10 described above with respect to FIGS. 1 to 6. In an embodiment, the substrate 201 may be a silicon substrate having a (001) preferred orientation surface.

기판(201) 상에 계면 절연층(215)이 배치될 수 있다. 계면 절연층(215)은 기판(201)과 강유전층(225) 사이에 개재될 수 있다. 계면 절연층(215)은 강유전성 반도체 소자(20)의 제조 공정 시에 기판(201)과 강유전층(225) 사이의 물질 확산을 억제하는 기능을 수행할 수 있다. 또한, 계면 절연층(215)은 서로 다른 격자 상수를 가지는 기판(201)과 강유전층(225)이 직접 접촉하는 것을 방지함으로써, 기판(201)과 강유전층(225)의 계면에서 격자 불일치(lattice mismatch)에 의한 결정 결함이 발생하는 것을 방지할 수 있다. 상기 결정 결함의 밀도가 증가할수록, 강유전층(225)의 스위칭 동작의 신뢰성이 저하되고, 스위칭 동작의 내구성이 열화될 수 있다.An interfacial insulating layer 215 may be disposed on the substrate 201. The interface insulating layer 215 may be interposed between the substrate 201 and the ferroelectric layer 225. The interfacial insulating layer 215 may perform a function of suppressing diffusion of a material between the substrate 201 and the ferroelectric layer 225 during a manufacturing process of the ferroelectric semiconductor device 20. In addition, the interfacial insulating layer 215 prevents direct contact between the substrate 201 and the ferroelectric layer 225 having different lattice constants, thereby preventing lattice mismatch at the interface between the substrate 201 and the ferroelectric layer 225. It is possible to prevent the occurrence of crystal defects due to mismatch). As the density of the crystal defect increases, the reliability of the switching operation of the ferroelectric layer 225 decreases, and durability of the switching operation may be deteriorated.

일 실시 예에 있어서, 계면 절연층(215)은 비정질 구조를 가질 수 있다. 계면 절연층(215)은 일 예로서, 실리콘 산화물, 또는 실리콘 산질화물을 포함할 수 있다. 일 예로서, 기판(201)이 실리콘 기판일 경우, 계면 절연층(215)은 실리콘 산화물층, 또는 실리콘산질화물층일 수 있다. 계면 절연층(215)은 일 예로서, 0 초과 1 nm 이하의 두께를 가질 수 있다. 계면 절연층(215)은 일 예로서, 3 내지 7의 유전 상수를 가질 수 있다. 계면 절연층(215)은 도 1 내지 도 6과 관련하여 상술한 강유전성 반도체 소자(10)의 계면 절연층(115)과 실질적으로 동일할 수 있다.In one embodiment, the interfacial insulating layer 215 may have an amorphous structure. The interfacial insulating layer 215 may include, for example, silicon oxide or silicon oxynitride. As an example, when the substrate 201 is a silicon substrate, the interfacial insulating layer 215 may be a silicon oxide layer or a silicon oxynitride layer. As an example, the interface insulating layer 215 may have a thickness of greater than 0 and less than or equal to 1 nm. The interfacial insulating layer 215 may have a dielectric constant of 3 to 7 as an example. The interfacial insulating layer 215 may be substantially the same as the interfacial insulating layer 115 of the ferroelectric semiconductor device 10 described above with respect to FIGS. 1 to 6.

계면 절연층(215) 상에 강유전층(225)이 배치될 수 있다. 강유전층(225)은 외부 전압 또는 외부 전류가 공급되지 않는 상태에서 소정의 배향 및 크기의 잔류 분극을 가지는 강유전성 물질을 포함할 수 있다. 강유전층(225)은 일 예로서, 약 5 내지 10 nm의 두께를 가질 수 있다. A ferroelectric layer 225 may be disposed on the interface insulating layer 215. The ferroelectric layer 225 may include a ferroelectric material having a residual polarization of a predetermined orientation and size in a state where no external voltage or external current is supplied. The ferroelectric layer 225 may have a thickness of about 5 to 10 nm, as an example.

일 실시 예에 있어서, 강유전층(225)은 금속 산화물을 포함할 수 있다. 강유전층(225)은 일 예로서, 사방정계(orthorhombic system)의 결정 구조를 가지는 금속 산화물을 포함할 수 있다. 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 강유전층(225)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다. 일 실시 예로서, 상기 도펀트는, 강유전층(225)이 사방정계의 결정 구조를 유지하도록 결정 격자 내에 포함됨으로써, 강유전층(225)의 강유전 특성을 안정화시킬 수 있다. 일 실시 예에서, 강유전층(225)은 (111)의 우선 배향 면을 가지는 하프늄 산화물층이며, 약 20 내지 30의 유전 상수를 가질 수 있다. (001)의 우선 배향 면을 가지는 일 비교예의 강유전층(125)이 약 40의 유전상수를 가지는 것과 비교할 때, (111)의 우선 배향 면을 가지는 강유전층(225)은 상대적으로 작은 유전상수를 가질 수 있다. 강유전층(225)에 있어서, 우선 배향 면에 따르는 유전 상수의 차이의 발생에 대해서는 도 10 및 도 11과 관련하여 후술하도록 한다.In an embodiment, the ferroelectric layer 225 may include a metal oxide. The ferroelectric layer 225 may include, as an example, a metal oxide having a crystal structure of an orthorhombic system. As an example, hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination thereof may be included. In an embodiment, the ferroelectric layer 225 may include at least one dopant. The dopant is, for example, carbon (C), silicon (Si), magnesium (Mg), aluminum (Al), yttrium (Y), nitrogen (N), germanium (Ge), tin (Sn), strontium (Sr). ), lead (Pb), calcium (Ca), barium (Ba), titanium (Ti), gadolinium (Gd), lanthanum (La), or a combination thereof. As an example, the dopant may be included in the crystal lattice so that the ferroelectric layer 225 maintains an orthorhombic crystal structure, thereby stabilizing the ferroelectric properties of the ferroelectric layer 225. In one embodiment, the ferroelectric layer 225 is a hafnium oxide layer having a preferred orientation surface of (111), and may have a dielectric constant of about 20 to 30. Compared to the comparative example ferroelectric layer 125 having a (001) preferred orientation plane with a dielectric constant of about 40, the ferroelectric layer 225 having a preferred orientation plane of (111) had a relatively small dielectric constant. Can have. In the ferroelectric layer 225, first, the occurrence of a difference in dielectric constant according to the alignment plane will be described later with reference to FIGS. 10 and 11.

강유전층(225) 상에 게이트 전극층(235)이 배치될 수 있다. 게이트 전극층(235)은 전도성 물질을 포함할 수 있다. 게이트 전극층(235)는 일 예로서, 티타늄질화물(TiN), 백금(Pt), 인듐주석산화물(indium tin oxide) 또는 이들의 둘이상의 조합을 포함할 수 있다. A gate electrode layer 235 may be disposed on the ferroelectric layer 225. The gate electrode layer 235 may include a conductive material. The gate electrode layer 235 may include, for example, titanium nitride (TiN), platinum (Pt), indium tin oxide, or a combination of two or more thereof.

일 실시 예에 있어서, 게이트 전극층(235)은 강유전층(225)과 실질적으로 동일한 결정학적(crystallographical) 우선 배향 면(preferred orientation plane)을 가질 수 있다. 일 예로서, 강유전층(225)이 (111)의 우선 배향 면을 가질 때, 게이트 전극층(235)도 (111)의 우선 배향 면을 가질 수 있다.In an embodiment, the gate electrode layer 235 may have substantially the same crystallographical preferred orientation plane as the ferroelectric layer 225. As an example, when the ferroelectric layer 225 has a preferential alignment surface of (111), the gate electrode layer 235 may also have a preferential alignment surface of (111).

게이트 전극층(235)의 양단에 위치하는 기판(201)에 소스 영역(240) 및 드레인 영역(250)이 각각 배치될 수 있다. 소스 영역(240) 및 드레인 영역(250)은 기판(201)과 서로 다른 유형의 도펀트로 도핑된 기판(201)의 영역일 수 있다. 일 예로서, 기판(201)이 p형으로 도핑된 경우, 소스 영역(240) 및 드레인 영역(250)은 n형으로 도핑될 수 있다. The source region 240 and the drain region 250 may be respectively disposed on the substrate 201 positioned at both ends of the gate electrode layer 235. The source region 240 and the drain region 250 may be regions of the substrate 201 doped with a different type of dopant than the substrate 201. As an example, when the substrate 201 is doped with a p-type, the source region 240 and the drain region 250 may be doped with an n-type.

도 8 및 도 9는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(20)에서, 소정의 잔류 분극을 구비하는 강유전층(225)을 개략적으로 설명하는 모식도이다. 도 10 및 도 11은 본 개시의 일 실시 예에 따르는 강유전층(225)의 분극축(AX2) 및 잔류 분극(Pr, -Pr)을 개략적으로 설명하는 모식도이다. 구체적으로, 도 10은 도 8에 도시되는 강유전층(225)의 잔류 분극(Pr) 상태를 나타내며, 도 11은 도 9에 도시되는 강유전층(225)의 잔류 분극(-Pr) 상태를 나타낸다.8 and 9 are schematic diagrams schematically illustrating a ferroelectric layer 225 having a predetermined residual polarization in the ferroelectric semiconductor device 20 according to an embodiment of the present disclosure. 10 and 11 are schematic diagrams schematically illustrating a polarization axis AX2 and residual polarizations Pr and -Pr of the ferroelectric layer 225 according to an embodiment of the present disclosure. Specifically, FIG. 10 shows a state of residual polarization (Pr) of the ferroelectric layer 225 shown in FIG. 8, and FIG. 11 shows a state of residual polarization (-Pr) of the ferroelectric layer 225 shown in FIG. 9.

도 8을 참조하면, 강유전층(225)은 제1 잔류 분극(Pr)을 구비할 수 있다. 도 7 및 도 8을 함께 참조하면, 제1 잔류 분극(Pr)은 게이트 전극층(225)으로부터 기판(201) 방향으로의 분극 배향을 가질 수 있다. 또한, 제1 잔류 분극(Pr)은 양의 전하 및 음의 전하를 가지는 한 쌍의 다이폴(diple)(225h, 225e)을 생성할 수 있다. Referring to FIG. 8, the ferroelectric layer 225 may have a first residual polarization Pr. 7 and 8, the first residual polarization Pr may have a polarization orientation from the gate electrode layer 225 to the substrate 201. In addition, the first residual polarization Pr may generate a pair of dipoles 225h and 225e having positive and negative charges.

도 8 및 도 10을 함께 참조하면, 강유전층(225)은 기판(201)의 표면(s1)에 수직인 방향(D2)에 대하여 소정의 각도(θ)로 경사진 방향으로 배열되는 분극축(AX2)을 구비할 수 있다. 이에 따라, 제1 잔류 분극(Pr)은 분극축(AX2)에 평행한 방향으로 배열될 수 있다. Referring to FIGS. 8 and 10 together, the ferroelectric layer 225 is a polarization axis arranged in a direction inclined at a predetermined angle θ with respect to a direction D2 perpendicular to the surface s1 of the substrate 201. AX2) can be provided. Accordingly, the first residual polarization Pr may be arranged in a direction parallel to the polarization axis AX2.

일 실시 예에 있어서, 강유전성 반도체 소자(20)의 기판(201)은 (001)의 우선 배향 면을 가지는 실리콘 기판이며, 강유전층(225)은 (111)의 결정학적 우선 배향 면을 가지는 하프늄 산화물층일 수 있다. 강유전층(225)의 분극축(AX2)은 우선 배향 면에 수직인 방향, 즉, [111] 방향으로 배열될 수 있으며, 결과적으로, 제1 잔류 분극(Pr)은 [111] 방향으로 배열될 수 있다. 한편, 도 7, 도 8 및 도 10을 함께 참조하면, 채널층(205)으로 전자를 유도하는 기능은, 제1 잔류 분극(Pr) 중 기판(201)에 수직인 방향의 성분(Prg)이 수행할 수 있다. 즉, 채널층(205)으로 전자를 유도하는 상기 수직 방향의 성분(Prg)의 크기는, (Pr의 절대치)* cosθ로 계산될 수 있다. 즉, 본 실시 예의 경우, 채널층(205)으로 실질적으로 전자를 유도하는 잔류 분극 성분(Prg)의 크기는, 도 5에서와 같이 잔류 분극이 기판의 표면에 수직이 방향으로 배열될 때, 즉 잔류 분극이 [001]으로 배향될 때와 비교하여, 감소할 수 있다.In one embodiment, the substrate 201 of the ferroelectric semiconductor device 20 is a silicon substrate having a (001) preferred orientation surface, and the ferroelectric layer 225 is a hafnium oxide having a (111) crystallographic preferred orientation plane. It can be a layer. The polarization axis AX2 of the ferroelectric layer 225 may first be arranged in a direction perpendicular to the alignment plane, that is, in the [111] direction, and as a result, the first residual polarization Pr may be arranged in the [111] direction. I can. On the other hand, referring to FIGS. 7, 8 and 10 together, the function of inducing electrons to the channel layer 205 is a component Prg in a direction perpendicular to the substrate 201 among the first residual polarizations Pr. Can be done. That is, the size of the vertical component Prg that induces electrons to the channel layer 205 may be calculated as (absolute value of Pr) * cosθ. That is, in the case of the present embodiment, the size of the residual polarization component Prg that substantially induces electrons into the channel layer 205 is when the residual polarization is arranged in a direction perpendicular to the surface of the substrate, that is, Compared to when the residual polarization is oriented to [001], it can be reduced.

마찬가지로, 도 9를 참조하면, 강유전층(225)은 제2 잔류 분극(-Pr)을 구비할 수 있다. 도 7 및 도 9를 함께 참조하면, 제2 잔류 분극(-Pr)은 기판(201)으로부터 게이트 전극층(235) 방향으로의 분극 배향을 가질 수 있다. 또한, 제2 잔류 분극(-Pr)은 양의 전하 및 음의 전하를 가지는 한 쌍의 다이폴(diple)(225h, 225e)을 생성할 수 있다. Similarly, referring to FIG. 9, the ferroelectric layer 225 may have a second residual polarization (-Pr). 7 and 9, the second residual polarization (-Pr) may have a polarization orientation from the substrate 201 to the gate electrode layer 235. In addition, the second residual polarization (-Pr) may generate a pair of dipoles 225h and 225e having positive and negative charges.

도 9 및 도 11을 함께 참조하면, 강유전층(225)은 기판(201)의 표면(s1)에 수직인 방향(-D2)에 대하여 소정의 각도(θ)로 경사진 방향으로 배열되는 분극축(AX2)을 구비할 수 있다. 이에 따라, 제2 잔류 분극(-Pr)은 분극축(AX2)에 평행한 방향으로 배열될 수 있다. 9 and 11 together, the ferroelectric layer 225 is a polarization axis arranged in a direction inclined at a predetermined angle θ with respect to a direction (-D2) perpendicular to the surface s1 of the substrate 201 (AX2) can be provided. Accordingly, the second residual polarization (-Pr) may be arranged in a direction parallel to the polarization axis AX2.

상술한 바와 같이, 기판(201)은 (001)의 우선 배향 면을 가지는 실리콘 기판이고 강유전층(225)이 (111)의 결정학적 우선 배향 면을 가지는 하프늄 산화물층일 때, 강유전층(225)의 분극축(AX2)은 상기 우선 배향 면에 수직인 [111] 방향으로 배열될 수 있으며, 결과적으로, 제2 잔류 분극(-Pr)은 [111] 방향으로 배열될 수 있다. 한편, 도 7, 도 9 및 도 11을 함께 참조하면, 채널층(205)으로부터 전자를 축출하는 기능은, 제2 잔류 분극(-Pr) 중 기판(201)의 표면(S1)에 수직인 방향의 성분(-Prg)이 수행할 수 있다. 즉, 채널층(205)으로 전자를 축출하는 상기 수직 방향의 성분(-Prg)의 크기는, (-Pr의 절대치)* cosθ로 계산될 수 있다. 즉, 본 실시 예의 경우, 채널층(205)으로 실질적으로 전자를 축출하는 잔류 분극 성분(-Prg)의 크기는, 도 6에서와 같이, 잔류 분극이 기판의 표면에 수직이 방향으로 배열될 때, 즉 상기 잔류 분극이 [001]으로 배열되는 경우보다, 감소할 수 있다.As described above, when the substrate 201 is a silicon substrate having a preferred orientation plane of (001) and the ferroelectric layer 225 is a hafnium oxide layer having a crystallographic preferred orientation plane of (111), the ferroelectric layer 225 The polarization axis AX2 may be arranged in the [111] direction perpendicular to the priority alignment plane, and as a result, the second residual polarization (-Pr) may be arranged in the [111] direction. Meanwhile, referring to FIGS. 7, 9 and 11 together, the function of extracting electrons from the channel layer 205 is a direction perpendicular to the surface S1 of the substrate 201 among the second residual polarizations (-Pr). The component of (-Prg) can perform. That is, the size of the vertical component (-Prg) that extracts electrons to the channel layer 205 may be calculated as (absolute value of -Pr) * cosθ. That is, in the case of this embodiment, the size of the residual polarization component (-Prg) that substantially extracts electrons to the channel layer 205 is, as shown in FIG. 6, when the residual polarization is arranged in a direction perpendicular to the surface of the substrate. That is, compared to the case where the residual polarization is arranged in [001], it can be reduced.

도 12는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자(20)의 강유전층(225)의 보정된(corrected) 히스테리시스 루프(2000)를 개략적으로 나타내는 도면이다. 일 실시 예에 있어서, 강유전성 반도체 소자(20)의 구성은 도 1 내지 도 6과 관련하여 상술한 강유전성 반도체 소자(10)의 구성과 비교할 때, 강유전층(225)의 우선 배향 면이, 강유전층(125)의 우선 배향 면과 서로 차별된다는 것을 제외하고는 실질적으로 동일할 수 있다. 즉, 강유전층(125)과 강유전층(225)은 실질적으로 동일한 두께를 가지는 하프늄 산화물층일 수 있다. 다만, 강유전층(225)은 (111)의 우선 배향 면을 가지는 반면에, 강유전층(125)는 (001)의 우선 배향 면을 가질 수 있다. 히스테리시스 루프(2000)는 도 7 내지 도 11과 관련하여 상술한 강유전층(225)의 분극 특성 중에서, 기판(201)의 표면(S1)에 수직인 방향으로 작용하는 분극 성분을 나타내도록 보정한 그래프이다.12 is a diagram schematically illustrating a corrected hysteresis loop 2000 of the ferroelectric layer 225 of the ferroelectric semiconductor device 20 according to an embodiment of the present disclosure. In one embodiment, the configuration of the ferroelectric semiconductor device 20 is compared with the configuration of the ferroelectric semiconductor device 10 described above with respect to FIGS. 1 to 6, the preferred orientation surface of the ferroelectric layer 225 is the ferroelectric layer It may be substantially the same except that it is different from each other with the preferred orientation plane of (125). That is, the ferroelectric layer 125 and the ferroelectric layer 225 may be hafnium oxide layers having substantially the same thickness. However, the ferroelectric layer 225 may have a preferred orientation plane of (111), while the ferroelectric layer 125 may have a preferred orientation plane of (001). The hysteresis loop 2000 is a graph corrected to show a polarization component acting in a direction perpendicular to the surface S1 of the substrate 201 among the polarization characteristics of the ferroelectric layer 225 described above with respect to FIGS. 7 to 11 to be.

도 12의 히스테리시스 루프(2000)를 참조하면, 강유전층(225)은 제1 및 제2 보정(corrected) 잔류 분극(Pr1, -Pr1), 제1 및 제2 보정(corrected) 항전계(Ec1, -Ec1), 및 제1 및 제2 보정(corrected) 포화 전계(Es1, -Es1)를 가질 수 있다. 제1 및 제2 보정 잔류 분극(Pr1, -Pr1)은 도 10 및 도 11과 관련하여 상술한, 제1 및 제2 잔류 분극(Pr, -Pr) 중 기판(205)의 표면에 수직인 성분(Prg, -Prg)일 수 있다. 즉, 제1 보정 잔류 분극(Pr1)은 (Pr의 절대치)* cosθ에 대응되며, 제2 보정 잔류 분극(-Pr1)은 (-Pr의 절대치)* cosθ에 대응될 수 있다.Referring to the hysteresis loop 2000 of FIG. 12, the ferroelectric layer 225 includes first and second corrected residual polarizations Pr1 and -Pr1, and first and second corrected coercive fields Ec1, -Ec1), and first and second corrected saturated electric fields Es1 and -Es1. The first and second corrected residual polarizations Pr1 and -Pr1 are components perpendicular to the surface of the substrate 205 among the first and second residual polarizations Pr and -Pr described above with respect to FIGS. 10 and 11 May be (Prg, -Prg). That is, the first corrected residual polarization Pr1 may correspond to (absolute value of Pr) * cosθ, and the second corrected residual polarization (-Pr1) may correspond to (absolute value of -Pr) * cosθ.

한편, 제1 및 제2 보정 항전계(Ec1, -Ec1)는, 각각 도 10 및 도 11에서, 제1 및 제2 잔류 분극(Pr, -Pr) 중 기판(201)에 수평인 성분에 각각 대응될 수 있다. 즉, 제1 보정 항전계(Ec1)는 (Pr의 절대치)* sinθ 에 대응되며, 제2 보정 항전계(Ec2)는 (-Pr의 절대치)* sinθ에 대응될 수 있다. Meanwhile, the first and second corrected coercive fields Ec1 and -Ec1 are respectively applied to components horizontal to the substrate 201 of the first and second residual polarizations Pr and -Pr in FIGS. 10 and 11, respectively. Can correspond. That is, the first corrected coercive field Ec1 may correspond to (absolute value of Pr) * sinθ, and the second corrected coercive field Ec2 may correspond to (absolute value of -Pr) * sinθ.

따라서, 도 12에 도시되는 강유전층(225)의 히스테리시스 루프(2000)를 강유전층(125)의 히스테리시스 루프(1000)와 비교할 때, 강유전층(225)의 제1 및 제2 잔류 분극(Pr1, -Pr1)의 크기는 강유전층(125)의 제1 및 제2 잔류 분극(Pr0, -Pr0)의 크기보다 작을 수 있다. 반면에, 강유전층(225)의 제1 및 제2 항전계(Ec1, -Ec1)의 크기는 강유전층(125)의 제1 및 제2 항전계(Ec0, -Ec0)의 크기보다 클 수 있다. 다시 말하면, 강유전층(225)은, 기판(201)의 표면에 수직인 방향으로 잔류 분극이 배열되는 강유전층(125)과 대비하여, 상대적으로 작은 절대치의 잔류 분극과, 상대적으로 큰 절대치의 항전계를 가질 수 있다.Therefore, when comparing the hysteresis loop 2000 of the ferroelectric layer 225 shown in FIG. 12 with the hysteresis loop 1000 of the ferroelectric layer 125, the first and second residual polarizations (Pr1, The size of -Pr1) may be smaller than the size of the first and second residual polarizations Pr0 and -Pr0 of the ferroelectric layer 125. On the other hand, the sizes of the first and second coercive fields Ec1 and -Ec1 of the ferroelectric layer 225 may be larger than the sizes of the first and second coercive fields Ec0 and -Ec0 of the ferroelectric layer 125. . In other words, compared to the ferroelectric layer 125 in which the residual polarization is arranged in a direction perpendicular to the surface of the substrate 201, the ferroelectric layer 225 has a relatively small residual polarization and a relatively large absolute value. It can have an electric field.

그 결과, (제1 잔류 분극(Pr1)의 크기)/(제1 항전계(Ec1)의 크기)의 비 또는 제2 잔류 분극(-Pr1)의 크기)/(제2 항전계(-Ec1)의 크기)의 비에 비례하는 강유전층(225)의 유전 상수는, (제1 잔류 분극(Pr0)의 크기)/(제1 항전계(Ec0)의 크기)의 비 또는 제2 잔류 분극(-Pr0)의 크기)/(제2 항전계(-Ec0)의 크기)의 비에 비례하는 강유전층(125)의 유전 상수보다 작을 수 있다. 즉, 우선 배향 면을 제외하고는 서로 동일한 물성의 강유전층(125) 및 강유전층(225)에 있어서, 강유전층(225)은, 기판(201)의 표면에 수직인 방향으로 배열되는 잔류 분극을 가지는 강유전층(125)와 대비하여, 상대적으로 작은 유전 상수를 가질 수 있다. As a result, the ratio of (the size of the first residual polarization (Pr1))/(the size of the first coercive electric field (Ec1)) or the size of the second residual polarization (-Pr1))/(the second coercive electric field (-Ec1) The dielectric constant of the ferroelectric layer 225 proportional to the ratio of (the size of) is the ratio of (the size of the first residual polarization (Pr0))/(the size of the first coercive field (Ec0)) or the second residual polarization (- It may be smaller than the dielectric constant of the ferroelectric layer 125 in proportion to a ratio of the size of Pr0)/(the size of the second coercive field (-Ec0)). That is, in the ferroelectric layer 125 and the ferroelectric layer 225 of the same physical properties except for the first orientation plane, the ferroelectric layer 225 is a residual polarization arranged in a direction perpendicular to the surface of the substrate 201. Compared to the ferroelectric layer 125, the branches may have a relatively small dielectric constant.

다시 말하면, 도 12에 도시되는 바와 같이, 강유전층(225)인 하프늄 산화물층이 (111)의 우선 배향 면을 가지도록 제어하는 경우, 제1 및 제2 잔류 분극(Pr1, -Pr1)의 크기는 도 2에서 강유전층(125)이 (001)의 우선 배향 면을 가지도록 제어하는 경우와 대비하여 감소하며, 반면에, 제1 및 제2 항전계(Ec1, -Ec1)의 크기는 도 2에서 강유전층(125)이 (001)의 우선 배향 면을 가지도록 제어하는 경우와 대비하여 증가할 수 있다. 그 결과, 본 실시 예에서 강유전층(225)의 유전 상수가 효과적으로 감소할 수 있다. 일 예로서, 도 3 내지 도 6에서와 같이, 분극축(AX1)이 기판(101)의 표면(S0)에 수직인 강유전 하프늄 산화물층(125)이 약 40의 유전 상수를 가지는 반면에, 도 8 내지 도 11에서와 같이, 분극축(AX2)이 기판(201)의 표면(S1)에 대해 소정의 각도(θ)로 경사진 방향으로 배열되는 강유전 하프늄 산화물층(225)은 기판(201)의 표면(S1)에 수직 방향으로 전계가 인가될 때, 약 20 내지 30의 유전 상수를 가질 수 있다. 그 결과, 도 7에 도시되는 바와 같이, 계면 절연층(215)과 강유전층(225)이 전기적 직렬 연결되도록 배치되는 강유전성 반도체 소자(20)에서, 기판(201)과 게이트 전극층(235) 사이에 전압이 인가될 때, 계면 절연층(215)과 강유전층(225) 중 계면 절연층(215)에 인가되는 전계의 크기를 효과적으로 감소시킬 수 있다. In other words, as shown in FIG. 12, when the hafnium oxide layer, which is the ferroelectric layer 225, is controlled to have a preferential orientation surface of (111), the magnitudes of the first and second residual polarizations Pr1, -Pr1 In FIG. 2, compared to the case in which the ferroelectric layer 125 is controlled to have a (001) preferential orientation plane, the magnitudes of the first and second coercive fields Ec1 and -Ec1 in FIG. 2 In comparison with the case where the ferroelectric layer 125 is controlled to have a (001) preferred orientation surface, it may increase. As a result, in this embodiment, the dielectric constant of the ferroelectric layer 225 can be effectively reduced. As an example, as shown in FIGS. 3 to 6, while the ferroelectric hafnium oxide layer 125 in which the polarization axis AX1 is perpendicular to the surface S0 of the substrate 101 has a dielectric constant of about 40, FIG. As shown in 8 to 11, the ferroelectric hafnium oxide layer 225 arranged in a direction in which the polarization axis AX2 is inclined at a predetermined angle θ with respect to the surface S1 of the substrate 201 is the substrate 201 When an electric field is applied in a direction perpendicular to the surface S1 of, the dielectric constant may be about 20 to 30. As a result, as shown in FIG. 7, in the ferroelectric semiconductor device 20 disposed so that the interfacial insulating layer 215 and the ferroelectric layer 225 are electrically connected in series, between the substrate 201 and the gate electrode layer 235 When a voltage is applied, the magnitude of the electric field applied to the interfacial insulating layer 215 among the interfacial insulating layer 215 and the ferroelectric layer 225 can be effectively reduced.

도 13 내지 도 15는 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자의 제조 방법을 개략적으로 나타내는 단면도이다. 도 13을 참조하면, 기판(201)을 준비한다. 기판(201)은 일 예로서, 반도체 물질을 포함할 수 있다. 기판(201)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 또는 실리콘 게르마늄(SiGe) 기판과 같은 반도체 기판일 수 있다. 기판(201)은 도핑되어 전도성을 가질 수 있다. 일 예로서, 기판(101)은 p형의 도펀트에 의해 도핑될 수 있다. 기판(201)은 (001)의 우선 배향 면을 가지는 실리콘 기판일 수 있다.13 to 15 are cross-sectional views schematically illustrating a method of manufacturing a ferroelectric semiconductor device according to an embodiment of the present disclosure. 13, a substrate 201 is prepared. The substrate 201 may include, for example, a semiconductor material. The substrate 201 is a semiconductor substrate such as a silicon (Si) substrate, a gallium arsenide (GaAs) substrate, an indium phosphide (InP) substrate, a germanium (Ge) substrate, or a silicon germanium (SiGe) substrate. I can. The substrate 201 may be doped to have conductivity. As an example, the substrate 101 may be doped with a p-type dopant. The substrate 201 may be a silicon substrate having a (001) preferred orientation surface.

이어서, 기판(201) 상에 계면 절연막(210)을 형성한다. 계면 절연막(210)은 비정질 구조를 가질 수 있다. 계면 절연막(210)은 일 예로서, 실리콘 산화물, 또는 실리콘 산질화물을 포함할 수 있다. 일 예로서, 기판(201)이 실리콘 기판일 경우, 계면 절연막(210)은 실리콘 산화물막, 또는 실리콘산질화물막일 수 있다. 계면 절연막(210)은 일 예로서, 0 초과 1 nm 이하의 두께로 형성될 수 있다. 계면 절연막(210)은 일 예로서, 산화법, 화학기상증착법, 또는 원자층 증착법에 의해 형성될 수 있다.Subsequently, an interfacial insulating film 210 is formed on the substrate 201. The interfacial insulating layer 210 may have an amorphous structure. The interfacial insulating layer 210 may include, for example, silicon oxide or silicon oxynitride. As an example, when the substrate 201 is a silicon substrate, the interfacial insulating layer 210 may be a silicon oxide layer or a silicon oxynitride layer. The interfacial insulating layer 210 may be formed to have a thickness of greater than 0 and less than or equal to 1 nm. The interfacial insulating layer 210 may be formed by, for example, an oxidation method, a chemical vapor deposition method, or an atomic layer deposition method.

이어서, 계면 절연막(210) 상에 강유전성 물질막(220)을 형성한다. 강유전성 물질막(220)은 비정질 상태를 가질 수 있다. 강유전성 물질막(220)은 후술하는 결정화 열처리 이전에는 강유전 특성을 가지지 않을 수 있다. 강유전성 물질막(220)은 일 예로서, 하프늄 산화물, 지르코늄 산화물, 하프늄지르코늄 산화물, 또는 이들의 조합을 포함할 수 있다. 강유전성 물질막(220)은 일 예로서, 화학기상증착법 또는 원자층 증착법에 의해 형성될 수 있다. Subsequently, a ferroelectric material layer 220 is formed on the interface insulating layer 210. The ferroelectric material layer 220 may have an amorphous state. The ferroelectric material layer 220 may not have ferroelectric properties before crystallization heat treatment, which will be described later. The ferroelectric material layer 220 may include, for example, hafnium oxide, zirconium oxide, hafnium zirconium oxide, or a combination thereof. The ferroelectric material layer 220 may be formed by, for example, a chemical vapor deposition method or an atomic layer deposition method.

일 실시 예에 있어서, 강유전성 물질막(220)은 적어도 하나의 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 탄소(C), 실리콘(Si), 마그네슘(Mg), 알루미늄(Al), 이트륨(Y), 질소(N), 게르마늄(Ge), 주석(Sn), 스트론튬(Sr), 납(Pb), 칼슘(Ca), 바륨(Ba), 티타늄(Ti), 가돌리늄(Gd), 란타넘(La) 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 상기 도펀트는 화학기상증착법 또는 원자층 증착법 등에 의해 강유전성 물질막(220)이 형성될 때, 강유전성 물질막(220)의 내부에 주입될 수 있다. 강유전성 물질막(220)은 약 5 내지 10 nm의 두께로 형성될 수 있다.In an embodiment, the ferroelectric material layer 220 may include at least one dopant. The dopant is, for example, carbon (C), silicon (Si), magnesium (Mg), aluminum (Al), yttrium (Y), nitrogen (N), germanium (Ge), tin (Sn), strontium (Sr). ), lead (Pb), calcium (Ca), barium (Ba), titanium (Ti), gadolinium (Gd), lanthanum (La), or a combination thereof. In an embodiment, when the ferroelectric material layer 220 is formed by chemical vapor deposition or atomic layer deposition, the dopant may be injected into the ferroelectric material layer 220. The ferroelectric material layer 220 may be formed to a thickness of about 5 to 10 nm.

이어서, 강유전성 물질막(220) 상에 게이트 전극막(230)을 형성한다. 게이트 전극막(230)은 전도성 물질을 포함할 수 있다. 일 실시 예에 있어서, 게이트 전극막(230)는 티타늄질화물(TiN), 백금(Pt), 인듐주석산화물(indium tin oxide), 또는 이들의 조합을 포함할 수 있다. 일 실시 예에 있어서, 게이트 전극막(230)을 형성하는 단계는, 게이트 전극막(230)이 (111)의 결정학적 우선 배향 면을 가지도록 제어하는 단계를 포함할 수 있다. Subsequently, a gate electrode layer 230 is formed on the ferroelectric material layer 220. The gate electrode layer 230 may include a conductive material. In an embodiment, the gate electrode layer 230 may include titanium nitride (TiN), platinum (Pt), indium tin oxide, or a combination thereof. In an embodiment, the forming of the gate electrode layer 230 may include controlling the gate electrode layer 230 to have a crystallographic preferential alignment surface of (111).

도 14를 참조하면, 게이트 전극막(230)이 강유전성 물질층(220)을 덮은 상태에서, 비정질의 강유전성 물질막(220)에 대한 결정화 열처리를 진행한다. 그 결과, 강유전성 물질막(220)이 결정화되어 강유전 박막(222)으로 변환된다. 강유전 박막(222)은 사방정계의 결정 구조를 가지며, 강유전 특성을 가질 수 있다.Referring to FIG. 14, while the gate electrode layer 230 covers the ferroelectric material layer 220, a crystallization heat treatment is performed on the amorphous ferroelectric material layer 220. As a result, the ferroelectric material film 220 is crystallized and converted into a ferroelectric thin film 222. The ferroelectric thin film 222 has an orthorhombic crystal structure and may have ferroelectric properties.

일 실시 예에 있어서, 상기 결정화 단계는, 강유전 박막(222)이 게이트 전극막(230)의 우선 배향 면과 동일한 우선 배향 면을 가지도록 제어하는 단계를 포함할 수 있다. 일 예로서, 게이트 전극막(230)이 (111)의 우선 배향 면을 가지는 경우, 강유전 박막(222)도 (111)의 우선 배향 면을 가질 수 있다. In an embodiment, the crystallization may include controlling the ferroelectric thin film 222 to have the same priority alignment surface as that of the gate electrode layer 230. As an example, when the gate electrode layer 230 has a preferential alignment surface of (111), the ferroelectric thin film 222 may also have a preferential alignment surface of (111).

일 실시 예에 있어서, 상기 결정화 단계는, 강유전 박막(222)이 도 10 및 도 11과 관련하여 상술한 바와 같이, 기판(201)의 표면에 수직인 방향에 대해 소정의 각도로 경사진 방향으로 배열되는 분극축을 구비하도록 제어하는 단계를 포함할 수 있다.In an embodiment, in the crystallization step, the ferroelectric thin film 222 is inclined at a predetermined angle with respect to a direction perpendicular to the surface of the substrate 201, as described above with respect to FIGS. 10 and 11. It may comprise controlling to have the polarization axis arranged.

도 15를 참조하면, 기판(201) 상에서, 계면 절연막(210), 강유전 박막(220) 및 게이트 전극막(230)을 패터닝할 수 있다. 그 결과, 계면 절연층(215), 강유전층(225) 및 게이트 전극층(235)이 형성될 수 있다. 이어서, 상기 패터닝에 의해 노출되는 기판(201)의 부분을 선택적으로 도핑하여 소스 영역(240) 및 드레인 영역(250)을 형성할 수 있다. 일 실시 예로서, 상기 도핑 공정은 이온 주입 공정(I2)에 의해 진행될 수 있다. 기판(201)이 실리콘 기판 일 때, 소스 영역(240) 및 드레인 영역(250)은 n형의 도펀트로 도핑될 수 있다. 이때, 상기 실리콘 기판은 p형의 도펀트로 도핑될 수 있다. 상술한 공정을 진행하여, 본 개시의 일 실시 예에 따르는 강유전성 반도체 소자를 제조할 수 있다. Referring to FIG. 15, on a substrate 201, an interface insulating layer 210, a ferroelectric thin film 220, and a gate electrode layer 230 may be patterned. As a result, the interface insulating layer 215, the ferroelectric layer 225, and the gate electrode layer 235 may be formed. Subsequently, the source region 240 and the drain region 250 may be formed by selectively doping a portion of the substrate 201 exposed by the patterning. As an embodiment, the doping process may be performed by an ion implantation process (I 2 ). When the substrate 201 is a silicon substrate, the source region 240 and the drain region 250 may be doped with an n-type dopant. In this case, the silicon substrate may be doped with a p-type dopant. By performing the above-described process, a ferroelectric semiconductor device according to an embodiment of the present disclosure may be manufactured.

몇몇 다른 실시 예에 있어서, 도 12의 게이트 전극막(230)을 형성하는 단계는 게이트 전극막(230)의 결정 격자 상수를 제어하는 단계를 더 포함할 수 있다. 발명자에 따르면, 비정질의 강유전성 물질막(220) 상에 형성되는 결정질의 게이트 전극막(230)은, 동일 평면 상의 a축 및 b축, a축과 b축에 수직인 c축을 구비하는 좌표계 상의 결정 구조를 가질 수 있다. 이때, a축과 b축을 따라 형성되는 격자 상수가 각각 5.1에 가까울수록, 도 13의 결정화 열처리 이후에, 강유전 박막(222)은 기판(201)의 표면과 평행한 방향으로 배열되는 분극축을 가질 확률이 높아질 수 있다. 반면에, a축과 b축을 따라 형성되는 격자 상수가 각각 5.18에 가까울수록 도 13의 결정화 열처리 이후에, 강유전 박막(222)은 기판(201)의 표면과 비평행한 방향인 (101) 또는 (011)으로 배열되는 분극축을 가질 확률이 높아질 수 있다. 강유전 박막(222)이 (101) 또는 (011)으로 배열되는 분극축을 가질 경우, 강유전 박막(222)이 (001)으로 배열되는 분극축을 가지는 경우보다, 유전 상수를 감소시킬 수 있는 장점이 있다.In some other embodiments, forming the gate electrode layer 230 of FIG. 12 may further include controlling the crystal lattice constant of the gate electrode layer 230. According to the inventor, the crystalline gate electrode film 230 formed on the amorphous ferroelectric material film 220 is determined in a coordinate system having a-axis and b-axis on the same plane, and a c-axis perpendicular to the a-axis and b-axis. It can have a structure. At this time, as the lattice constants formed along the a-axis and b-axis are closer to 5.1, respectively, the probability that the ferroelectric thin film 222 has a polarization axis arranged in a direction parallel to the surface of the substrate 201 after the crystallization heat treatment in FIG. Can be high. On the other hand, as the lattice constants formed along the a-axis and b-axis are closer to 5.18, respectively, after the crystallization heat treatment of FIG. The probability of having a polarization axis arranged in) can be increased. When the ferroelectric thin film 222 has a polarization axis arranged in (101) or (011), compared to a case where the ferroelectric thin film 222 has a polarization axis arranged in (001), there is an advantage of reducing the dielectric constant.

상술한 바와 같이, 본 개시의 실시 예에 따르면, 강유전성 반도체 소자 내 강유전층의 잔류 분극의 크기를 조절함으로써 강유전층의 유전 상수의 크기를 효과적으로 제어할 수 있다. 구체적인 실시예로서, 상대적으로 낮은 유전상수를 가지는 계면 절연층과 상대적으로 높은 유전상수를 가지는 강유전층이 서로 전기적 직렬로 연결되는 회로 구성에서, 상기 강유전층의 잔류 분극의 크기를 감소시킴으로써, 상기 강유전층의 유전 상수를 효과적으로 감소시킬 수 있다. 이에 따라, 상기 계면 절연층과 상기 강유전층 사이의 캐피시턴스 차이를 감소시킬 수 있다. 상기 강유전층의 유전 상수가 감소함에 따라, 상기 회로에 전계가 인가될 때, 상기 계면 절연층에 집중되는 상기 전계의 크기를 감소시켜 상기 계면 절연층이 물리적 손상을 받거나, 상기 계면층에 원하지 않는 전하 트랩이 발생하는 것을 억제할 수 있다.As described above, according to an embodiment of the present disclosure, the size of the dielectric constant of the ferroelectric layer can be effectively controlled by adjusting the size of the residual polarization of the ferroelectric layer in the ferroelectric semiconductor device. As a specific embodiment, in a circuit configuration in which an interfacial insulating layer having a relatively low dielectric constant and a ferroelectric layer having a relatively high dielectric constant are electrically connected in series with each other, by reducing the size of the residual polarization of the ferroelectric layer, the ferroelectric The dielectric constant of the layer can be effectively reduced. Accordingly, a difference in capacitance between the interfacial insulating layer and the ferroelectric layer may be reduced. As the dielectric constant of the ferroelectric layer decreases, when an electric field is applied to the circuit, the size of the electric field concentrated in the interfacial insulating layer is reduced, so that the interfacial insulating layer is physically damaged, or unwanted It is possible to suppress the occurrence of charge traps.

결과적으로, 상기 강유전성 반도체 소자의 분극 보유 특성(retention) 또는 내구성(endurance)과 같은 동작 신뢰성을 향상시킬 수 있다.As a result, operation reliability such as polarization retention or endurance of the ferroelectric semiconductor device can be improved.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to the drawings and embodiments, those skilled in the art will variously modify and change the embodiments disclosed in the present application within the scope not departing from the technical spirit of the present application described in the following claims. You will understand that you can do it.

10 20: 강유전성 반도체 소자,
101 201: 기판, 115 215: 계면 절연층,
125 225: 강유전층, 135 235: 게이트 전극층,
140 240: 소스 영역, 150 250: 드레인 영역,
210: 계면 절연막, 220: 강유전성 물질막, 222: 강유전 박막,
230: 게이트 전극막. 10 20: ferroelectric semiconductor device,
101 201: substrate, 115 215: interfacial insulating layer,
125 225: ferroelectric layer, 135 235: gate electrode layer,
140 240: source region, 150 250: drain region,
210: interfacial insulating film, 220: ferroelectric material film, 222: ferroelectric thin film,
230: gate electrode film.

Claims (20)

실리콘 기판;
상기 실리콘 기판 상에 배치되고 실리콘을 포함하는 계면 절연층;
상기 계면 절연층 상에 배치되는 강유전층; 및
상기 강유전층 상에 배치되는 게이트 전극층을 포함하고,
상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향에 대하여 소정의 각도로 경사진 방향으로 배열되는 잔류 분극을 구비하는
강유전성 반도체 소자.
Silicon substrate;
An interface insulating layer disposed on the silicon substrate and including silicon;
A ferroelectric layer disposed on the interface insulating layer; And
A gate electrode layer disposed on the ferroelectric layer,
The ferroelectric layer has residual polarizations arranged in a direction inclined at a predetermined angle with respect to a direction perpendicular to the surface of the silicon substrate.
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향으로 배열되는 잔류 분극을 가지는 강유전층과 대비하여, 상대적으로 작은 유전 상수를 가지는
강유전성 반도체 소자.
The method of claim 1,
The ferroelectric layer has a relatively small dielectric constant compared to the ferroelectric layer having residual polarization arranged in a direction perpendicular to the surface of the silicon substrate.
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 강유전층은 20 내지 30의 유전 상수를 가지는
강유전성 반도체 소자.
The method of claim 1,
The ferroelectric layer has a dielectric constant of 20 to 30
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 강유전층은
하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중 적어도 하나를 포함하는
강유전성 반도체 소자.
The method of claim 1,
The ferroelectric layer is
Including at least one of hafnium oxide, zirconium oxide, and hafnium zirconium oxide
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향으로 배열되는 잔류 분극을 가지는 강유전층과 대비하여, 상대적으로 큰 절대치의 항전계를 가지는
강유전성 반도체 소자.
The method of claim 1,
The ferroelectric layer has a relatively large absolute coercive field compared to the ferroelectric layer having residual polarization arranged in a direction perpendicular to the surface of the silicon substrate.
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 강유전층은 (111)의 우선 배향 면을 가지는
강유전성 반도체 소자.
The method of claim 1,
The ferroelectric layer has a preferred orientation plane of (111)
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 게이트 전극층은 상기 강유전층과 실질적으로 동일한 결정학적(crystallographical) 우선 배향 면(preferred orientation plane)을 가지는
강유전성 반도체 소자.
The method of claim 1,
The gate electrode layer has a crystallographical preferred orientation plane substantially the same as the ferroelectric layer.
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 게이트 전극층은
티타늄질화물(TiN), 백금(Pt), 및 인듐주석산화물(indium tin oxide) 중에서 적어도 하나를 포함하는
강유전성 반도체 소자.
The method of claim 1,
The gate electrode layer is
Containing at least one of titanium nitride (TiN), platinum (Pt), and indium tin oxide
Ferroelectric semiconductor device.
 제1 항에 있어서,
상기 게이트 전극층의 양단에 인접한 상기 실리콘 기판에 각각 배치되는 소스 영역 및 드레인 영역을 포함하는
강유전성 반도체 소자.
The method of claim 1,
Including a source region and a drain region respectively disposed on the silicon substrate adjacent to both ends of the gate electrode layer
Ferroelectric semiconductor device.
 반도체 기판;
상기 반도체 기판 상에 배치되는 계면 절연층;
상기 계면 절연층 상에 배치되는 강유전층; 및
상기 강유전층 상에 배치되는 게이트 전극층을 포함하고,
상기 강유전층과 상기 게이트 전극층은 실질적으로 동일한 결정학적(crystallographical) 우선 배향 면(preferred orientation plane)을 가지는
강유전성 반도체 소자.
A semiconductor substrate;
An interface insulating layer disposed on the semiconductor substrate;
A ferroelectric layer disposed on the interface insulating layer; And
A gate electrode layer disposed on the ferroelectric layer,
The ferroelectric layer and the gate electrode layer have substantially the same crystallographical preferred orientation plane.
Ferroelectric semiconductor device.
 제10 항에 있어서,
상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향에 대하여 소정의 각도로 경사진 방향으로 배열되는 잔류 분극을 구비하는
강유전성 반도체 소자.
The method of claim 10,
The ferroelectric layer has residual polarizations arranged in a direction inclined at a predetermined angle with respect to a direction perpendicular to the surface of the silicon substrate.
Ferroelectric semiconductor device.
 제11 항에 있어서,
상기 강유전층은, 상기 실리콘 기판의 표면에 수직인 방향으로 배열되는 잔류 분극을 가질 때와 대비하여, 상대적으로 작은 유전 상수를 가지는
강유전성 반도체 소자.
The method of claim 11,
The ferroelectric layer has a relatively small dielectric constant compared to the case of having residual polarizations arranged in a direction perpendicular to the surface of the silicon substrate.
Ferroelectric semiconductor device.
 제10 항에 있어서,
상기 강유전층은 (111)의 우선 배향 면을 가지는
강유전성 반도체 소자.
The method of claim 10,
The ferroelectric layer has a preferred orientation plane of (111)
Ferroelectric semiconductor device.
 제10 항에 있어서,
상기 기판은 실리콘 기판이며,
상기 계면 절연층은 실리콘 산화물층 또는 실리콘 산질화물층이며,
상기 강유전층은 하프늄 산화물, 지르코늄 산화물, 및 하프늄지르코늄 산화물 중 적어도 하나를 포함하는
강유전성 반도체 소자.
The method of claim 10,
The substrate is a silicon substrate,
The interfacial insulating layer is a silicon oxide layer or a silicon oxynitride layer,
The ferroelectric layer includes at least one of hafnium oxide, zirconium oxide, and hafnium zirconium oxide.
Ferroelectric semiconductor device.
 실리콘 기판을 준비하는 단계;
상기 실리콘 기판 상에 실리콘을 포함하는 계면 절연막을 형성하는 단계;
상기 계면 절연막 상에 비정질의 강유전성 물질막을 형성하는 단계;
상기 비정질의 강유전성 물질막 상에 게이트 전극막을 형성하는 단계; 및
상기 비정질의 강유전성 물질막을 결정화시켜 강유전 박막으로 변환시키는 단계를 포함하되,
상기 결정화 단계는
상기 강유전 박막이 (111)의 우선 배향 면을 가지도록 제어하는 단계를 포함하는
강유전성 반도체 소자의 제조 방법.
Preparing a silicon substrate;
Forming an interface insulating film containing silicon on the silicon substrate;
Forming an amorphous ferroelectric material layer on the interface insulating layer;
Forming a gate electrode layer on the amorphous ferroelectric material layer; And
Including the step of crystallizing the amorphous ferroelectric material film and converting it into a ferroelectric thin film,
The crystallization step
Including the step of controlling the ferroelectric thin film to have a preferred orientation plane of (111)
A method of manufacturing a ferroelectric semiconductor device.
 제15 항에 있어서,
상기 결정화 단계는 상기 강유전 박막이 상기 실리콘 기판의 표면에 수직인 방향에 대하여 소정의 각도로 경사진 방향으로 배열되는 분극축을 구비하도록 제어하는 단계를 포함하는
강유전성 반도체 소자의 제조 방법.
The method of claim 15,
The crystallization step includes controlling the ferroelectric thin film to have a polarization axis arranged in a direction inclined at a predetermined angle with respect to a direction perpendicular to the surface of the silicon substrate.
A method of manufacturing a ferroelectric semiconductor device.
 제15 항에 있어서,
상기 게이트 전극막을 형성하는 단계는 상기 게이트 전극막이 (111)의 결정학적 우선 배향 면을 가지도록 하는 단계를 포함하는
강유전성 반도체 소자의 제조 방법.
The method of claim 15,
The forming of the gate electrode layer includes making the gate electrode layer have a (111) crystallographic preferential orientation surface.
A method of manufacturing a ferroelectric semiconductor device.
 제15 항에 있어서,
상기 결정화 단계는 상기 강유전 박막이 상기 게이트 전극막과 실질적으로 동일한 결정학적 우선 배향 면을 가지도록 제어하는 단계를 포함하는
강유전성 반도체 소자의 제조 방법.The method of claim 15,
The crystallization step includes controlling the ferroelectric thin film to have substantially the same crystallographic preferential orientation surface as the gate electrode layer.
A method of manufacturing a ferroelectric semiconductor device. 제15 항에 있어서,
상기 게이트 전극막은
티타늄질화물(TiN), 백금(Pt), 및 인듐주석산화물(indium tin oxide) 중 적어도 하나를 포함하는
강유전성 반도체 소자의 제조 방법.
The method of claim 15,
The gate electrode layer is
Containing at least one of titanium nitride (TiN), platinum (Pt), and indium tin oxide
A method of manufacturing a ferroelectric semiconductor device.
 제15 항에 있어서,
상기 실리콘 기판 상에서, 상기 계면 절연막, 상기 강유전 박막 및 상기 게이트 전극막을 패터닝하는 단계; 및
상기 패터닝에 의해 노출되는 상기 실리콘 기판의 부분을 선택적으로 도핑하여, 소스 영역 및 드레인 영역을 각각 형성하는 단계를 포함하는
강유전성 반도체 소자의 제조 방법.The method of claim 15,
Patterning the interface insulating film, the ferroelectric thin film, and the gate electrode film on the silicon substrate; And
Forming a source region and a drain region by selectively doping a portion of the silicon substrate exposed by the patterning
A method of manufacturing a ferroelectric semiconductor device.
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