KR20200111631A - Semiconductor Device and Fabrication Method thereof - Google Patents

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KR20200111631A
KR20200111631A KR1020200031493A KR20200031493A KR20200111631A KR 20200111631 A KR20200111631 A KR 20200111631A KR 1020200031493 A KR1020200031493 A KR 1020200031493A KR 20200031493 A KR20200031493 A KR 20200031493A KR 20200111631 A KR20200111631 A KR 20200111631A
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polysilicon layer
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polysilicon
semiconductor device
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첸-치 왕
여-양 왕
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헥사스 테크놀로지 코포레이션
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Abstract

According to the present invention, provided are a semiconductor device and a manufacturing method thereof. The semiconductor device includes: a substrate; first and second polysilicon layers placed on the substrate; a third polysilicon layer placed between the first and second polysilicon layers; a first separation membrane adjacent to the first to third polysilicon layers; a gate dielectric layer and a gate conductive layer placed in the third polysilicon layer; a second separation membrane placed on the third polysilicon layer and the gate conductive layer; a third separation membrane placed on the first and second separation membranes; a bit line via contact placed by penetrating the first to third separation membranes; and a conductive layer placed on the third separation membrane and the bit line via contact. The third polysilicon layer has an indented part between the first and second polysilicon layers. Therefore, the present invention is capable of improving the performance of a semiconductor device.

Description

반도체 장치 및 그 제조 방법{Semiconductor Device and Fabrication Method thereof}TECHNICAL FIELD [0001] A semiconductor device and a manufacturing method thereof

본 기재는 반도체 장치 및 그 제조 방법에 관한 것이다. The present description relates to a semiconductor device and a method of manufacturing the same.

반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치의 두 범주로 분류될 수 있다. DRAM(dynamic random access memory) 셀과 같은 휘발성 메모리 셀은 트랜지스터와 커패시터를 포함할 수 있다(즉, 1T1C). 커패시터는 충전되거나 방전될 수 있으며, 이 두 상태는 비트의 두 가지 값, 즉, 0과 1로 표시된다. 트랜지스터는 한 쌍의 소스/드레인 영역 사이의 채널 영역과 채널 영역을 통해 소스/드레인 영역을 서로 전기적으로 연결하도록 구성된 게이트를 포함할 수 있다. Semiconductor memory devices can be classified into two categories: volatile memory devices and nonvolatile memory devices. Volatile memory cells, such as dynamic random access memory (DRAM) cells, may include transistors and capacitors (ie, 1T1C). Capacitors can be charged or discharged, and these two states are represented by two values of the bit: 0 and 1. The transistor may include a channel region between a pair of source/drain regions and a gate configured to electrically connect the source/drain regions to each other through the channel region.

본 발명은 반도체 장치의 밀도 및 성능을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다. The present invention provides a semiconductor device capable of improving the density and performance of the semiconductor device and a method of manufacturing the same.

본 기재의 일부 실시예에 따라, 반도체 장치를 형성하는 방법은 하기의 단계를 포함한다. 제1 폴리실리콘층, 질화규소층, 및 제2 폴리실리콘층의 스택(stack)이 형성된다. 상기 스택을 관통하는 제1 트렌치(trench)가 형성된다. 여기서, 상기 제1 트렌치는 평면도 상에서 보았을 때 S자로 이어진 형상이다. 상기 제1 트렌치의 제1 분리막이 채워진다. 상기 스택을 관통하는 제2 트렌치가 형성되어 상기 제1 폴리실리콘층, 상기 질화규소층, 및 상기 제2 폴리실리콘층의 측벽을 노출한다. 상기 질화규소층을 제거하여 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 리세스(recess)를 형성한다. 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층의 측벽이 도핑되어 소스단 접점(source terminal contact)과 드레인단 접점(drain terminal contact)을 정의한다. 제3 폴리실리콘층이 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상에 그리고 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이의 리세스에 형성되어 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이의 상기 제3 폴리실리콘층이 오목부를 포함하도록 한다. 상기 오목부가 도핑 되어 소스 영역과 드레인 영역을 정의한다. 상기 오목부의 내측이 도핑 되어 웰(well) 영역을 정의하고, 상기 웰 영역은 벌크(bulk)의 역할을 한다. 상기 벌크는 상기 제1 트렌치를 대향한다. 상기 오목부가 도핑 되어 채널 영역을 정의하고, 상기 오목부는 메모리 장치의 주요부로 정의된다. 게이트 유전층이 상기 제3 폴리실리콘층 상에 형성된다. 게이트 도전층이 상기 게이트 유전층 상에 형성되고, 상기 게이트 도전층은 워드라인(word line)으로 정의된다. 상기 리세스 내의 게이트 도전층은 상기 제2 트렌치를 대향하는 게이트 역할을 한다. 제2 분리막이 상기 게이트 도전층 상에 형성된다. In accordance with some embodiments of the present disclosure, a method of forming a semiconductor device includes the following steps. A stack of a first polysilicon layer, a silicon nitride layer, and a second polysilicon layer is formed. A first trench is formed through the stack. Here, the first trench has an S shape when viewed from a plan view. The first separator of the first trench is filled. A second trench penetrating the stack is formed to expose sidewalls of the first polysilicon layer, the silicon nitride layer, and the second polysilicon layer. The silicon nitride layer is removed to form a recess between the first polysilicon layer and the second polysilicon layer. Sidewalls of the first polysilicon layer and the second polysilicon layer are doped to define a source terminal contact and a drain terminal contact. A third polysilicon layer is formed on the first polysilicon layer and the second polysilicon layer, and in a recess between the first polysilicon layer and the second polysilicon layer to form the first polysilicon layer and the second polysilicon layer. The third polysilicon layer between the second polysilicon layers includes a recess. The concave portion is doped to define a source region and a drain region. The inside of the recess is doped to define a well region, and the well region serves as a bulk. The bulk faces the first trench. The concave portion is doped to define a channel region, and the concave portion is defined as a main portion of the memory device. A gate dielectric layer is formed on the third polysilicon layer. A gate conductive layer is formed on the gate dielectric layer, and the gate conductive layer is defined as a word line. The gate conductive layer in the recess serves as a gate facing the second trench. A second separation layer is formed on the gate conductive layer.

본 기재의 일부 실시예에 따라, 상기 방법은 하기의 단계를 더 포함한다. 제3 분리막이 상기 스택 상에 형성된다. 비트라인 비아 컨택트(bit line via contact)가 상기 제1 분리막과 상기 제3 분리막을 통하여 형성된다. 도전층이 상기 비트라인 비아 컨택트 상에 형성되고, 상기 도전층은 비트라인으로 정의된다. According to some embodiments of the present disclosure, the method further includes the following steps. A third separator is formed on the stack. A bit line via contact is formed through the first separator and the third separator. A conductive layer is formed on the bit line via contact, and the conductive layer is defined as a bit line.

본 기재의 일부 실시예에 따라, 상기 방법은 하기의 단계를 더 포함한다. 제4 분리막이 상기 도전층 상에 형성된다. 커패시터 랜딩 패드(capacitor landing pad)가 상기 제4 분리막, 상기 도전층, 및 상기 제3 분리막을 통해 형성된다. According to some embodiments of the present disclosure, the method further includes the following steps. A fourth separator is formed on the conductive layer. A capacitor landing pad is formed through the fourth separator, the conductive layer, and the third separator.

본 기재의 일부 실시예에 따라, 상기 방법은 하기의 단계를 더 포함한다. 제5 분리막이 상기 커패시터 랜딩 패드 및 상기 제4 분리막 상에 형성된다. 하부 전극판, 고 유전상수(high-k) 유전층, 및 상부 전극판이 상기 제5 분리막 내에 순차적으로 형성된다. According to some embodiments of the present disclosure, the method further includes the following steps. A fifth separator is formed on the capacitor landing pad and the fourth separator. A lower electrode plate, a high-k dielectric layer, and an upper electrode plate are sequentially formed in the fifth separator.

본 기재의 일부 실시예에 따라, 상기 제2 분리막의 길이 방향은 상기 제1 분리막의 길이 방향과 평행하다. According to some embodiments of the present disclosure, the length direction of the second separation membrane is parallel to the length direction of the first separation membrane.

본 기재의 일부 실시예에 따라, 상기 제3 폴리실리콘층은 상기 오목부에 연결된 제1 부분과 제2 부분을 더 포함하고, 상기 제1 부분과 상기 제2 부분은 각각 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상에 있다. According to some embodiments of the present disclosure, the third polysilicon layer further includes a first portion and a second portion connected to the concave portion, and the first portion and the second portion are each of the first polysilicon layer. And on the second polysilicon layer.

본 기재의 일부 실시예에 따라, 상기 방법은 상기 게이트 도전층, 상기 게이트 유전층, 및 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상의 상기 제3 폴리실리콘층의 일부를 식각하여 상기 제2 분리막이 상기 게이트 도전층 상에 형성되기 전에 제3 트렌치를 형성하는 단계를 더 포함한다. According to some embodiments of the present disclosure, the method includes etching a portion of the gate conductive layer, the gate dielectric layer, and the third polysilicon layer on the first polysilicon layer and the second polysilicon layer to form the second It further includes forming a third trench before the separation layer is formed on the gate conductive layer.

본 기재의 일부 실시예에 따라, 상기 방법은 상기 제1 분리막을 식각하여 상기 제3 분리막과 상기 제1 분리막을 통해 상기 비트라인 비아 컨택트를 형성하기 전에 잔존하는 상기 제1 분리막의 일부를 남기는 단계를 더 포함한다. According to some embodiments of the present disclosure, the method includes etching the first separator to leave a part of the first separator remaining before forming the bitline via contact through the third separator and the first separator. It includes more.

본 기재의 일부 실시예에 따라, 반도체 장치는 기판, 제1 분리막, 제2 폴리실리콘층, 제3 폴리실리콘층, 제1 분리막, 게이트 유전층, 게이트 도전층, 제2 분리막, 제3 분리막, 비트라인 비아 컨택트, 및 도전층을 포함한다. 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층은 상기 기판 상에 배치된다. 상기 제3 폴리실리콘층은 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 배치된다. 상기 제3 폴리실리콘층은 오목부를 포함한다. 상기 오목부는 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 배치되고, 상기 오목부는 메모리 장치의 주요부로 정의된다. 상기 주요부는 벌크를 포함한다. 상기 제1 분리막은 상기 제1 분리막, 상기 제2 분리막, 및 상기 제3 폴리실리콘층과 인접한다. 상기 제1 분리막은 평면도 상에서 보았을 때 S자로 이어진 형상이다. 상기 게이트 유전층과 상기 게이트 도전층은 상기 제3 폴리실리콘층 내에 배치되고, 상기 게이트 유전층은 상기 제3 폴리실리콘층으로부터 돌출된다. 여기서, 상기 오목부를 대향하는 상기 게이트 도전층은 게이트 역할을 한다. 상기 제2 분리막은 상기 게이트 도전층과 상기 제3 폴리실리콘층 상에 배치된다. 여기서, 상기 벌크와 상기 게이트는 각각 상기 제1 분리막과 상기 제2 분리막을 대향한다. 상기 제3 분리막은 상기 제1 분리막과 상기 제2 분리막 상에 배치된다. 상기 비트라인 비아 컨택트는 상기 제1 분리막, 상기 제2 분리막, 및 상기 제3 분리막을 관통하여 배치된다. 상기 도전층은 상기 비트라인 비아 컨택트와 상기 제3 분리막 상에 배치된다. 여기서, 상기 도전층은 비트라인으로 정의된다. According to some embodiments of the present disclosure, a semiconductor device may include a substrate, a first separator, a second polysilicon layer, a third polysilicon layer, a first separator, a gate dielectric layer, a gate conductive layer, a second separator, a third separator, and a bit. And a line via contact, and a conductive layer. The first polysilicon layer and the second polysilicon layer are disposed on the substrate. The third polysilicon layer is disposed between the first polysilicon layer and the second polysilicon layer. The third polysilicon layer includes a concave portion. The concave portion is disposed between the first polysilicon layer and the second polysilicon layer, and the concave portion is defined as a main portion of a memory device. The main part comprises bulk. The first separator is adjacent to the first separator, the second separator, and the third polysilicon layer. The first separation membrane has an S shape when viewed from a plan view. The gate dielectric layer and the gate conductive layer are disposed in the third polysilicon layer, and the gate dielectric layer protrudes from the third polysilicon layer. Here, the gate conductive layer facing the concave portion serves as a gate. The second separation layer is disposed on the gate conductive layer and the third polysilicon layer. Here, the bulk and the gate face the first and second separation layers, respectively. The third separator is disposed on the first separator and the second separator. The bit line via contact is disposed through the first separator, the second separator, and the third separator. The conductive layer is disposed on the bit line via contact and the third separation layer. Here, the conductive layer is defined as a bit line.

본 기재의 일부 실시예에 따라, 상기 반도체 장치는 커패시터 랜딩 패드, 하부 전극판, 고 유전상수 유전층, 및 상부 전극판을 더 포함한다. 상기 커패시터 랜딩 패드는 상기 제3 분리막을 관통하여 배치된다. 상기 하부 전극판, 상기 고 유전상수 유전층, 및 상기 상부 전극판은 상기 케패시터 랜딩 패드 위에 순차적으로 배치된다. 상기 하부 전극판, 상기 고 유전상수 유전층, 및 상기 상부 전극판은 커패시터로 정의된다. According to some embodiments of the present disclosure, the semiconductor device further includes a capacitor landing pad, a lower electrode plate, a high dielectric constant dielectric layer, and an upper electrode plate. The capacitor landing pad is disposed through the third separator. The lower electrode plate, the high dielectric constant dielectric layer, and the upper electrode plate are sequentially disposed on the capacitor landing pad. The lower electrode plate, the high dielectric constant dielectric layer, and the upper electrode plate are defined as capacitors.

본 기재의 일부 실시예에 따라, 상기 반도체 장치는 상기 도전층 상의 제4 분리막을 더 포함한다. 상기 커패시터 랜딩 패드는 상기 제3 분리막과 상기 제4 분리막을 관통하여 배치된다. According to some embodiments of the present disclosure, the semiconductor device further includes a fourth separator on the conductive layer. The capacitor landing pad is disposed through the third separator and the fourth separator.

본 기재의 일부 실시예에 따라, 상기 반도체 장치는 상기 제4 분리막과 상기 커패시터 랜딩 패드 상의 제5 분리막을 더 포함한다. According to some embodiments of the present disclosure, the semiconductor device further includes the fourth separator and a fifth separator on the capacitor landing pad.

본 기재의 일부 실시예에 따라, 상기 하부 전극판, 상기 고 유전상수 유전층, 상기 상부 전극판, 상기 커패시터 랜딩 패드, 소스단 접점, 드레인단 접점, 및 상기 주요부는 DRAM셀로 정의되고, 상기 DRAM셀의 면적밀도는 셀 당 피처 크기(feature size)의 제곱의 6배보다 작다. 상기 드레인단 접점과 상기 소스단 접점은 각각 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층의 측벽에 배치된다. According to some embodiments of the present disclosure, the lower electrode plate, the high dielectric constant dielectric layer, the upper electrode plate, the capacitor landing pad, the source terminal contact, the drain terminal contact, and the main portion are defined as a DRAM cell, and the DRAM cell The areal density of is less than 6 times the square of the feature size per cell. The drain terminal contact and the source terminal contact are respectively disposed on sidewalls of the first polysilicon layer and the second polysilicon layer.

본 기재의 일부 실시예에 따라, 상기 하부 전극판, 상기 고 유전상수 유전층, 및 상기 상부 전극판은 상기 제5 분리막 내에 매장되어 형성되고, 상기 커패시터는 상기 도전층 위에 배치된다. According to some embodiments of the present disclosure, the lower electrode plate, the high dielectric constant dielectric layer, and the upper electrode plate are formed buried in the fifth separator, and the capacitor is disposed on the conductive layer.

본 기재의 일부 실시예에 따라, 상기 제2 분리막은 스트립(strip) 형상이고, 상기 메모리 장치의 상기 주요부는 평면도 상에서 보았을 때 반대칭형으로 배치된다. According to some embodiments of the present disclosure, the second separator has a strip shape, and the main portion of the memory device is disposed in an antisymmetrical shape when viewed from a plan view.

본 기재의 일부 실시예에 따라, 상기 하부 전극판은 상기 고 유전상수 유전층을 둘러싸고, 상기 고 유전상수 유전층은 상기 상부 전극판을 둘러싼다. According to some embodiments of the present disclosure, the lower electrode plate surrounds the high dielectric constant dielectric layer, and the high dielectric constant dielectric layer surrounds the upper electrode plate.

본 기재의 일부 실시예에 따라, 상기 하부 전극판은 상기 커패시터 랜딩 패드와 접촉돼 있다. According to some embodiments of the present disclosure, the lower electrode plate is in contact with the capacitor landing pad.

본 기재의 일부 실시예에 따라, 상기 제3 폴리실리콘층은 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층을 덮고 있다. 상기 제3 폴리실리콘층의 상기 오목부는 평면도 상에서 보았을 때 반타원의 윤곽을 가지고 있다. According to some embodiments of the present disclosure, the third polysilicon layer covers the first polysilicon layer and the second polysilicon layer. The concave portion of the third polysilicon layer has a semi-elliptical outline when viewed in a plan view.

본 기재의 일부 실시예에 따라, 상기 기판 상의 상기 비트라인 비아 컨택트의 수직 투사 영역은 상기 기판 상의 상기 커패시터 랜딩 패드의 수직 투사 영역과 중첩되지 않는다. According to some embodiments of the present disclosure, the vertical projection area of the bit line via contact on the substrate does not overlap with the vertical projection area of the capacitor landing pad on the substrate.

본 기재의 일부 실시예에 따라, 상기 반도체 장치는 상기 기판 상에 배치된 폴리실리콘 구조체 및 블록 구조체를 포함하고, 상기 폴리실리콘 구조체는 상기 블록 구조체를 둘러싼다. According to some embodiments of the present disclosure, the semiconductor device includes a polysilicon structure and a block structure disposed on the substrate, and the polysilicon structure surrounds the block structure.

요약하면, 본 기재는 상기 반도체 장치 및 상기 반도체 장치의 제조 방법을 제공한다. 본 기재의 반도체 장치를 활용하면, 상기 반도체 장치의 밀도가 증가되어 상기 반도체 장치의 성능이 향상될 수 있다. In summary, the present disclosure provides the semiconductor device and a method of manufacturing the semiconductor device. When the semiconductor device of the present disclosure is used, the density of the semiconductor device is increased, so that the performance of the semiconductor device may be improved.

상기의 일반적인 설명과 하기의 상세한 설명은 예시에 불과하며, 청구항에 기재된 본 발명에 대한 추가적인 설명을 제공하기 위한 것이라는 점은 당연하다 할 것이다. It should be understood that the above general description and the following detailed description are for illustrative purposes only, and are intended to provide additional descriptions of the invention described in the claims.

본 발명의 일 실시 예에서 설명한 반도체 장치의 구조를 활용하면, 반도체 장치의 밀도를 증가시킬 수 있으므로 반도체 장치의 성능을 향상시킬 수 있다. If the structure of the semiconductor device described in the exemplary embodiment of the present invention is used, the density of the semiconductor device can be increased, and thus the performance of the semiconductor device can be improved.

본 기재의 실시예들은 하기의 상세한 설명과 다음과 같은 첨부 도면을 통해 더욱 완전히 이해될 수 있다.
도 1, 도 2a, 도 3, 도 4a, 도 5a, 도 6a, 도 7, 도 8, 도 9A, 도 10, 도 11a, 도 12a, 도 13a, 도 14, 도 15, 도 16, 도 17, 및 도 18a는 본 기재의 일부 실시예에 따른 반도체 장치의 제조의 다양한 단계를 도시한 단면도이다.
도 2b는 도 2a의 평면도이다.
도 4b, 도 5b, 및 도 6b는 각각 도 4a, 도 5a, 및 도 6a에 도시된 반도체 장치의 평면도로서, 명확한 도시를 위하여 제2 폴리실리콘층이 생략된 도면이다.
도 4c, 도 4d, 및 도 4e는 도 4b에 도시된 제1 트렌치의 다른 실시예를 도시한 것이다.
도 9b, 도 11b, 도 12b, 및 도 13b는 각각 도 9a, 도 11a, 도 12a, 및 도 13a에 도시된 반도체 장치의 평면도로서, 명확한 도시를 위하여 제2 폴리실리콘층 생략된 도면이다.
도 12c는 도 12b에 도시된 메모리 장치의 트랜지스터 장치를 개략적으로 도시한 것이다.
도 18b는 도 18a에 도시된 반도체 장치의 평면도이다.
도 19는 도 18b에 도시된 반도체 장치의 19-19 선을 따라 바라본 단면도이다.
도 20은 본 기재의 일부 실시예에 따른 DRAM 어레이의 회로도이다. The embodiments of the present disclosure may be more fully understood through the following detailed description and the accompanying drawings.
1, 2A, 3, 4A, 5A, 6A, 7, 8, 9A, 10, 11A, 12A, 13A, 14, 15, 16, 17 And FIG. 18A are cross-sectional views illustrating various steps of manufacturing a semiconductor device according to some embodiments of the present disclosure.
2B is a plan view of FIG. 2A.
4B, 5B, and 6B are plan views of the semiconductor device shown in FIGS. 4A, 5A, and 6A, respectively, in which a second polysilicon layer is omitted for clarity.
4C, 4D, and 4E illustrate another embodiment of the first trench shown in FIG. 4B.
9B, 11B, 12B, and 13B are plan views of the semiconductor device shown in FIGS. 9A, 11A, 12A, and 13A, respectively, with a second polysilicon layer omitted for clarity.
12C is a schematic diagram of a transistor device of the memory device shown in FIG. 12B.
18B is a plan view of the semiconductor device shown in FIG. 18A.
FIG. 19 is a cross-sectional view of the semiconductor device shown in FIG. 18B taken along line 19-19.
20 is a circuit diagram of a DRAM array according to some embodiments of the present disclosure.

이하, 본 발명의 실시예를 상세히 설명함에 있어, 그 예시를 첨부 도면에 도시하였으며, 가능한 한, 도면에 도시된 동일 또는 유사한 구성요소에 동일한 참조번호를 부여하였다. Hereinafter, in describing the embodiments of the present invention in detail, examples thereof are shown in the accompanying drawings, and as far as possible, the same reference numerals are assigned to the same or similar elements shown in the drawings.

또한, “아래”, “하”, “하측”, “~위”, “상부” 등과 같은 공간과 관련된 용어는 설명의 편의상 도면에 도시된 한 구성요소 또는 특징을 다른 구성요소 또는 특징과 구분하기 위한 것이다. 이러한 공간과 관련된 용어는 장치의 다른 방향은 물론 도면에 도시된 방향과 다른 방향도 포함하는 것으로 의도된다. 장치는 다른 방향을 향하고 있을 수 있고(예, 90도 회전 또는 다른 방향), 이에 사용된 이러한 공간 관련 용어는 이에 따라 해석될 수 있다. In addition, terms related to space such as “below”, “lower”, “lower”, “~above”, and “upper” are used to distinguish one component or feature shown in the drawings from other components or features for convenience of description. For. Terms relating to such spaces are intended to include other orientations of the device as well as orientations other than those shown in the figures. The device may be oriented in different directions (eg, rotated 90 degrees or in different directions), and these spatial terms used therein may be interpreted accordingly.

도 1, 도 2a, 도 3, 도 4a, 도 5a, 도 6a, 도 7, 도 8, 도 9A, 도 10, 도 11a, 도 12a, 도 13a, 도 14, 도 15, 도 16, 도 17, 및 도 18a는 본 기재의 일부 실시예에 따른 반도체 장치의 제조의 다양한 단계를 도시한 단면도이다. 1, 2A, 3, 4A, 5A, 6A, 7, 8, 9A, 10, 11A, 12A, 13A, 14, 15, 16, 17 And FIG. 18A are cross-sectional views illustrating various steps of manufacturing a semiconductor device according to some embodiments of the present disclosure.

도 1을 참조하면, 폴리실리콘 구조체(110)와 제1블록 구조체(120)가 기판(100) 상에 형성된다. 일부 실시예에서, 기판(100)은 실리콘 기판이다. 다른 실시예에서, 기판(100)은 게르마늄과 같은 또 다른 기본 4족 반도체(elementary semiconductor); 탄화규소, 갈륨비소, 갈륨인, 인화인듐, 비화인듐(indium arsenide) 및/또는 안티몬화인듐을 포함하는 화합물 반도체(compound semiconductor); SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼합물 반도체(alloy semiconductor); 또는 그 조합을 포함할 수 있다. 또 다른 실시예에서, 기판(100)은 매립층을 포함하는 것과 같은 SOI이다. 일부 실시예에서, 제1블록 구조체(120)는 질화규소로 이루어진다. Referring to FIG. 1, a polysilicon structure 110 and a first block structure 120 are formed on a substrate 100. In some embodiments, the substrate 100 is a silicon substrate. In another embodiment, the substrate 100 includes another elementary semiconductor, such as germanium; A compound semiconductor including silicon carbide, gallium arsenide, gallium phosphorus, indium phosphide, indium arsenide and/or indium antimonide; An alloy semiconductor including SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, and/or GaInAsP; Or a combination thereof. In another embodiment, the substrate 100 is an SOI, such as including a buried layer. In some embodiments, the first block structure 120 is made of silicon nitride.

도 2a와 도 2b를 참조하면, 도 2b는 도 2a에 도시된 반도체 장치의 평면도이다. 다시 말해, 도 2a는 도 2b의 반도체 장치를 2A-2A 선을 따라 바라본 단면도라고 할 수 있다. 제2블록 구조체(122)가 폴리실리콘 구조체(110)에 매립되게 형성된다. 더욱 상세히 설명하면, 제2블록 구조체(122)를 형성하는 방법은 폴리실리콘 구조체(110)에 트렌치를 형성한 후에 트렌치 내에 블록 물질을 채우는 단계를 포함할 수 있다. 폴리실리콘 구조체(110)는 제2블록 구조체(122)를 둘러싸고, 폴리실리콘 구조체(110)는 비트라인(BL) 연결 구조로서의 역할을 할 수 있다. 일부 실시예에서, 제2블록 구조체(122)는 질화규소와 같이 제1블록 구조체(120)와 동일한 물질로 구성될 수 있다. 2A and 2B, FIG. 2B is a plan view of the semiconductor device illustrated in FIG. 2A. In other words, FIG. 2A may be referred to as a cross-sectional view of the semiconductor device of FIG. 2B taken along line 2A-2A. The second block structure 122 is formed to be buried in the polysilicon structure 110. In more detail, the method of forming the second block structure 122 may include forming a trench in the polysilicon structure 110 and then filling a block material in the trench. The polysilicon structure 110 may surround the second block structure 122, and the polysilicon structure 110 may serve as a bit line (BL) connection structure. In some embodiments, the second block structure 122 may be made of the same material as the first block structure 120 such as silicon nitride.

도 3을 참조하면, 기판(100) 상에 스택(stack, 200)이 형성된다. 더욱 상세히 설명하면, 스택(200)은 제1 폴리실리콘층(210), 질화규소층(220), 및 제2 폴리실리콘층(230)을 포함한다. 즉, 제1 폴리실리콘층(210), 질화규소층(220), 및 제2 폴리실리콘층(230)이 기판(100) 상에 순차적으로 적층되고, 제1 폴리실리콘층(210)이 스택(200) 중에서 기판(100)에 가장 가깝게 위치한다. 제1 폴리실리콘층(210)은 폴리실리콘 구조체(110), 제1블록 구조체(120), 및 제2블록 구조체(122)와 접촉한다. Referring to FIG. 3, a stack 200 is formed on a substrate 100. In more detail, the stack 200 includes a first polysilicon layer 210, a silicon nitride layer 220, and a second polysilicon layer 230. That is, the first polysilicon layer 210, the silicon nitride layer 220, and the second polysilicon layer 230 are sequentially stacked on the substrate 100, and the first polysilicon layer 210 is stacked 200 ) Is located closest to the substrate 100. The first polysilicon layer 210 is in contact with the polysilicon structure 110, the first block structure 120, and the second block structure 122.

도 4a와 도 4b를 참조하면, 도 4b는 도 4a에 도시된 반도체 장치에서 명확한 도시를 위하여 제2 폴리실리콘층(230)이 생략된 평면도이다. 다시 말해, 도 4a는 도 4b의 반도체 장치를 4A-4A 선을 따라 바라본 단면도라고 할 수 있다. 스택(200)이 형성된 이후, 스택(200)의 일부가 식각되어 스택(200)을 관통하는 제1 트렌치(T1)를 형성된다. 더욱 상세히 설명하면, 패턴이 형성된 하드마스크층이 적절한 증착, 현상, 및/또는 에칭 방식에 의해 스택(200) 상에 형성되고, 패턴이 형성된 하드마스크층은 스택(200)을 식각하기 위한 식각마스크로 활용될 수 있다. 스택(200)의 식각은 폴리실리콘 구조체(110)에서 끝난다. 제1 트렌치(T1)는 그 하부의 폴리실리콘 구조체(110)를 노출시킨다. 그 결과, 제2블록 구조체(122)가 제거되어 제3블록 구조체(124)를 형성하도록 제1 트렌치(T1)가 형성된다. 제3블록 구조체(124)는 스택(200)의 측벽(202)으로부터 연장되고 트렌치(T1)를 대향한다. 도 4a에 도시된 바와 같이, 폴리실리콘 구조체(110)와 제3블록 구조체(124)는 기판(100) 상에 배치되고, 폴리실리콘 구조체(110)는 제3블록 구조체(124)를 둘러싼다. 즉, 폴리실리콘 구조체(110)는 제1블록 구조체(120) 및 제3블록 구조체(124)와 접촉한다. 폴리실리콘 구조체(110)의 하면은 제3블록 구조체(124)의 하면의 아래에 있다. 일부 실시예에서, 제1 트렌치(T1)는 도 4b에 도시된 바와 같이 S자로 이어진 형상이다. 더욱 상세히 설명하면, 제1 트렌치(T1)는 평면도 상에서 보았을 때 S자 형상의 윤곽을 가지고 있다. 일부 실시예에서, 제3블록 구조체(124)의 측벽은 스택(200)의 측벽(202)과 정렬된다. 즉, 제3블록 구조체(124)의 측벽은 제1 폴리실리콘층(210), 질화규소층(220), 및 제2 폴리실리콘층(230)의 측벽과 정렬된다. 4A and 4B, FIG. 4B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 4A. In other words, FIG. 4A may be referred to as a cross-sectional view of the semiconductor device of FIG. 4B taken along line 4A-4A. After the stack 200 is formed, a portion of the stack 200 is etched to form a first trench T1 penetrating the stack 200. In more detail, a patterned hardmask layer is formed on the stack 200 by an appropriate deposition, development, and/or etching method, and the patterned hardmask layer is an etching mask for etching the stack 200. Can be used as. Etching of the stack 200 ends in the polysilicon structure 110. The first trench T1 exposes the polysilicon structure 110 under it. As a result, the second block structure 122 is removed to form a first trench T1 to form the third block structure 124. The third block structure 124 extends from the sidewall 202 of the stack 200 and faces the trench T1. As shown in FIG. 4A, the polysilicon structure 110 and the third block structure 124 are disposed on the substrate 100, and the polysilicon structure 110 surrounds the third block structure 124. That is, the polysilicon structure 110 contacts the first block structure 120 and the third block structure 124. The lower surface of the polysilicon structure 110 is below the lower surface of the third block structure 124. In some embodiments, the first trench T1 has an S-shaped shape as shown in FIG. 4B. In more detail, the first trench T1 has an S-shaped outline when viewed from a plan view. In some embodiments, the sidewalls of the third block structure 124 are aligned with the sidewalls 202 of the stack 200. That is, sidewalls of the third block structure 124 are aligned with sidewalls of the first polysilicon layer 210, the silicon nitride layer 220, and the second polysilicon layer 230.

일부 실시예에서, 식각 공정 중에 스택(200)의 중단을 판단하는 데에 종료점검출방식이 활용될 수 있다. 식각 공정은 건식 식각 또는 습식 식각을 활용할 수 있다. 건식 식각이 활용되는 경우, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2, 또는 그 조합을 포함할 수 있다. N2, O2, 또는 Ar과 같은 희석 가스가 선택적으로 사용될 수도 있다. 습식 식각이 활용되는 경우, 에칭 용액(부식액)은 NH4OH:H2O2:H2O (APM), NH2OH, KOH, HNO3:NH4F:H2O 등을 포함할 수 있다. In some embodiments, an end point detection method may be used to determine the interruption of the stack 200 during the etching process. The etching process may use dry etching or wet etching. When dry etching is used, the process gas may include CF 4 , CHF 3 , NF 3 , SF 6 , Br 2 , HBr, Cl 2 , or a combination thereof. A diluent gas such as N 2 , O 2 , or Ar may be optionally used. When wet etching is used, the etching solution (corrosive solution) may include NH 4 OH:H 2 O 2 :H 2 O (APM), NH 2 OH, KOH, HNO 3 :NH 4 F:H 2 O, etc. have.

도 4c, 도 4d, 및 도 4e는 도 4b에 도시된 제1 트렌치의 다른 실시예를 도시한 것이다. 도 4b의 제1 트렌치(T1) 중의 하나는 인접하는 제1 트렌치(T1)와 역대칭형(antisymmetrically)으로 배치된다. 더욱 상세히 설명하면, 도 4b에 도시된 바와 같이, 제1 트렌치(T1) 중의 하나(예, 좌측의 제1 트렌치(T1))는 S자와 반대되는 형상의 윤곽을 가지고 있고, 인접한 다른 제1 트렌치(T1)(예, 우측의 제1 트렌치(T1))는 S자 형상의 윤곽을 가지고 있다. 도 4c의 제1 트렌치(T1) 중의 하나는 인접한 다른 제1 트렌치(T1)와 역대칭형으로 배치된다. 더욱 상세히 설명하면, 도 4c에 도시된 바와 같이, 제1 트렌치(T1) 중의 하나(예, 좌측의 제1 트렌치(T1))는 S자 형상의 윤곽을 가지고 있고, 인접한 다른 제1 트렌치(T1)(예, 우측의 제1 트렌치(T1))는 S자와 반대되는 형상의 윤곽을 가지고 있다. 도 4d의 제1 트렌치(T1) 중의 하나는 인접한 다른 제1 트렌치(T1)와 대칭형으로 배치된다. 더욱 상세히 설명하면, 도 4d에 도시된 바와 같이, 제1 트렌치(T1) 중의 하나(예, 좌측의 제1 트렌치(T1))는 S자 형상의 윤곽을 가지고 있고, 인접한 다른 제1 트렌치(T1)(예, 우측의 제1 트렌치(T1))는 S자와 반대되는 형상의 윤곽을 가지고 있다. 도 4e의 제1 트렌치(T1) 중의 하나는 인접한 다른 제1 트렌치(T1)와 대칭형으로 배치된다. 더욱 상세히 설명하면, 도 4e에 도시된 바와 같이, 제1 트렌치(T1) 중의 하나(예, 좌측의 제1 트렌치(T1))는 S자와 반대되는 형상의 윤곽을 가지고 있고, 인접한 다른 제1 트렌치(T1)(예, 우측의 제1 트렌치(T1))는 S자 형상의 윤곽을 가지고 있다. 4C, 4D, and 4E illustrate another embodiment of the first trench shown in FIG. 4B. One of the first trenches T1 of FIG. 4B is disposed antisymmetrically with the adjacent first trench T1. In more detail, as shown in FIG. 4B, one of the first trenches T1 (eg, the first trench T1 on the left) has a contour of a shape opposite to that of the letter S, and another adjacent first trench T1 The trench T1 (eg, the first trench T1 on the right) has an S-shaped contour. One of the first trenches T1 of FIG. 4C is disposed in an antisymmetrical shape with another adjacent first trench T1. In more detail, as shown in FIG. 4C, one of the first trenches T1 (eg, the first trench T1 on the left) has an S-shaped contour, and another adjacent first trench T1 ) (Eg, the first trench (T1) on the right) has an S-shaped contour opposite. One of the first trenches T1 of FIG. 4D is disposed symmetrically with the other adjacent first trenches T1. In more detail, as shown in FIG. 4D, one of the first trenches T1 (eg, the first trench T1 on the left) has an S-shaped contour, and another adjacent first trench T1 ) (Eg, the first trench (T1) on the right) has an S-shaped contour opposite. One of the first trenches T1 of FIG. 4E is disposed symmetrically with the other adjacent first trenches T1. In more detail, as shown in FIG. 4E, one of the first trenches T1 (eg, the first trench T1 on the left) has an outline of a shape opposite to that of the letter S, and another adjacent first trench T1 The trench T1 (eg, the first trench T1 on the right) has an S-shaped contour.

도 5a와 도 5b를 참조하면, 도 5b는 도 5a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 5a는 도 5b의 5A-5A선을 따라 바라본 반도체 장치의 단면도이다. 라이너층(232)이 스택(200)의 노출된 측벽(202; 도 4a 참조)에 형성된다. 라이너층(232)이 형성된 후, 제1 트렌치(T1; 도 4a 참조)에 절연물질을 채워 제1 분리막(240)을 형성한다. 일부 실시예에서, 제1 분리막(240)이 형성된 후, CMP 공정과 같은 평탄화 공정이 수행되어 라이너층(232) 및/또는 제1 분리막(240)의 잉여 물질을 제거할 수 있다. 일부 실시예에서, 제1 분리막(240)은 산화규소층, 질화규소층, 또는 산질화규소층 등을 포함한다. 제1 분리막(240)은 테트라에톡시실란(TEOS)과 같은 저 유전상수(low-k) 유전체로 구성될 수 있다. 제1 분리막(240)은 CVD, PECVD, ALD, FCVD, LPCVD, 또는 기타 적절한 방법에 의해 형성될 수 있다. 5A and 5B, FIG. 5B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 5A. That is, FIG. 5A is a cross-sectional view of the semiconductor device taken along the line 5A-5A of FIG. 5B. A liner layer 232 is formed on the exposed sidewall 202 of the stack 200 (see FIG. 4A). After the liner layer 232 is formed, the first trench T1 (refer to FIG. 4A) is filled with an insulating material to form the first separator 240. In some embodiments, after the first separator 240 is formed, a planarization process such as a CMP process may be performed to remove excess material of the liner layer 232 and/or the first separator 240. In some embodiments, the first separation layer 240 includes a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer. The first separator 240 may be formed of a low-k dielectric such as tetraethoxysilane (TEOS). The first separation layer 240 may be formed by CVD, PECVD, ALD, FCVD, LPCVD, or other suitable methods.

도 6a와 도 6b를 참조하면, 도 6b는 도 6a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 6a는 도 6b의 6A-6A선을 따라 바라본 반도체 장치의 단면도이다. 제1 분리막(240)이 형성된 후, 다른 식각 공정이 수행되어 스택(200)을 관통하여 제1 폴리실리콘층(210), 질화규소층(220), 및 제2 폴리실리콘층(230)의 측벽(204)을 노출시키는 제2 트렌치(T2)를 식각한다. 더욱 상세히 설명하면, 패턴이 형성된 하드마스크층이 적절한 증착, 현상, 및/또는 에칭 방식에 의해 스택(200) 상에 형성되고, 패턴이 형성된 하드마스크층은 스택(200)을 식각하기 위한 식각마스크로 활용될 수 있다. 즉, 제2 트렌치(T2)는 제1 폴리실리콘층(210), 질화규소층(220), 및 제2 폴리실리콘층(230)을 관통한다. 일부 실시예에서, 도 6b에 도시된 바와 같이, 제2 트렌치(T2)는 스트립(strip) 형상이며, 이는 제1 분리막(240)의 S자로 이어진 형상과 다르다. 6A and 6B, FIG. 6B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 6A. That is, FIG. 6A is a cross-sectional view of the semiconductor device taken along line 6A-6A of FIG. 6B. After the first separation layer 240 is formed, another etching process is performed to penetrate the stack 200 to pass through the first polysilicon layer 210, the silicon nitride layer 220, and the sidewalls of the second polysilicon layer 230 ( The second trench T2 exposing the 204 is etched. In more detail, a patterned hardmask layer is formed on the stack 200 by an appropriate deposition, development, and/or etching method, and the patterned hardmask layer is an etching mask for etching the stack 200. Can be used as. That is, the second trench T2 passes through the first polysilicon layer 210, the silicon nitride layer 220, and the second polysilicon layer 230. In some embodiments, as shown in FIG. 6B, the second trench T2 has a strip shape, which is different from the shape of the first separator 240 connected to the S-shape.

일부 실시예에서, 스택(200)의 식각은 기판(100)에서 끝난다. 즉, 제2 트렌치(T2)는 그 하부의 기판(100)과 폴리실리콘 구조체(110)의 일부를 노출시킨다. 일부 실시예에서, 식각 공정 중에 스택(200)의 중단을 판단하는 데에 종료점검출방식이 활용될 수 있다. 식각 공정은 건식 식각 또는 습식 식각을 활용할 수 있다. 건식 식각이 활용되는 경우, 공정 가스는 CF4, CHF3, NF3, SF6, Br2, HBr, Cl2, 또는 그 조합을 포함할 수 있다. N2, O2, 또는 Ar과 같은 희석 가스가 선택적으로 사용될 수도 있다. 습식 식각이 활용되는 경우, 에칭 용액(부식액)은 NH4OH:H2O2:H2O(APM), NH2OH, KOH, HNO3:NH4F:H2O 등을 포함할 수 있다. In some embodiments, etching of the stack 200 ends on the substrate 100. That is, the second trench T2 exposes the substrate 100 and a part of the polysilicon structure 110 under the second trench T2. In some embodiments, an end point detection method may be used to determine the interruption of the stack 200 during the etching process. The etching process may use dry etching or wet etching. When dry etching is used, the process gas may include CF 4, CHF 3 , NF 3 , SF 6 , Br 2 , HBr, Cl 2 , or a combination thereof. A diluent gas such as N 2 , O 2 , or Ar may be optionally used. When wet etching is used, the etching solution (corrosive solution) may include NH 4 OH:H 2 O 2 :H 2 O (APM), NH 2 OH, KOH, HNO 3 :NH 4 F:H 2 O, etc. have.

도 7을 참조하면, 제거 공정이 수행되어 리세스(R1)를 형성한다. 더욱 상세히 설명하면, 질화규소층(220)(도 6a 참조)이 제거되어 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230) 사이에 리세스(R1)를 형성한다. 리세스(R1)가 형성되므로, 라이너층(232)의 일부분이 노출된다. 즉, 라이너층(232)의 타부분은 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230)에 의해 덮이는 반면, 라이너층(232)의 일부분은 리세스(R1)에 의해 노출된다. 일부 실시예에서, 리세스(R1)는 제2 트렌치(T2)와 연통한다. 일부 실시예에서, 리세스(R1)가 형성된 후, 제1 폴리실리콘층(210)의 일측(214)과 제2 폴리실리콘층(230)의 일측(234)이 노출된다. Referring to FIG. 7, a removal process is performed to form a recess R1. In more detail, the silicon nitride layer 220 (refer to FIG. 6A) is removed to form a recess R1 between the first polysilicon layer 210 and the second polysilicon layer 230. Since the recess R1 is formed, a portion of the liner layer 232 is exposed. That is, the other portion of the liner layer 232 is covered by the first polysilicon layer 210 and the second polysilicon layer 230, while a portion of the liner layer 232 is covered by the recess R1. Exposed. In some embodiments, the recess R1 communicates with the second trench T2. In some embodiments, after the recess R1 is formed, one side 214 of the first polysilicon layer 210 and one side 234 of the second polysilicon layer 230 are exposed.

도 7과 도 8을 참조하면, 리세스(R1)가 형성된 후, 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230)의 노출된 측벽(204)이 도핑 되어 드레인단 접점(250)과 소스단 접점(252)을 정의한다. 더욱 상세히 설명하면, 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230)의 노출된 측벽(204)에 이온 주입 공정이 수행된 후, 주입된 도펀트(dopant)를 어닐링 공정을 수행하여 활성화한다. 일부 실시예에서, 노출된 측벽(204)의 도핑은 리세스(R1)에서의 제1 폴리실리콘층(210)의 일측(214)의 도핑과 리세스(R1)에서의 제2 폴리실리콘층(230)의 일측(234)의 도핑을 더 포함한다. 더욱 상세히 설명하면, 제1 폴리실리콘층(210)의 일측(214)의 일부분이 도핑되는 반면, 제1 폴리실리콘층(210)의 일측(214)의 타부분은 도핑되지 않는다. 마찬가지로, 제2 폴리실리콘층(230)의 일측(234)의 일부분이 도핑되는 반면, 제2 폴리실리콘층(230)의 일측(234)의 타부분은 도핑되지 않는다. 일부 실시예에서, 드레인단 접점(250)과 소스단 접점(252)을 정의하는 노출된 측벽(204)을 도핑하는 도펀트는 P형 도펀트 또는 N형 도펀트를 포함할 수 있다. 예컨대, P형 도펀트는 붕소(B), BF2 또는 BF3일 수 있고, N형 도펀트는 인(P), 비소(As), 또는 안티몬(Sb)일 수 있다. 본 실시예에서, 드레인단 접점(250)과 소스단 접점(252)은 N형 도펀트를 포함한다. 일부 실시예에서, 드레인단 접점(250)과 소스단 접점(252)은 리세스(R1)의 서로 다른 측에 배치된다. 즉, 드레인단 접점(250)과 소스단 접점(252)은 리세스(R1)에 의해 서로 이격된다. 7 and 8, after the recess R1 is formed, the exposed sidewalls 204 of the first polysilicon layer 210 and the second polysilicon layer 230 are doped to form the drain terminal contact 250. ) And the source terminal contact 252 are defined. In more detail, after an ion implantation process is performed on the exposed sidewalls 204 of the first polysilicon layer 210 and the second polysilicon layer 230, an annealing process is performed on the implanted dopant. Activate. In some embodiments, the doping of the exposed sidewall 204 is doping of one side 214 of the first polysilicon layer 210 in the recess R1 and the doping of the second polysilicon layer in the recess R1 ( It further includes doping of one side 234 of 230). In more detail, a part of one side 214 of the first polysilicon layer 210 is doped, while the other part of one side 214 of the first polysilicon layer 210 is not doped. Likewise, a part of one side 234 of the second polysilicon layer 230 is doped, while the other part of one side 234 of the second polysilicon layer 230 is not doped. In some embodiments, the dopant doping the exposed sidewall 204 defining the drain terminal contact 250 and the source terminal contact 252 may include a P-type dopant or an N-type dopant. For example, the P-type dopant may be boron (B), BF 2 or BF 3 , and the N-type dopant may be phosphorus (P), arsenic (As), or antimony (Sb). In this embodiment, the drain terminal contact 250 and the source terminal contact 252 include an N-type dopant. In some embodiments, the drain terminal contact 250 and the source terminal contact 252 are disposed on different sides of the recess R1. That is, the drain terminal contact 250 and the source terminal contact 252 are spaced apart from each other by the recess R1.

도 9a와 도 9b를 참조하면, 도 9b는 도 9a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 9a는 도 9b의 9A-9A선을 따라 바라본 반도체 장치의 단면도이다. 본 실시예에서, 리세스드 셀 통합(recessed cell integration) 공정이 수행된다. 즉, 제3 폴리실리콘층(260)이 리세스(R1) 내에 채워진다. 더욱 상세히 설명하면, 제3 폴리실리콘층(260)이 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230) 상에 형성되고, 제3 폴리실리콘층(260)이 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230) 사이에서 오목부(262)를 포함하도록 리세스(R1) 내에 형성된다. 9A and 9B, FIG. 9B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 9A. That is, FIG. 9A is a cross-sectional view of the semiconductor device taken along line 9A-9A in FIG. 9B. In this embodiment, a recessed cell integration process is performed. That is, the third polysilicon layer 260 is filled in the recess R1. In more detail, the third polysilicon layer 260 is formed on the first polysilicon layer 210 and the second polysilicon layer 230, and the third polysilicon layer 260 is a first polysilicon layer. It is formed in the recess R1 to include the concave portion 262 between the 210 and the second polysilicon layer 230.

제3 폴리실리콘층(260)이 형성된 후, 제3 폴리실리콘층(260)의 오목부(262)가 도핑되어 드레인 영역(260D)과 소스 영역(260S)을 정의한다. 드레인 영역(260D)과 소스 영역(260S)의 방향은 Z축을 따라 정렬된다. 더욱 상세히 설명하면, 특정 각도로 이온 주입의 도펀트를 제어함으로써 드레인 영역(260D)과 소스 영역(260S)이 제3 폴리실리콘층(260) 내에 형성되고, 주입된 도펀트를 어닐링 공정으로 활성화한다. 일부 실시예에서, 드레인 영역(260D)과 소스 영역(260S)을 정의하는 제3 폴리실리콘층(260)의 오목부(262)를 도핑하는 도펀트는 P형 도펀트 또는 N형 도펀트를 포함할 수 있다. 예컨대, P형 도펀트는 붕소(B), BF2 또는 BF3일 수 있고, N형 도펀트는 인(P), 비소(As), 또는 안티몬(Sb)일 수 있다. 본 실시예에서, 드레인 영역(260D)과 소스 영역(260S)은 N형 도펀트를 포함한다. After the third polysilicon layer 260 is formed, the concave portion 262 of the third polysilicon layer 260 is doped to define the drain region 260D and the source region 260S. The directions of the drain region 260D and the source region 260S are aligned along the Z axis. In more detail, by controlling the dopant of ion implantation at a specific angle, the drain region 260D and the source region 260S are formed in the third polysilicon layer 260, and the implanted dopant is activated by an annealing process. In some embodiments, the dopant for doping the concave portion 262 of the third polysilicon layer 260 defining the drain region 260D and the source region 260S may include a P-type dopant or an N-type dopant. . For example, the P-type dopant may be boron (B), BF 2 or BF 3 , and the N-type dopant may be phosphorus (P), arsenic (As), or antimony (Sb). In this embodiment, the drain region 260D and the source region 260S include an N-type dopant.

일부 실시예에서, 제3 폴리실리콘층(260)은 제1 폴리실리콘층(210)과 제2 폴리실리콘층(230을 덮는다. 일부 실시예에서, 제3 폴리실리콘층(260)은 오목부(262)에 연결된 제1 부분(264)과 제2 부분(266)을 더 포함한다. 제1 부분(264)은 제1 폴리실리콘층(210) 상에 배치되고, 제2 부분(266)은 제2 폴리실리콘층(230) 상에 배치되면, 오목부(262)는 라이너층(232)의 노출된 부분 상에 배치된다. 즉, 제1 부분(264)과 제2 부분(266)은 오목부(262)로부터 돌출된다. 일부 실시예에서, 제1 부분(264)과 제2 부분(266)은 각각 드레인단 접점(250)과 소스단 접점(252)과 접한다. In some embodiments, the third polysilicon layer 260 covers the first polysilicon layer 210 and the second polysilicon layer 230. In some embodiments, the third polysilicon layer 260 is a recess ( It further includes a first portion 264 and a second portion 266 connected to 262. The first portion 264 is disposed on the first polysilicon layer 210, and the second portion 266 is 2 When disposed on the polysilicon layer 230, the concave portion 262 is disposed on the exposed portion of the liner layer 232. That is, the first portion 264 and the second portion 266 are concave portions. Protrudes from 262. In some embodiments, the first portion 264 and the second portion 266 abut the drain terminal contact 250 and the source terminal contact 252, respectively.

도 10을 참조하면, 오목부(262)가 도핑되어 드레인 영역(260D)과 소스 영역(260S)을 정의한 후, 오목부(262)의 내측이 도핑되어 웰 영역(260W)을 형성한다. 웰 영역(260W)은 벌크(260B)의 일부이다. 이후, 오목부(262)가 도핑되어 채널 영역(260C)을 정의하고, 도핑 농도와 도핑 범위를 제어하여 임계 전압이 조정된다. 더욱 상세히 설명하면, 특정 각도로 이온 주입의 도펀트를 제어함으로써 채널 영역(260C)이 제3 폴리실리콘층(260)의 오목부(262) 내에 형성되고, 주입된 도펀트를 어닐링 공정으로 활성화한다. 채널 영역(260C)은 드레인 영역(260D)과 소스 영역(260S) 사이에 있다. 일부 실시예에서, 채널 영역(260C)을 정의하는 제3 폴리실리콘층(260)의 오목부(262)를 도핑하는 도펀트는 P형 도펀트 또는 N형 도펀트를 포함할 수 있다. 더욱 상세히 설명하면, 본 실시예에서, 채널 영역(260C)은 오목부(262)를 가볍게 도핑함으로써 형성된다. 예컨대, P형 도펀트는 붕소(B), BF2 또는 BF3일 수 있고, N형 도펀트는 인(P), 비소(As), 또는 안티몬(Sb)일 수 있다. 본 실시예에서, 채널 영역(260C)은 P형 도펀트를 포함한다. 채널 영역(260C)의 도펀트는 드레인 영역(260D)과 소스 영역(260C)의 도펀트와 다를 수 있다. 일부 실시예에서, 오목부(262)는 메모리 장치의 주요부로 정의된다. 즉, 소스 영역(260S), 드레인 영역(260D), 및 채널 영역(260C)은 메모리 장치의 일부로 작동하는 트랜지스터의 역할을 할 수 있다. Referring to FIG. 10, after the concave portion 262 is doped to define the drain region 260D and the source region 260S, the inside of the concave portion 262 is doped to form a well region 260W. The well region 260W is part of the bulk 260B. Thereafter, the concave portion 262 is doped to define the channel region 260C, and the threshold voltage is adjusted by controlling the doping concentration and the doping range. In more detail, the channel region 260C is formed in the concave portion 262 of the third polysilicon layer 260 by controlling the dopant for ion implantation at a specific angle, and the implanted dopant is activated by an annealing process. The channel region 260C is between the drain region 260D and the source region 260S. In some embodiments, the dopant for doping the concave portion 262 of the third polysilicon layer 260 defining the channel region 260C may include a P-type dopant or an N-type dopant. In more detail, in this embodiment, the channel region 260C is formed by lightly doping the concave portion 262. For example, the P-type dopant may be boron (B), BF 2 or BF 3 , and the N-type dopant may be phosphorus (P), arsenic (As), or antimony (Sb). In this embodiment, the channel region 260C includes a P-type dopant. The dopant of the channel region 260C may be different from the dopant of the drain region 260D and the source region 260C. In some embodiments, the recess 262 is defined as a major portion of the memory device. That is, the source region 260S, the drain region 260D, and the channel region 260C may serve as transistors that operate as part of the memory device.

일부 실시예에서, 주입 공정 이후에 수행되는 어닐링 공정은 섭씨 약 700도 내지 약 1500도 범위의 온도에서 약 5초 내지 약 250초 범위의 시간 동안 수행되는 RTA(rapid thermal annealing) 공정이다. 다른 실시예에서, CFA(conventional furnace annealing) 공정이 섭씨 약 900도 내지 약 1500도 범위의 온도에서 약 30분 내지 약 3시간 범위의 시간 동안 수행될 수 있다. In some embodiments, the annealing process performed after the implantation process is a rapid thermal annealing (RTA) process performed at a temperature ranging from about 700 degrees Celsius to about 1500 degrees Celsius for a time ranging from about 5 seconds to about 250 seconds. In another embodiment, a conventional furnace annealing (CFA) process may be performed at a temperature ranging from about 900 degrees Celsius to about 1500 degrees Celsius for a time ranging from about 30 minutes to about 3 hours.

도 11a와 도 11b를 참조하면, 도 11b는 도 11a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 11a는 도 11b의 11A-11A선을 따라 바라본 반도체 장치의 단면도이다. 게이트 유전층(270)은 제3 폴리실리콘층(260) 상에 형성된다. 구체적으로, 게이트 유전층(270)은 제3 폴리실리콘층(260)의 측벽에 형성된다. 게이트 유전층(270)이 형성된 후, 게이트 도전층(280)이 게이트 유전층(270) 상에 형성되고, 게이트 도전층(280)은 워드라인으로 정의된다. 더욱 상세히 설명하면, 게이트 유전층(270)은 제3 폴리실리콘층(260)의 측벽에 컨포멀(conformal)하게 형성되고, 게이트 도전층(280)은 게이트 유전층(270) 상에 형성된다. 즉, 게이트 유전층(270)은 제3 폴리실리콘층(260)과 게이트 도전층(280) 사이에 있다. 11A and 11B, FIG. 11B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 11A. That is, FIG. 11A is a cross-sectional view of the semiconductor device taken along line 11A-11A of FIG. 11B. The gate dielectric layer 270 is formed on the third polysilicon layer 260. Specifically, the gate dielectric layer 270 is formed on the sidewall of the third polysilicon layer 260. After the gate dielectric layer 270 is formed, the gate conductive layer 280 is formed on the gate dielectric layer 270, and the gate conductive layer 280 is defined as a word line. In more detail, the gate dielectric layer 270 is formed conformal to the sidewall of the third polysilicon layer 260, and the gate conductive layer 280 is formed on the gate dielectric layer 270. That is, the gate dielectric layer 270 is between the third polysilicon layer 260 and the gate conductive layer 280.

일부 실시예에서, 도 11b에 도시된 바와 같이, 제3 폴리실리콘층(260)의 오목부(262)는 평면도 상에서 보았을 때 반타원의 윤곽을 가지고 있다. 일부 실시예에서, 제3 폴리실리콘층(260)과 게이트 유전층(270)은 도 6b의 질화규소층(220)이 제거된 위치에서 평면도 상에서 보았을 때 반타원의 윤곽을 가지고 있다. 그 결과, 게이트 도전층(280)이 형성된 후, 메모리 장치의 게이트 전극 역할을 하는 게이트 도전층(280)의 부분은 반타원형 원통과 같은 상응하는 형상을 가지게 될 것이다. 다시 말해, 게이트 도전층(280)의 부분(즉, 게이트 전극)과 제3 폴리실리콘층(260)의 오목부(262)는 평면도 상에서 보았을 때 반타원형 윤곽을 가진다. 그러나, 본 기재는 이에 제한되지 않는다. 위에서 바라본 메모리 장치의 주요부의 형상은 직사각형, 정사각형, 삼각형, 사다리꼴, 반원형 등일 수 있다. 일부 실시예에서, 도 11b에 도시된 바와 같이, 메모리 장치의 주요부(오목부(262))는 역대칭형으로 배치된다. 즉, 평면도 상에서 바라본 메모리 장치의 주요부(오목부(262))의 분포는 서로 엇갈린 배치를 형성한다. 구체적으로, 메모리 장치의 주요부(오목부(262))는 제1 분리막(240) 상에서 서로 엇갈려 있다. In some embodiments, as shown in FIG. 11B, the concave portion 262 of the third polysilicon layer 260 has a semi-elliptic contour when viewed in a plan view. In some embodiments, the third polysilicon layer 260 and the gate dielectric layer 270 have a semi-elliptic contour when viewed from the top of the silicon nitride layer 220 of FIG. 6B from the removed position. As a result, after the gate conductive layer 280 is formed, a portion of the gate conductive layer 280 serving as a gate electrode of the memory device will have a corresponding shape such as a semi-elliptical cylinder. In other words, the portion of the gate conductive layer 280 (that is, the gate electrode) and the concave portion 262 of the third polysilicon layer 260 have semi-elliptic contours when viewed from a plan view. However, the description is not limited thereto. The shape of the main part of the memory device as viewed from above may be a rectangle, a square, a triangle, a trapezoid, and a semicircle. In some embodiments, as shown in Fig. 11B, the main portion (concave portion 262) of the memory device is disposed in an anti-symmetrical manner. That is, distributions of the main portions (concave portions 262) of the memory device as viewed from the plan view form a staggered arrangement. Specifically, the main portions (concave portions 262) of the memory device are alternately disposed on the first separator 240.

일부 실시예에서, 게이트 유전층(270)은 산화규소, 질화규소, 산화알루미늄, 또는 기타 적절한 물질로 구성될 수 있다. 다른 실시예에서, 게이트 유전층(270)은 산화물과 질화물의 조합(예, ONO)으로 구성된다. 일부 실시예에서, 게이트 도전층(280)의 물질은 도전성 물질을 포함할 수 있고 폴리실리콘, 다결정 실리콘 게르마늄(poly-SiGe), 금속 질화물, 금속 규화물, 및 기타 금속 물질의 조합에서 선택될 수 있다. 예를 들어, 금속 질화물은 질화텅스텐, 질화몰리브덴, 질화티탄, 질화탄탈, 또는 이들의 조합일 수 있다. 금속 규화물은 규화텅스텐, 규화티탄, 규화코발트, 규화니켈, 규화백금, 규화에르븀, 또는 이들의 조합일 수 있다. 금속은 구리, 은, 또는 기타 적합한 금속일 수 있다. In some embodiments, gate dielectric layer 270 may be made of silicon oxide, silicon nitride, aluminum oxide, or other suitable material. In another embodiment, the gate dielectric layer 270 is comprised of a combination of oxide and nitride (eg, ONO). In some embodiments, the material of the gate conductive layer 280 may include a conductive material and may be selected from a combination of polysilicon, polysilicon germanium (poly-SiGe), metal nitride, metal silicide, and other metal materials. . For example, the metal nitride may be tungsten nitride, molybdenum nitride, titanium nitride, tantalum nitride, or a combination thereof. The metal silicide may be tungsten silicide, titanium silicide, cobalt silicide, nickel silicide, platinum silicide, erbium silicide, or a combination thereof. The metal can be copper, silver, or other suitable metal.

도 12a와 도 12b를 참조하면, 도 12b는 도 12a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 12a는 도 12b의 12A-12A선을 따라 바라본 반도체 장치의 단면도이다. STI(shallow trench isolation) 에칭과 같은 식각 공정이 수행되어 제3 폴리실리콘층(260), 게이트 유전층(270), 및 게이트 도전층(280)의 각 부분을 제거한다. 더욱 상세히 설명하면, 패턴이 형성된 하드마스크층이 적절한 증착, 현상, 및/또는 에칭 방식에 의해 형성되고, 패턴이 형성된 하드마스크층은 제3 폴리실리콘층(260), 게이트 유전층(70), 및 게이트 도전층(280)을 식각하여 제3 트렌치(T3)를 형성하기 위한 식각마스크로 활용될 수 있다. 일부 실시예에서, 도 12b에 도시된 바와 같이, 제3 트렌치(T3)는 평면도 상에서 보았을 때 스트립(strip) 형상을 가지고 있다. Referring to FIGS. 12A and 12B, FIG. 12B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 12A. That is, FIG. 12A is a cross-sectional view of the semiconductor device taken along line 12A-12A of FIG. 12B. An etching process such as shallow trench isolation (STI) etching is performed to remove portions of the third polysilicon layer 260, the gate dielectric layer 270, and the gate conductive layer 280. In more detail, the patterned hardmask layer is formed by an appropriate deposition, development, and/or etching method, and the patterned hardmask layer is a third polysilicon layer 260, a gate dielectric layer 70, and The gate conductive layer 280 may be etched to be used as an etching mask for forming the third trench T3. In some embodiments, as shown in FIG. 12B, the third trench T3 has a strip shape when viewed in a plan view.

일부 실시예에서, 게이트 유전층(270)과 게이트 도전층(280)은 제3 폴리실리콘층(260) 내에 형성된다. 즉, 게이트 유전층(270)과 게이트 도전층(280)은 제3 폴리실리콘층(260)의 오목부(262)에 배치된다. 일부 실시예에서, 게이트 도전층(280)은 워드라인(WL) 역할을 할 수 있고, 오목부(262)(도 7의 리세스(R1))를 대향하는 게이트 도전층(280)의 부분은 게이트(G) 역할을 할 수 있다. 일부 실시예에서, 벌크(260B)는 제1 분리막(240)을 향하고 있다. 일부 실시예에서, 벌크(260B)와 게이트(G)는 서로 다른 방향을 향하고 있다. 더욱 상세히 설명하면, 벌크(260B)는 도 4b의 제1 트렌치(T1)를 향하고 있는 반면, 게이트(G)는 도 9b의 제2 트렌치(T2)를 향하고 있다. 즉, 벌크(260B)는 도 4b의 제1 트렌치(T1)를 향하고 있고, 게이트(G)는 도 12b의 제3 트렌치(T3)를 향하고 있다. In some embodiments, the gate dielectric layer 270 and the gate conductive layer 280 are formed within the third polysilicon layer 260. That is, the gate dielectric layer 270 and the gate conductive layer 280 are disposed in the concave portion 262 of the third polysilicon layer 260. In some embodiments, the gate conductive layer 280 may serve as a word line WL, and a portion of the gate conductive layer 280 facing the recess 262 (recess R1 in FIG. 7) is It can serve as a gate (G). In some embodiments, the bulk 260B is facing the first separation membrane 240. In some embodiments, the bulk 260B and the gate G face different directions. In more detail, the bulk 260B is facing the first trench T1 of FIG. 4B, while the gate G is facing the second trench T2 of FIG. 9B. That is, the bulk 260B faces the first trench T1 of FIG. 4B and the gate G faces the third trench T3 of FIG. 12B.

도 12c는 도 12b에 도시된 메모리 장치의 트랜지스터 장치를 개략적으로 도시한 것이다. 도 12c에 도시된 바와 같이, 메모리 장치는 벌크(bulk, 260B), 채널 영역(260C), 게이트 유전층(270), 및 게이트(G)를 포함한다. 벌크(260B)는 게이트(G)로부터 멀어지는 방향으로 가늘어진다. 예컨대, 벌크(260B)는 게이트(G)를 향한 점을 향해 가늘어질 수 있다. 벌크(260B)의 형상은 삼각형일 수 있다. 일부 실시예에서, 벌크(260B)의 형상은 반타원형, 반원형, 또는 사다리꼴일 수 있다. 12C is a schematic diagram of a transistor device of the memory device shown in FIG. 12B. 12C, the memory device includes a bulk (260B), a channel region 260C, a gate dielectric layer 270, and a gate (G). The bulk 260B is tapered in a direction away from the gate G. For example, the bulk 260B may be tapered toward a point toward the gate G. The shape of the bulk 260B may be triangular. In some embodiments, the shape of the bulk 260B may be semi-elliptical, semi-circular, or trapezoidal.

도 13a와 도 13b를 참조하면, 도 13b는 도 13a에 도시된 반도체 장치에서 명확한 설명을 위해 제2 폴리실리콘층(230)이 생략된 평면도이다. 즉, 도 13a는 도 13b의 13A-13A선을 따라 바라본 반도체 장치의 단면도이다. 도 12a와 도 12b의 제3 트렌치(T3)에 절연 물질을 채워 제2 분리막(290)을 형성한다. 즉, 제2 분리막(290)은 게이트 도전층(280) 상에 형성된다. 일부 실시예에서, 제2 분리막(290)의 길이 방향은 제1 분리막(240)의 길이 방향과 평행이다. 일부 실시예에서, 도 13b에 도시된 바와 같이, 제2 분리막(290)은 평면도 상에서 보았을 때 제1 분리막(240)과 번갈아 배치된다. 일부 실시예에서, 도 13b에 도시된 바와 같이, 평면도 상에서 보았을 때, 제2 분리막(290)은 스트립(strip) 형상을 가지고 있는 반면, 제1 분리막(240)은 S자로 이어진 형상을 가지고 있다. 일부 실시예에서, 벌크(260B)는 제1 분리막(240)을 향해 있는 반면, 게이트(G)는 제2 분리막(290)을 향해 있다. 즉, 벌크(260B)와 게이트(G)는 게이트 유전층(270)의 서로 반대 측에 배치된다. 13A and 13B, FIG. 13B is a plan view in which the second polysilicon layer 230 is omitted for clarity in the semiconductor device illustrated in FIG. 13A. That is, FIG. 13A is a cross-sectional view of the semiconductor device as viewed along line 13A-13A of FIG. 13B. A second separator 290 is formed by filling the third trench T3 of FIGS. 12A and 12B with an insulating material. That is, the second separation layer 290 is formed on the gate conductive layer 280. In some embodiments, the length direction of the second separator 290 is parallel to the length direction of the first separator 240. In some embodiments, as shown in FIG. 13B, the second separator 290 is alternately disposed with the first separator 240 when viewed in a plan view. In some embodiments, as shown in FIG. 13B, when viewed from a plan view, the second separator 290 has a strip shape, while the first separator 240 has an S-shaped shape. In some embodiments, the bulk 260B faces the first separator 240, while the gate G faces the second separator 290. That is, the bulk 260B and the gate G are disposed on opposite sides of the gate dielectric layer 270.

일부 실시예에서, 제2 분리막(290)이 형성된 후, CMP 공정과 같은 평탄화 공정이 수행되어 제2 분리막(290)의 잉여 물질을 제거할 수 있다. 일부 실시예에서, 제2 분리막(290)은 산화규소층, 질화규소층, 또는 산질화규소층 등을 포함한다. 제2 분리막(290)은 테트라에톡시실란(TEOS)과 같은 저 유전상수(low-k) 유전체로 구성될 수 있다. 제2 분리막(290)은 CVD, PECVD, ALD, FCVD, LPCVD, 또는 기타 적절한 방법에 의해 형성될 수 있다.In some embodiments, after the second separator 290 is formed, a planarization process such as a CMP process may be performed to remove excess material of the second separator 290. In some embodiments, the second separator 290 includes a silicon oxide layer, a silicon nitride layer, or a silicon oxynitride layer. The second separator 290 may be formed of a low-k dielectric such as tetraethoxysilane (TEOS). The second separator 290 may be formed by CVD, PECVD, ALD, FCVD, LPCVD, or other suitable methods.

도 14를 참조하면, 제2 분리막(290)이 형성된 후, 제3 분리막(300)이 스택(200)(도 6a 참조) 상에 형성된다. 즉, 제3 분리막(300)이 제2 분리막(290)과 제3 폴리실리콘층(260) 상에 형성된다. 다시 말해, 제3 분리막(300)이 제1 분리막(240)과 제2 분리막(290) 상에 형성된다. 일부 실시예에서, 제3 분리막(300)은 제2 분리막(290)과 직각을 이룬다. 다시 말해, 제3 분리막(300)의 길이 방향은 제3 폴리실리콘층(260)의 길이 방향과 직각을 이룬다. 일부 실시예에서, 제3 분리막(300)은 IMD(inter-metal dielectric)층이다. 제3 분리막(300)은 저유전 물질(low dielectric material)로 구성될 수 있다. 예를 들어, 저유전 물질은 PSG(phosphor silicate glass), BPSG(boron phosphor silicate glass), 또는 기타 적절한 물질과 같은 도핑된 산화물일 수 있다. Referring to FIG. 14, after the second separator 290 is formed, a third separator 300 is formed on the stack 200 (see FIG. 6A ). That is, the third separator 300 is formed on the second separator 290 and the third polysilicon layer 260. In other words, the third separation membrane 300 is formed on the first separation membrane 240 and the second separation membrane 290. In some embodiments, the third separator 300 forms a right angle with the second separator 290. In other words, the length direction of the third separation layer 300 is perpendicular to the length direction of the third polysilicon layer 260. In some embodiments, the third separator 300 is an inter-metal dielectric (IMD) layer. The third separator 300 may be made of a low dielectric material. For example, the low dielectric material may be a doped oxide such as phosphor silicate glass (PSG), boron phosphor silicate glass (BPSG), or other suitable material.

도 15를 참조하면, 비트라인 비아 컨택트(310)가 제3 분리막(300)과 제1 분리막(240)을 관통하여 형성된다. 더욱 상세히 설명하면, 비트라인 비아 컨택트(310)를 형성하는 방법은 제3 분리막(300)과 제1 분리막(240)을 식각하여 비아홀을 형성하는 단계와 그 이후에 비아홀에 도전성 물질을 채우는 단계를 포함할 수 있다. 즉, 제1 분리막(240)이 식각되어 잔존하는 제1 분리막(240)의 일부를 남겨놓은 후에, 비트라인 비아 컨택트(310)가 제1 분리막(240)과 제3 분리막(300)을 관통하여 형성된다. 일부 실시예에서, 비트라인 비아 컨택트(310)가 형성된 후, CMP 공정과 같은 평탄화 공정이 수행되어 비트라인 비아 컨택트(310)의 잉여 물질을 제거할 수 있다. 일부 실시예에서, 비트라인 비아 컨택트(310)의 하면은 기판(100)의 상면 아래에 있다. 즉, 비트라인 비아 컨택트(310)의 하면과 제3블록 구조체(124)의 하면은 동일한 수평 높이에 있다. 일부 실시예에서, 비트라인 비아 컨택트(310)는 도핑된 폴리실리콘 또는 금속으로 구성된다. Referring to FIG. 15, a bit line via contact 310 is formed through the third separator 300 and the first separator 240. In more detail, the method of forming the bitline via contact 310 includes forming a via hole by etching the third separation layer 300 and the first separation layer 240, and then filling the via hole with a conductive material. Can include. That is, after the first separator 240 is etched to leave a part of the remaining first separator 240, the bit line via contact 310 passes through the first separator 240 and the third separator 300 Is formed. In some embodiments, after the bit line via contact 310 is formed, a planarization process such as a CMP process may be performed to remove excess material of the bit line via contact 310. In some embodiments, the bottom surface of the bitline via contact 310 is below the top surface of the substrate 100. That is, the lower surface of the bit line via contact 310 and the lower surface of the third block structure 124 are at the same horizontal height. In some embodiments, the bitline via contact 310 is comprised of doped polysilicon or metal.

도 16을 참조하면, 도전층(320)이 비트라인 비아 컨택트(310) 상에 형성되고, 도전층(320)은 비트라인으로 정의된다. 일부 실시예에서, IMD(inter-metal dielectric)층과 같은 분리막이 도전층(320)과 같은 수평 높이에 형성된다. 즉, 분리막은 도전층(320)과 동일 평면 상에 있다. Referring to FIG. 16, a conductive layer 320 is formed on the bit line via contact 310, and the conductive layer 320 is defined as a bit line. In some embodiments, a separator, such as an inter-metal dielectric (IMD) layer, is formed at the same horizontal height as the conductive layer 320. That is, the separator is on the same plane as the conductive layer 320.

일부 실시예에서, 전류가 도전층(320)으로부터 비트라인 비아 컨택트(310)를 통하여 폴리실리콘 구조체(110)로 흐른다. 폴리실리콘 구조체(110)는 전류 균일성 확보에 유리한 BL매립 연결구조체 역할을 할 수 있고, 제3블록 구조체(124)의 배치는 누전 및 전류분산을 방지하는데 유리하다. In some embodiments, current flows from conductive layer 320 through bitline via contact 310 to polysilicon structure 110. The polysilicon structure 110 may serve as a BL buried connection structure advantageous in securing current uniformity, and the arrangement of the third block structure 124 is advantageous in preventing short circuit and current distribution.

도 17을 참조하면, 도전층(320)이 형성된 후, 제4 분리막(330)이 도전층(320) 상에 형성된다. 이후, 커패시터 랜딩 패드(340)가 제4 분리막(330), 도전층(320), 및 제3 분리막(300)을 관통하여 형성된다. 더욱 상세히 설명하면, 커패시터 랜딩 패드(340)를 형성하는 방법은 제4 분리막(330), 도전층(320), 및 제3 분리막(300)을 식각하여 비아홀을 형성는 단계와 그 이후에 비아홀에 도전성 물질을 채우는 단계를 포함할 수 있다. 설명의 편의상, 도 17에서 도전층(320)의 후방에 있는 커패시터 랜딩 패드(340)를 파선으로 표현하였다. 일부 실시예에서, 커패시터 랜딩 패드(340)가 형성된 후, CMP 공정과 같은 평탄화 공정이 수행되어 커패시터 랜딩 패드(340)의 잉여 물질을 제거할 수 있다. Referring to FIG. 17, after the conductive layer 320 is formed, a fourth separation layer 330 is formed on the conductive layer 320. Thereafter, the capacitor landing pad 340 is formed through the fourth separator 330, the conductive layer 320, and the third separator 300. In more detail, the method of forming the capacitor landing pad 340 is a step of forming a via hole by etching the fourth separator 330, the conductive layer 320, and the third separator 300, and thereafter, the via hole is electrically conductive. It may include filling the material. For convenience of explanation, in FIG. 17, the capacitor landing pad 340 located behind the conductive layer 320 is represented by a broken line. In some embodiments, after the capacitor landing pad 340 is formed, a planarization process such as a CMP process may be performed to remove excess material of the capacitor landing pad 340.

일부 실시예에서, 기판(100) 상의 비트라인 비아 컨택트(310)의 수직방향 투영 부위는 기판(100) 상의 커패시터 랜딩 패드(340)의 수직방향 투영 부위와 중첩되지 않는다. In some embodiments, the vertical projection portion of the bitline via contact 310 on the substrate 100 does not overlap with the vertical projection portion of the capacitor landing pad 340 on the substrate 100.

일부 실시예에서, 제4 분리막(330)은 IMD층이다. 제4 분리막(330)은 저유전 물질로 구성될 수 있다. 예를 들어, 저유전 물질은 PSG, BPSG, 또는 기타 적절한 물질과 같은 도핑된 산화물일 수 있다. 일부 실시예에서, 커패시터 랜딩 패드(340)는 도핑된 폴리실리콘 또는 금속으로 구성된다. In some embodiments, the fourth separator 330 is an IMD layer. The fourth separator 330 may be made of a low dielectric material. For example, the low dielectric material can be a doped oxide such as PSG, BPSG, or other suitable material. In some embodiments, the capacitor landing pad 340 is comprised of doped polysilicon or metal.

도 18a, 도 18b, 및 도 19를 참조하면, 도 18b는 도 18a에 도시된 반도체 장치의 평면도이고, 도 19는 도 18b의 19-19선을 따라 바라본 반도체 장치의 단면도이다. 다시 말해, 도 18a와 도 19는 각각 도 18b의 18A-18A선과 19-19선을 따라 바라본 반도체 장치의 단면도이다. 설명의 편의상, 도 18a와 도 19에서 도전층(320)의 후방에 있는 하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380)을 파선(dashed lines)으로 표현하였다. 또한, 명확한 이해를 위해, 도 18b에서 도전층(320)과 그 아래의 비트라인 비아 컨택트(310)를 파선(dashed lines)으로 표현하였다. 커패시터 랜딩 패드(340)가 형성된 후, 제5 분리막(350)이 커패시터 랜딩 패드(340)와 제4 분리막(340) 상에 형성된다. 일부 실시예에서, 제5 분리막(350)의 두께는 제4 분리막(330)의 두께보다 크다. 18A, 18B, and 19, FIG. 18B is a plan view of the semiconductor device shown in FIG. 18A, and FIG. 19 is a cross-sectional view of the semiconductor device taken along line 19-19 of FIG. 18B. In other words, FIGS. 18A and 19 are cross-sectional views of the semiconductor device taken along lines 18A-18A and 19-19 of FIG. 18B, respectively. For convenience of explanation, in FIGS. 18A and 19, the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380 located behind the conductive layer 320 are represented by dashed lines. . In addition, for clear understanding, in FIG. 18B, the conductive layer 320 and the bit line via contact 310 below it are represented by dashed lines. After the capacitor landing pad 340 is formed, a fifth separator 350 is formed on the capacitor landing pad 340 and the fourth separator 340. In some embodiments, the thickness of the fifth separator 350 is greater than the thickness of the fourth separator 330.

제5 분리막(350)이 형성된 후, 하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380)이 순차적으로 제5 분리막(350) 내에 형성된다. 즉, 하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380)은 제5 분리막(350) 내에 매립 형성된다. 본 실시예에서, 하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380)은 메모리 장치의 커패시터로 정의된다. 일부 실시예에서, 커패시터(하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380) 포함)는 도전층(320) 위에 형성되어, COB(capacitor over bit line)라고 불린다. After the fifth separator 350 is formed, the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380 are sequentially formed in the fifth separator 350. That is, the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380 are buried in the fifth separator 350. In this embodiment, the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380 are defined as capacitors of the memory device. In some embodiments, a capacitor (including the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380) is formed on the conductive layer 320 and is referred to as a COB (capacitor over bit line). .

더욱 상세히 설명하면, 커패시터를 형성하는 방법은 제5 분리막(350)을 식각하여 비아홀을 형성하는 단계와 그 후에 비아홀에 제1 도전성 물질, 절연성 물질, 및 제2 도전성 물질을 채워서 커패시터를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 커패시터가 형성된 후, CMP 공정과 같은 평탄화 공정이 수행되어 커패시터의 잉여 물질을 제거할 수 있다. 일부 실시예에서, 하부 전극판(360)은 고 유전상수 유전층(370)을 둘러싸고, 고 유전상수 유전층(370)은 상부 전극판(380)을 둘러싼다. 일부 실시예에서, 하부 전극판(360)은 커패시터 랜딩 패드(340)와 접촉한다. 일부 실시예에서, 하부 전극판(360)의 하면의 폭은 커패시터 랜딩 패드(340)의 상면의 폭보다 작다. 일부 실시예에서, 기판(100) 상의 하부 전극판(360)의 수직방향 투영 부위는 기판(100) 상의 커패시터 랜딩 패드(340)의 수직방향 투영 부위와 중첩된다. In more detail, the method of forming a capacitor includes forming a via hole by etching the fifth separator 350, and then forming a capacitor by filling the via hole with a first conductive material, an insulating material, and a second conductive material. It may include. In some embodiments, after the capacitor is formed, a planarization process such as a CMP process may be performed to remove excess material of the capacitor. In some embodiments, the lower electrode plate 360 surrounds the high dielectric constant dielectric layer 370, and the high dielectric constant dielectric layer 370 surrounds the upper electrode plate 380. In some embodiments, the lower electrode plate 360 contacts the capacitor landing pad 340. In some embodiments, the width of the lower surface of the lower electrode plate 360 is smaller than the width of the upper surface of the capacitor landing pad 340. In some embodiments, the vertical projection portion of the lower electrode plate 360 on the substrate 100 overlaps the vertical projection portion of the capacitor landing pad 340 on the substrate 100.

일부 실시예에서, 제5 분리막(350)은 IMD층이다. 제5 분리막(350)은 저유전 물질로 구성될 수 있다. 예를 들어, 저유전 물질은 PSG, BPSG, 또는 기타 적절한 물질과 같은 도핑된 산화물일 수 있다. 일부 실시예에서, 하부 전극판(360)과 상부 전극판(380)은 도핑된 폴리실리콘과 같은 동일한 물질로 구성된다. In some embodiments, the fifth separator 350 is an IMD layer. The fifth separator 350 may be made of a low dielectric material. For example, the low dielectric material can be a doped oxide such as PSG, BPSG, or other suitable material. In some embodiments, the lower electrode plate 360 and the upper electrode plate 380 are made of the same material, such as doped polysilicon.

일부 실시예에서, 커패시터(하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380) 포함), 커패시터 랜딩 패드(340), 드레인단 접점(250), 소스단 접점(252), 및 주요부(오목부(262))는 DRAM셀(400)로 정의된다. DRAM셀(400)의 면적밀도는 셀 당 피처 크기의 제곱(F2)의 6배보다 작다. 예컨대, DRAM셀(400)의 면적밀도는 5F2일 수 있다. 상기에 설명한 반도체 장치의 구조를 활용하면, 반도체 장치의 밀도를 증가시킬 수 있으므로 반도체 장치의 성능을 향상시킬 수 있다. In some embodiments, a capacitor (including the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380), the capacitor landing pad 340, the drain terminal contact 250, the source terminal contact ( 252) and the main part (recessed part 262) are defined as DRAM cells 400. The areal density of the DRAM cell 400 is less than 6 times the square of the feature size per cell (F 2 ). For example, the area density of the DRAM cell 400 may be 5F 2 . If the structure of the semiconductor device described above is used, the density of the semiconductor device can be increased, and thus the performance of the semiconductor device can be improved.

일부 실시예에서, 커패시터가 형성된 후, 제6 분리막(미도시)이 형성된다. 제6 분리막은 보호층 역할을 한다. 더욱 상세히 설명하면, 제6 분리막은 하부 전극판(360), 고 유전상수 유전층(370), 및 상부 전극판(380)을 커버한다. In some embodiments, after the capacitor is formed, a sixth separator (not shown) is formed. The sixth separator serves as a protective layer. In more detail, the sixth separator covers the lower electrode plate 360, the high dielectric constant dielectric layer 370, and the upper electrode plate 380.

도 20을 참조하면, 도 20은 본 기재의 일부 실시예에 따른 DRAM 어레이의 회로도이다. 도 20은 2x4의 셀 매트릭스(cell matrix)를 가진 단순한 예를 도시한 것이다. 제1행의 DRAM셀의 게이트는 제1 워드라인(WL0)으로 연결되고, 제2행의 DRAM셀의 게이트는 제2 워드라인(WL1)으로 연결된다. 마찬가지로, 제3행의 DRAM셀의 게이트는 제3 워드라인(WL2)으로 연결되고, 제4행의 DRAM셀의 게이트는 제4 워드라인(WL3)으로 연결된다. 앞서 설명한 게이트 도전층(280)은 제1 워드라인(WL0), 제2 워드라인(WL1), 제3 워드라인(WL2), 및 제4 워드라인(WL3) 역할을 할 수 있다. 제1열의 DRAM셀의 드레인은 제1 비트라인(BL0)으로 연결되고, 제2열의 DRAM셀의 드레인은 제2 비트라인(BL1)으로 연결된다. 앞서 설명한 도전층(320)은 제1 비트라인(BL0) 및 제2 비트라인(BL1) 역할을 할 수 있다. 소스단은 커패시터의 하부 전극판으로 연결되고, 이후에 커패시터의 상부 전극판도 그라운드로 연결된다. Referring to FIG. 20, FIG. 20 is a circuit diagram of a DRAM array according to some embodiments of the present disclosure. 20 shows a simple example with a 2x4 cell matrix. The gate of the DRAM cell in the first row is connected to the first word line WL0, and the gate of the DRAM cell in the second row is connected to the second word line WL1. Similarly, the gate of the DRAM cell in the third row is connected to the third word line WL2, and the gate of the DRAM cell in the fourth row is connected to the fourth word line WL3. The gate conductive layer 280 described above may serve as a first word line WL0, a second word line WL1, a third word line WL2, and a fourth word line WL3. A drain of the DRAM cell in the first column is connected to the first bit line BL0, and the drain of the DRAM cell in the second column is connected to the second bit line BL1. The conductive layer 320 described above may serve as the first bit line BL0 and the second bit line BL1. The source terminal is connected to the lower electrode plate of the capacitor, and then the upper electrode plate of the capacitor is also connected to the ground.

본 발명의 범위 또는 사상을 벗어나지 않으면서 상기 기재의 구조를 다양하게 수정 및 변형할 수 있음은 당업자에게 당연하다 할 것이다. 이러한 점에서, 하기의 청구항의 범위에 포함된다는 전제 하에서 본 발명의 수정과 변형도 상기 기재에 포함된다고 할 것이다. It will be obvious to those skilled in the art that various modifications and variations can be made to the structure of the substrate without departing from the scope or spirit of the present invention. In this respect, it will be said that modifications and variations of the present invention are also included in the description on the premise that they are included in the scope of the following claims.

100: 기판
110: 폴리실리콘 구조체
120, 122, 124: 블록 구조체
200: 스택
202, 204: 측벽
210: 제1 폴리실리콘층
220: 질화규소층
230: 제2 폴리실리콘층
232: 라이너층
240: 제1 분리막
250: 드레인단 접점
252: 소스단 접점
260: 제3 폴리실리콘층
260B: 벌크
260C: 채널 영역
260D: 드레인 영역
260S: 소스 영역
260W: 웰 영역
262: 오목부
270: 게이트 유전층
280: 게이트 도전층
290: 제2 분리막
300: 제3 분리막
R1: 리세스
T1, T2: 트렌치100: substrate
110: polysilicon structure
120, 122, 124: block structure
200: stack
202, 204: side wall
210: first polysilicon layer
220: silicon nitride layer
230: second polysilicon layer
232: liner layer
240: first separation membrane
250: drain terminal contact
252: source terminal contact
260: third polysilicon layer
260B: bulk
260C: Channel area
260D: drain region
260S: source area
260W: well area
262: recess
270: gate dielectric layer
280: gate conductive layer
290: second separation membrane
300: third separator
R1: recess
T1, T2: trench

Claims (20)

제1 폴리실리콘층, 질화규소층, 및 제2 폴리실리콘층의 스택을 형성하는 단계;
상기 스택을 관통하는 제1 트렌치를 형성하는 단계―여기서, 상기 제1 트렌치는 평면도 상에서 보았을 때 S자로 이어진 형상임;
상기 제1 트렌치에 제1 분리막을 채우는 단계;
상기 스택을 관통하는 제2 트렌치를 형성하여 상기 제1 폴리실리콘층, 상기 질화규소층, 및 상기 제2 폴리실리콘층의 측벽을 노출시키는 단계;
상기 질화규소층을 제거하여 상기 제1 폴리실리콘층과 상기 제 폴리실리콘층 사이에 리세스를 형성하는 단계;
상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층의 노출된 측벽을 도핑하여 소스단 접점과 드레인단 접점을 정의하는 단계;
상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상에 및 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이의 상기 리세스 내에 제3 폴리실리콘층을 형성하여 상기 제3 폴리실리콘층이 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 오목부를 포함하도록 하는 단계;
상기 오목부를 도핑하여 소스 영역과 드레인 영역을 정의하는 단계;
상기 오목부의 내측을 도핑하여 웰(well) 영역을 정의하는 단계―여기서, 상기 웰(well) 영역은 벌크(bulk) 역할을 하고, 상기 벌크(bulk)는 상기 제1 트렌치를 대향함;
상기 오목부를 도핑하여 채널 영역을 정의하는 단계―여기서, 상기 오목부는 메모리 장치의 주요부로 정의됨;
상기 제3 폴리실리콘층 상에 게이트 유전층을 형성하는 단계;
상기 게이트 유전층 상에 게이트 도전층을 형성하는 단계―여기서, 상기 게이트 도전층은 워드라인으로 정의되고, 상기 리세스 내의 상기 게이트 도전층은 상기 제2 트렌치를 대향하는 게이트 역할을 함; 및
상기 게이트 도전층 상에 제2 분리막을 형성하는 단계를 포함하는,
반도체 장치를 형성하는 방법. Forming a stack of a first polysilicon layer, a silicon nitride layer, and a second polysilicon layer;
Forming a first trench penetrating the stack, wherein the first trench has an S shape when viewed from a plan view;
Filling a first separator in the first trench;
Forming a second trench penetrating the stack to expose sidewalls of the first polysilicon layer, the silicon nitride layer, and the second polysilicon layer;
Removing the silicon nitride layer to form a recess between the first polysilicon layer and the first polysilicon layer;
Defining a source terminal contact point and a drain terminal contact point by doping the exposed sidewalls of the first polysilicon layer and the second polysilicon layer;
A third polysilicon layer is formed on the first polysilicon layer and the second polysilicon layer and in the recess between the first polysilicon layer and the second polysilicon layer to form the third polysilicon layer. Including a concave portion between the first polysilicon layer and the second polysilicon layer;
Defining a source region and a drain region by doping the concave portion;
Defining a well region by doping the inside of the concave portion, wherein the well region serves as a bulk, and the bulk faces the first trench;
Defining a channel region by doping the concave portion, wherein the concave portion is defined as a main portion of a memory device;
Forming a gate dielectric layer on the third polysilicon layer;
Forming a gate conductive layer on the gate dielectric layer, wherein the gate conductive layer is defined as a word line, and the gate conductive layer in the recess serves as a gate facing the second trench; And
Including the step of forming a second separation layer on the gate conductive layer,
A method of forming a semiconductor device. 제1항에 있어서,
상기 스택 상에 제3 분리막을 형성하는 단계;
상기 제1 분리막과 상기 제3 분리막을 관통하여 비트라인 비아 컨택트를 형성하는 단계; 및
상기 비트라인 비아 컨택트 상에 도전층을 형성하는 단계를 더 포함하고,
상기 도전층은 비트라인으로 정의되는 것을 특징으로 하는, 방법. The method of claim 1,
Forming a third separator on the stack;
Forming a bit line via contact through the first separation layer and the third separation layer; And
Further comprising forming a conductive layer on the bit line via contact,
The method, characterized in that the conductive layer is defined as a bit line. 제2항에 있어서,
상기 도전층 상에 제4 분리막을 형성하는 단계; 및
상기 제4 분리막, 상기 도전층, 및 상기 제3 분리막을 관통하여 커패시터 랜딩 패드를 형성하는 단계를 더 포함하는, 방법. The method of claim 2,
Forming a fourth separator on the conductive layer; And
The method further comprising forming a capacitor landing pad through the fourth separator, the conductive layer, and the third separator. 제3항에 있어서,
상기 커패시터 랜딩 패드와 상기 제4 분리막 상에 제5 분리막을 형성하는 단계; 및
상기 제5 분리막 내에 순차적으로 하부 전극판, 고 유전상수 유전층, 및 상부 전극판을 형성하는 단계를 더 포함하는, 방법. The method of claim 3,
Forming a fifth separator on the capacitor landing pad and the fourth separator; And
The method further comprising sequentially forming a lower electrode plate, a high dielectric constant dielectric layer, and an upper electrode plate in the fifth separator. 제1항에 있어서,
상기 제2 분리막의 길이 방향은 상기 제1 분리막의 길이 방향과 평행한 것을 특징으로 하는, 방법. The method of claim 1,
The method, characterized in that the longitudinal direction of the second separation membrane is parallel to the longitudinal direction of the first separation membrane. 제1항에 있어서,
상기 제3 폴리실리콘층은 상기 오목부에 연결된 제1 부분과 제2 부분을 더 포함하고, 상기 제1 부분과 상기 제2 부분은 각각 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상에 있는 것을 특징으로 하는, 방법. The method of claim 1,
The third polysilicon layer further includes a first portion and a second portion connected to the concave portion, and the first portion and the second portion are respectively on the first polysilicon layer and the second polysilicon layer. Characterized in that there is a method. 제1항에 있어서,
상기 게이트 도전층, 상기 게이트 유전층, 및 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 상의 상기 제3 폴리실리콘층의 일부를 식각하여 상기 제2 분리막이 상기 게이트 도전층 상에 형성되기 전에 제3 트렌치를 형성하는 단계를 더 포함하는, 방법. The method of claim 1,
Before the second separation layer is formed on the gate conductive layer by etching a portion of the gate conductive layer, the gate dielectric layer, and the third polysilicon layer on the first polysilicon layer and the second polysilicon layer. 3, the method further comprising forming a trench. 제2항에 있어서,
상기 제1 분리막을 식각하여 상기 제3 분리막과 상기 제1 분리막을 관통하여 상기 비트라인 비아 컨택트를 형성하기 전에 잔존하는 상기 제1 분리막의 일부를 남기는 단계를 더 포함하는, 방법. The method of claim 2,
Etching the first separator to penetrate the third separator and the first separator to leave a part of the first separator remaining before forming the bitline via contact. 기판;
상기 기판 상에 배치된 제1 폴리실리콘층 및 제2 폴리실리콘층;
상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 배치된 제3 폴리실리콘층―여기서, 상기 제3 폴리실리콘층은 오목부를 포함하고, 상기 오목부는 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층 사이에 배치되고, 상기 오목부는 메모리 장치의 주요부로 정의되고, 상기 주요부는 벌크(bulk)를 포함함;
상기 제1 폴리실리콘층, 상기 제2 폴리실리콘층, 및 상기 제3 폴리실리콘층과 인접한 제1 분리막―여기서, 상기 제1 분리막은 평면도 상에서 보았을 때 S자로 이어진 형상임;
상기 제3 폴리실리콘층 내에 배치된 게이트 유전층 및 게이트 도전층―여기서, 상기 게이트 유전층은 상기 제3 폴리실리콘층으로부터 돌출되고, 상기 오목부를 대향하는 상기 게이트 도전층은 게이트 역할을 함;
상기 게이트 도전층과 상기 제3 폴리실리콘층 상에 배치된 제2 분리막―여기서, 상기 벌크와 상기 게이트는 각각 상기 제1 분리막과 상기 제2 분리막을 대향함;
상기 제1 분리막과 상기 제2 분리막 상에 배치된 제3 분리막;
상기 제1 분리막과 상기 제3 분리막을 관통하여 배치되는 비트라인 비아 컨택트; 및
상기 비트라인 비아 컨택트와 상기 제3 분리막 상에 배치되는 도전층을 포함하고,
상기 도전층은 비트라인으로 정의되는 것을 특징으로 하는,
반도체 장치.Board;
A first polysilicon layer and a second polysilicon layer disposed on the substrate;
A third polysilicon layer disposed between the first polysilicon layer and the second polysilicon layer, wherein the third polysilicon layer includes a concave portion, and the concave portion is the first polysilicon layer and the second polysilicon layer. Disposed between the polysilicon layers, wherein the concave portion is defined as a main portion of the memory device, and the main portion includes a bulk;
A first separator adjacent to the first polysilicon layer, the second polysilicon layer, and the third polysilicon layer, wherein the first separator has an S shape when viewed from a plan view;
A gate dielectric layer and a gate conductive layer disposed in the third polysilicon layer, wherein the gate dielectric layer protrudes from the third polysilicon layer, and the gate conductive layer facing the recess serves as a gate;
A second separation layer disposed on the gate conductive layer and the third polysilicon layer, wherein the bulk and the gate face the first separation layer and the second separation layer, respectively;
A third separator disposed on the first separator and the second separator;
A bit line via contact disposed through the first separation layer and the third separation layer; And
A conductive layer disposed on the bit line via contact and the third separator,
The conductive layer is characterized in that it is defined as a bit line,
Semiconductor device. 제9항에 있어서,
상기 제3 분리막을 관통하여 배치되는 커패시터 랜딩 패드; 및
상기 커패시터 랜딩 패드 위로 순차적으로 배치되는 하부 전극판, 고 유전상수 유전층, 및 상부 전극판을 더 포함하고,
상기 하부 전극판, 상기 고 유전상수 유전판, 및 상기 상부 전극판은 커패시터로 정의되는 것을 특징으로 하는,
반도체 장치. The method of claim 9,
A capacitor landing pad disposed through the third separator; And
Further comprising a lower electrode plate sequentially disposed on the capacitor landing pad, a high dielectric constant dielectric layer, and an upper electrode plate,
The lower electrode plate, the high dielectric constant dielectric plate, and the upper electrode plate are characterized in that it is defined as a capacitor,
Semiconductor device. 제10항에 있어서,
상기 도전층 상에 배치되는 제4 분리막을 더 포함하고,
상기 커패시터 랜딩 패드는 상기 제3 분리막과 상기 제4 분리막을 관통하여 배치되는 것을 특징으로 하는,
반도체 장치. The method of claim 10,
Further comprising a fourth separation membrane disposed on the conductive layer,
The capacitor landing pad is disposed through the third separator and the fourth separator,
Semiconductor device. 제11항에 있어서,
상기 제4 분리막과 상기 커패시터 랜딩 패드 상에 배치된 제5 분리막을 더 포함하는,
반도체 장치. The method of claim 11,
Further comprising a fifth separator disposed on the fourth separator and the capacitor landing pad,
Semiconductor device. 제10항에 있어서,
상기 하부 전극판, 상기 고 유전상수 유전층, 상기 상부 전극판, 상기 커패시터 랜딩 패드, 소스단 접점, 드레인단 접점, 및 상기 주요부는 DRAM셀로 정의되고, 상기 DRAM셀의 면적밀도는 셀 당 피처 크기의 제곱의 6배보다 작고, 상기 드레인단 접점과 상기 소스단 접점은 각각 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층의 측벽에 배치되는 것을 특징으로 하는,
반도체 장치. The method of claim 10,
The lower electrode plate, the high dielectric constant dielectric layer, the upper electrode plate, the capacitor landing pad, the source terminal contact, the drain terminal contact, and the main portion are defined as DRAM cells, and the area density of the DRAM cells is the size of a feature per cell. It is smaller than 6 times the square, wherein the drain terminal contact and the source terminal contact are respectively disposed on sidewalls of the first polysilicon layer and the second polysilicon layer,
Semiconductor device. 제12항에 있어서,
상기 하부 전극판, 상기 고 유전상수 유전층, 및 상기 상부 전극판은 상기 제5 분리막 내에 매장되어 형성되고, 상기 커패시터는 상기 도전층 위에 배치되는 것을 특징으로 하는,
반도체 장치. The method of claim 12,
Wherein the lower electrode plate, the high dielectric constant dielectric layer, and the upper electrode plate are buried and formed in the fifth separator, and the capacitor is disposed on the conductive layer,
Semiconductor device. 제9항에 있어서,
상기 제2 분리막은 스트립(strip) 형상이고, 상기 메모리 장치의 상기 주요부는 평면도 상에서 보았을 때 역대칭형으로 배치된 것을 특징으로 하는,
반도체 장치. The method of claim 9,
The second separator has a strip shape, and the main portion of the memory device is arranged in an antisymmetrical shape when viewed from a plan view,
Semiconductor device. 제10항에 있어서,
상기 하부 전극판은 상기 고 유전상수 유전층을 둘러싸고, 상기 고 유전상수 유전층은 상기 상부 전극판을 둘러싸는 것을 특징으로 하는,
반도체 장치. The method of claim 10,
Wherein the lower electrode plate surrounds the high dielectric constant dielectric layer, and the high dielectric constant dielectric layer surrounds the upper electrode plate,
Semiconductor device. 제10항에 있어서, 상기 하부 전극판은 상기 커패시터 랜딩 패드와 접촉하는 것을 특징으로 하는,
반도체 장치. The method of claim 10, wherein the lower electrode plate is in contact with the capacitor landing pad.
Semiconductor device. 제9항에 있어서,
상기 제3 폴리실리콘층은 상기 제1 폴리실리콘층과 상기 제2 폴리실리콘층을 덮고 있고, 상기 제3 폴리실리콘층의 상기 오목부는 평면도 상에서 보았을 때 반타원의 윤곽을 가지고 있는 것을 특징으로 하는,
반도체 장치. The method of claim 9,
The third polysilicon layer covers the first polysilicon layer and the second polysilicon layer, and the concave portion of the third polysilicon layer has a semi-elliptic contour when viewed from a plan view,
Semiconductor device. 제10항에 있어서,
상기 기판 상의 상기 비트라인 비아 컨택트의 수직 투사 영역은 상기 기판 상의 상기 커패시터 랜딩 패드의 수직 투사 영역과 중첩되지 않는 것을 특징으로 하는,
반도체 장치. The method of claim 10,
The vertical projection area of the bit line via contact on the substrate does not overlap with the vertical projection area of the capacitor landing pad on the substrate,
Semiconductor device. 제9항에 있어서,
상기 기판 상에 배치된 폴리실리콘 구조체 및 블록 구조체를 포함하고,
상기 폴리실리콘 구조체는 상기 블록 구조체를 둘러싼 것을 특징으로 하는,
반도체 장치.
The method of claim 9,
Including a polysilicon structure and a block structure disposed on the substrate,
The polysilicon structure is characterized in that surrounding the block structure,
Semiconductor device.
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