KR20200110675A - 통신 채널들에 대한 신호 무결성 진단루틴 - Google Patents

Abstract

통신 채널의 신호 무결성을 진단하기 위한 시스템, 방법 및 디바이스뿐만 아니라 관련 시스템, 방법 및 디바이스가 개시된다. 방법은 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계, 및 미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 입력 신호에 대해 자동이득 기능을 수행하는 단계를 포함한다. 본 방법은 또한, 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 단계를 포함한다. 본 방법은 또한, 합산 출력을 디지털화하는 단계, 및 디지털화된 합산 출력을 분석하여 에러 레벨을 결정하는 단계를 포함한다.

Description

통신 채널들에 대한 신호 무결성 진단루틴

우선권 주장

본 출원은, "SIGNAL INTEGRITY DIAGNOSTICS FOR COMMUNICATION CHANNELS"에 대한, 2018년 1월 18일자로 출원된 미국 가특허 출원 제62/618,990호의 출원일의 이익을 주장하고, "SIGNAL INTEGRITY DIAGNOSTICS FOR COMMUNICATION CHANNELS"에 대한, 2018년 6월 4일자로 출원된 미국 특허 출원 제15/997,563호의 출원일의 이익을 주장하며, 이들 각각의 내용들 및 개시는 전체적으로 본 명세서에 참고로 포함된다.

기술분야

본 개시의 실시예들은 대체적으로 직렬 통신 채널들에 관한 것이고, 더 구체적으로는 통신 채널들에서의 신호 무결성에 관한 것이다.

많은 임베디드 제어 시스템들, 및 다른 컴퓨팅 시스템들에서, 주변 디바이스들과 호스트 사이의, 또는 주변 디바이스들 사이의 데이터의 이동은 그러한 시스템들 내에 존재할 수 있는 다양한 버스들 상에서 상당한 양의 데이터 트래픽일 수 있다. 더욱이, 이러한 데이터 트래픽의 일부는 실시간 임계 시스템들에 대한 정보 및 커맨드들을 전달할 수 있다. 따라서, 신호 무결성은 정확한 통신에서 중요한 인자가 된다.

일부 시스템들에서, 신호 무결성을 결정하기 위해, 전기 송신 라인들을 통해 또는 광 채널을 통해 한 지점으로부터 다른 지점으로 데이터를 전송할 때 통신 시스템에서 마진(margin)을 알고 있는 것이 중요하다. 일례로서, 자동차 고속 디지털 통신에서, 자동차 회사들은 그들의 통신 링크들 각각에서 여전히 충분한 신호 무결성 마진이 있는지 여부를 알기를 원한다. 통신 링크 내의 각각의 요소는 노화(aging), 기계적 응력, 온도 응력, 및 이들의 조합 하에서 열화될 수 있다. 링크 내의 요소들은 케이블 드라이버 회로, 송신측에서의 공통 모드 쵸크, 송신측에서의 커넥터, 케이블, 인라인 커넥터들, 수신측에서의 커넥터, 수신 단부에서의 공통 모드 쵸크, 등화기, 데이터 복구를 위한 PLL(phase-locked loop), 및 인쇄 회로 기판(PCB) 트레이스들을 포함할 수 있다.

본 개시의 발명자들은 비트 에러율이 런타임 동안 지나친 레벨로 상승하기 전에 신호 무결성 마진을 진단하기 위한 용이한, 빠른, 그리고 저렴한 방법에 대한 필요성을 예견한다.

본 개시의 실시예들은 자동이득 모듈, 교란 생성기, 합산 모듈, 클록 및 데이터 복구 모듈, 및 데이터 프로세서를 포함하는 통신 채널의 수신기측(receiver side)을 포함한다. 자동이득 모듈은 입력 신호와 조절된 출력 신호 사이의 이득을 자동으로 조정함으로써 송신 라인으로부터의 입력 신호를 컨디셔닝하여 조절된 출력 신호 상에서 미리결정된 전압 진폭을 생성하도록 구성된다. 교란 생성기는 미리결정된 전압 진폭에 비례하는 진폭을 갖는 교란 신호를 생성하도록 구성된다. 합산 모듈은 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하도록 구성된다. 클록 및 데이터 복구 모듈은 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된다. 데이터 프로세서는 데이터 신호의 신호 무결성을 분석하도록 구성된다.

본 개시의 추가의 실시예들은 수신기, 교란 생성기, 합산 모듈, 클록 및 데이터 복구 모듈, 및 데이터 프로세서를 포함하는 통신 채널의 수신기측을 포함한다. 수신기는 입력 신호의 진폭을 추정하고 진폭 표시 신호를 생성하도록 구성된다. 교란 생성기는, 입력 신호의 진폭에 비례하는 진폭을 갖고 진폭 표시 신호에 응답하는 교란 신호를 생성하도록 구성된다. 합산 모듈은 교란 신호를 입력 신호에 추가하여 합산 출력을 생성하도록 구성된다. 클록 및 데이터 복구 모듈은 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성되고, 데이터 프로세서는 데이터 신호의 신호 무결성을 분석하도록 구성된다.

본 개시의 일부 다른 실시예들은 통신 채널의 신호 무결성을 진단하는 방법을 포함한다. 본 방법은 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계, 및 미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 입력 신호에 대해 자동이득 기능을 수행하는 단계를 포함한다. 본 방법은 또한, 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 단계를 포함한다. 본 방법은 또한, 합산 출력을 디지털화하는 단계, 및 디지털화된 합산 출력을 분석하여 에러 레벨을 결정하는 단계를 포함한다.

본 개시의 또 다른 실시예들은 통신 채널의 신호 무결성을 진단하는 방법을 포함한다. 본 방법은 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계, 및 미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 입력 신호에 대해 자동이득 기능을 수행하는 단계를 포함한다. 본 방법은 또한, 프로세스의 2개 이상의 루프들을 수행하는 단계를 포함하고, 각각의 루프는, 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 것, 합산 출력을 디지털화하는 것, 현재의 루프에 대한 통신 채널에서 이용가능 마진을 결정하기 위해 디지털화된 합산 출력을 분석하는 것, 및 교란 신호의 진폭을 조정하는 것을 포함한다. 본 방법은 또한, 2개 이상의 루프들 중 적어도 2개의 루프로부터 이용가능 마진에 응답하여 최종 이용가능 마진을 나타내는 결과 신호를 생성하는 단계를 포함한다.

본 개시의 추가의 실시예들은 데이터 소스를 포함하는 송신측, 데이터 소스로부터의 신호를 전달하도록 구성된 송신 라인, 및 송신 라인으로부터의 신호를 입력 신호로서 수신하도록 구성된 수신측을 포함하는 통신 시스템을 포함한다. 수신측은 입력 신호와 조절된 출력 신호 사이의 이득을 자동으로 조정함으로써 송신 라인으로부터의 입력 신호를 컨디셔닝하여 조절된 출력 신호 상에서 미리결정된 전압 진폭을 생성하도록 구성된 자동이득 모듈을 포함한다. 수신측은 또한, 미리결정된 전압 진폭에 비례하는 진폭을 갖는 교란 신호를 생성하도록 구성된 교란 생성기, 및 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하도록 구성된 합산 모듈을 포함한다. 수신측은 또한, 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈, 및 데이터 신호의 신호 무결성을 분석하도록 구성된 데이터 프로세서를 포함한다.

도 1은 본 기술 분야의 상태를 나타내는 종래의 신호 무결성 검사기(checker)를 갖는 통신 채널의 블록도이다.
도 2는 본 기술 분야의 상태를 나타내는 도 1의 신호 무결성 검사기로부터 획득될 수 있는 아이 다이어그램(eye diagram)을 도시한다.
도 3은 본 개시의 실시예들에 따른 신호 무결성 진단루틴(diagnostics)을 갖는 통신 채널의 블록도이다.
도 4는 광통신 링크들을 포함하는 본 개시의 실시예들에 따른 신호 무결성 진단루틴을 갖는 통신 채널의 블록도이다.
도 5는 교란 신호를 추가하기 전의 그리고 교란 신호를 추가한 후의 수신기측에서의 아이 다이어그램을 예시한다.
도 6은 본 개시의 실시예들에서 사용될 수 있는 합산 회로의 일례를 예시하는 회로도이다.
도 7은 통신 채널 상에서 런타임 신호 무결성 진단루틴을 수행하는 프로세스를 예시하는 흐름도이다.
도 8은 주어진 통신 채널에 대한 런타임 이용가능한 신호 무결성 마진을 결정하는 프로세스를 예시하는 흐름도이다.
도 9는 본 개시의 실시예들을 포함하는 통신 시스템을 예시하는 블록도이다.

하기의 상세한 설명에서, 그의 일부를 형성하고, 본 개시가 실시될 수 있는 구체적인 예시적 실시예들이 예시로서 도시되어 있는 첨부 도면을 참조한다. 이들 실시예는 이 분야의 통상의 기술자가 본 개시를 실시하는 것을 가능하게 하기에 충분히 상세히 설명된다. 그러나, 본 개시의 범위로부터 벗어남이 없이 다른 실시예가 이용될 수 있고 구조, 재료 및 프로세스 변경이 이루어질 수 있다.

여기에 제시된 예시들은 임의의 특정한 방법, 시스템, 디바이스 또는 구조의 실제 도면들인 것으로 의도되는 것이 아니라, 단지 본 개시의 실시예들을 설명하는 데 이용되는 이상화된 표현들이다. 여기에 제시된 도면들은 반드시 일정한 축척으로 작성된 것은 아니다. 다양한 도면들에서 유사한 구조물들 또는 컴포넌트들은 독자의 편의를 위해 동일한 또는 유사한 넘버링을 보유할 수 있지만; 넘버링에서의 유사성은 구조물들 또는 컴포넌트들이 크기, 조성, 구성, 또는 임의의 다른 특성에서 반드시 동일하다는 것을 의미하지는 않는다.

본 명세서에서 대체적으로 기술되고 도면에 예시되는 바와 같은 실시예들의 컴포넌트들이 매우 다양한 상이한 구성들로 배열될 수 있고 설계될 수 있다는 것이 쉽게 이해될 것이다. 따라서, 다양한 실시예들의 하기 설명은 본 개시의 범위를 제한하려는 것이 아니라, 단지 다양한 실시예들을 나타낼 뿐이다. 실시예들의 다양한 태양들이 도면들에 제시될 수 있지만, 명확히 지시되지 않는 한 도면들은 반드시 일정한 축척으로 작성된 것은 아니다.

또한, 도시되고 설명되는 특정 구현예들은 단지 예일 뿐이며, 본 명세서에서 달리 명시되지 않는 한 본 개시를 구현하는 유일한 방법으로 해석되지 않아야 한다. 요소들, 회로들 및 기능들은 불필요한 상세로 본 개시를 모호하게 하지 않기 위해 블록도 형태로 도시될 수 있다. 반대로, 도시되고 설명된 특정 구현예들은 단지 예시적인 것일 뿐이며, 본 명세서에서 달리 명시되지 않는 한 본 개시를 구현하는 유일한 방법으로 해석되지 않아야 한다. 또한, 블록 정의들 및 다양한 블록들 사이의 논리의 분할은 특정 구현예를 예시한다. 본 개시가 많은 다른 분할 솔루션에 의해 실시될 수 있다는 것을 이 분야의 통상의 기술자가 손쉽게 알 수 있을 것이다. 대부분, 타이밍 고려 사항 등에 관한 상세들은, 그러한 상세들이 본 개시의 완전한 이해를 얻는 데 필요하지 않고 관련 분야의 통상의 기술자의 능력 내에 있는 경우 생략되었다.

이 분야의 통상의 기술자는 정보 및 신호가 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 이 설명 전체에 걸쳐 언급될 수 있는 데이터, 명령어들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자성 입자들, 광학 필드들 또는 입자들, 또는 이들의 임의의 조합에 의해 표현될 수 있다. 몇몇 도면들은 프레젠테이션 및 설명의 명료함을 위해 신호들을 단일 신호로서 예시할 수 있다. 신호는 신호들의 버스를 표현할 수 있으며, 여기서 버스는 다양한 비트 폭들을 가질 수 있고 본 개시는 단일 데이터 신호를 포함한 임의의 수의 데이터 신호에 대해 구현될 수 있다는 것이 이 분야의 통상의 기술자에 의해 이해될 것이다.

본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 논리 블록, 모듈 및 회로는 범용 프로세서, 특수 목적 프로세서, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array) 또는 다른 프로그래밍 가능 논리 디바이스, 개별 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트들, 또는 본 명세서에 설명된 기능들을 수행하도록 설계된 이들의 임의의 조합을 이용하여 구현되거나 수행될 수 있다. 범용 프로세서(본 명세서에서 호스트 프로세서 또는 간단히 호스트로도 지칭될 수 있음)는 마이크로프로세서일 수 있지만, 대안예에서, 프로세서는 임의의 프로세서, 제어기, 마이크로제어기 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합, 예를 들어 DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서, DSP 코어와 관련한 하나 이상의 마이크로프로세서, 또는 임의의 다른 그러한 구성으로서 구현될 수 있다. 프로세서를 포함하는 범용 컴퓨터는 특수 목적 컴퓨터로 간주되는 반면, 범용 컴퓨터는 본 개시의 실시예들과 관련된 컴퓨팅 명령어들(예를 들어, 소프트웨어 코드)을 실행하도록 구성된다.

비제한적인 예로서, 바이폴라, CMOS 또는 BiCMOS 디바이스들과 같은 고속 트랜지스터들을 사용하는 액티브 아날로그 회로부를 사용하여 다양한 예시가 구현될 수 있다.

또한, 실시예들은 플로차트, 흐름도, 구조도, 또는 블록도로서 도시되는 프로세스의 관점에서 설명될 수 있다는 것에 유의한다. 플로차트가 동작 액션들을 순차적인 프로세스로서 설명할 수 있지만, 이러한 액션들 중 다수는 다른 시퀀스로, 병렬로, 또는 실질적으로 동시에 수행될 수 있다. 게다가, 액션들의 순서는 재배열될 수 있다. 프로세스는 방법, 스레드, 기능, 절차, 서브루틴, 서브프로그램 등에 대응할 수 있다. 또한, 본 명세서에 개시된 방법들은 하드웨어, 소프트웨어, 또는 둘 모두로 구현될 수 있다. 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체에 하나 이상의 명령어 또는 코드로서 저장되거나 송신될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터 저장 매체와, 한 장소로부터 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함한 통신 매체 둘 모두를 포함한다.

"제1", "제2" 등과 같은 명칭을 사용한 본 명세서에서의 요소에 대한 임의의 언급은, 그러한 제한이 명시적으로 언급되지 않는 한, 이들 요소들의 수량 또는 순서를 제한하지 않는다는 것으로 이해해야 한다. 오히려, 이러한 명칭들은 본 명세서에서 둘 이상의 요소 또는 요소의 인스턴스들을 구별하는 편리한 방법으로서 사용될 수 있다. 따라서, 제1 및 제2 요소들에 대한 언급은 2개의 요소만이 거기에서 사용될 수 있거나 제1 요소가 소정 방식으로 제2 요소에 선행해야 한다는 것을 의미하지 않는다. 또한, 달리 언급되지 않는 한, 요소들의 세트는 하나 이상의 요소를 포함할 수 있다.

본 명세서에 기술된 요소들은 동일한 요소의 다수의 인스턴스들을 포함할 수 있다. 이들 요소들은 수치 지정자(예컨대, 110)에 의해 대체적으로 표시될 수 있고, 구체적으로 수치 표시자에 이어서 알파벳 지정자(예를 들어, 110A) 또는 "대시(dash)"에 의해 선행된 숫자 표시자(예컨대, 110-1)에 의해 표시될 수 있다. 다음의 설명의 용이함을 위해, 대부분의 부품 요소 번호 표시자들은, 그 요소들이 도입되거나 가장 충분히 논의되는 도면의 번호로 시작된다. 따라서, 예를 들어 도 1의 요소 식별자들은 주로 수치 포맷(1xx)으로 있을 것이고, 도 4의 요소들은 주로 수치 포맷(4xx)으로 있을 것이다.

본 명세서에서 사용되는 바와 같이, 주어진 파라미터, 특성 또는 조건과 관련한 용어 "실질적으로"는, 이 분야의 통상의 기술자가 이해할 정도로, 주어진 파라미터, 특성 또는 조건이 예를 들어 허용 가능한 제조 공차들 이내와 같은 적은 정도의 변동을 갖고서 충족되는 것을 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 특성 또는 조건에 따라, 파라미터, 특성 또는 조건은 적어도 90% 충족되거나, 적어도 95% 충족되거나, 심지어 적어도 99% 충족될 수 있다.

본 명세서에 사용되는 바와 같이, "직렬 통신 채널"은 정보를 비트들의 직렬 그룹으로서 송신하는 통신 링크를 의미한다. 링크의 프로토콜은 비트들의 그룹을 정보 페이로드(payload)로서 포함하는데, 이는 다양한 크기들일 수 있고, 예를 들어 시작 비트들, 정지 비트들, 패리티 비트들, 및 어드레스 비트들과 같은 다른 비트들을 포함할 수 있다. 링크의 물리 계층은, 예를 들어 RS-232, I²C, 및 SMBus와 같은 프로토콜들을 사용하는 전기적 유선 접속일 수 있다. 링크의 물리 계층은 또한, 예를 들어 광섬유와 같은 광학 링크를 포함할 수 있다.

본 명세서 전반에 걸쳐 "하나의 실시예", "일 실시예" 또는 유사한 언어에 대한 언급은 나타난 실시예와 관련하여 기술된 특정한 특징부, 구조, 또는 특성이 본 개시의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 어구 "하나의 실시예에서", "일 실시예에서" 및 유사한 언어는 동일한 실시예 모두를 지칭할 수 있지만, 반드시 그러한 것은 아니다.

본 명세서에 기술된 실시예들은 통신 채널의 많은 부분의 분석을 제공하도록 실시간으로 동작할 수 있는 신호 무결성 진단 시스템을 제공한다. 통신 채널의 수신측의 요청으로, 채널은 런타임 동안 시스템 내에서 얼마나 많은 지터 마진 및 수직 아이 마진이 여전히 이용가능한지에 대해 분석될 수 있다. 수동 컴포넌트, 커넥터, 케이블링(cabling), 전기 간섭, 케이블 드라이버와 같은 전기 회로, 등화기뿐만 아니라 PLL 및 그의 기능을 포함하는 통신 채널 내의, 전부는 아니더라도 대부분의 컴포넌트들은 분석의 일부로서 테스트 하에 있다.

도 1은 본 개시의 발명자들에게 알려진 종래의 신호 무결성 검사기를 갖는 통신 채널(160)의 블록도이다. 도 2는 도 1의 신호 무결성 검사기로부터 획득될 수 있는 예시적인 아이(EYE) 다이어그램을 도시한다.

도 1에서, 통신 채널(160)은, 케이블 드라이버(112)에 의해 컨디셔닝되고, 예를 들어 동축 케이블, UTP(Unshielded Twisted Pair) 케이블, STP(Shielded Twisted Pair) 케이블 등과 같은 송신 라인(114)을 따라 전송되는 신호를 생성하는 데이터 소스(110)를 포함한다. 수신기(120)는 신호를 수신하고, 이를 클록 및 데이터 복구(Clock and Data Recovery, CDR) 모듈(125)로 전송하며, CDR 모듈은 생성된 클록 및 데이터를 데이터 프로세서 및/또는 레코더(141)로 전송한다.

신호 무결성 검사를 위해, 여분의 디지타이저(130)가 사용되어 수신기(120)로부터의 신호를 디지털화한다. 에러 레벨 검출기(132) 및 아이 생성기(134)는 신호 무결성을 나타내는 데 사용될 수 있는 아이 패턴을 전개하도록 동작한다. 아이 생성기(134)는 생성된 아이 패턴을 저장하기 위한 랜덤 액세스 메모리(RAM)를 포함할 수 있다.

이러한 종래의 시스템은 수신측에서, 아이의 중간에서뿐만 아니라 상이한 위상들 및 진폭 레벨들로 아이를 샘플링하여, 예를 들어, 상이한 샘플링 포인트들에서 비트 에러율을 기록한다. 수신기(120) 내부에 구축되는 아이는, 예를 들어 I2C(inter-integrated circuit)와 같은 직렬 프로토콜을 통해 판독되고 도 2에 도시된 바와 같이 디스플레이될 수 있는 대응하는 메모리 맵을 갖는다.

따라서, 이러한 종래의 시스템들에서, 복합 시스템은 CDR 모듈(125) 전에 통신 채널(160) 내의 에러들을 측정한다. 이러한 검사 프로세스는 느릴 수 있고, 단지 소정 유형들의 CDR 모듈들(125)에 대해서만 작용할 수 있고, (CDR 모듈이 없는 시스템들과 비교하여) 상당한 추가적인 칩 면적을 필요로 할 수 있으며, 무엇보다도, 그것은 CDR 자체의 수행을 포함하지 않는다. 이러한 경우에, 전형적으로 후속 CDR의 지터 허용오차(jitter tolerance)에 관한 교육된 추측을 하는데, 이는 단위 간격의 대략 20% 내지 80% 정도일 수 있다. 종래의 시스템들의 매력은 이들이 실험실 환경에서 획득된 아이 측정치와 유사한 결과를 생성하여, 그것이 쉽게 이해된다는 것이다. 그러나, 이들 시스템이 후속 CDR의 알려지지 않은 그리고 가변적인 지터 허용오차로 인해 마진의 전체 사진을 제공하지 않는다는 것이 본 개시의 발명자들에 의해 이제 이해된다. 또한, 종래의 시스템들은 상당한 실리콘 실면적(real estate), 분석을 실행하기 위한 전력을 취할 수 있고, 매우 느릴 수 있다.

도 3은 본 개시의 실시예들에 따른 신호 무결성 진단루틴을 갖는 통신 채널(360)의 블록도이다. 통신 채널(360)은 케이블 드라이버(312), 송신 라인(314), 및 수신기(321)를 포함할 수 있다. 신호를 전달하는 송신 라인(314)은 전기적(예컨대, 동축 케이블, UTP 케이블, STP 케이블, 또는 다른 적합한 전기 도관들)이거나 또는 광학적(예컨대, 섬유 시스템들)일 수 있다.

도 3의 전체 통신 채널(360)은 데이터 소스(310), 케이블 드라이버(312), 송신 라인(314), 수신기(321), 합산 모듈(323), CDR 모듈(325), 및 데이터 프로세서(341)를 포함한다. 신호 컨디셔닝 모듈(330)은 수신기(321), 합산 모듈(323), 및 교란 생성기(327)(본 명세서에서 신호 생성기(327)로도 지칭됨)를 포함한다.

데이터 소스(310)는 그의 출력(311)에서 데이터를 송신하는데, 이는 데이터 프로세서(341)에서 최종적으로 수신될 수 있다. 데이터 소스(310)는 프로세싱 유닛, 다른 디지털 회로부와 같은 디지털 시스템의 출력일 수 있거나, 또는 예를 들어 카메라 센서와 같은 센서로부터 직접적인 출력일 수 있다.

케이블 드라이버(312)는 송신 라인(314)을 통해 그의 전압 신호를 송신하도록 출력(313)을 준비한다. 출력(313)은 임의의 적합한 데이터 포맷일 수 있다. 비제한적인 예로서, 포맷은 NRZ(Non-Return to Zero) 데이터 또는 다중 레벨 데이터일 수 있다. 데이터는 인코딩될 수 있다(예컨대, 8b/10 인코딩, 128b/130b 인코딩 또는 128bit/130bit, PAM5 인코딩).

송신 라인(314)은 신호를 수신기(321)의 입력(320)으로 전달하며, 수신기는 자동이득 모듈을 포함할 수 있다. 송신 라인(314)은, 전기적 송신 라인들(예컨대, 동축 케이블, STP 케이블, UTP 케이블, 및 예를 들어 싱글-엔드형(single-ended) 및 차동 송신 라인들과 같은 인쇄 회로 기판 상의 트레이스들)을 포함하는 임의의 유형의 것일 수 있다.

도 4는 광 통신 링크들을 포함하는 본 개시의 실시예들에 따른 신호 무결성 진단루틴을 갖는 통신 채널(360)의 블록도이다. 이 실시예에서, 광 송신 라인이 사용될 수 있다. 송신측에서, 전기-광 변환기(electrical-to-optical converter)(415)는 광섬유(417)를 통해 송신되는 출력 광신호(416)를 생성한다. 수신측에서, 광-전기 변환기(optical-to-electrical converter)(419)는 광신호 (418)를, 그것이 자동이득을 갖는 수신기(321)에 대한 입력 신호(320)가 되기 전에 다시 전기 신호로 변환한다. 광 데이터의 경우, 동일한 인코딩들 및 2-레벨 또는 다중 레벨과 같은 레벨들이 사용될 수 있다. 도 4의 모든 다른 부분들은 도 3에 대한 것과 동일하므로, 상세히 설명될 필요가 없다.

도 3으로 돌아가면, 수신 단부에서, 수신기(321)는 신호의 전압 진폭을 알려진 값으로 가져오도록 구성된 자동이득 회로부 및/또는 자동-적응형 등화기(equalizer)를 포함하여, 조절된 출력 신호(322)에서 비교적 개방된 아이를 제공할 수 있다. 제한이 아닌 예로서, 본 명세서에서 논의된 실시예는 조절된 출력 신호(322)에 대해 600 ㎷의 미리결정된 전압 진폭을 사용한다.

조절된 출력 신호(322)는 합산 모듈(323)에 대한 하나의 입력이고, 합산 모듈은 합산 출력(324)을 생성한다. 합산 출력(324)은 합산 출력(324)을 샘플링하는 CDR 모듈(325)에 공급된다. CDR 모듈(325)은, (예컨대, PLL 또는 지연 고정 루프(delay lock loop)를 사용하여) 클록을 복구하도록 그리고 클록 신호 및 데이터 신호를 포함할 수 있는 복구된 신호들(340)을 생성하기 위해 합산 출력(324)에서 인코딩된 데이터를 샘플링하도록 구성된 임의의 유형의 디지타이저(이는 "클록 및 데이터 복구 모듈"로서 추가로 특징지어질 수 있음)일 수 있다.

데이터 레코더로서 구성될 수 있거나 또는 그를 포함할 수 있는 데이터 프로세서(341)는 (예컨대, 패리티 비트들, CRC(Cyclic Redundancy Check) 에러들, 및 순방향 에러 정정 시스템들을 통한) 하나 이상의 에러 검사들을 포함한다. 데이터 프로세서(341)는 마이크로프로세서, 마이크로제어기, 및/또는 전용 회로부로서 구성될 수 있다.

교란 생성기(327)는 합산 모듈(323)에 대한 제2 입력인 교란 신호(326)를 생성하도록 구성된다. 따라서, 합산 모듈(323)은 조절된 출력 신호(322)를 교란 신호(326)와 조합하고, 조합된 신호들에 응답하여 합산 출력(324)을 생성한다.

수신기(321) 직후의 그리고 CDR 모듈(325)의 샘플러 전의 위치에서, 조절된 출력 신호(322)에 교란(즉, 노이즈)을 제어된 방식으로 추가함으로써, 지터의 제어된 레벨, 및 수직 아이 클로저(closure)의 제어된 양이 시스템에 추가된다. 추가적인 지터 및 수직 아이 클로저의 효과는 에러들(예컨대, CRC 에러들 및/또는 비트 에러들)의 증가를 모니터링함으로써 디지털 레벨에서 검사될 수 있다. 아이 클로저의 레벨은 알려진 진폭을 갖는 디지털 신호를 추가함으로써 조정될 수 있다. 그 결과, 통신 채널(360)은 요구되는 마진의 바람직한 레벨에 대해 테스트될 수 있다. 옵션은, 예를 들어 비디오 신호의 공백 라인(blanking line)들과 같은 신호에서의 비-데이터 시간들 동안, 또는 가능한 비트 에러들이 원하지 않는 결과들(예컨대, 자동차 사고)을 초래할 수 없는 순간들에서만 이러한 테스트를 행하는 것이다.

전기 통신 경우 및 광 통신 경우 둘 모두에서, 일부 실시예들은 조절된 진폭을 갖는 수신기(321)를 나가는 조절된 출력 신호(322)를 생성한다. 조절된 출력 신호(322)에 대한 출력 진폭을 조절하는 몇 가지 방식들이 있다. 하나의 그러한 방법은 제한 증폭기를 자동이득 모듈로서 사용하는 것이다. 제한 증폭기는, 출력이 고정된 진폭을 갖도록 증폭이 증가되고 클리핑(clip)되는 방식으로 2-레벨 시그널링 시스템에 대해 잘 작동한다. 출력 진폭을 조절하기 위한 다른 방식은, 전압 제어된 이득이 수신기(321) 내부에 인가되고 그 이득이 선택된 최대 전압 출력 레벨까지 증가된다는 것일 수 있다. 통신 채널(360) 내에 존재할 수 있는 더 높은 주파수 손실의 등화를 또한 적용하는 더 정교한 이득 회로(gaining circuit)들이 사용될 수 있다. 그러한 경우들에서, 몇몇 자동 조절들이 이용가능하며, 이들 중 하나는 더 낮은 주파수들에 대한 이득을 포함하고 다른 하나는 더 높은 주파수들에 대한 이득을 포함하고, 양측 모두는 알려진(즉, 미리결정된) 전압 진폭을 갖는 조절된 출력 신호(322)에 대한 자동-이득(auto-gaining)을 포함한다.

합산 모듈(323)은 조절된 출력 신호(322)를 알려진 진폭으로 설정될 수 있는 교란 신호(326)와 조합한다. 결과적으로, 합산 모듈(323)은 조절된 출력 신호(322) 상에서 신호 무결성의 열화를 생성한다. 이러한 생성된 열화는 통신 채널(360)의 모든 이미 존재하는 비-이상성(non-ideality) 외의 열화를 모방한다.

교란 생성기(327)는 제어 신호(328)에 응답하여 설정될 수 있는 출력 진폭을 갖는 교란 신호(326)를 생성하도록 구성된다. 제어 신호(328)는 상이한 레벨들의 추가적인 열화들을 생성하기 위해 상이한 레벨들의 교란을 정의하도록 구성될 수 있다. 대체적으로, 이들 상이한 레벨들은 조절된 출력 신호(322)의 미리결정된 전압 진폭에 비례한다. 교란 신호(326)는 노이즈의 추가로 간주될 수 있지만, 그것을 간단한 2-레벨 디지털 신호로 만듦으로써 그것은 한정된다(즉, 제한된 그리고 알려진 레벨의 효과를 갖는다). 신호는 데이터 패턴, PRBS(Pseudo-Random Binary Sequence) 패턴일 수 있거나, 또는 간단한 편리한 실시예에서, 클록 신호일 수 있다. 교란 신호(326)의 데이터 레이트는 바람직하게는, 이어지는 디지타이저/CDR 모듈(325)의 지터 전송의 "3dB" 또는 "코너" 주파수보다 더 높아야 한다. 비제한적인 예로서, 12.5 Gbit/초로 구동하는 디지타이저/CDR 모듈(325)은 전형적으로 약 7 MHZ의 지터 전송의 코너 주파수를 갖는다. 따라서, 이 경우에, 클록 발진기를 패턴 생성기로서 사용하면, 클록은 20 ㎒ 이상 내지 최대 수 ㎓의 주파수에서 동작할 수 있다.

데이터 프로세서(341)는 복구된 신호들(340) 상의 그의 인입 데이터 스트림에서 에러 레벨을 검출하도록 구성될 수 있다. 이러한 에러는 순수 비트 에러율(bit error rate, BER) 레벨, 또는 유익한 임의의 다른 표시일 수 있다. 데이터 프로세서(341)는 다양한 기법들을 사용하여, 예를 들어 패리티 에러들, CRC 에러들, 순방향 에러 정정 시스템으로부터 그것이 검색하는 에러 데이터 등을 추적 및 사용하여 에러 레벨 추정을 행할 수 있다. 에러 레벨은 에러 레벨 신호(342)로서 출력될 수 있다. 데이터 프로세서(341)는 또한, 진단루틴-인에이블 신호(350)를 생성할 수 있으며, 이는 진단루틴 프로세스가 언제 발생할 수 있는지를 나타낸다.

본 개시의 실시예들에서, 데이터 소스(310)로부터 케이블 드라이버(312), 송신 라인(314), 수신기(321), 합산 모듈(323), 및 CDR 모듈(325)을 통해 데이터 프로세서(341)에서 끝나는 전체 통신 채널(360)이 신호 무결성 진단루틴에 포함된다. 이는 진단루틴이 CDR 모듈(325) 또는 데이터 프로세서(341)를 포함하지 않는 도 1의 종래의 통신 채널(160)과 대조된다.

결정 모듈(344)은, 합산 모듈(323) 내의 조절된 출력 신호(322)에 추가될 교란 신호(326) 상에 진폭의 레벨, 데이터 패턴, 및/또는 데이터 레이트를 생성하도록 제어 신호(328)를 통해 교란 생성기(327)에 명령할 수 있는 디지털 회로 내의 상태 기계, 마이크로제어기 상의 프로그램, 또는 데이터 프로세서(341) 내의 프로그램 모듈일 수 있다. 에러 레벨 신호(342)는 도 7을 참조하여 아래에서 논의되는 바와 같이 결과 신호(343) 상에 통과/실패 표시를 생성하기 위해 미리결정된 값과 비교될 수 있다.

결정 모듈(344)은 또한, 조절된 출력 신호(322)에 추가될 교란 신호(326) 상에 여러 레벨들의 진폭을 연속적으로 생성하도록 그의 제어 신호(328)를 통해 교란 생성기(327)에 명령할 수 있다. 그의 학습으로부터, 결정 모듈(344)은, 도 8을 참조하여 아래에서 논의되는 바와 같이, 지나친 레벨 또는 에러에 도달하기 전에 전체 시스템에서 여전히 이용가능한 이용가능 마진의 레벨을 결정할 수 있다. 이러한 이용가능 마진은 결과 신호(343)의 부분으로서 출력될 수 있다.

도 5는 교란 신호(326)를 추가하기 전의 그리고 교란 신호(326)를 추가한 후의 수신기측에서의 아이 다이어그램을 예시한다. 좌측은 수신기(321) 내의 자동이득 모듈에 의한 등화 후에, 12.5 Gbps의 조절된 출력 신호(322)의 시뮬레이션 아이 다이어그램(510)을 도시한다. 도 5에 도시된 바와 같이, 차동 진폭은 600 ㎷로 조절되었다. 수직 아이 개구는 약 300 ㎷이고, 지터는 약 20 피코초이다.

우측은 (400 MHZ의 주파수를 갖는 클록 신호로서) 300 ㎷ 교란 신호(326)가 조절된 출력 신호(322)에 추가된 후의 합산 출력(324)의 아이 다이어그램(520)을 도시한다. 따라서, 교란 신호(326)는 조절된 출력 신호(322)의 진폭에 대해 50% 비율의 진폭으로 설정된다. 이에 의해, 지터는 제어된 방식으로 50 ps까지 증가하였고, 아이 개구는 약 150 ㎷로 감소하였다. 특히, 좌측 및 우측 아이 다이어그램들은 약간 상이한 Y-스케일을 갖는다.

일부 실시예들은 수신기(321) 내에 자동이득 모듈 없이 구성될 수 있다. 그러한 실시예에서, 진폭 검출 모듈이 수신기(321)로의 입력 신호(320)의 진폭을 추정하기 위해 포함될 수 있다. 진폭 표시 신호(329)는 수신기(321)로부터 교란 생성기(327) 및/또는 결정 모듈(344)로 전송될 수 있다. 진폭 표시 신호(329)는 임의의 자동이득 기능 없이 수신기(321)로의 입력 신호(320)의 진폭을 나타낸다. 진폭 표시 신호(329)로부터, 결정 모듈(344) 및/또는 교란 생성기(327)는, 이 경우에 진폭의 어떠한 변화도 포함하지 않을 수 있는 조절된 출력 신호(322)에 비례하는 교란 신호(326)에 대한 적절한 전압 레벨을 결정할 수 있다.

도 6은 본 개시의 실시예들에서 사용될 수 있는 합산 회로(623)의 하나의 비제한적인 예를 예시하는 회로도를 도시한다. 또한, 교란 생성기(627)의 비제한적인 일례가 도 6에 포함되어 있다. 합산은 많은 적합한 방식들로, 예를 들어 연산 증폭기들 및 차동 증폭기들과 같은 많은 적합한 회로들을 사용하여 수행될 수 있다. 도 6의 실시예는 고속 애플리케이션들에 적합한 회로의 비제한적인 일례로서 포함된다.

도 6에서, 합산 모듈(323)의 입력 및 출력 신호들은 CML(Current Mode Logic) 원리들을 사용하여 차동 시그널링에 의해 처리되고 전달된다. 따라서, 수신기(321)(도 3)는, 예를 들어 트랜지스터들(M1, M2)에 출력 신호들(621)을 제공하는 CML 스테이지에서 종료된다. 트랜지스터들(M1, M2)은 전류원(I1) 및 저항기들(R1, R2)에 각각 커플링된다. 트랜지스터들(M1, M2)의 출력은, 저항기들(R1, R2)로 구성된 가산기(623)로 가는 차동 전류 신호(622)이다. 우측으로부터, 교란 신호(626)가 신호 생성기(627)로부터 오는 차동 전류로서 제공된다. 교란 신호(626)는 저항기들(R1, R2) 상에서 옴 법칙(ohm law)을 통해 차동 전류 신호(622)에 추가된다. 이러한 저항기들 상의 차동 전압은 디지타이저/CDR 모듈(325)(도 3)로 전송되는 출력 신호(624)로서 기능한다.

차동 전류 신호(626)는 생성기(627)에서 생성되고, 결정 모듈(344)(도 3)로부터의 제어 신호(328)에 의해 구동되는 가변 전류원(I2)을 통해 진폭이 설정가능하다. 가변 전류원(I2)의 출력은 트랜지스터들(M3, M4)을 통해 차동 전류로 튜닝된다. 이러한 실시예에서, 교란 신호(626)는 발진기(640)에 의해 클록 신호로서 생성된다.

도 7은 본 개시의 실시예들에 따른, 통신 채널(360) 상에서 신호 무결성 진단루틴을 수행하는 프로세스를 예시하는 흐름도이다. 도 7 및 도 3을 참조하면, 프로세스 블록(702)에서, 신호가 송신 라인(314)으로부터 수신된다. 프로세스 블록(704)에서, 신호는 진폭을 미리결정된 전압 레벨로 설정하도록 자동이득 프로세스를 거칠 수 있다. 프로세스 블록(706)에서, 간섭 신호(326)(본 명세서에서 "교란 신호(326)"로도 지칭됨)는 자동이득 신호의 진폭에 비례하는 알려진 진폭으로 생성된다. 프로세스 블록(708)에서, 생성된 합은 CDR 모듈(325)에 의해 디지털화된다. 프로세스 블록(710)에서, 디지털화된 합산 신호는 위에서 논의된 바와 같이 데이터 프로세서(341)에 의해 분석되어, 에러 레벨을 결정한다. 프로세스 블록(712)에서, 에러 레벨은 최대 허용 에러 레벨과 비교된다. 프로세스 블록(714)에서, 비교의 결과는 결과 신호(343)에 대한 통과/실패 표시로서 출력된다.

도 8은 주어진 통신 채널(360)에 대해 충분한 신호 무결성을 정의하는 프로세스를 예시하는 흐름도이다. 도 8 및 도 3을 참조하면, 프로세스 블록(802)에서, 결정 모듈(344)은, 조절된 출력 신호(322)에 추가될 교란 신호(326) 상에 여러 레벨들의 진폭을 연속적으로 생성하도록 제어 신호(328)를 통해 교란 생성기(327)에 명령한다. 프로세스 블록(804)에서, 그의 학습으로부터, 결정 모듈(344)은 전체 시스템에서 여전히 이용가능한 이용가능 마진의 레벨을 결정할 수 있다. 프로세스 블록(806)에서, 통과하는 최고 진폭 및/또는 이용가능 마진이 결과 신호(343)의 부분으로서 출력될 수 있다.

일 실시예에서, 교란 신호(326)가 조절된 출력 신호(322)에 추가될 때의 타이밍은 신호 내의 에러들이 데이터 프로세서(341)에서의 데이터의 수신 또는 프로세싱에 문제로 간주되지 않을 소정 기간들로 관리된다. 예를 들어, 비디오 데이터를 송신할 때, 신호 무결성 진단루틴이 공백 기간들 동안 수행될 수 있는데, 여기서 에러 효과들은 총 시스템의 동작에 결정적이지(즉, 중대하지) 않다. 진단 동작들은, 데이터 프로세서(341)로부터, 예를 들어 진단루틴-인에이블 신호(350)에 응답하여 공백 기간들에 동기화될 수 있다. 데이터 프로세서(341)는 그의 수신 데이터로부터 정보를 추출하기 때문에, 그것은 수신된 데이터가 모든 순간에 얼마나 중요한지를 알고, 신호 무결성 진단루틴을 위한 적합한 타이밍을 결정할 수 있다.

일 실시예에서, 데이터 소스(310)는 송신된 데이터의 상대적 중요성에 관한 정보를 갖도록 구성되고, 송신된 데이터의 중요성에 관한 정보를 데이터 프로세서(341)로 통신한다. 따라서, 데이터 소스는 신호 무결성 진단루틴을 수행하기에 좋을 기간의 표시를 통신할 수 있거나, 또는 신호 무결성 진단루틴을 수행하기에 좋지 않을 기간의 표시를 송신할 수 있다. 인코딩의 유형에 따라, 이러한 통신은 주어진 인코딩을 위해 적절한 방식으로 조직화될 수 있다. 예를 들어, 8b/10b 코딩을 사용할 때, k-코드는 중요하지 않은 데이터의 시작에 대해, 그리고 다른 k-코드는 시스템에 대한 결정적 데이터의 시작에 대해 전용될 수 있다. 일부 경우들에서, 제2 k-코드는 중요한 데이터의 시작이 지터 삽입으로 인한 실제 비트 에러에 의해 누락되지 않는 것을 보장하도록 여러회 반복될 수 있다. 데이터 소스로부터의 표시들에 응답하여, 수신측은 교란 신호를 인가하기 위한 적절한 주기들을 결정할 수 있다. 비제한적인 예로서, 데이터 프로세서는 데이터 소스로부터의 표시들을 디코딩할 수 있고, 진단루틴-인에이블 신호(350)를 생성하여 지터 추가를 시작/정지시킬 때를 결정 모듈(344)에 전할 수 있다.

도 9는 본 개시의 실시예들을 포함하는 예시적인 통신 시스템(910)을 예시하는 블록도이다. 하나 이상의 송신측들(920A, 920B)은 하나 이상의 센서들(925) 또는 다른 적합한 정보 소스들을 포함한다. 데이터 소스(310)는 센서에 커플링될 수 있고, 데이터 소스(310)는 하나 이상의 센서들(925)로부터 수신측(930)으로 데이터를 전달하기 위해 송신 라인들(914A, 914B, 예컨대, 도 3에 도시된 바와 같은 314, 및/또는 도 5에 도시된 바와 같은 415, 417, 419)을 구동하도록 구성된다. 수신측(930)은 도 3 및 도 4에 도시된 바와 같은 신호 컨디셔닝 모듈(330), CDR 모듈(325), 및 데이터 프로세서(341)를 포함할 수 있다.

통신 시스템(910) 내의 통신 채널들(360)에 대한 많은 응용들은, 본 명세서에 기술된 시스템들 및 진단루틴(제한 없이 포함함)을 위한 신호 무결성 기법들을 포함할 수 있다. 비제한적인 예로서, 일부 통신 시스템들(910)은, 예를 들어 이미지 캡처, 이미지 프로세싱(예컨대, 프레임 그래버(frame grabber)), 및 이미지 데이터 전송과 같은 센서 정보를 사용하는 애플리케이션들에 대한 통신 채널들(360)을 포함하도록 구성될 수 있다. 다른 센서 정보는, 예를 들어 근접 센서들, 환경 센서들, 및 객체 및 이벤트 검출을 위한 다른 적합한 센서들과 같은 센서들로부터의 데이터를 포함할 수 있다. 본 개시의 실시예들에 따른 이들 통신 채널들(360)은, 예를 들어 공장 자동화 시스템, 자동차 비전 시스템 및 기계 비전 시스템, 보안 비디오 시스템, 안면 이미지 캡처 및 인식 시스템, 이미지 캡처를 포함하는 객체 스캐닝 시스템, 산업용 검사 시스템, 고해상도 비디오 캡처, 및 그 이상과 같은 많은 일반적인 시스템들 및 임베디드 시스템들에 포함될 수 있다.

또한, 본 개시의 실시예들을 포함하는 통신 시스템들(910)은 다양한 구성들로 구현될 수 있다. 비제한적인 예로서, 송신 라인들은 양방향일 수 있고, 송신측들(920A, 920B) 및 수신측들(930)은 유사할 수 있어서, 각각의 측은 본 개시의 실시예들에 따라 데이터를 송신할 수 있을 뿐만 아니라 데이터를 수신하고 프로세싱할 수 있다. 다른 비제한적인 예로서, 다수의 송신측들(920A, 920B)은 단일의 송신 라인(914)을 공유할 수 있다. 다른 비제한적인 예들로서, 시스템들은, 예를 들어 피어-투-피어(peer-to-peer) 네트워크, 링 토폴로지(ring topology), 메시 토폴로지(mesh topology), 및 클라이언트/서버 유형 네트워크와 같은 상이한 토폴로지들에서 다수의 노드들로 구성될 수 있다.

본 명세서에 설명된 기능 유닛들 중 많은 것이 그들의 구현 독립성을 더 특별히 강조하기 위해 모듈, 스레드, 또는 프로그래밍 코드의 다른 구분들로서 라벨링될 수 있다. 모듈들은 하드웨어로, 하나의 형태로 또는 다른 형태로 적어도 부분적으로 구현될 수 있다. 예를 들어, 모듈은 맞춤형 VLSI 회로 또는 게이트 어레이, 기성(off-the-shelf) 반도체, 예컨대 논리 칩, 트랜지스터, 또는 다른 별개의 컴포넌트를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 또한 프로그래밍 가능 하드웨어 디바이스, 예컨대 필드 프로그래밍 가능 게이트 어레이, 프로그래밍 가능 어레이 논리, 프로그래밍 가능 논리 디바이스 등으로 구현될 수 있다.

모듈들은 또한 소프트웨어를 사용하여 구현되고, 다양한 타입의 프로세서들에 의한 실행을 위해 물리적 저장 디바이스(예를 들어, 컴퓨터 판독 가능 저장 매체)에, 메모리에, 또는 이들의 조합에 저장될 수 있다.

실행 가능 코드의 식별된 모듈은, 예를 들어, 컴퓨터 명령어의 하나 이상의 물리적 또는 논리 블록을 포함할 수 있는데, 이들은 예를 들어 스레드, 객체, 절차, 또는 기능으로서 편성될 수 있다. 그럼에도 불구하고, 식별된 모듈의 실행 가능물은 물리적으로 함께 위치될 필요가 없지만, 함께 논리적으로 연결될 때, 모듈을 포함하고 모듈에 대한 언급된 목적을 달성하는, 상이한 위치들에 저장된 이질적 명령어들을 포함할 수 있다.

실제로, 실행 가능 코드의 모듈은 단일 명령어 또는 많은 명령어들일 수 있으며, 심지어 여러 상이한 코드 세그먼트들에 걸쳐, 상이한 프로그램들 사이에, 그리고 여러 저장 또는 메모리 디바이스들에 걸쳐 분산될 수 있다. 유사하게, 연산 데이터는 본 명세서에서 모듈들 내에서 식별되고 예시될 수 있으며, 임의의 적합한 형태로 구현되고 임의의 적합한 타입의 데이터 구조 내에 조직화될 수 있다. 연산 데이터는 단일 데이터 세트로서 수집될 수 있거나, 상이한 저장 디바이스들에 걸쳐를 비롯해 상이한 위치들에 걸쳐 분산될 수 있으며, 적어도 부분적으로, 단지 시스템 또는 네트워크 상의 전자 신호들로서 존재할 수 있다. 모듈 또는 모듈의 부분들이 소프트웨어로 구현되는 경우, 소프트웨어 부분들은 본 명세서에서 컴퓨터 판독 가능 매체로 지칭되는 하나 이상의 물리적 디바이스에 저장된다.

몇몇 실시예들에서, 소프트웨어 부분들은 비일시적 상태로 저장되며, 따라서 소프트웨어 부분들 또는 그들의 표현들이 소정 기간 동안 동일한 물리적 위치에 존속한다. 또한, 몇몇 실시예들에서, 소프트웨어 부분들은 소프트웨어 부분들을 나타내는 비일시적 상태들 및/또는 신호들을 저장할 수 있는 하드웨어 요소들을 포함하는 하나 이상의 비일시적 저장 디바이스들에 저장된다 - 비일시적 저장 디바이스들의 다른 부분들이 신호들을 변경하고/하거나 송신하는 것이 가능할 수 있을지라도 -. 비일시적 저장 디바이스의 일례는 소정 기간 동안 소프트웨어 부분들을 나타내는 신호들 및/또는 상태들을 저장할 수 있는 판독 전용 메모리(ROM)를 포함한다. 그러나, 신호들 및/또는 상태들을 저장하는 능력은 저장된 신호들 및/또는 상태들과 동일하거나 그들을 나타내는 신호들을 송신하는 추가 기능에 의해 감소되지 않는다. 예를 들어, 프로세서는 대응하는 소프트웨어 명령어들을 실행하기 위해 저장된 신호들 및/또는 상태들을 나타내는 신호들을 획득하기 위해 ROM에 액세스할 수 있다.

종래의 방법들 및 시스템들에 대한 것을 비롯한 특정 이점들이 본 개시의 일부 실시예들과 관련하여 기술되었지만, 당업자는 다른 이점들이 존재한다는 것을 인식할 것이다. 또한, 본 명세서에 기술된 것들 이외의 종래의 시스템들 및 방법들의 단점들 및 결함들은 본 명세서에 기술된 실시예들에 의해 개선될 수 있거나 극복될 수 있다.

본 개시가 소정의 예시된 실시예들과 관련하여 본 명세서에서 설명되었지만, 이 분야의 통상의 기술자는 본 발명이 그런 식으로 제한되지 않는다는 것을 인지 및 인식할 것이다. 오히려, 예시되고 설명된 실시예들에 대한 많은 추가, 삭제 및 수정이 이하에서 청구되는 바와 같은 본 발명의 범주 및 그의 법적 등가물들로부터 벗어남이 없이 이루어질 수 있다. 또한, 하나의 실시예로부터의 특징들은 본 발명자에 의해 고려되는 바와 같은 본 발명의 범주 내에 여전히 포함되면서 다른 실시예의 특징들과 조합될 수 있다.

본 개시의 추가의 비제한적인 실시예들은 다음을 포함한다:

실시예 1. 통신 채널의 수신기측으로서, 입력 신호와 조절된 출력 신호 사이의 이득을 자동으로 조정함으로써 송신 라인으로부터의 입력 신호를 컨디셔닝하여 조절된 출력 신호 상에서 미리결정된 전압 진폭을 생성하도록 구성된 자동이득 모듈; 미리결정된 전압 진폭에 비례하는 진폭을 갖는 교란 신호를 생성하도록 구성된 교란 생성기; 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하도록 구성된 합산 모듈; 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈; 및 데이터 신호의 신호 무결성을 분석하도록 구성된 데이터 프로세서를 포함하는, 수신기측.

실시예 2. 실시예 1에 있어서, 데이터 신호에서 에러 레벨을 결정하는 것, 에러 레벨을 최대 허용 에러 레벨과 비교하는 것; 및 비교의 결과를 결과 신호 상에 보고하는 것에 의해 데이터 신호를 추가로 분석하도록 구성된 결정 모듈을 추가로 포함하는, 수신기측.

실시예 3. 실시예 1 또는 실시예 2에 있어서, 자동이득 모듈은 입력 신호에 대한 이득을 전압 제어된 이득으로 조정하여 조절된 출력 신호를 선택된 최대 전압 레벨에 실질적으로 가깝게 설정하도록 추가로 구성되는, 수신기측.

실시예 4. 실시예 1 내지 실시예 3 중 어느 한 실시예에 있어서, 송신 라인은 전기 신호를 전달하도록 구성되는, 수신기측.

실시예 5. 실시예 1 내지 실시예 4 중 어느 한 실시예에 있어서, 송신 라인은 광신호를 전달하도록 구성되고, 송신 라인과 자동이득 모듈 사이에 광-전기 변환기를 추가로 포함하는, 수신기측.

실시예 6. 실시예 1 내지 실시예 5 중 어느 한 실시예에 있어서, 교란 생성기는 클록 및 데이터 복구 모듈의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 교란 신호를 생성하도록 추가로 구성되는, 수신기측.

실시예 7. 실시예 1 내지 실시예 6 중 어느 한 실시예에 있어서, 교란 생성기는 지터 전송 주파수의 코너 주파수에서 발진 신호의 주파수를 생성하도록 추가로 구성되는, 수신기측.

실시예 8. 실시예 1 내지 실시예 7 중 어느 한 실시예에 있어서, 교란 생성기는 미리결정된 전압 진폭의 50%에 실질적으로 가까운 진폭을 갖는 교란 신호를 생성하도록 추가로 구성되는, 수신기측.

실시예 9. 통신 채널의 수신기측으로서, 입력 신호의 진폭을 추정하고 진폭 표시 신호를 생성하도록 구성된 수신기; 입력 신호의 진폭에 비례하는 진폭을 갖고 진폭 표시 신호에 응답하는 교란 신호를 생성하도록 구성된 교란 생성기; 교란 신호를 입력 신호에 추가하여 합산 출력을 생성하도록 구성된 합산 모듈; 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈; 및 데이터 신호의 신호 무결성을 분석하도록 구성된 데이터 프로세서를 포함하는, 수신기측.

실시예 10. 실시예 9에 있어서, 데이터 프로세서는 진폭 표시 신호에 응답하여 입력 신호의 진폭에 비례하는 진폭을 결정하도록 추가로 구성되는, 수신기측.

실시예 11. 실시예 9 또는 실시예 10에 있어서, 교란 생성기는 진폭 표시 신호에 응답하여 입력 신호의 진폭에 비례하는 진폭을 결정하도록 추가로 구성되는, 수신기측.

실시예 12. 실시예 9 내지 실시예 11 중 어느 한 실시예에 있어서, 교란 생성기는 클록 및 데이터 복구 모듈의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 교란 신호를 생성하도록 추가로 구성되는, 수신기측.

실시예 13. 실시예 9 내지 실시예 12 중 어느 한 실시예에 있어서, 교란 생성기는 지터 전송 주파수의 코너 주파수에서 발진 신호의 주파수를 생성하도록 추가로 구성되는, 수신기측.

실시예 14. 통신 채널의 신호 무결성을 진단하는 방법으로서, 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계; 미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 입력 신호에 대해 자동이득 기능을 수행하는 단계; 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 단계; 합산 출력을 디지털화하는 단계; 및 디지털화된 합산 출력을 분석하여 에러 레벨을 결정하는 단계를 포함하는, 방법.

실시예 15. 실시예 14에 있어서, 에러 레벨을 최대 허용 에러 레벨과 비교하는 단계; 및 비교의 결과를 결과 신호 상에 보고하는 단계를 추가로 포함하는, 방법.

실시예 16. 실시예 14 또는 실시예 15에 있어서, 자동이득 기능의 이득을 전압 제어된 이득으로 조정하여 조절된 출력 신호를 선택된 최대 전압 레벨에 실질적으로 가깝게 설정하는 단계를 추가로 포함하는, 방법.

실시예 17. 실시예 14 내지 실시예 16 중 어느 한 실시예에 있어서, 합산 출력을 디지털화하는 단계는 합산 출력으로부터 클록 신호 및 데이터 신호를 복구하는 단계를 추가로 포함하고; 디지털화된 합산 출력을 분석하는 단계는 데이터 신호를 분석하는 단계를 포함하고; 클록 신호 및 데이터 신호를 복구하는 프로세스로부터의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 교란 신호를 생성하는 단계를 추가로 포함하는, 방법.

실시예 18. 실시예 14 내지 실시예 17 중 어느 한 실시예에 있어서, 발진 신호의 주파수는 지터 전송 주파수의 코너 주파수를 포함하는, 방법.

실시예 19. 실시예 14 내지 실시예 18 중 어느 한 실시예에 있어서, 교란 신호를 생성하는 단계는 미리결정된 전압 진폭의 절반에 실질적으로 가까운 교란 신호의 진폭을 생성하는, 방법.

실시예 20. 통신 채널의 신호 무결성을 진단하는 방법으로서, 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계; 미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 입력 신호에 대해 자동이득 기능을 수행하는 단계; 프로세스의 2개 이상의 루프들을 수행하는 단계 - 각각의 루프는, 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 것; 합산 출력을 디지털화하는 것; 디지털화된 합산 출력을 분석하여 현재의 루프에 대한 통신 채널에서 이용가능 마진을 결정하는 것; 및 교란 신호의 진폭을 조정하는 것을 포함함 -; 및 2개 이상의 루프들 중 적어도 2개의 루프로부터의 이용가능 마진에 응답하여 최종 이용가능 마진을 나타내는 결과 신호를 생성하는 단계를 포함하는, 방법.

실시예 21. 실시예 20에 있어서, 합산 출력을 디지털화하는 단계는 합산 출력으로부터 클록 신호 및 데이터 신호를 복구하는 단계를 추가로 포함하고; 디지털화된 합산 출력을 분석하는 단계는 데이터 신호를 분석하는 단계를 포함하고; 클록 신호 및 데이터 신호를 복구하는 프로세스로부터의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 교란 신호를 생성하는 단계를 추가로 포함하는, 방법.

실시예 22. 실시예 20 또는 실시예 21에 있어서, 발진 신호의 주파수는 지터 전송 주파수의 코너 주파수를 포함하는, 방법.

실시예 23. 실시예 20 내지 실시예 23 중 어느 한 실시예에 있어서, 교란 신호를 생성하는 단계는 미리결정된 전압 진폭의 절반에 실질적으로 가까운 교란 신호의 진폭을 생성하는, 방법.

실시예 24. 통신 시스템으로서, 데이터 소스를 포함하는 송신측; 데이터 소스로부터 신호를 전달하도록 구성된 송신 라인; 및 송신 라인으로부터의 신호를 입력 신호로서 수신하도록 구성된 수신측을 포함하고, 수신측은 입력 신호와 조절된 출력 신호 사이의 이득을 자동으로 조정함으로써 송신 라인으로부터의 입력 신호를 컨디셔닝하여 조절된 출력 신호 상에서 미리결정된 전압 진폭을 생성하도록 구성된 자동이득 모듈; 미리결정된 전압 진폭에 비례하는 진폭을 갖는 교란 신호를 생성하도록 구성된 교란 생성기; 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하도록 구성된 합산 모듈; 합산 출력을 샘플링하고 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈; 및 데이터 신호의 신호 무결성 분석을 수행하도록 구성된 데이터 프로세서를 포함하는, 통신 시스템.

실시예 25. 실시예 24에 있어서, 데이터 소스는 신호 무결성 분석을 위한 기간의 표시를 송신하도록 구성되고; 데이터 프로세서는 교란 생성기가 신호 무결성 분석을 위한 기간의 표시에 응답하여 교란 신호를 생성할 수 있게 하도록 추가로 구성되는, 통신 시스템.

실시예 26. 실시예 24 또는 실시예 25에 있어서, 송신 라인은 전기 신호를 전달하도록 구성되는, 통신 시스템.

실시예 27. 실시예 24 내지 실시예 26 중 어느 한 실시예에 있어서, 데이터 소스와 송신 라인 사이의 전기-광 변환기; 및 송신 라인과 자동이득 모듈 사이의 광-전기 변환기를 추가로 포함하고, 송신 라인은 광섬유인, 통신 시스템.

실시예 28. 실시예 24 내지 실시예 27 중 어느 한 실시예에 있어서, 자동차 고속 디지털 통신 채널의 부분으로서 구성되는, 통신 시스템.

실시예 29. 실시예 24 내지 실시예 28 중 어느 한 실시예에 있어서, 임베디드 시스템의 부분으로서 구성되는, 통신 시스템.

실시예 30. 실시예 24 내지 실시예 29 중 어느 한 실시예에 있어서, 이미지 캡처 시스템의 부분으로서 구성되는, 통신 시스템.

Claims (23)

1. 통신 채널의 수신기측(receiver side)으로서,
   입력 신호와 조절된 출력 신호 사이의 이득을 자동으로 조정함으로써 송신 라인으로부터의 상기 입력 신호를 컨디셔닝하여 상기 조절된 출력 신호 상에서 미리결정된 전압 진폭을 생성하도록 구성된 자동이득 모듈;
   상기 미리결정된 전압 진폭에 비례하는 진폭을 갖는 교란 신호를 생성하도록 구성된 교란 생성기;
   상기 조절된 출력 신호에 상기 교란 신호를 추가하여 합산 출력을 생성하도록 구성된 합산 모듈;
   상기 합산 출력을 샘플링하고 상기 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈; 및
   상기 데이터 신호의 신호 무결성을 분석하도록 구성된 데이터 프로세서를 포함하는, 수신기측.
2. 제1항에 있어서,
   상기 데이터 신호에서의 에러 레벨을 결정하는 것;
   상기 에러 레벨을 최대 허용 에러 레벨과 비교하는 것; 및
   상기 비교의 결과를 결과 신호 상에 보고하는 것에 의해 상기 데이터 신호를 추가로 분석하도록 구성된 결정 모듈을 추가로 포함하는, 수신기측.
3. 제1항에 있어서, 상기 자동이득 모듈은 상기 입력 신호에 대한 이득을 전압 제어된 이득으로 조정하여 상기 조절된 출력 신호를 선택된 최대 전압 레벨에 실질적으로 가깝게 설정하도록 추가로 구성되는, 수신기측.
4. 제1항에 있어서, 상기 송신 라인은 전기 신호를 전달하도록 구성되는, 수신기측.
5. 제1항에 있어서, 상기 송신 라인은 광신호를 전달하도록 구성되고, 상기 송신 라인과 상기 자동이득 모듈 사이에 광-전기 변환기(optical-to-electrical converter)를 추가로 포함하는, 수신기측.
6. 제1항에 있어서, 상기 교란 생성기는 상기 클록 및 데이터 복구 모듈의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 상기 교란 신호를 생성하도록 추가로 구성되는, 수신기측.
7. 제6항에 있어서, 상기 교란 생성기는 상기 지터 전송 주파수의 코너 주파수에서 상기 발진 신호의 주파수를 생성하도록 추가로 구성되는, 수신기측.
8. 제6항에 있어서, 상기 교란 생성기는 상기 미리결정된 전압 진폭의 50%에 실질적으로 가까운 진폭을 갖는 상기 교란 신호를 생성하도록 추가로 구성되는, 수신기측.
9. 통신 채널의 수신기측으로서,
   입력 신호의 진폭을 추정하고 진폭 표시 신호를 생성하도록 구성된 수신기;
   상기 입력 신호의 진폭에 비례하는 진폭을 갖고 상기 진폭 표시 신호에 응답하는 교란 신호를 생성하도록 구성된 교란 생성기;
   상기 교란 신호를 상기 입력 신호에 추가하여 합산 출력을 생성하도록 구성된 합산 모듈;
   상기 합산 출력을 샘플링하고 상기 샘플링된 합산 출력으로부터 적어도 데이터 신호를 생성하도록 구성된 클록 및 데이터 복구 모듈; 및
   상기 데이터 신호의 신호 무결성을 분석하도록 구성된 데이터 프로세서를 포함하는, 수신기측.
10. 제9항에 있어서, 상기 데이터 프로세서는 상기 진폭 표시 신호에 응답하여 상기 입력 신호의 진폭에 비례하는 상기 진폭을 결정하도록 추가로 구성되는, 수신기측.
11. 제9항에 있어서, 상기 교란 생성기는 상기 진폭 표시 신호에 응답하여 상기 입력 신호의 진폭에 비례하는 상기 진폭을 결정하도록 추가로 구성되는, 수신기측.
12. 제9항에 있어서, 상기 교란 생성기는 상기 클록 및 데이터 복구 모듈의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 상기 교란 신호를 생성하도록 추가로 구성되는, 수신기측.
13. 제12항에 있어서, 상기 교란 생성기는 상기 지터 전송 주파수의 코너 주파수에서 상기 발진 신호의 주파수를 생성하도록 추가로 구성되는, 수신기측.
14. 통신 채널의 신호 무결성을 진단하는 방법으로서,
    상기 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계;
    미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 상기 입력 신호에 대해 자동이득 기능을 수행하는 단계;
    상기 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 단계;
    상기 합산 출력을 디지털화하는 단계; 및
    상기 디지털화된 합산 출력을 분석하여 에러 레벨을 결정하는 단계를 포함하는, 방법.
15. 제14항에 있어서,
    상기 에러 레벨을 최대 허용 에러 레벨과 비교하는 단계; 및
    상기 비교의 결과를 결과 신호 상에 보고하는 단계를 추가로 포함하는, 방법.
16. 제14항에 있어서, 상기 자동이득 기능의 이득을 전압 제어된 이득으로 조정하여 상기 조절된 출력 신호를 선택된 최대 전압 레벨에 실질적으로 가깝게 설정하는 단계를 추가로 포함하는, 방법.
17. 제14항에 있어서,
    상기 합산 출력을 디지털화하는 단계는 상기 합산 출력으로부터 클록 신호 및 데이터 신호를 복구하는 단계를 추가로 포함하고,
    상기 디지털화된 합산 출력을 분석하는 단계는 상기 데이터 신호를 분석하는 단계를 포함하고,
    상기 클록 신호 및 상기 데이터 신호를 복구하는 프로세스로부터의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 상기 교란 신호를 생성하는 단계를 추가로 포함하는, 방법.
18. 제17항에 있어서, 상기 발진 신호의 주파수는 상기 지터 전송 주파수의 코너 주파수를 포함하는, 방법.
19. 제17항에 있어서, 상기 교란 신호를 생성하는 단계는 상기 미리결정된 전압 진폭의 절반에 실질적으로 가까운 상기 교란 신호의 진폭을 생성하는, 방법.
20. 통신 채널의 신호 무결성을 진단하는 방법으로서,
    상기 통신 채널의 송신 라인으로부터 입력 신호를 수신하는 단계;
    미리결정된 전압 진폭을 갖는 조절된 출력 신호를 생성하도록 상기 입력 신호에 대해 자동이득 기능을 수행하는 단계;
    프로세스의 2개 이상의 루프들을 수행하는 단계 - 각각의 루프는,
    상기 조절된 출력 신호에 교란 신호를 추가하여 합산 출력을 생성하는 것;
    상기 합산 출력을 디지털화하는 것;
    현재의 루프에 대한 상기 통신 채널에서 이용가능 마진을 결정하기 위해 상기 디지털화된 합산 출력을 분석하는 것; 및
    상기 교란 신호의 진폭을 조정하는 것을 포함함 -; 및
    상기 2개 이상의 루프들 중 적어도 2개의 루프로부터 상기 이용가능 마진에 응답하여 최종 이용가능 마진을 나타내는 결과 신호를 생성하는 단계를 포함하는, 방법.
21. 제20항에 있어서,
    상기 합산 출력을 디지털화하는 단계는 상기 합산 출력으로부터 클록 신호 및 데이터 신호를 복구하는 단계를 추가로 포함하고,
    상기 디지털화된 합산 출력을 분석하는 단계는 상기 데이터 신호를 분석하는 단계를 포함하고,
    상기 클록 신호 및 상기 데이터 신호를 복구하는 프로세스로부터의 지터 전송 주파수보다 실질적으로 더 높은 주파수를 갖는 발진 신호로서 상기 교란 신호를 생성하는 단계를 추가로 포함하는, 방법.
22. 제21항에 있어서, 상기 발진 신호의 주파수는 상기 지터 전송 주파수의 코너 주파수를 포함하는, 방법.
23. 제21항에 있어서, 상기 교란 신호를 생성하는 단계는 상기 미리결정된 전압 진폭의 절반에 실질적으로 가까운 상기 교란 신호의 진폭을 생성하는, 방법.

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