KR20200102736A - Semiconductor device including tsv and method of manufacturing the same - Google Patents

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KR20200102736A
KR20200102736A KR1020190021085A KR20190021085A KR20200102736A KR 20200102736 A KR20200102736 A KR 20200102736A KR 1020190021085 A KR1020190021085 A KR 1020190021085A KR 20190021085 A KR20190021085 A KR 20190021085A KR 20200102736 A KR20200102736 A KR 20200102736A
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Abstract

A semiconductor device capable of reducing decrease in yield comprises: a substrate; an interlayer insulating layer on the substrate; a first etch delay layer disposed on the substrate; a first TSV vertically penetrating the substrate and the interlayer insulating layer; and a second TSV vertically penetrating the substrate, the interlayer insulating layer, and the first etch delay layer. The second TSV may have a larger width than the first TSV.

Description

TSV를 포함하는 반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING TSV AND METHOD OF MANUFACTURING THE SAME}A semiconductor device including a TSV, and a method for manufacturing the same TECHNICAL FIELD

TSV를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.It relates to a semiconductor device containing TSV and a method of manufacturing the same.

하나의 반도체 장치 내에 복수의 반도체 칩을 탑재하는 3D 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(Die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV(Through-silicon-via)기술이 매우 중요하게 인식되고 있다.As the development of 3D packages in which a plurality of semiconductor chips are mounted in one semiconductor device becomes active, TSV (Through-silicon-via) technology that forms electrical connections vertically through a substrate or die is very important. Is being recognized.

종래에는 TSV들의 CD(Critical Dimension)를 동일하게 하였으나, 최근 반도체 장치의 미세화 및 고집적화에 따라 TSV들 중 일부 TSV들의 CD를 축소시켜야 할 필요성이 대두되고 있다.Conventionally, the CD (Critical Dimension) of TSVs is the same, but as semiconductor devices are miniaturized and highly integrated, the need to reduce the CDs of some TSVs has emerged.

본 개시의 실시예들에 따른 과제는 크기가 이원화 또는 다원화된 TSV를 포함하는 반도체 장치를 제공하는 것이다.An object according to embodiments of the present disclosure is to provide a semiconductor device including a TSV having a binary or multiple size.

본 개시의 실시예들에 따른 과제는 크기가 이원화 또는 다원화된 TSV를 포함하는 반도체 장치의 제조 방법을 제공하는 것이다.An object according to embodiments of the present disclosure is to provide a method of manufacturing a semiconductor device including a TSV having a binary or multiple size.

본 개시의 일 실시예에 따른 반도체 장치는 기판 및 상기 기판 상의 층간절연층; 상기 기판의 상부에 배치되는 제1 식각 지연층; 상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 TSV; 및 상기 기판, 상기 층간절연층 및 상기 제1 식각 지연층을 수직으로 관통하는 제2 TSV를 포함하며, 상기 제2 TSV는 제1 TSV보다 큰 폭을 가질 수 있다.A semiconductor device according to an embodiment of the present disclosure includes a substrate and an interlayer insulating layer on the substrate; A first etch delay layer disposed on the substrate; A first TSV vertically penetrating the substrate and the interlayer insulating layer; And a second TSV vertically penetrating the substrate, the interlayer insulating layer, and the first etch delay layer, and the second TSV may have a larger width than the first TSV.

본 개시의 일 실시예에 따른 반도체 장치는 기판; 상기 기판 상의 층간절연층; 상기 기판과 상기 층간절연층을 관통하며, 제1 폭을 갖는 제1 TSV; 상기 기판과 상기 층간절연층을 관통하며, 제2 폭을 갖는 제2 TSV; 상기 기판과 상기 층간절연층을 관통하며, 제3 폭을 갖는 제3 TSV; 상기 층간절연층 내에서 상기 제2 TSV의 외측면의 일부를 둘러싸는 제1 식각 지연층; 및 상기 층간절연층 내에서 상기 제3 TSV의 외측면의 일부를 둘러싸는 제2 식각지연층을 포함하며, 상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제2 폭은 상기 제3 폭보다 좁을 수 있다.A semiconductor device according to an embodiment of the present disclosure includes a substrate; An interlayer insulating layer on the substrate; A first TSV penetrating the substrate and the interlayer insulating layer and having a first width; A second TSV penetrating the substrate and the interlayer insulating layer and having a second width; A third TSV penetrating the substrate and the interlayer insulating layer and having a third width; A first etch delay layer surrounding a part of an outer surface of the second TSV in the interlayer insulating layer; And a second etch delay layer surrounding a part of an outer surface of the third TSV within the interlayer insulating layer, wherein the first width is narrower than the second width, and the second width is less than the third width. It can be narrow.

본 개시의 일 실시예에 따른 반도체 장치는 기판의 상부에 식각 지연층을 형성하는 단계; 상기 기판과 상기 식각 지연층 상에 층간절연층을 형성하는 단계; 상기 층간절연층을 식각하여 상기 기판의 상면을 노출시키는 제1 관통홀과, 상기 식각 지연층의 상면을 노출시키며 상기 제1 관통홀보다 크기가 큰 제2 관통홀을 형성하는 단계; 상기 제1 관통홀을 통해 상기 기판을 선택적으로 식각하여 상기 제1 관통홀을 하방으로 연장하는 단계; 상기 제2 관통홀을 통해 상기 식각 지연층을 선택적으로 식각하여 상기 제2 관통홀을 통해 상기 기판을 노출시키는 단계; 및 상기 제1 관통홀을 통해 노출된 상기 기판과 상기 제2 관통홀을 통해 노출된 상기 기판을 식각하여 상기 제1 관통홀과 상기 제2 관통홀의 깊이 차이를 조절하는 단계를 포함할 수 있다.A semiconductor device according to an embodiment of the present disclosure may include forming an etch delay layer on an upper portion of a substrate; Forming an interlayer insulating layer on the substrate and the etch delay layer; Forming a first through hole exposing an upper surface of the substrate by etching the interlayer insulating layer and a second through hole having a larger size than the first through hole by exposing an upper surface of the etching delay layer; Selectively etching the substrate through the first through hole to extend the first through hole downward; Selectively etching the etch delay layer through the second through hole to expose the substrate through the second through hole; And adjusting a difference in depth between the first through hole and the second through hole by etching the substrate exposed through the first through hole and the substrate exposed through the second through hole.

본 개시의 실시예에 따르면, 서로 다른 크기를 갖는 갖는 TSV들의 깊이를 조절하여, 평탄과 공정 등에서 TSV들의 깊이 차이에 의해 발생하였던 TSV 구부러짐(BENT) 불량을 방지하고, TSV 구부러짐 불량에 의한 수율 감소를 개선할 수 있다. According to an embodiment of the present disclosure, by controlling the depth of TSVs having different sizes, TSV bending defects caused by differences in depths of TSVs in flatness and processing are prevented, and yield reduction due to TSV bending defects Can be improved.

도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'에 대한 평면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 7 내지 도 10은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다.
도 11 및 도 12는 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 13 내지 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다.
도 17은 본 개시의 일 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다.
도 18 내지 도 28은 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다.
도 29는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 도시한 도면이다.1 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view of I-I' of FIG. 1.
3 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention.
4 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention.
5 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention.
6 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention.
7 to 10 are enlarged views illustrating an enlarged area A according to the embodiments of FIG. 6.
11 and 12 are cross-sectional views illustrating some configurations of semiconductor devices according to example embodiments of the present disclosure.
13 to 16 are cross-sectional views illustrating a partial configuration of a semiconductor device according to example embodiments of the present disclosure.
17 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an exemplary embodiment of the present disclosure.
18 to 28 are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device according to an embodiment of the disclosure.
29 is a diagram illustrating an intermediate step in a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.

도 1은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'에 대한 평면도이다.1 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. FIG. 2 is a plan view of I-I' of FIG. 1.

도 1 및 도 2를 참조하면, 반도체 장치는 기판(10), 기판(10) 내에 배치되는 식각 지연층(14), 기판(10) 상에 배치되는 층간절연층(12), 층간절연층(12) 상에 배치되는 금속층간절연층(18), 기판(10)과 층간절연층(12)을 관통하는 TSV(Through-silicon-via)(20, 30), 금속층간절연층(18) 내에 배치되는 금속층(M), 금속층간절연층(18) 상에 배치되는 접속 단자(19)를 포함할 수 있다.1 and 2, a semiconductor device includes a substrate 10, an etch delay layer 14 disposed in the substrate 10, an interlayer insulating layer 12 disposed on the substrate 10, and an interlayer insulating layer ( 12) In the metal interlayer insulating layer 18, through-silicon-via (TSV) (20, 30) passing through the substrate 10 and the interlayer insulating layer 12, and the metal interlayer insulating layer 18 It may include a metal layer (M) disposed, and a connection terminal 19 disposed on the intermetallic insulating layer 18.

기판(10)은 Si(Silicon), Ge(Germanium)과 같은 반도체, 또는 SiC(Silicon Carbide), GaAs(Gallium Arsenide), InAs(Indium Arsenide), 및 InP(Indium Phosphide)와 같은 화합물 반도체를 포함할 수 있다. 기판(10)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 기판(10)은 BOX층 (Buried Oxide layer)을 포함할 수 있다. 기판(10)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 기판(10)은 STI (Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.The substrate 10 may include a semiconductor such as Si (Silicon), Ge (Germanium), or a compound semiconductor such as SiC (Silicon Carbide), GaAs (Gallium Arsenide), InAs (Indium Arsenide), and InP (Indium Phosphide). I can. The substrate 10 may have a silicon on insulator (SOI) structure. The substrate 10 may include a BOX layer (Buried Oxide layer). The substrate 10 may include a conductive region, for example, a well doped with impurities, or a structure doped with impurities. In addition, the substrate 10 may have various device isolation structures such as shallow trench isolation (STI) structures.

층간절연층(12)은 기판(10) 상에 배치될 수 있다. 일 실시예에 있어서, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL(Front-End-Of-Line) 구조에 포함되는 층간절연층일 수 있다. 또는, 층간절연층(12)은 기판(10) 상에 형성되는 FEOL 구조에 포함되는 층간절연층과 FEOL 구조 상에 형성되는 BEOL(Back-End-Of-Line) 구조에 포함되는 층간절연층을 포함할 수 있다.The interlayer insulating layer 12 may be disposed on the substrate 10. In one embodiment, the interlayer insulating layer 12 may be an interlayer insulating layer included in a front-end-of-line (FEOL) structure formed on the substrate 10. Alternatively, the interlayer insulating layer 12 includes an interlayer insulating layer included in the FEOL structure formed on the substrate 10 and an interlayer insulating layer included in the BEOL (Back-End-Of-Line) structure formed on the FEOL structure. Can include.

TSV(20, 30)는 기판(10)과 층간절연층(12)을 수직으로 관통하는 관통홀(H1, H2) 내에 배치될 수 있다. TSV(20, 30)는 관통홀(H1, H2)을 한정하는 기판(10)과 층간절연층(12)의 내측벽에 접할 수 있다. 일 실시예에 있어서, 기판(10)과 층간절연층(12)에는 서로 다른 크기의 관통홀이 형성될 수 있다. 예를 들어, 관통홀은 제1 관통홀(H1)과 제1 관통홀(H1)보다 큰 제2 관통홀(H2)을 포함할 수 있다.The TSVs 20 and 30 may be disposed in the through holes H1 and H2 vertically penetrating the substrate 10 and the interlayer insulating layer 12. The TSVs 20 and 30 may contact the substrate 10 defining the through holes H1 and H2 and the inner wall of the interlayer insulating layer 12. In one embodiment, through holes having different sizes may be formed in the substrate 10 and the interlayer insulating layer 12. For example, the through hole may include a first through hole H1 and a second through hole H2 that is larger than the first through hole H1.

일 실시예에 있어서, TSV(20, 30)는 서로 다른 크기를 가지는 제1 TSV(20)와 제2 TSV(30)를 포함할 수 있다. 제1 TSV(20)는 제1 관통홀(H1) 내에 배치되며, 제2 TSV(30)은 제2 관통홀(H2) 내에 배치될 수 있다. 제1 TSV(20)는 기판(10) 내에서 제1 폭(W1)을 가지며, 제2 TSV(30)는 기판(10) 내에서 제1 폭(W1)에 비해 상대적으로 넓은 제2 폭(W2)을 가질 수 있다. 층간절연층(12) 내에서도 제2 TSV(30)가 제1 TSV(20)에 비해 상대적으로 넓은 폭을 가질 수 있다.In an embodiment, the TSVs 20 and 30 may include a first TSV 20 and a second TSV 30 having different sizes. The first TSV 20 may be disposed in the first through hole H1, and the second TSV 30 may be disposed in the second through hole H2. The first TSV 20 has a first width W1 within the substrate 10, and the second TSV 30 has a second width relatively wider than the first width W1 within the substrate 10 ( W2) can have. Even within the interlayer insulating layer 12, the second TSV 30 may have a relatively wider width than the first TSV 20.

제1 TSV(20)는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)를 포함할 수 있다. 제1 TSV(20)를 구성하는 제1 비아 절연층(21), 제1 배리어층(23) 및 제1 플러그(25)는 제1 관통홀(H1) 내에서 기판(10)과 층간절연층(12)을 관통하도록 수직으로 연장될 수 있다. 제1 비아 절연층(21)은 외측벽이 기판(10)과 층간절연층(12) 접할 수 있다. 제1 비아 절연층(21)은 기판(10) 및 층간절연층(12)과 제1 TSV(20)를 상호 이격시키는 역할을 한다. 예를 들어, 제1 비아 절연층(21)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 제1 비아 절연층(21)을 형성하기 위하여 ALD(Atomic Layer Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정을 이용할 수 있다. The first TSV 20 may include a first via insulating layer 21, a first barrier layer 23, and a first plug 25. The first via insulating layer 21, the first barrier layer 23, and the first plug 25 constituting the first TSV 20 are the substrate 10 and the interlayer insulating layer in the first through hole H1. It can extend vertically to penetrate 12. An outer wall of the first via insulating layer 21 may contact the substrate 10 and the interlayer insulating layer 12. The first via insulating layer 21 serves to separate the substrate 10 and the interlayer insulating layer 12 and the first TSV 20 from each other. For example, the first via insulating layer 21 may be formed of an oxide film, a nitride film, a carbide film, a polymer, or a combination thereof. In order to form the first via insulating layer 21, an ALD (Atomic Layer Deposition) process or a CVD (Chemical Vapor Deposition) process may be used.

제1 배리어층(23)은 제1 비아 절연층(21)에 의해 둘러싸일 수 있다. 제1 배리어층(23)은 비교적 낮은 배선 저항을 가지는 도전층일 수 있다. 예를 들어, 제1 배리어층(23)은 W, WN, Ti, TiN, Ta, TaN 및 Ru 중 선택되는 적어도 하나를 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 제1 배리어층(23)은 PVD(Physical Vapor Deposition) 공정 또는 CVD(Chemical Vapor Deposition) 공정에 의해 형성될 수 있다. 또는, 제1 배리어층(23)은 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수도 있다. The first barrier layer 23 may be surrounded by the first via insulating layer 21. The first barrier layer 23 may be a conductive layer having relatively low wiring resistance. For example, the first barrier layer 23 may be formed of a single layer or multiple layers including at least one selected from W, WN, Ti, TiN, Ta, TaN, and Ru. The first barrier layer 23 may be formed by a PVD (Physical Vapor Deposition) process or a CVD (Chemical Vapor Deposition) process. Alternatively, the first barrier layer 23 may be formed by an ALD (Atomic Layer Deposition) process.

제1 플러그는(25) 제1 배리어층(23)에 의해 둘러싸일 수 있다. 제1 플러그(25)는 제1 배리어층(23)과는 다른 금속을 포함할 수 있다. 예를 들어, 제1 플러그(25)는 Cu, W, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW 중 적어도 하나를 포함할 수 있다.The first plug 25 may be surrounded by the first barrier layer 23. The first plug 25 may include a different metal than the first barrier layer 23. For example, the first plug 25 may include at least one of Cu, W, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, and CuW.

제2 TSV(30)는 제2 비아 절연층(31), 제2 배리어층(33) 및 제2 플러그(35)를 포함할 수 있다. 일 실시예에 있어서, 제2 비아 절연층(31)은 제1 비아 절연층(21)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 배리어층(33)은 제1 배리어층(23)과 동일한 물질과 동일한 두께를 가질 수 있다. 제2 플러그(35)는 제1 플러그(25)와 동일한 물질을 가지되, 제1 플러그(25)보다 넓은 폭을 가질 수 있다.The second TSV 30 may include a second via insulating layer 31, a second barrier layer 33, and a second plug 35. In one embodiment, the second via insulating layer 31 may have the same material and the same thickness as the first via insulating layer 21. The second barrier layer 33 may have the same material and thickness as the first barrier layer 23. The second plug 35 may have the same material as the first plug 25, but may have a wider width than the first plug 25.

식각 지연층(14)은 제2 TSV(30)의 외측벽의 일부를 둘러쌀 수 있다. 일 실시예에 있어서, 식각 지연층(14)은 기판(10) 내에 배치되며, 상면이 기판(10)의 상면과 실질적으로 동일한 평면을 이룰 수 있다. 식각 지연층(14)의 상면은 층간절연층(12)의 하면과 접할 수 있다. 예를 들어, 식각 지연층(14)은 SiN 계열 물질, Oxide 계열 물질, Si 계열 물질(예를 들어, SiGe), Metal 계열 물질, 또는 Carbon 계열 물질 중 적어도 하나를 포함할 수 있다.The etch delay layer 14 may surround a part of the outer wall of the second TSV 30. In one embodiment, the etch delay layer 14 is disposed in the substrate 10, and the top surface may form substantially the same plane as the top surface of the substrate 10. The upper surface of the etch delay layer 14 may be in contact with the lower surface of the interlayer insulating layer 12. For example, the etch delay layer 14 may include at least one of a SiN-based material, an oxide-based material, a Si-based material (eg, SiGe), a metal-based material, or a carbon-based material.

식각 지연층(14)은 평면적 관점에서 다각형의 형상을 가질 수 있다. 예를 들어, 도 2에 도시된 것과 같이, 식각 지연층(14)은 사각형의 형상을 가질 수 있다. 또는, 식각 지연층(14)은 원형의 형상을 가질 수 있다. 또한, 도 2에서 제1 TSV(20) 및 제2 TSV(30)는 원형의 단면 형상을 가지는 것을 도시되었으나, 본 발명은 이에 한정되지 않는다. 예를 들면, 제1 TSV(20) 및/또는 제2 TSV(30)의 평면 구조는 다각형, 타원형 등의 다양한 단면 형상을 가질 수 있다.The etch delay layer 14 may have a polygonal shape in a plan view. For example, as shown in FIG. 2, the etch delay layer 14 may have a quadrangular shape. Alternatively, the etch delay layer 14 may have a circular shape. In addition, in FIG. 2, the first TSV 20 and the second TSV 30 are illustrated to have a circular cross-sectional shape, but the present invention is not limited thereto. For example, the planar structure of the first TSV 20 and/or the second TSV 30 may have various cross-sectional shapes such as polygons and ellipses.

기판(10)의 배면 상에는 TSV(20, 30)에 연결되는 도전층(55)이 배치될 수 있다.A conductive layer 55 connected to the TSVs 20 and 30 may be disposed on the rear surface of the substrate 10.

도 3은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 3에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 및 도 2에서 설명한 것과 실질적으로 동일한 내용은 생략한다. 3 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. In FIGS. 1 to 3, the same reference numerals refer to the same components. Hereinafter, for the sake of simplicity of description, substantially the same contents as those described in FIGS. 1 and 2 will be omitted.

도 3을 참조하면, 제1 관통홀(H1)은 기판(10)과 층간절연층(12)이 인접하는 영역에서 층간절연층(12)의 하부에 제1 언더컷(UC1) 영역을 포함할 수 있다. 제2 관통홀(H2)은 기판(10)과 식각 지연층(14)이 인접하는 영역에서 식각 지연층(14)의 하부에 제2 언더컷(UC2) 영역을 포함할 수 있다. Referring to FIG. 3, the first through hole H1 may include a first undercut UC1 region under the interlayer insulating layer 12 in a region adjacent to the substrate 10 and the interlayer insulating layer 12. have. The second through hole H2 may include a second undercut UC2 region under the etch delay layer 14 in a region adjacent to the substrate 10 and the etch delay layer 14.

제1 비아 절연층(21)은 제1 관통홀(H1) 내에서 제1 언더컷 영역(UC1)을 채우며, 층간절연층(12)의 하면에 접하는 제1 돌출부(P1)를 포함할 수 있다. 제1 돌출부(P1)의 수평 방향의 두께는 제1 비아 절연층(21) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다. The first via insulating layer 21 fills the first undercut area UC1 in the first through hole H1 and may include a first protrusion P1 in contact with a lower surface of the interlayer insulating layer 12. The thickness of the first protrusion P1 in the horizontal direction may be thicker than the thickness of other portions of the first via insulating layer 21 in the horizontal direction.

제2 비아 절연층(31)은 제2 관통홀(H2) 내에서 제2 언더컷(UC2) 영역을 채우며, 식각 지연층(14)의 하면에 접하는 제2 돌출부(P2)를 포함할 수 있다. 제2 돌출부(P2)는 제1 돌출부(P1)와 다른 높이에 위치할 수 있다. 예를 들어, 제2 돌출부(P2)는 수직적 관점에서 제1 돌출부(P1)보다 층간절연층(12)에 멀리 위치하고, 기판(10)의 배면에 가깝게 배치될 수 있다. 제2 돌출부(P2)의 수평 방향의 두께는 제2 비아 절연층(31) 중 다른 부분들에서의 수평 방향의 두께보다 두꺼울 수 있다.The second via insulating layer 31 may fill a region of the second undercut UC2 in the second through hole H2 and may include a second protrusion P2 in contact with a lower surface of the etch delay layer 14. The second protrusion P2 may be positioned at a different height from the first protrusion P1. For example, the second protrusion P2 may be located farther from the interlayer insulating layer 12 than the first protrusion P1 from a vertical viewpoint, and may be disposed closer to the rear surface of the substrate 10. The thickness of the second protrusion P2 in the horizontal direction may be thicker than the thickness of other portions of the second via insulating layer 31 in the horizontal direction.

도 4는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 4에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 3에서 설명한 것과 실질적으로 동일한 내용은 생략한다.4 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. In FIGS. 1 to 4, the same reference numerals refer to the same components. Hereinafter, substantially the same contents as those described in FIGS. 1 to 3 are omitted for simplicity of description.

도 4를 참조하면, TSV(20, 30)를 한정하는 기판(10)의 측벽에는 비평탄부(NF)가 형성될 수 있다. 비아 절연층(21, 31)은 기판(10)의 측벽에 포함된 비평탄부(NF)에 접하면서 비평탄부(NF)에 상응하는 형상의 비평탄부를 가질 수 있다. 기판(10)의 측벽에 형성된 비평탄부(NF)는 기판(10)에 관통홀(H1, H2)을 형성하는 공정 중에 형성될 수 있다. 일 실시예에 있어서, 비평탄부(NF)를 포함하는 측벽으로 한정되는 관통홀(H1, H2)은 보쉬 공정(bosch process)를 통해 형성될 수 있다. 예를 들어, 기판(10)에 관통홀(H1, H2)을 형성하기 위해 SF6 또는 O2 플라즈마를 이용한 ICP DRIE(Inductive Coupled Plasma Deep Reactive Ion Etching) 공정과, C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션(passivation) 공정이 수 차례 반복될 수 있다. Referring to FIG. 4, a non-flat portion NF may be formed on a sidewall of a substrate 10 defining TSVs 20 and 30. The via insulating layers 21 and 31 may have a non-flat portion having a shape corresponding to the non-flat portion NF while contacting the non-flat portion NF included in the sidewall of the substrate 10. The uneven portion NF formed on the sidewall of the substrate 10 may be formed during a process of forming the through holes H1 and H2 in the substrate 10. In an embodiment, the through holes H1 and H2 defined by sidewalls including the non-flat portion NF may be formed through a Bosch process. For example, ICP DRIE (Inductive Coupled Plasma Deep Reactive Ion Etching) process using SF 6 or O 2 plasma to form through holes (H1, H2) in the substrate 10 and CF x such as C 4 F 8 The sidewall passivation process using any one of the series may be repeated several times.

일 실시예에 있어서, 기판(10)의 측벽에 형성된 비평탄부(NF)와 비아 절연층(21, 31)에 형성된 비평탄부에 형성된 요철들의 크기는 층간절연층(12)의 하면으로부터 기판(10)의 배면에 가까워질수록 작아질 수 있다. 예를 들어, 기판(10)의 측벽에 형성된 비평탄부(NF)는 층간절연층(12)에 인접한 일부 영역에 형성되고, 기판(10)의 배면에 인접한 부분은 평탄한 표면을 가질 수 있다.In one embodiment, the size of the uneven portion NF formed on the sidewall of the substrate 10 and the irregularities formed in the non-flat portion formed in the via insulating layers 21 and 31 are from the lower surface of the interlayer insulating layer 12 to the substrate 10 The closer to the back of ), the smaller it can be. For example, the non-flat portion NF formed on the sidewall of the substrate 10 may be formed in a partial region adjacent to the interlayer insulating layer 12, and a portion adjacent to the rear surface of the substrate 10 may have a flat surface.

TSV(20, 30)를 한정하는 기판(10)은 층간절연층(12)과 인접하는 부분에서 TSV(20, 30)의 내측으로 연장되는 돌출부(PS1, PS2)를 포함할 수 있다. 돌출부(PS1)는 층간절연층(12)과 제1 비아 절연층(21)의 제1 돌출부(P1) 사이에 개재되며, 층간절연층(12)과 제1 비아 절연층(21)의 제1 돌출부(P1)는 접하지 않을 수 있다. 또한, 돌출부(PS2)는 식각 지연층(14)과 제2 비아 절연층(31)의 제2 돌출부(P2) 사이에 개재되며, 층간절연층(12)과 제2 비아 절연층(31)의 제2 돌출부(P2)는 접하지 않을 수 있다. The substrate 10 defining the TSVs 20 and 30 may include protrusions PS1 and PS2 extending from a portion adjacent to the interlayer insulating layer 12 to the inside of the TSVs 20 and 30. The protrusion PS1 is interposed between the interlayer insulating layer 12 and the first protrusion P1 of the first via insulating layer 21, and the first of the interlayer insulating layer 12 and the first via insulating layer 21 The protrusion P1 may not be in contact. In addition, the protrusion PS2 is interposed between the etch delay layer 14 and the second protrusion P2 of the second via insulating layer 31, and the interlayer insulating layer 12 and the second via insulating layer 31 The second protrusion P2 may not be in contact.

도 5는 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 5에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 4에서 설명한 것과 실질적으로 동일한 내용은 생략한다.5 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. In FIGS. 1 to 5, the same reference numerals refer to the same components. Hereinafter, substantially the same contents as those described in FIGS. 1 to 4 are omitted for simplicity of description.

도 5를 참조하면, 식각 지연층(14)의 제2 TSV(30)를 둘러싸는 내측벽(S14)은 제2 TSV(30)의 외측 방향으로 오목하게 함입될 수 있다. 제2 비아 절연층(31)은 식각 지연층(14)의 오목한 내측벽(S14)에 접하는 부분이 제2 TSV(30)의 외측 방향으로 돌출되는 볼록부를 포함할 수 있다. 제2 배리어층(33)은 제2 비아 절연층(31)의 볼록부에 접하는 부분에 볼록부가 형성될 수 있다. 제2 플러그(35)는 제2 배리어층(33)의 볼록부에 접하는 부분에 볼록부가 형성될 수 있다.Referring to FIG. 5, the inner wall S14 surrounding the second TSV 30 of the etch delay layer 14 may be recessed in the outer direction of the second TSV 30. The second via insulating layer 31 may include a convex portion in which a portion in contact with the concave inner wall S14 of the etch delay layer 14 protrudes outward from the second TSV 30. The second barrier layer 33 may have a convex portion formed at a portion of the second via insulating layer 31 in contact with the convex portion. The second plug 35 may have a convex portion formed at a portion in contact with the convex portion of the second barrier layer 33.

도 6은 본 발명의 일 실시예에 의한 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 7 내지 도 10은 도 6의 실시예들에 따른 A 영역을 확대 도시한 확대도들이다. 도 1 내지 도 10에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 5에서 설명한 것과 실질적으로 동일한 내용은 생략한다.6 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an embodiment of the present invention. 7 to 10 are enlarged views illustrating an enlarged area A according to the embodiments of FIG. 6. In FIGS. 1 to 10, the same reference numerals refer to the same components. Hereinafter, substantially the same contents as those described in FIGS. 1 to 5 are omitted for simplicity of description.

도 6 내지 도 8을 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 오버행(OH)이 형성될 수 있다. 오버행(OH)은 기판(10)의 배면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제1 경사면(S1) 및 기판(10)의 상면으로 갈수록 기판(10)의 측벽에서 제1 TSV(20)의 내측 방향으로 연장되는 제2 경사면(S2)을 포함할 수 있다. 제1 비아 절연층(21)의 외측면은 기판(10)의 측벽에 형성된 오버행(OH)에 접하면서, 오버행(OH)에 상응하는 함입부를 포함할 수 있다.6 to 8, an overhang OH may be formed on a sidewall of the substrate 10 surrounding the first TSV 20. The overhang OH is the first inclined surface S1 extending from the sidewall of the substrate 10 in the inner direction of the first TSV 20 toward the rear surface of the substrate 10 and the substrate 10 toward the upper surface of the substrate 10. ) May include a second inclined surface S2 extending in the inner direction of the first TSV 20. The outer surface of the first via insulating layer 21 may include a depression corresponding to the overhang OH while contacting the overhang OH formed on the sidewall of the substrate 10.

일 실시예에 있어서, 제1 비아 절연층(21)의 내측면은 함입부와 대응되는 레벨에서 제1 TSV(20)의 내측 방향으로 연장되는 오버행(OH21)을 포함할 수 있다. 제1 배리어층(23)의 외측면은 제1 비아 절연층(21)의 오버행(OH21)에 접하면서, 오버행(OH21)에 상응하는 함입부를 포함할 수 있다. 전술한 내용과 동일한 방식으로, 제1 배리어층(23)의 내측면에 오버행(OH23)이 형성될 수 있으며, 제1 플러그(25)의 외측면에 함입부가 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 도 8에 도시된 것과 같이, 기판(10)이 오버행(OH)을 포함하는 경우에도, 제1 비아 절연층(21)와 제1 배리어층(23)은 오버행(OH21, OH23)을 포함하지 않을 수 있다. In an embodiment, the inner side surface of the first via insulating layer 21 may include an overhang OH21 extending in the inner direction of the first TSV 20 at a level corresponding to the recess. The outer surface of the first barrier layer 23 may include a depression corresponding to the overhang OH21 while contacting the overhang OH21 of the first via insulating layer 21. In the same manner as described above, the overhang OH23 may be formed on the inner surface of the first barrier layer 23, and a recess may be formed on the outer surface of the first plug 25. However, the present invention is not limited thereto, and as shown in FIG. 8, even when the substrate 10 includes an overhang OH, the first via insulating layer 21 and the first barrier layer 23 May not include overhangs OH21 and OH23.

도 6 및 도 9를 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 볼록부들을 포함하는 요철들이 형성될 수 있다. 기판(10)의 측벽에 형성된 오버행(OH)은 요철들을 이루는 볼록부들 중 어느 하나일 수 있다. 일 실시예에 있어서, 기판(10)의 측벽에 형성된 오버행(OH)은 볼록부들 중 가장 크기가 큰 것일 수 있다.6 and 9, irregularities including convex portions may be formed on sidewalls of the substrate 10 surrounding the first TSV 20. The overhang OH formed on the sidewall of the substrate 10 may be any one of convex portions forming irregularities. In an embodiment, the overhang OH formed on the sidewall of the substrate 10 may be the largest among the convex portions.

도 10을 참조하면, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에 형성된 오버행(OH)은 제1 플러그(25)와 가까워지는 방향으로 볼록한 단면을 가지는 제1 경사면(S1)과 제1 플러그(25)와 멀어지는 방향으로 오목한 단면을 가지는 제2 경사면(S1)을 포함할 수 있다.Referring to FIG. 10, the overhang OH formed on the sidewall of the substrate 10 surrounding the first TSV 20 includes a first inclined surface S1 having a convex cross section in a direction closer to the first plug 25. It may include a second inclined surface S1 having a concave cross section in a direction away from the first plug 25.

도 11 및 도 12는 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 12에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 10에서 설명한 것과 실질적으로 동일한 내용은 생략한다.11 and 12 are cross-sectional views illustrating some configurations of semiconductor devices according to example embodiments of the present disclosure. In FIGS. 1 to 12, the same reference numerals refer to the same components. Hereinafter, substantially the same contents as those described in FIGS. 1 to 10 are omitted for simplicity of description.

도 11을 참조하면, 제1 TSV(20)는 오버행(OH)의 상부에서의 폭(WU)이 오버행(OH)의 하부에서의 폭(WD)보다 클 수 있다. 또는, 도 12를 참조하면, 제1 TSV(20)는 오버행(OH)의 상부에서의 폭(WU)이 오버행(OH)의 하부에서의 폭(WD)보다 작을 수도 있다.Referring to FIG. 11, in the first TSV 20, a width WU at an upper portion of the overhang OH may be greater than a width WD at a lower portion of the overhang OH. Alternatively, referring to FIG. 12, the first TSV 20 may have a width WU at an upper portion of the overhang OH less than the width WD at a lower portion of the overhang OH.

도 13 내지 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다. 도 1 내지 도 16에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 12에서 설명한 것과 실질적으로 동일한 내용은 생략한다.13 to 16 are cross-sectional views illustrating a partial configuration of a semiconductor device according to example embodiments of the present disclosure. In FIGS. 1 to 16, the same reference numerals refer to the same components. Hereinafter, for the sake of simplicity of description, substantially the same contents as those described in FIGS. 1 to 12 will be omitted.

도 13을 참조하면, 층간절연층(12)은 기판(20) 상에 적층되는 복수의 절연층(12, 13)을 포함할 수 있다. 일 실시예에 있어서, 제1 층간절연층(12A)과 제2 층간절연층(12B)이 교번하여 적층될 수 있다. 예를 들어, 도 13에는 4층의 절연층을 포함하는 4중층 구조를 포함하는 경우를 도시하였으나, 본 발명이 이에 한정되는 것은 아니며, 적층되는 층들의 수는 특별히 제한되지 않는다. Referring to FIG. 13, the interlayer insulating layer 12 may include a plurality of insulating layers 12 and 13 stacked on the substrate 20. In one embodiment, the first interlayer insulating layer 12A and the second interlayer insulating layer 12B may be alternately stacked. For example, although FIG. 13 shows a case including a four-layer structure including four insulating layers, the present invention is not limited thereto, and the number of layers to be stacked is not particularly limited.

예를 들어, 제1 층간절연층(12A)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막, HDP(High Density Plasma), BPSG(Boro-PhosphoSilicate Glass), FCVD(Flowable Chemical Vapor Deposition)산화물, 또는 약 2.2 ∼ 2.4의 초저유전상수 (Ultra-Low Dielectric Constant K)를 가지는 ULK(Ultra Low K) 물질을 포함할 수 있다. ULK 물질은 예를 들면 SiOC 또는 SiCOH으로 이루어질 수 있다. 제2 층간절연층(12B)은 SiN(Silicon Nitride) 또는 SiON(Silicon OxyNitride)을 포함할 수 있다. 다만, 본 발명이 제시된 실시예들에 한정되는 것은 아니다.For example, the first interlayer insulating layer 12A is a TEOS (Tetra-Ethyl-Ortho-Silicate) film, HDP (High Density Plasma), BPSG (Boro-PhosphoSilicate Glass), FCVD (Flowable Chemical Vapor Deposition) oxide, or It may contain ULK (Ultra Low K) material having an ultra-low dielectric constant K of about 2.2 to 2.4. The ULK material can be made of SiOC or SiCOH, for example. The second interlayer insulating layer 12B may include Silicon Nitride (SiN) or Silicon OxyNitride (SiON). However, the present invention is not limited to the presented embodiments.

일 실시예에 있어서, 제1 TSV(20) 및 제2 TSV(30)에 접하는 제1 층간절연층(12A)의 단부와 제2 층간절연층(12A)의 단부의 위치가 서로 다를 수 있다. 예를 들어, 제1 층간절연층(12A)의 단부가 제2 층간절연층(12A)의 단부보다 배리어층(23, 33)의 외측벽에 가깝게 위치할 수 있다. 이에, TSV(20, 30)에 접하는 층간절연층(12)의 측벽은 요철 형상(Y1)을 가질 수 있다.In one embodiment, positions of the ends of the first interlayer insulating layer 12A and the second interlayer insulating layer 12A in contact with the first TSV 20 and the second TSV 30 may be different from each other. For example, the end of the first interlayer insulating layer 12A may be positioned closer to the outer walls of the barrier layers 23 and 33 than the end of the second interlayer insulating layer 12A. Accordingly, the sidewall of the interlayer insulating layer 12 in contact with the TSVs 20 and 30 may have an uneven shape Y1.

층간절연층(12)의 측벽이 요철 형상(Y1)을 포함하는 경우에, 층간절연층(12)과 접하는 비아 절연층(21, 31)은 요철 형상(Y1)에 상응하는 비평탄면을 포함할 수 있다. When the sidewall of the interlayer insulating layer 12 includes an uneven shape (Y1), the via insulating layers 21 and 31 in contact with the interlayer insulating layer 12 may include a non-flat surface corresponding to the uneven shape Y1. I can.

도 14를 참조하면, 식각 지연층(14)은 층간절연층(12) 내에 배치될 수 있다. 일 실시예에 있어서, 식각 지연층(14)은 제1 층간절연층(12A)과 동일 레벨에 위치할 수 있다. 예를 들어, 식각 지연층(14)의 하면이 제2 층간절연층(12B)의 상면과 접하며, 제1 층간절연층(12A)의 하면과 실질적으로 동일 평면을 이룰 수 있다. Referring to FIG. 14, the etch delay layer 14 may be disposed in the interlayer insulating layer 12. In an embodiment, the etch delay layer 14 may be positioned at the same level as the first interlayer insulating layer 12A. For example, the lower surface of the etch delay layer 14 may be in contact with the upper surface of the second interlayer insulating layer 12B, and may form substantially the same plane as the lower surface of the first interlayer insulating layer 12A.

일 실시예에 있어서, 식각 지연층(14)의 두께는 제1 층간절연층(12A)의 두께보다 얇거나 제1 층간절연층(12A)의 두께에 대응될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 식각 지연층(14)의 두께는 층간절연층(12)의 두께보다 얇거나 층간절연층(12)의 두께와 대응될 수도 있다.In one embodiment, the thickness of the etch delay layer 14 may be thinner than the thickness of the first interlayer insulating layer 12A or may correspond to the thickness of the first interlayer insulating layer 12A. However, the present invention is not limited thereto, and the thickness of the etch delay layer 14 may be thinner than the thickness of the interlayer insulating layer 12 or may correspond to the thickness of the interlayer insulating layer 12.

도 15 및 도 16은 본 개시의 일 실시예들에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도들이다. 도 1 내지 도 16에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 14에서 설명한 것과 실질적으로 동일한 내용은 생략한다.15 and 16 are cross-sectional views illustrating a partial configuration of a semiconductor device according to example embodiments of the present disclosure. In FIGS. 1 to 16, the same reference numerals refer to the same components. Hereinafter, for the sake of simplicity of description, substantially the same contents as those described in FIGS. 1 to 14 are omitted.

도 15를 참조하면, 식각 지연층(14)은 복수의 절연층이 서로 상하로 이격되어 형성될 수 있다. 식각 지연층(14)은 제1 식각 지연층(14)(14A)과 제2 식각 지연층(14)(14B)을 포함할 수 있다. 일 실시예에 있어서, 제1 식각 지연층(14)(14A)은 기판(10)내에 배치되고, 제2 식각 지연층(14)(14B)은 층간절연층(12)내에 배치될 수 있다.Referring to FIG. 15, the etch delay layer 14 may be formed such that a plurality of insulating layers are vertically spaced apart from each other. The etch delay layer 14 may include a first etch delay layer 14 and 14A and a second etch delay layer 14 and 14B. In an embodiment, the first etch delay layers 14 and 14A may be disposed in the substrate 10 and the second etch delay layers 14 and 14B may be disposed in the interlayer insulating layer 12.

도 16을 참조하면, 식각 지연층(14)이 복수의 절연층을 포함하는 경우에, 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에는 복수의 오버행(OH)이 형성될 수 있다. 일 실시예에 있어서, 식각 지연층(14)이 2개의 절연층을 포함하는 경우에는 제1 TSV(20)를 둘러싸는 기판(10)의 측벽에 2개의 오버행(OH)이 형성될 수 있다. 오버행(OH)은 상부에 위치하는 제1 오버행(OH1)과 하부에 위치하는 제2 오버행(OH2)을 포함할 수 있다.Referring to FIG. 16, when the etch delay layer 14 includes a plurality of insulating layers, a plurality of overhangs OH may be formed on a sidewall of the substrate 10 surrounding the first TSV 20. . In an embodiment, when the etch delay layer 14 includes two insulating layers, two overhangs OH may be formed on sidewalls of the substrate 10 surrounding the first TSV 20. The overhang OH may include a first overhang OH1 positioned above and a second overhang OH2 positioned below.

일 실시예에 있어서, 제1 오버행(OH1)과 제2 오버행(OH2)의 수직 방향의 이격 거리는 제1 식각 지연층(14A)의 하면과 제2 식각 지연층(14B)의 하면 간의 수직 거리(LVa-LVb)와 실질적으로 동일할 수 있다.In one embodiment, the vertical distance between the first overhang OH1 and the second overhang OH2 is a vertical distance between the lower surface of the first etch delay layer 14A and the lower surface of the second etch delay layer 14B ( LVa-LVb) may be substantially the same.

도 17은 본 개시의 일 실시예에 따른 반도체 장치의 일부 구성을 설명하기 위한 단면도이다. 도 1 내지 도 17에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 17에서 설명한 것과 실질적으로 동일한 내용은 생략한다.17 is a cross-sectional view illustrating a partial configuration of a semiconductor device according to an exemplary embodiment of the present disclosure. In FIGS. 1 to 17, the same reference numerals refer to the same components. Hereinafter, for the sake of simplicity of description, substantially the same contents as those described in FIGS. 1 to 17 will be omitted.

도 17을 참조하면, 반도체 장치는 서로 다른 크기를 갖는 적어도 3개의 TSV(20, 30, 40)를 포함할 수 있다. 제1 TSV(20)는 제1 폭을 가지며, 제2 TSV(30)는 제1 폭보다 상대적으로 넓은 제2 폭을 가지며, 제3 TSV(40)는 제2 폭보다 상대적으로 넓은 제3 폭을 가질 수 있다. Referring to FIG. 17, a semiconductor device may include at least three TSVs 20, 30, and 40 having different sizes. The first TSV 20 has a first width, the second TSV 30 has a second width relatively wider than the first width, and the third TSV 40 has a third width relatively wider than the second width Can have

일 실시예에 있어서, 제1 TSV(20)의 외측벽을 둘러싸는 기판(10)의 내측벽에는 2개의 오버행(OH1, OH2)이 형성될 수 있다. 오버행(OH1, OH2)은 제1 오버행(OH1)과 제1 오버행보다 낮은 레벨에 위치하는 제2 오버행(OH2)을 포함할 수 있다. In one embodiment, two overhangs OH1 and OH2 may be formed on the inner wall of the substrate 10 surrounding the outer wall of the first TSV 20. The overhangs OH1 and OH2 may include a first overhang OH1 and a second overhang OH2 positioned at a lower level than the first overhang.

제2 TSV(30)를 둘러싸는 외측벽을 둘러싸는 기판(10)의 내측벽에는 1개의 제3 오버행(OH3)이 형성될 수 있다. 제3 오버행(OH3)은 제1 오버행(OH1)과 실질적으로 동일한 레벨에 위치할 수 있다. 제3 오버행(OH3)은 제1 오버행(OH1)과 동일한 공정 단계에서 형성될 수 있다.One third overhang OH3 may be formed on the inner wall of the substrate 10 surrounding the outer wall surrounding the second TSV 30. The third overhang OH3 may be positioned at substantially the same level as the first overhang OH1. The third overhang OH3 may be formed in the same process step as the first overhang OH1.

식각 지연층(14)은 제1 식각 지연층(14-1), 제2 식각 지연층(14-2) 및 제3 식각 지연층(14-3)을 포함할 수 있다. 제1 식각 지연층(14-1)은 제2 TSV(30)의 외측벽의 일부를 감싸며, 층간절연층(12)의 내부에 배치될 수 있다. 제2 식각 지연층(14-2)은 제3 TSV(40)의 외측벽의 일부를 감싸며, 층간절연층(12)의 하면에 접하도록 기판(10) 내에 배치될 수 있다. 제3 식각 지연층(14-3)은 제3 TSV(40)의 외측벽의 일부를 감싸며, 제2 식각 지연층(14-2)의 상부에서 층간절연층(12) 내에 배치될 수 있다. The etch delay layer 14 may include a first etch delay layer 14-1, a second etch delay layer 14-2, and a third etch delay layer 14-3. The first etch delay layer 14-1 may cover a part of the outer wall of the second TSV 30 and may be disposed inside the interlayer insulating layer 12. The second etch delay layer 14-2 may be disposed in the substrate 10 to cover a part of the outer wall of the third TSV 40 and contact the lower surface of the interlayer insulating layer 12. The third etch delay layer 14-3 may cover a part of the outer wall of the third TSV 40 and may be disposed in the interlayer insulating layer 12 on the second etch delay layer 14-2.

도 18 내지 도 28은 본 개시의 일 실시예에 의한 반도체 장치의 제조 방법을 개략적으로 도시하는 단면도들이다. 도 1 내지 도 28에서 동일한 부호는 동일한 구성 요소를 지칭한다. 이하에서는 설명의 간략화를 위해 도 1 내지 도 17에서 설명한 것과 실질적으로 동일한 내용은 생략한다.18 to 28 are cross-sectional views schematically illustrating a method of manufacturing a semiconductor device according to an embodiment of the present disclosure. In FIGS. 1 to 28, the same reference numerals refer to the same components. Hereinafter, for the sake of simplicity of description, substantially the same contents as those described in FIGS. 1 to 17 will be omitted.

도 18을 참조하면, 기판(10)의 상부에 식각 지연층(14)이 형성될 수 있다. 식각 지연층(14)은 기판(10)에 STI (Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조가 형성되는 단계에서 함께 형성될 수 있다. 또는, 식각 지연층(14)은 소자분리 구조가 형성되는 단계와는 별개의 독립적인 단계에서 형성될 수도 있다. 식각 지연층(14)은 기판(10)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다.Referring to FIG. 18, an etch delay layer 14 may be formed on the substrate 10. The etch delay layer 14 may be formed together in a step in which various device isolation structures such as a shallow trench isolation (STI) structure are formed on the substrate 10. Alternatively, the etch delay layer 14 may be formed in a step independent from the step in which the device isolation structure is formed. The etch delay layer 14 may be made of a material having an etch selectivity with respect to the substrate 10.

기판(10)과 식각 지연층(14) 상에 다양한 종류의 복수의 개별 소자(individual device)와 층간절연층(12)을 포함하는 FEOL 구조가 형성될 수 있다. 층간절연층(12) 상에 마스크 패턴(16)이 형성되고, 마스크 패턴(16)에는 층간절연층(12)의 상면을 일부 노출시키는 오픈 영역이 형성될 수 있다. 오픈 영역은 상대적으로 좁은 크기를 가지는 제1 오픈 영역과 상대적으로 넓은 크기를 갖는 제2 오픈 영역을 포함할 수 있다. 제2 오픈 영역은 수직적 관점에서 식각 지연층(14)과 대응되는 영역에 위치할 수 있다. 마스크 패턴(16)은 포토레지스트막일 수 있다.A FEOL structure including a plurality of various types of individual devices and an interlayer insulating layer 12 may be formed on the substrate 10 and the etch delay layer 14. The mask pattern 16 may be formed on the interlayer insulating layer 12, and an open area partially exposing the upper surface of the interlayer insulating layer 12 may be formed on the mask pattern 16. The open area may include a first open area having a relatively narrow size and a second open area having a relatively wide size. The second open area may be located in an area corresponding to the etch delay layer 14 from a vertical viewpoint. The mask pattern 16 may be a photoresist layer.

도 19를 참조하면, 마스크 패턴(16)을 식각 마스크로 이용하여 층간절연층(12)이 식각되고, 제1 오픈 영역(OP1)의 하부에 기판(10)의 상면을 노출시키는 제1 관통홀(H1)이 형성되며, 제2 오픈 영역(OP2)의 하부에 식각 지연층(14)의 상면을 노출시키는 제2 관통홀(H2)이 노출될 수 있다.Referring to FIG. 19, the interlayer insulating layer 12 is etched using the mask pattern 16 as an etching mask, and a first through hole exposing the upper surface of the substrate 10 under the first open area OP1 (H1) is formed, and a second through hole H2 exposing the upper surface of the etch delay layer 14 may be exposed under the second open area OP2.

도 20을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 기판(10)이 선택적으로 식각될 수 있다. 기판(10)의 상부가 식각되어 제1 관통홀(H1)이 기판(10) 내에 소정의 깊이를 갖도록 하방으로 연장될 수 있다. 예를 들어, 제1 관통홀(H1)이 형성되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있다. 제1 관통홀(H1)이 형성되는 과정에서 제2 관통홀(H2) 통해 노출된 식각 지연층(14)은 선택비를 가지므로 식각되지 않거나 일부만 식각될 수 있다. 그 결과, 제1 관통홀(H1)의 깊이(LVS)가 제2 관통홀(H2)의 깊이보다 깊어질 수 있다.Referring to FIG. 20, the mask pattern 16 is used as an etching mask so that the substrate 10 may be selectively etched. The upper portion of the substrate 10 may be etched so that the first through hole H1 may extend downward to have a predetermined depth in the substrate 10. For example, a process in which the first through hole H1 is formed may be an anisotropic etching process or a Bosch process. In the process of forming the first through hole H1, the etch delay layer 14 exposed through the second through hole H2 has a selectivity, and thus may not be etched or may be partially etched. As a result, the depth LVS of the first through hole H1 may become deeper than the depth of the second through hole H2.

일 실시예에 있어서, 도 20에는 도시되지 않았지만, 제1 관통홀(H1)이 형성되는 과정에서 층간절연층(12)과 인접한 기판(10)의 측벽이 식각되어 층간절연층(12) 하면의 일부를 노출시키는 언더컷이 형성될 수 있다.In one embodiment, although not shown in FIG. 20, the sidewalls of the substrate 10 adjacent to the interlayer insulating layer 12 are etched in the process of forming the first through hole H1 so that the lower surface of the interlayer insulating layer 12 is An undercut may be formed to expose some.

도 21을 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 식각 지연층(14)이 선택적으로 식각될 수 있다. 제2 관통홀(H2)을 통해 식각 지연층(14)이 식각되어 제2 관통홀(H2)이 하방으로 연장될 수 있다. 식각 지연층(14)은 기판(10)의 상면이 노출될 때까지 식각될 수 있다. 식각 지연층(14)이 선택적으로 식각되는 과정에서 제1 관통홀(H1)을 통해 노출되는 기판(10)은 식각되지 않을 수 있다. Referring to FIG. 21, the mask pattern 16 is used as an etch mask so that the etch delay layer 14 may be selectively etched. The etching delay layer 14 may be etched through the second through hole H2 so that the second through hole H2 may extend downward. The etch delay layer 14 may be etched until the top surface of the substrate 10 is exposed. In a process in which the etch delay layer 14 is selectively etched, the substrate 10 exposed through the first through hole H1 may not be etched.

도 22를 참조하면, 마스크 패턴(16)이 식각 마스크로 이용되어 기판(10)이 식각되고, 제1 관통홀(H1)과 제2 관통홀(H2)이 하방으로 연장될 수 있다. 제1 관통홀(H1)이 제2 관통홀(H2)보다 상대적으로 작은 CD(Critical Dimension)을 가져 식각 속도가(etch rate)가 느릴 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)의 깊이(LV1)가 제2 관통홀(H2)의 깊이(LV2)와 동일해질 때까지 기판(10)이 식각될 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 제1 관통홀(H1)의 깊이(LV1)가 제2 관통홀(H2)의 깊이(LV2)보다 얕을 수도 있고, 깊을 수도 있다. 예를 들어, 제1 관통홀(H1)과 제2 관통홀(H2)이 연장되는 공정은 이방성 식각 공정 또는 보쉬 공정(bosch process)이 이용될 수 있으며, 또는 레이저 드릴링(laser drilling) 기술이 이용될 수도 있다.Referring to FIG. 22, the mask pattern 16 is used as an etching mask to etch the substrate 10, and the first through hole H1 and the second through hole H2 may extend downward. Since the first through hole H1 has a relatively smaller CD (Critical Dimension) than the second through hole H2, the etch rate may be slow. In an embodiment, the substrate 10 may be etched until the depth LV1 of the first through hole H1 becomes the same as the depth LV2 of the second through hole H2. However, the present invention is not limited thereto, and the depth LV1 of the first through hole H1 may be shallower or deeper than the depth LV2 of the second through hole H2. For example, the process of extending the first through hole H1 and the second through hole H2 may use an anisotropic etching process or a Bosch process, or a laser drilling technique. It could be.

일 실시예에 있어서, 제1 관통홀(H1)이 연장되는 과정에서 제1 관통홀(H1)을 한정하는 기판(10)의 측벽에 오버행(OH)이 형성될 수 있다. 오버행(OH)은 도 20 및 도 21에서 제1 관통홀(H1)이 가지는 깊이(LVS)에 대응되는 높이에 형성될 수 있다. 일 실시예에 있어서, 층간절연층(12)은 도 13 내지 도 17에서와 같이 복수의 절연층이 적층된 다중층 구조를 포함할 수 있다. 이 경우, 도 13 내지 도 17에서 도시된 것과 유사하게 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)의 측벽에는 요철이 형성될 수 있다.In an embodiment, an overhang OH may be formed on a sidewall of the substrate 10 defining the first through hole H1 while the first through hole H1 is extended. The overhang OH may be formed at a height corresponding to the depth LVS of the first through hole H1 in FIGS. 20 and 21. In an embodiment, the interlayer insulating layer 12 may include a multilayer structure in which a plurality of insulating layers are stacked as shown in FIGS. 13 to 17. In this case, similar to those shown in FIGS. 13 to 17, irregularities may be formed on the sidewalls of the interlayer insulating layer 12 exposed by the first through hole H1 and the second through hole H2.

도면에는 도시되지 않았지만, 일 실시예에 있어서, 제2 관통홀(H2)이 연장되는 과정에서 층간절연층(12)과 인접한 식각 지연층(14)의 측벽이 식각되어 식각 지연층(14) 하면의 일부를 노출시키는 언더컷이 형성될 수 있다. Although not shown in the drawing, in one embodiment, in the process of extending the second through hole H2, the sidewalls of the etch delay layer 14 adjacent to the interlayer insulating layer 12 are etched, and the etch delay layer 14 An undercut may be formed to expose a portion of the.

도 23을 참조하면, 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 측벽과 저면을 덮는 비아 절연층(91)이 형성될 수 있다. 비아 절연층(91)은 층간절연층(12)의 상면과 제1 관통홀(H1)과 제2 관통홀(H2)에 의해 노출되는 층간절연층(12)의 측벽을 덮도록 형성될 수 있다. 일 실시예에 있어서, 제1 관통홀(H1)에 층간절연층(12)과 기판(10)이 인접한 영역에 언더컷이 형성되고, 제2 관통홀(H2)에 식각 지연층(14)과 기판(10)이 인접한 영역에 언더컷이 형성되는 경우 비아 절연층(91)은 언더컷을 채우도록 형성될 수 있으며, 이에 따라, 비아 절연층(91)은 도 3 또는 도 4와 같은 돌출부를 포함할 수 있다.Referring to FIG. 23, a via insulating layer 91 covering inner sidewalls and bottom surfaces of the first through hole H1 and the second through hole H2 may be formed. The via insulating layer 91 may be formed to cover an upper surface of the interlayer insulating layer 12 and a sidewall of the interlayer insulating layer 12 exposed by the first through hole H1 and the second through hole H2. . In one embodiment, an undercut is formed in a region adjacent to the interlayer insulating layer 12 and the substrate 10 in the first through hole H1, and the etch delay layer 14 and the substrate in the second through hole H2 When an undercut is formed in an area adjacent to (10), the via insulating layer 91 may be formed to fill the undercut, and accordingly, the via insulating layer 91 may include a protrusion as shown in FIG. 3 or 4. have.

도 24를 참조하면, 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 비아 절연층(91)을 덮는 배리어층(93)이 형성될 수 있다. 예를 들어, 배리어층(93)은 CVD 또는 PVD 공정을 통해 형성될 수 있다. 일 실시예에 있어서, 배리어층(93)은 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일 실시예에 있어서, 배리어층(93)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.Referring to FIG. 24, a barrier layer 93 covering the via insulating layer 91 may be formed inside and outside the first through hole H1 and the second through hole H2. For example, the barrier layer 93 may be formed through a CVD or PVD process. In one embodiment, the barrier layer 93 may be formed of a single layer made of a type of material or a multilayer including at least two types of materials. In an embodiment, the barrier layer 93 may include at least one material selected from W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, or NiB. .

배리어층(93) 상에 제1 관통홀(H1)과 제2 관통홀(H2)의 남는 공간을 채우는 플러그층(95)이 형성될 수 있다. 플러그층(95)은 제1 관통홀(H1)과 제2 관통홀(H2)의 내부 및 외부에서 배리어층(93)을 덮을 수 있다.A plug layer 95 filling the remaining spaces of the first through hole H1 and the second through hole H2 may be formed on the barrier layer 93. The plug layer 95 may cover the barrier layer 93 inside and outside the first through hole H1 and the second through hole H2.

도 25 및 도 26을 참조하면, 층간절연층(12)을 식각 정지층으로 이용하는 평탄화 공정을 통해 비아 절연층(91), 배리어층(93), 및 플러그층(95)을 연마되고, 층간절연층(12)의 상면이 노출될 수 있다. 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 동일한 레벨의 상단을 가지며, 제1 관통홀(H1) 내에 배치되는 제1 비아 절연층(21), 제1 배리어층(23), 제1 플러그층(25)을 포함하는 제1 TSV(20)로 남게 될 수 있다. 또한, 비아 절연층(91), 배리어층(93), 및 플러그층(95)은 층간절연층(12)의 상면과 동일한 레벨의 상단을 가지며, 제2 관통홀(H2) 내에 배치되는 제2 비아 절연층(31), 제2 배리어층(33), 제1 플러그층(35)을 포함하는 제2 TSV(30)로 남게 될 수 있다. Referring to FIGS. 25 and 26, the via insulating layer 91, the barrier layer 93, and the plug layer 95 are polished through a planarization process using the interlayer insulating layer 12 as an etch stop layer, and interlayer insulating The top surface of the layer 12 may be exposed. The via insulating layer 91, the barrier layer 93, and the plug layer 95 have an upper end of the same level as the upper surface of the interlayer insulating layer 12, and are insulated by a first via disposed in the first through hole H1 The first TSV 20 including the layer 21, the first barrier layer 23, and the first plug layer 25 may remain. In addition, the via insulating layer 91, the barrier layer 93, and the plug layer 95 have an upper end of the same level as the upper surface of the interlayer insulating layer 12, and are disposed in the second through hole H2. The second TSV 30 including the via insulating layer 31, the second barrier layer 33, and the first plug layer 35 may remain.

층간절연층(12), 제1 TSV(20) 및 제2 TSV(30) 상에 금속층간절연층(18)과 금속층(M)이 형성될 수 있다. 금속층간절연층(18) 상에 금속층(M)과 접속되는 접속 단자가 형성될 수 있다.An interlayer insulating layer 18 and a metal layer M may be formed on the interlayer insulating layer 12, the first TSV 20 and the second TSV 30. A connection terminal connected to the metal layer M may be formed on the intermetallic insulating layer 18.

도 27을 참조하면, 기판(10)이 배면으로부터 일부 제거되어, 제1 TSV(20)와 제2 TSV(30)가 기판(10)의 배면으로부터 돌출될 수 있다.Referring to FIG. 27, the substrate 10 is partially removed from the rear surface, so that the first TSV 20 and the second TSV 30 may protrude from the rear surface of the substrate 10.

도 28을 참조하면, 기판(10)의 배면을 덮는 하부 절연막이 형성될 수 있따. 하부 절연막은 기판의 배면으로부터 돌출된 제1 TSV(20)와 제2 TSV(30)를 덮도록 형성될 수 있다. 예를 들어, 하부 절연막은 실리콘 산화막, 실리콘 질화막, 또는 폴리머를 포함할 수 있다. Referring to FIG. 28, a lower insulating layer covering the rear surface of the substrate 10 may be formed. The lower insulating layer may be formed to cover the first TSV 20 and the second TSV 30 protruding from the rear surface of the substrate. For example, the lower insulating layer may include a silicon oxide layer, a silicon nitride layer, or a polymer.

도 29는 본 개시의 일 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 도시한 도면이다. 29 is a diagram illustrating an intermediate step in a method of manufacturing a semiconductor device according to an embodiment of the present disclosure.

도 29를 참조하면, 도 28과는 달리, 반도체 장치에서 제2 TSV(30)를 둘러싸는 식각 정지층(14)이 생략될 수 있다. 예를 들어, 식각 정지층(14)은 TSV(20, 30)를 형성하는 과정 중 평탄화 공정을 통해 식각되어 완전히 제거될 수 있다. 또는, 식각 정지층(14)은 도 21의 단계에서 완전히 제거될 수 있다.Referring to FIG. 29, unlike FIG. 28, the etch stop layer 14 surrounding the second TSV 30 may be omitted in the semiconductor device. For example, the etch stop layer 14 may be completely removed by etching through a planarization process during the process of forming the TSVs 20 and 30. Alternatively, the etch stop layer 14 may be completely removed in the step of FIG. 21.

이후, 도면에는 도시되지 않았지만, 기판(10)의 배면 측에서 평탄화된 표면이 얻어질 때까지 하부 절연막의 노출 표면으로부터 연마 공정을 진행할 수 있다. 기판(10)의 배면 측에서 평탄화된 제1 TSV와 제2 TSV의 저면을 노출시킬 수 있다.Thereafter, although not shown in the drawings, the polishing process may be performed from the exposed surface of the lower insulating film until a flattened surface is obtained from the rear side of the substrate 10. The bottom surfaces of the first TSV and the second TSV that are flattened from the rear side of the substrate 10 may be exposed.

이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.In the above, embodiments according to the technical idea of the present invention have been described with reference to the accompanying drawings, but those of ordinary skill in the technical field to which the present invention pertains, the present invention does not change the technical idea or essential features of the present invention. It will be appreciated that it can be implemented with. It is to be understood that the embodiments described above are illustrative in all respects and not limiting.

10: 기판 12: 층간절연층
14: 식각 지연층 16: 마스크 패턴
12A: 제1 층간절연층 12B: 제2 층간절연층
20: 제1 TSV 30: 제2 TSV
18: 금속간층간절연층 19: 접속 단자
H1: 제1 관통홀 H2: 제2 관통홀
21: 제1 비아 절연층 23: 제1 배리어층
25: 제1 플러그 M: 금속층
31: 제2 비아 절연층 33: 제2 배리어층
35: 제2 플러그
UC1: 제1 언더컷 UC2: 제2 언더컷
P1: 제1 돌출부 P2: 제2 돌출부
PS1, PS2: 돌출부 NF: 비평탄부
OH, OH21, OH23: 오버행
91: 비아 절연층 93: 배리어층
95: 플러그층10: substrate 12: interlayer insulating layer
14: etch delay layer 16: mask pattern
12A: first interlayer insulating layer 12B: second interlayer insulating layer
20: first TSV 30: second TSV
18: intermetallic insulating layer 19: connection terminal
H1: first through hole H2: second through hole
21: first via insulating layer 23: first barrier layer
25: first plug M: metal layer
31: second via insulating layer 33: second barrier layer
35: second plug
UC1: 1st undercut UC2: 2nd undercut
P1: first protrusion P2: second protrusion
PS1, PS2: protrusion NF: uneven portion
OH, OH21, OH23: overhang
91: via insulating layer 93: barrier layer
95: plug layer

Claims (20)

기판 및 상기 기판 상의 층간절연층;
상기 기판의 상부에 배치되는 제1 식각 지연층;
상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 TSV; 및
상기 기판, 상기 층간절연층 및 상기 제1 식각 지연층을 수직으로 관통하는 제2 TSV를 포함하며,
상기 제2 TSV는 제1 TSV보다 큰 폭을 가지는 반도체 장치.A substrate and an interlayer insulating layer on the substrate;
A first etch delay layer disposed on the substrate;
A first TSV vertically penetrating the substrate and the interlayer insulating layer; And
And a second TSV vertically penetrating the substrate, the interlayer insulating layer, and the first etch delay layer,
The second TSV has a larger width than the first TSV. 제1항에 있어서,
상기 제1 식각 지연층은,
내측면이 상기 제2 TSV의 외측면 일부를 둘러싸고, 하면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하는 반도체 장치.The method of claim 1,
The first etch delay layer,
A semiconductor device in which an inner surface surrounds a part of an outer surface of the second TSV, a lower surface and an outer surface are in contact with the substrate, and an upper surface is in contact with the interlayer insulating layer. 제1항에 있어서,
상기 제1 식각 지연층은,
상기 제2 TSV의 외측면과 접하는 내측면이 제2 TSV의 외측 방향으로 오목하게 함입된 반도체 장치. The method of claim 1,
The first etch delay layer,
A semiconductor device in which an inner surface of the second TSV in contact with an outer surface of the second TSV is recessed in an outer direction of the second TSV. 제1항에 있어서,
상기 기판은,
상기 제1 TSV의 외측면과 접하는 내측벽을 포함하며,
상기 내측벽은,
상기 제1 TSV의 내측을 향하여 돌출되는 오버행을 더 포함하는 반도체 장치.The method of claim 1,
The substrate,
It includes an inner wall in contact with the outer surface of the first TSV,
The inner wall,
The semiconductor device further comprising an overhang protruding toward the inside of the first TSV. 제4항에 있어서,
상기 제1 TSV는,
상기 오버행보다 높은 레벨에서의 폭이 상기 오버행보다 낮은 레벨에서의 폭보다 넓은 반도체 장치. The method of claim 4,
The first TSV,
A semiconductor device in which a width at a level higher than the overhang is wider than a width at a level lower than the overhang. 제4항에 있어서,
상기 제1 TSV은,
상기 오버행보다 낮은 레벨에서의 크기가 상기 오버행보다 높은 레벨에서의 크기보다 넓은 반도체 장치. The method of claim 4,
The first TSV,
A semiconductor device in which a size at a level lower than the overhang is larger than a size at a level higher than the overhang. 제1항에 있어서,
상기 층간절연층은,
서로 다른 물질을 포함하고 상기 기판 상에 교대로 적층되는 제1 층간절연층과 제2 층간절연층을 포함하며,
상기 제1 TSV 및 상기 제2 TSV와 접하는 상기 층간절연층의 내측벽은 요철 형상을 포함하는 반도체 장치. The method of claim 1,
The interlayer insulating layer,
A first interlayer insulating layer and a second interlayer insulating layer comprising different materials and alternately stacked on the substrate,
Inner walls of the interlayer insulating layer in contact with the first TSV and the second TSV have an uneven shape. 제1항에 있어서,
상기 제1 식각 지연층은
상기 층간절연층 내에 배치되며, 하면의 레벨이 상기 기판의 상면의 레벨과 실질적으로 대응되거나 그보다 높고, 상면의 레벨이 상기 층간절연층의 상면의 레벨과 실질적으로 동일하거나 그보다 낮은 반도체 장치.The method of claim 1,
The first etch delay layer
A semiconductor device disposed within the interlayer insulating layer, the lower surface of which substantially corresponds to or higher than the level of the upper surface of the substrate, and the upper surface of which is substantially equal to or lower than the level of the upper surface of the interlayer insulating layer. 제1항에 있어서,
상기 제1 식각 지연층은,
하면과 외측면이 상기 기판에 접하며, 상면이 상기 층간절연층에 접하며,
상기 반도체 장치는:
상기 제2 TSV의 외측면 일부를 둘러싸며, 상기 제1 식각 지연층과 수직으로 이격되고, 상기 층간절연층 내에 배치되는 제2 식각 지연층을 더 포함하는 반도체 장치.The method of claim 1,
The first etch delay layer,
The lower surface and the outer surface are in contact with the substrate, and the upper surface is in contact with the interlayer insulating layer,
The semiconductor device:
The semiconductor device further comprising a second etch delay layer surrounding a part of the outer surface of the second TSV, vertically spaced apart from the first etch delay layer, and disposed in the interlayer insulating layer. 제9항에 있어서,
상기 기판은,
상기 제1 TSV의 외측면과 접하는 내측벽을 포함하며,
상기 내측벽은,
상기 제1 TSV의 내측을 향하여 돌출되는 제1 오버행 및 상기 제1 오버행보다 낮은 레벨에 위치하는 제2 오버행을 더 포함하는 반도체 장치.The method of claim 9,
The substrate,
It includes an inner wall in contact with the outer surface of the first TSV,
The inner wall,
A semiconductor device further comprising: a first overhang protruding toward an inner side of the first TSV and a second overhang positioned at a lower level than the first overhang. 제 10항에 있어서,
상기 제1 오버행과 상기 제2 오버행의 수직 이격 거리는,
상기 제1 식각 지연층의 하면과 상기 제2 식각 지연층의 하면ㅇ의 수직 이격거리에 실질적으로 대응되는 반도체 장치.The method of claim 10,
The vertical separation distance between the first overhang and the second overhang is,
A semiconductor device substantially corresponding to a vertical separation distance between a lower surface of the first etch delay layer and a lower surface of the second etch delay layer. 제1항에 있어서,
상기 반도체 장치는:
상기 제1 TSV가 배치되며, 상기 기판과 상기 층간절연층을 수직으로 관통하는 제1 관통홀; 및
상기 제2 TSV가 배치되며, 상기 기판, 상기 층간절연층 및 상기 식각 지연층을 수직으로 관통하고, 상기 제1 관통홀보다 상대적으로 넓은 폭을 갖는 제2 관통홀을 포함하며,
상기 제1 관통홀은,
상기 층간절연층의 하부에 형성되는 제1 언더컷 영역을 포함하는 반도체 장치.The method of claim 1,
The semiconductor device:
A first through hole in which the first TSV is disposed and vertically penetrating the substrate and the interlayer insulating layer; And
The second TSV is disposed, and includes a second through hole vertically penetrating the substrate, the interlayer insulating layer, and the etch delay layer, and having a relatively wider width than the first through hole,
The first through hole,
A semiconductor device including a first undercut region formed under the interlayer insulating layer. 제12항에 있어서,
상기 제2 관통홀은,
상기 제1 식각 지연층의 하부에 형성되는 제2 언더컷 영역을 포함하며,
상기 제2 언더컷 영역은 상기 제1 언더컷 영역보다 낮은 레벨에 위치하는 반도체 장치.The method of claim 12,
The second through hole,
And a second undercut region formed under the first etch delay layer,
The second undercut region is positioned at a lower level than the first undercut region. 제13항에 있어서,
상기 제1 TSV는 제1 비아 절연층, 제1 배리어층 및 제1 플러그를 포함하고, 상기 제1 비아 절연층은 상기 제1 언더컷 영역을 채우는 제1 돌출부를 포함하며,
상기 제1 돌출부는 상기 층간절연층의 하면에 접하는 반도체 장치.The method of claim 13,
The first TSV includes a first via insulating layer, a first barrier layer, and a first plug, and the first via insulating layer includes a first protrusion filling the first undercut region,
The first protrusion is in contact with a lower surface of the interlayer insulating layer. 제14항에 있어서,
상기 제2 TSV는 제2 비아 절연층, 제2 배리어층 및 제2 플러그를 포함하고, 상기 제2 비아 절연층은 상기 제2 언더컷 영역을 채우는 제2 돌출부를 포함하며,
상기 제2 돌출부는 상기 제1 식각 지연층의 하면에 접하는 반도체 장치.The method of claim 14,
The second TSV includes a second via insulating layer, a second barrier layer, and a second plug, and the second via insulating layer includes a second protrusion filling the second undercut region,
The second protrusion is in contact with a lower surface of the first etch delay layer. 기판;
상기 기판 상의 층간절연층;
상기 기판과 상기 층간절연층을 관통하며, 제1 폭을 갖는 제1 TSV;
상기 기판과 상기 층간절연층을 관통하며, 제2 폭을 갖는 제2 TSV;
상기 기판과 상기 층간절연층을 관통하며, 제3 폭을 갖는 제3 TSV;
상기 층간절연층 내에서 상기 제2 TSV의 외측면의 일부를 둘러싸는 제1 식각 지연층; 및
상기 층간절연층 내에서 상기 제3 TSV의 외측면의 일부를 둘러싸는 제2 식각 지연층을 포함하며,
상기 제1 폭은 상기 제2 폭보다 좁고, 상기 제2 폭은 상기 제3 폭보다 좁은 반도체 장치.Board;
An interlayer insulating layer on the substrate;
A first TSV penetrating the substrate and the interlayer insulating layer and having a first width;
A second TSV penetrating the substrate and the interlayer insulating layer and having a second width;
A third TSV penetrating the substrate and the interlayer insulating layer and having a third width;
A first etch delay layer surrounding a part of an outer surface of the second TSV in the interlayer insulating layer; And
And a second etch delay layer surrounding a part of an outer surface of the third TSV within the interlayer insulating layer,
The first width is narrower than the second width, and the second width is narrower than the third width. 제16항에 있어서,
상기 반도체 장치는:
상기 제2 식각 지연층의 하부에서 상기 기판과 접하며, 상기 제3 TSV의 외측면의 다른 일부를 둘러싸는 제3 식각 지연층을 더 포함하는 반도체 장치.The method of claim 16,
The semiconductor device:
The semiconductor device further comprising a third etch delay layer in contact with the substrate under the second etch delay layer and surrounding another part of an outer surface of the third TSV. 제16항에 있어서,
상기 제1 TSV를 둘러싸는 상기 기판의 내측벽은 적어도 2개의 오버행을 포함하는 반도체 장치.The method of claim 16,
A semiconductor device including at least two overhangs on an inner wall of the substrate surrounding the first TSV. 제16항에 있어서,
상기 제2 TSV를 둘러싸는 기판의 내측벽은 적어도 1개의 오버행을 포함하는 반도체 장치.The method of claim 16,
An inner wall of the substrate surrounding the second TSV includes at least one overhang. 기판의 상부에 식각 지연층을 형성하는 단계;
상기 기판과 상기 식각 지연층 상에 층간절연층을 형성하는 단계;
상기 층간절연층을 식각하여 상기 기판의 상면을 노출시키는 제1 관통홀과, 상기 식각 지연층의 상면을 노출시키며 상기 제1 관통홀보다 크기가 큰 제2 관통홀을 형성하는 단계;
상기 제1 관통홀을 통해 상기 기판을 선택적으로 식각하여 상기 제1 관통홀을 하방으로 연장하는 단계;
상기 제2 관통홀을 통해 상기 식각 지연층을 선택적으로 식각하여 상기 제2 관통홀을 통해 상기 기판을 노출시키는 단계; 및
상기 제1 관통홀을 통해 노출된 상기 기판과 상기 제2 관통홀을 통해 노출된 상기 기판을 식각하여 상기 제1 관통홀과 상기 제2 관통홀의 깊이 차이를 조절하는 단계를 포함하는 반도체 장치 제조 방법.
Forming an etch delay layer on the substrate;
Forming an interlayer insulating layer on the substrate and the etch delay layer;
Forming a first through hole exposing an upper surface of the substrate by etching the interlayer insulating layer and a second through hole having a larger size than the first through hole by exposing an upper surface of the etching delay layer;
Selectively etching the substrate through the first through hole to extend the first through hole downward;
Selectively etching the etch delay layer through the second through hole to expose the substrate through the second through hole; And
Etching the substrate exposed through the first through hole and the substrate exposed through the second through hole to control a difference in depth between the first through hole and the second through hole .
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