KR20200094417A - Hetero tunnel field effect transistor based on nanowire - Google Patents
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Abstract
Description
본 발명은 나노 와이어 기반 이종 터널 전계효과 트랜지스터에 관한 것으로서, 더욱 상세히는 기존의 TFET에 비해서 온도, 양자효과와 트랩의 효과를 최소화하고 기존 TFET에 비해 문턱 전압 기울기를 크게 상승시켜 동작 성능이 크게 개선된 나노 와이어 기반 이종 터널 전계효과 트랜지스터에 관한 것이다.The present invention relates to a nanowire-based heterogeneous tunnel field effect transistor, and more specifically, to minimize the effects of temperature, quantum effects and traps compared to conventional TFETs and to significantly increase the threshold voltage slope compared to conventional TFETs, greatly improving operation performance. Nanowire based heterogeneous field effect transistor.
무어의 법칙에 따르면 전계 효과 트랜지스터(FET: field-effect transistors)는 나노 스케일로 축소되고 집적 회로(IC: integrated-circuit)의 집적도가 크게 증가한다. 그러나 문턱전압 이하 영역 기울기 (subthreshold swing: SS, 이하 SS)가 60mV/dec 미만으로 도달하지 못하는 MOSFET(metal-oxide-semiconductor FET) 한계는 IC의 소비 전력 증가를 초래한다.According to Moore's Law, field-effect transistors (FETs) are scaled down to the nanoscale and the degree of integration of integrated circuits (ICs) increases significantly. However, a metal-oxide-semiconductor FET (MOSFET) limit in which the sub-threshold swing (SS, SS) does not reach less than 60 mV/dec results in an increase in power consumption of the IC.
일부 연구자들은 MOSFET의 한계를 해결하기 위해 새로운 컨셉 소자를 제안했다.Some researchers have proposed a new concept device to overcome the limitations of MOSFETs.
터널 FET(TFET: Tunnel Field Effect Transistor)는 밴드 대 밴드 터널링(BTBT: band to band tunneling)으로 인해 SS < 60 mV/dec의 급경사 스위칭을 위한 저전력 소자 중의 하나로 추천된다.Tunnel Field Effect Transistor (TFET) is recommended as one of the low power devices for steep slope switching of SS <60 mV/dec due to band to band tunneling (BTBT).
그러나 다음과 같은 몇 가지 결함으로 인해 TFET를 실용화하기는 어렵다.However, it is difficult to make the TFET practical because of several defects.
트랩에 의해 발생할 수 있는 트랩 보조 터널링(TAT: Trap Assisted Tunneling) 및 Shockley-Read-Hall(SRH) 재결합과 같은 일부 효과는 SS 및 오프전류(Ioff)의 관점에서 TFET의 성능을 크게 저하시킨다.Some effects, such as Trap Assisted Tunneling (TAT) and Shockley-Read-Hall (SRH) recombination that can be caused by traps, significantly degrade TFET performance in terms of SS and off current (I off ).
양자 구속(Quantum Confinement: QC)은 SS와 온전류(Ion) 면에서 소자 성능에 영향에 영향을 줄 뿐만 아니라 문턱 전압 제어에 어려움을 가진다.Quantum Confinement (QC) not only affects device performance in terms of SS and on current (I on ), but also has difficulty in controlling the threshold voltage.
마지막으로 양극성 전류(Iambipolar)가 드레인과 채널 사이의 구조적 문제로 인해 관찰된다. 게이트 전압이 역으로 인가되면, 채널 영역의 가전자대 에지(edge)는 드레인의 전도대 에지(edge)보다 높거나 같아져서 채널/드레인 접합부에서 BTBT가 발생한다. 이러한 종류의 의도하지 않은 전류는 소자 성능에 영향을 미친다.Finally, bipolar current (Iambipolar) is observed due to a structural problem between drain and channel. When the gate voltage is applied in reverse, the valence band edge of the channel region is equal to or higher than the conduction band edge of the drain, resulting in BTBT at the channel/drain junction. This kind of unintended current affects device performance.
본 발명은 기존 TFET의 단점을 해결하기 위해 나노선(Nanowire: NW) 기반의 접합없는 채널을 갖는 실리콘 및 게르마늄으로 이루어진 이종 TFET(JLNW-TFET)를 제안한다.The present invention proposes a heterogeneous TFET (JLNW-TFET) made of silicon and germanium having a junction-free channel based on a nanowire (NW) to solve the disadvantages of the existing TFET.
본 발명의 실시예에 따른 나노 와이어 구조로 형성되는 나노 와이어 기반 이종 터널 전계 효과 트랜지스터는, 나노 와이어 형태의 제 1 소스 영역과 채널 영역 및 드레인 영역을 포함하는 N형 도핑된 제 1 영역과, 상기 제 1 소스 영역과 결합되는 P형 도핑된 제 2 소스 영역으로 구성되며 나노 와이어 형태로 구성되는 제 2 영역과, 상기 제 1 영역의 상기 채널 영역을 감싸도록 구성된 산화물 및 상기 산화물을 감싸도록 구성된 게이트 영역을 포함할 수 있다.The nanowire-based heterogeneous tunnel field effect transistor formed of a nanowire structure according to an embodiment of the present invention includes an N-type doped first region including a nanowire-type first source region, a channel region, and a drain region, and A second region composed of a P-type doped second source region coupled to the first source region and composed of a nanowire shape, an oxide configured to surround the channel region of the first region, and a gate configured to surround the oxide It may include a region.
본 발명과 관련된 일 예로서, 상기 제 1 소스 영역과 제 2 소스 영역과 채널 영역 및 드레인 영역 각각의 길이는 상호 동일한 것을 특징으로 할 수 있다.As an example related to the present invention, the length of each of the first source region and the second source region and the channel region and the drain region may be the same.
본 발명과 관련된 일 예로서, 상기 길이는 25nm인 것을 특징으로 할 수 있다.As an example related to the present invention, the length may be characterized in that it is 25nm.
본 발명과 관련된 일 예로서, 상기 제 1 영역은 실리콘으로 구성되고, 상기 제 2 영역은 게르마늄으로 구성되는 것을 특징으로 할 수 있다.As an example related to the present invention, the first region may be made of silicon, and the second region may be made of germanium.
본 발명과 관련된 일 예로서, 상기 산화물은 산화 하프늄(HfO2)으로 구성된 것을 특징으로 할 수 있다.As an example related to the present invention, the oxide may be characterized by consisting of hafnium oxide (HfO 2 ).
본 발명과 관련된 일 예로서, 상기 제 1 영역 및 제 2 영역의 도핑 농도는 1×1020cm-3 인 것을 특징으로 할 수 있다.As an example related to the present invention, the doping concentrations of the first and second regions may be 1×10 20 cm -3 .
본 발명과 관련된 일 예로서, 상기 제 1 영역은 Si, Ge 및 SixGe1-x 중 어느 하나로 구성된 것을 특징으로 할 수 있다.As an example related to the present invention, the first region may be formed of any one of Si, Ge, and Si x Ge 1-x .
본 발명과 관련된 일 예로서, 상기 제 2 영역은 Ge 및 SixGe1-x 중 어느 하나로 구성된 것을 특징으로 할 수 있다.As an example related to the present invention, the second region may be formed of any one of Ge and Si x Ge 1-x .
본 발명과 관련된 일 예로서, 상기 산화물의 영역 일부에는 SiN4가 구성되어 메모리 특성을 가지는 것을 특징으로 할 수 있다.As an example related to the present invention, SiN 4 may be formed in a part of the oxide region to have memory characteristics.
본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터는 기존의 TFET에 비해서 온도, 양자효과와 트랩의 효과를 최소화할 수 있으며, 이를 통해 기존 TFET에 비해 문턱 전압 기울기를 크게 상승시켜 동작 성능이 크게 개선되는 효과가 있다.The nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention can minimize the effect of temperature, quantum effect, and trap compared to the conventional TFET, and through this, the threshold voltage slope is significantly increased compared to the conventional TFET, thereby operating performance This has the effect of greatly improving.
도 1a 및 도 1b는 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 구성도.
도 2는 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 드레인-소스 전류 대 게이트-소스 전압 특성을 나타낸 그래프.
도 3은 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 다양한 일 함수에서의 드레인-소스 전류 대 게이트-소스 전압을 나타낸 그래프.
도 4는 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 서로 상이한 나노 와이어 직경별 드레인-소스 전류 대 게이트-소스 전압을 나타낸 그래프.
도 5는 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 다양한 온도에서의 드레인-소스 전류 대 게이트-소스 전압을 나타낸 그래프.
도 6은 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 전자 농도 관련 그래프.
도 7은 본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 QC 및 TAT에 따른 드레인-소스 전류 대 게이트-소스 전압을 나타낸 그래프.
도 8은 본 발명의 다른 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터의 구성도.1A and 1B are schematic diagrams of nanowire-based heterogeneous tunnel field effect transistors according to an embodiment of the present invention.
2 is a graph showing the drain-source current versus gate-source voltage characteristics of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
3 is a graph showing drain-source current versus gate-source voltage in various work functions of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
4 is a graph showing drain-source current versus gate-source voltage for different nanowire diameters of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
5 is a graph showing drain-source current versus gate-source voltage at various temperatures of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
6 is a graph related to electron concentration of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
7 is a graph showing drain-source current versus gate-source voltage according to QC and TAT of a nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention.
8 is a block diagram of a nanowire-based heterogeneous tunnel field effect transistor according to another embodiment of the present invention.
이하, 도면을 참고하여 본 발명의 상세 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the drawings.
본 발명의 실시예에 따른 나노 와이어 기반 이종 터널 전계 효과 트랜지스터는 나노 와이어 기반의 접합없는 채널을 갖는 실리콘 및 게르마늄(Si/Ge)으로 구성된 이종 터널 전계 효과 트랜지스터(Junctionless Nanowire Tunnel Field Effect Transistor: JLNW-TFET)로서, 이하 JLNW-TFET로 명칭한다.Nanowire-based heterogeneous tunnel field effect transistor according to an embodiment of the present invention is a heterogeneous tunnel field effect transistor composed of silicon and germanium (Si/Ge) having a nanowire-based junction-free channel (Junctionless Nanowire Tunnel Field Effect Transistor: JLNW- TFET), hereinafter referred to as JLNW-TFET.
상기 JLNW-TFET은 다음 두 가지 메커니즘(Junction Fieldless Transistor (JLFET)의 열 이온 생성 및 기존 터널 전계 효과 트랜지스터(이하, 기존 TFET)의 BTBT(band to band tunneling) 생성의 각 단점을 보완하여 동작된다.The JLNW-TFET is operated by compensating for each of the following disadvantages of thermal ion generation of the following two mechanisms (JunFET Fieldless Transistor (JLFET) and BTBT (band to band tunneling) generation of a conventional tunnel field effect transistor (hereinafter, a conventional TFET).
JLNW-TFET의 온전류(Ion)는 기존 TFET의 약 10 배 정도 감소하지만 문턱전압 이하 영역 기울기(subthreshold swing: SS)는 기존 TFET보다 3배 가량 빠르며 구조적인 특성으로 양극성 전류(Iambipolar)는 거의 사라진다.The on-current (I on ) of the JLNW-TFET is reduced by about 10 times that of the conventional TFET, but the subthreshold swing (SS) is about three times faster than that of the conventional TFET. Disappears.
오프전류(Ioff)는 트랩의 밀도가 증가할 때 Shockley-Read-Hall(SRH) 재결합으로 인해 증가하나 SS의 증가는 관찰되지 않는다.The off current (Ioff) increases due to shockley-read-all (SRH) recombination when the trap density increases, but no increase in SS is observed.
실온보다 높은 온도에서 Ioff는 약간 증가하고 SS와 Ion은 거의 일정하다.At temperatures above room temperature, I off increases slightly and SS and I on are almost constant.
또한, 양자 구속 및 트랩 보조 터널링은 Ioff를 증가시키고 Ion을 약간 감소시키는 것을 제외하고는 소자 성능에 크게 영향을 미치지 않는다.In addition, quantum confinement and trap-assisted tunneling do not significantly affect device performance except for increasing I off and slightly reducing I on .
도 1a 및 도 1b는 본 발명의 실시예에 따른 JLNW-TFET의 구성도이다.1A and 1B are configuration diagrams of a JLNW-TFET according to an embodiment of the present invention.
도 1a 및 도 1b에 도시된 바와 같이, 상기 JLNW-TFET는 나노 와이어(nanowire) 구조로 형성되며, 나노 와이어 형태의 제 1 소스 영역(11)(source1)과 채널 영역(12)(channel) 및 드레인 영역(13)(drain)을 포함하는 N형 도핑된 제 1 영역(N형 영역)과, 상기 제 1 소스 영역(11)과 결합되는 P형 도핑된 제 2 소스 영역(이하, 소스 2)(20)(source2)으로 구성되며 나노 와이어 형태로 구성되는 제 2 영역(이하, P형 영역)을 포함하여 구성될 수 있다.As shown in Figure 1a and 1b, the JLNW-TFET is formed of a nanowire (nanowire) structure, the first source region 11 (source1) and channel region 12 (channel) of the nanowire form and An N-type doped first region (N-type region) including a drain region 13 (drain) and a P-type doped second source region (hereinafter referred to as Source 2) coupled to the first source region 11 (20) (source2) and may include a second region (hereinafter, a P-type region) composed of nanowires.
이때, 상기 제 1 소스 영역(11)과 채널 영역(12) 및 드레인 영역(13) 각각은 나노 와이어 형태로 구성될 수 있다.At this time, each of the
또한, 상기 제 1 영역에서 상기 제 1 소스 영역(이하, 소스 1)(11)은 상기 채널 영역(12)의 왼쪽 부분에 구성되고, 상기 제 1 영역에서 상기 드레인 영역(이하, 드레인)(13)은 상기 채널 영역(12)의 오른쪽 부분에 구성될 수 있다.Further, in the first region, the first source region (hereinafter, source 1) 11 is configured in the left portion of the
또한, 상기 JLNW-TFET는 상기 제 1 영역(이하, N형 영역)의 상기 채널 영역(이하, 채널)(12)을 감싸도록 구성된 산화물(30) 및 상기 산화물(30)을 감싸도록 구성된 게이트 영역(이하, 게이트)(40)(gate)을 더 포함하여 구성될 수 있다.Further, the JLNW-TFET includes an
상술한 구성을 토대로, 상기 JLNW-TFET의 구성을 더욱 상세히 설명한다.Based on the above-described configuration, the configuration of the JLNW-TFET will be described in more detail.
우선, 상기 JLNW-TFET는 P형 게르마늄(Ge)(P형 영역)과 N형 실리콘(Si)(N형 영역)의 이종 반도체로 구성된 단순한 나노선(나노 와이어: nanowire)(NW) 구조를 가진다.First, the JLNW-TFET has a simple nanowire (nanowire: nanowire) (NW) structure composed of heterogeneous semiconductors of P-type germanium (Ge) (P-type region) and N-type silicon (Si) (N-type region). .
또한, N형 실리콘의 중간에 있는 게이트(40)는 채널(12)에서 전위 장벽을 만든다.Also, the
P형 영역을 소스 2(20)라고 하며, N형 영역은 소스 2(20)와 연결된 소스 1(11), 게이트(40) 아래에 위치하는 영역인 채널(12) 및 채널(12)의 오른쪽에 위치하는 드레인(13)의 3가지 영역으로 구성될 수 있다.The P-type region is referred to as a source 2 (20), and the N-type region is a source 1 (11) connected to the source 2 (20), a
또한, 도 1b에 나타낸 것처럼, 상기 JLNW-TFET는 2개의 주요 메커니즘, 즉 JLFET(Junctionless FET)의 열 이온 방출 및 터널 다이오드(tunnel diode)의 BTBT(band to band tunneling)로 동작할 수 있다.In addition, as shown in FIG. 1B, the JLNW-TFET can operate with two main mechanisms: thermal ion emission of a junctionless FET (JLFET) and band to band tunneling (BTBT) of a tunnel diode.
소스 2(20)와 소스1(11)의 Ⅲ-type band 구조(broken gap 상태)의 PN 접합에서, BTBT 생성은 항상 존재한다.In the PN junction of the III-type band structure (broken gap state) of the source 2 (20) and the source 1 (11), BTBT generation is always present.
소스2(20)와 소스1(11) 사이의 BTBT 영역의 전위 에너지는 게이트(40) 전계의 영향을 거의 받지 않아서 BTBT 터널링율은 인가된 게이트 바이어스에 독립적으로 고정된다.The potential energy of the BTBT region between the source 2 (20) and the source 1 (11) is hardly affected by the electric field of the
게이트 전압이 증가함에 따라서 게이트(40)의 일함수에 의해서 초기에 만들어진 채널 영역(12)의 전위 장벽은 감소한다.As the gate voltage increases, the potential barrier of the
게이트 전압이 JLFET의 문턱 전압(Vth) 미만으로 인가되면 게이트(40) 아래에 있는 채널(12)의 이동 전자는 완전히 고갈됨에 따라서 전류가 흐르지 않는다. 그러나, 인가된 게이트 전압이 문턱 전압(Vth) 이상이 되면, 게이트(40) 아래의 채널(12)이 축적되어 급격한 전류 흐름이 관찰된다.When the gate voltage is applied below the threshold voltage (V th ) of the JLFET, the current does not flow as the moving electrons of the
상술한 구성에서, 소스2(20), 소스1(11), 채널(12)과 드레인(13)의 각 길이는 25 nm으로 동일하게 구성될 수 있다.In the above-described configuration, each length of the source 2 (20), the source 1 (11), the
또한, 상기 산화물(30)에 해당되는 게이트 산화물 재료는 두께가 2nm인 산화 하프늄(HfO2)이고, 중간 에너지 갭의 트랩 밀도는 TAT(Trap Assisted Tunneling)의 경우 1×1010cm-3일 수 있다.In addition, the gate oxide material corresponding to the
상기 P형 영역과 N형 영역의 도핑 농도는 각각 1×1020cm-3일 수 있다.The doping concentrations of the P-type region and the N-type region may be 1×10 20 cm -3 , respectively.
BTBT 비율을 향상시키기 위해, 게르마늄 및 실리콘이 각각 P형 영역 및 N형 영역에 사용된다. 즉, 상기 N형 영역(제 1 영역)은 실리콘으로 구성되고, 상기 P형 영역(제 2 영역)은 게르마늄으로 구성될 수 있다.To improve the BTBT ratio, germanium and silicon are used in the P-type and N-type regions, respectively. That is, the N-type region (first region) may be made of silicon, and the P-type region (second region) may be made of germanium.
또한, 상기 제 1 영역은 Si(실리콘), Ge(게르마늄) 및 SixGe1-x 중 어느 하나로 구성될 수도 있다.Further, the first region may be formed of any one of Si (silicon), Ge (germanium), and Si x Ge 1-x .
또한, 상기 제 2 영역(또는 소스 2(제 2 소스 영역))은 Ge(게르마늄) 및 SixGe1-x 중 어느 하나로 구성될 수도 있다.Also, the second region (or source 2 (second source region)) may be formed of any one of Ge (germanium) and Si x Ge 1-x .
또한, 도 8에 도시된 바와 같이, 상기 산화물(30)의 영역 일부(또는 산화물(30)의 일부)에는 SiN4가 구성될 수 있다.In addition, as illustrated in FIG. 8, SiN 4 may be formed in a portion of the oxide 30 (or a portion of the oxide 30 ).
이하에서는 Silvaco Atlas TCAD 시뮬레이터로 상기 JLNW-TFET의 특성을 시뮬레이션한다.Hereinafter, the characteristics of the JLNW-TFET are simulated with a Silvaco Atlas TCAD simulator.
또한, Schrodinger 방정식에 대해 보정된 density gradient 모델이 QC(Quantum Confinement) 효과 계산에 사용된다.In addition, a density gradient model corrected for the Schrodinger equation is used to calculate the QC (Quantum Confinement) effect.
또한, 고농도 상태를 고려하여 band gap narrowing 과 Fermi 모델이 사용된다.Also, band gap narrowing and Fermi model are used considering high concentration.
이동도를 위한 Lombardi’s model과 터널링을 위한 Kane의 non-local BTBT과 non-local TAT model, 온도 및 트랩 밀도에 따른 SRH 재결합, 높은 바이어스을 위한 Auger recombination 이 사용된다.Lombardi's model for mobility, Kane's non-local BTBT and non-local TAT models for tunneling, SRH recombination according to temperature and trap density, and Auger recombination for high bias are used.
도 2는 드레인-소스 간 전압 Vds = 0.01, 0.05 및 0.1 V에서 상기 JLNW-TFET의 드레인-소스 전류 대 게이트-소스 전압 (Ids-Vgs) 특성을 나타낸다.2 shows the drain-source current versus gate-source voltage (I ds -V gs ) characteristics of the JLNW-TFET at drain-source voltages Vds = 0.01, 0.05 and 0.1 V.
여기서, T = 300K, 나노 와이어 직경(Rsi) = 5nm, 게이트 일 함수 Φm = 4.6 eV이다. Vds가 증가함에 따라, Ids는 증가하고, Vds = 0.1V 일 때 SS = 9mV/dec 및 Ion = 0.5μA이다.Here, T = 300K, nanowire diameter (R si ) = 5nm, gate work function Φ m = 4.6 eV. As V ds increases, I ds increases and SS = 9 mV/dec and I on = 0.5 μA when V ds = 0.1 V.
도 2의 삽입 그림은 소스 1에서 드레인 방향의 오프(off) 상태, 문턱전압 이하 영역 상태(subthreshold) 및 온(on) 상태의 에너지밴드 다이어그램을 보여준다.The insertion diagram of FIG. 2 shows an energy band diagram of an off state, a subthreshold, and an on state in the drain direction in
오프 상태(Vgs < -0.67V)에서는 게이트 아래의 채널에 전류가 완전히 공핍되어 전류가 흐르지 않는다.In the off state (V gs <-0.67 V), the current is completely depleted in the channel under the gate so that no current flows.
문턱전압 이하 영역 상태(-0.67V ≤ Vgs < -0.55V)에서, 게이트 아래의 채널은 부분적으로 공핍되고, Vgs가 증가함에 따라 전류는 현저하게 증가한다.In the sub-threshold region state (-0.67 V ≤ V gs <-0.55 V), the channel under the gate is partially depleted, and the current increases significantly as V gs increases.
온 상태 (Vgs ≥ -0.55V)에서 게이트 아래의 채널이 축적된 후 소스 2와 소스 1 사이의 BTBT로 인해 전류가 포화상태가 된다.In the on state (V gs ≥ -0.55 V), after the channel under the gate is accumulated, the BTBT between
BTBT의 생성은 전자의 열적 방출보다 훨씬 적기 때문에, 온전류는 BTBT에 의해 포화되고, 온 상태 문턱전압 Vonset은 JLFET의 열적 방출의 Vth에 의해 제어된다. JLFET(소스1, 게이트 및 드레인으로 구성)의 구조 때문에 채널 대 드레인 접합부에서의 BTBT의 Iambipolar는 존재하지 않으며 Ioff는 도 2에서 보듯이 약 0.01 fA를 관찰할 수 있다.Since the generation of BTBT is much less than the thermal emission of electrons, the on-current is saturated by BTBT, and the on-state threshold voltage V onset is controlled by V th of the thermal emission of JLFET. Due to the structure of the JLFET (consisting of
도 3은 게이트 물질의 다양한 일 함수에서의 JLNW-TFET 및 JLFET의 Ids-Vgs 특성을 보여준다.3 shows the I ds -V gs properties of JLNW-TFET and JLFET at various work functions of the gate material.
게이트 일함수(Φm)가 증가함에 따라, JLNW-TFET의 Vonset과 JLFET의 Vth가 모두 증가한다. Vonset은 JLFET에 축적되는 Vth와 거의 같으며 Vonset과 Vth의 변화는 거의 동일하다.As the gate work function (Φ m ) increases, both V onset of JLNW-TFET and V th of JLFET increase. V onset is almost the same as V th accumulated in the JLFET and V onset and V th are almost the same.
도 4는 상기 JLNW-TFET의 T = 300K일 때 서로 상이한 나노 와이어 직경(Rsi)별 JLNW-TFET의 Ids-Vgs 특성을 보여준다. 터널링 전류는 BTBT 면적(~ πR2 si/4)에 크게 의존하기 때문에 도시된 바와 같이 Rsi가 증가하면 Ion이 증가한다.Figure 4 shows the I ds -V gs characteristics of JLNW-TFET by nanowire diameter (R si ) different from each other when T = 300K of the JLNW-TFET. Since the tunneling current is highly dependent on the BTBT area (~ πR 2 si /4), as shown, I on increases as R si increases.
채널이 완전히 공핍되도록 하기 위해서는 더 긴 Rsi에서 더 많은 음의 게이트 전압이 필요하다.More negative gate voltage is required at longer R si to ensure that the channel is fully depleted.
그러므로, JLFET의 Vth가 감소함에 따라서 JLNW-TFET의 Vonset도 감소한다.Therefore, as the V th of the JLFET decreases, the V onset of the JLNW-TFET also decreases.
Rsi > 3nm 일 때, Vonset 이동전압은 약 0.2eV로 관찰된다. Rsi가 3nm보다 작아지면 Vonset은 공핍 길이가 나노선의 모든 채널 영역을 공핍시키기에 충분하기 때문에 0.2eV 미만으로 감소한다.When R si >3nm, the V onset shift voltage is observed to be about 0.2 eV. When R si is less than 3 nm, V onset decreases to less than 0.2 eV because the depletion length is sufficient to deplete all channel regions of the nanowire.
도 5는 다양한 온도(T)에서 JLNW-TFET의 Ids-Vgs 특성을 보여준다.5 shows I ds -V gs characteristics of JLNW-TFET at various temperatures (T).
온도가 증가함에 따라, JLNW-TFET의 Ion과 Vonset은 각각 온도에 따른 에너지 밴드 갭 변화로 인하여 약간 증가하고 감소한다.As the temperature increases, the I on and V onset of the JLNW-TFET increase and decrease slightly due to the energy band gap change with temperature, respectively.
BTBT 영역(소스 2와 소스 1 사이)의 에너지 밴드가 게이트 전계와 독립적으로 고정되기 때문에 SS는 거의 변화없이 일정하다.Since the energy band of the BTBT region (between
T < 300K일 때 약간의 변화가 있지만 매우 적은 Ion이 있다. T > 300K 일 때, Ioff는 온도가 증가함에 따라 크게 증가한다. When T <300K, there is a slight change, but very little I on . When T> 300K, I off increases significantly with increasing temperature.
T = 350K 일 때, Ioff는 실온보다 약 100배 증가하는 약 1fA로 증가하고, T = 400K 일 때 Ioff는 실온에서 약 104배 높은 약 1pA로 증가합니다.When T = 350K, I off increases to about 1fA, which is approximately 100 times higher than room temperature, and when T = 400K, I off increases to about 1pA, about 104 times higher at room temperature.
도 5에서와 같이 Ioff 전류는 SRH 재결합 또는 TAT에서 생성되기 때문에 온도에 따라 달라진다.As shown in FIG. 5, the I off current is generated by SRH recombination or TAT, and thus is dependent on temperature.
도 6은 소스 1의 드레인 방향에 대한 전자 농도를 보여준다. 온도가 증가함에 따라, SRH 재결합에 의해 전자 농도가 증가한다.Figure 6 shows the electron concentration for the drain direction of
T < 300K에서의 전자 농도의 증가 속도는 T > 350K에서의 것보다 훨씬 더 크지만, Ioff는 공핍된 채널로 인해 증가하지 않는다.The rate of increase in electron concentration at T <300K is much greater than that at T> 350K, but I off does not increase due to depleted channels.
T > 350K인 동안, 전자 농도의 증가율은 작지만 채널이 축적되기 때문에 Ioff의 증가율은 매우 가파르다. JLNW-TFET의 온도 의존성이 존재하더라도 Ion, Ioff 및 SS의 관점에서 기존 TFET보다 훨씬 낮다.While T> 350K, the increase rate of electron concentration is small, but the increase rate of I off is very steep because the channels accumulate. Even if the temperature dependence of JLNW-TFET is present, it is much lower than conventional TFETs in terms of I on , I off and SS.
도 7은 QC 및 TAT에 따른 JLNW-TFET의 Ids-Vgs 특성을 나타낸다. 7 shows I ds -V gs characteristics of JLNW-TFET according to QC and TAT.
사각형, 원, 위쪽 삼각형 및 아래쪽 삼각형은 각각 QC만 고려한 경우, TAT만 고려한 경우, QC 및 TAT를 고려한 경우, QC 및 TAT를 고려하지 않은 경우 각각의 시뮬레이션 결과를 나타낸다.The square, circle, upper triangle, and lower triangle represent simulation results when QC only, TAT only, QC and TAT are considered, and QC and TAT are not considered, respectively.
QC 나 TAT를 고려할 때, SS와 Ion은 QC와 TAT를 무시한 경우에 비해 Ioff가 증가하는 것을 제외하고는 거의 동일하다.When considering QC or TAT, SS and I on are almost the same, except that I off increases compared to ignoring QC and TAT.
JLNW-TFET는 게이트 전계가 소스 2와 소스 1 사이의 BTBT 발생에 기여하지 않기 때문에 QC 및 트랩 효과에 의해 크게 영향을 받지 않는다.The JLNW-TFET is not significantly affected by the QC and trap effects because the gate electric field does not contribute to BTBT generation between
낮은 게이트 바이어스에서 TAT는 SS를 악화시키지 않으며 Ioff를 QC 및 TAT를 무시한 경우보다 약 103배 증가시킨다.At low gate bias, TAT does not exacerbate SS and increases I off by about 10 3 times over QC and TAT.
도 8은 나노 와이어 기반 이종 터널 전계효과 트랜지스터의 게이트 산화물의 영역 일부에 SiN4가 추가되어 메모리 특성을 가진다. 게이트 전압에 따라서 SiN4 층에 전자의 trapping과 de-trapping에 의해서 문턱전압을 변화시킬 수 있다. 이 문턱전압의 차이로 메모리 특성을 가질 수 있다.8 shows that SiN 4 is added to a portion of the gate oxide region of the nanowire-based heterogeneous tunnel field effect transistor to have memory characteristics. Depending on the gate voltage, the threshold voltage can be changed by trapping and de-trapping electrons in the SiN 4 layer. A memory characteristic may be obtained due to the difference in the threshold voltage.
상술한 실시예에서, Ge/Si 코어/쉘 나노선은 에피택셜 성장된(epitaxially grown) GAA(gate-all-around) 구조의 수직 접합 트랜지스터용 제조 방법으로 만들 수 있다. 게이트는 에칭 기술로 만들 수 있다.In the above-described embodiment, the Ge/Si core/shell nanowire can be made by a method for manufacturing a vertically coupled transistor having a gate-all-around (GAA) structure epitaxially grown. The gate can be made by etching technology.
상술한 바와 같이, 본 발명의 실시예에서는 TCAD 시뮬레이터를 이용하여 게이트 일함수, 온도, 나노선 직경, TAT, QC 등 다양한 파라미터 및 모델의 의존성 및 전기적 특성을 분석하였다.As described above, in the embodiment of the present invention, dependence and electrical characteristics of various parameters and models, such as gate work function, temperature, nanowire diameter, TAT, and QC, were analyzed using a TCAD simulator.
JLNW-TFET의 Vonset은 JLNW-FET의 Vth와 거의 같았으며 게이트 일함수에 따라서 이동했다. Rsi가 증가함에 따라, JLNW-TFET의 Vonset 및 Ion은 각각 감소하고 증가한다.The V onset of the JLNW-TFET was almost equal to the V th of the JLNW-FET and shifted according to the gate work function. As R si increases, V onset and I on of the JLNW-TFET decrease and increase, respectively.
SS와 Ion은 온도에 의해 영향을 받지 않으며 T > 300K일 때 Ioff가 증가했다. T가 300K에서 400K로 증가하면 Ioff는 ~ 0.01fA에서 ~ 5fA로 증가했다.SS and I on are not affected by temperature and I off increases when T> 300K. When T increased from 300K to 400K, I off increased from ~0.01fA to ~5fA.
QC와 TAT를 고려할 때, 단지 약간의 Ioff가 증가하고 SS와 Ion이 저하되지 않았다.Considering QC and TAT, only slight I off increases and SS and I on do not degrade.
이에 따라, 본 발명의 실시예에 따른 JLNW-TFET는 기존의 TFET에 비해서 온도, 양자효과와 트랩의 효과를 최소화할 수 있는 소자이다.Accordingly, the JLNW-TFET according to the embodiment of the present invention is a device capable of minimizing the effect of temperature, quantum effect and trap compared to the conventional TFET.
또한, 본 발명의 실시예에 따른 JLNW-TFET는 기존 TFET에 비해 문턱 전압 기울기를 크게 상승시켜 동작 성능이 크게 개선된 소자를 제공할 수 있다.In addition, the JLNW-TFET according to an embodiment of the present invention can provide a device with significantly improved operation performance by greatly increasing a threshold voltage slope compared to a conventional TFET.
전술된 내용은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above-described contents may be modified and modified without departing from the essential characteristics of the present invention by those skilled in the art to which the present invention pertains. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.
11: 제 1 소스 영역
12: 채널 영역
13: 드레인 영역
20: 제 2 소스 영역
30: 산화물
40: 게이트11: first source region 12: channel region
13: drain region 20: second source region
30: oxide 40: gate
Claims (9)
나노 와이어 형태의 제 1 소스 영역과 채널 영역 및 드레인 영역을 포함하는 N형 도핑된 제 1 영역;
상기 제 1 소스 영역과 결합되는 P형 도핑된 제 2 소스 영역으로 구성되며 나노 와이어 형태로 구성되는 제 2 영역;
상기 제 1 영역의 상기 채널 영역을 감싸도록 구성된 산화물; 및
상기 산화물을 감싸도록 구성된 게이트 영역
을 포함하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
In the heterogeneous tunnel field effect transistor formed of a nanowire structure,
An N-type doped first region including a nanowire-type first source region and a channel region and a drain region;
A second region composed of a P-type doped second source region coupled to the first source region and composed of a nanowire shape;
An oxide configured to surround the channel region of the first region; And
A gate region configured to surround the oxide
Nanowire-based heterogeneous tunnel field effect transistor comprising a.
상기 제 1 소스 영역과 제 2 소스 영역과 채널 영역 및 드레인 영역 각각의 길이는 상호 동일한 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The length of each of the first source region, the second source region, the channel region, and the drain region is the same as that of the nanowire-based heterogeneous tunnel field effect transistor.
상기 길이는 25nm인 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 2,
The length of the nanowire-based heterogeneous tunnel field effect transistor, characterized in that 25nm.
상기 제 1 영역은 실리콘으로 구성되고,
상기 제 2 영역은 게르마늄으로 구성되는 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The first region is made of silicon,
The second region is composed of germanium nanowire-based heterogeneous tunnel field effect transistor.
상기 산화물은 산화 하프늄(HfO2)으로 구성된 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The oxide is a nanowire-based heterogeneous tunnel field effect transistor, characterized in that consisting of hafnium oxide (HfO 2 ).
상기 제 1 영역 및 제 2 영역의 도핑 농도는 1×1020cm-3 인 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The nanowire-based heterogeneous tunnel field effect transistor is characterized in that the doping concentrations of the first region and the second region are 1×10 20 cm -3 .
상기 제 1 영역은 Si, Ge 및 SixGe1-x 중 어느 하나로 구성된 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The first region is a nanowire-based heterogeneous tunnel field effect transistor, characterized in that it consists of any one of Si, Ge and Si x Ge 1-x .
상기 제 2 영역은 Ge 및 SixGe1-x 중 어느 하나로 구성된 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.
The method according to claim 1,
The second region is a nanowire-based heterogeneous tunnel field effect transistor, characterized in that composed of any one of Ge and Si x Ge 1-x .
상기 산화물의 영역 일부에는 SiN4가 구성되어 메모리 특성을 가지는 것을 특징으로 하는 나노 와이어 기반 이종 터널 전계효과 트랜지스터.The method according to claim 1,
The nanowire-based heterogeneous tunnel field effect transistor is characterized in that SiN 4 is formed in a part of the oxide region to have memory characteristics.
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