KR20200086849A - 제어 ic, 제어 ic를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩 - Google Patents

제어 ic, 제어 ic를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩 Download PDF

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Abstract

전기적으로 연결된 셀들의 셀 밸런싱을 제어하는 제어 IC는, 상기 전기적으로 연결된 셀들 중 제1 셀의 일전극 및 타전극 사이에 연결되어 있는 제1 셀 밸런싱 트랜지스터, 상기 전기적으로 연결된 셀들 중 상기 제1 셀에 인접한 제2 셀의 일전극 및 타전극 사이에 연결되어 있는 제2 셀 밸런싱 트랜지스터, 및 커패시터를 이용하여 상기 전기적으로 연결된 셀들의 최대 셀 전압에 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 포함한다. 상기 제어 IC는 상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성할 수 있다. 상기 제1 셀 밸런싱 트랜지스터의 일단 및 상기 제2 셀 밸런싱 트랜지스터의 일단이 연결된 접점과 상기 제1 셀의 일전극 및 상기 제2 셀의 일전극이 연결된 접점 사이에 밸런싱 저항이 연결되어 있을 수 있다.

Description

제어 IC, 제어 IC를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩{CONTROLLER IC, BATTERY CONTROLLER CIRCUIT COMPRISING THE CONTROLLER IC, AND BATTERY PACK COMPRISING THE BATTERY CONTROLLER CIRCUIT}
본 개시는 제어 IC, 제어 IC를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩에 관한 것이다.
2차 전지의 셀(cell) 간 전압 균형이 맞지 않을 경우, 셀 밸런싱 동작이 수행된다. 셀 밸런싱을 제어하는 스위치 소자와 셀 사이에는 밸런싱 저항이 연결되어 있고, 2차 전지를 구성하는 모든 셀 각각에 대해서 밸런싱 저항이 연결되어 있다. 스위치 소자의 온 기간 동안 셀로부터 밸런싱 저항으로 전류가 흘러 셀 전압이 감소한다. 따라서 스위치 소자의 온 기간을 제어하여 셀 전압을 조절함으로써, 2차 전지의 셀 간 전압 균형을 맞출 수 있다.
다만, 종래에는 모든 셀 각각에 밸런싱 저항이 연결되어야 하므로, 전지 제어 회로의 PCB(Printed Circuit Board)의 면적은 모든 밸런싱 저항이 위치 할 수 있을 만큼 넓어야 하고, 제조 비용 역시 밸런싱 저항들의 수만큼 증가하는 문제가 있다.
밸런싱 저항의 개수를 감소시킬 수 있는 제어 IC, 제어 IC를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩을 제공하고자 한다.
발명의 한 특징에 따른 전기적으로 연결된 셀들의 셀 밸런싱을 제어하는 제어 IC는, 상기 전기적으로 연결된 셀들 중 제1 셀의 일전극 및 타전극 사이에 연결되어 있는 제1 셀 밸런싱 트랜지스터, 상기 전기적으로 연결된 셀들 중 상기 제1 셀에 인접한 제2 셀의 일전극 및 타전극 사이에 연결되어 있는 제2 셀 밸런싱 트랜지스터, 및 커패시터를 이용하여 상기 전기적으로 연결된 셀들의 최대 셀 전압에 밸런싱 트랜지스터의 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 포함한다. 상기 제어 IC는 상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성할 수 있다. 상기 제1 셀 밸런싱 트랜지스터의 일단 및 상기 제2 셀 밸런싱 트랜지스터의 일단이 연결된 접점과 상기 제1 셀의 일전극 및 상기 제2 셀의 일전극이 연결된 접점 사이에 밸런싱 저항이 연결되어 있고, 상기 문턱 전압은 상기 제1 및 제2 셀 밸런싱 트랜지스터의 문턱 전압이다.
상기 제1 셀 밸런싱 트랜지스터의 타단과 상기 제1 셀의 타전극은 직접 연결되고, 상기 제2 셀 밸런싱 트랜지스터의 타단과 상기 제2 셀의 타전극은 직접 연결되어 있을 수 있다.
상기 제어 IC는, 상기 제1 셀 밸런싱 트랜지스터의 게이트에 상기 전원 전압을 공급하는 제1 서브 제어부, 상기 제2 셀 밸런싱 트랜지스터의 게이트에 상기 전원 전압을 공급하는 제2 서브 제어부, 및 상기 제1 및 제2 서브 제어부로 상기 전원 전압이 공급되는 전원 공급선을 더 포함할 수 있다.
상기 제어 IC는, 상기 전하 펌프 회로로부터 상기 전원 전압을 공급받고, 상기 전원 공급선으로 상기 전원 전압을 전달하는 제어/인터페이스 회로를 더 포함한다.
상기 제어/인터페이스 회로는, 상기 제1 및 제2 서브 제어부로 셀 밸런싱에 필요한 정보를 전송할 수 있다.
상기 제1 셀 밸런싱 트랜지스터의 일단은 소스이고, 상기 제2 셀 밸런싱 트랜지스터의 일단은 드레인이며, 상기 제1 셀의 일전극은 음극이고, 상기 제2 셀의 일전극은 양극일 수 있다.
상기 전하 펌프 회로는, 상기 커패시터의 일전극에 일단이 연결되어 있는 제1 스위치 및 제2 스위치, 상기 커패시터의 타전극에 일단이 연결되어 있는 제3 스위치 및 제4 스위치, 상기 제1 스위치의 타단에 연결되어 있는 출력 커패시터, 상기 제1 및 제2 스위치의 스위칭 신호를 생성하는 오실레이터, 및 상기 스위칭 신호를 반전하여 상기 제3 및 제4 스위치의 스위칭 신호를 생성하는 인버터를 포함하고, 상기 제2 스위치의 타단 및 상기 제3 스위치의 타단은 기준 전압에 연결되어 있을 수 있다.
상기 전하 펌프 회로는, 상기 제2 및 제4 스위치의 온 기간 동안 상기 커패시터의 일전극에 상기 기준 전압이 충전되고, 상기 제1 및 제3 스위치의 온 기간 동안 상기 기준 전압이 상기 커패시터의 타전극에 인가되고, 상기 커패시터의 일전극 전압이 부스트되어 상기 전원 전압이 생성된다.
발명의 다른 특징에 따른 복수의 셀에 연결되어 셀 밸런싱 동작을 제어하는 전지 제어 회로는, 상기 복수의 셀 중 대응하는 셀들의 셀 밸런싱을 제어하는 제어 IC를 복수 개로도 할 수 있다. 상기 복수의 제어 IC 각각은, 상기 대응하는 셀들 중 제1 셀의 일전극 및 타전극 사이에 연결되어 있는 제1 셀 밸런싱 트랜지스터, 상기 대응하는 셀들 중 상기 제1 셀에 인접한 제2 셀의 일전극 및 타전극 사이에 연결되어 있는 제2 셀 밸런싱 트랜지스터, 및 커패시터를 이용하여 상기 전기적으로 연결된 셀들의 최대 셀 전압에 밸런싱 트랜지스터의 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 포함한다. 상기 제어 IC는, 상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성할 수 있다. 상기 제1 셀 밸런싱 트랜지스터의 일단 및 상기 제2 셀 밸런싱 트랜지스터의 일단이 연결된 접점과 상기 제1 셀의 일전극 및 상기 제2 셀의 일전극이 연결된 접점 사이에 밸런싱 저항이 연결되어 있을 수 있고, 상기 문턱 전압은 상기 제1 및 제2 셀 밸런싱 트랜지스터의 문턱 전압이다.
발명의 다른 특징에 따른 전지 팩은, 소정 개수의 셀들, 상기 소정 개수의 셀들 중 인접한 제1 셀의 양극 및 제2 셀의 음극이 연결되는 접점에 연결되어 있는 일단을 포함하는 제1 밸런싱 저항, 상기 제1 밸런싱 저항의 타단에 연결되어 있는 소스 및 상기 제1 셀의 타전극에 직접 연결되어 있는 드레인을 포함하는 제1 셀 밸런싱 트랜지스터, 및 상기 제1 밸런싱 저항의 타단에 연결되어 있는 드레인 및 상기 제2 셀의 타전극에 직접 연결되어 있는 소스를 포함하는 제2 셀 밸런싱 트랜지스터를 포함할 수 있다.
상기 전지 팩은, 커패시터를 이용하여 상기 소정 개수의 셀들의 최대 셀 전압에 밸런싱 트랜지스터의 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 더 포함하고, 상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성할 수 있다.
밸런싱 저항의 개수를 감소시킬 수 있는 제어 IC, 제어 IC를 포함하는 전지 제어 회로, 및 전지 제어 회로를 포함하는 전지 팩을 제공한다.
밸런싱 저항의 개수 감소로 PCB 면적의 감소 및 제조 비용 감소의 효과가 제공될 수 있다.
도 1은 일 실시 예에 따른 전지 팩을 나타낸 도면이다.
도 2는 일 실시예에 따른 전지 제어 회로의 제어 IC를 나타낸 도면이다.
도 3은 일 실시예에 따른 전하 펌프 회로(120)를 나타낸 도면이다.
도 4는 일 실시예에 따른 제1 내지 제6 서브 제어부 중 제6 서브 제어부의 구성을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도 1은 일 실시 예에 따른 전지 팩을 나타낸 도면이다.
도 1에서는 전지 팩(1)은 외부 장치에 전기적으로 연결되어 있다. 외부 장치가 부하인 경우 전지 팩(1)은 부하로 전력을 공급하는 전원으로서 방전한다. 외부 장치가 충전기인 경우 전지 팩(1)은 충전기로부터 전력을 공급받아 충전된다.
도 1에 도시된 바와 같이, 전지 팩(1)은 전지 셀 조립체(2), 전지 관리 시스템(Battery Management System, BMS)(3), 복수의 배선(4), 및 릴레이(11,12)를 포함한다.
전지 셀 조립체(2)는 전기적으로 연결되어 있는 복수의 전지 셀을 포함한다. 소정 개수의 전지 셀이 직렬 연결되어 전지 모듈을 구성하고, 소정 개수의 전지 모듈이 직렬 및 병렬 연결되어 원하는 전력을 공급할 수 있다.
전지 셀 조립체(2)를 구성하는 복수의 전지 셀 각각은 전지 제어 회로(5)와 복수의 배선(4)을 통해 전기적으로 연결되어 있다.
전지 제어 회로(5)는 복수의 배선(4)을 통해 복수의 전지 셀 각각의 셀 전압을 측정하고, 측정된 셀 전압을 기초로 셀 밸런싱이 필요한 셀을 검출하며, 셀 밸런싱 동작을 제어하고, 릴레이(11,12) 동작을 제어할 수 있다. BMS(3)는 전지 제어 회로(5)와 복수의 배선(4)을 포함하고, BMS(3)는 복수의 셀에 대한 정보를 포함한 전지에 관한 다양한 정보를 취합 및 분석하여 전지의 충방전, 셀 밸런싱, 보호 동작 등을 제어할 수 있다. 전지 제어 회로(5)는 복수의 제어 IC를 더 포함하는데, 복수의 제어 IC 각각은 대응하는 복수의 셀들의 전압을 측정하고, 셀 밸런싱을 제어할 수 있다. 복수의 제어 IC에 대한 내용은 후술한다.
릴레이(11,12)는 릴레이나 n 채널 타입의 트랜지스터등으로 구현될 수 있고, 전지 셀 조립체(2)와 외부 장치 사이에 직렬 연결되어 있다. 릴레이(11,12) 각각은 전지 제어 회로(5)로부터 공급되는 신호에 의해 동작할 수 있다.
복수의 배선(4)은 셀 밸런싱을 위한 배선을 포함하고, 셀 밸런싱을 위한 배선 중 반에만 밸런싱 저항이 형성되어 있다. 이하, 도 2 내지 도 4를 참조하여 밸런싱 저항들의 연결 관계 및 셀 밸런싱을 제어하기 위한 구성 등에 대해서 자세히 설명한다.
도 2는 일 실시예에 따른 전지 제어 회로의 제어 IC를 나타낸 도면이다.
제어 IC(10)는 전기적으로 연결된 대응하는 셀들에 대해서 셀 밸런싱을 제어하는데, 일 예로서 도 2에서는 6개의 셀들(CE1-CE6)이 제어 IC(10)에 연결된 것으로 도시되어 있다. 전지 셀 조립체(2)를 구성하는 복수의 셀 중 소정 개수(예를 들어, 6개)의 셀들에 연결되어 셀 밸런싱을 제어하는 제어 IC(10) 복수 개가 전지 제어 회로(5)에 구비되어 있고, 도 2에서는 일 예로서 하나의 제어 IC(10)만이 도시되어 있다. 도시되지 않은 다른 제어 IC들도 제어 IC(10)와 동일할 수 있다.
제어 IC(10)는 복수의 셀 밸런싱 트랜지스터(T1-T6), 제1 내지 제6 서브 제어부(101-106), 전원 공급선(107), 제어 신호선(108), 제어/인터페이스 회로(110), 및 전하 펌프 회로(120)를 포함한다.
제어 IC(10)의 복수의 밸런싱 단자(CB0-CB6) 각각은 대응하는 제1 셀의 양극 및 제1 셀에 인접한 제2 셀의 음극이 연결된 노드(N0-N6)에 연결되어 있다.
도 2에서, 복수의 밸런싱 단자(CB0-CB6) 중 밸런싱 단자(CB1, CB3, CB5)와 대응하는 노드들(N1, N3, N5) 사이에는 복수의 셀 밸런싱 저항(RB1-BR3) 중 대응하는 하나가 연결되어 있고, 나머지 밸런싱 단자들(CB0, CB2, CB4, CB6)과 대응하는 노드들(N0, N2, N4, N6) 사이에는 셀 밸런싱 저항이 연결되어 있지 않다. 복수의 셀 밸런싱 저항(RB1-RB3) 각각은 밸런싱 단자(CB1, CB3, CB5)와 대응하는 노드들(N1, N3, N5) 사이의 배선(41, 43, 45)에 위치한다. 밸런싱 단자들(CB0, CB2, CB4, CB6)과 대응하는 노드들(N0, N2, N4, N6) 사이는 배선(40, 42, 44, 46)으로만 연결되어 있다.
제어 IC(10)의 복수의 측정 단자(CT0-CT6) 각각도 대응하는 제1 셀의 양극 및 제2 셀의 음극에 연결된 노드(N0-N6)에 복수의 필터 저항(RL0-RL6) 중 대응하는 필터 저항을 통해 연결되어 있다. 제어 IC(10)는 복수의 측정 단자(CT0-CT6)를 통해 복수의 셀(CB1-CB6) 각각의 셀 전압을 측정할 수 있다.
제어/인터페이스 회로(110)는 측정된 셀 전압들에 대한 정보를 송신 단자(TX+, TX-)를 통해 BMS(3)에 전송할 수 있다. BMS(3)는 셀 전압들을 수신받고, 셀 전압 간의 불균형을 감지하여 셀 밸런싱이 필요한 셀을 결정할 수 있다. BMS(3)는 셀 밸런싱이 필요한 셀 및 셀 밸런싱 목표 전압 등에 대한 정보를 생성하고, 제어 IC(10)의 수신 단자(RX+, RX-)로 전송할 수 있다. 제어/인터페이스 회로(110)는 수신 받은 정보에 기초해서 제1 내지 제6 서브 제어부(101-106)에 스위칭 동작을 제어하기 위한 제어 신호들을 제어 신호선(108)을 통해 전송할 수 있다. 제어/인터페이스 회로(110)는 전하 펌프 회로(120)로부터 전원 전압(2VS)을 공급받고, 전원 공급선(107)을 통해 제1 내지 제6 서브 제어부(101-106)에 공급할 수 있다.
제어 IC(10)는 단자(P1)와 단자(P2) 사이에 연결되어 있는 커패시터(C1)를 이용한 전하 펌프를 통해 제1 내지 제6 서브 제어부(101-106)에 전원 전압(2VS)을 공급할 수 있다. 구체적으로, 제어 IC(10)는 전하 펌프 회로(120)를 포함하고, 전하 펌프 회로(120)는 기준 전압(VS)으로 커패시터(C1)를 충전하고 기준 전압(VS)만큼 커패시터(C1)에 충전된 전압을 부스트하여 전원 전압(2VS)을 기준전압의 2배로 생성할 수 있다.
도 3은 일 실시예에 따른 전하 펌프 회로를 나타낸 도면이다.
전하 펌프 회로(120)는 4 개의 스위치(S1-S4), 오실레이터(121), 인버터(122), 및 출력 커패시터(C2)를 포함한다.
오실레이터(121)는 두 개의 스위치(S1, S3)의 스위칭 동작을 제어하기 위한 스위칭 신호(SS1)을 생성하고, 인버터(122)는 스위칭 신호(SS1)를 반전시켜 두 개의 스위치(S2, S4)의 스위칭 동작을 제어하기 위한 스위칭 신호(SS2)를 생성한다.
스위치(S1) 및 스위치(S3)는 스위칭 신호(SS1)의 온 레벨에 의해 턴 온 되고, 스위칭 신호(SS1)의 오프 레벨에 의해 턴 오프 된다. 스위치(S2) 및 스위치(S4)는 스위칭 신호(SS2)의 온 레벨에 의해 턴 온 되고, 스위칭 신호(SS2)의 오프 레벨에 의해 턴 오프 된다.
커패시터(C1)의 일전극과 단자(P1)를 통해 스위치(S1) 및 스위치(S2) 각각의 일단이 연결되어 있고, 스위치(S1)의 타단은 출력 커패시터(C2)의 일전극에 연결되어 있으며, 스위치(S2)의 타단은 단자(P3)를 통해 기준 전압(VS)에 연결되어 있다. 출력 커패시터(C2)의 타전극은 그라운드(GND)에 연결되어 있다.
커패시터(C1)의 타전극과 단자(P2)를 통해 스위치(S3) 및 스위치(S4) 각각의 일단이 연결되어 있고, 스위치(S3)의 타단은 단자(P3)를 통해 기준 전압(VS)에 연결되어 있으며, 스위치(S4)의 타단은 단자(P4)를 통해 그라운드(GND)에 연결되어 있다.
먼저, 스위칭 신호(SS2)가 온 레벨이 되면, 스위치(S2) 및 스위치(S4)가 턴 온 되고, 기준 전압(VS)에 의해 커패시터(C1)가 충전되고, 단자(P1)의 전압은 기준 전압(VS)과 동일한 전압이 된다. 이때, 스위칭 신호(SS1)는 오프 레벨이고, 스위치(S1) 및 스위치(S3)는 오프 상태이다.
다음에, 스위칭 신호(SS1)가 온 레벨이 되면, 스위치(S1) 및 스위치(S3)가 턴 온 되고, 단자(P2)에 기준 전압(VS)이 공급되어 커패시터(C1)의 타전극 전압이 그라운드 전압에서 기준 전압(VS)으로 상승한다. 그러면, 커패시터(C1)의 커플링에 의해 단자(P1)의 전압도 타전극 전압의 증가분만큼 증가하여 2배의 기준전압 레벨이 된다. 단자(P1)의 전압은 출력 커패시터(C2)에 의해 필터링되고, 필터링된 전원 전압(2VS)은 제어/인터페이스 회로(110)로 공급된다.
도 2에 도시된 실시예에서는, 전원 전압(2VS)이 제어/인터페이스 회로(110)로부터 전원 공급선(107)을 통해 제1 내지 제6 서브 제어부(101-106)에 공급되는 것으로 도시되어 있으나, 발명이 이에 한정되는 것은 아니다. 전원 전압(2VS)이 전원 공급선(107)을 통해 제1 내지 제6 서브 제어부(101-106)에 바로 공급될 수 있다.
전원 전압(2VS)은 셀 밸런싱 트랜지스터(T1-T6)를 턴 온 시킬 수 있는 높은 레벨의 전압이다. 예를 들어, 셀 밸런싱 트랜지스터(T1-T6)가 n 채널 타입의 FET(field effect transistor) 구현된 경우, 셀 밸런싱 트랜지스터(T1-T6)를 턴 온 시키기 위한 게이트 전압 레벨은 제어 IC(10)가 연결된 복수의 셀들의 전압 중 최대 셀 전압(VCELL_MAX)과 셀 밸런싱 트랜지스터(T1-T6)의 문턱 전압(Vth)보다 높은 레벨이어야 한다. 문턱 전압(Vth)은 트랜지스터를 턴 온 시키는 게이트-소스 간의 전압 차이다. 일 실시예에서는, 전하 펌프 회로(120)를 이용하여 "VCELL_MAX+Vth" 보다 높은 레벨의 전원 전압(2VS)을 생성하고, 이하, "VCELL_MAX+Vth" 전압을 온 기준 전압이라 한다.
제1 내지 제6 서브 제어부(101-106)는 전원 전압(2VS)을 공급받고, 대응하는 셀 밸런싱 트랜지스터(T1-T6)를 제어하기 위한 게이트 전압을 생성할 수 있다. 셀 밸런싱이 필요한 셀에 연결된 셀 밸런싱 트랜지스터가 턴 온 되면, 해당 셀로부터 셀 밸런싱 트랜지스터 및 밸런싱 저항을 통해 방전 전류가 흐르고, 해당 셀의 전압이 감소할 수 있다.
도 4는 일 실시예에 따른 제1 내지 제6 서브 제어부 중 제6 서브 제어부의 구성을 나타낸 도면이다.
제1 내지 제5 서브 제어부(101-105)도 도 4에 도시된 제6 서브 제어부(106)와 동일하게 구현될 수 있다.
제6 서브 제어부(106)은 전원 공급선(107)을 통해 전원 전압(2VS)을 공급 받고, 제어 신호선(108)을 통해 셀 밸런싱 동작을 제어하기 위한 제어 신호를 수신할 수 있다. 전원 전압(2VS)은 게이트 구동 회로(61)에 공급되어, 게이트 구동 회로(61)가 온 기준 전압 보다 높은 레벨의 게이트 온 레벨 전압을 생성하는데 이용될 수 있다. 수신된 제어 신호는 해당 셀(도 4에서는 "CB6")의 셀 밸런싱이 필요한지 여부, 셀 밸런싱을 통해 도달해야 하는 목표 전압 등에 대한 정보를 포함할 수 있다.
제6 서브 제어부(106)는 게이트 구동 회로(61), 전류 감지부 (62), 이상 감지 비교기(63), 임계 전압원(64), 및 4 개의 제너 다이오드(65-68)를 포함한다.
게이트 구동 회로(61)는 셀 밸런싱을 위해 셀(CB6)를 방전해야 하는 경우 셀 밸런싱 트랜지스터(T6)를 턴 온 시킬 수 있는 온 레벨의 게이트 전압(VG)을 셀 밸런싱 트랜지스터(T6)의 게이트로 공급한다. 셀(CB6)에 대해서 셀 밸런싱이 필요하지 않은 경우, 게이트 구동 회로(61)는 셀 밸런싱 트랜지스터(T6)를 턴 오프 시킬 수 있는 오프 레벨의 게이트 전압(VG)을 셀 밸런싱 트랜지스터(T6)의 게이트로 공급한다. 일 실시예에서 셀 밸런싱 트랜지스터(T1-T6)가 n 채널 타입의 FET(Field Effect Transistor)이면, 온 레벨은 온 기준 전압 보다 높은 하이 레벨의 전압이고, 오프 레벨은 0V에 가까운 낮은 레벨의 전압일 수 있다.
셀 밸런싱 트랜지스터(T6)의 드레인은 밸런싱 단자(CB6)에 연결되어 있고, 셀 밸런싱 트랜지스터(T6)의 소스는 제어 IC(10)의 과전류 감지저항(R6)의 일단에 연결되어 있으며, 저항(R6)의 타단은 밸런싱 단자(CB5)에 연결되어 있다. 다시 도 2를 참조하면, 복수의 저항(R1-R5) 각각은 대응하는 셀 밸런싱 트랜지스터의 소스와 인접한 밸런싱 단자 사이에 연결되어 있다.
제너 다이오드(65, 66)는 트랜지스터(T6)의 게이트와 드레인 사이의 전압이 소정 전압을 넘지 않도록 클램핑하고, 제너 다이오드(67, 68)은 트랜지스터(T6)의 게이트와 소스 사이의 전압이 소정 전압을 넘지 않도록 클램핑 할 수 있다.
전류 감지부(62)는 저항(R6)의 일단 전압과 셀(CE6)에 대한 기준 전압이 되는 밸런싱 단자(CB5)의 전압 차에 따른 신호를 게이트 구동 회로(61)에 전달한다. 전류 감지부(62)의 입력단자(+)는 저항(R6)의 일단에 연결되어 있고, 전류 감지부(62)의 입력단자(-)는 밸런싱 단자(CB5)에 연결되어 있다. 게이트 구동 회로(61)는 전류 감지부(62)의 출력에 따라 셀 밸런싱 동작 중 흐르는 방전 전류를 제한하기 위해 게이트 전압을 조절할 수 있다.
예를 들어, 게이트 구동 회로(61)가 펄스 폭 변조(PWM, pulse width modulation) 방식으로 셀 밸런싱 트랜지스터(T6)의 스위칭 동작을 제어하는 경우, 전류 감지부(62)로부터 수신한 신호가 소정의 임계치를 초과하면, 게이트 전압의 온 레벨 듀티를 감소시켜 셀 밸런싱 트랜지스터(T6)에 전류가 흐르는 기간을 감소시키거나 오프시킬 수 있다. 이상 감지 비교기(63)는 셀(CB6)의 양극 및 음극 간의 전압을 비교하여, 셀(CB6)의 개방, 단락 등과 같은 이상 상태를 감지할 수 있다. 이상 감지 비교기(63)의 입력단자(+)는 밸런싱 단자(CB6)에 연결되어 있고, 이상 감지 비교기(63)의 입력단자(-)는 임계 전압원(64)에 연결되어 있으며, 임계 전압원(64)은 밸런싱 단자(CB5)로부터 소정의 임계 전압만큼 더해진 전압을 공급한다. 예를 들어, 이상 감지 비교기(63)는 입력 단자(+)의 전압이 입력 단자(-)의 전압보다 높을 때 셀(CB6)를 개방 상태로 판단할 수 있다. 이 때, 이상 감지 비교기(63)의 출력은 하이 레벨이고, 게이트 구동 회로(61)는 이상 감지 비교기(63)의 하이 레벨 출력에 트리거 되어, 셀 밸런싱 동작을 정지할 수 있다. 동시에, 게이트 구동 회로(61)는 제어 신호선(108)를 통해 제어/인터페이스 회로(110)로 이상 감지 신호를 전송하고, 제어/인터페이스 회로(110)는 송신 단자(TX+, TX-)를 통해 BMS(3)로 개방 상태의 셀이 감지되었음을 알릴 수 있다. BMS(3)는 개방 상태에서 전지를 보호하기 위한 보호 동작을 트리거하여, 전지를 외부 장치와 전기적으로 분리할 수 있다.
이와 같이, 일 실시예에 따른 전지 제어 회로는 커패시터를 이용한 전하 펌프를 통해 충분히 높은 전압으로 셀 밸런싱 트랜지스터의 스위칭 동작을 제어할 수 있다. 셀 밸런싱 트랜지스터를 구동하는 게이트 전압이 충분히 높아, 셀 밸런싱 저항이 셀 밸런싱 트랜지스터의 소스 및 드레인 중 어느 곳에 연결되어 있는지에 관계 없이, 스위칭 동작을 제어할 수 있다.
예를 들어, 밸런싱 저항이 셀 밸런싱 트랜지스터(예를 들어, T1, T3, T5)의 드레인에 연결되어 있으므로, 게이트 전압은 셀 밸런싱 트랜지스터의 문턱 전압 이상이면 된다. 그러나 밸런싱 저항이 셀 밸런싱 트랜지스터(예를 들어, T2, T4, T6)의 소스에 연결되어 있으면, 게이트 전압은 해당 셀의 전압에 트랜지스터의 문턱 전압을 더한 전압 보다 높은 전압이어야 한다.
종래에는 게이트 전압이 충분히 높지 못하면, 셀 밸런싱 저항을 셀 밸런싱 트랜지스터의 드레인에 연결하였고, 따라서 각 셀에 대해서 셀 밸런싱 저항이 필요하다.
그러나, 일 실시예에서는, 게이트 전압이 충분히 높아, 셀 밸런싱 트랜지스터의 드레인 및 소스 중 어느 곳에 밸런싱 저항이 연결되어도 셀 밸런싱 트랜지스터의 스위칭 동작 및 셀 밸런싱 트랜지스터에 흐르는 전류를 제어할 수 있다. 이와 같은 구성상 차이에 의해, 일 실시예는 종래에 비해 밸런싱 저항 개수를 50%로 감소시킬 수 있고, 저항이 형성되는 PCB 면적을 50%로 감소시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1: 전지 팩
2: 전지 셀 조립체
3: 전지 관리 시스템
5: 전지 제어 회로
T1-T6: 셀 밸런싱 트랜지스터
101-106: 제1 내지 제6 서브 제어부
120: 전하 펌프 회로

Claims (13)

  1. 전기적으로 연결된 셀들의 셀 밸런싱을 제어하는 제어 IC에 있어서,
    상기 전기적으로 연결된 셀들 중 제1 셀의 일전극 및 타전극 사이에 연결되어 있는 제1 셀 밸런싱 트랜지스터;
    상기 전기적으로 연결된 셀들 중 상기 제1 셀에 인접한 제2 셀의 일전극 및 타전극 사이에 연결되어 있는 제2 셀 밸런싱 트랜지스터; 및
    커패시터를 이용하여 상기 전기적으로 연결된 셀들의 최대 셀 전압에 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 포함하고,
    상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성하고,
    상기 제1 셀 밸런싱 트랜지스터의 일단 및 상기 제2 셀 밸런싱 트랜지스터의 일단이 연결된 접점과 상기 제1 셀의 일전극 및 상기 제2 셀의 일전극이 연결된 접점 사이에 밸런싱 저항이 연결되어 있고,
    상기 문턱 전압은 상기 제1 및 제2 셀 밸런싱 트랜지스터의 문턱 전압인, 제어 IC.
  2. 제1항에 있어서,
    상기 제1 셀 밸런싱 트랜지스터의 타단과 상기 제1 셀의 타전극은 직접 연결되고, 상기 제2 셀 밸런싱 트랜지스터의 타단과 상기 제2 셀의 타전극은 직접 연결되는 것을 특징으로 하는, 제어 IC.
  3. 제1항에 있어서,
    상기 제1 셀 밸런싱 트랜지스터의 게이트에 상기 전원 전압을 공급하는 제1 서브 제어부;
    상기 제2 셀 밸런싱 트랜지스터의 게이트에 상기 전원 전압을 공급하는 제2 서브 제어부; 및
    상기 제1 및 제2 서브 제어부로 상기 전원 전압이 공급되는 전원 공급선을 더 포함하는 제어 IC.
  4. 제3항에 있어서,
    상기 전하 펌프 회로로부터 상기 전원 전압을 공급받고, 상기 전원 공급선으로 상기 전원 전압을 전달하는 제어/인터페이스 회로를 더 포함하는 제어 IC.
  5. 제4항에 있어서,
    상기 제어/인터페이스 회로는,
    상가 제1 및 제2 서브 제어부로 셀 밸런싱에 필요한 정보를 전송하는 것을 특징으로 하는 제어 IC.
  6. 제1항에 있어서,
    상기 제1 셀 밸런싱 트랜지스터의 일단은 소스이고, 상기 제2 셀 밸런싱 트랜지스터의 일단은 드레인이며, 상기 제1 셀의 일전극은 음극이고, 상기 제2 셀의 일전극은 양극인 것을 특징으로 하는 제어 IC.
  7. 제1항에 있어서,
    상기 전하 펌프 회로는,
    상기 커패시터의 일전극에 일단이 연결되어 있는 제1 스위치 및 제2 스위치;
    상기 커패시터의 타전극에 일단이 연결되어 있는 제3 스위치 및 제4 스위치;
    상기 제1 스위치의 타단에 연결되어 있는 출력 커패시터;
    상기 제1 및 제2 스위치의 스위칭 신호를 생성하는 오실레이터; 및
    상기 스위칭 신호를 반전하여 상기 제3 및 제4 스위치의 스위칭 신호를 생성하는 인버터를 포함하고,
    상기 제2 스위치의 타단 및 상기 제3 스위치의 타단은 기준 전압에 연결되어 있는 것을 특징으로 하는 제어 IC.
  8. 제7항에 있어서,
    상기 전하 펌프 회로는,
    상기 제2 및 제4 스위치의 온 기간 동안 상기 커패시터의 일전극에 상기 기준 전압이 충전되고,
    상기 제1 및 제3 스위치의 온 기간 동안 상기 기준 전압이 상기 커패시터의 타전극에 인가되고, 상기 커패시터의 일전극 전압이 부스트되어 상기 전원 전압이 생성되는 것을 특징으로 하는, 제어 IC.
  9. 복수의 셀에 연결되어 셀 밸런싱 동작을 제어하는 전지 제어 회로에 있어서,
    상기 복수의 셀 중 대응하는 셀들의 셀 밸런싱을 제어하는 제어 IC를 복수 개 포함하고,
    상기 복수의 제어 IC 각각은,
    상기 대응하는 셀들 중 제1 셀의 일전극 및 타전극 사이에 연결되어 있는 제1 셀 밸런싱 트랜지스터;
    상기 대응하는 셀들 중 상기 제1 셀에 인접한 제2 셀의 일전극 및 타전극 사이에 연결되어 있는 제2 셀 밸런싱 트랜지스터; 및
    커패시터를 이용하여 상기 전기적으로 연결된 셀들의 최대 셀 전압에 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 포함하고,
    상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성하며,
    상기 제1 셀 밸런싱 트랜지스터의 일단 및 상기 제2 셀 밸런싱 트랜지스터의 일단이 연결된 접점과 상기 제1 셀의 일전극 및 상기 제2 셀의 일전극이 연결된 접점 사이에 밸런싱 저항이 연결되어 있고,
    상기 문턱 전압은 상기 제1 및 제2 셀 밸런싱 트랜지스터의 문턱 전압인, 전지 제어 회로.
  10. 제9항에 있어서,
    상기 제1 셀 밸런싱 트랜지스터의 타단과 상기 제1 셀의 타전극은 직접 연결되고, 상기 제2 셀 밸런싱 트랜지스터의 타단과 상기 제2 셀의 타전극은 직접 연결되는 것을 특징으로 하는, 전지 제어 회로.
  11. 제9항에 있어서,
    상기 제1 셀 밸런싱 트랜지스터의 일단은 소스이고, 상기 제2 셀 밸런싱 트랜지스터의 일단은 드레인이며, 상기 제1 셀의 일전극은 음극이고, 상기 제2 셀의 일전극은 양극인 것을 특징으로 하는, 전지 제어 회로.
  12. 소정 개수의 셀들;
    상기 소정 개수의 셀들 중 인접한 제1 셀의 양극 및 제2 셀의 음극이 연결되는 접점에 연결되어 있는 일단을 포함하는 제1 밸런싱 저항;
    상기 제1 밸런싱 저항의 타단에 연결되어 있는 소스 및 상기 제1 셀의 타전극에 직접 연결되어 있는 드레인을 포함하는 제1 셀 밸런싱 트랜지스터; 및
    상기 제1 밸런싱 저항의 타단에 연결되어 있는 드레인 및 상기 제2 셀의 타전극에 직접 연결되어 있는 소스를 포함하는 제2 셀 밸런싱 트랜지스터를 포함하는, 전지 팩.
  13. 제12항에 있어서,
    커패시터를 이용하여 상기 소정 개수의 셀들의 최대 셀 전압에 문턱 전압을 더한 레벨 보다 높은 레벨의 전원 전압을 생성하는 전하 펌프 회로를 더 포함하고,
    상기 전원 전압으로 상기 제1 셀 밸런싱 트랜지스터 및 제2 셀 밸런싱 트랜지스터의 게이트 전압을 생성하며,
    상기 문턱 전압은 제1 및 제2 셀 밸런싱 트랜지스터의 문턱 전압인 전지 팩.
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* Cited by examiner, † Cited by third party
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EP4350931A1 (en) * 2022-10-05 2024-04-10 NXP USA, Inc. A charge pump control system

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