KR20200078396A - 플라이-높이 제어 데이터의 차동 인터페이스 전송 - Google Patents

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KR20200078396A
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다카히로 이노우에
신치로 쿠노
타카오 스가와라
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마벨 월드 트레이드 리미티드
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Abstract

판독/기입(RW) 헤드의 플라이-높이를 제어하기 위한 방법 및 시스템이 개시된다. 일 실시예에서, RW 채널은 서보 게이트 신호를 검출하고 그리고 전치 증폭기 내의 모드 신호를 RW 데이터 모드 신호로부터 플라이- 높이 제어 (FHC) 모드 신호로 토글링한다. FHC 모드 신호에 응답하여, RW 채널은 차동 인터페이스를 통해 FHC 데이터를 전치 증폭기로 전송한다.

Description

플라이-높이 제어 데이터의 차동 인터페이스 전송{DIFFERENTIAL INTERFACE TRANSMISSION OF FLY-HEIGHT CONTROL DATA}
관련 특허 출원에 대한 상호 참조
본 출원은 "DIFFERENTIAL INTERFACE TRANSMISSION OF FLY-HEIGHT CONTROL DATA"라는 명칭으로 2018년 12월 20일자에 미국에 출원된 미국 가출원(62/783,041)의 우선권을 주장하며, 상기 미국 가출원은 본 출원에 대한 참조로서 그 전체 내용이 본 명세서에 통합된다.
일반적으로, 본 발명은 하드 드라이브 동작들에 관한 것이며, 특히 판독/기입 헤드를 위한 플라이-높이 제어 정보를 전송 혹은 달리 프로세싱하는 것에 관한 발명이다.
디스크 드라이브들에서, 판독/기입(RW) 헤드는, 헤드 짐벌 어셈블리(head gimbal assembly: HGA) 서스펜션의 말단부(distal end)에서 슬라이더 내에 배치된다. HGA 서스펜션은 보이스 코일 액추에이터에 의해 연결되고 제어될 수 있는데, 보이스 코일 액추에이터는 각각의 디스크 표면들 위의 타겟 위치들에 하나 이상의 헤드들을 위치시키는 보이스 코일 모터(VCM)를 포함한다. 디스크 표면이 회전할 때 디스크 표면과 슬라이더 사이의 고속 움직임은 슬라이더 상에 상승력(upward lift force)을 발생시켜 슬라이더와 전체 헤드 어셈블리 및 디스크 표면 사이에 에어 베어링 표면(air bearing surface: ABS)을 형성한다. 일반적으로, RW 헤드는 슬라이더의 후방 에지(trailing edge)에 위치하며, 이는 슬라이더 전방 에지(leading edge)보다 디스크 표면에 더 가까운 것이 일반적이다.
디스크 표면과 RW 헤드 사이에서의 정확한 신호 전송은 RW 헤드와 디스크 표면의 상대적인 위치와 관련되는 자기장 세기에 부분적으로 의존한다. 자기장 세기는 자기 트랜스듀서 헤드와 디스크 표면 사이의 거리에 대해 반비례적으로(inversely) 그리고 지수함적으로(exponentially) 변한다. RW 헤드와 디스크 표면 사이의 거리는 통상적으로 플라이-높이(fly-height)라고 지칭된다. 허용가능하고 일관된 비트 에러율(BER: bit error rate)을 유지하기 위해, 디스크 제어 시스템은 디스크 표면에서의 면적 데이터 밀도에 적합한 자기장 세기를 유지하도록 구성될 수 있다. 비트 에러율(BER)을 임계값 미만으로 유지하기 위해 자기장 세기와 면적 밀도 사이의 관련성을 유지하기 위하여, 온-디스크(on-disk) 데이터 분포와 조화되는 플라이-높이 제어가 요구될 수 있다.
일부 어플리케이션들에서, 디스크 제어 시스템은 예를 들어, 허용가능한 BER을 유지하기 위하여, 수 나노미터 정도의 값으로 실질적으로 일정한 플라이-높이를 유지한다. 일정한 플라이-높이 값을 유지하려면 진동 및 온도와 같은 동적 요인 뿐만 아니라 디스크 표면 불규칙성과 같은 구조적 요인을 조정해야만 한다. 단일 종단 직렬 인터페이스(single end serial interface)가 FHC(플라이-높이 제어: fly-height control) 루프에서 종종 이용되어, 판독/기입(RW) 채널로부터 전치 증폭기(preamplifier) 요소로 FHC 명령들을 전송하는바, 선행 증폭기는 FHC 명령을 디코딩하고 구현하도록 구성된다.
소개(Introduction)
디스크 판독/기입(RW)동작 동안의 동적 FHC는, 디스크 드라이브 시스템의 비트 에러율(BER)을 유지 및 개선함에 있어서 매우 중요한 인자이다. 일반적으로, 디스크 드라이브 제어 시스템은 자기 헤드와 디스크 표면 사이의 최적 간격을 유지하기 위해 현재의 동작 조건에 기초하여 FHC 데이터를 생성하도록 구성될 수 있다. RW 헤드를 위한 FHC는 서보 섹터 정보를 사용하는 컴포넌트들 뿐만 아니라 플라이-높이를 감지하는 리드-백 신호(read-back signal)를 사용하는 컴포넌트들에 의해서 구현될 수 있다. 리드-백 신호의 진폭 및 월리스 간격 손실 관계(Wallace spacing loss relationship)는 상대적인 플라이-높이를 검증하는데 이용될 수 있다. FHC 컴포넌트들은 이들 정보 및 다른 정보에 기초하여 헤드 플라이-높이를 조정한다. 예를 들어, 열적 플라이-높이 제어(thermal fly-height control: TFC) 히터가 슬라이더 내에 배치되어, 열 팽창을 통해 판독 및 기입 요소들 근처에서 슬라이더를 조정할 수 있는바, 이는 헤드의 플라이-높이를 낮춘다. 헤드에 대한 타겟 플라이-높이를 달성하기 위해 TFC 히터 제어 신호와 같은 FHC 신호를 결정하기 위해서는, RW 채널로부터 전치 증폭기 디바이스(FHC 회로를 포함하고 있음)로 FHC 데이터를 주기적으로(동기 또는 비동기) 전송해야만 한다.
동적 제어를 제공하여 위하여, 플라이-높이를 조절하기 위한 정보 및/또는 명령들을 포함하는 FHC 데이터는 동작 조건 및 디스크 표면 특성과 같은 인자들에 따라 달라질 수 있다. FHC 루프는, FHC 데이터 수정이 필요한 동작 조건 및 환경 조건과 같은 정보를 감지 및/또는 저장하는 컴포넌트들을 포함한다. 이러한 검출 및 저장 컴포넌트는 FHC 데이터를 헤드 디스크 어셈블리(HDA) 전치 증폭기 회로에 전송하도록 구성된 RW 채널을 포함하는 디스크 드라이브 제어 컴포넌트에 정보를 제공할 수 있다. FHC 데이터를 프로세싱하기 위한 회로를 포함하는 것 외에도, 전치 증폭기는 헤드들과 RW 채널 사이에서 양방향 판독 및 기입 데이터를 전송 및 프로세싱하도록 구성된 컴포넌트들을 포함한다.
그것의 위치 때문에(일반적으로 헤드들 근처의 골조(armature)에 위치함), 전치 증폭기는 제한된 공간적 풋프린트를 갖는다. 전치 증폭기와 RW 채널 사이의 전송 인터페이스들은 일반적으로, FHC 데이터 트래픽을 전달하는 단일 종단 직렬 인터페이스 및 RW 데이터 트래픽을 전달하는 차동(differential) 인터페이스를 포함한다. 가령, 헤드들로부터 전치 증폭기에 의해 수신된 RW 데이터는 매우 낮은 진폭을 가지며, 따라서 노이즈 왜곡에 영향을 받기 쉽다. 필요한 전력을 최소화하는 것 외에도 RW 데이터를 위한 차동 인터페이스는 공통 모드 노이즈 및 방사 노이즈를 포함한 전송 노이즈에 대한 최적의 저항을 제공한다. 전치 증폭기 회로로 FHC 데이터를 전송하는데 사용되는 단일 종단 직렬 인터페이스는 RW 데이터 전송을 방해하는 전송 잡음을 생성할 수 있으며, 따라서 비트 에러율(BER)을 증가시킬 수 있다. 더욱이, FHC 데이터 전송의 주파수는 서보 섹터-기반의 플라이-높이 조절을 채용하는 시스템에서는 더 높을 수 있다.
개요(Overview)
RW 채널(때때로 판독 채널이라고 지칭됨)과 전치 증폭기 사이의 공유된 차동 인터페이스를 구현하기 위한 방법, 시스템, 디바이스 및 컴포넌트들이 본 명세서에 개시된다. RW 채널로부터 전치 증폭기로 FHC 데이터를 전송하기 위해 로직 회로를 포함하는 전송 회로의 다양한 조합들을 사용하여 차동 인터페이스가 구현된다. 본 명세서에서 사용되는 바와 같이, "전치 증폭기" 또는 "전치 증폭기 디바이스"는 일반적으로 하드 디스크 어셈블리(HDA) 내에서 자기 헤드에 근접하게 배치된 하드 디스크 드라이브(HDD)용 다기능 컴포넌트를 지칭한다. 전치 증폭기는 신호 드라이버 및 증폭 컴포넌트들과 함께 디코더 컴포넌트들 및 FH 제어기 컴포넌트들과 같은 다른 컴포넌트들 및 기능들을 포함 및 통합한다. 차동 인터페이스 내에서 또는 이에 부가하여, RW 채널 및 전치 증폭기 내의 코딩된 로직 컴포넌트들은 RW 채널과 전치 증폭기 사이의 RW 데이터 트래픽을 충돌시키거나 방해하지 않고 FHC 데이터를 전송 및 프로세싱하도록 구성된다.
본 개시의 측면은 첨부된 도면을 참조하여 이해될 수 있다.
도 1 은 일부 실시예에 따라 FHC(fly-height control)를 구현하도록 구성된 디스크 드라이브 시스템을 도시한 개념적 부분 블록도이다.
도 2a는 일부 실시예에 따른 RW 채널과 전치 증폭기 사이 FHC 인터페이스를 포함하여, 도 1의 시스템의 컴포넌트들 중 일부를 포함하는 디스크 드라이브 시스템을 도시한 블록도이다.
도 2b는 일부 실시예에 따른 RW 채널과 전치 증폭기 사이 FHC 인터페이스를 도시한 블록도이다.
도 2c는 일부 실시예에 따른 RW 채널과 전치 증폭기 사이 FHC 인터페이스를 도시한 블록도이다.
도 3은 일부 실시예에 따른 차동 인터페이스를 통한 각각의 FHC 데이터 전송과 RW 데이터 전송을 예시한 신호 타이밍도이다.
도 4a는 일부 실시예에 따라 RW 채널로부터 전치 증폭기로 FHC 데이터를 전송하기 위한 공유 차동 인터페이스를 사용을 포함하여, RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도이다.
도 4b는 일부 실시예에 따른 FHC 데이터 전송 싸이클을 나타내는 신호 타이밍도이다.
도 5a는 일부 실시예에 따라 RW 채널로부터 전치 증폭기로 FHC 데이터를 전송하기 위한 공유 차동 인터페이스를 사용을 포함하여, RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도이다.
도 5b는 일부 실시예에 따른 FHC 데이터 전송 싸이클을 나타내는 신호 타이밍도이다.
도 6a는 일부 실시예에 따라 RW 채널로부터 전치 증폭기로 섹터 데이터를 전송하기 위한 공유 차동 인터페이스를 사용을 포함하여, RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도이다.
도 6b는 일부 실시예에 따른 FHC 데이터 전송을 따른 차동 인터페이스를 사용하여 섹터의 데이터 전송 싸이클을 예시하는 신호 타이밍도이다.
서술(Description)
다음의 설명은 본 개시의 양상들을 구현하는 예시적인 시스템, 방법, 기법 및, 프로그램 흐름들은 포함한다. 하지만, 다음을 유의해야 하는바, 본 개시는 이러한 특정 세부 사항 중 일부가 없이도 실시될 수 있다. 일부 경우에, 설명을 모호하게하지 않기 위하여, 공지된 명령 인스턴스들, 프로토콜들, 구조들 및 기법들은 상세하게 예시되지 않았다.
일부 실시예에서, 차동 인터페이스(DI)는 RW 채널과 전치 증폭기 사이의 하나 이상의 차동 인터페이스(DI) 포트들을 포함한다. 각각의 DI 포트는 상보적 신호 쌍들을 전송 및/또는 수신하기 위한 차동 시그널링 회로를 포함한다. FHC 싸이클 동안, FHC 데이터는 차동 인터페이스를 사용하여 RW 채널로부터 전치 증폭기로 전송되며, 이는 RW 싸이클 동안 RW 채널과 전치 증폭기 사이에서 RW 데이터를 전송하는데 사용된다. 일부 실시예에서, 시스템은 차동 인터페이스를 포함하며, 차동 인터페이스는2 개의 DI 포트를 포함하고, 서보 게이트 천이들(servo gate transitions)에 의해서 RW 데이터 싸이클들로부터 분리된 FHC 싸이클들을 구현하기 위한 지원 로직을 포함한다. 서보 게이트 천이는 FHC 싸이클이 실행되는 동안 RW 데이터 모드를 FHC 모드와 분리하는데 사용된다. FHC 싸이클 동안, RW 채널은 하나의 DI 포트를 사용하여 FHC 데이터를 전송하고 그리고 다른 하나의 DI 포트를 사용하여 RW 채널로부터 전치 증폭기로 클록 신호를 동시에 전송한다. 전치 증폭기는 클록 신호를 사용하여 FHC 데이터를 디코딩하도록 구성된 디코더를 포함한다.
일부 실시예에서, 서보 게이트 천이가 이용되어 FHC 싸이클로부터 RW 싸이클들을 분리시키며, DI 포트는 시작 비트를 포함하는 FHC 데이터 스트림을 전송하는데 이용된다. 전치 증폭기 회로는 FHC 데이터 스트림에서 FHC 데이터에 선행하는 시작 비트를 검출하도록 구성된 컴포넌트들을 포함한다. 전치 증폭기는 내부 프리앰프 클록 신호에 기초하여 시작 비트의 인터벌을 측정하고, 측정된 인터벌에 기초하여 FHC 클록을 생성하도록 구성된다. 또한, 전치 증폭기 회로는 생성된 FHC 클록 신호를 사용하여 FHC 데이터를 디코딩하도록 구성된 디코더를 포함한다.
일부 실시예에서, FHC 데이터는 서보 섹터 정보에 의존할 수 있으며, FHC 싸이클들은 RW 시크 인터벌(RW seek intervals)을 사용하여 RW 싸이클들로부터 분리된다. 시크 동작(seek operation) 동안, RW 채널은 타겟 트랙에 대한 모든 섹터들의 FHC 데이터를 전치 증폭기로 전송한다. 전치 증폭기는 FHC 데이터가 대응하는 섹터에 기초하여 액세스될 수 있는 방식으로 FHC 데이터를 내부 레지스터들에 저장한다. 서보 섹터의 각각의 검출에 대해, RW 채널은 DI 포트를 통해 전치 증폭기에 섹터 펄스를 전송한다. 전치 증폭기는 각 섹터 펄스에 대한 카운터를 증분시키고 그리고 전체 회전 서보 인덱스 펄스(full revolution servo index pulse)를 RW 채널로부터 수신함에 응답하여 카운터를 클리어(clearing)함으로써, 섹터 ID를 추적하기 위해 카운터를 증분시킨다. 시크 동작에 후속하여, 탐색 동작에 이어, 전치 증폭기는 카운터 값에 대응하는 섹터에 대한 FHC 데이터에 기초하여 플라이-높이를 제어한다.
예시적인 일례들
도 1은 본 발명의 일부 실시예에 따라 플라이-높이 제어를 구현하도록 구성된 디스크 드라이브 시스템(100)의 일부분을 도시한 개념적 부분 블록도이다. 디스크 드라이브 시스템(100)은 자기적으로 저장된 데이터를 판독/기입하도록 구성된 전자기계적 컴포넌트를 포함하는 헤드 디스크 어셈블리(HDA)(102)를 포함한다. HDA(102)는 강자성 표면들(일면 또는 양면)을 갖고 스핀들 모터(115)의 제어 하에서 회전하는 디스크(106)와 같은 하나 이상의 자기 디스크를 포함한다. 데이터는, 섹터를 기본 저장 단위로 사용하고, 완전한 원을 형성하는 섹터들의 세트를 포함하는 트랙을 이용하여 디스크(106)에 저장될 수 있다.
HDA(102)는 또한, 헤드 어셈블리(118)(때때로 헤드 짐발 어셈블리라고 지칭됨)와 같은 하나 이상의 RW 헤드 어셈블리들을 포함하는바, 헤드 어셈블리(118)는 슬라이더(110) 및 액추에이터 암(108)의 단부에 부착된 하나 이상의 판독/기입(RW) 헤드들(112)을 포함한다. 설명의 명확성을 위해 단일 헤드 어셈블리(118)가 도시되어 있지만, 일반적으로는 다수 개의 이러한 헤드 어셈블리들이 하나 이상의 액추에이터 암의 단부에서 헤드 스택 어셈블리로서 구성된다. 이러한 구성에서, RW 헤드들은 다수의 디스크 플래터들(platters) 사이에서 인터리빙된 방식으로 HSA 내에 배치된다.
판독 및 기입 동작들을 구현하기 위하여, 헤드 어셈블리(118)는 액추에이터 암(108) 및 보이스 코일 모터(VCM)(114)를 포함하는 전자기계적 액추에이터에 의해 이동이 가능하다. 판독/기입 시크(seek) 인터벌 동안, VCM(114)은 디스크(106)의 표면 위의 특정 방사상 위치에 헤드 어셈블리(118)를 위치시키기 위해 액추에이터 암(108)을 회전시켜, RW 헤드들(112)과의 자기장 상호 작용을 통해 판독되거나 기입될 특정 트랙에 액세스한다. 도 1에서 단일 블록으로서 도시된 바와 같이, RW 헤드들(112)은 도 1은 슬라이더(110)의 후방 에지(trailing edge)에 또는 그 근방에 배치된 적어도 하나의 판독 헤드와 적어도 하나의 기입 헤드의 조합을 나타낸다.
RW 헤드(112)를 구비한 판독 헤드 컴포넌트는 자기저항성(magnetoresistive: MR) 또는 거대 자기저항성(giant magnetoresistive material :GMR) 물질을 포함할 수 있다. 예를 들어, GMR 판독 소자는 인가된 자기장의 극성에 따라 변하는 저항값을 갖는 비교적 소프트한 자성 물질의 스트라이프일 수 있다. 추가적으로 또는 대안적으로, 하나 이상의 판독 헤드들은 인가된 자기장에 의해 소자에 전류가 유도되는 유도성 소자를 포함할 수 있다. RW 헤드(112)를 구비한 기입 헤드 컴포넌트는 생성된 자기장을 디스크(106)의 표면쪽으로 지향시키기 위해 슬라이더(110)의 바닥부쪽으로 향하는 갭을 갖는 유도성 소자를 포함할 수 있다.
HDA(102)는 또한, RW 헤드들(112)과 RW 채널(122) 사이에 배치된 전치 증폭기(120)를 더 포함하며, 이는 도 2에 보다 상세하게 도시되는 전체 디스크 제어 시스템의 일부를 형성한다. 전치 증폭기(120)는 신호 경로(121)를 통해 헤드 어셈블리(118)와 통신가능하게 결합되어, 헤드 어셈블리(118)와 전치 증폭기(120) 사이의 저 진폭 아날로그 신호들을 포함하는, 신호들의 2개의 방식(two-way) 전송을 가능케한다. 예를 들어, 데이터 및 명령 신호들은 전치 증폭기(120)에 의해 헤드 어셈블리(118) 내의 컴포넌트들로 전송될 수 있으며 그리고 리드백 신호들(readback signals)은 헤드 어셈블리(118) 내의 컴포넌트들로부터 전치 증폭기(120)로 전송될 수 있다. 전치 증폭기(120)는 헤드 어셈블리(118)로부터의 상대적으로 잡음이 있는 신호를 최소 잡음 및 다른 왜곡이 있는 신호로 전송하도록 구성된 증폭 및 다른 기능적 컴포넌트들을 포함한다. 이를 위해, 전치 증폭기(120)는 헤드 어셈블리(118)로부터의 판독 신호를 증폭하고, 증폭된 신호를 RW 채널(122)로 구동하도록 구성된다. 전치 증폭기(120)는 또한 차동 인터페이스(125)를 통해 수신된 기입 신호를 RW 채널(122)로부터 헤드 어셈블리(118)로 구동하도록 구성된다.
전치 증폭기(120)는 공유된 차동 인터페이스(125)를 통해 RW 채널(122)과 통신가능하게 결합되며, 공유된 차동 인터페이스(125)는 전치 증폭기(120) 및 RW 채널(122) 각각 내에서 차동 시그널링 컴포넌트들을 포함한다. 차동 인터페이스(125)는 포지티브 이미터 결합 로직(positive emitter-coupled logic: PECL)또는 저전압 PECL 드라이버와 같은 차동 신호 드라이버를 포함할 수 있다. PECL 드라이버 또는 다른 유형의 차동 시그널링 회로를 포함하도록 구성되어 있는지에 상관없이, 차동 인터페이스(125)는 상보적 신호들의 쌍을 운반하는 신호 라인들의 하나 이상의 쌍을 사용하여 정보를 전송하도록 구성된다. 소스와 수신기 사이의 균형잡힌 임피던스 매칭을 통해, 외부 방사 노이즈는 상보적 신호들 둘다에 실질적으로 동일하게 영향을 미친다. 차동 인터페이스(125)는, 수신기가 상보적 신호 라인들 사이의 차이를 검출하기 때문에, 단일 종단(single-ended) 인터페이스(하나의 신호 라인 및 하나의 기준 라인) 보다 방사 잡음에 더 강하다.
일부 실시예에서, 차동 인터페이스(125)는, RW 채널과 전치 증폭기(120) 사이에서 RW 데이터 및 FHC 데이터 둘다의 전송을 위해 이용된다. 전치 증폭기(120)에 대한 최소화된 공간적 풋프린트를 유지하기 위해, 차동 인터페이스(125)는 FHC 시그널링과 RW 데이터 시그널링 싸이클을 조정하도록 구성된 전치 증폭기(120)와 RW 채널(122) 사이 및 그 내부의 컴포넌트들을 포함하는 공유된 인터페이스이다.
어셈블리 헤드(118)에 대한 플라이-높이 제어는 RW 채널(122)로부터 전치 증폭기(120)로 전송되는 FHC 신호들에 의해 결정된다. 신호 증폭 컴포넌트들 이외에도, 전치 증폭기(120)는 RW 채널(112)로부터의 FHC 데이터를 디코딩하고, 대응하는 FHC 신호를 헤드 어셈블리(118)로 전송하도록 구성된 FHC 회로를 포함한다. 예를 들어, 디스크 드라이브 시스템(100)은 히터 소자가 헤드 어셈블리(118)에 포함되는 열적 플라이-높이 제어(TFC)를 이용할 수 있다. 히터 소자는 카본 바디 저항 또는 RW 헤드(112)에 근접하여 위치된 다른 저항성 히터 소자와 같은 저항일 수 있다. RW 헤드의 플라이-높이 제어는, 히터 소자를 통해 흐르는 전류를 제어함으로써 제어될 수 있다.
헤드 어셈블리(118)와 디스크 표면(106) 사이의 에어-베어링 상에서 호버링하므로, 플라이-높이는 헤드 어셈블리(118)의 공기역학적 작용에 의해 직접적으로 결정된다. 헤드 어셈블리(118) 내의 슬라이더(110)는 형상 및 사이즈에 있어서 공기역학적 날개형 방식으로 구성된 절연 물질 몸체를 포함할 수 있으며 이는 디스크(106)의 표면 위의 소정 거리에서 RW 헤드(112)를 운반한다. 플라이-높이로 지칭되는 상기 거리는 RW 헤드(112)와 디스크(106)사이에 형성된 에어-베어링의 두께에 의해 결정된다. 헤드 어셈블리(118)에 대한 전형적인 플라이-높이는 나노미터들의 범위 내에 있을 수 있다.
비트 에러율(BER) 등의 관점에서 바라본 판독 및 기입 동작의 성능은, 특정 디스크 위치에서의 면적 데이터 밀도 및 플라이-높이에 반비례하게 변하는 RW 헤드(118)와 디스크(116) 사이의 자기장 세기를 포함하는 여러 인자들에 의해 크게 영향을 받을 수 있다. 다른 성능 인자들은 저 진폭 RW 데이터 신호를 왜곡할 수 있는 전치 증폭기(120) 내의 저 진폭 신호들과의 간섭과 같은 신호 간섭들을 포함할 수 있다.
디스크 드라이브 시스템(100)은 BER 성능을 향상시키는 방식으로 차동 인터페이스(125)를 구현하기 위한 가령, HDA(102) 및 RW 채널(122) 내의 컴포넌트들을 포함할 수 있다. 차동 인터페이스(125)는 도 2-6을 참조하여 더 상세히 도시 및 설명되는 FHC 인터페이스에 포함될 수 있다. FHC 인터페이스는, RW 데이터 모드와 FHC 싸이클이 실행되는 서보 판독 모드/FHC 모드 사이에서 RW 채널(122) 및 전치 증폭기(120)를 스위칭하는 서보 게이트 신호(서보 게이트)에 기초하여 차동 인터페이스(125)를 통해 FHC 데이터를 전송하도록 구성될 수 있다. FHC 데이터 전송을 위해 2개의 차동 인터페이스(DI) 포트들이 사용되는데, 하나는 FHC 데이터를 전송하기 위한 것이고 다른 하나는 FHC 데이터를 디코딩하기 위해 전치 증폭기(120)의 디코딩 로직에 의해 사용되는 동기화 클록을 전송하기 위한 것이다.
일부 실시예에서, FHC 인터페이스는 차동 인터페이스(125) 내의 단일 DI 포트를 사용하여, RW 데이터 모드들 및 FHC 싸이클들이 실행되는 FHC 모드들 사이를 스위칭하기 위해 사용되는 서보 게이트를 이용하여 FHC 데이터를 송신한다. FHC 싸이클 동안, 시작 비트는 단일 DI 포트를 통해 FHC 데이터를 리드하고, 그리고 그것의 인터벌은 FHC 데이터를 디코딩하도록 전치 증폭기 디코딩 로직에 의해 사용될 전치 증폭기(120) 내의 FHC 클록 신호를 생성하도록 측정된다. 일부 실시예들에서, 타겟 트랙 내의 섹터들에 대한 FHC 데이터는 RW 동작의 시크 인터벌 동안 차동 인터페이스(125) 또는 다른 인터페이스를 통해 전송될 수 있다. FHC 데이터는 전치 증폭기 내에 기록될 수 있고 그리고 서보 포트 번호를 추적하고 섹터 특정 FHC를 제공하기 위해 대응하는 FHC 데이터에 액세스하는 DI 포트를 사용함에 의해 RW 동작 동안 내부적으로 액세스될 수 있다.
도 2a는 일부 실시예에 따라 RW 채널과 전치 증폭기 사이의 차동 시그널링 FHC 인터페이스를 포함하여 도 1에 도시된 시스템의 컴포넌트들 중 일부를 포함하는 하드 디스크 드라이브(HDD) 시스템(200)을 도시한 블록도이다. HDD 시스템(200)은 호스트 시스템(204) 및 HDA(102)에 연결된 HDD 인쇄 회로 기판(PCB)(202)을 포함한다. HDD PCB(202)는 디스크(106)의 섹터들로부터 판독/기입하도록 구성된 전자 컴포넌트들 및 로직 컴포넌트들을 포함한다. HDA(102)는 디스크(106) 및 액츄에이터 암(108)의 말단부에 배치된 헤드 어셈블리(118)로서 표현된 판독/기입 디바이스를 포함한다. 또한, HDA(102)는 디스크(106)를 회전시키는 스핀들 모터(115) 및 액추에이터 암(108)을 작동시키는 VCM(114)을 포함한다.
하드 디스크 컨트롤러(HDC)(226)는 HDA 동작의 중앙 제어를 제공한다. 예를 들어, HDC(226)는 명령들을 생성하고 상기 명령들은 스핀들 드라이버(227)를 통해 스핀들 모터(115)의 속도를 제어하고 VCM 드라이버(229)를 통해 VCM(114)의 움직임을 제어하는 서보 컨트롤러(228)에 의해 구현된다. HDA(102)의 제어 컴포넌트에 부가하여 그리고 그 일부로서, HDC(226)는 I/O 인터페이스(230)를 통해 호스트 시스템(204)과 같은 외부 데이터 처리 시스템과 통신하도록 구성된다. I/O 인터페이스 230호스트 시스템(204)의 I/O 어댑터(도시되지 않음)와 통신가능하게 연결될 수 있다. 호스트 시스템(204)은 컴퓨터, 멀티미디어 디바이스, 모바일 컴퓨팅 디바이스 등을 포함할 수 있다.
또한, HDC(226)는 데이터 판독/기입 동작을 구현하도록 RW 채널(122)에 제어 입력을 제공하도록 구성된다. RW 채널(122)은 HDD PCB(202)상에 설치된 시스템-온-칩(System-on-Chip: SoC)의 컴포넌트들로서 구현될 수 있고, HDA(102) 내의 전치 증폭기(120)로부터/로 수신 및 전송되는 데이터를 프로세싱하도록 구성된다. 전치 증폭기(120)는 판독 동작 동안 헤드 어셈블리(118)에 의해 생성된 신호를 증폭시키고, 기입 동작 동안 헤드 어셈블리(118)에 기입 데이터 신호를 제공한다. 또한, 전치 증폭기(120)는 FHC 데이터에 기초하여 헤드 어셈블리(118) 내에서 RW 헤드의 플라이-높이를 제어하기 위한 제어 신호를 생성하도록 구성된 플라이-높이(FH) 제어기(211)를 더 포함한다. 도 2a에 명시적으로 도시되지는 않았지만, 전치 증폭기(120)는 전형적으로 RW 레지스터와 같은 다른 컴포넌트들 및 디지털 및 아날로그 신호 프로세서를 포함하는 프로세싱 요소들을 포함한다. 설명을 위한 명료성을 유지하기 위해 도시되지 않은 추가 컴포넌트들은 헤드 어셈블리(118)로부터/로 데이터를 판독/기입하고, 서보 제어 신호를 헤드 어셈블리(118)에 전달하는 것과 같은 전치 증폭기 기능들을 구현하도록 구성된다.
FH 제어기(211)는 디코더(210)로부터 수신된 명령들을 포함하는 FHC 데이터에 기초하여 제어 신호들을 생성한다. 디코더(210)는 차동 인터페이스(125) 내의 차동 시그널링 컴포넌트들로부터 수신된 디지털 신호를 디코딩하도록 프로그래밍되거나 달리 구성된다. 도 2a에서, 차동 인터페이스(125)는 RW 채널(122), 전치 증폭기(120) 및 대응하는 차동 출력 및 입력 포트 사이의 신호 라인에서 차동 시그널링 컴포넌트를 포함하는 것으로 도시되어 있다. 차동 시그널링 컴포넌트는 DI 포트(206)및 DI 포트(208)를 포함하며, 여기서 DI 포트(206) 및 DI 포트(208)는 차동 인터페이스(125)의 일부를 형성한다. DI 포트(206)는 RW 채널(122) 내의 차동 드라이버(212) 및 전치 증폭기(120) 내의 차동 드라이버(216)를 포함한다. DI 포트(208)는 RW 채널(122) 내의 차동 드라이버(218) 및 전치 증폭기(120) 내의 차동 드라이버(222)를 포함한다. 차동 드라이버들(212, 216, 218, 222)은, 상보적 신호 쌍 입력들을 수신하고 상보적 신호 쌍 출력들을 구동하도록 구성된 PECL 드라이버들을 포함할 수 있다.
DI 포트(206)는 기입 포트이며, 데이터 기입 동작 동안 상보적 기입 입력 쌍과 WDX 및 WDY를 수신한다. DI 포트(208)는 판독 포트이며, 데이터 판독 동작 동안 상보적인 판독 출력 쌍 RDX 및 RDY를 구동한다. FHC 싸이클 동안, DI 포트들(206 및 208)은 각각 FHC 데이터 및 FHC 데이터를 디코딩 혹은 달리 프로세싱하기 위한 다른 신호들을 RW 채널(122)로부터 전치 증폭기(120)로 전송하도록 구성된다. 차동 인터페이스(125)는 FHC 인터페이스에 포함되며, FHC 인터페이스는 헤드 어셈블리(118)에 대한 FHC 데이터 전송 및 FHC 구현을 함께 수행하는 가령, 디코더(210) 및 FH 제어기(211)와 같은 다른 컴포넌트를 포함할 수 있다. 또한, 차동 인터페이스(125)는 RW 채널(122)로부터 전치 증폭기(120)로의 제어 입력을 포함하는 모드 핀 입력(224)을 더 포함한다. 모드 입력(124)을 토글링하면, 전치 증폭기(120)의 동작 모드가 FHC 모드와 RW 데이터 모드 사이에서 스위칭된다.
FHC 인터페이스는 또한, FHC 싸이클 뿐만 아니라 RW 데이터 동작들 대한 공유된 인터페이스를 형성하도록 예컨대, 차동 인터페이스(125)와 같은 다른 FHC 컴포넌트들을 선택적으로 활성화시키기 위한 모드 신호 입력들 및 컴포넌트들을 포함할 수 있다. HDC로부터 RW 채널(122)에 의해 수신된 서보 게이트 신호와 같은 동작 모드 제어 신호는, RW 데이터 동작에 영향을 미치지 않는 윈도우 동안 FHC 데이터를 전송하고 신호를 지원하는데 이용될 수 있다.
RW 동작은 서보 정보가 RW 동작을 위해 전송되는 서보 페이즈 및 판독 혹은 기입 데이터 전달 페이즈를 포함한다. 초기에, HDC(226)는 전치 증폭기(120)로의 서보 게이트 신호 입력을 토글링하여 서보 모드를 개시한다. 토글링된 서보 게이트 신호를 검출함에 응답하여, RW 채널(122)은 전치 증폭기 모드 핀(224) 상의 모드 신호를 토글링하여 서보 모드 동안 수행될 FHC 싸이클을 활성화시킨다. FHC 싸이클 동안, FHC 데이터(312)가 DI 포트(206)를 통해 전송되고, 이와 동시에 클록 신호(316)가 DI 포트(208)를 통해 전송된다. 디코더(210)는 클록 신호(316)를 이용하여 FHC 데이터(312)를 디코딩한다. 디코딩된 데이터는 헤드 어셈블리(118) 내에서 RW 헤드의 플라이-높이를 조정하기 위해 FH 제어기(211)에 의해 명령으로서 구현된다. 서보 모드/FHC 싸이클 페이즈는 RW 데이터 전송을 시작하도록 서보 게이트(310)를 토글링함으로써 종료된다. RW 채널(122)은 RW 데이터(306)가 전송되는 동안 전치 증폭기 동작을 데이터 모드로 전환하기 위해 신호(320)를 토글링함으로써 응답한다.
도 2A를 참조하여 도시 및 설명된 FHC 인터페이스의 구성 및 동작은 FHC 싸이클들 동안 데이터를 전송하기 위해 적어도 2 개의 DI 포트들이 이용가능할 때 활용될 수 있다. 도 2B 및 도 2C는 FHC 싸이클들 동안 단일 DI 포트를 이용하는 FHC 인터페이스들을 도시한다. 도 2B는 일부 실시예에 따른 RW 채널(242)과 전치 증폭기(244)사이의 FHC 인터페이스를 도시하는 블록도이다. FHC 인터페이스는 DI 포트(246) 및 모드 핀 입력(258)을 포함하는 차동 인터페이스(250)를 포함한다. DI 포트(246)는 RW 채널(242)은 RW 채널(242) 내의 차동 드라이버(248) 및 전치 증폭기(244) 내의 차동 드라이버(252)를 포함한다. 도시된 실시예에서, DI 포트(246)는 데이터 기입 동작 동안 상보적인 쓰기 입력 쌍(WDX 및 WDY)을 수신하는 기입 포트이다.
FHC 인터페이스는 FHC 싸이클 동안 FHC 데이터가 전송되는 FHC 모드와 RW 데이터가 전송되는 데이터 모드 사이에서 스위칭하기 위하여 서보 게이트들을 이용하도록 구성된다. 또한, FHC 인터페이스는 FHC 데이터와 함께 완전 동기화된 클록 신호를 전송할 필요가 없도록, FHC 데이터 스트림에서 전송되는 시작 비트에서 클록 정보를 인코딩하도록 구성될 수 있다. 서보 게이트 신호에 응답하여, RW 채널(242)은 모드 핀(258) 상의 모드 신호를 토글링하여 FHC 싸이클 모드를 활성화시킨다. FHC 싸이클 모드 동안, FHC 데이터는 DI 포트(246)를 통해 전송된다. 시작 비트는 FHC 데이터 스트림에 포함되며, 이는 FHC 데이터 보다 앞서며 특정 인터벌을 갖는다.
전치 증폭기(244)는 디코더(245)를 포함하며, 디코더(245)는 FHC 데이터를 디코딩 것 이외에도, 시작 비트로부터 데이터 레이트 정보를 검출 및 디코딩하도록 구성된다. 시작 비트를 검출하는 것에 응답하여, 디코더는 카운터(256) 및 내부 클록(254)에 액세스하여, 카운터(256) 및 클록(254)에 의해 측정된 바와 같은 시작 비트의 인터벌에 기초하여 데이터 레이트를 결정한다. 카운터(256) 및 클록(254)은 데이터 레이트에 기초하여 설정된 주기를 갖는 클록 신호(257)를 생성하는 클록 생성기로서 구성될 수 있다. 클록 신호(257)는 FHC 데이터를 디코딩하기 위해 디코더(245)에 의해 수신 및 이용된다. 디코딩된 데이터는 헤드 어셈블리 내에서 RW 헤드의 플라이-높이를 조정하기 위해 FH 제어기(255)에 의해 명령으로서 구현된다. 서보 모드/FHC 싸이클 모드 페이즈는 RW 데이터 전송을 시작하도록 RW 채널(242) 내에서 서보 게이트를 토글링함으로써 종료된다. RW 채널(242)은 RW 데이터가 전송되는 데이터 모드로 전치 증폭기 동작을 스위칭하기 위해 모드 핀 입력(258)을 토글링함으로써 이에 응답한다.
도 2C는 일부 실시예에 따른 RW 채널(262)과 전치 증폭기(264) 사이의 FHC 인터페이스를 도시한 블록도이다. FHC 인터페이스는 DI 포트(266) 및 모드 핀 입력(273)을 포함하는 차동 인터페이스(270)를 포함한다. DI 포트(266)는 RW 채널(262) 내의 차동 드라이버(268) 및 전치 증폭기(264) 내의 차동 드라이버(272)를 포함한다. 도시된 실시예에서, DI 포트(266)는 기입 포트이며, 데이터 기입 동작 동안 상보적인 기입 입력 쌍(WDX 및 WDY)을 수신한다.
FHC 인터페이스는 FHC 싸이클과 데이터 모드 사이에서 스위칭하기 위해 데이터 시크 인터벌(data seek interval)과 데이터 전송 인터벌 사이의 천이(transition)를 활용하도록 구성된다. 시크 인터벌의 시작은 예컨대 데이터 액세스(판독/기록)또는 HDC로부터의 드라이브 선택 등을 검출함으로써 RW 채널(262)에 통신될 수 있다. 시크 인터벌을 검출하는 것에 응답하여, RW 채널(262)은 타겟 트랙과 함께 섹터들에 대한 FHC 데이터를 전치 증폭기(264)로 전송한다. 시크 인터벌 동안, 섹터별(per-sector) FHC 데이터는 DI 포트(266) 또는 다른 DI 포트를 통해 전송될 수 있다. FHC 데이터는 디코더(278)에 의해 디코딩되고 그리고 전치증폭기 레지스터들(276)의 세트 내의 각각의 섹터와 관련하여 저장된다. 일부 실시예들에서, FHC 데이터는 각각의 섹터와 관련하여 저장될 수 있는바, 초기 섹터에서 시작하여 링크된 리스트에서 최종 섹터로 끝나는 순서대로 각각의 섹터별 FHC 데이터를 전치 증폭기 레지스터들(276) 내에 저장함으로써 각각의 섹터와 관련하여 저장될 수 있다.
전치 증폭기(264) 내에 국부적으로 저장되어 있는 트랙에 대한 섹터별 FHC 데이터를 이용하여, FH 제어기(279)는, 시크 인터벌의 종료와 함께 시작되어 데이터 전송 인터벌로 천이하는 FHC 싸이클 동안, 섹터당 FHC 데이터를 검색함으로써 FHC 를 구현할 수 있다. 데이터 전송 인터벌 동안, FHC 싸이클은 서보 인덱스 펄스 및 중간 섹터 펄스에 기초하여 트랙을 따른 RW 헤드의 섹터별 포지셔닝을 추적하는 것을 수반한다. 일부 실시예에서, 카운터(275)는 DI 포트(266)를 통해 RW 채널(262)로부터 전치 증폭기(264)로 전송되는 섹터 펄스들의 개수를 카운트함으로써 다음에 액세스될 섹터 ID를 추적한다. FH 제어기(279)는 카운터(275) 내의 현재 카운트에 기초하여 다음에 다가오는 섹터를 결정할 수 있으며 그리고 카운트 섹터 식별자를 사용하여 전치 증폭기 레지스터(276)로부터의 상기 섹터에 대응하는 FHC 데이터를 액세스 및 이용할 수 있다. 카운터(275) 내의 카운트는 모드 핀 입력(273)에서 전치 증폭기에 의해 수신된 인덱스 펄스 신호에 의해 매번의 전체 디스크 회전마다 리셋된다. 전술한 방식에서는, FHC 데이터를 전치 증폭기(264)로 전송할 필요없이, 섹터마다 RW 헤드들의 플라이-높이를 조정하도록, FHC 데이터는 FH 제어기(279)에 의해 명령들로서 구현된다.
도 3은 일부 실시예에 따라 2개의 DI 포트들을 포함하는 차동 인터페이스를 통한 각각의 FHC 데이터 전송 RW 및 데이터 전송을 도시한 신호 타이밍도이다. 타이밍도는 DI 포트(302)를 통한 데이터 전송을 도시하는바, 이는 RW 동작을 통한 사용자 데이터(306)가 후속되는 서보 정보(304)를 포함한다. HDC-생성 서보 게이트 신호(310)가 토글링되어, RW 동작을 위해 서보 데이터가 전송되는 서보 데이터 모드와 RW 동작의 판독 또는 기입 페이즈 사이에서 스위칭한다. 초기에, 서보 모드를 활성화하기 위해 서보 게이트(310)가 토글링되고, 이에 응답하여, FHC 싸이클 모드를 활성화시키기 위해 모드 신호(320)가 전치 증폭기 모드 핀(326)에서 토글링된다. 모드 신호(320)는 전치 증폭기의 동작 모드를 RW 모드와 FHC 싸이클 모드 사이에서 스위칭하는 모드 핀 입력 신호이다. FHC 싸이클 동안, FHC 데이터(312)는 DI 포트(322)를 통해 전송되고, 이와 동시에 클록 신호(316)는 DI 포트(324)를 통해 전송된다. FHC 데이터(312)는 RW 헤드의 플라이-높이를 제어하기 위한 정보 및/또는 명령들을 포함하고, 클록 신호(316)는 FHC 데이터(312)를 디코딩하는데 이용되는 클록 신호이다. 서보 모드/FHC 싸이클 페이즈는 사용자 데이터(306)의 전송을 개시하기 위해 서보 게이트(310)를 토글링함에 의해서 종료되며 그리고 이에 응답하여, 모드 신호(320)가 토글링되어 사용자 데이터(306)가 전송되는 RW 모드로 전치 증폭기 동작이 스위칭된다.
도 4a는 RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도로서, 각각의 DI 포트를 통해 타이밍 클록 신호와 동시에 FHC 데이터를 전송하는 것을 포함한다. 도 4b는 도 4a에 도시된 프로세스에 의해 구현되는 FHC 데이터 전송 싸이클을 예시하는 신호 타이밍도이다. 도 4a 및 도 4b를 참조하여 도시 및 설명된 동작들 및 기능들은 도 2a 및 도 3을 참조하여 도시 및 설명된 것과 같은 RW 채널 컴포넌트들 및 전치 증폭기 컴포넌트들에 의해 구현될 수 있다. 프로세스는 블록(402)에서 시작하며, 위치 에러의 서보 계산을 포함하는 서보 정보 프로세싱 인터벌의 말미에서 RW 채널 레지스터 내의 하나 이상의 FHC 값들을 RW 채널이 세팅하는 것을 포함한다. RW 채널은 서보 게이트 입력을 모니터링하고(블록 404), 다음 서보 게이트 신호를 검출하는 것에 응답하여, 전치 증폭기 내의 모드 핀을 통해 모드 신호 입력을 토글링한다(블록 406). 모드 입력 핀(420)에 인가된 예시적인 토글 모드 신호(422)가 도 4b에 도시되어 있다. 토글링된 모드 신호는 RW 채널로부터 전치 증폭기로 DI 포트 전송을 활성화시킴으로써, FHC 싸이클을 나타내고 활성화한다.
블록(408)에서, RW 채널은 하나의 DI 포트를 통한 FHC 데이터의 전송 및 다른 하나의 DI 포트를 통한 동기화 클록 신호의 전송을 동시에 실행한다. 도 4b는 모드 신호 인터벌 동안, DI 포트(428)를 통해 전송되는 클록 신호(430) 및 이와 동시에 DI 포트(424)를 통해 전송되는 예시적인 FHC 데이터 신호(426)를 도시한다. 블록(410)에서, 전치 증폭기는 전송된 클록 신호를 사용하여 FHC 데이터를 디코딩한다. FH 제어기는 동일한 집적 회로 컴포넌트 상에 공존하거나 전치 증폭기와 통신가능하게 결합될 수 있다. 블록(412)에서, 플라이-높이 제어기는 열적 플라이-높이 제어를 사용하는 헤드 어셈블리 내의 히터 소자로의 전류 레벨을 변화시킴으로써, 디코딩된 FHC 데이터를 구현한다. 블록(414)에서 디스크 드라이브 시스템이 비활성화될 때까지 제어는 블록(402)으로 돌아간다.
도 5a는 일부 실시예에 따라 RW 채널로부터 전치 증폭기로 FHC 데이터를 전송하는 공유된 차동 인터페이스를 사용하는 것을 포함하는, RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도이다. 도 5b는 도 5a에 도시된 프로세스에 의해 구현되는 FHC 데이터 전송 싸이클을 나타내는 신호 타이밍도 이다. 도 5a 및 도 5b를 참조하여 도시 및 설명된 동작들 및 기능들은 도 2a 및 도 2b를 참조하여 도시 및 설명된 것과 같은 RW 채널 컴포넌트들 및 전치 증폭기 컴포넌트들에 의해 구현될 수 있다.
프로세스는 블록(502)에서 시작하며, 블록(502)에서는 위치 에러의 서보 계산을 포함하는 서보 정보 프로세싱 인터벌의 말미에서 RW 채널 레지스터 내의 하나 이상의 FHC 값들을 RW 채널이 세팅하는 것을 포함한다. 블록(504)에서, RW 채널은 FHC 데이터 전송에 포함될 시작 비트에 대한 인터벌을 결정한다. 일부 실시예들에서, 시작 비트 인터벌은 FHC 데이터의 데이터 레이트에 기초하여 결정된다. RW 채널은 서보 게이트 입력을 모니터링하고(블록 506), 다음 서보 게이트 신호를 검출하는 것에 응답하여, RW 채널은 전치 증폭기 내의 모드 핀을 통해 모드 신호 입력을 토글링한다(블록 508). 모드 입력 핀(530)에 인가된 토글링된 모드 신호(532)의 일례가 도 5b에 도시되어 있다. 토글링된 모드 신호는 RW 채널로부터 전치 증폭기로의 DI 포트 전송을 활성화함으로써, FHC 싸이클을 나타내고 활성화한다.
프로세스 블록(510)으로 계속 진행하며, 블록(510)에서 RW 채널은 DI 포트를 통해 시작 비트와 FHC 데이터를 전송한다. 도 5b는 모드 신호 인터벌에 걸쳐 DI 포트(534)를 통해 전송되는 선행(leading) 시작 비트(533) 및 FHC 데이터 신호(536)를 포함하는 예시적인 FHC 데이터 전송 시퀀스를 도시한다. 시작 비트를 검출하는 것에 응답하여(블록 512), 전치 증폭기는 내부 클록 및 카운터 컴포넌트들이 시작 비트로부터 FHC 데이터 레이트 정보를 디코딩하기 위해 이용되는 수퍼 블록(514)에서 시작 비트 프로세싱 싸이클을 실행한다. 블록(516)에서, 전치 증폭기 내의 카운터는 시작 비트의 검출시에 활성화되고, 내부 클록 펄스에 대응하는 각각의 카운트 증분과 함께 카운트 시퀀스를 실행한다. 도 5b는 내부 클록 펄스(540)에 기초하여 시작 비트 인터벌(538)에 걸쳐 증분되는 카운터 값(535)을 도시한다. 시작 비트 프로세싱 싸이클은 전치 증폭기가 시작 비트 인터벌의 말미를 검출하여 카운트를 종료하면서 블록(518)에서 종료된다. 블록(520)에서, 전치 증폭기 로직은 카운트에 기초하여 시작 비트 인터벌을 결정하고, 시작 비트 인터벌에 기초하여 FHC 데이터 레이트를 결정한다.
시작 비트 프로세싱에 후속하여, 전치 증폭기는 가령, 결정된 데이터 레이트에 기초하여 결정된 주파수 및 위상과 같은 동기화 파라미터들을 갖는 FHC 클록 신호를 생성한다(블록 522). 블록(524)에서, 전치 증폭기 디코딩 로직은 생성된 FHC 클록 신호를 사용하여 FHC 데이터를 디코딩한다. 도 5b는 모드 입력 핀(530)에 인가된 토글링된 모드 신호(532)의 일례를 도시한다. 토글링 모드 신호는 RW 채널로부터 전치 증폭기로의 DI 포트 전송을 활성함으로써, FHC 싸이클을 나타내고 활성화한다. 도 5b는 또한, 생성된 FHC 클록 신호(542)를 도시하는바, 이는 FHC 데이터(536)와 일치하는 주파수 및 정렬된 위상을 갖는다. 블록(526)에서, 플라이-높이 제어기는 가령, 열적 플라이-높이 제어를 사용하는 헤드 어셈블리 내의 히터 소자로의 전류 레벨을 변화시킴으로써 디코딩된 FHC 데이터를 구현한다. 블록(528)에서 디스크 드라이브 시스템이 비활성화될 때까지 제어는 블록(502)으로 돌아간다.
도 6a는 일부 실시예에 따라 전치 증폭기로부터 RW 채널로 섹터 추적 데이터를 전송하기 위한 공유된 차동 인터페이스의 사용을 포함하는, RW 헤드의 플라이-높이를 제어하기 위한 동작들 및 기능들을 도시하는 흐름도이다. 도 6b는 도 6a에 도시된 프로세스에 의해 구현되는 바와 같은 FHC 데이터 전송을 따르는, 차동 인터페이스를 사용한 섹터 데이터 전송 싸이클을 도시한 신호 타이밍도이다. 도 6a 및 도 6b를 참조하여 도시 및 설명된 동작들 및 기능들은 도 2a 및 도 2c를 참조하여 도시 및 설명된 것과 같은 RW 채널 컴포넌트 및 전치 증폭기 컴포넌트에 의해 구현될 수 있다.
도시된 바와 같이, 프로세스는 블록(602)에서 시작하며, RW 채널을 포함하는 디스크 드라이브 시스템 컴포넌트들은 시크 인터벌의 시작을 시그널링하는 RW 액세스 동작을 검출한다. 예를 들어, RW 채널은 HDC에 의해 발행된 판독 또는 기입 요청을 검출할 수 있다. 시크 인터벌의 적어도 일부 동안, RW 채널은 데이터 액세스 요청에 의해 타겟팅된 트랙 내의 하나 이상의 섹터들(일부 경우, 모든 섹터들)에 대한 FHC 데이터를 전치 증폭기에 전송한다(블록 606). FHC 데이터는 전체 FHC 데이터의 서브세트들이 타겟 트랙 내의 각각의 섹터와 관련될 수 있게하는 섹터 ID 정보를 포함할 수 있다. 일부 실시예에서, FHC 데이터는 하나 이상의 DI 포트를 통해 전치 증폭기로 전송되거나 또는 다른 유형의 데이터 전송 인터페이스를 통해 전송될 수 있다.
블록(608)에서, 전치 증폭기는 섹터별 FHC 데이터를 전치 증폭기 레지스터들에 저장한다. 전치 증폭기 로직은, 하나의 전체 디스크 회전에 대응하는 타겟 트랙(블록 609)에 대한 섹터 카운트의 시작을 나타내는 서보 인덱스에 판독 헤드가 도달함을 RW 채널이 검출하는 것에 응답하여, 내부 카운터를 리셋한다. 서보 인덱스에 응답하여, RW 채널은 모드 핀 입력을 통해 해당 인덱스 펄스를 전치 증폭기에 전송한다. 도 6b는 전치 증폭기의 모드 입력 핀(630)에 인가되는 예시적인 인덱스 펄스 신호(632)를 도시하며 그리고 인덱스 펄스 신호(632)와 최대 카운트에서 초기값으로 내부 카운트 신호(638)를 리셋하는 것 사이의 상관 관계를 도시한다.
제어가 블록(610)에서 블록(612)로 전달되어 시크 인터벌이 지속되는 경우, RW 채널은 다음 서보 마크(next servo mark)를 검출한다. 상기 마크가 서보 인덱스인 경우(블록 614), RW 채널은 모드 핀 입력을 통해 해당 신호를 전치 증폭기에 전송하고 그리고 전치 증폭기는 카운터를 리셋한다(블록 616). 그렇지 않고, 동기 마크(sync mark)가 다음 섹터를 나타내는 비인덱스 섹터 동기 마크(non-index sector sync mark)인 경우, RW 채널은 DI 포트를 통해 전치 증폭기에 섹터 펄스를 전송하고(블록 618), 그리고 전치 증폭기는 카운터를 증분시킴으로써 이에 응답한다(블록 620). 대안적인 실시예에서, RW 채널은 설명된 섹터 카운트 기법을 사용하지 않고, DI 포트를 통해 섹터들에 대응하는 섹터 번호들을 전송할 수 있다.
도 6b는 DI 포트(634)를 통해 전송되는 일련의 섹터 펄스들(636) 및 카운터 값(638)의 대응하는 증분을 도시한다. 제어는 블록(610)으로 복귀하고, 시크 인터벌이 완료될 때까지 섹터 펄스 카운트를 통한 섹터 식별의 시퀀스가 계속된다. 시크 인터벌이 완료된 후, 전치 증폭기는 카운터 값에 대응하는 섹터에 대한 FHC 데이터에 액세스하고 그리고 FHC 데이터를 FHC 데이터에 기초하여 RW 헤드의 플라이-높이를 조정하는 FH 제어기에 제공한다(블록 622). 디스크 드라이브 시스템이 블록(624)에서 비활성화될 때까지 제어는 블록(602)으로 복귀한다.
전술한 방식에서, FHC 데이터는 시크 인터벌이 완료되기 전에 RW 채널로부터 전치 증폭기로 전송된다. FHC 데이터는 서보 ID 순서대로(0 ~ 최대 서보 웨지 수) 전치 증폭기 내부 메모리에 레코딩된다. 시크 인터벌이 완료된 후, RW 모드 동안, RW 채널은 차동 인터페이스를 통해 섹터 펄스를 계속 전송하고 RW 모드가 끝날 때까지 모드 핀을 통해 인덱스 펄스를 전치 증폭기로 전송한다. RW 모드가 완료되면, 전치 증폭기는 레코딩된 FHC 데이터 값을 FH 제어기에 제공하며 FH 제어기는 카운터 값(638)에 기초하여 플라이-높이를 조정한다.
변형들(Variations)
비록, 본 개시의 양상들이 다양한 구현예들을 참조하여 설명되었지만, 이러한 양상들은 예시적인 것이며 청구항들의 범위는 이에 제한되지 않는다. 일반적으로, 본 명세서에 서술된 바와 같은 FHC 데이터를 전송하기 위한 기술들은 임의의 하드웨어 시스템 또는 하드웨어 시스템들과 일치하는 설비들로 구현될 수 있다. 본 명세서에서 단일 인스턴스로서 설명된 컴포넌트들, 동작들 또는 구조들에 대해 복수의 인스턴스들이 제공될 수 있다. 마지막으로, 다양한 컴포넌트들, 동작들 및 데이터 저장소들 사이의 경계가 변할 수 있고, 특정 동작들은 특정한 예시적인 구성의 맥락에서 예시된다. 기능의 다른 할당들이 예상되며 본 개시의 범위 내에 속할 수 있다. 일반적으로, 예시적인 구성에서 개별 컴포넌트들로서 제시된 구조들 및 기능은 결합된 구조 또는 컴포넌트로서 구현될 수 있다. 유사하게, 단일 컴포넌트로서 제시된 구조 및 기능은 별도의 컴포넌트로서 구현될 수 있다.
흐름도는 예시들의 이해를 돕기 위해 제공되며, 청구항들의 범위를 제한하는데 사용되어서는 안된다. 흐름도는 청구항들의 범위 내에서 변할 수 있는 예시적인 동작을 도시한다. 동작들은 병렬 및/또는 다른 순서로 수행될 수 있다. 흐름도 및/또는 블록도의 각각의 블록, 및 흐름도 및/또는 블록도의 블록들의 조합은, 어플리케이션 특정 집적 회로(ASIC), 범용 컴퓨터, 특수 목적 컴퓨터 또는 기타 프로그램 가능한 머신 또는 장치와 같은 프로세서 컴포넌트에 의해 실행되는 프로그램 코드로 구현될 수 있다.
본 개시의 양상들은 시스템, 방법 또는 하나 이상의 머신 판독가능 매체에 저장된 프로그램 코드/또는 명령들로서 구현될 수 있다. 본 발명의 양상들은 하드웨어, 소프트웨어(펌웨어, 상주 소프트웨어, 마이크로 코드 등을 포함), 또는 본 명세서에서 모두 일반적으로 "회로", "모듈"로 지칭될 수 있는 소프트웨어 및 하드웨어 양상들의 조합의 형태를 취할 수 있다. 머신 판독가능 매체는 머신 판독가능 신호 매체 또는 머신 판독가능 저장 매체일 수 있다. 머신 판독가능 저장 매체는, 예를 들어, 프로그램 코드를 저장하기 위해 전자, 자기, 광학, 전자기, 적외선 또는 반도체 기술 중 임의의 하나 또는 조합을 사용하는 시스템, 장치 또는 디바이스일 수 있지만, 이에 제한되지는 않는다. 접속사 "and"와 함께 목록 앞에 나오는 "적어도 하나"라는 문구를 사용하는 것은 배타적 목록으로 취급되어서는 안되며, 특별히 언급하지 않는한 각 카테고리에서 하나의 항목이 있는 카테고리 목록으로 해석되어서는 안된다.

Claims (20)

  1. 판독/기입(RW) 헤드의 플라이-높이(fly-height)를 제어하는 방법으로서,
    서보 게이트 신호에 응답하여, FHC 모드 신호를 인가하는 단계; 및
    FHC 모드 신호에 응답하여, 차동 인터페이스를 통해 FHC 데이터를 헤드-디스크 어셈블리에 배치된 전치 증폭기로 전송하는 단계
    를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  2. 제1항에 있어서,
    상기 FHC 모드 신호를 인가하는 단계는, 상기 서보 게이트 신호에 응답하여, 모드 신호를 판독/기입(RW) 데이터 모드 신호로부터 FHC 모드 신호로 토글링하는 단계를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  3. 제2항에 있어서,
    상기 모드 신호를 토글링하는 단계는, 상기 서보 게이트 신호를 수신하는 판독/기입(RW) 채널에 의해, 상기 RW 데이터 모드 신호로부터 FHC 모드 신호로 모드 신호를 토글링하는 단계를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  4. 제3항에 있어서,
    상기 차동 인터페이스를 통해 FHC 데이터를 전송하는 단계는, FHC 모드 신호에 응답하여, FHC 데이터를 제 1 차동 인터페이스 포트를 통해 RW 채널로부터 전치 증폭기로 전송하는 단계를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  5. 제4항에 있어서,
    FHC 모드 신호에 응답하여, FHC 데이터에 동기화된 클록 신호를 제 2 차동 인터페이스 포트를 통해 RW 채널로부터 전치 증폭기로 전송하는 단계를 더 포함하고, 상기 제 1 차동 인터페이스 포트 및 제 2 차동 인터페이스 포트는 각각 RW 채널 및 전치 증폭기 내의 차동 시그널링 회로를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  6. 제5항에 있어서,
    상기 클록 신호에 부분적으로 기초하여 FHC 데이터를 디코딩하는 단계; 및
    디코딩된 FHC 데이터에 기초하여 RW 헤드의 플라이-높이를 조정하는 단계
    를 더 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  7. 제4항에 있어서,
    FHC 모드 신호에 응답하여, FHC 싸이클 동안 FHC 데이터를 전송하기 전에 상기 제 1 차동 인터페이스 포트를 통해 RW 채널로부터 전치 증폭기로 시작 비트 신호를 전송하는 단계를 더 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  8. 제7항에 있어서,
    상기 시작 비트 신호에 기초하여 FHC 데이터에 대한 동기화 파라미터를 결정하는 단계를 더 포함하고, 상기 동기화 파라미터를 결정하는 단계는,
    상기 시작 비트 신호의 인터벌 동안 상기 전치 증폭기 내의 클록 신호의 펄스들을 카운트함으로써 FHC 클록 인터벌을 결정하는 단계; 및
    상기 FHC 클록 인터벌에 기초하여 FHC 클록 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  9. 제8항에 있어서,
    FHC 클록 신호에 부분적으로 기초하여 FHC 데이터를 디코딩하는 단계; 및
    디코딩된 FHC 데이터에 기초하여 RW 헤드의 플라이-높이를 조정하는 단계
    를 더 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  10. 판독/기입(RW) 헤드의 플라이-높이를 제어하기 위한 시스템으로서,
    판독/기입(RW) 채널을 포함하고, 상기 판독/기입(RW) 채널은,
    서보 게이트 신호에 응답하여 판독/기록(RW) 데이터 모드 신호로부터 플라이-높이 제어(FHC: fly-height control) 모드 신호로 모드 신호를 토글링하고;
    FHC 모드 신호에 응답하여, 차동 인터페이스를 통해 FHC 데이터를 헤드-디스크 어셈블리에 배치된 전치 증폭기에 전송하도록 구성되는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  11. 제10항에 있어서,
    상기 차동 인터페이스는 상보적 신호 쌍들을 전송하기 위한 차동 시그널링 회로를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  12. 제10항에 있어서,
    상기 RW 채널은, 상기 RW 채널 및 상기 전치 증폭기 내의 차동 시그널링 회로를 포함하는 제 1 차동 인터페이스 포트를 통해 상기 RW 채널로부터 상기 전치 증폭기로 FHC 데이터를 전송하도록 구성되는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  13. 제12항에 있어서,
    상기 RW 채널은, 상기 RW 채널 및 상기 전치 증폭기 내의 차동 시그널링 회로를 포함하는 제 2 차동 인터페이스 포트를 통해 상기 RW 채널로부터 상기 전치 증폭기로 상기 FHC 데이터에 동기화된 클록 신호를 전송하도록 구성된 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  14. 제13항에 있어서,
    상기 클록 신호에 부분적으로 기초하여, FHC 데이터를 디코딩하도록 구성된 전치 증폭기 디코더(preamplifier decoder); 및
    디코딩된 FHC 데이터에 기초하여 RW 헤드의 플라이-높이를 조정하도록 구성된 플라이-높이 제어기
    를 더 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  15. 제12항에 있어서,
    상기 RW 채널은 상기 FHC 모드 신호에 응답하여, FHC 싸이클 동안 FHC 데이터를 전송하기 전에 상기 제 1 차동 인터페이스 포트를 통해 RW 채널로부터 전치 증폭기로 시작 비트 신호를 전송하도록 구성되는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  16. 제15항에 있어서,
    상기 시작 비트 신호에 기초하여 FHC 데이터에 대한 동기화 파라미터를 결정하는 전치 증폭기 로직을 더 포함하고, 상기 동기화 파라미터를 결정하는 것은,
    상기 시작 비트 신호의 인터벌 동안 상기 전치 증폭기 내의 클록 신호의 펄스들을 카운트함으로써 FHC 클록 인터벌을 결정하고; 그리고
    상기 FHC 클록 인터벌에 기초하여 FHC 클록 신호를 생성하는 것을 포함하는 플라이-높이를 제어하는 시스템.
  17. 제16항에 있어서,
    FHC 클록 신호에 부분적으로 기초하여 FHC 데이터를 디코딩하는 전치 증폭기; 및
    디코딩된 FHC 데이터에 기초하여 RW 헤드의 플라이-높이를 조정하는 플라이-높이 제어기
    를 더 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 시스템.
  18. 판독/기입(RW) 헤드의 플라이-높이를 제어하기 위한 방법으로서,
    시크 인터벌(seek interval) 동안,
    하드 디스크 어셈블리(HDA) 내의 전치 증폭기로 플라이-높이 제어(FHC) 데이터를 전송하는 단계, 상기 FHC 데이터는 타겟 트랙 내의 하나 이상의 섹터들에 대한 FHC 데이터를 포함하고;
    전치 증폭기 내에 FHC 데이터를 레코딩하는 단계;
    섹터 식별자를 결정하도록 서보 섹터 신호들을 추적하는 단계; 및
    시크 인터벌에 후속하여, 상기 섹터 식별자에 대응하는 전치 증폭기 내에 레코딩된 FHC 데이터에 액세스하기 위해 상기 섹터 식별자를 이용하는 단계
    를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  19. 제18항에 있어서,
    상기 섹터 식별자를 결정하도록 서보 섹터 신호들을 추적하는 단계는,
    서보 동기 인덱스 신호(servo sync index signal)에 응답하여 카운터를 초기화하는 단계;
    다음 서보 섹터 신호를 검출하는 단계; 및
    상기 다음 서보 섹터 신호에 응답하여 상기 카운터를 증분시키는 단계
    를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
  20. 제19항에 있어서,
    상기 다음 서보 섹터 신호의 검출에 응답하여 차동 인터페이스 포트를 통해 RW 채널로부터 전치 증폭기로 섹터 펄스를 전송하는 단계를 더 포함하고,
    상기 카운터를 증분시키는 단계는, 상기 섹터 펄스를 검출하는 것에 응답하여 상기 카운터를 증분시키는 단계를 포함하는 것을 특징으로 하는 플라이-높이를 제어하는 방법.
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