KR20200068976A - Semiconductor device and method manufacturing the same - Google Patents

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Abstract

The present invention relates to a semiconductor device and a manufacturing method thereof. According to an embodiment of the present invention, the semiconductor device includes a MOSFET area and a diode area. The semiconductor device comprises: a substrate; an n-type layer placed on a first surface of the substrate; a trench placed in the n-type layer; a first gate electrode and a second gate electrode placed in the trench and spaced apart from each other; a first shield part and a second shield part placed under a lower surface of the trench and spaced apart from each other; a source electrode insulated from the first gate electrode and the second gate electrode; and a drain electrode placed on a second surface of the substrate, wherein the first shield part overlaps the first gate electrode, the second shield part overlaps the second gate electrode, and the source electrode is in contact with the n-type layer in the lower surface of the trench to form a Schottky junction.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}Semiconductor device and its manufacturing method{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}

본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device comprising silicon carbide (SiC, silicon carbide) and a method for manufacturing the same.

전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.The power semiconductor device requires a low on-resistance or a low saturation voltage in order to reduce power loss in a conducting state while allowing a very large current to flow. In addition, a characteristic that can withstand the reverse high voltage of the PN junction applied to both ends of the power semiconductor element at the time of the off state or when the switch is off, that is, a high breakdown voltage characteristic is basically required.

기본적인 전기적 조건 및 물성적 조건을 만족하는 다중의 전력 반도체 소자를 하나의 패키지로 모듈화하는데, 전력 반도체 모듈 내부에 전력 반도체 소자의 개수 및 전기적 사양은 시스템에서 요구하는 조건에 따라 바뀔 수 있다.A plurality of power semiconductor devices satisfying basic electrical and physical properties are modularized into a single package. The number of power semiconductor devices and electrical specifications inside the power semiconductor module may be changed according to conditions required by the system.

일반적으로 모터를 구동하기 위한 로런츠 힘(Lorentz force)을 형성하기 위하여 3상(three-phase) 전력 반도체 모듈이 이용된다. 즉, 3상 전력 반도체 모듈이 모터로 주입되는 전류 및 전력을 제어함으로써 모터의 구동상태가 결정되는 것이다.Generally, a three-phase power semiconductor module is used to form a Lorentz force for driving a motor. That is, the driving state of the motor is determined by controlling the current and power injected into the motor by the three-phase power semiconductor module.

이러한 3상 전력 반도체 모듈 내부에 기존 실리콘(Silicon) 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor)와 실리콘 다이오드(Diode)를 적용하였지만, 최근 3상 모듈에서 발생하는 전력 소모의 최소화 및 모듈의 스위칭 속도 증가를 목표로 탄화 규소(SiC) 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)과 탄화 규소 다이오드를 적용하는 것이 추세이다. The existing silicon insulated gate bipolar transistor (IGBT) and silicon diode are applied inside the three-phase power semiconductor module, but the power consumption of the three-phase module is minimized and the module is switched. It is a trend to apply a silicon carbide (SiC) metal oxide semiconductor field effect transistor (MOSFET) and a silicon carbide diode to increase speed.

실리콘 IGBT 또는 탄화규소 MOSFET을 별개의 다이오드와 연결할 경우 다수의 배선 결합이 이루어지며, 이러한 배선으로 인한 기생 커패시턴스(capacitance) 및 인턱턴스(inductance)의 존재는 모듈의 스위칭 속도를 저감시킨다.When a silicon IGBT or silicon carbide MOSFET is connected to a separate diode, multiple wiring combinations are made, and the presence of parasitic capacitance and inductance due to the wiring reduces the switching speed of the module.

본 발명이 해결하고자 하는 과제는 MOSFET 영역 및 다이오드 영역을 포함하는 탄화 규소 반도체 소자에 관한 것이다.The problem to be solved by the present invention relates to a silicon carbide semiconductor device including a MOSFET region and a diode region.

본 발명의 일 실시예에 따른 반도체 소자는 MOSFET 영역 및 다이오드 영역을 포함한다. 상기 반도체 소자는 기판, 상기 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 트렌치의 하부면 아래에 위치하며, 서로 이격되는 제1 쉴드부 및 제2 쉴드부, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극, 상기 기판의 제2면에 위치하는 드레인 전극, 상기 제1 쉴드부는 상기 제1 게이트 전극과 중첩하고, 상기 제2 쉴드부는 상기 제2 게이트 전극과 중첩하고, 상기 소스 전극은 상기 트렌치의 하부면에서 상기 n- 형층과 접촉하여 쇼트키 접합을 형성한다.A semiconductor device according to an embodiment of the present invention includes a MOSFET region and a diode region. The semiconductor device includes a substrate, an n-type layer positioned on the first surface of the substrate, a trench positioned in the n-type layer, and a first gate electrode and a second gate electrode spaced apart from each other in the trench and spaced apart from each other. The first shield part and the second shield part positioned below the lower surface and spaced apart from each other, the source electrode insulated from the first gate electrode and the second gate electrode, and the drain electrode located on the second surface of the substrate, the The first shield portion overlaps the first gate electrode, the second shield portion overlaps the second gate electrode, and the source electrode contacts the n-type layer on the lower surface of the trench to form a Schottky junction. .

상기 제1 쉴드부 및 상기 제2 쉴드부는 각각 상기 트렌치의 코너를 감쌀 수 있다.The first shield part and the second shield part may respectively wrap corners of the trench.

상기 제1 쉴드부 및 상기 제2 쉴드부는 각각 p형 이온을 포함할 수 있다.The first shield part and the second shield part may each include p-type ions.

본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형층에 위에 위치하고, 상기 트렌치의 측면에 인접하는 p형 영역, 상기 p형 영역 위에 위치하고, 상기 트렌치의 측면에 인접하는 n+ 형 영역, 그리고 상기 p형 영역 위에 위치하고, 상기 n+ 형 영역의 측면에 인접하는 p+ 형 영역을 더 포함할 수 있다.A semiconductor device according to an embodiment of the present invention is located on the n-type layer, a p-type region adjacent to the side of the trench, an n+-type region located on the p-type region, adjacent to the side of the trench, and the The p+ type region may be further positioned on the p-type region and adjacent to a side surface of the n+-type region.

상기 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형 영역과 접촉하여 오믹 접합을 형성할 수 있다.The source electrode may contact the n+ type region and the p+ type region to form an ohmic junction.

상기 소스 전극은 상기 트렌치의 하부면에서 상기 제1 쉴드부의 일부 및 상기 제2 쉴드부의 일부와 접촉할 수 있다.The source electrode may contact a portion of the first shield portion and a portion of the second shield portion on the lower surface of the trench.

상기 MOSFET 영역은 상기 소스 전극, 상기 p+ 형 영역, 상기 n+ 형 영역, 상기 p형 영역, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제1 쉴드부, 상기 제2 쉴드부, 상기 n- 형층 및 상기 드레인 전극을 포함할 수 있다.The MOSFET region includes the source electrode, the p+ type region, the n+ type region, the p type region, the first gate electrode, the second gate electrode, the first shield portion, the second shield portion, and the n- A mold layer and the drain electrode may be included.

상기 다이오드 영역은 상기 소스 전극, 상기 제1 쉴드부, 상기 제2 쉴드부, 상기 n- 형층 및 상기 드레인 전극을 포함할 수 있다.The diode region may include the source electrode, the first shield portion, the second shield portion, the n-type layer, and the drain electrode.

본 발명의 일 실시예에 따른 반도체 소자는 상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 절연막 및 제2 게이트 절연막을 더 포함할 수 있고, 상기 제1 게이트 전극은 상기 제1 게이트 절연막 위에 위치하고, 상기 제2 게이트 전극은 상기 제2 게이트 절연막 위에 위치할 수 있다.The semiconductor device according to an embodiment of the present invention is located in the trench, may further include a first gate insulating film and a second gate insulating film spaced from each other, the first gate electrode is located on the first gate insulating film, The second gate electrode may be positioned on the second gate insulating layer.

본 발명의 일 실시예에 따른 반도체 소자는 상기 제1 게이트 전극을 덮는 제1 절연막, 그리고 상기 제2 게이트 전극을 덮는 제2 절연막을 더 포함할 수 있다.The semiconductor device according to an embodiment of the present invention may further include a first insulating film covering the first gate electrode and a second insulating film covering the second gate electrode.

상기 기판은 n+ 형 탄화수소 기판일 수 있다.The substrate may be an n+ type hydrocarbon substrate.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층 및 p형 영역을 차례로 형성하는 단계, 상기 p형 영역 위에 서로 인접하는 p+ 형 영역 및 n+ 형 영역을 형성하는 단계, 상기 n+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 하부면 아래에 서로 이격되는 제1 쉴드부 및 제2 쉴드루를 형성하는 단계, 상기 n+ 형 영역과 상기 p+ 형 영역 위 및 상기 트렌치 내부에 게이트 절연층을 형성하는 단계, 상기 트렌치 내부의 상기 게이트 절연층 위에 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계, 상기 게이트 절연층, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 절연층을 형성하는 단계, 상기 게이트 절연층 및 상기 절연층을 식각하여 각각 게이트 절연막 및 절연막을 형성하는 단계, 상기 n- 형층, 상기 n+ 형 영역, 상기 p+ 형 영역 및 상기 절연막 위에 소스 전극을 형성하는 단계, 상기 기판의 제2면에 위치하는 드레인 전극을 형성하는 단계를 포함하고, 상기 제1 쉴드부는 상기 제1 게이트 전극과 중첩하고, 상기 제2 쉴드부는 상기 제2 게이트 전극과 중첩하고, 상기 소스 전극은 상기 트렌치의 하부면에서 상기 n- 형층과 접촉하여 쇼트키 접합을 형성한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of sequentially forming an n-type layer and a p-type region on a first surface of a substrate, and forming p+-type regions and n+-type regions adjacent to each other on the p-type region. Forming a trench by etching the n+ type region, the p-type region and the n-type layer, and forming a first shield portion and a second shield portion spaced apart from each other under the lower surface of the trench, Forming a gate insulating layer over the n+ type region and the p+ type region and inside the trench; forming a first gate electrode and a second gate electrode spaced apart from each other on the gate insulating layer inside the trench; Forming an insulating layer on the gate insulating layer, the first gate electrode and the second gate electrode, etching the gate insulating layer and the insulating layer to form a gate insulating layer and an insulating layer, respectively, the n-type layer, the and forming a source electrode on the n+ type region, the p+ type region, and the insulating layer, and forming a drain electrode located on the second surface of the substrate, wherein the first shield part overlaps the first gate electrode. The second shield part overlaps the second gate electrode, and the source electrode contacts the n-type layer on the lower surface of the trench to form a Schottky junction.

상기 제1 쉴드부 및 상기 제2 쉴드부를 형성하는 단계는 상기 트렌치의 내부의 코너에 감광막 패턴을 형성하는 단계, 상기 트렌치를 채우고, 상기 p+ 형 영역 및 상기 n+ 형 영역 위에 절연 물질층을 형성하는 단계, 리프트 오프 공정으로 상기 감광막 패턴을 제거하여 절연 물질층 패턴을 형성하는 단계, 상기 절연 물질층을 마스크로 하여 상기 p형 이온을 주입하는 단계를 포함할 수 있다.The forming of the first shield part and the second shield part may include forming a photosensitive film pattern at a corner inside the trench, filling the trench, and forming an insulating material layer over the p+ type region and the n+ type region. The method may include removing the photoresist layer pattern by a lift-off process to form an insulating material layer pattern, and implanting the p-type ion using the insulating material layer as a mask.

이와 같이 본 발명의 실시예에 따르면, 반도체 소자가 MOSFET 영역 및 다이오드 영역을 포함함에 따라, 반도체 소자가 MOSFET 동작과 다이오드 동작을 실시할 수 있다. 이에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 되어 소자의 면적을 줄일 수 있다.As described above, according to an embodiment of the present invention, as a semiconductor device includes a MOSFET region and a diode region, the semiconductor element may perform MOSFET operation and diode operation. Accordingly, the wiring connecting the conventional MOSFET element and the diode element is not required, and the area of the element can be reduced.

또한, 이러한 배선 없이 하나의 반도체 소자가 MOSFET 동작과 다이오드 동작을 실시함에 따라, 반도체 소자의 스위칭 속도가 향상되고, 전력의 손실을 감소시킬 수 있다.In addition, as one semiconductor device performs MOSFET operation and diode operation without such wiring, the switching speed of the semiconductor device is improved and power loss can be reduced.

또한, 트렌치의 코너를 감싸는 쉴드부가 배치됨에 따라 반도체 소자의 항복 전압이 증가하고, 누설 전류가 감소할 수 있다.In addition, the breakdown voltage of the semiconductor device may increase and the leakage current may decrease as the shield portion surrounding the corner of the trench is disposed.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 나타낸 도면이다.
도 3은 도 1에 따른 반도체 소자의 다이오드 동작 상태를 나타낸 도면이다.
도 4는 도 1에 따른 반도체 소자의 MOSFET 동작 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 5는 도 1에 따른 반도체 소자의 다이오드 동작 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 6은 도 1에 따른 반도체 소자의 오프 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.
도 7 내지 도 18는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.1 is a diagram briefly showing an example of a cross-section of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a view showing an operating state of a MOSFET of the semiconductor device according to FIG. 1.
3 is a view showing a diode operation state of the semiconductor device according to FIG. 1.
FIG. 4 is a view showing simulation results of electron/current density in the operation state of the MOSFET of the semiconductor device according to FIG. 1.
FIG. 5 is a diagram showing simulation results of electron/current density in a diode operation state of the semiconductor device according to FIG. 1.
6 is a view showing a simulation result of electron/current density when the semiconductor device according to FIG. 1 is turned off.
7 to 18 are views schematically showing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete and that the spirit of the present invention is sufficiently conveyed to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In the drawings, the thickness of layers and regions are exaggerated for clarity. In addition, when a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed between them.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.1 is a diagram briefly showing an example of a cross-section of a semiconductor device according to an embodiment of the present invention.

도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), p+ 형 영역(400), 쉴드부(451, 452), n+ 형 영역(500), 게이트 전극(710, 720), 소스 전극(910) 및 드레인 전극(920)을 포함한다.Referring to FIG. 1, the semiconductor device according to the present embodiment includes a substrate 100, an n-type layer 200, a p-type region 300, a p+-type region 400, a shield portion 451, 452, and an n+ type. The region 500 includes gate electrodes 710 and 720, a source electrode 910 and a drain electrode 920.

아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.Hereinafter, a specific structure of the semiconductor device according to the present embodiment will be described.

기판(100)은 n+ 형 탄화 규소 기판일 수 있다.The substrate 100 may be an n+ type silicon carbide substrate.

n- 형층(200)은 기판(100)의 제1면에 위치한다. n- 형층(200)에는 트렌치(550)가 위치한다. p형 영역(300)은 n- 형층(200) 위에 위치하고, 트렌치(550)의 측면에 인접하게 위치한다. n+ 형 영역(500)은 p형 영역(300) 위에 위치하고, 트렌치(550)의 측면에 인접하게 위치한다. p+ 형 영역(400)은 p형 영역(300) 위에 위치하고, n+ 형 영역(500)의 측면에 인접하게 위치한다. p+ 형 영역(400)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도 보다 높다.The n-type layer 200 is located on the first surface of the substrate 100. The trench 550 is positioned in the n-type layer 200. The p-type region 300 is positioned over the n-type layer 200 and is adjacent to the side of the trench 550. The n+ type region 500 is positioned on the p-type region 300 and is adjacent to the side surface of the trench 550. The p+-type region 400 is positioned on the p-type region 300 and is adjacent to the side of the n+-type region 500. The ion doping concentration of the p+ type region 400 is higher than the ion doping concentration of the p+ type region 300.

트렌치(550) 내에 게이트 절연막(610, 620)이 위치한다. 게이트 절연막(610, 620)은 산화 실리콘(SiO2)을 포함할 수 있다. 게이트 절연막(610, 620)은 서로 이격되는 제1 게이트 절연막(610) 및 제2 게이트 절연막(620)을 포함한다. 제1 게이트 절연막(610)은 트렌치(550)의 한 측면 내부 및 하부면 일부 위에 위치한다. 즉, 제1 게이트 절연막(610)은 트렌치(550)의 한 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장된다. 제2 게이트 절연막(620)은 트렌치(550)의 다른 측면 내부 및 하부면 일부 위에 위치한다. 즉, 제2 게이트 절연막(620)은 트렌치(550)의 다른 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장된다. 또한, 제1 게이트 절연막(610) 및 제2 게이트 절연막(620)은 n+ 형 영역(500)의 일부까지 연장된다.Gate insulating layers 610 and 620 are positioned in the trench 550. The gate insulating layers 610 and 620 may include silicon oxide (SiO 2 ). The gate insulating layers 610 and 620 include a first gate insulating layer 610 and a second gate insulating layer 620 spaced apart from each other. The first gate insulating layer 610 is positioned inside one side of the trench 550 and partially above the bottom surface. That is, the first gate insulating layer 610 extends from inside one side of the trench 550 to a portion of the lower surface of the trench 550. The second gate insulating layer 620 is positioned inside the other side of the trench 550 and on a portion of the lower side. That is, the second gate insulating layer 620 extends from inside the other side of the trench 550 to a portion of the lower surface of the trench 550. In addition, the first gate insulating layer 610 and the second gate insulating layer 620 extend to a portion of the n+ type region 500.

게이트 전극(710, 720)은 트렌치(550) 내에 위치하고, 서로 이격되는 제1 게이트 전극(710) 및 제2 게이트 전극(720)을 포함한다. 게이트 전극(710, 720)은 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다. 제1 게이트 전극(710)은 제1 게이트 절연막(610) 위에 위치하고, 제2 게이트 전극(720)은 제2 게이트 절연막(620) 위에 위치한다. 제1 게이트 전극(710)은 트렌치(550)의 한 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장된다. 제2 게이트 전극(720)은 트렌치(550)의 다른 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장된다. The gate electrodes 710 and 720 are located in the trench 550 and include a first gate electrode 710 and a second gate electrode 720 spaced apart from each other. The gate electrodes 710 and 720 may include poly-crystalline silicon or metal. The first gate electrode 710 is positioned on the first gate insulating layer 610, and the second gate electrode 720 is positioned on the second gate insulating layer 620. The first gate electrode 710 extends from inside one side of the trench 550 to a portion of the lower surface of the trench 550. The second gate electrode 720 extends from inside the other side of the trench 550 to a portion of the lower surface of the trench 550.

쉴드부(451, 452)는 트렌치(550)의 하부면에 위치하고, 서로 이격되는 제1 쉴드부(451) 및 제2 쉴드부(452)를 포함한다. 제1 쉴드부(451)는 제1 게이트 전극(710)과 중첩하고, 제2 쉴드부(452)는 제2 게이트 전극(710)과 중첩한다. 제1 쉴드부(451) 및 제2 쉴드부(452)는 각각 트렌치의 코너를 감싸고 있다. 제1 쉴드부(451) 및 제2 쉴드부(452)는 p형 이온을 포함한다. 제1 쉴드부(451) 및 제2 쉴드부(452)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도 보다 높다.The shield parts 451 and 452 are located on the lower surface of the trench 550 and include a first shield part 451 and a second shield part 452 spaced apart from each other. The first shield part 451 overlaps the first gate electrode 710, and the second shield part 452 overlaps the second gate electrode 710. The first shield part 451 and the second shield part 452 respectively surround the corner of the trench. The first shield part 451 and the second shield part 452 include p-type ions. The ion doping concentrations of the first shield part 451 and the second shield part 452 are higher than those of the p-type region 300.

절연막(810, 820)은 게이트 전극(710, 720)을 덮고 있고, 제1 절연막(810)과 제2 절연막(820)을 포함한다. 절연막(810, 820)은 산화 실리콘(SiO2)을 포함할 수 있다. 제1 절연막(810)은 제1 게이트 전극(710)을 덮고 있고, 제2 절연막(820)은 제2 게이트 전극(720)을 덮고 있다. The insulating films 810 and 820 cover the gate electrodes 710 and 720 and include a first insulating film 810 and a second insulating film 820. The insulating films 810 and 820 may include silicon oxide (SiO 2 ). The first insulating layer 810 covers the first gate electrode 710, and the second insulating layer 820 covers the second gate electrode 720.

소스 전극(910)은 n- 형층(200), p+ 형 영역(400), n+ 형 영역(500), 제1 절연막(810) 및 제2 절연막(820) 위에 위치한다. 드레인 전극(920)은 기판(100)의 제2면에 위치한다. 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.The source electrode 910 is positioned on the n-type layer 200, the p+ type region 400, the n+ type region 500, the first insulating layer 810, and the second insulating layer 820. The drain electrode 920 is positioned on the second surface of the substrate 100. The second surface of the substrate 100 points to a surface opposite to the first surface of the substrate 100.

소스 전극(910)은 제1 소스 전극(911) 및 제2 소스 전극(912)을 포함한다. 제1 소스 전극(911)은 n- 형층(200), p+ 형 영역(400), n+ 형 영역(500), 제1 절연막(810) 및 제2 절연막(820) 위에 위치하고, 제2 소스 전극(912)은 제1 소스 전극(911) 위에 위치한다. 제1 소스 전극(911)은 쇼트키(Schottky) 금속을 포함하고, 제2 소스 전극(912)은 오믹(Ohmic) 금속을 포함할 수 있다. The source electrode 910 includes a first source electrode 911 and a second source electrode 912. The first source electrode 911 is positioned on the n-type layer 200, the p+ type region 400, the n+ type region 500, the first insulating layer 810, and the second insulating layer 820, and the second source electrode ( 912 is positioned on the first source electrode 911. The first source electrode 911 may include a Schottky metal, and the second source electrode 912 may include an Ohmic metal.

소스 전극(910)은 p+ 형 영역(400) 및 n+ 형 영역(500)과 접촉하여 오믹 접합을 형성하고, n- 형층(200)과 접촉하여 쇼트키 접합을 형성한다. 소스 전극(910)은 트렌치(550)의 하부면에서 n- 형층(200)과 접촉한다. 또한, 소스 전극(910)은 트렌치(550)의 하부면에서 쉴드부(451, 452)의 일부와 각각 접촉한다.The source electrode 910 contacts the p+ type region 400 and the n+ type region 500 to form an ohmic junction, and contacts the n-type layer 200 to form a Schottky junction. The source electrode 910 contacts the n-type layer 200 on the lower surface of the trench 550. In addition, the source electrode 910 is in contact with a portion of the shield portions 451 and 452 on the lower surface of the trench 550, respectively.

드레인 전극(920)은 제1 드레인 전극(921) 및 제2 드레인 전극(922)을 포함한다. 제1 드레인 전극(921)은 기판(100)의 제2면에 위치하고, 제2 드레인 전극(922)은 제1 드레인 전극(921)의 일면에 위치한다. 제1 드레인 전극(921)은 쇼트키(Schottky) 금속을 포함하고, 제2 드레인 전극(922)은 오믹(Ohmic) 금속을 포함할 수 있다.The drain electrode 920 includes a first drain electrode 921 and a second drain electrode 922. The first drain electrode 921 is located on the second surface of the substrate 100, and the second drain electrode 922 is located on one surface of the first drain electrode 921. The first drain electrode 921 may include a Schottky metal, and the second drain electrode 922 may include an Ohmic metal.

본 실시예에 따른 반도체 소자는 MOSFET(metal oxide semiconductor field effect transistor) 영역(A) 및 다이오드 영역(B)을 포함하고, MOSFET 동작과 다이오드 동작이 이루어진다. 이 때, 전압 인가 상태에 따라 MOSFET 동작과 다이오드 영역의 동작은 개별적으로 이루어진다.The semiconductor device according to the present embodiment includes a metal oxide semiconductor field effect transistor (MOSFET) region A and a diode region B, and a MOSFET operation and a diode operation are performed. At this time, the operation of the MOSFET and the operation of the diode region are individually performed according to the voltage application state.

MOSFET 영역(A)은 소스 전극(910), p+ 형 영역(400), n+ 형 영역(500), p형 영역(300), 게이트 전극(710, 720), 쉴드부(451, 452), n- 형층(200) 및 드레인 전극(920)을 포함한다. 반도체 소자의 MOSFET 동작의 동작 시, 트렌치(550)의 측면에 인접하게 위치하는 p형 영역(300)에 채널이 형성된다. 쉴드부(451, 452)가 트렌치(550)의 코너부를 감싸고 있으므로, 트렌치(550)의 코너부에 전계가 집중되는 것을 완화시킬 수 있다. 이에 따라, 반도체 소자의 항복 전압이 증가하고, 누설 전류가 감소할 수 있다.The MOSFET region (A) includes a source electrode 910, a p+ type region 400, an n+ type region 500, a p type region 300, gate electrodes 710 and 720, shield portions 451 and 452, n -A mold layer 200 and a drain electrode 920 are included. During the operation of the MOSFET operation of the semiconductor device, a channel is formed in the p-type region 300 positioned adjacent to the side surface of the trench 550. Since the shield portions 451 and 452 surround the corner portion of the trench 550, it is possible to alleviate that the electric field is concentrated at the corner portion of the trench 550. Accordingly, the breakdown voltage of the semiconductor device increases, and the leakage current can decrease.

다이오드 영역(B)은 소스 전극(910), 쉴드부(451, 452), n- 형층(200) 및 드레인 전극(920)을 포함한다. 쉴드부(451, 452)의 일부는 각각 소스 전극(910)과 접촉하여 반도체 소자의 다이오드 동작 시, 베리어(barrier) 역할을 한다. 이에, 반도체 소자의 다이오드 동작 시, 누설 전류가 감소할 수 있다. 또한, 반도체 소자의 다이오드 동작 시, 전류량은 쇼트키 접합 면적에 비례하므로, 소스 전극(910)과 n- 형층(200)의 접촉 면적을 조절하여 반도체 소자의 다이오드 동작 시의 전류량을 조절할 수 있다.The diode region B includes a source electrode 910, shield portions 451 and 452, an n-type layer 200 and a drain electrode 920. Some of the shield parts 451 and 452 contact the source electrode 910, respectively, and act as a barrier when the diode of the semiconductor device operates. Accordingly, when the diode of the semiconductor device is operated, leakage current may be reduced. In addition, since the amount of current during diode operation of the semiconductor device is proportional to the area of the Schottky junction, the contact area between the source electrode 910 and the n-type layer 200 can be adjusted to control the amount of current during diode operation of the semiconductor device.

이와 같이, 본 실시예에 따른 반도체 소자는 MOSFET 영역(A)과 다이오드 영역(B)을 포함함에 따라, 종래의 MOSFET 소자와 다이오드 소자를 연결하는 배선이 필요 없게 된다. 이에 따라, 소자의 면적을 줄일 수 있다.As described above, since the semiconductor device according to the present embodiment includes the MOSFET area A and the diode area B, the wiring connecting the conventional MOSFET device and the diode device is unnecessary. Accordingly, the area of the device can be reduced.

또한, 이러한 배선 없이 하나의 반도체 소자에 MOSFET 영역(A)과 다이오드 영역(B)을 포함됨에 따라, 반도체 소자의 스위칭 속도가 향상될 수 있다.In addition, as the MOSFET region A and the diode region B are included in one semiconductor element without such wiring, the switching speed of the semiconductor element may be improved.

그러면, 본 실시예에 따른 반도체 소자의 동작에 대해 설명한다.Then, the operation of the semiconductor device according to the present embodiment will be described.

반도체 소자의 오프 상태는 아래 조건에서 이루어진다.The off state of the semiconductor device is performed under the following conditions.

VGS < VTH, VDS ≥ 0VV GS <V TH , V DS ≥ 0V

반도체 소자의 다이오드 동작 상태는 아래 조건에서 이루어진다.The diode operating state of the semiconductor device is performed under the following conditions.

VGS < VTH, VDS < 0VV GS <V TH , V DS <0V

반도체 소자의 MOSFET 동작 상태는 아래 조건에서 이루어진다.The MOSFET operating state of the semiconductor device is performed under the following conditions.

VGS ≥ VTH, VDS > 0VV GS ≥ V TH , V DS > 0V

여기서, VTH는 MOSFET의 문턱 전압(Threshold Voltage)이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트 전극에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.Here, V TH is the threshold voltage of the MOSFET, V GS is V G -V S , and V DS is V D -V S. V G is a voltage applied to the gate electrode, V D is a voltage applied to the drain electrode, and V S is a voltage applied to the source electrode.

도 2는 도 1에 따른 반도체 소자의 MOSFET 동작 상태를 나타낸 도면이다. 도 3은 도 1에 따른 반도체 소자의 다이오드 동작 상태를 나타낸 도면이다. 도 4는 도 1에 따른 반도체 소자의 MOSFET 동작 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다. 도 5는 도 1에 따른 반도체 소자의 다이오드 동작 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다. 도 6은 도 1에 따른 반도체 소자의 오프 상태 시, 전자/전류 밀도의 시뮬레이션 결과를 나타낸 도면이다.FIG. 2 is a view showing an operating state of a MOSFET of the semiconductor device according to FIG. 1. 3 is a view showing a diode operation state of the semiconductor device according to FIG. 1. FIG. 4 is a view showing simulation results of electron/current density in the MOSFET operating state of the semiconductor device according to FIG. 1. FIG. 5 is a view showing simulation results of electron/current density in a diode operation state of the semiconductor device according to FIG. 1. 6 is a view showing simulation results of electron/current density when the semiconductor device according to FIG. 1 is turned off.

도 2를 참고하면, 반도체 소자의 MOSFET 동작 시, 전자(e-)는 소스 전극(910)에서 드레인 전극(920)으로 이동한다. 여기서, 소스 전극(910)에서 나온 전자(e-)는 n+ 형 영역(500), p형 영역(300) 및 n- 형층(200)을 통해 드레인 전극(900)으로 이동한다.Referring to FIG. 2, during the MOSFET operation of the semiconductor device, electrons (e-) move from the source electrode 910 to the drain electrode 920. Here, electrons (e−) emitted from the source electrode 910 move to the drain electrode 900 through the n+ type region 500, the p type region 300, and the n-type layer 200.

도 3을 참고하면, 반도체 소자의 다이오드 동작 시, 전자(e-)는 드레인 전극(920)에서 소스 전극(910)으로 이동한다. 즉, 드레인 전극(920)은 캐소드(cathode)의 역할을 하고, 소스 전극(910)은 애노드(anode)의 역할을 한다. 여기서, 드레인 전극(920)에서 나온 전자(e-)는 n- 형층(200)을 통해 소스 전극(910)으로 이동한다.Referring to FIG. 3, during the diode operation of the semiconductor device, electrons (e-) move from the drain electrode 920 to the source electrode 910. That is, the drain electrode 920 serves as a cathode, and the source electrode 910 serves as an anode. Here, electrons (e-) emitted from the drain electrode 920 move to the source electrode 910 through the n-type layer 200.

도 4를 참고하면, 반도체 소자의 MOSFET 동작 시, MOSFET의 채널 영역 방향으로 전자/전류가 흐름을 알 수 있다. 또한, 쇼트키 접합 면으로는 전자/전류가 흐르지 않는 것을 알 수 있다.Referring to FIG. 4, when the MOSFET of the semiconductor device operates, electron/current flows in the channel region direction of the MOSFET. In addition, it can be seen that electron/current does not flow through the Schottky junction surface.

도 5를 참고하면, 반도체 소자의 다이오드 동작 시, 쇼트키 접합 면을 통하여 전자/전류가 흐름을 알 수 있다. 또한, MOSFET의 채널 영역으로 전자/전류가 흐르지 않는 것을 알 수 있다.Referring to FIG. 5, when a diode of a semiconductor device is operated, electron/current flows through a Schottky junction surface. In addition, it can be seen that electron/current does not flow to the channel region of the MOSFET.

도 6을 참고하면, 반도체 소자의 오프 상태 시, 제1 쉴드부(451)에 전계가 집중되는 것을 알 수 있다. 이에 따라, 트렌치(550)의 코너부에 전계가 집중되는 것을 완화시킬 수 있다.Referring to FIG. 6, it can be seen that when the semiconductor device is in an off state, an electric field is concentrated in the first shield part 451. Accordingly, it is possible to mitigate the concentration of the electric field in the corner portion of the trench 550.

그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 비교하여 설명한다.Then, the characteristics of the semiconductor device and the general semiconductor device according to the present embodiment will be described with reference to Table 1.

표 1은 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.Table 1 shows simulation results of the semiconductor device and the general semiconductor device according to the present embodiment.

비교예 1은 일반적인 JBS 다이오드 소자이고, 비교예 2는 일반적인 트렌치 게이트 MOSFEET 소자이다. 여기서, 비교예 2의 소자의 경우, 쉴드부가 적용된다.Comparative Example 1 is a typical JBS diode element, and Comparative Example 2 is a typical trench gate MOSFEET element. Here, in the case of the device of Comparative Example 2, a shield portion is applied.

표 1에서는 실시예, 비교예 1 및 비교예 2에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다. 또한, 비교예 1 및 비교예 2에 따른 반도체 소자의 통전부 면적의 합이 실시예에 다른 반도체의 통전부 면적과 동일하게 하였다. 본 시뮬레이션에서는 비교예 1 및 비교예 2에 따른 반도체 소자의 통전부 면적을 각각 0.5cm2로 하고, 실시예에 다른 반도체의 통전부 면적을 1cm2로 하였다.In Table 1, the current densities were compared by making the breakdown voltages of the semiconductor devices according to Examples, Comparative Examples 1 and 2 almost the same. In addition, the sum of the areas of the conductive parts of the semiconductor elements according to Comparative Examples 1 and 2 was the same as the areas of the conductive parts of other semiconductors in the Examples. In this simulation, the areas of the conductive parts of the semiconductor devices according to Comparative Examples 1 and 2 were 0.5 cm 2 , respectively, and the areas of the conductive parts of the other semiconductors in Examples were 1 cm 2 .


항복전압
(V)
Breakdown voltage
(V)
전류밀도
(A/cm2)
Current density
(A/cm 2 )
통전부 면적
(cm2)
Area of energized area
(cm 2 )
전류량
(A)
Amperage
(A)
비교예 1
Comparative Example 1

1733
1733
539
539
0.5
0.5
269.5
269.5
비교예 2
Comparative Example 2

1754
1754
1031
1031
0.5
0.5
515.5
515.5
실
시
예
room
city
Yes

다이오드 동작
Diode operation

1737
1737
427
427
1
One
427
427
MOSFET 동작
MOSFET operation

810
810
810
810

표 1을 참고하면, 비교예 1에 따른 다이오드 소자의 전류량은 270A로 나타났고, 비교예 2에 따른 MOSFET 소자가 516A로 나타났다. 본 실시예에 따른 반도체 소자는 다이오드 동작의 경우, 427A로 나타났고, MOSFET 동작의 경우, 810A로 나타났다. 즉, 본 실시예에 따른 반도체 소자의 다이오드 동작 시, 비교예 1에 따른 다이오드 소자에 비해 전류량이 약 58% 증가함을 알 수 있고, 본 실시예에 따른 반도체 소자의 MOSFET 동작 시, 비교예 2에 따른 MOSFET 소자에 비해 전류량이 약 57% 증가함을 알 수 있다. Referring to Table 1, the current amount of the diode element according to Comparative Example 1 was 270A, and the MOSFET element according to Comparative Example 2 was 516A. The semiconductor device according to the present embodiment was shown as 427A in the case of diode operation and 810A in the case of MOSFET operation. That is, when the diode of the semiconductor device according to the present embodiment is operated, it can be seen that the current amount is increased by about 58% compared to the diode device according to the comparative example 1. It can be seen that the current amount is increased by about 57% compared to the MOSFET device according to.

이에, 동일한 통전부 면적에서, 비교예 1 및 2에 따른 반도체 소자에 비해 본 실시예에 따른 반도체 소자의 다이오드 동작 및 MOSFET 동작에서의 전류량이 증가함을 알 수 있다. 따라서, 전류량을 동일하게 설계하였을 때, 비교예 1 및 2에 따른 반도체 소자에 비해 본 실시예에 따른 반도체 소자의 통전부 면적이 감소함을 알 수 있다.Accordingly, it can be seen that, in the same area of the energizing portion, the amount of current in the diode operation and the MOSFET operation of the semiconductor element according to this embodiment is increased compared to the semiconductor elements according to Comparative Examples 1 and 2. Accordingly, it can be seen that when the current amount is designed to be the same, the area of the current-carrying portion of the semiconductor device according to this embodiment is reduced compared to the semiconductor devices according to Comparative Examples 1 and 2.

그러면, 도 7 내지 도 18 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.Next, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 7 to 18 and 1.

도 7 내지 도 18는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.7 to 18 are views schematically showing an example of a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 7을 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. 기판(100)은 n+ 형 탄화 규소 기판일 수 있고, n- 형층(200)은 기판(100)의 제1면 위에 에피택셜 성장으로 형성할 수 있다.Referring to FIG. 7, a substrate 100 is prepared, and an n-type layer 200 is formed on a first surface of the substrate 100. The substrate 100 may be an n+ type silicon carbide substrate, and the n-type layer 200 may be formed by epitaxial growth on the first surface of the substrate 100.

도 8를 참고하면, n- 형층(200) 위에 p형 영역(300)을 형성한다. p형 영역(300)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 또한, 이에 한정되지 않고, n- 형층(200) 위에 에피택셜 성장으로 형성할 수도 있다.Referring to FIG. 8, a p-type region 300 is formed on the n-type layer 200. The p-type region 300 may be formed by implanting p-type ions such as boron (B), aluminum (Al), gallium (Ga), and indium (In) into the n-type layer 200. In addition, the present invention is not limited thereto, and may be formed by epitaxial growth on the n-type layer 200.

도 9를 참고하면, p형 영역(300) 위에 p+ 형 영역(400)을 형성한다. p+ 형 영역(400)은 p형 영역(300)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 여기서, p+ 형 영역(400)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도보다 높다.Referring to FIG. 9, a p+ type region 400 is formed on the p type region 300. The p+ type region 400 may be formed by implanting p type ions such as boron (B), aluminum (Al), gallium (Ga), and indium (In) into the p type region 300. Here, the ion doping concentration of the p+ type region 400 is higher than the ion doping concentration of the p+ region 300.

도 10을 참고하면, p형 영역(300) 위에 n+ 형 영역(500)을 형성한다. n+ 형 영역(500)은 p형 영역(300)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다.Referring to FIG. 10, an n+ type region 500 is formed on the p-type region 300. The n+ type region 500 may be formed by implanting n-type ions such as nitrogen (N), phosphorus (P), arsenic (As), and antimony (Sb) into the p-type region 300.

도 11을 참고하면, n+ 형 영역(500), p형 영역(300) 및 n- 형층(200)을 식각하여 트렌치(550)를 형성한다. 이 때, 트렌치(550)는 n+ 형 영역(500) 및 p형 영역(300)을 관통하고, n- 형층(200)에 형성된다.Referring to FIG. 11, the trench 550 is formed by etching the n+ type region 500, the p type region 300, and the n-type layer 200. At this time, the trench 550 penetrates the n+ type region 500 and the p type region 300 and is formed in the n-type layer 200.

도 12 및 도 13을 참고하면, 트렌치(550)의 내부의 코너에 감광막 패턴(50)을 형성하고, 감광막 패턴(50)을 덮도록 절연 물질층(60)을 형성한다. 절연 물질층(60)은 트렌치(550)를 채우고, p+ 형 영역(400) 및 n+ 형 영역(500) 위에 형성된다.Referring to FIGS. 12 and 13, a photoresist pattern 50 is formed at a corner inside the trench 550, and an insulating material layer 60 is formed to cover the photoresist pattern 50. The insulating material layer 60 fills the trench 550 and is formed over the p+ type region 400 and the n+ type region 500.

도 14를 참고하면, 감광막 패턴(50)을 제거하여 절연 물질층 패턴(65)을 형성한다. 감광막 패턴(50)의 제거는 리프트 오프(lift off) 공정으로 제거한다. 이 때, 감광막 패턴(50)의 덮고 있는 절연 물질층(60)의 일부가 제거되어 절연 물질층 패턴(65)이 형성된다. 절연 물질층 패턴(65)은 p+ 형 영역(400) 및 n+ 형 영역(500) 위에 형성되고, 트렌치(550)의 측면에 형성된다. 또한, 절연 물질층 패턴(65)은 트렌치(550)의 하부면 일부에 형성된다. 즉, 절연 물질층 패턴(65)의 트렌치(550) 하부의 코너 및 하부면의 일부를 노출한다.Referring to FIG. 14, the photosensitive film pattern 50 is removed to form an insulating material layer pattern 65. The removal of the photoresist pattern 50 is removed by a lift off process. At this time, a part of the insulating material layer 60 covering the photosensitive film pattern 50 is removed to form the insulating material layer pattern 65. The insulating material layer pattern 65 is formed on the p+ type region 400 and the n+ type region 500 and is formed on the side surface of the trench 550. In addition, the insulating material layer pattern 65 is formed on a portion of the lower surface of the trench 550. That is, a portion of a corner and a lower surface of the lower portion of the trench 550 of the insulating material layer pattern 65 is exposed.

도 15를 참고하면, 트렌치(550)의 하부면 아래에 쉴드부(451, 452)를 형성한다. 쉴드부(451, 452)는 절연 물질층 패턴(65)을 마스크로 하여 트렌치(550)의 코너 및 하부면의 일부에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성할 수 있다. 쉴드부(451, 452)는 서로 이격되는 제1 쉴드부(421) 및 제2 쉴드부(422)를 포함한다. 제1 쉴드부(421) 및 제2 쉴드부(422)는 각각 트렌치(550)의 코너를 감싸고 있다. 제1 쉴드부(421) 및 제2 쉴드부(422)의 이온 도핑 농도는 p형 영역(300)의 이온 도핑 농도보다 높다.Referring to FIG. 15, shield portions 451 and 452 are formed below the lower surface of the trench 550. The shield parts 451 and 452 use boron (B), aluminum (Al), gallium (Ga), and indium (In) at portions of the corners and lower surfaces of the trench 550 using the insulating material layer pattern 65 as a mask. It can be formed by implanting p-type ions such as. The shield parts 451 and 452 include a first shield part 421 and a second shield part 422 spaced apart from each other. The first shield part 421 and the second shield part 422 each surround a corner of the trench 550. The ion doping concentrations of the first shield part 421 and the second shield part 422 are higher than those of the p-type region 300.

도 16을 참고하면, 절연 물질층 패턴(65)을 제거하고, p+ 형 영역(400)과 n+ 형 영역(500) 위 및 트렌치(550) 내부에 게이트 절연층(600)을 형성한 후, 트렌치(550)의 코너의 게이트 절연층(600) 위에 게이트 전극(710, 720)을 형성한다. 게이트 전극(710, 720)은 서로 이격되는 제1 게이트 전극(710) 및 제2 게이트 전극(720)을 포함한다. 게이트 전극(710, 720)은 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다. 제1 게이트 전극(710)은 트렌치(550)의 한 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장되고, 제1 쉴드부(421)와 중첩한다. 제2 게이트 전극(720)은 트렌치(550)의 다른 측면 내부에서 트렌치(550)의 하부면 일부 위까지 연장되고, 제2 쉴드부(422)와 중첩한다.Referring to FIG. 16, after removing the insulating material layer pattern 65, after forming the gate insulating layer 600 on the p+ type region 400 and the n+ type region 500 and inside the trench 550, the trench Gate electrodes 710 and 720 are formed on the gate insulating layer 600 at the corner of 550. The gate electrodes 710 and 720 include a first gate electrode 710 and a second gate electrode 720 spaced apart from each other. The gate electrodes 710 and 720 may include poly-crystalline silicon or metal. The first gate electrode 710 extends from inside one side of the trench 550 to a portion of the lower surface of the trench 550 and overlaps the first shield part 421. The second gate electrode 720 extends from the other side of the trench 550 to a portion of the lower surface of the trench 550 and overlaps the second shield part 422.

도 17 및 도 18을 참고하면, 게이트 절연층(600) 및 게이트 전극(710, 720) 위에 절연층(800)을 형성한 후, 게이트 절연층(600) 및 절연층(800)을 식각하여 게이트 절연막(610, 620) 및 절연막(810, 820)을 형성한다.17 and 18, after forming the insulating layer 800 on the gate insulating layer 600 and the gate electrodes 710 and 720, the gate insulating layer 600 and the insulating layer 800 are etched to form a gate The insulating films 610 and 620 and the insulating films 810 and 820 are formed.

게이트 절연막(610, 620)은 서로 이격되는 제1 게이트 절연막(610) 및 제2 게이트 절연막(620)을 포함한다. 제1 게이트 절연막(610)은 트렌치(550)의 한 측면 내부 및 하부면 일부 위에 위치한다. 제2 게이트 절연막(620)은 트렌치(550)의 다른 측면 내부 및 하부면 일부 위에 위치한다.The gate insulating layers 610 and 620 include a first gate insulating layer 610 and a second gate insulating layer 620 spaced apart from each other. The first gate insulating layer 610 is positioned inside one side of the trench 550 and partially above the bottom surface. The second gate insulating layer 620 is positioned inside the other side of the trench 550 and on a portion of the lower side.

제1 게이트 전극(710)은 제1 게이트 절연막(610) 위에 위치하고, 제2 게이트 전극(720)은 제2 게이트 절연막(620) 위에 위치한다.The first gate electrode 710 is positioned on the first gate insulating layer 610, and the second gate electrode 720 is positioned on the second gate insulating layer 620.

절연막(810, 820)은 제1 절연막(810)과 제2 절연막(820)을 포함한다. 제1 절연막(810)은 제1 게이트 전극(710)을 덮고 있고, 제2 절연막(820)은 제2 게이트 전극(720)을 덮고 있다.The insulating films 810 and 820 include a first insulating film 810 and a second insulating film 820. The first insulating layer 810 covers the first gate electrode 710, and the second insulating layer 820 covers the second gate electrode 720.

도 1을 참고하면, n- 형층(200), p+ 형 영역(400), n+ 형 영역(500), 제1 절연막(810) 및 제2 절연막(820) 위에 소스 전극(910)을 형성하고, 기판(100)의 제2면에 드레인 전극(920)을 형성한다.Referring to FIG. 1, a source electrode 910 is formed on the n-type layer 200, the p+ type region 400, the n+ type region 500, the first insulating layer 810, and the second insulating layer 820, The drain electrode 920 is formed on the second surface of the substrate 100.

소스 전극(910)은 제1 소스 전극(911) 및 제2 소스 전극(912)을 포함한다. 제1 소스 전극(911)은 n- 형층(200), p+ 형 영역(400), n+ 형 영역(500), 제1 절연막(810) 및 제2 절연막(820) 위에 위치하고, 제2 소스 전극(912)은 제1 소스 전극(911) 위에 위치한다. 제1 소스 전극(911)은 쇼트키(Schottky) 금속을 포함하고, 제2 소스 전극(912)은 오믹(Ohmic) 금속을 포함할 수 있다.The source electrode 910 includes a first source electrode 911 and a second source electrode 912. The first source electrode 911 is positioned on the n-type layer 200, the p+ type region 400, the n+ type region 500, the first insulating layer 810, and the second insulating layer 820, and the second source electrode ( 912 is positioned on the first source electrode 911. The first source electrode 911 may include a Schottky metal, and the second source electrode 912 may include an Ohmic metal.

드레인 전극(920)은 제1 드레인 전극(921) 및 제2 드레인 전극(922)을 포함한다. 제1 드레인 전극(921)은 기판(100)의 제2면에 위치하고, 제2 드레인 전극(922)은 제1 드레인 전극(921)의 일면에 위치한다. 제1 드레인 전극(921)은 쇼트키(Schottky) 금속을 포함하고, 제2 드레인 전극(922)은 오믹(Ohmic) 금속을 포함할 수 있다.The drain electrode 920 includes a first drain electrode 921 and a second drain electrode 922. The first drain electrode 921 is located on the second surface of the substrate 100, and the second drain electrode 922 is located on one surface of the first drain electrode 921. The first drain electrode 921 may include a Schottky metal, and the second drain electrode 922 may include an Ohmic metal.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.The preferred embodiments of the present invention have been described in detail above, but the scope of the present invention is not limited to this, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

100: 기판 200: n- 형층
300: p형 영역 400: p+ 형 영역
421: 제1 쉴드부 422: 제2 쉴드부
500: n+ 형 영역 550: 트렌치
610: 제1 게이트 절연막 620: 제2 게이트 절연막
710: 제1 게이트 전극 720: 제2 게이트 전극
810: 제1 절연막 820: 제2 절연막
910: 소스 전극 920: 드레인 전극100: substrate 200: n-type layer
300: p-type region 400: p+-type region
421: first shield portion 422: second shield portion
500: n+ type area 550: trench
610: first gate insulating film 620: second gate insulating film
710: first gate electrode 720: second gate electrode
810: first insulating film 820: second insulating film
910: source electrode 920: drain electrode

Claims (19)

MOSFET 영역 및 다이오드 영역을 포함하는 반도체 소자에 있어서, 상기 반도체 소자는
기판,
상기 기판의 제1면에 위치하는 n- 형층,
상기 n- 형층에 위치하는 트렌치,
상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극,
상기 트렌치의 하부면 아래에 위치하며, 서로 이격되는 제1 쉴드부 및 제2 쉴드부,
상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극,
상기 기판의 제2면에 위치하는 드레인 전극,
상기 제1 쉴드부는 상기 제1 게이트 전극과 중첩하고, 상기 제2 쉴드부는 상기 제2 게이트 전극과 중첩하고,
상기 소스 전극은 상기 트렌치의 하부면에서 상기 n- 형층과 접촉하여 쇼트키 접합을 형성하는 반도체 소자.A semiconductor device comprising a MOSFET region and a diode region, the semiconductor element comprising
Board,
An n-type layer located on the first surface of the substrate,
A trench located in the n-type layer,
The first gate electrode and the second gate electrode spaced apart from each other in the trench,
Located under the lower surface of the trench, the first shield portion and the second shield portion spaced from each other,
A source electrode insulated from the first gate electrode and the second gate electrode,
A drain electrode located on the second surface of the substrate,
The first shield part overlaps the first gate electrode, and the second shield part overlaps the second gate electrode,
The source electrode is in contact with the n- type layer on the lower surface of the trench to form a Schottky junction. 제1항에서,
상기 제1 쉴드부 및 상기 제2 쉴드부는 각각 상기 트렌치의 코너를 감싸는 반도체 소자.In claim 1,
The first shield part and the second shield part respectively surround a corner of the trench. 제2항에서,
상기 제1 쉴드부 및 상기 제2 쉴드부는 각각 p형 이온을 포함하는 반도체 소자.In claim 2,
The first shield part and the second shield part each include a p-type semiconductor device. 제3항에서,
상기 n- 형층에 위에 위치하고, 상기 트렌치의 측면에 인접하는 p형 영역,
상기 p형 영역 위에 위치하고, 상기 트렌치의 측면에 인접하는 n+ 형 영역, 그리고
상기 p형 영역 위에 위치하고, 상기 n+ 형 영역의 측면에 인접하는 p+ 형 영역을 더 포함하는 반도체 소자.In claim 3,
A p-type region located on the n-type layer and adjacent to a side of the trench,
An n+ type region located above the p-type region and adjacent to a side of the trench, and
A semiconductor device further comprising a p+-type region positioned on the p-type region and adjacent to a side surface of the n+-type region. 제4항에서,
상기 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형 영역과 접촉하여 오믹 접합을 형성하는 반도체 소자.In claim 4,
The source electrode is in contact with the n+ type region and the p+ type region to form an ohmic junction. 제5항에서,
상기 소스 전극은 상기 트렌치의 하부면에서 상기 제1 쉴드부의 일부 및 상기 제2 쉴드부의 일부와 접촉하는 반도체 소자.In claim 5,
The source electrode is a semiconductor device that contacts a portion of the first shield portion and a portion of the second shield portion on the lower surface of the trench. 제6항에서,
상기 MOSFET 영역은 상기 소스 전극, 상기 p+ 형 영역, 상기 n+ 형 영역, 상기 p형 영역, 상기 제1 게이트 전극, 상기 제2 게이트 전극, 상기 제1 쉴드부, 상기 제2 쉴드부, 상기 n- 형층 및 상기 드레인 전극을 포함하는 반도체 소자.In claim 6,
The MOSFET region includes the source electrode, the p+ type region, the n+ type region, the p-type region, the first gate electrode, the second gate electrode, the first shield portion, the second shield portion, and the n- A semiconductor device comprising a mold layer and the drain electrode. 제7항에서,
상기 다이오드 영역은 상기 소스 전극, 상기 제1 쉴드부, 상기 제2 쉴드부, 상기 n- 형층 및 상기 드레인 전극을 포함하는 반도체 소자.In claim 7,
The diode region includes the source electrode, the first shield portion, the second shield portion, the n-type layer, and the drain electrode. 제8항에서,
상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 절연막 및 제2 게이트 절연막을 더 포함하고,
상기 제1 게이트 전극은 상기 제1 게이트 절연막 위에 위치하고,
상기 제2 게이트 전극은 상기 제2 게이트 절연막 위에 위치하는 반도체 소자.In claim 8,
Located in the trench, further comprising a first gate insulating film and a second gate insulating film spaced from each other,
The first gate electrode is positioned on the first gate insulating layer,
The second gate electrode is a semiconductor device positioned on the second gate insulating layer. 제9항에서,
상기 제1 게이트 전극을 덮는 제1 절연막, 그리고
상기 제2 게이트 전극을 덮는 제2 절연막을 더 포함하는 반도체 소자.In claim 9,
A first insulating film covering the first gate electrode, and
And a second insulating film covering the second gate electrode. 제1항에서,
상기 기판은 n+ 형 탄화수소 기판인 반도체 소자.In claim 1,
The substrate is an n+ type hydrocarbon substrate. 기판의 제1면에 n- 형층 및 p형 영역을 차례로 형성하는 단계,
상기 p형 영역 위에 서로 인접하는 p+ 형 영역 및 n+ 형 영역을 형성하는 단계,
상기 n+ 형 영역, 상기 p형 영역 및 상기 n- 형층을 식각하여 트렌치를 형성하는 단계,
상기 트렌치의 하부면 아래에 서로 이격되는 제1 쉴드부 및 제2 쉴드루를 형성하는 단계,
상기 n+ 형 영역과 상기 p+ 형 영역 위 및 상기 트렌치 내부에 게이트 절연층을 형성하는 단계,
상기 트렌치 내부의 상기 게이트 절연층 위에 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계,
상기 게이트 절연층, 상기 제1 게이트 전극 및 상기 제2 게이트 전극 위에 절연층을 형성하는 단계,
상기 게이트 절연층 및 상기 절연층을 식각하여 각각 게이트 절연막 및 절연막을 형성하는 단계,
상기 n- 형층, 상기 n+ 형 영역, 상기 p+ 형 영역 및 상기 절연막 위에 소스 전극을 형성하는 단계,
상기 기판의 제2면에 위치하는 드레인 전극을 형성하는 단계를 포함하고,
상기 제1 쉴드부는 상기 제1 게이트 전극과 중첩하고, 상기 제2 쉴드부는 상기 제2 게이트 전극과 중첩하고,
상기 소스 전극은 상기 트렌치의 하부면에서 상기 n- 형층과 접촉하여 쇼트키 접합을 형성하는 반도체 소자의 제조 방법.Sequentially forming an n-type layer and a p-type region on the first surface of the substrate,
Forming p+ type regions and n+ type regions adjacent to each other on the p-type region,
Forming a trench by etching the n+ type region, the p-type region, and the n-type layer,
Forming first and second shield portions spaced apart from each other under the lower surface of the trench;
Forming a gate insulating layer over the n+ type region and the p+ type region and inside the trench,
Forming a first gate electrode and a second gate electrode spaced apart from each other on the gate insulating layer in the trench,
Forming an insulating layer on the gate insulating layer, the first gate electrode, and the second gate electrode,
Forming a gate insulating layer and an insulating layer by etching the gate insulating layer and the insulating layer, respectively,
Forming a source electrode on the n-type layer, the n+ type region, the p+ type region, and the insulating layer,
And forming a drain electrode positioned on the second surface of the substrate,
The first shield part overlaps the first gate electrode, and the second shield part overlaps the second gate electrode,
The source electrode is in contact with the n- type layer on the lower surface of the trench to form a Schottky junction. 제12항에서,
상기 제1 쉴드부 및 상기 제2 쉴드부는 각각 상기 트렌치의 코너를 감싸는 반도체 소자의 제조 방법.In claim 12,
The first shield portion and the second shield portion are each a method of manufacturing a semiconductor device surrounding the corner of the trench. 제13항에서,
상기 제1 쉴드부 및 상기 제2 쉴드부를 형성하는 단계는
상기 트렌치의 내부의 코너에 감광막 패턴을 형성하는 단계,
상기 트렌치를 채우고, 상기 p+ 형 영역 및 상기 n+ 형 영역 위에 절연 물질층을 형성하는 단계,
리프트 오프 공정으로 상기 감광막 패턴을 제거하여 절연 물질층 패턴을 형성하는 단계,
상기 절연 물질층을 마스크로 하여 상기 p형 이온을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.In claim 13,
The step of forming the first shield part and the second shield part
Forming a photoresist pattern on a corner inside the trench,
Filling the trench and forming an insulating material layer over the p+ type region and the n+ type region,
Forming an insulating material layer pattern by removing the photoresist layer pattern by a lift-off process,
And implanting the p-type ion using the insulating material layer as a mask. 제14항에서,
상기 소스 전극은 상기 n+ 형 영역 및 상기 p+ 형 영역과 접촉하여 오믹 접합을 형성하는 반도체 소자의 제조 방법.In claim 14,
The source electrode is in contact with the n+ type region and the p+ type region to form an ohmic junction. 제15항에서,
상기 소스 전극은 상기 트렌치의 하부면에서 상기 제1 쉴드부의 일부 및 상기 제2 쉴드부의 일부와 접촉하는 반도체 소자의 제조 방법.In claim 15,
The method of manufacturing a semiconductor device in which the source electrode contacts a portion of the first shield portion and a portion of the second shield portion on a lower surface of the trench. 제16항에서,
상기 게이트 절연막은 서로 이격되는 제1 게이트 절연막 및 제2 게이트 절연막을 포함하고,
상기 제1 게이트 전극은 상기 제1 게이트 절연막 위에 위치하고,
상기 제2 게이트 전극은 상기 제2 게이트 절연막 위에 위치하는 반도체 소자의 제조 방법.In claim 16,
The gate insulating layer includes a first gate insulating layer and a second gate insulating layer spaced from each other,
The first gate electrode is positioned on the first gate insulating layer,
The second gate electrode is a method of manufacturing a semiconductor device positioned on the second gate insulating film. 제17항에서,
상기 절연막은 서로 이격되는 제1 절연막 및 제2 절연막을 포함하고,
상기 제1 절연막은 상기 제1 게이트 전극을 덮고,
상기 제2 절연막은 상기 제2 게이트 전극을 덮는 반도체 소자의 제조 방법.In claim 17,
The insulating film includes a first insulating film and a second insulating film spaced from each other,
The first insulating film covers the first gate electrode,
The second insulating film is a method of manufacturing a semiconductor device covering the second gate electrode. 제18항에서,
상기 기판은 n+ 형 탄화수소 기판인 반도체 소자의 제조 방법.In claim 18,
The substrate is a method of manufacturing a semiconductor device that is an n+ type hydrocarbon substrate.
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