KR20200060198A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 12
- 230000010354 integration Effects 0.000 abstract description 4
- 230000005669 field effect Effects 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 40
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000007704 transition Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- JQJCSZOEVBFDKO-UHFFFAOYSA-N lead zinc Chemical compound [Zn].[Pb] JQJCSZOEVBFDKO-UHFFFAOYSA-N 0.000 description 1
- FUJCRWPEOMXPAD-UHFFFAOYSA-N lithium oxide Chemical compound [Li+].[Li+].[O-2] FUJCRWPEOMXPAD-UHFFFAOYSA-N 0.000 description 1
- 229910001947 lithium oxide Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a field effect transistor.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Semiconductor devices have been spotlighted as important elements in the electronics industry due to characteristics such as miniaturization, multi-functionality, and / or low manufacturing cost. The semiconductor elements may be divided into a semiconductor memory element for storing logic data, a semiconductor logic element for processing and processing logic data, and a hybrid semiconductor element including memory elements and logic elements. As the electronics industry is highly developed, the demand for characteristics of semiconductor devices is increasing. For example, there is an increasing demand for high reliability, high speed, and / or multifunctionality for semiconductor devices. In order to meet these requirements, structures in semiconductor devices are becoming more and more complex, and semiconductor devices are becoming more and more highly integrated.
본 발명이 해결하고자 하는 과제는, 집적도가 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.The problem to be solved by the present invention is to provide a semiconductor device including a field effect transistor with improved integration.
본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 상기 제1 영역과 제1 방향으로 인접하는 제2 영역을 포함하는 기판; 및 상기 제1 영역으로부터 상기 제2 영역으로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함할 수 있다. 상기 제1 및 제2 영역들 각각은, PMOSFET 영역 및 NMOSFET 영역을 포함하고, 상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며, 상기 제1 및 제3 게이트 전극들에 제1 신호가 인가되고, 상기 제2 게이트 전극에 제2 신호가 인가되며, 상기 제2 신호는 상기 제1 신호의 반전 신호이고, 상기 제1 게이트 전극은, 상기 제1 방향으로 정렬되어 서로 연결된 상기 제1 영역의 제1 게이트와 상기 제2 영역의 제1 게이트를 포함할 수 있다.According to the concept of the present invention, a semiconductor device includes: a substrate including a first region and a second region adjacent to the first region in a first direction; And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first region to the second region. Each of the first and second regions includes a PMOSFET region and an NMOSFET region, and the first to third gate electrodes extend in the first direction and sequentially in a second direction intersecting the first direction. Arranged, a first signal is applied to the first and third gate electrodes, a second signal is applied to the second gate electrode, and the second signal is an inverted signal of the first signal, and the first signal is The gate electrode may include a first gate in the first region and a first gate in the second region aligned in the first direction and connected to each other.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 플립플롭 셀, 상기 플립플롭 셀은 마스터 래치를 포함하는 제1 영역 및 슬레이브 래치를 포함하는 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역과 제1 방향으로 인접하며; 및 상기 제1 영역에서 상기 제2 영역으로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함할 수 있다. 상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며, 상기 제1 및 제3 게이트 전극들에 클락 신호가 인가되고, 상기 제2 게이트 전극에 클락 반전 신호가 인가되며, 상기 제2 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 연결되는 제2 게이트를 포함할 수 있다.According to another concept of the present invention, a semiconductor device includes a flip-flop cell on a substrate, the flip-flop cell including a first region including a master latch and a second region including a slave latch, and the second region comprises the Adjacent to the first region in a first direction; And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first region to the second region. The first to third gate electrodes extend in the first direction, are sequentially arranged in a second direction crossing the first direction, and a clock signal is applied to the first and third gate electrodes, A clock inversion signal is applied to the second gate electrode, and the second gate electrode includes: a PMOS transistor in the first region, an NMOS transistor in the first region, an NMOS transistor in the second region, and a PMOS in the second region. And a second gate commonly connected to the transistor.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 플립플롭 셀 및 상기 제1 플립플롭 셀과 제1 방향으로 인접하는 제2 플립플롭 셀; 및 상기 제1 플립플롭 셀에서 상기 제2 플리플롭 셀로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함할 수 있다. 상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며, 상기 제1 및 제3 게이트 전극들에 스캔 인에이블 신호가 인가되고, 상기 제2 게이트 전극에 스캔 인에이블 반전 신호가 인가되며, 상기 제2 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 연결되는 제2 게이트를 포함할 수 있다.According to another concept of the present invention, a semiconductor device includes: a first flip-flop cell on a substrate and a second flip-flop cell adjacent to the first flip-flop cell in a first direction; And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first flip-flop cell to the second flip-flop cell. The first to third gate electrodes extend in the first direction, are sequentially arranged in a second direction intersecting the first direction, and a scan enable signal is applied to the first and third gate electrodes. , A scan enable inversion signal is applied to the second gate electrode, and the second gate electrode includes: a PMOS transistor in the first region, an NMOS transistor in the first region, an NMOS transistor in the second region, and the second A second gate commonly connected to the PMOS transistor in the two regions may be included.
본 발명에 따른 반도체 소자는, 복수개의 영역들의 게이트 전극들을 하나의 게이트 전극으로 구성하여 복수개의 영역들에 공통으로 신호를 인가할 수 있다. 게이트 전극들의 개수 및 게이트 콘택들의 개수가 줄어드므로, 라우팅을 위한 상위 배선들의 개수 역시 줄어들 수 있다. 라우팅을 위한 배선 면적을 줄일 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.In the semiconductor device according to the present invention, a gate electrode of a plurality of regions may be configured as a single gate electrode to apply a signal to a plurality of regions in common. Since the number of gate electrodes and the number of gate contacts are reduced, the number of upper wiring lines for routing may also be reduced. Since the wiring area for routing can be reduced, the degree of integration of semiconductor devices can be improved.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 로직 영역을 나타내는 평면도이다.
도 2은 본 발명의 실시예들에 따른 반도체 소자의 플립플롭의 논리 회로도이다.
도 3는 도 2의 제1 부분의 등가 회로도이다.
도 4은 도 2의 제2 부분 또는 제3 부분의 등가 회로도이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다.
도 6는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8a 내지 도 8d는 각각 도 7의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 따른 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역, 제2 영역 및 제3 영역을 나타낸 평면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 12a 및 도 12b는 각각 도 11의 I-I'선 및 II-II'선에 따른 단면도들이다.1 is a plan view illustrating a logic region of a semiconductor device according to embodiments of the present invention.
2 is a logic circuit diagram of a flip-flop of a semiconductor device according to embodiments of the present invention.
3 is an equivalent circuit diagram of the first part of FIG. 2.
4 is an equivalent circuit diagram of the second part or the third part of FIG. 2.
5 is a plan view illustrating first and second regions of a semiconductor device according to some example embodiments of the present invention.
6 is a plan view showing first and second regions of a semiconductor device according to embodiments of the present invention.
7 is a plan view illustrating a semiconductor device according to embodiments of the present invention.
8A to 8D are cross-sectional views taken along lines I-I ', II-II', III-III ', and IV-IV' of FIG. 7, respectively.
9 is a plan view illustrating a first region, a second region, and a third region of a semiconductor device according to embodiments of the present invention.
10 is a plan view illustrating first and second regions of a semiconductor device according to embodiments of the present invention.
11 is a plan view illustrating a semiconductor device according to embodiments of the present invention.
12A and 12B are cross-sectional views taken along lines I-I 'and II-II' of FIG. 11, respectively.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 로직 영역을 나타내는 평면도이다. 1 is a plan view illustrating a logic region of a semiconductor device according to embodiments of the present invention.
도 1을 참조하면, 기판(100)의 로직 영역 상에 복수의 플립플롭 셀들(FF1-FF4)이 제공될 수 있다. 플립플롭 셀들(FF1-FF4)은 기판(100)의 로직 영역 상에서 이차원적으로 배열될 수 있다. 플립플롭 셀들(FF1-FF4)은 제1 내지 제4 플립플롭 셀들(FF1-FF4)을 포함할 수 있다. 제2 플립플롭 셀(FF2)은 제1 플립플롭 셀(FF1)과 제2 방향(D2)으로 인접할 수 있다. 제3 플립플롭 셀(FF3)은 제1 플립플롭 셀(FF1)과 제1 방향(D1)으로 인접할 수 있다. 제4 플립플롭 셀(FF4)은 제3 플립플롭 셀(FF3)과 제2 방향(D2)으로 인접할 수 있다.Referring to FIG. 1, a plurality of flip-flop cells FF1-FF4 may be provided on a logic region of the
도 2은 본 발명의 실시예들에 따른 반도체 소자의 플립플롭의 논리 회로도이다. 도 3는 도 2의 제1 부분의 등가 회로도이다. 도 4은 도 2의 제2 부분 또는 제3 부분의 등가 회로도이다.2 is a logic circuit diagram of a flip-flop of a semiconductor device according to embodiments of the present invention. 3 is an equivalent circuit diagram of the first part of FIG. 2. 4 is an equivalent circuit diagram of the second part or the third part of FIG. 2.
도 1 내지 도 4을 참조하면, 각각의 플립플롭 셀들(FF1-FF4)은 도 2의 플립플롭 회로를 포함할 수 있다. 이하, 대표적으로 제1 플립플롭 셀(FF1)을 예로 들어 설명한다. 제1 플립플롭 셀(FF1)은 제1 내지 제4 부분들(PO1-PO4)을 포함할 수 있다. 보다 구체적으로, 제1 부분(PO1)은 스캔 기능 및 플립플롭 기능을 수행하는 코어 회로일 수 있다. 제1 부분(PO1)은 스캔 인에이블 신호(SE)에 따라 외부 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하고, 선택된 신호에 기초하여 내부 신호를 제1 노드(N1)에 제공할 수 있다. 제1 부분(PO1)은 먹스(mux), 스캔 먹스(scan mux) 또는 선택부라고 지칭될 수 있다.1 to 4, each flip-flop cell FF1-FF4 may include the flip-flop circuit of FIG. 2. Hereinafter, the first flip-flop cell FF1 will be described as an example. The first flip-flop cell FF1 may include first to fourth portions PO1-PO4. More specifically, the first portion PO1 may be a core circuit that performs a scan function and a flip-flop function. The first portion PO1 selects one of the external input signal D and the scan input signal SI according to the scan enable signal SE, and based on the selected signal, sends the internal signal to the first node N1. Can provide. The first portion PO1 may be referred to as a mux, a scan mux, or a selector.
제2 및 제3 부분들(PO2, PO3) 각각은 버퍼 영역일 수 있다. 제2 부분(PO2)은 마스터 래치를 포함할 수 있고, 제3 부분(PO3)은 슬레이브 래치를 포함할 수 있다. 제2 부분(PO2)의 마스터 래치는 클락 신호(CLK)에 기초하여 상기 내부 신호를 래치할 수 있다. 제3 부분(PO3)의 슬레이브 래치는 클락 신호(CLK)에 기초하여 상기 마스터 래치의 출력을 래치하여 출력 신호(Q)를 제공할 수 있다. 제4 부분(PO4)은, 플립플롭에 연결되고 외부 클락 신호(CK)가 입력되는 클락 회로를 포함할 수 있다.Each of the second and third portions PO2 and PO3 may be a buffer area. The second portion PO2 may include a master latch, and the third portion PO3 may include a slave latch. The master latch of the second portion PO2 may latch the internal signal based on the clock signal CLK. The slave latch of the third portion PO3 may latch the output of the master latch based on the clock signal CLK to provide an output signal Q. The fourth portion PO4 may include a clock circuit connected to the flip-flop and inputting an external clock signal CK.
도 2 및 도 3를 다시 참조하면, 제1 부분(PO1)은 스캔 입력 신호(SI)가 입력되는 제1 요소(E1) 및 외부 입력 신호(D)가 입력되는 제2 요소(E2)를 포함할 수 있다. 제1 요소(E1)와 제2 요소(E2)는 제1 노드(N1)에 병렬적으로 연결될 수 있다.Referring again to FIGS. 2 and 3, the first portion PO1 includes a first element E1 to which the scan input signal SI is input and a second element E2 to which the external input signal D is input. can do. The first element E1 and the second element E2 may be connected in parallel to the first node N1.
제1 요소(E1)는 직렬로 연결된 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 내지 제4 트랜지스터들은 VDD로부터 VSS까지 차례로 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 및 제3 트랜지스터들에는 스캔 입력 신호(SI)가 입력되고, 상기 제2 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력되며, 상기 제4 트랜지스터에는 스캔 인에이블 신호(SE)가 입력될 수 있다.The first element E1 may include first to fourth transistors connected in series. The first to fourth transistors may be sequentially arranged from VDD to VSS. The first and second transistors are PMOS transistors, and the third and fourth transistors may be NMOS transistors. A scan input signal SI is input to the first and third transistors, a scan enable inversion signal / SE is input to the second transistor, and a scan enable signal SE is input to the fourth transistor. Can be entered.
제2 요소(E2)는 직렬로 연결된 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 내지 제4 트랜지스터들은 VDD로부터 VSS까지 차례로 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제2 및 제3 트랜지스터들에는 외부 입력 신호(D)가 입력되고, 상기 제1 트랜지스터에는 스캔 인에이블 신호(SE)가 입력되며, 상기 제4 트랜지스터에는 스캔 인에이블 반전 신호(/SE)가 입력될 수 있다.The second element E2 may include first to fourth transistors connected in series. The first to fourth transistors may be sequentially arranged from VDD to VSS. The first and second transistors are PMOS transistors, and the third and fourth transistors may be NMOS transistors. An external input signal D is input to the second and third transistors, a scan enable signal SE is input to the first transistor, and a scan enable inversion signal / SE is applied to the fourth transistor. Can be entered.
도 2 및 도 4을 다시 참조하면, 제2 부분(PO2)은, 제1 노드(N1)와 제2 노드(N2) 사이에 배치되는 제3 요소(E3), 제4 요소(E4), 및 제5 요소(E5)를 포함할 수 있다. 제4 요소(E4) 및 제5 요소(E5)는 제3 요소(E3)와 제2 노드(N2) 사이에 병렬로 연결될 수 있다. 제3 요소(E3) 및 제4 요소(E4) 각각에는 클락 신호(CLK) 및 클락 반전 신호(/CLK)가 입력될 수 있다.Referring again to FIGS. 2 and 4, the second portion PO2 includes a third element E3, a fourth element E4 disposed between the first node N1 and the second node N2, and It may include a fifth element (E5). The fourth element E4 and the fifth element E5 may be connected in parallel between the third element E3 and the second node N2. A clock signal CLK and a clock inversion signal / CLK may be input to each of the third element E3 and the fourth element E4.
제3 부분(PO3)은, 제2 부분(PO2)의 제3 내지 제5 요소들(E3, E4, E5)과 실질적으로 동일한 구성들을 포함할 수 있다. 제3 부분(PO3)의 제3 내지 제5 요소들(E3, E4, E5)은 제2 노드(N2)와 제3 노드(N3) 사이에 배치될 수 있다. The third portion PO3 may include components substantially identical to the third to fifth elements E3, E4, and E5 of the second portion PO2. The third to fifth elements E3, E4, and E5 of the third portion PO3 may be disposed between the second node N2 and the third node N3.
제2 부분(PO2)은 마스터 래치를 포함할 수 있고, 제3 부분(PO3)은 슬레이브 래치를 포함할 수 있다. 이하, 대표적으로 제2 부분(PO2)을 중심으로 설명하나 제3 부분(PO3)에도 동일하게 적용될 수 있다.The second portion PO2 may include a master latch, and the third portion PO3 may include a slave latch. Hereinafter, representatively, the second part PO2 will be mainly described, but the same may be applied to the third part PO3.
제3 요소(E3)는 직렬로 연결된 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 내지 제4 트랜지스터들은 VDD로부터 VSS까지 차례로 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 및 제4 트랜지스터들에는 제1 노드(N1)로부터의 신호가 입력될 수 있다. 상기 제2 트랜지스터에는 클락 신호(CLK)가 입력되고, 상기 제3 트랜지스터에는 클락 반전 신호(/CLK)가 입력될 수 있다. The third element E3 may include first to fourth transistors connected in series. The first to fourth transistors may be sequentially arranged from VDD to VSS. The first and second transistors are PMOS transistors, and the third and fourth transistors may be NMOS transistors. Signals from the first node N1 may be input to the first and fourth transistors. A clock signal CLK may be input to the second transistor, and a clock inversion signal / CLK may be input to the third transistor.
제4 요소(E4)는 직렬로 연결된 제1 내지 제4 트랜지스터들을 포함할 수 있다. 상기 제1 내지 제4 트랜지스터들은 VDD로부터 VSS까지 차례로 배치될 수 있다. 상기 제1 및 제2 트랜지스터들은 PMOS 트랜지스터들이며, 상기 제3 및 제4 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 상기 제1 트랜지스터 및 상기 제4 트랜지스터는 상기 제2 노드(N2)에 연결될 수 있다. 상기 2 트랜지스터에는 클락 반전 신호(/CLK)가 입력되고, 상기 제3 트랜지스터에는 클락 신호(CLK)가 입력될 수 있다. The fourth element E4 may include first to fourth transistors connected in series. The first to fourth transistors may be sequentially arranged from VDD to VSS. The first and second transistors are PMOS transistors, and the third and fourth transistors may be NMOS transistors. The first transistor and the fourth transistor may be connected to the second node N2. A clock inversion signal / CLK may be input to the second transistor, and a clock signal CLK may be input to the third transistor.
다음 표 1은 본 발명의 일 실시예에 따른 플립플롭의 타이밍 테이블이다.Table 1 below is a timing table of a flip-flop according to an embodiment of the present invention.
외부 입력(D[n])이 로직 하이(logic high)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락 신호(CK)가 로우(low)에서 하이(high)로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 로직 로우(logic low)이고 스캔 인에이블 신호(SE)가 비활성일 경우, 외부 클락 신호(CK)가 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다. 외부 입력(D[n]), 스캔 인에이블 신호(SE), 및 스캔 입력 신호(SI)가 모두 존재하지 않는 경우, 외부 클락 신호(CK)가 하이에서 로우로 천이될 때 외부 출력(Q[n+1])은 이전 사이클의 값(Q[n])을 유지한다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)와 스캔 입력 신호(SI)가 활성일 경우, 외부 클락 신호(CK)가 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 하이가 된다. 외부 입력(D[n])이 존재하지 않고, 스캔 인에이블 신호(SE)가 활성이며, 스캔 입력 신호(SI) 가 비활성인 경우, 외부 클락 신호(CK)가 로우에서 하이로 천이될 때 외부 출력(Q[n+1])은 로직 로우가 된다. When the external input (D [n]) is logic high and the scan enable signal SE is inactive, the external output when the external clock signal CK transitions from low to high (Q [n + 1]) goes logic high. When the external input (D [n]) is logic low and the scan enable signal SE is inactive, the external output (Q [n + 1) when the external clock signal CK transitions from low to high ]) Becomes a logic low. When the external input signal D [n], the scan enable signal SE, and the scan input signal SI are not all present, the external output QQ when the external clock signal CK transitions from high to low n + 1]) retains the value of the previous cycle (Q [n]). When the external clock signal CK transitions from low to high when the external input D [n] does not exist and the scan enable signal SE and the scan input signal SI are active, the external output Q [n + 1]) goes logic high. When the external input signal D [n] does not exist, the scan enable signal SE is active, and the scan input signal SI is inactive, the external clock signal CK transitions from low to high when external. The output (Q [n + 1]) goes logic low.
도 5는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다. 5 is a plan view illustrating first and second regions of a semiconductor device according to some example embodiments of the present invention.
도 1 내지 도 5를 참조하면, 본 발명의 플립플롭은 기판 상의 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 영역(R1)으로부터 제2 방향(D2)으로 이격될 수 있다. 각각의 제1 및 제2 영역들(R1, R2)은 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 포함할 수 있다. NMOSFET 영역(NR)은 NMOS 트랜지스터들의 활성 영역일 수 있고, PMOSFET 영역(PR)은 PMOS 트랜지스터들의 활성 영역일 수 있다. 1 to 5, the flip-flop of the present invention may include a first region R1 and a second region R2 on a substrate. The second region R2 may be spaced apart from the first region R1 in the second direction D2. Each of the first and second regions R1 and R2 may include an NMOSFET region NR and a PMOSFET region PR. The NMOSFET region NR may be an active region of NMOS transistors, and the PMOSFET region PR may be an active region of PMOS transistors.
복수개의 게이트들(GA1, GA2, GA3)이 NMOSFET 영역(NR) 및 PMOSFET 영역(PR)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 게이트들(GA1, GA2, GA3)은 제2 방향(D2)으로 배열된 제1 내지 제3 게이트들(GA1, GA2, GA3)을 포함할 수 있다.A plurality of gates GA1, GA2, and GA3 cross the NMOSFET region NR and the PMOSFET region PR and may extend in the first direction D1. The gates GA1, GA2, and GA3 may include first to third gates GA1, GA2, and GA3 arranged in the second direction D2.
구체적으로, 제1 게이트(GA1)은 PMOSFET 영역(PR)을 제외한 NMOSFET 영역(NR)을 가로지를 수 있다. 제2 게이트(GA2)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 모두 가로지를 수 있다. 제3 게이트(GA3)은 NMOSFET 영역(NR)을 제외한 PMOSFET 영역(PR)을 가로지를 수 있다. 제2 게이트(GA2)은 제1 및 제3 게이트들(GA1, GA3) 사이에 배치될 수 있다. Specifically, the first gate GA1 may cross the NMOSFET region NR excluding the PMOSFET region PR. The second gate GA2 may cross both the PMOSFET region PR and the NMOSFET region NR. The third gate GA3 may cross the PMOSFET region PR except for the NMOSFET region NR. The second gate GA2 may be disposed between the first and third gates GA1 and GA3.
제1 게이트(GA1)에 제1 신호(A)가 인가될 수 있다. 제3 게이트(GA3)에 제1 신호(A)가 인가될 수 있다. 제2 게이트(GA2)에 제2 신호(A')가 인가될 수 있다. 제2 신호(A')는 제1 신호(A)의 반전 신호일 수 있다.The first signal A may be applied to the first gate GA1. The first signal A may be applied to the third gate GA3. The second signal A 'may be applied to the second gate GA2. The second signal A 'may be an inverted signal of the first signal A.
제1 내지 제3 게이트들(GA1, GA2, GA3)에 제1 내지 제3 게이트 콘택들(GC1, GC2, GC3)이 각각 전기적으로 연결될 수 있다. 일 예로, 제1 영역(R1)에 3개의 게이트들(GA1, GA2, GA3) 및 이들에 각각 연결된 3개의 게이트 콘택들(GC1, GC2, GC3)이 제공될 수 있다. 제2 영역(R2)에 3개의 게이트들(GA1, GA2, GA3) 및 이들에 각각 연결된 3개의 게이트 콘택들(GC1, GC2, GC3)이 제공될 수 있다.The first to third gate contacts GC1, GC2, and GC3 may be electrically connected to the first to third gates GA1, GA2, and GA3, respectively. For example, three gates GA1, GA2, and GA3 and three gate contacts GC1, GC2, and GC3 respectively connected to the first region R1 may be provided. Three gates GA1, GA2, and GA3 and three gate contacts GC1, GC2, and GC3 respectively connected to the second region R2 may be provided.
본 발명의 일 실시예로, 제1 영역(R1)은 도1, 도 2 및 도 4에 나타난 제1 플립플롭 셀(FF1)의 제2 부분(PO2)(즉, 마스터 래치)일 수 있다. 제2 영역(R2)은 도1, 도 2 및 도 4에 나타난 제1 플립플롭 셀(FF1)의 제3 부분(PO3)(즉, 슬레이브 래치)일 수 있다. 제1 및 제3 게이트들(GA1, GA3)에 인가되는 제1 신호(A)는 클락 신호(CLK)일 수 있다. 제2 게이트(GA2)에 인가되는 제2 신호(A')는 클락 반전 신호(/CLK)일 수 있다. In an embodiment of the present invention, the first region R1 may be the second portion PO2 (ie, the master latch) of the first flip-flop cell FF1 shown in FIGS. 1, 2 and 4. The second region R2 may be a third portion PO3 (ie, a slave latch) of the first flip-flop cell FF1 shown in FIGS. 1, 2 and 4. The first signal A applied to the first and third gates GA1 and GA3 may be a clock signal CLK. The second signal A 'applied to the second gate GA2 may be a clock inversion signal / CLK.
구체적으로, 제1 영역(R1) 또는 제2 영역(R2)의 제1 게이트(GA1)은, 도 4의 제4 요소(E4)의 제3 트랜지스터의 게이트일 수 있다. 제1 영역(R1) 또는 제2 영역(R2)의 제2 게이트(GA2)은, 도 4의 제3 요소(E3)의 제3 트랜지스터의 게이트 및 제4 요소(E4)의 제2 트랜지스터의 게이트일 수 있다. 제1 영역(R1) 또는 제2 영역(R2)의 제3 게이트(GA3)은, 도 4의 제3 요소(E3)의 제2 트랜지스터의 게이트일 수 있다. Specifically, the first gate GA1 of the first region R1 or the second region R2 may be the gate of the third transistor of the fourth element E4 of FIG. 4. The second gate GA2 of the first region R1 or the second region R2 includes the gate of the third transistor of the third element E3 of FIG. 4 and the gate of the second transistor of the fourth element E4. Can be The third gate GA3 of the first region R1 or the second region R2 may be the gate of the second transistor of the third element E3 of FIG. 4.
본 발명의 다른 실시예로, 제1 영역(R1)은 도1, 도 2 및 도 4에 나타난 제1 플립플롭 셀(FF1)의 제2 부분(PO2) 또는 제3 부분(PO)일 수 있다. 제2 영역(R2)은 도1, 도 2 및 도 4에 나타난 제2 플립플롭 셀(FF2)의 제2 부분(PO2) 또는 제3 부분(PO)일 수 있다.In another embodiment of the present invention, the first region R1 may be the second portion PO2 or the third portion PO of the first flip-flop cell FF1 shown in FIGS. 1, 2 and 4. . The second region R2 may be the second portion PO2 or the third portion PO of the second flip-flop cell FF2 shown in FIGS. 1, 2 and 4.
본 발명의 또 다른 실시예로, 제1 영역(R1)은 도1, 도 2 및 도 4에 나타난 제1 플립플롭 셀(FF1)의 제1 부분(PO1)(즉, 스캔 먹스)일 수 있다. 제2 영역(R2)은 도1, 도 2 및 도 4에 나타난 제2 플립플롭 셀(FF2)의 제1 부분(PO1)(즉, 스캔 먹스)일 수 있다. 제1 및 제3 게이트들(GA1, GA3)에 인가되는 제1 신호(A)는 스캔 인에이블 신호(SE)일 수 있다. 제2 게이트(GA2)에 인가되는 제2 신호(A')는 스캔 인에이블 반전 신호(/SE)일 수 있다. In another embodiment of the present invention, the first region R1 may be the first portion PO1 (ie, scan mux) of the first flip-flop cell FF1 shown in FIGS. 1, 2 and 4. . The second region R2 may be the first portion PO1 (ie, scan mux) of the second flip-flop cell FF2 shown in FIGS. 1, 2 and 4. The first signal A applied to the first and third gates GA1 and GA3 may be a scan enable signal SE. The second signal A 'applied to the second gate GA2 may be a scan enable inversion signal / SE.
구체적으로, 제1 영역(R1) 또는 제2 영역(R2)의 제1 게이트(GA1)은, 도 3의 제1 요소(E1)의 제4 트랜지스터의 게이트일 수 있다. 제1 영역(R1) 또는 제2 영역(R2)의 제2 게이트(GA2)은, 도 3의 제2 요소(E2)의 제4 트랜지스터의 게이트 및 제1 요소(E1)의 제2 트랜지스터의 게이트일 수 있다. 제1 영역(R1) 또는 제2 영역(R2)의 제3 게이트(GA3)은, 도 3의 제2 요소(E2)의 제1 트랜지스터의 게이트일 수 있다.Specifically, the first gate GA1 of the first region R1 or the second region R2 may be the gate of the fourth transistor of the first element E1 of FIG. 3. The second gate GA2 of the first region R1 or the second region R2 includes the gate of the fourth transistor of the second element E2 of FIG. 3 and the gate of the second transistor of the first element E1. Can be The third gate GA3 of the first region R1 or the second region R2 may be the gate of the first transistor of the second element E2 of FIG. 3.
제1 영역(R1)의 제1 및 제3 게이트 콘택들(GC1, GC3)은, 적어도 하나의 제1 상위 배선들을 통하여 제2 영역(R2)의 제1 및 제3 게이트 콘택들(GC1, GC3)과 전기적으로 연결될 수 있다. 상기 적어도 하나의 제1 상위 배선들로부터 제1 및 제3 게이트들(GA1, GA3)로 제1 신호(A)가 공통으로 인가될 수 있다. The first and third gate contacts GC1 and GC3 in the first region R1 may include first and third gate contacts GC1 and GC3 in the second region R2 through at least one first upper wiring. ). A first signal A may be commonly applied to the first and third gates GA1 and GA3 from the at least one first upper wiring.
제1 영역(R1)의 제2 게이트 콘택(GC2)은, 적어도 하나의 제2 상위 배선들을 통하여 제2 영역(R2)의 제2 게이트 콘택(GC2)과 전기적으로 연결될 수 있다. 상기 적어도 하나의 제2 상위 배선들로부터 제2 게이트 전극들(GE2)로 제2 신호(A')가 공통으로 인가될 수 있다.The second gate contact GC2 of the first region R1 may be electrically connected to the second gate contact GC2 of the second region R2 through at least one second upper wiring. A second signal A 'may be commonly applied from the at least one second upper wiring to the second gate electrodes GE2.
도 6는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 5를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.6 is a plan view showing first and second regions of a semiconductor device according to embodiments of the present invention. In this embodiment, a detailed description of the technical features overlapping with those described with reference to FIG. 5 will be omitted, and differences will be described in detail.
도 1 내지 도 4 및 도 6를 참조하면, 본 발명의 플립플롭은 기판 상의 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제2 영역(R2)은 제1 영역(R1)과 제1 방향(D1)으로 인접할 수 있다. 본 실시예의 제2 영역(R2)은, 앞서 도 5의 제2 영역(R2)이 상하로 반전된 형태로 제1 영역(R1)에 인접하게 배치될 수 있다. 1 to 4 and 6, the flip-flop of the present invention may include a first region R1 and a second region R2 on the substrate. The second region R2 may be adjacent to the first region R1 in the first direction D1. The second region R2 of the present embodiment may be disposed adjacent to the first region R1 in a form in which the second region R2 of FIG. 5 is upside down.
제1 영역(R1)의 제1 게이트(GA1)과 제2 영역(R2)의 제1 게이트(GA1)에는 제1 신호(A)가 공통으로 인가될 수 있다. 따라서, 제1 영역(R1)의 제1 게이트(GA1)는 제2 영역(R2)의 제1 게이트(GA1)와 연결되어, 하나의 제1 게이트 전극을 구성할 수 있다. The first signal A may be commonly applied to the first gate GA1 of the first region R1 and the first gate GA1 of the second region R2. Accordingly, the first gate GA1 of the first region R1 may be connected to the first gate GA1 of the second region R2 to form one first gate electrode.
제1 영역(R1)의 제2 게이트(GA2)과 제2 영역(R2)의 제2 게이트(GA2)에는 제2 신호(A')가 공통으로 인가될 수 있다. 제1 영역(R1)의 제2 게이트(GA2)는 제2 영역(R2)의 제2 게이트(GA2)와 연결되어, 하나의 제2 게이트 전극을 구성할 수 있다. The second signal A 'may be commonly applied to the second gate GA2 of the first region R1 and the second gate GA2 of the second region R2. The second gate GA2 of the first region R1 is connected to the second gate GA2 of the second region R2 to form one second gate electrode.
제1 및 제2 게이트들(GA1, GA2)에 제1 및 제2 게이트 콘택들(GC1, GC2)이 각각 전기적으로 연결될 수 있다. 제1 영역(R1)의 제3 게이트(GA3)에 제3 게이트 콘택(GC3)이 전기적으로 연결될 수 있다. 제2 영역(R2)의 제3 게이트(GA3)에 제4 게이트 콘택(GC4)이 전기적으로 연결될 수 있다.The first and second gate contacts GC1 and GC2 may be electrically connected to the first and second gates GA1 and GA2, respectively. The third gate contact GC3 may be electrically connected to the third gate GA3 of the first region R1. The fourth gate contact GC4 may be electrically connected to the third gate GA3 of the second region R2.
제1 영역(R1)의 제1 게이트(GA1)와 제2 영역(R2)의 제1 게이트(GA1)가 하나의 제1 게이트 전극을 구성하므로, 하나의 제1 게이트 콘택(GC1)만으로도 제1 영역(R1) 및 제2 영역(R2)에 제1 신호(A)를 공통으로 인가할 수 있다. Since the first gate GA1 of the first region R1 and the first gate GA1 of the second region R2 constitute one first gate electrode, only one first gate contact GC1 is necessary. The first signal A can be commonly applied to the region R1 and the second region R2.
제1 영역(R1)의 제2 게이트(GA2)와 제2 영역(R2)의 제2 게이트(GA2)가 하나의 제2 게이트 전극을 구성하므로, 하나의 제2 게이트 콘택(GC2)만으로도 제1 영역(R1) 및 제2 영역(R2)에 제2 신호(A')를 공통으로 인가할 수 있다.Since the second gate GA2 of the first region R1 and the second gate GA2 of the second region R2 constitute one second gate electrode, only one second gate contact GC2 is used as the first. The second signal A 'can be commonly applied to the region R1 and the second region R2.
적어도 하나의 제1 상위 배선들을 통하여 제1, 제3 및 제4 게이트 콘택들(GC1, GC3, GC4)이 서로 전기적으로 연결될 수 있다. 상기 적어도 하나의 제1 상위 배선들로부터 제1 및 제3 게이트들(GA1, GA3)로 제1 신호(A)가 공통으로 인가될 수 있다. 적어도 하나의 제2 상위 배선들을 통하여 제2 게이트 콘택(GC2)에 제2 신호(A')가 인가될 수 있다.The first, third, and fourth gate contacts GC1, GC3, and GC4 may be electrically connected to each other through at least one first upper wiring lines. A first signal A may be commonly applied to the first and third gates GA1 and GA3 from the at least one first upper wiring. The second signal A ′ may be applied to the second gate contact GC2 through at least one second upper wiring.
앞서 도 5의 제1 영역(R1) 및 제2 영역(R2)에 제1 신호(A) 및 제2 신호(A')를 인가하기 위해서, 6개의 게이트 전극들 및 6개의 게이트 콘택들이 사용되었다. 반면 본 실시예에 따르면, 도 6의 제1 영역(R1) 및 제2 영역(R2)에 제1 신호(A) 및 제2 신호(A')를 인가하기 위해서 4개의 게이트 전극들 및 4개의 게이트 콘택들이 사용될 수 있다. 결과적으로, 본 실시예에 따르면 앞서 도 5에 비해 게이트 전극들의 개수 및 게이트 콘택들의 개수가 줄어들 수 있다. 상위 배선들과 전기적으로 연결될 게이트 콘택들의 개수가 줄어드므로, 라우팅을 위한 상위 배선들의 개수 역시 줄어들 수 있다. 라우팅을 위한 배선 설계가 단순해질 수 있다. 나아가, 라우팅을 위한 배선 면적을 줄일 수 있으므로 반도체 소자의 집적도를 향상시킬 수 있다.Previously, six gate electrodes and six gate contacts were used to apply the first signal A and the second signal A 'to the first region R1 and the second region R2 of FIG. 5. . On the other hand, according to this embodiment, in order to apply the first signal A and the second signal A 'to the first region R1 and the second region R2 of FIG. 6, four gate electrodes and four Gate contacts can be used. As a result, according to the present embodiment, the number of gate electrodes and the number of gate contacts may be reduced compared to FIG. 5 above. Since the number of gate contacts to be electrically connected to the upper wirings is reduced, the number of upper wirings for routing may also be reduced. The wiring design for routing can be simplified. Furthermore, since the wiring area for routing can be reduced, the degree of integration of the semiconductor device can be improved.
도 7은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8a 내지 도 8d는 각각 도 7의 I-I'선, II-II'선, III-III'선 및 IV-IV'선에 따른 단면도들이다. 도 7 및 도 8a 내지 도 8d에 도시된 반도체 소자는, 앞서 도 2 내지 도 4 및 도 6의 플립플롭이 실제 기판 상에 구현된 일 예이다.7 is a plan view illustrating a semiconductor device according to embodiments of the present invention. 8A to 8D are cross-sectional views taken along lines I-I ', II-II', III-III ', and IV-IV' of FIG. 7, respectively. The semiconductor device illustrated in FIGS. 7 and 8A to 8D is an example in which the flip-flops of FIGS. 2 to 4 and 6 are implemented on an actual substrate.
도 6, 도 7, 및 도 8a 내지 도 8d를 참조하면, 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판이거나, SOI(Silicon On Insulator) 기판일 수 있다. 기판(100) 상에 PMOSFET 영역들(PR) 및 NMOSFET 영역들(NR)을 정의하는 소자 분리막(ST)이 제공될 수 있다. PMOSFET 영역들(PR) 및 NMOSFET 영역들(NR)은 기판(100) 상부의 제2 트렌치(TR2)에 의해 정의될 수 있다. 소자 분리막(ST)이 제2 트렌치(TR2)를 채울 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.Referring to FIGS. 6, 7, and 8A to 8D, a
PMOSFET 영역들(PR) 및 NMOSFET 영역들(NR) 각각은 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR), NMOSFET 영역(NR), NMOSFET 영역(NR) 및 PMOSFET 영역(PR)이 제1 방향(D1)을 따라 순차적으로 배열될 수 있다. 서로 인접하는 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 소자 분리막(ST)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. Each of the PMOSFET regions PR and the NMOSFET regions NR may extend in the second direction D2. The PMOSFET region PR, the NMOSFET region NR, the NMOSFET region NR, and the PMOSFET region PR may be sequentially arranged along the first direction D1. The PMOSFET region PR and the NMOSFET region NR adjacent to each other may be spaced apart from each other in the first direction D1 with the device isolation layer ST therebetween.
PMOSFET 영역(PR) 상에 제2 방향(D2)으로 연장되는 복수의 제1 활성 패턴들(FN1)이 제공될 수 있다. NMOSFET 영역(NR) 상에 제2 방향(D2)으로 연장되는 복수의 제2 활성 패턴들(FN2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 수직하게 돌출된 기판(100)의 부분들일 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)은 제1 방향(D1)을 따라 배열될 수 있다.A plurality of first active patterns FN1 extending in the second direction D2 may be provided on the PMOSFET area PR. A plurality of second active patterns FN2 extending in the second direction D2 may be provided on the NMOSFET region NR. The first and second active patterns FN1 and FN2 may be portions of the vertically protruding
일 예로, PMOSFET 영역(PR) 상에서 세 개의 제1 활성 패턴들(FN1)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 일 예로, NMOSFET 영역(NR) 상에서 세 개의 제2 활성 패턴들(FN2)이 제2 방향(D2)을 따라 나란히 연장될 수 있다. 그러나, PMOSFET 영역(PR) 상의 제1 활성 패턴들(FN1)의 개수와 형태 및 NMOSFET 영역(NR) 상의 제2 활성 패턴들(FN2)의 개수와 형태는 예시적인 것이며, 도시된 형태에 제한되지 않는다.For example, three first active patterns FN1 on the PMOSFET area PR may extend side by side along the second direction D2. For example, three second active patterns FN2 on the NMOSFET region NR may extend side by side along the second direction D2. However, the number and shape of the first active patterns FN1 on the PMOSFET region PR and the number and shape of the second active patterns FN2 on the NMOSFET region NR are exemplary and are not limited to the illustrated shape. Does not.
제1 방향(D1)으로 서로 인접하는 한 쌍의 활성 패턴들(FN1, FN2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 소자 분리막(ST)은 제1 트렌치들(TR1)을 더 채울 수 있다.A first trench TR1 may be defined between a pair of active patterns FN1 and FN2 adjacent to each other in the first direction D1. The device isolation layer ST may further fill the first trenches TR1.
제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2)의 상부들은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(FN1, FN2) 각각의 상부는 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.The upper portions of the first and second active patterns FN1 and FN2 may be positioned higher than the top surface of the device isolation layer ST. The upper portions of the first and second active patterns FN1 and FN2 may protrude vertically compared to the device isolation layer ST. An upper portion of each of the first and second active patterns FN1 and FN2 may have a fin shape protruding from the device isolation layer ST.
제1 활성 패턴들(FN1) 각각의 상부는 제1 채널 영역들(CH1) 및 제1 소스/드레인 영역들(SD1)을 포함할 수 있다. 제1 소스/드레인 영역들(SD1)은 p형의 불순물 영역들일 수 있다. 제1 채널 영역들(CH1) 각각은, 한 쌍의 제1 소스/드레인 영역들(SD1) 사이에 개재될 수 있다. 제2 활성 패턴들(FN2)의 각각의 상부는 제2 채널 영역들(CH2) 및 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 제2 소스/드레인 영역들(SD2)은 n형의 불순물 영역들일 수 있다. 제2 채널 영역들(CH2) 각각은 한 쌍의 제2 소스/드레인 영역들(SD2) 사이에 개재될 수 있다.An upper portion of each of the first active patterns FN1 may include first channel regions CH1 and first source / drain regions SD1. The first source / drain regions SD1 may be p-type impurity regions. Each of the first channel regions CH1 may be interposed between a pair of first source / drain regions SD1. Each upper portion of the second active patterns FN2 may include second channel regions CH2 and second source / drain regions SD2. The second source / drain regions SD2 may be n-type impurity regions. Each of the second channel regions CH2 may be interposed between a pair of second source / drain regions SD2.
제1 및 제2 소스/드레인 영역들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 상면들은 제1 및 제2 채널 영역들(CH1, CH2)의 상면들보다 더 높을 수 있다.The first and second source / drain regions SD1 and SD2 may be epitaxial patterns formed by a selective epitaxial growth process. The top surfaces of the first and second source / drain regions SD1 and SD2 may be higher than the top surfaces of the first and second channel regions CH1 and CH2.
일 예로, 제1 소스/드레인 영역들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 소스/드레인 영역들(SD1)은 제1 채널 영역들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 영역들(SD2)은 기판(100)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 예를 들어, 제1 소스/드레인 영역들(SD1)은 실리콘-게르마늄을 포함할 수 있고, 제2 소스/드레인 영역들(SD2)은 실리콘을 포함할 수 있다.For example, the first source / drain regions SD1 may include a semiconductor element having a lattice constant greater than that of the semiconductor element of the
제1 방향(D1)으로의 단면에서, 제1 소스/드레인 영역들(SD1) 각각의 단면 형태는 제2 소스/드레인 영역들(SD2) 각각의 단면 형태와 다를 수 있다 (도 8d 참조).In the cross section in the first direction D1, the cross-sectional shape of each of the first source / drain regions SD1 may be different from the cross-sectional shape of each of the second source / drain regions SD2 (see FIG. 8D).
제1 및 제2 활성 패턴들(FN1, FN2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 각각의 게이트 전극들(GE)은 일직선의 라인 형태를 가질 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 이격될 수 있다. 게이트 전극들(GE)은 일정한 간격으로 제2 방향(D2)으로 배열될 수 있다.Gate electrodes GE crossing the first and second active patterns FN1 and FN2 and extending in the first direction D1 may be provided. Each of the gate electrodes GE may have a straight line shape. The gate electrodes GE may be spaced apart from each other in the second direction D2. The gate electrodes GE may be arranged in the second direction D2 at regular intervals.
게이트 전극들(GE)은 제1 및 제2 채널 영역들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들 상에 제공될 수 있다 (도 8c 참조). 일 예로, 게이트 전극들(GE)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.The gate electrodes GE may vertically overlap the first and second channel regions CH1 and CH2. Each of the gate electrodes GE may be provided on the upper surface and both side walls of the first and second channel regions CH1 and CH2 (see FIG. 8C). For example, the gate electrodes GE may include at least one of a conductive metal nitride (eg, titanium nitride or tantalum nitride) and a metal material (eg, titanium, tantalum, tungsten, copper, or aluminum). Can be.
게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 게이트 캐핑막(GP)의 상면과 공면을 이룰 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.A pair of gate spacers GS may be disposed on both side walls of each of the gate electrodes GE. The gate spacers GS may extend in the first direction D1 along the gate electrodes GE. The upper surfaces of the gate spacers GS may be higher than the upper surfaces of the gate electrodes GE. The top surfaces of the gate spacers GS may be coplanar with the top surface of the gate capping layer GP, which will be described later. For example, the gate spacers GS may include at least one of SiCN, SiCON, and SiN. As another example, the gate spacers GS may include a multi-layer made of at least two of SiCN, SiCON, and SiN.
게이트 전극들(GE)과 제1 및 제2 채널 영역들(CH1, CH2) 사이에 게이트 유전막들(GI)이 개재될 수 있다. 각각의 게이트 유전막들(GI)은 각각의 게이트 전극들(GE)의 바닥면을 따라 연장될 수 있다. 각각의 게이트 유전막들(GI)은 제1 및 제2 채널 영역들(CH1, CH2) 각각의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.Gate dielectric layers GI may be interposed between the gate electrodes GE and the first and second channel regions CH1 and CH2. Each of the gate dielectric layers GI may extend along the bottom surface of each of the gate electrodes GE. Each of the gate dielectric layers GI may cover the top surface and both side walls of the first and second channel regions CH1 and CH2, respectively. The gate dielectric layers GI may include a high dielectric constant material having a higher dielectric constant than the silicon oxide layer. For example, the high-k material is hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, aluminum oxide, Lead scandium tantalum oxide, and lead zinc niobate.
각각의 게이트 전극들(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막들(GP)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑막들(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑막들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.A gate capping layer GP may be provided on each of the gate electrodes GE. The gate capping layers GP may extend in the first direction D1 along the gate electrodes GE. The gate capping layers GP may include a material having an etch selectivity with respect to the first and second
게이트 전극(GE)을 분리하는 게이트 컷 패턴(GCP)이 제공될 수 있다. 게이트 컷 패턴(GCP)은 게이트 전극(GE)을 끊는 역할을 할 수 있다. 다시 말하면, 게이트 컷 패턴(GCP)은 하나의 게이트 전극(GE)을 두 개의 게이트 전극들(GE)로 분리할 수 있다. 게이트 컷 패턴(GCP)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.A gate cut pattern GCP separating the gate electrode GE may be provided. The gate cut pattern GCP may serve to cut off the gate electrode GE. In other words, the gate cut pattern GCP may separate one gate electrode GE into two gate electrodes GE. The gate cut pattern GCP may include an insulating material such as silicon oxide or silicon nitride.
기판(100) 상에 순차적으로 적층된 제1 층간 절연막(110), 제2 층간 절연막(120) 및 제3 층간 절연막(130)이 제공될 수 있다. 제1 내지 제3 층간 절연막들(110, 120, 130) 각각은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.A first
한 쌍의 게이트 전극들(GE) 사이에, 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 전기적으로 연결되는 적어도 하나의 활성 콘택(AC)이 제공될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 바(bar) 형태를 가질 수 있다. 일 예로, 적어도 하나의 활성 콘택(AC)은 복수개의 제1 소스/드레인 영역들(SD1)과 연결될 수 있다. 일 예로, 적어도 하나의 활성 콘택(AC)은 복수개의 제2 소스/드레인 영역들(SD2)과 연결될 수 있다.At least one electrically connected to the first and second source / drain regions SD1 and SD2 through the first and second
적어도 하나의 게이트 전극(GE) 상에, 제2 층간 절연막(120) 및 게이트 캐핑막(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 배치될 수 있다. 게이트 콘택(GC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 제2 트렌치(TR2)를 채우는 소자 분리막(ST)과 수직적으로 중첩될 수 있다.On at least one gate electrode GE, a gate contact GC that penetrates the second
활성 콘택들(AC) 및 게이트 콘택들(GC)은 서로 동일한 도전 물질을 포함할 수 있다. 활성 콘택들(AC) 및 게이트 콘택들(GC)은 금속 물질, 예를 들어 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나를 포함할 수 있다. The active contacts AC and the gate contacts GC may include the same conductive material as each other. The active contacts AC and the gate contacts GC may include at least one of a metallic material, for example, aluminum, copper, tungsten, molybdenum and cobalt.
제3 층간 절연막(130) 내에 제1 금속 층이 제공될 수 있다. 상기 제1 금속 층은 연결 배선들(IL) 및 비아들(VI)을 포함할 수 있다. 연결 배선들(IL)은 제2 방향(D2)으로 연장되는 전원 배선(VDD) 및 접지 배선(VSS)을 포함할 수 있다. 전원 배선(VDD)은 PMOSFET 영역(PR)에 인접할 수 있다. 접지 배선(VSS)은 NMOSFET 영역(NR)에 인접할 수 있다. A first metal layer may be provided in the third
비아들(VI)은 연결 배선들(IL)과 활성 콘택들(AC) 사이에 개재되어, 이들을 서로 전기적으로 연결할 수 있다. 연결 배선들(IL) 및 비아들(VI)은 서로 동일한 도전 물질을 포함할 수 있다. 예를 들어, 연결 배선들(IL) 및 비아들(VI)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다.The vias VI are interposed between the connecting wires IL and the active contacts AC, so that they can be electrically connected to each other. The connecting wires IL and the vias VI may include the same conductive material as each other. For example, the connecting wires IL and the vias VI may include at least one metal material selected from aluminum, copper, tungsten, molybdenum, and cobalt.
도시되진 않았지만, 제1 금속 층 상에 추가적인 금속 층들(예를 들어, 제2 금속 층, 제3 금속층, 제4 금속층, 등)이 제공될 수 있다. 추가적인 금속 층들은, 연결 배선들(IL) 위에 배치되는 상위 배선들을 포함할 수 있다. 제1 금속 층 및 추가적인 금속 층들을 통하여, 반도체 소자의 로직 셀들이 설계된 회로에 맞추어 서로 연결될 수 있다. Although not shown, additional metal layers (eg, a second metal layer, a third metal layer, a fourth metal layer, etc.) may be provided on the first metal layer. The additional metal layers may include upper wiring lines disposed on the connection wiring lines IL. Through the first metal layer and the additional metal layers, logic cells of the semiconductor device can be connected to each other according to a designed circuit.
본 실시예에 따른 반도체 소자는, 앞서 도 6를 참조하여 설명한 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제1 방향(D1)으로 서로 인접할 수 있다.The semiconductor device according to the present exemplary embodiment may include a first region R1 and a second region R2 described above with reference to FIG. 6. The first region R1 and the second region R2 may be adjacent to each other in the first direction D1.
일 실시예로, 제1 영역(R1) 및 제2 영역(R2)은 각각 제1 플립플롭 셀(FF1)의 마스터 래치(제2 부분(PO2)) 및 슬레이브 래치(제3 부분(PO3))를 포함할 수 있다. In one embodiment, the first region R1 and the second region R2 are the master latch (second portion PO2) and the slave latch (third portion PO3) of the first flip-flop cell FF1, respectively. It may include.
다른 실시예로, 제1 영역(R1)은 제1 플립플롭 셀(FF1)의 마스터 래치 또는 슬레이브 래치를 포함할 수 있고, 제2 영역(R2)은 제2 플립플롭 셀(FF2)의 마스터 래치 또는 슬레이브 래치를 포함할 수 있다. 제2 플립플롭 셀(FF2)은 제1 플립플롭 셀(FF1)과 제1 방향(D1)으로 인접할 수 있다. In another embodiment, the first region R1 may include a master latch or a slave latch of the first flip-flop cell FF1, and the second region R2 may be a master latch of the second flip-flop cell FF2. Or it may include a slave latch. The second flip-flop cell FF2 may be adjacent to the first flip-flop cell FF1 in the first direction D1.
또 다른 실시예로, 제1 영역(R1)은 제1 플립플롭 셀(FF1)의 스캔 먹스(제1 부분(PO1))를 포함할 수 있고, 제2 영역(R2)은 제2 플립플롭 셀(FF2)의 스캔 먹스(제1 부분(PO1))를 포함할 수 있다. In another embodiment, the first region R1 may include a scan mux (first portion PO1) of the first flip-flop cell FF1, and the second region R2 may be a second flip-flop cell. The scan mux (first portion PO1) of (FF2) may be included.
제1 영역(R1) 및 제2 영역(R2) 상에 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)이 제공될 수 있다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)은 제1 영역(R1)으로부터 제2 영역(R2)으로 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)은 제2 방향(D2)을 따라 순차적으로 배열될 수 있다. First to third gate electrodes GE1, GE2, and GE3 may be provided on the first region R1 and the second region R2. The first to third gate electrodes GE1, GE2, and GE3 may extend from the first region R1 to the second region R2 in the first direction D1. The first to third gate electrodes GE1, GE2, and GE3 may be sequentially arranged along the second direction D2.
제1 게이트 전극(GE1)은, 한 쌍의 게이트 컷 패턴들(GCP) 및 이들 사이의 제1 게이트(GA1)를 포함할 수 있다. 제1 게이트(GA1)는 제1 영역(R1)의 NMOSFET 영역(NR) 및 제2 영역(R2)의 NMOSFET 영역(NR)을 가로지를 수 있다. 다시 말하면, 제1 게이트(GA1)는 제1 영역(R1)의 NMOS 트랜지스터와 제2 영역(R2)의 NMOS 트랜지스터에 공통으로 연결될 수 있다. The first gate electrode GE1 may include a pair of gate cut patterns GCP and a first gate GA1 between them. The first gate GA1 may cross the NMOSFET region NR of the first region R1 and the NMOSFET region NR of the second region R2. In other words, the first gate GA1 may be commonly connected to the NMOS transistor in the first region R1 and the NMOS transistor in the second region R2.
제2 게이트 전극(GE2)은, 제1 영역(R1)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 및 제2 영역(R2)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 가로지르는 제2 게이트(GA2)를 포함할 수 있다. 다시 말하면, 제2 게이트(GA2)는 제1 영역(R1)의 PMOS 트랜지스터, 제1 영역(R1)의 NMOS 트랜지스터, 제2 영역(R2)의 NMOS 트랜지스터 및 제2 영역(R2)의 PMOS 트랜지스터에 공통으로 연결될 수 있다.The second gate electrode GE2 crosses the PMOSFET region PR and NMOSFET region NR of the first region R1 and the PMOSFET region PR and NMOSFET region NR of the second region R2. It may include two gates (GA2). In other words, the second gate GA2 is applied to the PMOS transistor in the first region R1, the NMOS transistor in the first region R1, the NMOS transistor in the second region R2, and the PMOS transistor in the second region R2. They can be connected in common.
제3 게이트 전극(GE3)은, 제1 영역(R1) 상의 제3 게이트(GA3), 제2 영역(R2) 상의 제3 게이트(GA3), 더미 게이트(DE) 및 한 쌍의 게이트 컷 패턴들(GCP)을 포함할 수 있다. 제1 영역(R1) 상의 제3 게이트(GA3)는 제1 영역(R1)의 PMOSFET 영역(PR)을 가로지를 수 있고, 제2 영역(R2) 상의 제3 게이트(GA3)는 제2 영역(R2)의 PMOSFET 영역(PR)을 가로지를 수 있다. 다시 말하면, 제1 영역(R1) 상의 제3 게이트(GA3)는 제1 영역(R1)의 PMOS 트랜지스터에 연결될 수 있고, 제2 영역(R2) 상의 제3 게이트(GA3)는 제2 영역(R2)의 PMOS 트랜지스터에 연결될 수 있다. 더미 게이트(DE)는 제1 영역(R1)의 NMOSFET 영역(NR) 및 제2 영역(R2)의 NMOSFET 영역(NR)을 가로지를 수 있다.The third gate electrode GE3 includes a third gate GA3 on the first region R1, a third gate GA3 on the second region R2, a dummy gate DE, and a pair of gate cut patterns (GCP). The third gate GA3 on the first region R1 may cross the PMOSFET region PR of the first region R1, and the third gate GA3 on the second region R2 may have a second region ( R2) may cross the PMOSFET region PR. In other words, the third gate GA3 on the first region R1 may be connected to the PMOS transistor of the first region R1, and the third gate GA3 on the second region R2 may be the second region R2. ) Can be connected to a PMOS transistor. The dummy gate DE may cross the NMOSFET region NR of the first region R1 and the NMOSFET region NR of the second region R2.
제1 영역(R1) 상의 제3 게이트(GA3)와 더미 게이트(DE) 사이에 게이트 컷 패턴(GCP)이 개재될 수 있다. 제2 영역(R2) 상의 제3 게이트(GA3)와 더미 게이트(DE) 사이에 게이트 컷 패턴(GCP)이 개재될 수 있다. 제1 영역(R1) 상의 제3 게이트(GA3), 더미 게이트(DE) 및 제2 영역(R2) 상의 제3 게이트(GA3)는 제1 방향(D1)으로 정렬될 수 있다. 더미 게이트(DE)는 한 쌍의 게이트 컷 패턴들(GCP)에 의해 제3 게이트들(GA3)과 분리될 수 있다. A gate cut pattern GCP may be interposed between the third gate GA3 and the dummy gate DE on the first region R1. A gate cut pattern GCP may be interposed between the third gate GA3 and the dummy gate DE on the second region R2. The third gate GA3 on the first region R1, the dummy gate DE and the third gate GA3 on the second region R2 may be aligned in the first direction D1. The dummy gate DE may be separated from the third gates GA3 by a pair of gate cut patterns GCP.
제1 및 제2 게이트들(GA1, GEA) 상에 제1 및 제2 게이트 콘택들(GC1, GC2)이 각각 제공될 수 있다. 제1 영역(R1)의 제3 게이트(GA3) 상에 제3 게이트 콘택(GC3)이 제공될 수 있고, 제2 영역(R2)의 제3 게이트(GA3) 상에 제4 게이트 콘택(GC4)이 제공될 수 있다.First and second gate contacts GC1 and GC2 may be provided on the first and second gates GA1 and GEA, respectively. A third gate contact GC3 may be provided on the third gate GA3 of the first region R1, and a fourth gate contact GC4 on the third gate GA3 of the second region R2. This can be provided.
제1 내지 제4 게이트 콘택들(GC1-GC4) 상에 연결 배선들(IL)이 제공될 수 있다. 일 예로, 제1 및 제3 게이트 콘택들(GC1, GC3)은 하나의 연결 배선(IL)에 공통으로 연결될 수 있다. 연결 배선들(IL) 및 제1 내지 제4 게이트 콘택들(GC1-GC4)을 통하여, 제1 및 제3 게이트들(GA1, GA3)에 제1 신호(A)가 인가될 수 있고 제2 게이트(GA2)에 제2 신호(A')가 인가될 수 있다.Connection wirings IL may be provided on the first to fourth gate contacts GC1-GC4. For example, the first and third gate contacts GC1 and GC3 may be commonly connected to one connection wire IL. The first signal A may be applied to the first and third gates GA1 and GA3 through the connection wires IL and the first to fourth gate contacts GC1-GC4 and the second gate The second signal A 'may be applied to (GA2).
제1 영역(R1) 및 제2 영역(R2)이 각각 마스터 래치 및 슬레이브 래치를 포함하는 경우, 제1 신호(A)는 클락 신호(CLK)이고 제2 신호(A')는 클락 반전 신호(/CLK)일 수 있다. 제1 영역(R1) 및 제2 영역(R2)이 각각 서로 인접하는 플립플롭 셀들의 스캔 먹스들을 포함하는 경우, 제1 신호(A)는 스캔 인에이블 신호(SE)이고 제2 신호(A')는 스캔 인에이블 반전 신호(/SE)일 수 있다. When the first region R1 and the second region R2 each include a master latch and a slave latch, the first signal A is the clock signal CLK and the second signal A 'is the clock inversion signal ( / CLK). When the first region R1 and the second region R2 each include scan mucks of adjacent flip-flop cells, the first signal A is the scan enable signal SE and the second signal A ' ) May be a scan enable inversion signal (/ SE).
도 9는 본 발명의 실시예들에 따른 반도체 소자의 제1 영역, 제2 영역 및 제3 영역을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.9 is a plan view illustrating a first region, a second region, and a third region of a semiconductor device according to embodiments of the present invention. In this embodiment, a detailed description of the technical features overlapping with those described with reference to FIG. 6 will be omitted, and the differences will be described in detail.
도 1 내지 도 4 및 도9를 참조하면, 본 발명의 플립플롭은 기판 상의 제1 영역(R1), 제2 영역(R2) 및 제3 영역(R3)을 포함할 수 있다. 제1 내지 제3 영역들(R1, R2, R3)은 제1 방향(D1)으로 배열될 수 있다. 제3 영역(R3)은 제2 영역(R2)과 제1 방향(D1)으로 인접할 수 있다. 본 실시예의 제3 영역(R3)은, 제1 영역(R1)과 실질적으로 동일하거나 유사한 형태를 가질 수 있다. 1 to 4 and 9, the flip-flop of the present invention may include a first region R1, a second region R2 and a third region R3 on the substrate. The first to third regions R1, R2, and R3 may be arranged in the first direction D1. The third region R3 may be adjacent to the second region R2 in the first direction D1. The third region R3 of the present embodiment may have a shape substantially the same as or similar to the first region R1.
제1 및 제2 영역들(R1, R2)의 제2 게이트(GA2)와 제3 영역(R3)의 제2 게이트(GA2)에는 제2 신호(A')가 공통으로 인가될 수 있다. 제1 내지 제3 영역들(R1, R2, R3)의 제2 게이트들(GA2)이 서로 연결되어, 하나의 제2 게이트 전극을 구성할 수 있다. A second signal A 'may be commonly applied to the second gate GA2 of the first and second regions R1 and R2 and the second gate GA2 of the third region R3. The second gates GA2 of the first to third regions R1, R2, and R3 are connected to each other to form one second gate electrode.
제2 영역(R2)의 제3 게이트(GA3)와 제3 영역(R3)의 제3 게이트(GA3)에는 제1 신호(A)가 공통으로 인가될 수 있다. 제2 영역(R2)의 제3 게이트(GA3)는 제3 영역(R3)의 제3 게이트(GA3)과 연결되어, 하나의 제3 게이트 전극을 구성할 수 있다. The first signal A may be commonly applied to the third gate GA3 of the second region R2 and the third gate GA3 of the third region R3. The third gate GA3 of the second region R2 is connected to the third gate GA3 of the third region R3 to form one third gate electrode.
제1 및 제2 영역들(R1, R2)의 제1 게이트(GA1)에 제1 게이트 콘택(GC1)이 전기적으로 연결될 수 있다. 제1 내지 제3 영역들(R1, R2, R3)의 제2 게이트(GA2)에 제2 게이트 콘택(GC2)이 전기적으로 연결될 수 있다. 제1 영역(R1)의 제3 게이트(GA3)에 제3 게이트 콘택(GC3)이 전기적으로 연결될 수 있다. 제2 및 제3 영역들(R2, R3)의 제3 게이트(GA3)에 제4 게이트 콘택(GC4)이 전기적으로 연결될 수 있다. 제3 영역(R3)의 제1 게이트(GA1)에 제5 게이트 콘택(GC5)이 전기적으로 연결될 수 있다. The first gate contact GC1 may be electrically connected to the first gate GA1 of the first and second regions R1 and R2. The second gate contact GC2 may be electrically connected to the second gate GA2 of the first to third regions R1, R2, and R3. The third gate contact GC3 may be electrically connected to the third gate GA3 of the first region R1. The fourth gate contact GC4 may be electrically connected to the third gate GA3 of the second and third regions R2 and R3. The fifth gate contact GC5 may be electrically connected to the first gate GA1 of the third region R3.
적어도 하나의 제1 상위 배선들을 통하여 제1, 제3, 제4 및 제5 게이트 콘택들(GC1, GC3, GC4, GC5)이 서로 전기적으로 연결될 수 있다. 상기 적어도 하나의 제1 상위 배선들로부터 제1 및 제3 게이트들(GA1, GA3)로 제1 신호(A)가 공통으로 인가될 수 있다. 적어도 하나의 제2 상위 배선들을 통하여 제2 게이트 콘택(GC2)에 제2 신호(A')가 인가될 수 있다.The first, third, fourth, and fifth gate contacts GC1, GC3, GC4, and GC5 may be electrically connected to each other through at least one first upper wiring lines. A first signal A may be commonly applied to the first and third gates GA1 and GA3 from the at least one first upper wiring. The second signal A ′ may be applied to the second gate contact GC2 through at least one second upper wiring.
본 실시예에 따르면, 제1 내지 제3 영역들(R1, R2, R3)에 제1 신호(A) 및 제2 신호(A')를 인가하기 위해서 5개의 게이트 전극들 및 5개의 게이트 콘택들이 사용될 수 있다. 결과적으로 본 실시예에 따르면, 제1 내지 제3 영역들(R1, R2, R3)이 서로 독립적으로 이격되어 배치되는 경우에 비해, 게이트 전극들의 개수 및 게이트 콘택들의 개수가 줄어들 수 있다.According to this embodiment, five gate electrodes and five gate contacts are applied to apply the first signal A and the second signal A 'to the first to third regions R1, R2, and R3. Can be used. As a result, according to this embodiment, the number of gate electrodes and the number of gate contacts can be reduced compared to the case where the first to third regions R1, R2, and R3 are spaced apart from each other.
도 10은 본 발명의 실시예들에 따른 반도체 소자의 제1 영역 및 제2 영역을 나타낸 평면도이다. 본 실시예에서는, 앞서 도 6을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.10 is a plan view illustrating first and second regions of a semiconductor device according to embodiments of the present invention. In this embodiment, a detailed description of the technical features overlapping with those described with reference to FIG. 6 will be omitted, and the differences will be described in detail.
도 1 내지 도 4 및 도 10을 참조하면, 제1 및 제2 영역들(R1, R2) 상에 점퍼들(JP)이 제공될 수 있다. 제1 영역(R1)의 PMOSFET 영역(PR)의 제1 게이트(GA1) 상에 점퍼(JP)가 제공될 수 있고, 제2 영역(R2)의 PMOSFET 영역(PR)의 제1 게이트(GA1) 상에 점퍼(JP)가 제공될 수 있다. 제1 영역(R1)의 NMOSFET 영역(NR)의 제3 게이트(GA3) 상에 점퍼(JP)가 제공될 수 있고, 제2 영역(R2)의 NMOSFET 영역(NR)의 제3 게이트(GA3) 상에 점퍼(JP)가 제공될 수 있다.1 to 4 and 10, jumpers JP may be provided on the first and second regions R1 and R2. A jumper JP may be provided on the first gate GA1 of the PMOSFET region PR of the first region R1, and the first gate GA1 of the PMOSFET region PR of the second region R2 may be provided. A jumper JP may be provided on the top. A jumper JP may be provided on the third gate GA3 of the NMOSFET region NR of the first region R1, and the third gate GA3 of the NMOSFET region NR of the second region R2 may be provided. A jumper JP may be provided on the top.
점퍼(JP)는 게이트 전극 양 측의 소스 영역(SR)과 드레인 영역(DR)을 서로 전기적으로 연결시킬 수 있다. 예를 들어, 제1 영역(R1)의 PMOSFET 영역(PR)의 제1 게이트(GA1) 상의 점퍼(JP)는, 제1 게이트(GA1) 양 측의 소스 영역(SR)과 드레인 영역(DR)을 서로 전기적으로 연결시킬 수 있다. The jumper JP may electrically connect the source region SR and the drain region DR on both sides of the gate electrode to each other. For example, the jumper JP on the first gate GA1 of the PMOSFET region PR of the first region R1 includes the source region SR and the drain region DR on both sides of the first gate GA1. Can be electrically connected to each other.
점퍼(JP)에 의해 트랜지스터의 소스 영역(SR)과 드레인 영역(DR)이 서로 전기적으로 연결되기 때문에, 실질적으로 트랜지스터가 생략되는 효과가 발생할 수 있다. 점퍼(JP) 아래의 게이트 전극은 게이트로서 아무런 기능을 수행하지 않는 더미 게이트와 유사할 수 있다. 다시 말하면, 점퍼(JP)는 게이트 전극을 끊는 역할을 수행할 수 있다. Since the source region SR and the drain region DR of the transistor are electrically connected to each other by the jumper JP, an effect of substantially omitting the transistor may occur. The gate electrode under the jumper JP may be similar to a dummy gate that does not function as a gate. In other words, the jumper JP may serve to break the gate electrode.
도 6의 반도체 소자는 패터닝된 제1 및 제3 게이트들(GA1, GA3)을 포함한다. 도 6의 반도체 소자를 구현하기 위해서는, 제1 및 제3 게이트들(GA1, GA3)을 패터닝하는 공정이 필요하다. 예를 들어, 도 7 내지 도 8c를 참조하면, 제1 게이트(GA1)를 구현하기 위해 제1 게이트 전극(GE1)을 패터닝하여 한 쌍의 게이트 컷 패턴들(GCP)을 형성하였다. 반면, 본 실시예에 따른 반도체 소자는 점퍼(JP)를 이용하기 때문에, 제1 및 제3 게이트들(GA1, GA3)을 패터닝할 필요가 없다. The semiconductor device of FIG. 6 includes patterned first and third gates GA1 and GA3. In order to implement the semiconductor device of FIG. 6, a process of patterning the first and third gates GA1 and GA3 is required. For example, referring to FIGS. 7 to 8C, in order to implement the first gate GA1, the first gate electrode GE1 is patterned to form a pair of gate cut patterns GCP. On the other hand, since the semiconductor device according to the present embodiment uses a jumper JP, it is not necessary to pattern the first and third gates GA1 and GA3.
도 6의 반도체 소자는 제1 영역(R1)의 제3 게이트(GA3)와 제2 영역(R2)의 제3 게이트(GA3)가 서로 분리되어 있기 때문에, 제1 영역(R1)의 제3 게이트(GA3) 상의 제3 게이트 콘택(GC3)뿐만 아니라 제2 영역(R2)의 제3 게이트(GA3) 상의 제4 게이트 콘택(GC4)도 필요하다. 본 실시예에 따르면, 제3 게이트(GA3)가 제1 영역(R1)으로부터 제2 영역(R2)까지 연속적으로 연장될 수 있다. 제1 영역(R1)의 제3 게이트(GA3)와 제2 영역(R2)의 제3 게이트(GA3)가 서로 연결되어 하나의 제3 게이트 전극을 구성하기 때문에, 제4 게이트 콘택(GC4)이 생략될 수 있다. 다시 말하면, 도 10의 제1 영역(R1) 및 제2 영역(R2)에 제1 신호(A) 및 제2 신호(A')를 인가하기 위해서 3개의 게이트 전극들 및 3개의 게이트 콘택들이 사용될 수 있다.In the semiconductor device of FIG. 6, since the third gate GA3 of the first region R1 and the third gate GA3 of the second region R2 are separated from each other, the third gate of the first region R1 In addition to the third gate contact GC3 on the GA3, the fourth gate contact GC4 on the third gate GA3 of the second region R2 is also required. According to this embodiment, the third gate GA3 may be continuously extended from the first region R1 to the second region R2. Since the third gate GA3 of the first region R1 and the third gate GA3 of the second region R2 are connected to each other to form one third gate electrode, the fourth gate contact GC4 is Can be omitted. In other words, three gate electrodes and three gate contacts are used to apply the first signal A and the second signal A 'to the first region R1 and the second region R2 of FIG. 10. Can be.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 12a 및 도 12b는 각각 도 11의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 11, 도 12a 및 도 12b에 도시된 반도체 소자는, 앞서 도 2 내지 도 4 및 도 10의 플립플롭이 실제 기판 상에 구현된 일 예이다. 본 실시예에서는, 앞서 도 7, 및 도 8a 내지 도 8d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.11 is a plan view illustrating a semiconductor device according to embodiments of the present invention. 12A and 12B are cross-sectional views taken along lines I-I 'and II-II' of FIG. 11, respectively. The semiconductor device illustrated in FIGS. 11, 12A, and 12B is an example in which the flip-flops of FIGS. 2 to 4 and 10 are implemented on an actual substrate. In this embodiment, detailed description of the technical features overlapping with those described with reference to FIGS. 7, and 8A to 8D will be omitted, and differences will be described in detail.
도 10, 도 11, 도 12a, 및 도 12b를 참조하면, 게이트 컷 패턴들(GCP)은 생략될 수 있다. 제1 영역(R1)의 PMOSFET 영역(PR)의 제1 게이트 전극(GE1) 상에 점퍼(JP)가 제공될 수 있고, 제2 영역(R2)의 PMOSFET 영역(PR)의 제1 게이트 전극(GE1) 상에 점퍼(JP)가 제공될 수 있다. 제1 영역(R1)의 NMOSFET 영역(NR)의 제3 게이트 전극(GE3) 상에 점퍼(JP)가 제공될 수 있고, 제2 영역(R2)의 NMOSFET 영역(NR)의 제3 게이트 전극(GE3) 상에 점퍼(JP)가 제공될 수 있다.10, 11, 12A, and 12B, gate cut patterns GCP may be omitted. A jumper JP may be provided on the first gate electrode GE1 of the PMOSFET region PR of the first region R1, and the first gate electrode (of the PMOSFET region PR of the second region R2) A jumper JP may be provided on GE1). A jumper JP may be provided on the third gate electrode GE3 of the NMOSFET region NR of the first region R1, and the third gate electrode (of the NMOSFET region NR of the second region R2) A jumper JP may be provided on GE3).
점퍼(JP)는 제2 층간 절연막(120) 내에 제공될 수 있다. 점퍼(JP)는 게이트 캐핑막(GP)에 의해 게이트 전극(GE)과 이격될 수 있다. 점퍼(JP)는 게이트 전극(GE) 양 측의 한 쌍의 활성 콘택들(AC) 상에 제공될 수 있다. 점퍼(JP)는 한 쌍의 활성 콘택들(AC)을 서로 전기적으로 연결시킬 수 있다. 점퍼(JP)는 그 아래의 트랜지스터를 생략시키는 기능을 수행할 수 있다. 일 예로, 점퍼(JP)는 활성 콘택들(AC)과 동일한 금속 물질을 포함할 수 있다.The jumper JP may be provided in the second
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The embodiments of the present invention have been described above with reference to the accompanying drawings, but those of ordinary skill in the art to which the present invention pertains can implement the present invention in other specific forms without changing its technical spirit or essential features. You will understand that there is. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.
Claims (20)
상기 제1 영역으로부터 상기 제2 영역으로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하되
상기 제1 및 제2 영역들 각각은, PMOSFET 영역 및 NMOSFET 영역을 포함하고,
상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며,
상기 제1 및 제3 게이트 전극들에 제1 신호가 인가되고, 상기 제2 게이트 전극에 제2 신호가 인가되며, 상기 제2 신호는 상기 제1 신호의 반전 신호이고,
상기 제1 게이트 전극은, 상기 제1 방향으로 정렬되어 서로 연결된 상기 제1 영역의 제1 게이트와 상기 제2 영역의 제1 게이트를 포함하는 반도체 소자.
A substrate including a first region and a second region adjacent to the first region in a first direction; And
And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first region to the second region.
Each of the first and second regions includes a PMOSFET region and an NMOSFET region,
The first to third gate electrodes extend in the first direction and are sequentially arranged in a second direction crossing the first direction,
A first signal is applied to the first and third gate electrodes, a second signal is applied to the second gate electrode, and the second signal is an inversion signal of the first signal,
The first gate electrode is a semiconductor device including a first gate in the first region and a first gate in the second region aligned with each other in the first direction and connected to each other.
상기 제1 게이트 전극에 전기적으로 연결되는 게이트 콘택을 더 포함하되,
상기 게이트 콘택은, 상기 제1 영역의 상기 제1 게이트와 상기 제2 영역의 상기 제1 게이트에 공통으로 상기 제1 신호를 인가하는 반도체 소자.
According to claim 1,
Further comprising a gate contact electrically connected to the first gate electrode,
The gate contact is a semiconductor device that applies the first signal to the first gate in the first region and the first gate in the second region in common.
상기 제1 및 제2 영역들의 상기 제1 게이트는, 상기 제1 영역의 NMOS 트랜지스터와 상기 제2 영역의 NMOS 트랜지스터에 공통으로 연결되는 반도체 소자.
According to claim 1,
The first gate of the first and second regions is a semiconductor device commonly connected to the NMOS transistor of the first region and the NMOS transistor of the second region.
상기 제2 게이트 전극은, 상기 제1 방향으로 정렬되어 서로 연결된 상기 제1 영역의 제2 게이트와 상기 제2 영역의 제2 게이트를 포함하고,
상기 제2 게이트 전극에 전기적으로 연결되는 게이트 콘택을 더 포함하되,
상기 게이트 콘택은, 상기 제1 영역의 상기 제2 게이트와 상기 제2 영역의 상기 제2 게이트에 공통으로 상기 제2 신호를 인가하는 반도체 소자.
According to claim 1,
The second gate electrode includes a second gate of the first region and a second gate of the second region aligned in the first direction and connected to each other,
Further comprising a gate contact electrically connected to the second gate electrode,
The gate contact is a semiconductor device that applies the second signal to the second gate in the first region and the second gate in the second region in common.
상기 제1 및 제2 영역들의 상기 제2 게이트는, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 연결되는 반도체 소자.
The method of claim 4,
The second gate of the first and second regions is commonly connected to the PMOS transistor of the first region, the NMOS transistor of the first region, the NMOS transistor of the second region, and the PMOS transistor of the second region. Semiconductor device.
상기 제3 게이트 전극은, 상기 제1 영역의 제3 게이트와 상기 제2 영역의 제3 게이트를 포함하고,
상기 제1 영역의 상기 제3 게이트와 상기 제2 영역의 상기 제3 게이트는 상기 제1 방향으로 서로 이격되는 반도체 소자.
According to claim 1,
The third gate electrode includes a third gate in the first region and a third gate in the second region,
The third gate of the first region and the third gate of the second region are spaced apart from each other in the first direction.
상기 제3 게이트 전극에 전기적으로 연결되는 제1 게이트 콘택 및 제2 게이트 콘택을 더 포함하되,
상기 제1 게이트 콘택은, 상기 제1 영역의 상기 제3 게이트에 상기 제1 신호를 인가하고,
상기 제2 게이트 콘택은, 상기 제2 영역의 상기 제3 게이트에 상기 제1 신호를 인가하는 반도체 소자.
The method of claim 6,
Further comprising a first gate contact and a second gate contact electrically connected to the third gate electrode,
The first gate contact applies the first signal to the third gate in the first region,
The second gate contact is a semiconductor device that applies the first signal to the third gate in the second region.
상기 제3 게이트 전극은:
상기 제1 영역의 상기 제3 게이트와 상기 제2 영역의 상기 제3 게이트 사이의 더미 게이트;
상기 제1 영역의 상기 제3 게이트와 상기 더미 게이트 사이의 제1 게이트 컷 패턴; 및
상기 제2 영역의 상기 제3 게이트와 상기 더미 게이트 사이의 제2 게이트 컷 패턴을 더 포함하는 반도체 소자.
The method of claim 6,
The third gate electrode is:
A dummy gate between the third gate in the first region and the third gate in the second region;
A first gate cut pattern between the third gate and the dummy gate in the first region; And
And a second gate cut pattern between the third gate and the dummy gate in the second region.
상기 제1 영역의 상기 NMOSFET 영역의 상기 제3 게이트 전극 상에 제공된 제1 점퍼; 및
상기 제2 영역의 상기 NMOSFET 영역 상의 상기 제3 게이트 전극 상에 제공된 제2 점퍼를 더 포함하는 반도체 소자.
According to claim 1,
A first jumper provided on the third gate electrode of the NMOSFET region of the first region; And
And a second jumper provided on the third gate electrode on the NMOSFET region of the second region.
상기 제1 영역은 플립플롭 셀의 마스터 래치를 포함하고,
상기 제2 영역은 상기 플립플롭 셀의 슬레이브 래치를 포함하는 반도체 소자.
According to claim 1,
The first region includes a master latch of a flip-flop cell,
The second region is a semiconductor device including a slave latch of the flip-flop cell.
상기 기판은, 제1 플립플롭 셀 및 상기 제1 플립플롭 셀과 상기 제1 방향으로 인접하는 제2 플립플롭 셀을 포함하고,
상기 제1 영역은 상기 제1 플립플롭 셀의 스캔 먹스를 포함하고,
상기 제2 영역은 상기 제2 플립플롭 셀의 스캔 먹스를 포함하는 반도체 소자.
According to claim 1,
The substrate includes a first flip-flop cell and a second flip-flop cell adjacent to the first flip-flop cell in the first direction,
The first region includes a scan mux of the first flip-flop cell,
The second region includes a semiconductor scan device of the second flip-flop cell.
상기 제1 영역에서 상기 제2 영역으로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하되,
상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며,
상기 제1 및 제3 게이트 전극들에 클락 신호가 인가되고, 상기 제2 게이트 전극에 클락 반전 신호가 인가되며,
상기 제2 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 연결되는 제2 게이트를 포함하는 반도체 소자.
A flip-flop cell on the substrate, the flip-flop cell comprising a first region including a master latch and a second region including a slave latch, the second region adjacent to the first region in a first direction; And
And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first region to the second region,
The first to third gate electrodes extend in the first direction and are sequentially arranged in a second direction crossing the first direction,
A clock signal is applied to the first and third gate electrodes, and a clock inversion signal is applied to the second gate electrode,
The second gate electrode includes a PMOS transistor in the first region, an NMOS transistor in the first region, an NMOS transistor in the second region, and a second gate commonly connected to the PMOS transistor in the second region. Semiconductor device.
상기 제2 게이트 전극은, 일직선의 라인 형태를 갖는 반도체 소자.
The method of claim 12,
The second gate electrode is a semiconductor device having a straight line shape.
상기 제1 게이트 전극은, 상기 제1 영역의 NMOS 트랜지스터와 상기 제2 영역의 NMOS 트랜지스터에 공통으로 연결되는 제1 게이트를 포함하는 반도체 소자.
The method of claim 12,
The first gate electrode includes a first gate commonly connected to the NMOS transistor in the first region and the NMOS transistor in the second region.
상기 제3 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터에 연결되는 제3 게이트, 및 상기 제2 영역의 PMOS 트랜지스터에 연결되는 제3 게이트를 포함하고,
상기 제1 영역의 상기 제3 게이트와 상기 제2 영역의 상기 제3 게이트는 상기 제1 방향으로 서로 이격되는 반도체 소자.
The method of claim 12,
The third gate electrode includes a third gate connected to the PMOS transistor in the first region, and a third gate connected to the PMOS transistor in the second region,
The third gate of the first region and the third gate of the second region are spaced apart from each other in the first direction.
상기 제2 게이트 전극에 전기적으로 연결되는 게이트 콘택을 더 포함하되,
상기 게이트 콘택은, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 상기 제2 신호를 인가하는 반도체 소자.
The method of claim 12,
Further comprising a gate contact electrically connected to the second gate electrode,
The gate contact is a semiconductor device that applies the second signal to the PMOS transistor in the first region, the NMOS transistor in the first region, the NMOS transistor in the second region, and the PMOS transistor in the second region.
상기 제1 플립플롭 셀에서 상기 제2 플리플롭 셀로 연장되는 제1 게이트 전극, 제2 게이트 전극 및 제3 게이트 전극을 포함하되,
상기 제1 내지 제3 게이트 전극들은 상기 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 순차적으로 배열되며,
상기 제1 및 제3 게이트 전극들에 스캔 인에이블 신호가 인가되고, 상기 제2 게이트 전극에 스캔 인에이블 반전 신호가 인가되며,
상기 제2 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터, 상기 제1 영역의 NMOS 트랜지스터, 상기 제2 영역의 NMOS 트랜지스터, 및 상기 제2 영역의 PMOS 트랜지스터에 공통으로 연결되는 제2 게이트를 포함하는 반도체 소자.
A first flip-flop cell on the substrate and a second flip-flop cell adjacent to the first flip-flop cell in a first direction; And
And a first gate electrode, a second gate electrode, and a third gate electrode extending from the first flip-flop cell to the second flip-flop cell,
The first to third gate electrodes extend in the first direction and are sequentially arranged in a second direction crossing the first direction,
A scan enable signal is applied to the first and third gate electrodes, and a scan enable inversion signal is applied to the second gate electrode,
The second gate electrode includes a PMOS transistor in the first region, an NMOS transistor in the first region, an NMOS transistor in the second region, and a second gate commonly connected to the PMOS transistor in the second region. Semiconductor device.
상기 제2 게이트 전극은, 일직선의 라인 형태를 갖는 반도체 소자.
The method of claim 17,
The second gate electrode is a semiconductor device having a straight line shape.
상기 제1 게이트 전극은, 상기 제1 영역의 NMOS 트랜지스터와 상기 제2 영역의 NMOS 트랜지스터에 공통으로 연결되는 제1 게이트를 포함하는 반도체 소자.
The method of claim 17,
The first gate electrode includes a first gate commonly connected to the NMOS transistor in the first region and the NMOS transistor in the second region.
상기 제3 게이트 전극은, 상기 제1 영역의 PMOS 트랜지스터에 연결되는 제3 게이트, 및 상기 제2 영역의 PMOS 트랜지스터에 연결되는 제3 게이트를 포함하고,
상기 제1 영역의 상기 제3 게이트와 상기 제2 영역의 상기 제3 게이트는 상기 제1 방향으로 서로 이격되는 반도체 소자.The method of claim 17,
The third gate electrode includes a third gate connected to the PMOS transistor in the first region, and a third gate connected to the PMOS transistor in the second region,
The third gate of the first region and the third gate of the second region are spaced apart from each other in the first direction.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/669,639 US10930675B2 (en) | 2018-11-20 | 2019-10-31 | Semiconductor device |
| CN201911133967.6A CN111200422A (en) | 2018-11-20 | 2019-11-19 | Semiconductor device with a plurality of semiconductor chips |
| US17/153,939 US11201172B2 (en) | 2018-11-20 | 2021-01-21 | Semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180143562 | 2018-11-20 | ||
| KR20180143562 | 2018-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200060198A true KR20200060198A (en) | 2020-05-29 |
| KR102650199B1 KR102650199B1 (en) | 2024-03-25 |
Family
ID=70912035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190038256A KR102650199B1 (en) | 2018-11-20 | 2019-04-02 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102650199B1 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
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- 2019-04-02 KR KR1020190038256A patent/KR102650199B1/en active IP Right Grant
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|---|---|
| KR102650199B1 (en) | 2024-03-25 |
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