KR20200057980A

KR20200057980A - A hybrid delta-sigma modulator compensated with a single low gain amplifier

Info

Publication number: KR20200057980A
Application number: KR1020180142351A
Authority: KR
Inventors: 최광석
Original assignee: 조선대학교산학협력단
Priority date: 2018-11-19
Filing date: 2018-11-19
Publication date: 2020-05-27
Also published as: KR102119472B1

Abstract

The present invention relates to a hybrid delta-sigma modulator compensated with a single low gain amplifier. More specifically, provided is a circuit technique for obtaining third-order noise shaping with a single low-gain open-loop amplifier with a gain of 10 in nanoscale CMOS technology.

Description

A hybrid delta-sigma modulator compensated by a single low-gain amplifier {A HYBRID DELTA-SIGMA MODULATOR COMPENSATED WITH A SINGLE LOW GAIN AMPLIFIER}

본 발명은 단일 저이득 증폭기로 보상된 하이브리드 델타-시그마 변조기에 관한 것으로, 더욱 상세하게는 나노 스케일 CMOS 기술에서 이득이 10인 단일 저이득 개방 루프 증폭기로 3차 잡음 쉐이핑을 획득하는 회로 기술을 제시한다.The present invention relates to a hybrid delta-sigma modulator compensated by a single low-gain amplifier, and more particularly, to propose a circuit technique for obtaining third-order noise shaping with a single low-gain open-loop amplifier with a gain of 10 in nanoscale CMOS technology. do.

저전력 회로 기술은 가전제품이나 이식형 기기 애플리케이션에서 휴대용 전자기기에 요구된다. 모든 휴대용 시스템은 배터리 수명이 제한되어 있기 때문에 저전력 소모로 구현되어야 할 필요가 있다. 진보된 나노미터 공정에서는 아날로그 회로의 전력 감소가 어려운 반면에, CMOS 기술은 특히 디지털 설계에 대해서 전력 소비를 줄이는 데 도움이 된다. 그러나 아날로그 설계는 트랜지스터의 고유의 이득 감소와 같은 많은 해결해야할 문제를 안고 있으며, 고정밀 아날로그 빌딩 블록을 설계하는 것을 어렵게 만든다. MOS 트랜지스터의 고유 이득(intrinsic gain)은 65 nm 공정에서의 고유 이득이 130 nm 공정에서의 고유 이득보다 80% 낮은 것과 같이 현저히 감소한다.Low-power circuit technology is required for portable electronics in consumer electronics or implantable device applications. Since all portable systems have limited battery life, they need to be implemented with low power consumption. In advanced nanometer processes, power reduction of analog circuits is difficult, while CMOS technology helps reduce power consumption, especially for digital designs. However, analog design presents many challenges to solve, such as reducing the inherent gain of transistors, making it difficult to design high-precision analog building blocks. The intrinsic gain of the MOS transistor is significantly reduced as the intrinsic gain in the 65 nm process is 80% lower than the intrinsic gain in the 130 nm process.

ADC(Analog-to-Digital converter)는 다양한 시스템에서 사용되는 중요한 빌딩 블록이다. 다양한 ADC 아키텍처 중에서, 델타-시그마 변조기는 정확도를 위해 속도를 효율적으로 교환할 수 있으며, 엄격한 매칭 요구사항 없이 노이즈 쉐이핑(shaping) 및 오버 샘플링을 사용하여 ADC를 구현하는 효율적인 방법을 제공한다. 델타-시그마 변조기 컨버터의 구현은 스위치-커패시터 또는 연속 시간(continuous-time)이 될 수 있으며, 단일 루프 또는 다중 루프가 될 수 있다. 델타-시그마 변조기의 전단은 아날로그이며, 반면에 출력은 완전히 디지털이다.Analog-to-digital converters (ADCs) are important building blocks used in various systems. Of the various ADC architectures, the delta-sigma modulator can efficiently exchange speed for accuracy, and provides an efficient way to implement ADCs using noise shaping and oversampling without stringent matching requirements. The implementation of the delta-sigma modulator converter can be a switch-capacitor or continuous-time, and can be a single loop or multiple loops. The front end of the delta-sigma modulator is analog, while the output is completely digital.

이산 시간 변조기는 스위치-커패시터 회로가 높은 정확도와 선형성을 가지므로 저 대역폭의 응용 분야에서 더 매력적이다. 낮은 성능지수(figure-of-merits)를 나타내는 널리 사용되고 있는 일부 이산 시간 변조기는 이산 시간 루프 필터를 기반으로 한 것이다. 스위치-커패시터 회로는 쉽게 시뮬레이션 할 수 있으나 높은 SNR을 위해서 큰 용량의 커패시터가 필요한 반면, 나노스케일 CMOS 기술과 호환성이 높다. 또한 이산 시간 회로 구현은 완전한 안정이 되면 클록 지터에 민감하지 않다. 완전한 안정이 이루어지는 한 안정화한 연산 증폭기의 파형이 정확한 형상을 가질 필요가 없다. 폴-제로 위치는 커패시터 비율에 의해 조정되고, 이는 나노 스케일 CMOS 기술에서 높은 정확도를 제공하게 된다. 그러나 기생(parasitics) 용량으로 인해 완전한 설계를 프로토타이핑하기가 어렵다. 연속 시간 설계는 CMOS 공정과 호환되지 않지만, 연속 시간 설계에는 대형 커패시터, 선형 저항 및 저잡음 연산 증폭기가 필요하다. 연속 시간 설계는 디지털 노이즈를 훨씬 덜 받으며, SNR은 커패시터 크기에 의해 제한되지 않는다. 중요한 문제 중 하나는 연산 증폭기가 항상 선형이어야 한다는 것이다. 비 이상적인 비교기 피드백 신호에 의해 저하된 SNR은 지터, 잡음 및 단일 비트 피드백 신호의 주기적 스위칭의 민감도로 인하여 구현하기 어렵다. 연속 시간 설계에서 루프 필터는 클록 주파수로 계량하지 않는다. 정확한 RC 시상수는 커패시터나 저항을 튜닝하는 특별한 기술 없이는 보장될 수 없다. 저차(낮은 차수) 변조기는 안정성은 높지만 SNR이 낮다. 고차 변조기는 루프 필터 설계가 어렵고 안정성 문제가 있을 수 있지만, 높은 성능을 가진다. 또한 단일 비트 변조기는 다중 비트 구현에 비해 구현하기 쉽다.Discrete time modulators are more attractive in low bandwidth applications because the switch-capacitor circuit has high accuracy and linearity. Some of the widely used discrete time modulators with low figure-of-merits are based on discrete time loop filters. Switch-capacitor circuits can be easily simulated, but large capacitors are required for high SNR, while they are highly compatible with nanoscale CMOS technology. Also, discrete-time circuit implementations are not sensitive to clock jitter once fully stable. The waveform of the stabilized operational amplifier does not need to have an accurate shape as long as complete stability is achieved. The pole-zero position is adjusted by the capacitor ratio, which provides high accuracy in nanoscale CMOS technology. However, due to the parasitics capacity, it is difficult to prototype a complete design. The continuous time design is not compatible with the CMOS process, but the continuous time design requires large capacitors, linear resistors and low noise operational amplifiers. The continuous-time design is much less susceptible to digital noise, and the SNR is not limited by capacitor size. One of the important problems is that the operational amplifier should always be linear. The SNR degraded by the non-ideal comparator feedback signal is difficult to implement due to the jitter, noise and sensitivity of the cyclic switching of the single bit feedback signal. In a continuous time design, the loop filter does not quantify by clock frequency. The exact RC time constant cannot be guaranteed without special techniques for tuning capacitors or resistors. Low order (low order) modulators have high stability but low SNR. Higher order modulators are difficult to design for loop filters and may have stability problems, but have high performance. Also, single-bit modulators are easier to implement than multi-bit implementations.

이에 본 발명은 저전력 단일 저이득 증폭기로 보상된 하이브리드 델타-시그마 변조기의 경쟁력 있는 모델링을 제시하고자 한다.Accordingly, the present invention is to propose a competitive modeling of a hybrid delta-sigma modulator compensated by a low power single low gain amplifier.

다음으로 본 발명의 기술 분야에 존재하는 선행기술에 대하여 간단하게 설명하고, 이어서 본 발명이 상기 선행기술에 비해서 차별적으로 이루고자 하는 기술적 사항에 대해서 기술하고자 한다.Next, the prior art existing in the technical field of the present invention will be briefly described, and then the technical matters to be differentiated from the prior art will be described.

먼저 한국등록특허 제100764775B1호(2007.10.11.)는 고해상도 아날로그 디지털 변환을 실시하기 위한 고차 델타 시그마 변조 장치의 전력 소모 및 크기를 줄이기 위한 델타 시그마 변조 장치에 관한 것으로, 이를 위하여 다단 연결된 적분기들로 이루어진 델타 시그마 아날로그-디지털 변조부에서, 열잡음을 줄이기 위해 결정된 초기단의 샘플링 커패시턴스 크기를 후속하는 일부 단의 샘플링 커패시턴스로 적용하는 한편, 적어도 가장 마지막단의 샘플링 커패시턴스 크기는 상기 초기단의 샘플링 커패시턴스의 크기보다 작도록 함으로써, 전류 소모를 줄이고 회로부 크기를 줄이는 효과가 있다.First, Korean Patent Registration No. 100764775B1 (2007.10.11.) Relates to a delta sigma modulation device for reducing power consumption and size of a high-order delta sigma modulation device for performing high-resolution analog digital conversion. In the formed delta sigma analog-digital modulator, the sampling capacitance size of the initial stage determined to reduce thermal noise is applied as a sampling capacitance of some subsequent stages, while the sampling capacitance magnitude of at least the last stage is the sampling capacitance of the initial stage. By making it smaller than the size, there is an effect of reducing the current consumption and reducing the size of the circuit.

또한 한국공개특허 제2015-0093851 A호(2015.08.18.)는 시그마-델타 ADC의 설계 및 제조 방법, 및 시그마-델타 ADC를 포함하는 디지털 제어 루프에 관한 것으로, 노이즈 성형을 위해 요구되는 필터링 함수의 부분이 피드백 경로에서 구현되며, 포워드 및 피드백 경로에 걸쳐 폴을 적합하게 분산시킴으로써, 낮은 레이턴시를 제공하면서 안정한 작동이 달성되도록 하는 것이다.Also, Korean Patent Publication No. 2015-0093851 A (2015.08.18.) Relates to a design and manufacturing method of a sigma-delta ADC, and a digital control loop including a sigma-delta ADC, a filtering function required for noise shaping Part of is implemented in the feedback path, by properly distributing the pole across the forward and feedback paths, so that stable operation is achieved while providing low latency.

반면에, 본 발명은 나노 스케일 CMOS 기술에서 이득이 10인 단일 저이득 개방 루프 증폭기로 3차 잡음 쉐이핑을 획득하는 회로 기술을 제시한다. 3차 단일 비트 델타-시그마 변조기의 구조는 패시브 이득을 얻기 위해 패시브 이득 부스트형 적분기를 이용하여 필요한 루프 이득을 보상한다. 첫 번째 적분기는 5단 이득 부스트형 적분기를 구현하고, 세 번째 적분기는 10단 이득 부스트형 적분기가 요구된다. 두 번째 적분기는 패시브 스위치-커패시터 적분기로 의도된다. 패시브 스위치-커패시터 적분기 이득 오차 특성은 부정확한 적분에도 불구하고 단일 비트 3차 변조기 내부에서 더 높은 안정성을 얻기 위해 활용된다. 또한 제안된 변조기의 구조는 양자화기 전단에서 패시브 피드포워드를 사용하는 저왜곡 기술을 채용한다. 양자화기 전단의 패시브 가산기는 루프 필터에 의해 처리된 양자화 잡음과 양자화기 전단에서 피드포워드된 입력 신호를 합산한다. 루프 필터 내부의 스윙이 작을수록 고조파 왜곡이 감소한다. 이러한 전력 감소 기법은 저전력 스위치-커패시터 구조를 가져왔다. 제안된 저전력 이산 시간 델타-시그마 변조기의 변조기 구조는 300kHz의 신호 대역폭에 대해 77dB SNDR(signal-to-noise-plus-distortion ratio)를 달성할 수 있다. 변조기는 1V 공급 전압에서 77.5dB의 SNR(signal-to-noise) 및 79dB의 SFDR(signal-to-spurious-free dynamic range)이면서, 84dB의 다이내믹 레인지를 달성할 수 있다. 따라서 상기 선행기술에는 이러한 기술적 특징에 대해서 제시하거나 시사하고 있지 않다.On the other hand, the present invention proposes a circuit technique for obtaining third-order noise shaping with a single low gain open loop amplifier with a gain of 10 in nanoscale CMOS technology. The structure of the third order single bit delta-sigma modulator compensates for the required loop gain using a passive gain boost integrator to obtain the passive gain. The first integrator implements a 5-speed gain boost type integrator, and the third integrator requires a 10-speed gain boost type integrator. The second integrator is intended to be a passive switch-capacitor integrator. The passive switch-capacitor integrator gain error characteristic is utilized to obtain higher stability inside a single bit tertiary modulator despite incorrect integration. In addition, the structure of the proposed modulator employs a low-distortion technique that uses passive feedforward at the front end of the quantizer. The passive adder at the front end of the quantizer adds the quantization noise processed by the loop filter and the input signal fed forward at the front end of the quantizer. The smaller the swing inside the loop filter, the lower the harmonic distortion. This power reduction technique has resulted in a low power switch-capacitor structure. The modulator structure of the proposed low-power discrete-time delta-sigma modulator can achieve a 77 dB signal-to-noise-plus-distortion ratio (SNDR) for a signal bandwidth of 300 kHz. The modulator has a signal-to-noise (SNR) of 77.5dB and a signal-to-spurious-free dynamic range (SFDR) of 79dB at a 1V supply voltage, while achieving a dynamic range of 84dB. Therefore, the above prior art does not suggest or suggest such technical features.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작 된 것으로서, 패시브 이득을 얻기 위해 패시브 이득-부스트 적분기를 이용하여 필요한 루프 이득을 보상하고, 단일 저이득 개방 루프 증폭기로 3차 잡음 쉐이핑을 획득하는 것을 포함하는 하이브리드 이득-부스트 델타-시그마 변조기를 제공하는 것을 목적으로 한다.The present invention was created to solve the above problems. Compensating the required loop gain using a passive gain-boost integrator to obtain a passive gain, and obtaining third-order noise shaping with a single low-gain open-loop amplifier. It is an object to provide an inclusive hybrid gain-boost delta-sigma modulator.

또한 본 발명은 제1 적분기; 제2 적분기; 및 제3 적분기를 포함하며, 상기 제1 적분기는 5단 이득-부스트 적분기로 구성하고, 상기 제3 적분기는 10단 이득-부스트 적분기로 구성하며, 상기 제2 적분기는 패시브 스위치-커패시터 적분기로 구성하여, 상기 패시브 스위치-커패시터 적분기의 이득 오차 특성은 부정확한 적분에도 불구하고 단일 비트 3차 변조기 내부에서 안정성을 향상하는 목적으로 한다.In addition, the present invention comprises a first integrator; A second integrator; And a third integrator, wherein the first integrator consists of a five-stage gain-boost integrator, the third integrator consists of a ten-stage gain-boost integrator, and the second integrator consists of a passive switch-capacitor integrator. Thus, the gain error characteristic of the passive switch-capacitor integrator aims to improve stability inside a single-bit tertiary modulator despite inaccurate integration.

본 발명의 일 실시예에 따른 하이브리드 이득-부스트 델타-시그마 변조기는, 패시브 이득을 얻기 위해 패시브 이득-부스트 적분기를 이용하여 필요한 루프 이득을 보상하고, 단일 저이득 개방 루프 증폭기로 3차 잡음 쉐이핑을 획득하는 것을 포함하는 것을 특징으로 한다.The hybrid gain-boost delta-sigma modulator according to an embodiment of the present invention compensates the required loop gain using a passive gain-boost integrator to obtain a passive gain, and performs third-order noise shaping with a single low-gain open-loop amplifier. Characterized in that it comprises obtaining.

상기 하이브리드 델타-시그마 변조기는, 제1 적분기; 제2 적분기; 및 제3 적분기를 포함하며, 상기 제1 적분기는 5단 이득-부스트 적분기로 구성하고, 상기 제3 적분기는 10단 이득-부스트 적분기로 구성하며, 상기 제2 적분기는 패시브 스위치-커패시터 적분기로 구성하는 것을 특징으로 한다. 상기 패시브 스위치-커패시터 적분기의 이득 오차 특성은 부정확한 적분에도 불구하고 단일 비트 3차 변조기 내부에서 안정성을 향상하는 목적으로 활용된다.The hybrid delta-sigma modulator includes: a first integrator; A second integrator; And a third integrator, wherein the first integrator consists of a five-stage gain-boost integrator, the third integrator consists of a ten-stage gain-boost integrator, and the second integrator consists of a passive switch-capacitor integrator. It is characterized by. The gain error characteristic of the passive switch-capacitor integrator is utilized for the purpose of improving stability inside a single bit tertiary modulator despite inaccurate integration.

상기 하이브리드 델타-시그마 변조기는, 양자화기를 더 포함하며, 상기 양자화기 전단에서 패시브 피드포워드를 사용하여, 저왜곡된 결과를 얻으며, 상기 양자화기 전단에서, 신호 스윙이 작으므로 양자화기가 이득 단계로 사용될 수 있으며, 상기 루프 필터 내부와 양자화기 전단에서 느슨한 스윙 요구사항 때문에 전치증폭기가 없는 간단한 동적 비교기가 양자화기로 사용될 수 있다.The hybrid delta-sigma modulator further includes a quantizer, and uses a passive feedforward at the front end of the quantizer to obtain a low-distortion result, and at the front end of the quantizer, the signal swing is small, so the quantizer is used as a gain step A simple dynamic comparator without a preamplifier can be used as the quantizer because of the loose swing requirements inside the loop filter and before the quantizer.

상기 하이브리드 델타-시그마 변조기는, 상기 양자화기 전단에 패시브 가산기를 더 포함하고, 상기 하이브리드 델타-시그마 변조기가 루프 필터로 구성됨에 따라 상기 루프 필터에 의해 처리된 양자화 잡음과 상기 양자화기 전단에서 피드포워드된 입력 신호를 합산하여 처리하는 것을 특징으로 한다.The hybrid delta-sigma modulator further includes a passive adder in front of the quantizer, and as the hybrid delta-sigma modulator is configured as a loop filter, the quantization noise processed by the loop filter and the feed forward at the front end of the quantizer It is characterized in that the input signals are summed and processed.

상기 하이브리드 델타-시그마 변조기는, 상기 루프 필터 내부의 스윙이 작도록 하여 고조파 왜곡이 감소함으로써, 전력소모를 감소시키고, 상기 전력소모를 줄이기 위해서 저전력 스위치-커패시터 구조를 사용하는 것을 특징으로 한다.The hybrid delta-sigma modulator is characterized by using a low power switch-capacitor structure to reduce power consumption and reduce power consumption by reducing harmonic distortion by making the swing inside the loop filter small.

여기서 상기 제1 적분기는 입력 신호에 대해서 적분을 수행하는 패시브 스위치 이득-부스트 적분기이며, 상기 제2 적분기는 상기 제1 적분기의 결과에 대해서 적분을 수행하는 패시브 적분기이며, 상기 제3 적분기는 상기 제2 적분기의 결과에 대해서 적분을 수행하는 패시브 스위치 이득-부스트 적분기이며, 상기 입력 신호와 상기 제2 적분기의 결과를 더하여 출력하는 패시브 가산기; 및 상기 패시브 가산기의 결과에 대해서 양자화를 수행하는 양자화기;를 더 포함하며, 상기 입력 신호는 상기 패시브 가산기로 피드포워드되고 상기 양자화 결과는 상기 제1 적분기, 상기 제2 적분기, 상기 제3 적분기의 입력신호에 각각 피드백되는 것을 특징으로 한다.Here, the first integrator is a passive switch gain-boost integrator that performs integration on an input signal, the second integrator is a passive integrator that performs integration on the result of the first integrator, and the third integrator is the third integrator. A passive switch gain-boost integrator which performs integration on the result of the 2 integrators, and adds and outputs the result of the input signal and the second integrator; And a quantizer performing quantization on the result of the passive adder, wherein the input signal is fed forward to the passive adder and the quantization result is the first integrator, the second integrator, and the third integrator. It is characterized by being fed back to each input signal.

여기서 상기 피드백은, 상기 양자화기의 결과에 대해서 DAC를 통해서 아날로그 신호로 변환하고, 그 결과를 상기 제1 적분기, 상기 제2 적분기, 상기 제3 적분기의 입력신호에 계수를 곱하여 감산함으로써 수행된다. 또한 상기 피드포워드에 사용되는 계수는 0.5이며, 상기 피드백은 상기 DAC의 결과에 각각 1, 0.3, 0.4의 계수를 곱하여 각각 상기 제1 적분기, 상기 제2 적분기, 상기 제3 적분기의 입력신호에 감산하여 수행된다.Here, the feedback is performed by converting the result of the quantizer into an analog signal through a DAC, and subtracting the result by multiplying the input signals of the first integrator, the second integrator, and the third integrator by a coefficient. In addition, the coefficient used for the feed forward is 0.5, and the feedback is multiplied by the coefficients of 1, 0.3, and 0.4, respectively, to the result of the DAC, and subtracted from the input signals of the first integrator, the second integrator, and the third integrator, respectively. Is done.

여기서 상기 제1 적분기, 상기 제2 적분기 및 상기 제3 적분기는 각각 스위치-커페시터에 의해서 구성되고, 상기 하이브리드 이득-부스트 델타-시그마 변조기는 루프 필터로 구성되며, 상기 루프 필터의 내부 고조파 왜곡을 줄이기 위해, 상기 양자화기 전단에서 패시브 가산기를 이용하여 입력 신호를 패시브 입력 피드포워드하고, 상기 피드포워드는 상기 양자화기를 비교기로 구성할 때 설계의 복잡도를 감소시키는 것을 특징으로 한다.Here, the first integrator, the second integrator, and the third integrator are each constituted by a switch-capacitor, the hybrid gain-boost delta-sigma modulator is composed of a loop filter, and reduces the internal harmonic distortion of the loop filter. To this end, an input signal is passively inputted by using a passive adder at the front end of the quantizer, and the feedforward is characterized by reducing design complexity when configuring the quantizer as a comparator.

여기서 상기 루프 필터는 양자화 노이즈만 처리하기 때문에 루프 필터 내부의 신호 스윙이 완화되며, 상기 신호 스윙의 완화를 통해서 상기 루프 필터 내부의 신호 왜곡이 줄어들도록 하며, 상기 양자화기의 전단에서 스윙이 작으면 상기 하이브리드 이득-부스트 델타-시그마 변조기의 안정성이 높아지는 것을 특징으로 한다.Here, since the loop filter processes only quantization noise, signal swing inside the loop filter is alleviated, and signal distortion inside the loop filter is reduced through relaxation of the signal swing. If the swing at the front end of the quantizer is small, The hybrid gain-boost delta-sigma modulator has high stability.

상기 재2 적분기는, 이득 오류와 위상 오류가 있는데, 상기 이득 오류는 신호에서 감쇄를 일으키는 반면 위상 오류는 부정확한 통합을 일으키므로, 상기 제3 적분기는 루프 이득 요구 사항을 완화하도록 10단 이득-부스트 필터로 구성되고, 상기 제1 적분기, 상기 제2 적분기 및 상기 제3 적분기가 패시브 스위치-커페시터로 구현되기 때문에 발생하는 신호 손실을 보상하도록 10V/V의 이득을 갖는 저이득 증폭기로서 저항성 부하 차동 쌍이 상기 패시브 적분기 및 상기 제2 패시브 스위치 이득-부스트 적분기 사이에 요구되는 것을 특징으로 한다.The second integrator has gain error and phase error, because the gain error causes attenuation in the signal while the phase error causes inaccurate integration, so the third integrator gains 10 steps to alleviate loop gain requirements. Resistive load differential as a low gain amplifier with a gain of 10V / V to compensate for signal loss caused by the boost filter, the first integrator, the second integrator and the third integrator implemented as passive switch-capacitors A pair is required between the passive integrator and the second passive switch gain-boost integrator.

본 발명은 단일 저이득 증폭기로 보상된 하이브리드 델타-시그마 변조기에 관한 것으로, 나노 스케일 CMOS 기술에서 저전력 감소 기법에 대한 비교 우위의 모델링과 시뮬레이션 결과를 제시하고자 한다. 우선 이상적인 3차 단일 비트 변조기는 적절한 대역 초과 이득(out-of-band gain)을 갖는 오버샘플링 비율(OSR)을 사용하여 만들어지고, 최적화된 성능을 위해 연산 증폭기의 개방 루프 DC 이득, 슬루 레이트(slew-rate) 및 GBW가 시뮬레이션 되었으며, 또한 제안된 변조기 구조의 시스템 레벨 시뮬레이션 결과는 열 잡음, 백색 잡음 또는 연산 증폭기 잡음 및 스위치 비선형성에 대해서도 제시되었다. 적분기에 기초한 전력 소모가 많은 연산 증폭기의 요구로 인해서, 저전력 패시브 스위치-커패시터 적분기 방식이 저이득 증폭기에 선호되는 것으로 판단되었다. 패시브 적분기 및 패시브 이득-부스트 적분기로 10의 저이득 개방 루프 DC 이득을 사용하는 저전력 3차 단일비트 변조기 스위치-커패시터 구현은 300kHz의 신호 대역폭에서 77dB의 SNDR을 달성하였다. 본 발명에 따른 구조는 성능 SNR 손실을 보상하기 위해 OSR을 최대 샘플림 주파수 한계인 100MHz로 인해 64에서 166으로 올렸다. 또한 변조기는 1V 공급 전압에서 77.5dB의 SNR(signal-to-noise) 및 79dB의 SFDR(signal-to-spurious-free dynamic range)이면서, 84dB의 다이내믹 레인지를 달성할 수 있었다.The present invention relates to a hybrid delta-sigma modulator compensated by a single low-gain amplifier, and presents a comparative advantage modeling and simulation result for a low-power reduction technique in nanoscale CMOS technology. First, an ideal third-order single-bit modulator is built using an oversampling ratio (OSR) with an appropriate out-of-band gain, and the op amp's open-loop DC gain, slew rate (for optimized performance) Slew-rate) and GBW were simulated, and system level simulation results of the proposed modulator structure were also presented for thermal noise, white noise or op amp noise and switch nonlinearity. Due to the need for a high power consumption op amp based on an integrator, it was determined that a low power passive switch-capacitor integrator method is preferred for a low gain amplifier. A low-power third-order single-bit modulator switch-capacitor implementation using a low gain, open-loop DC gain of 10 with a passive integrator and passive gain-boost integrator achieved SNDR of 77 dB at a signal bandwidth of 300 kHz. The architecture according to the invention raised the OSR from 64 to 166 due to the maximum sampling frequency limit of 100 MHz to compensate for performance SNR loss. In addition, the modulator was able to achieve a signal-to-noise (SNR) of 77.5dB and a signal-to-spurious-free dynamic range (SFDR) of 79dB at a 1V supply voltage, while achieving a dynamic range of 84dB.

도 1은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 잡음 전달 함수(NTF)와 신호 전달 함수(STF)를 정규화된 주파수에 대한 응답을 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 잡음 전달 함수(NTF)와 신호 전달 함수(STF)를 복소 평면에 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 출력 전력 스펙트럼 밀도를 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 3개의 적분기의 출력 상태를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 연산증폭기(OP-amp)의 개방 루프 DC 이득을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 정규화된 연산증폭기(OP-amp)의 슬루레이트를 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 연산증폭기(OP-amp)의 이득 대역폭(GBW)을 도시한 것이다.
도 8은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 입력 샘플링 커패시턴스 대비 SNR 회로 비-이상성(non-idealities)을 도시한 것이다.
도 9는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 전체 블록도를 도시한 것이다.
도 10은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 패시브 이득-부스트 적분기의 상세 회로를 도시한 것이다.
도 11은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 DAC를 포함한 패시브 스위치-커패시터 적분기의 상세 회로를 도시한 것이다.
도 12는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 패시브 스위치-커패시터 가산기의 상세 회로를 도시한 것이다.
도 13은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 스위치-커패시터 출력에 대한 출력 전력 스팩트럼 밀도를 도시한 것이다.
도 14는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 입력 크기에 대한 SNDR의 다이내믹 레인지를 도시한 것이다.1 illustrates a response to a normalized frequency of a noise transfer function (NTF) and a signal transfer function (STF) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.
2 illustrates a noise transfer function (NTF) and a signal transfer function (STF) in a complex plane to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.
3 shows the output power spectral density to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.
4 shows the output states of three integrators to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.
5 illustrates an open-loop DC gain of an operational amplifier (OP-amp) to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.
6 illustrates the slew rate of a normalized operational amplifier (OP-amp) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.
7 illustrates a gain bandwidth (GBW) of an operational amplifier (OP-amp) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.
8 illustrates SNR circuit non-idealities compared to input sampling capacitance to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.
9 shows an overall block diagram of a hybrid delta-sigma modulator according to an embodiment of the present invention.
10 illustrates a detailed circuit of a passive gain-boost integrator of a hybrid delta-sigma modulator according to an embodiment of the present invention.
Figure 11 shows a detailed circuit of a passive switch-capacitor integrator including the DAC of a hybrid delta-sigma modulator according to an embodiment of the present invention.
12 illustrates a detailed circuit of a passive switch-capacitor adder of a hybrid delta-sigma modulator according to an embodiment of the present invention.
13 shows the output power spectrum density for the switch-capacitor output of a hybrid delta-sigma modulator according to an embodiment of the present invention.
14 illustrates the dynamic range of SNDR for the input size of a hybrid delta-sigma modulator according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 상세히 설명하기로 한다. 본 발명의 명세서 또는 출원에 개시되어 있는 일실시예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시예를 설명하기 위한 목적으로 예시된 것으로, 다르게 정의 되어 있지 않는 한, 기술적이거나 과학적인 용어를 포함해서 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 아니한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. Specific structural or functional descriptions of the embodiments disclosed in the specification or application of the present invention are exemplified for the purpose of describing the embodiments according to the present invention, and are technical or scientific unless defined otherwise. All terms used in this specification, including terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms, such as those defined in a commonly used dictionary, should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined herein. No.

이하에서는 3차 단일 비트 델타-시그마 변조기 구조의 시스템 레벨 설계와 모델링 및 시뮬레이션에 대해 자세하게 설명하고자 한다.Hereinafter, system level design, modeling, and simulation of a third-order single-bit delta-sigma modulator structure will be described in detail.

먼저 델타-시그마 변조기에서 전력을 감소하는 기술에 대해서 설명하고자 한다.First, a technique for reducing power in a delta-sigma modulator will be described.

2차 델타-시그마 변조기를 설계하기 위해 전압 증식 없이 저전압 동작을 가능하게 하는 스위치 연산 증폭기(switched op-amp) 기법을 제시하고자 한다. 입력 스위칭 기술은 단지 하나의 기준 전압 레벨이 이용된다. 입력 스위칭 기술은 또한 단지 하나의 기준 전압 레벨이 이용된다. 본 발명에서 제안된 구조는 300 내지 3400Hz의 신호 대역폭에 대해서 1.5V의 공급 전압에서 겨우 100μW의 전력 손실로 12비트의 다이내믹 레인지를 달성한다.In order to design a secondary delta-sigma modulator, I would like to propose a switched op-amp technique that enables low voltage operation without voltage multiplication. The input switching technique uses only one reference voltage level. The input switching technique also uses only one reference voltage level. The structure proposed in the present invention achieves a 12-bit dynamic range with a power loss of only 100 μW at a supply voltage of 1.5 V for a signal bandwidth of 300 to 3400 Hz.

또한 전력을 소비하는 연산 증폭기를 대체할 수 있는 인버터 기반(Inverter Based)의 델타-시그마 변조기가 제안된다. 인버터의 제안된 구조는 이득-부스트 클래스-C 인버터에 기반을 둔다. 이 구조는 저전력 서브 쓰레숄드(subthreshold) 앰프로 동작하며, 소신호 대역폭 애플리케이션에서 더 높은 정확도를 위해 DC 이득을 향상시킨다. 제안된 설계는 20 kHz의 신호 대역폭에서 91dB의 SNDR과 98dB의 다이내믹 레인지를 달성할 수 있다. 변조기는 공급 전압 0.8V 전원으로 230μW의 전력을 소비한다. 인버터 기반 설계의 분해능(resolution)이 개선되었지만 여전히 전력 소비는 더 높다.In addition, an inverter-based delta-sigma modulator that can replace power-consuming operational amplifiers is proposed. The proposed structure of the inverter is based on a gain-boost class-C inverter. This architecture operates as a low-power subthreshold amplifier and improves DC gain for higher accuracy in small signal bandwidth applications. The proposed design can achieve a SNDR of 91dB and a dynamic range of 98dB at a signal bandwidth of 20 kHz. The modulator consumes 230μW of power with a supply voltage of 0.8V. The resolution of the inverter-based design has been improved, but the power consumption is still higher.

또한 1-1-1-1 MASH는 동적 비교기 기반(Comparator Based)의 연산 트랜스컨덕턴스 증폭기(OTA)를 사용하여 설계되었다. 동적 클러킹 비교기를 사용하여 차동 입력의 극성을 반복적으로 평가하고 입력 전압을 0으로 이동하도록 출력에 전류를 주입한다. 전류 펄스 진폭은 출력 전압의 빠르고 정확한 설정을 제공하도록 입력 전압이 0을 교차할 때마다 감소한다. 제안된 변조기는 65MHz CMOS에서 1.2V의 공급 전압으로부터 3.73mW를 소모하면서 2.5MHz의 신호 대역폭에서 70dB의 피크 SNDR을 달성할 수 있다. 전력 소비는 더 높지만 성능은 여전히 제한적이다.In addition, 1-1-1-1 MASH was designed using a dynamic comparator-based operational transconductance amplifier (OTA). A dynamic clocking comparator is used to repeatedly evaluate the polarity of the differential input and inject current into the output to shift the input voltage to zero. The current pulse amplitude decreases each time the input voltage crosses zero to provide a fast and accurate setting of the output voltage. The proposed modulator can achieve a peak SNDR of 70 dB at a signal bandwidth of 2.5 MHz while consuming 3.73 mW from a supply voltage of 1.2 V in 65 MHz CMOS. Power consumption is higher, but performance is still limited.

또한 더블 샘플링(Double Sampling) 기법이 2 위상 비 중첩 클록 시스템에서 양 클록 위상 동안 연산 증폭기를 활용하기 위해 제안된다. 제안된 설계에서 입력 피드포워드 기법은 루프 필터 내부의 신호 스윙을 줄이고 왜곡을 줄이기 위해 사용되었다. 또한 이중 샘플 NTF가 불안정 및 잡음 형성 저하를 피하기 위해 보상 루프를 사용하여 단일 샘플 NTF로 복원되었다. 또한 출력 인버터를 갖는 완전 차동 증폭기와 글로벌 피드백 루프를 갖는 공통 모드 피트백 회로가 전력 소비를 줄이기 위해 사용되었다. 제안 된 구조는 0.5V의 공급 전압을 사용하는 20kHz의 신호 대역폭에서 35.2μW를 소비하면서 81.7dB의 SNDR, 82.4dB의 SNR 및 85dB의 동적 범위를 달성할 수 있다. 제안된 설계 전력은 효율적이지만 여전히 작은 신호 대역폭에 제한된다.In addition, a double sampling technique is proposed to utilize the operational amplifier during both clock phases in a two-phase non-overlapping clock system. In the proposed design, the input feedforward technique was used to reduce the signal swing inside the loop filter and reduce distortion. In addition, the dual sample NTF was restored to a single sample NTF using a compensation loop to avoid destabilization and deterioration in noise formation. In addition, a fully differential amplifier with an output inverter and a common mode pitback circuit with a global feedback loop were used to reduce power consumption. The proposed structure can achieve SNDR of 81.7dB, SNR of 82.4dB, and dynamic range of 85dB while consuming 35.2μW at a signal bandwidth of 20kHz using a supply voltage of 0.5V. The proposed design power is efficient but still limited to a small signal bandwidth.

용량성 충전 펌프(Charge Pump) 적분기가 2차 변조기에서 프론트 엔드 적분기의 전력을 줄이기 위해 사용된다. 제안된 변조기 구조는 프론트 엔드 적분기에서 66% 더 낮은 전력을 소비하면서 기존의 변조기로서의 성능을 갖는다. 제안된 변조기는 0.13㎛ CMOS에서 148μW 전력 소비로 10㎑ 대역폭에서 87.8dB의 SNDR과 90dB의 동적 범위를 달성할 수 있다.A capacitive charge pump integrator is used in the secondary modulator to reduce the power of the front end integrator. The proposed modulator structure has the performance as a conventional modulator while consuming 66% lower power in the front-end integrator. The proposed modulator can achieve a SNDR of 87.8dB and a dynamic range of 90dB in a 10㎑ bandwidth with 148μW power consumption in 0.13㎛ CMOS.

연산 증폭기 공유(Op-amp Sharing) 기법인 델타-시그마 변조기의 전력을 줄이기 위해 제안된다. 2-2 MASH 멀티 비트 델타-시그마 변조기가 칩의 전력과 면적을 줄이기 위해 2 개의 단계 사이에서 모든 활성 블록을 공유하도록 제안되었다. 첫 번째 단계에서는 추가 가산기가 요구되는 다중 피드포워드를 사용하여 스윙 감소 구조를 사용한다. 두 번째 단계는 추출된 양자화 잡음을 추가로 처리하기 위한 다중 피드백 구조를 구현한다. 양 단계는 4비트 양자화기를 사용한다. 제안된 구조는 활성 블록의 수평 공유를 구현한다. 제1 단의 제2 적분기 및 가산기 연산 증폭기는 제2 단의 제1 및 제2 적분기 연산 증폭기와 공유된다. 제1 적분기는 2.8mA를 소모하는 동안 DC 이득이 50dB이고 GBW가 1.25GHz인 텔레스코픽 캐스코드 증폭기를 구현한다. 또한 ㄷ음의 단계에서도 유사한 구조를 사용하지만 DC 이득과 GBW는 줄어든다. 또한 이 설계는 가산기 및 양자화기에 대해 동적 범위를 높이고 전력 소비를 더 줄이기 위한 계수 스케일링 기술이 구현되었다. 제안된 기술을 적용한 변조기는 9mW 미만의 아날로그 전력 소비로 16mW의 소비 전력을 갖는 0.13μm CMOS 기술에서 5MHz의 신호 대역폭에 대해 75dB SNDR을 달성할 수 있다. 대역폭은 증가했지만 전력 소모는 더 높았다.It is proposed to reduce the power of the delta-sigma modulator, an op-amp sharing technique. A 2-2 MASH multi-bit delta-sigma modulator has been proposed to share all active blocks between two stages to reduce chip power and area. In the first step, a swing reduction structure is used using multiple feed forwards that require additional adders. The second step implements a multiple feedback structure to further process the extracted quantization noise. Both stages use a 4-bit quantizer. The proposed structure implements horizontal sharing of active blocks. The second integrator and adder operational amplifier of the first stage is shared with the first and second integrator operational amplifiers of the second stage. The first integrator implements a telescopic cascode amplifier with a DC gain of 50dB and a GBW of 1.25GHz while consuming 2.8mA. Also, similar structure is used in step C, but DC gain and GBW are reduced. The design also incorporates coefficient scaling techniques to increase dynamic range and further reduce power consumption for adders and quantizers. The modulator using the proposed technology can achieve 75dB SNDR for 5MHz signal bandwidth in 0.13μm CMOS technology with 16mW power consumption with less than 9mW analog power consumption. Bandwidth increased, but power consumption was higher.

또한 저역 통과 2차 패시브 시그마-델타가 루프 필터(Passive Integrator)에서 연산 증폭기를 완전히 피하기 위해 제안되었다. 스위치 전용, 이득-부스트 네트워크가 패시브 부품만을 사용하여 DC 이득을 달성하기 위해 사용되었다. 제안된 변조기는 20kHz의 신호 대역폭에 대해 67dB의 SNDR, 78dB의 DR을 달성할 수 있다. 전력 소비는 3.3 공급 전압에서 0.25mW이다. 이 설계는 제한된 대역폭으로 여전히 대량의 전략을 소모한다. 보편적인 설계는 2차 패시브 시그마-델타 변조기를 구현하여 연산 증폭기를 완전히 피하며, 스위치, 커패시터 및 비교기를 사용한다. 패시브 스위치-커패시터 적분기로 인해 신호 스윙은 루프 필터 내부에서 매우 작아진다. 루프 필터 내부에는 이득이 없기 때문에 적절하게 차폐되지 않으면 전반적인 설계가 잡음 결합에 더 민감해진다. 비교기는 총 58dB의 이득을 구현하도록 3개의 프리 앰프 단계와 래치를 구현한다. 비교기는 변조기에서 활성 블록이다. 루프 필터에서 루프 이득의 부족은 루프 필터를 열 잡음에 민감하게 한다. 변조기는 0.13μm CMOS 기술에서 1.2mW의 전력 소비를 갖는 100kHz의 신호 대역폭에서 74dB의 SNDR 및 80dB의 동적 범위를 달성할 수 있다. 심지어 연산 증폭기를 완전히 피하더라도, 이 설계는 여전히 대량의 전력을 소비한다.In addition, a low-pass second-order passive sigma-delta has been proposed to completely avoid the operational amplifier in the loop filter (passive integral). A switch-only, gain-boost network was used to achieve DC gain using only passive components. The proposed modulator can achieve SNDR of 67dB and DR of 78dB for a signal bandwidth of 20kHz. Power consumption is 0.25mW at 3.3 supply voltage. This design still consumes a large amount of strategy with limited bandwidth. The universal design implements a second passive sigma-delta modulator to completely avoid the op amp, using switches, capacitors and comparators. Due to the passive switch-capacitor integrator, the signal swing is very small inside the loop filter. Since there is no gain inside the loop filter, the overall design becomes more sensitive to noise coupling if not properly shielded. The comparator implements three preamp stages and latches to achieve a total gain of 58dB. The comparator is the active block in the modulator. The lack of loop gain in the loop filter makes the loop filter sensitive to thermal noise. The modulator can achieve a SNDR of 74dB and a dynamic range of 80dB at a signal bandwidth of 100kHz with 1.2mW power consumption in 0.13μm CMOS technology. Even if the operational amplifier is completely avoided, the design still consumes a large amount of power.

이어서 능동-패시브(Active-Passive) 기법과 관련하여, 루프 필터 내부의 작은 신호 스윙을 극복하기 위해 능동-패시브 방식이 있다. 연속 시간 4차 단일 비트 변조기가 2개의 증폭기 및 2개의 패시브 적분기를 사용하여 90nm CMOS로 설계되었다. 제안된 구조는 공급 전압 1.3V에서 5.4mW의 전력 손실을 갖는 600kHz의 신호 대역폭에서 86dB SNR을 달성한다. 폴드 된 캐스케이드 증폭기 요구사항으로 인해, 전체 변조기 설계는 저전력 접근 방식을 채택하더라도 더 많은 전력을 필요로 하게 된다. 다른 능동-패시브 5차 연속 시간 델타-시그마 변조기는 3개의 능동 및 2개의 패시브 적분기를 사용하여 설계한다. 제1, 제3 및 제5 적분기는 제2 및 제4 적분기가 패시브인 동안 활성이다. 변조기는 2MHz의 신호 대역폭에서 63.9dB의 SNR과 68dB의 동적 범위를 달성할 수 있다. 변조기의 전력 소모는 공급 전압 1.5V에서 2.7mW이다. 변조기의 전력 소비는 전력이 부족한 앰프 요구 사항으로 인해 더 높다[22]. 제2 적분기가 Gm-C 구조인 동안 제1 및 제3 적분기가 패시브인 3차 단일 비트 델타-시그마 변조기가 설계되었다. Gm-C 적분기는 전통적인 전력 소모형 연산 증폭기 구조를 사용한다. 또한 비교기는 양자화기 앞에서 작은 신호 스윙으로 인해 전치증폭기( preamplifier)를 요구한다. 0.13μm CMOS에서 5.5mW의 전력 소비를 갖는 10MHz의 신호 대역폭에 대해 52dB의 동적 범위를 달성할 수 있다. 이 설계는 더 높은 대역폭을 얻을 수 있지만 열 잡음 성능이 제한된다[23]. 단 하나의 활성 스테이지를 갖는 저 왜곡 능동-패시브 스위치-커패시터 델타-시그마 변조기가 제안되었다. 프론트-엔드 적분기는 루프 필터 내의 다른 적분기가 패시브인 동안 능동 적분기가 된다. 프론트-엔드 적분기 사양은 전력 소비가 너무 낮더라도 최소 48dB의 DC 이득을 필요로 한다. 변조기는 500Hz의 신호 대역폭에 대해서 80dB의 SNDR을 달성한다. 전력 소모는 좋지만 신호 대역폭은 너무 작다.Then, with regard to the active-passive technique, there is an active-passive scheme to overcome the small signal swing inside the loop filter. The continuous-time quaternary single-bit modulator was designed with 90nm CMOS using two amplifiers and two passive integrators. The proposed architecture achieves 86dB SNR at a signal bandwidth of 600kHz with a power loss of 5.4mW at a supply voltage of 1.3V. Due to the folded cascade amplifier requirements, the entire modulator design requires more power even if a low power approach is employed. Other active-passive fifth-order continuous-time delta-sigma modulators are designed using three active and two passive integrators. The first, third and fifth integrators are active while the second and fourth integrators are passive. The modulator can achieve an SNR of 63.9dB and a dynamic range of 68dB at a signal bandwidth of 2MHz. The power consumption of the modulator is 2.7mW at 1.5V supply voltage. The power consumption of the modulator is higher due to the low power amplifier requirement [22]. A third order single bit delta-sigma modulator is designed in which the first and third integrators are passive while the second integrator is a Gm-C structure. The Gm-C integrator uses a traditional power-consuming op amp architecture. The comparator also requires a preamplifier due to the small signal swing in front of the quantizer. A dynamic range of 52dB can be achieved for a signal bandwidth of 10MHz with 5.5mW power consumption in 0.13μm CMOS. This design can achieve higher bandwidth, but has limited thermal noise performance [23]. A low distortion active-passive switch-capacitor delta-sigma modulator with only one active stage has been proposed. The front-end integrator becomes an active integrator while other integrators in the loop filter are passive. The front-end integrator specification requires a DC gain of at least 48dB, even if the power consumption is too low. The modulator achieves an SNDR of 80 dB for a signal bandwidth of 500 Hz. Power consumption is good, but the signal bandwidth is too small.

패시브 이득-부스트 기법(Passive Gain-Boosted Technique)과 관련하여, 패시브 이득-부스트 적분기로서 1단계 패시브 SC 적분기 및 제2 적분기를 갖는 2차 패시브 델타-시그마 변조기가 제안된다. 패시브 이득-부스트 적분기는 5단계 이득-부스팅 필터로 구현된다. 또한 비교기는 작은 신호 스윙 때문에 이득 단계로 사용된다. 변조기는 65nm CMOS에서 0.092μW의 전력 손실을 갖는 500Hz의 신호 대역폭에 대해서 67dB의 SNDR을 달성할 수 있다. 전력 소모는 좋지만 성능이 제한된다[25]. 제2 적분기가 패시브 이득-부스트 적분기인 동안 제1 적분기가 패시브 스위치-커패시터 적분기가 되는 패시브 2차 델타-시그마 변조기가 제안된다. 대부분의 루프 이득 요구 사항은 이득-부스트 적분기 및 비교기에 의해 충족된다. 변조기의 전력 소모는 0.9V의 공급 전압에서 1μW 미만이다. 변조기는 65nm CMOS에서 500Hz의 신호 대역폭에 대해 71dB의 SNDR을 달성할 수 있다. 전력 감소는 이전 설계보다 훨씬 좋지만 성능은 제한적이며 신호 대역폭은 더 작다.With regard to the passive gain-boosted technique, a secondary passive delta-sigma modulator with a first-stage passive SC integrator and a second integrator as a passive gain-boost integrator is proposed. The passive gain-boost integrator is implemented with a five-stage gain-boosting filter. The comparator is also used as a gain stage due to the small signal swing. The modulator can achieve an SNDR of 67 dB for a signal bandwidth of 500 Hz with a power loss of 0.092 μW in 65 nm CMOS. Power consumption is good, but performance is limited [25]. A passive secondary delta-sigma modulator is proposed in which the first integrator becomes a passive switch-capacitor integrator while the second integrator is a passive gain-boost integrator. Most loop gain requirements are met by a gain-boost integrator and comparator. The power consumption of the modulator is less than 1 μW at a supply voltage of 0.9 V. The modulator can achieve a SNDR of 71dB for a signal bandwidth of 500Hz in 65nm CMOS. The power reduction is much better than the previous design, but the performance is limited and the signal bandwidth is smaller.

저이득 기반 능동-패시브 기법(Low Gain Based Active-Passive Technique)과 관련하여, 약 20dB의 저이득 증폭기와 65nm CMOS에서 단순화된 디지털 상쇄 로직을 갖는 연속 시간 2-1 MASH 델타-시그마 변조기가 제안되었다. 제1 단계는 10MHz의 신호 대역폭에 대해서 77dB의 SNDR을 달성하기 위해 제안된 변조기의 저이득 증폭기를 사용한다. 작은 신호 스윙은 비교기를 이득 단계로 사용하고 루프 이득 요건을 완화시키도록 한다. RC 시간 상수 변화로 인해 NTF는 시프트되어 1.57 mW의 전력 손실을 갖는 분해능에 의해 11.6-b의 제한된 성능을 나타낸다[27]. 또한 분해능을 향상시키기 위해 능동-패시브 델타-시그마 변조기가 제안된다. 패시브 스위치-커패시터 적분기를 교차하는 포지티브 피드백이 변조기의 성능을 향상시키는데 사용된다. 약 15의 저이득 증폭기가 루프 필터에서 신호 감쇄를 보상하기 위해 사용된다. 양자화기 앞에서 낮은 신호 스윙은 이득 스테이지로 사용될 수 있다. 변조기는 65nm CMOS에서 73.6μW의 전력 소비를 갖는 25kHz의 신호 대역폭에 대해서 88dB의 SNDR을 달성할 수 있다. 이 설계는 여전히 대량의 전력이 소비된다. 2개의 증폭기를 갖는 패시브 RC 적분기를 사용하는 3차 단일 비트 연속 시간 설계가 65nm CMOS에서 2MHz의 신호 대역폭에 대해 69dB의 SNDR을 달성하도록 제안된다. 양자화기 앞에서 스윙이 더 작아지기 때문에, 전력 소모가 많은 전치 증폭기가 요구된다. 두 앰프 모두 루프 이득 요구 사항에 대해 10의 이득을 사용한다. 열 잡음과 같은 비이상적인 회로와 비교기 잡음은 변조기의 성능을 제한한다. RC 변이와 루프 안정성은 76dB의 동적 범위를 달성하기 위해 유전 알고리즘을 사용하여 최적화되었다.In connection with the low gain based active-passive technique, a continuous time 2-1 MASH delta-sigma modulator with a low gain amplifier of about 20 dB and simplified digital cancellation logic at 65 nm CMOS was proposed. . The first step uses a low-gain amplifier of the proposed modulator to achieve a SNDR of 77 dB for a signal bandwidth of 10 MHz. The small signal swing allows the comparator to be used as a gain step and alleviate loop gain requirements. Due to the RC time constant change, the NTF is shifted to a limited performance of 11.6-b by a resolution with a power loss of 1.57 mW [27]. In addition, an active-passive delta-sigma modulator is proposed to improve the resolution. Positive feedback across the passive switch-capacitor integrator is used to improve the modulator's performance. About 15 low-gain amplifiers are used to compensate for signal attenuation in the loop filter. The low signal swing in front of the quantizer can be used as a gain stage. The modulator can achieve an SNDR of 88dB for a signal bandwidth of 25kHz with 73.6μW power consumption in 65nm CMOS. This design still consumes a large amount of power. A third order single bit continuous time design using a passive RC integrator with two amplifiers is proposed to achieve an SNDR of 69 dB for a signal bandwidth of 2 MHz in 65 nm CMOS. Since the swing is smaller in front of the quantizer, a preamplifier with high power consumption is required. Both amplifiers use a gain of 10 for the loop gain requirement. Non-ideal circuits such as thermal noise and comparator noise limit the performance of the modulator. RC variation and loop stability were optimized using genetic algorithms to achieve a dynamic range of 76dB.

이하에서는 본 발명의 일 실시예에 따른 시스템 레벨 디자인에 대해서 설명하고자 한다.Hereinafter, a system level design according to an embodiment of the present invention will be described.

저역 통과 단일 루프 CIFB(cascade of integrator with multiple feedback) 구조는, 10비트 분해능을 위하여 300kHz의 대역폭을 목표로 선택하는 것이 좋다. 60dB 이상의 SNDR을 갖는 300kHz의 신호 대역폭을 달성하기 위해서, 단일 비트 양자화기를 갖는 3차 루프가 일부 마진을 고려하여 선택된다. 변조기의 안정성을 보장하기 위해, 1.5의 훨씬 낮은 대역 외 이득(OBG)을 갖는 변조기가 고려된다.The low-pass single-loop cascade of integrator with multiple feedback (CIFB) architecture is recommended to target a bandwidth of 300 kHz for 10-bit resolution. To achieve a signal bandwidth of 300 kHz with an SNDR of 60 dB or more, a third order loop with a single bit quantizer is selected taking into account some margin. To ensure the stability of the modulator, a modulator with a much lower out-of-band gain (OBG) of 1.5 is considered.

변조기 구조(Modulator Architecture)에 대해서, CIFB 구조는 높은 루프 안정성으로 인해 CIFF(a cascade of integrator with multiple feedforward) 구조보다 선호된다. CIFF는 루프 필터 내부에서 훨씬 낮은 신호 스윙을 허용하며, 나노 스케일 CMOS에서 편안한 연산증폭기 설계로 구현이 용이하다. CIFB 구조가 루프 필터 내부에서 보다 큰 스윙을 갖는 반면, 이를 통해 적분기에 대해서 회로의 비이상성(non-idealities)을 억제할 수 있도록 보다 높은 DC 이득 연산증폭기를 사용할 수 있다. 스위치-커패시터 구현을 위한 성능 마진을 유지하도록 더 높은 차수가 선택된다. CIFB 구조는 최대 안정성을 보장하기 위해 다중 피드백을 허용한다. 루프 필터 내부의 적분기는 신호와 양자화 잡음을 모두 처리한다. 그 결과, 회로 레벨 구현에서 회로 비이상성을 억제할 수 있도록 연산증폭기 개방 루프 DC 이득에 대한 요구가 높아진다. 양자화기 구현을 완화하고 DAC 설계를 완화하기 위해 단일 비트 양자화기가 선호된다. 단일 비트 설계가 다중 비트 설계보다 구현이 쉽기 때문에 선택되었다. 일반적으로 단일 비트 양자화기를 사용하는 3차 변조기는 불안정하다. 본 발명에서 제안된 구조는 풀 스케일이 낮아지고 OBG는 루프 필터 내부의 포화를 피하기 위해 감소된다. 성능 마진을 유지하기 위해 3차 단일 비트 변조기가 선택된다. 대역 외(OBG) 양자화 잡음은 잡음 형성 및 안정성 보장 때문에 중요한 매개 변수이다. 성능 마진을 유지하기 위해 64의 오버 샘플링 비율(OSR)이 선택된다. 3차 단일 비트 변조기는 MATLAB에서 Schreier의 델타-시그마 툴박스를 사용하여 모델링된다.For Modulator Architecture, CIFB structure is preferred over CIFF (a cascade of integrator with multiple feedforward) structure due to its high loop stability. CIFF allows much lower signal swing inside the loop filter and is easy to implement with a comfortable op amp design in nanoscale CMOS. While the CIFB structure has a larger swing inside the loop filter, this allows a higher DC gain op amp to be used to suppress the circuit's non-idealities against the integrator. A higher order is chosen to maintain the performance margin for the switch-capacitor implementation. The CIFB structure allows multiple feedbacks to ensure maximum stability. The integrator inside the loop filter handles both signal and quantization noise. As a result, there is a high demand for op amp open loop DC gain to suppress circuit non-ideality in circuit level implementation. Single bit quantizers are preferred to ease the quantizer implementation and relax the DAC design. Single-bit design was chosen because it is easier to implement than multi-bit design. In general, tertiary modulators using single bit quantizers are unstable. The structure proposed in the present invention has a lower full scale and the OBG is reduced to avoid saturation inside the loop filter. A third order single bit modulator is selected to maintain performance margins. Out-of-band (OBG) quantization noise is an important parameter because of noise shaping and ensuring stability. To maintain performance margin, an oversampling ratio (OSR) of 64 is selected. The cubic single-bit modulator is modeled in MATLAB using Schreier's delta-sigma toolbox.

[표 1]은 3차 단일 비트 변조기에 대한 SNR 대 OBG를 보여준다. 최적의 성능을 찾고 안정성을 보장하기 위해 1.5의 OBG가 선택된다. OBG가 높을수록 SNR은 높아지지만 루프 필터 내부에서는 포화로 인해 불안정한 상태에 근접하고, OBG가 낮으면 SNR은 낮지만 안정성은 높아진다.Table 1 shows the SNR versus OBG for the 3rd order single bit modulator. An OBG of 1.5 is chosen to find optimal performance and ensure stability. The higher the OBG, the higher the SNR, but inside the loop filter, it approaches the unstable state due to saturation. When the OBG is low, the SNR is low but the stability is high.

[표 1] 대역외 이득(OBG) H_inf=1.5 인 경우의 시뮬레이션 결과[Table 1] Simulation results when out-of-band gain (OBG) H _inf = 1.5

도 1은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 잡음 전달 함수(NTF)와 신호 전달 함수(STF)를 정규화된 주파수에 대한 응답을 도시한 것이다.1 illustrates a response to a normalized frequency of a noise transfer function (NTF) and a signal transfer function (STF) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.

잡음 전달 함수(NTF)와 신호 전달 함수(STF)는 도 1에서와 같이 3차 잡음 형성을 확인하기 위해 표시된다. STF는 저주파에서 평탄한 응답을 가지나, 변조기 응답은 저역 통과이므로 고주파에서 감쇠한다. 모든 적분기는 이상적이며 극점은 z-도메인에서 단위원에 있는 DC 상에 놓인다. 루프 필터의 극점은 NTF의 영점이다.The noise transfer function NTF and the signal transfer function STF are displayed to confirm the formation of the third order noise as shown in FIG. 1. STF has a flat response at low frequencies, but the modulator response is low pass, so it attenuates at high frequencies. All integrators are ideal and the pole lies on the DC in the unit circle in the z-domain. The pole of the loop filter is the zero point of the NTF.

도 2는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 잡음 전달 함수(NTF)와 신호 전달 함수(STF)를 복소 평면에 도시한 것이다.2 illustrates a noise transfer function (NTF) and a signal transfer function (STF) in a complex plane to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.

최대 양자화 잡음을 억제하기 위해, 도 2에서와 같이 NTF의 영점이 단위원에서 DC 상에 있어야 한다.In order to suppress the maximum quantization noise, as shown in Fig. 2, the zero point of NTF should be on DC in the unit circle.

또한 도 2는 STF, NTF, L1 및 L0에 대한 z-도메인에서 단위 원에 있는 극점 및 영점 구현을 보여준다. NFT의 영점은 양자화 잡음의 최대 억제를 위해서 DC에 표시된다. NTF의 극점은 최대 안정성을 위해 단위 원 내에 나타낸다. STF의 극점은 단위 원 안에 있고 영점은 원점에 있다.Figure 2 also shows the pole and zero implementation in the unit circle in the z-domain for STF, NTF, L1 and L0. The zero point of the NFT is displayed in DC for maximum suppression of quantization noise. The poles of NTF are shown in unit circles for maximum stability. The pole of the STF is within the unit circle and the zero point is at the origin.

[표 2]는 3차 단일 비트 변조기의 이상적인 모델의 계수를 보여준다. 피드백 계수는 a1, a2, a3이고, 루프 필터 내 순방향 경로계수는 c1, c2, c3이다. 변조기의 출력 전력 스펙트럼 밀도(PSD)는 도 3에 나타내었다.Table 2 shows the coefficients of the ideal model of the 3rd order single bit modulator. The feedback coefficients are a1, a2, a3, and the forward path coefficients in the loop filter are c1, c2, c3. The output power spectral density (PSD) of the modulator is shown in FIG. 3.

도 3은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 출력 전력 스펙트럼 밀도를 도시한 것이다.3 shows the output power spectral density to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.

[표 2] 3차 단일 비트 변조기 계수Table 2: Third order single bit modulator coefficients

도 4는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 3개의 적분기의 출력 상태를 도시한 것이다.4 shows the output states of three integrators to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 4에 도시된 바와 같이, 3개의 적분기의 출력 스윙을 보여준다. 제안된 CIFB 변조기에 사용되는 연산 증폭기의 스펙을 확인하고, 열잡음, 연산 증폭기 백색 잡음, 스위치 비선형성과 같은 아날로그 회로 비이상의 효과를 시뮬레이션할 수 있다.As shown in Fig. 4, the output swings of the three integrators are shown. You can check the specifications of the op amp used for the proposed CIFB modulator and simulate the effects of analog circuit anomalies such as thermal noise, op amp white noise, and switch nonlinearity.

또한 제안된 변조기는 [표 2]의 계수를 적용하여 SDToolbox를 사용하여 SIMULINK를 모델링하였다. 이 툴박스는 연산 증폭기의 개방 루프 DC 이득, 슬루 레이트 및 이득 대역폭(GBW)을 시뮬레이션할 수 있다. 또한 멀티 비트 양자화기 DAC 불일치 시뮬레이션을 위해서 열잡음 또는 kT/C 잡음, 백색 잡음 또는 연산 증폭기 잡음 및 스위치 비선형성을 허용한다. 모든 적분기에 대한 개방 루프 DC 이득 시뮬레이션은 변조기의 목표하는 SNR에 필요한 개방 루프 DC 이득의 범위를 추정하기 위해 수행된다. 공급 전압이 감소되었기 때문에 높은 DC 이득 연산 증폭기를 설계하는 것이 어렵다. 이러한 DC 이득, 슬루레이트(slew-rate) 및 GBW 값은 회로 레벨에서 유용할 것이므로 연산 증폭기 설계가 훨씬 쉬워진다.In addition, the proposed modulator models SIMULINK using SDToolbox by applying the coefficients in [Table 2]. The toolbox can simulate the open-loop DC gain, slew rate and gain bandwidth (GBW) of an op amp. It also allows thermal noise or kT / C noise, white noise or op amp noise and switch nonlinearity for multi-bit quantizer DAC mismatch simulation. Open loop DC gain simulation for all integrators is performed to estimate the range of open loop DC gain required for the modulator's target SNR. It is difficult to design a high DC gain op amp because the supply voltage is reduced. These DC gain, slew-rate, and GBW values will be useful at the circuit level, making op amp design much easier.

도 5는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 연산증폭기(OP-amp)의 개방 루프 DC 이득을 도시한 것이다.5 illustrates an open-loop DC gain of an operational amplifier (OP-amp) to illustrate a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 5에 도시된 바와 같이, 개방 루프 DC 이득 변화에 대한 변조기의 시뮬레이션을 보여준다. 이는 감소된 오픈 루프 DC 이득 및 오프 경로를 갖는 잡음 형성 저하가 SNR 성능을 훨씬 낮추는 것을 분명하게 보여준다.5, a simulation of the modulator for the open loop DC gain change is shown. This clearly shows that reduced shaping performance with reduced open loop DC gain and off path significantly lowers SNR performance.

한정된 폐쇄 루프 극과 결합된 유한 또는 제한된 연산증폭기 슬루 레이트는 적분기의 전체 전달 함수에서 상당한 저하를 가져올 수 있다. Finite or limited op amp slew rates combined with limited closed loop poles can result in significant degradation in the integrator's overall transfer function.

도 6은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 정규화된 연산증폭기(OP-amp)의 슬루레이트를 도시한 것이다.6 illustrates the slew rate of a normalized operational amplifier (OP-amp) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 연산증폭기 이득이 60dB인 유한 연산증폭기 슬루 레이트의 결과를 나타낸다. 슬루 레이트 사양은 상당히 커서 MOS 트랜지스터만을 고려한 입력 트랜지스터에 큰 오버드라이브 전압을 사용해야 하는 것을 의미할 수 있다. 슬루레이트 요구사항은 300V/μS 이상이다. 또한 연산 증폭기의 유한 GBW는 적분기 전달 함수에서 이득 및 극 오차를 발생시킨다.As shown in Fig. 6, the result of the finite operational amplifier slew rate with the operational amplifier gain of 60 dB is shown. The slew rate specification is quite large, which can mean that a large overdrive voltage must be used for the input transistors that only consider the MOS transistors. The slew rate requirement is over 300V / μS. In addition, the finite GBW of the op amp introduces gain and pole errors in the integrator transfer function.

도 7은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 연산증폭기(OP-amp)의 이득 대역폭(GBW)을 도시한 것이다.7 illustrates a gain bandwidth (GBW) of an operational amplifier (OP-amp) to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 7에 도시된 바와 같이, 유한 이득 대역폭 제품에 대하여 제안된 3차 단일 비트 변조기의 동작 시뮬레이션을 나타낸다. 스위치-커패시터 구현 폐 루프 극은 양호한 성능을 얻기 위해서는 샘플링 주파수의 4배 이상이어야 한다. 스위치-커패시터 구현을 고려하기 위해 회로 비이상이 수행되며, 열 잡음, 백색 잡음 또는 연산 증폭기 잡음 및 스위치 비선형성을 고려한다. 회로 구현을 위해 샘플링 커패시터의 크기를 고려할 필요가 있다. 커패시터의 크기를 추정하기 위하여 커패시턴스 크기를 찾는 동작 시뮬레이션이 수행된다.As shown in Figure 7, it shows the operation simulation of the proposed third order single bit modulator for a finite gain bandwidth product. Switch-capacitor implementation Closed-loop poles must be at least four times the sampling frequency to achieve good performance. Circuit anomalies are performed to consider the switch-capacitor implementation, taking into account thermal noise, white noise or op amp noise and switch nonlinearity. For the implementation of the circuit, it is necessary to consider the size of the sampling capacitor. To estimate the size of the capacitor, an operation simulation is performed to find the capacitance size.

도 8은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기를 설명하기 위해 입력 샘플링 커패시턴스 대비 SNR 회로 비-이상성(non-idealities)을 도시한 것이다.8 illustrates SNR circuit non-idealities compared to input sampling capacitance to describe a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 8에 도시된 바와 같이, 열잡음 또는 kT/C, 연산증폭기 잡음 및 스위치 비선형성과 같은 회로의 비이상성에 대한 동작 시뮬레이션 결과를 나타낸다. SNR 성능은 커패시터 크기에 따라 달라지므로 2.5pF의 커패시터가 67dB의 SNR 중에서 최상의 선택이 될 수 있다. 3차 단일 비트 변조기를 위해서 3개의 전력을 요구하는 연산증폭기가 필요하기 때문에, 이러한 높은 DC 이득 및 큰 슬루 레이드 기반의 연산증폭기를 피하기 위해 교대로 찾아내는 것이 강력하게 권장된다. 패시브 스위치-커패시터 적분기는 등가 RC 네트워크인 공급 전압으로부터 소비되지 않는다.As shown in Fig. 8, the results of the operation simulation for the non-ideality of the circuit such as thermal noise or kT / C, operational amplifier noise, and switch nonlinearity are shown. SNR performance is dependent on the size of the capacitor, so a 2.5pF capacitor may be the best choice among 67dB SNRs. Since a 3rd order single bit modulator requires an op amp that requires three powers, it is strongly recommended to find alternates to avoid such high DC gain and large slew raid based op amps. Passive switch-capacitor integrators are not consumed from the supply voltage, which is an equivalent RC network.

이어서 본 발명의 일 실시예에 따른 하이브리드 스위치-커패시터 델타-시그마 변조기에 대해서 설명하고자 한다.Next, a hybrid switch-capacitor delta-sigma modulator according to an embodiment of the present invention will be described.

본 발명은 저전력 애플리케이션을 위한 완전 차동 하이브리드 스위치-커패시터 3차 단일 비트 델타 시그마 변조기를 제시한다. CIFB 구조는 다중 피드백 경로 때문에 루프 필터 내부의 안정성과 스윙을 향상시킨다. 패시브 스위치-커패시터 적분기는 루프 필터 내부에서 높은 스윙 때문에 CIFB 구조로 추천된다. 하지만 이 구조는 피드포워드로 사용한다.The present invention presents a fully differential hybrid switch-capacitor third-order single bit delta sigma modulator for low power applications. The CIFB structure improves stability and swing inside the loop filter due to multiple feedback paths. The passive switch-capacitor integrator is recommended as a CIFB structure due to the high swing inside the loop filter. However, this structure is used as a feed forward.

도 9는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 전체 블록도를 도시한 것이다.9 shows an overall block diagram of a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 9에 도시된 바와 같이, 하이브리드 이득-부스트 델타-시그마 변조기(10)는 제1 적분기(패시브 스위치 이득-부스트 적분기)(100), 제2 적분기(패시브 적분기)(200), 제3 적분기(패시브 스위치 이득-부스트 적분기)(300), 패시브 가산기(400), 양자화기(500)을 포함하여 구성된다.As shown in FIG. 9, the hybrid gain-boost delta-sigma modulator 10 includes a first integrator (passive switch gain-boost integrator) 100, a second integrator (passive integrator) 200, and a third integrator ( It includes a passive switch gain-boost integrator (300), a passive adder 400, and a quantizer 500.

여기서 피드포워드 및 피드백 계수는 패시브 적분기의 신호 감쇠 특성 때문에 광범위한 시스템 레벨 시뮬레이션으로부터 획득된다.Here, the feed-forward and feedback coefficients are obtained from extensive system-level simulation due to the signal attenuation characteristics of the passive integrator.

[표 3]은 변조기의 계수를 나타낸다. 프론트-엔드 적분기는 패시브 스위치-커패시터 적분기를 구현하기 위해 5단 패시브 이득-부스팅 네트워크를 사용한다.Table 3 shows the modulator coefficients. The front-end integrator uses a five-stage passive gain-boost network to implement a passive switch-capacitor integrator.

[표 3][Table 3]

루프 필터 내부의 고조파 왜곡을 줄이기 위해, 양자화기 앞에서 패시브 가산기를 이용하는 패시브 입력 피드포워드 기법이 적용된다. 양자화기 전면에서 입력 신호가 피드포워드되고, 비교기 설계가 완화된다. 루프 필터는 양자화 노이즈만 처리하기 때문에 루프 필터 내부의 신호 스윙은 완화될 것이다. 이렇게 하면 루프 필터 내부의 신호 왜곡이 줄어든다. 제1 적분기(100)의 출력에서 스윙은 약 340mVp-p이다. 제2 적분기(200)의 출력에서는 약 30mVp-p이다. 제3 적분기(300)의 출력에서 신호 스윙은 약 820mVp-p이다. 패시브 가산기(400)의 출력에서 스윙과 양자화기(500) 앞에서의 스윙은 약 380mVp-p이다. 양자화기(500) 앞에서 스윙이 작으면 변조기(10)의 안정성이 높아지는 것은 분명하다.In order to reduce harmonic distortion inside the loop filter, a passive input feedforward technique using a passive adder in front of a quantizer is applied. The input signal is fed forward in front of the quantizer and the comparator design is relaxed. Since the loop filter only processes quantization noise, the signal swing inside the loop filter will be alleviated. This reduces signal distortion inside the loop filter. The swing at the output of the first integrator 100 is about 340 mVp-p. The output of the second integrator 200 is about 30 mVp-p. The signal swing at the output of the third integrator 300 is about 820 mVp-p. The swing at the output of the passive adder 400 and the swing in front of the quantizer 500 is about 380 mVp-p. It is clear that the smaller the swing in front of the quantizer 500, the higher the stability of the modulator 10.

도 10은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 패시브 이득-부스트 적분기의 상세 회로를 도시한 것이다.10 illustrates a detailed circuit of a passive gain-boost integrator of a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 10에 나타낸 바와 같이, 제1 적분기(100)는 패시브 이득을 제공함에 의해 5단 이득-부스팅 필터를 구현한다.As shown in Fig. 10, the first integrator 100 implements a five-stage gain-boosting filter by providing a passive gain.

도 11은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 DAC를 포함한 패시브 스위치-커패시터 적분기(제2 적분기)의 상세 회로를 도시한 것이다.11 shows a detailed circuit of a passive switch-capacitor integrator (second integrator) including a DAC of a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 11에 나타낸 바와 같이, 상기 제2 적분기(200)는 패시브 스위치-커패시터 적분기로 구현된다. 상기 제2 적분기(200)는 이득 오류와 위상 오류가 있다. 이득 오류는 신호에서 감쇄를 일으키는 반면 위상 오류는 부정확한 통합을 일으킨다. 또한 세 번째 및 마지막 적분기는 루프 이득 요구 사항을 완화하도록 10단 이득-부스트 필터처럼 구현된다. 패시브 스위치-커패시터 적분기 때문에 발생하는 신호 손실을 보상하도록 10V/V의 이득을 갖는 저이득 증폭기로서 저항성 부하 차동 쌍이 두 번째 및 세 번째 적분기 사이에 요구된다. 양자화기(500) 앞에서 신호 스윙이 작으므로 양자화기가 이득 단계로 사용될 수 있다. 루프 필터 내부와 양자화기 앞에서 느슨한 스윙 요구사항 때문에 전치증폭기가 없는 간단한 동적 비교기가 양자화기로 사용될 수 있다.11, the second integrator 200 is implemented as a passive switch-capacitor integrator. The second integrator 200 has gain error and phase error. Gain error causes attenuation in the signal, while phase error causes incorrect integration. Additionally, the third and last integrators are implemented like a 10-stage gain-boost filter to alleviate loop gain requirements. A resistive load differential pair is required between the second and third integrators as a low gain amplifier with a gain of 10V / V to compensate for signal loss caused by passive switch-capacitor integrators. Since the signal swing is small in front of the quantizer 500, the quantizer can be used as a gain step. A simple dynamic comparator without preamplifier can be used as a quantizer because of the loose swing requirements inside the loop filter and in front of the quantizer.

도 12는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 패시브 스위치-커패시터 가산기의 상세 회로를 도시한 것이다.12 illustrates a detailed circuit of a passive switch-capacitor adder of a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 12에 나타낸 바와 같이, 상기 패시브 가산기(400)는 패시브 스위치-커패시터 회로로 구현된다.12, the passive adder 400 is implemented with a passive switch-capacitor circuit.

이어서 본 발명에 따른 시뮬레이션 결과에 대해서 설명하고자 한다.Next, the simulation results according to the present invention will be described.

완전한 스위치-커패시터 구현은 이상적인 스위치, 커패시터, 증폭기 및 비교기를 갖는 Cadence Spectre에서 시뮬레이션된다. 델타-시그마 변조기는 300kHz의 신호 대역폭에서 OSR이 166인 100MHz에서 샘플링된다. hann 윈도우를 사용하는 변조기 프로세스의 출력은 16384의 FFT 포인트이다.A complete switch-capacitor implementation is simulated in the Cadence Specter with ideal switches, capacitors, amplifiers and comparators. The delta-sigma modulator is sampled at 100 MHz with an OSR of 166 at a signal bandwidth of 300 kHz. The output of the modulator process using the hann window is an FFT point of 16384.

도 13은 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 스위치-커패시터 출력에 대한 출력 전력 스팩트럼 밀도를 도시한 것이다.13 shows the output power spectrum density for the switch-capacitor output of a hybrid delta-sigma modulator according to an embodiment of the present invention.

도 13에 나타낸 바와 같이, 변조기의 출력 PSD는 진폭 -1.4dBFS를 갖는 입력 신호에 표시된다. 변조기는 77dB의 피크 SNDR, 77.5dB의 피크 SNR을 달성할 수 있으며, 입력 주파수 54kHz에서 300kHz의 신호 대역폭에 대해서 79dB의 SFDR을 달성할 수 있다. 5개의 고조파는 대역 내, -110dB에서 2차 고조파, -101dB에서 3차, -99dB에서 4차, -102dB에서 5차 고조파이다.As shown in Fig. 13, the output PSD of the modulator is displayed on an input signal having an amplitude of -1.4 dBFS. The modulator can achieve a peak SNDR of 77dB and a peak SNR of 77.5dB, and an SFDR of 79dB for a signal bandwidth of 54kHz to 300kHz input frequency. The 5 harmonics are in-band, 2nd harmonic at -110dB, 3rd at -101dB, 4th at -99dB, and 5th harmonic at -102dB.

도 14는 본 발명의 일 실시예에 따른 하이브리드 델타-시그마 변조기의 입력 크기에 대한 SNDR의 다이내믹 레인지를 도시한 것이다.14 illustrates the dynamic range of SNDR for the input size of a hybrid delta-sigma modulator according to an embodiment of the present invention.

또한 도 14에 나타낸 바와 같이, 변조기의 동적 범위는 84dB로 표시된다. 또한 [표 4]에는 본 발명에 따른 하이브리드 델타-시그마 변조기의 시험 결과를 제시하고 있다.Also, as shown in Fig. 14, the dynamic range of the modulator is displayed as 84 dB. In addition, [Table 4] shows the test results of the hybrid delta-sigma modulator according to the present invention.

[표 4] 본 발명에 따른 하이브리드 델타-시그마 변조기의 시험 결과Table 4 Test results of the hybrid delta-sigma modulator according to the present invention

본 발명에서, 저전력 하이브리드 3차 단일 비트 스위치-커패시터 변조기는 대부분 패시브형 스위치-커패시터 적분기로 제공된다. 변조기 구조는 하나의 10V/V의 저이득 증폭기, 패시브 스위치-커패시터 적분기 및 2개의 패시브 이득-부스트 스위치-커패시터 적분기로 구성된다. 패시브 피드포워드 기법은 루프 필터 내부의 고조파 왜곡을 줄이기 위해 양자화기 앞에서 패시브 피드포워드 가산기를 사용한다. 패시브 이득-부스트 구조는 루프 이득 요구 사항을 최대한 활용하기 위해 개발되었다. 첫 번째 패시브 적분기는 5단 패시브 스위치-커패시터 이득-부스트 적분기를 기반으로 하며, 세 번째 적분기는 10단 이득-부스트 패시브 적분기를 갖는다. 두 번째 적분기는 패시브 스위치-커패시터 적분기이다. 제안된 하이브리드 변조기는 300kHz의 신호 대역폭에 대해 77dB의 SNDR, 77.5dB의 SNR 및 79dB의 SFDR을 달성할 수 있다. 스위치-커패시터 회로의 높은 선형성 때문에 변조기는 84dB의 높은 동적 범위를 달성할 수 있다.In the present invention, the low power hybrid tertiary single bit switch-capacitor modulator is mostly provided as a passive switch-capacitor integrator. The modulator structure consists of one 10V / V low gain amplifier, passive switch-capacitor integrator and two passive gain-boost switch-capacitor integrator. The passive feedforward technique uses a passive feedforward adder in front of a quantizer to reduce harmonic distortion inside the loop filter. The passive gain-boost structure was developed to take full advantage of the loop gain requirements. The first passive integrator is based on a 5-speed passive switch-capacitor gain-boost integrator, and the third integrator has a 10-speed gain-boost passive integrator. The second integrator is a passive switch-capacitor integrator. The proposed hybrid modulator can achieve SNDR of 77dB, SNR of 77.5dB and SFDR of 79dB for a signal bandwidth of 300kHz. Due to the high linearity of the switch-capacitor circuit, the modulator can achieve a high dynamic range of 84dB.

상기에서는 본 발명에 따른 바람직한 실시예를 위주로 상술하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며 본 발명의 각 구성요소는 동일한 목적 및 효과의 달성을 위하여 본 발명의 기술적 범위 내에서 변경 또는 수정될 수 있을 것이다.In the above, the preferred embodiment according to the present invention has been mainly described, but the technical spirit of the present invention is not limited to this, and each component of the present invention is changed or modified within the technical scope of the present invention in order to achieve the same purpose and effect. It could be.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.In addition, although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific embodiments described above, and the technical field to which the present invention belongs without departing from the gist of the present invention claimed in the claims. In addition, various modifications can be implemented by a person having ordinary knowledge in the course, and these modifications should not be individually understood from the technical idea or prospect of the present invention.

10 : 하이브리드 델타-시그마 변조기
100: 제1 적분기(스위치 이득-부스트 적분기)
200: 제2 적분기(패시브 적분기)
300: 제3 적분기(스위치 이득-부스트 적분기)
400: 패시브 가산기
500: 양자화기10: hybrid delta-sigma modulator
100: first integrator (switch gain-boost integrator)
200: second integrator (passive integrator)
300: third integrator (switch gain-boost integrator)
400: passive adder
500: quantizer

Claims

Compensate for the required loop gain using the passive gain-boost integrator to obtain the passive gain,
A hybrid delta-sigma modulator, comprising obtaining a third order noise shaping with a single low gain open loop amplifier.

The method according to claim 1,
The hybrid delta-sigma modulator,
A first integrator; A second integrator; And a third integrator,
The first integrator consists of a five-stage gain-boost integrator,
The third integrator consists of a 10-stage gain-boost integrator,
The second integrator is composed of a passive switch-capacitor integrator, a hybrid delta-sigma modulator.

The method according to claim 2,
The hybrid delta-sigma modulator, characterized in that the gain error characteristic of the passive switch-capacitor integrator is utilized for the purpose of improving stability inside a single-bit tertiary modulator despite incorrect integration.

The method according to claim 2,
The hybrid delta-sigma modulator,
It further includes a quantizer, and using the passive feed forward at the front end of the quantizer, to obtain a low distortion result,
Before the quantizer, the signal swing is small, so the quantizer can be used as a gain step,
Hybrid gain-boost delta-sigma modulator, characterized in that a simple dynamic comparator without a preamplifier can be used as a quantizer due to loose swing requirements inside the loop filter and before the quantizer.

The method according to claim 2,
The hybrid delta-sigma modulator,
A passive adder is further included in the front end of the quantizer,
A hybrid delta-sigma modulator, characterized in that, as the hybrid delta-sigma modulator is composed of a loop filter, the sum of the quantization noise processed by the loop filter and the input signal forwarded from the quantizer is processed.

The method according to claim 5,
The hybrid delta-sigma modulator,
A hybrid delta-sigma modulator, characterized in that a low power switch-capacitor structure is used to reduce power consumption and reduce power consumption by reducing the harmonic distortion by making the swing inside the loop filter small.

The method according to claim 2,
The first integrator is a passive switch gain-boost integrator that performs integration on an input signal,
The second integrator is a passive integrator that performs integration on the result of the first integrator,
The third integrator is a passive switch gain-boost integrator that performs integration on the result of the second integrator,
A passive adder for adding and outputting the result of the input signal and the second integrator; And
Further comprising a quantizer that performs quantization on the result of the passive adder, the input signal is fed forward to the passive adder and the quantization result is the input of the first integrator, the second integrator, the third integrator Hybrid gain-boost delta-sigma modulator, characterized in that each is fed back to the signal.

The method according to claim 7,
The feedback is,
Hybrid gain characterized in that the result of the quantizer is converted to an analog signal through a DAC, and the result is multiplied by a coefficient multiplied by an input signal of the first integrator, the second integrator, and the third integrator. -Boost delta-sigma modulator.

The method according to claim 8,
The coefficient used for the feedforward is 0.5, and the feedback is multiplied by a coefficient of 1, 0.3, and 0.4, respectively, to the result of the DAC, and subtracted from the input signals of the first integrator, the second integrator, and the third integrator, respectively. Hybrid gain-boost delta-sigma modulator, characterized in that performed.

The method according to claim 7,
The first integrator, the second integrator and the third integrator are each constituted by a switch-capacitor,
The hybrid gain-boost delta-sigma modulator consists of a loop filter,
In order to reduce the internal harmonic distortion of the loop filter, a passive input feedforward is used to input an input signal using a passive adder in front of the quantizer, and the feedforward reduces design complexity when configuring the quantizer as a comparator. Hybrid gain-boost delta-sigma modulator.

The method according to claim 10,
Since the loop filter processes only quantization noise, signal swing inside the loop filter is alleviated, and signal distortion inside the loop filter is reduced through relaxation of the signal swing.
The hybrid gain-boost delta-sigma modulator, characterized in that the stability of the hybrid gain-boost delta-sigma modulator increases when the swing is small in the front end of the quantizer.

The method according to claim 7,
The second integrator,
There is a gain error and a phase error, since the gain error causes attenuation in the signal while the phase error causes inaccurate integration, the third integrator consists of a 10-stage gain-boost filter to mitigate loop gain requirements,
A low-gain amplifier with a gain of 10 V / V to compensate for signal loss caused by the first integrator, the second integrator, and the third integrator implemented as a passive switch-capacitor, wherein the resistive load differential pair is the passive integrator and the Hybrid gain-boost delta-sigma modulator, characterized in that it is required between a second passive switch gain-boost integrator.