KR20200046800A - Display Device - Google Patents
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Abstract
Description
본 발명은 표시장치에 관한 것이다. The present invention relates to a display device.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 예를 들어, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 표시장치로 급속히 발전해 왔다. 이러한 표시장치로서, 액정표시장치(Liquid Crystal Display: LCD), 유기발광 표시장치(Organic Light Emitting Display: OLED) 및 퀀텀닷발광 표시장치(Quantum dot Light Emitting Display: QLED)와 같은 전계발광 표시장치(Electroluminescent Display: EL), 전계방출 표시장치(Field Emission Display: FED), 및 전기영동 표시장치(Electrophoretic Display: ED)와 같은 다양한 표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for a display device for displaying images is increasing in various forms. For example, it has rapidly developed into a thin, light and large-area display device that replaces a bulky cathode ray tube (CRT). As such a display device, an electroluminescent display device such as a liquid crystal display (LCD), an organic light emitting display (OLED), and a quantum dot light emitting display (QLED) ( Various display devices such as electroluminescent display (EL), field emission display (FED), and electrophoretic display (ED) have been developed and utilized.
이러한 표시장치들은, 정보를 표시하기 위한 표시소자들을 포함하는 표시패널, 표시패널을 구동하기 위한 구동부, 및 표시패널 및 구동부에 공급할 전원을 생성하는 전원 공급부 등을 포함한다.Such display devices include a display panel including display elements for displaying information, a driving unit for driving the display panel, and a power supply unit for generating power to be supplied to the display panel and the driving unit.
이들 표시장치는 사용 환경이나 용도에 따라 다양한 디자인을 갖도록 설계될 수 있으며, 이에 대응하여 영상을 표시하는 표시패널 또한 전통적인 단일의 사각형 형태로부터 부분적인 곡면이나 노치(notch)와 같은 이형부(異形部, free form portion)를 갖는 형태뿐 아니라 원형, 타원형 등의 형태에 이르기까지 다양하게 변하고 있다.These display devices may be designed to have various designs according to the use environment or use, and correspondingly, a display panel displaying an image may also be formed from a conventional single square shape, such as a partial curved surface or a notch such as a notch. , free form portion), as well as various shapes ranging from round to oval.
이와 같이 이형부를 갖거나 원형, 타원형 등으로 구현된 표시패널로 이루어진 표시장치는 제품 디자인의 자유도를 높일 수 있다는 점에서 디자인적인 측면을 중요시하는 소비자들에게 어필할 수 있다는 이점이 있다.In this way, a display device having a release portion or a display panel made of a circular or elliptical shape has an advantage in that it can appeal to consumers who value design aspects in that it can increase the degree of freedom in product design.
이형부를 갖는 표시장치는 화소들에 신호를 전달하는 신호 라인들을 포함한다. 신호 라인들은 위치에 따라(예를 들어, 이형부 및 비이형부) 서로 다른 길이를 가질 수 있고, 각 신호 라인들에 대응하여 배치된 화소의 수는 상이할 수 있다. 이 경우, 신호 라인들 간 로드(load)의 편차가 발생함으로써, 각 라인들 간 RC 지연(RC Delay) 수준에 차이가 발생하게 된다. 이에 따라, 표시 패널 내 휘도 균일도가 저하되는 등 화상 품질에 문제가 발생할 수 있다. A display device having a release portion includes signal lines for transmitting signals to pixels. The signal lines may have different lengths depending on the location (eg, a release part and a non-release part), and the number of pixels disposed corresponding to each signal line may be different. In this case, a difference in load between signal lines occurs, and thus a difference occurs in the level of RC delay between each line. Accordingly, a problem may occur in image quality, such as a decrease in luminance uniformity in the display panel.
본 발명은 이형부를 갖는 표시장치에서, 신호 라인들 간 로드 편차를 개선한 표시장치를 제공하는 것을 목적으로 한다. An object of the present invention is to provide a display device with improved load deviation between signal lines in a display device having a release portion.
본 발명에 따른 표시장치는 표시패널, 제1 게이트 라인, 제2 게이트 라인, 보상 커패시터, 및 화소 내 커패시터를 포함한다. 표시패널은 이형부를 갖는다. 표시패널은, 복수의 화소들이 배열된 액티브 영역 및 액티브 영역 외측의 베젤 영역을 갖는다. 제1 게이트 라인은 액티브 영역의 제1 영역에 마련된 화소들에 제1 게이트 펄스를 공급한다. 제2 게이트 라인은 액티브 영역의 제2 영역에 마련된 화소들에 제2 게이트 펄스를 공급하며, 제1 라인과 상이한 길이를 갖는다. 보상 커패시터는 제1 게이트 라인의 일단에 연결되어, 제1 게이트 라인과 제2 게이트 라인의 로드 편차를 보상한다. 화소 내 커패시터는 화소들 각각에 배치된다. 보상 커패시터의 구조는, 화소 내 커패시터 구조와 동일하다. The display device according to the present invention includes a display panel, a first gate line, a second gate line, a compensation capacitor, and an in-pixel capacitor. The display panel has a release portion. The display panel has an active area in which a plurality of pixels are arranged and a bezel area outside the active area. The first gate line supplies a first gate pulse to pixels provided in the first region of the active region. The second gate line supplies a second gate pulse to pixels provided in the second area of the active area, and has a different length from the first line. The compensation capacitor is connected to one end of the first gate line to compensate for load deviation between the first gate line and the second gate line. In-pixel capacitors are disposed in each of the pixels. The structure of the compensation capacitor is the same as the structure of the capacitor in the pixel.
보상 커패시터는, 제1 게이트 라인의 일단에 연결된 링크 라인, 링크 라인과 중첩되며 전원이 인가된 전원 공급 라인, 링크 라인과 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함할 수 있다. The compensation capacitor may include a link line connected to one end of the first gate line, a power supply line superimposed with the link line, and at least one insulating layer interposed between the link line and the power supply line.
보상 커패시터는, 화소 내 커패시터를 구성하는 유전체층을 모두 공유할 수 있다. The compensation capacitor can share all of the dielectric layers constituting the capacitor in the pixel.
보상 커패시터를 구성하는 유전체층과, 화소 내 커패시터를 구성하는 유전체층은, 동일할 수 있다. The dielectric layer constituting the compensation capacitor and the dielectric layer constituting the capacitor in the pixel may be the same.
화소 내 커패시터는, 제1 절연층을 유전체로 하는 제1 커패시터, 및 제2 절연층을 유전체로 하는 제2 커패시터를 포함할 수 있다. 보상 커패시터는, 제1 절연층과 제2 절연층을 유전체로 할 수 있다. The in-pixel capacitor may include a first capacitor having a first insulating layer as a dielectric, and a second capacitor having a second insulating layer as a dielectric. As the compensation capacitor, the first insulating layer and the second insulating layer may be dielectric materials.
화소 내 커패시터는, 제1 절연층을 유전체로 하는 제1 커패시터, 및 제2 절연층을 유전체로 하는 제2 커패시터를 포함할 수 있다. 보상 커패시터는, 제1 절연층을 유전체로 하는 제3 커패시터와 제2 절연층을 유전체로 하는 제4 커패시터를 포함할 수 있다. The in-pixel capacitor may include a first capacitor having a first insulating layer as a dielectric, and a second capacitor having a second insulating layer as a dielectric. The compensation capacitor may include a third capacitor having a first insulating layer as a dielectric and a fourth capacitor having a second insulating layer as a dielectric.
보상 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조와, 화소 내 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조는, 동일할 수 있다. The multilayer structure of the capacitor electrodes and the dielectric constituting the compensation capacitor, and the multilayer structure of the capacitor electrodes and the dielectric constituting the capacitor in the pixel may be the same.
화소 내 커패시터는, 스토리지 커패시터일 수 있다. The capacitor in the pixel may be a storage capacitor.
베젤 영역에 배치된 AP(Auto Probe) 라인들 및 상기 AP 라인들에 연결된 AP 트랜지스터들을 더 포함할 수 있다. 보상 커패시터는, 액티브 영역의 일측에 인접하여 배치될 수 있다. AP 라인들 및 AP 트랜지스터들은, 액티브 영역의 타측에 인접하여 배치될 수 있다. AP (Auto Probe) lines disposed in the bezel area and AP transistors connected to the AP lines may be further included. The compensation capacitor may be disposed adjacent to one side of the active region. AP lines and AP transistors may be disposed adjacent to the other side of the active region.
제1 영역은, 이형부를 기준으로 구분되는 제1-1 영역과, 제1-2 영역을 포함할 수 있다. 제1 게이트 라인은, 제1-1 영역에 배치된 제1a 게이트 라인과, 제1-2 영역에 배치된 제1b 게이트 라인을 포함할 수 있다. 링크 라인의 일단은 제1a 게이트 라인에 연결되고, 링크 라인의 타단은 제1b 게이트 라인에 연결될 수 있다. The first region may include a first-first region and a first-second region divided based on the release portion. The first gate line may include a 1a gate line disposed in the 1-1 region and a 1b gate line disposed in the 1-2 region. One end of the link line may be connected to the 1a gate line, and the other end of the link line may be connected to the 1b gate line.
보상 커패시터는, 적어도 하나의 절연층을 사이에 두고, 링크 라인과 중첩 배치된 보조 전극을 더 포함할 수 있다. The compensation capacitor may further include an auxiliary electrode overlapping the link line with at least one insulating layer interposed therebetween.
화소 내 커패시터는, 보조 전극과 동일층에 배치된 제1 전극, 링크 라인과 동일층에 배치된 제2 전극, 및 전원 공급 라인과 동일층에 배치된 제3 전극으로 구성될 수 있다. The in-pixel capacitor may be composed of a first electrode disposed on the same layer as the auxiliary electrode, a second electrode disposed on the same layer as the link line, and a third electrode disposed on the same layer as the power supply line.
본 발명에 따른 표시장치는, 표시패널, 보상 커패시터를 포함할 수 있다. 표시패널은 노치부를 갖는 이형부를 포함하며, 복수의 화소들이 배열된 액티브 영역 및 액티브 영역 외측의 베젤 영역을 갖는다. 보상 커패시터는, 이형부의 화소들에 신호를 공급하는 신호 라인에 전기적으로 연결되며, 이형부의 베젤 영역에 배치된다. 보상 커패시터는, 화소 내의 커패시터와 동일한 구조를 갖는다. The display device according to the present invention may include a display panel and a compensation capacitor. The display panel includes a release portion having a notch portion, and has an active region in which a plurality of pixels are arranged and a bezel region outside the active region. The compensation capacitor is electrically connected to a signal line that supplies signals to the pixels of the release portion, and is disposed in a bezel region of the release portion. The compensation capacitor has the same structure as the capacitor in the pixel.
노치부는, 표시 패널의 일측의 중앙부, 표시 패널의 일측의 좌측 및 우측 중 적어도 어느 하나에 마련될 수 있다. The notch portion may be provided on at least one of a central portion on one side of the display panel and left and right sides on one side of the display panel.
신호 라인은, 이형부의 액티브 영역에 배치된 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인을 포함할 수 있다. The signal line may include a first gate line that supplies a first gate pulse to pixels disposed in the active region of the release portion.
본 발명에 따른 표시장치는 이형부 외측의 액티브 영역에 배치된 화소들에 제2 게이트 펄스를 공급하며, 제1 라인과 상이한 길이를 갖는 제2 게이트 라인을 더 포함할 수 있다. The display device according to the present invention supplies a second gate pulse to pixels disposed in the active area outside the release portion, and may further include a second gate line having a length different from that of the first line.
제1 게이트 라인에 연결된 화소들의 개수와, 제2 게이트 라인에 연결된 화소들의 개수는 상이할 수 있다.The number of pixels connected to the first gate line may be different from the number of pixels connected to the second gate line.
보상 커패시터는, 제1 게이트 라인의 일단에 연결된 링크 라인, 링크 라인과 중첩되며 전원이 인가된 전원 공급 라인, 링크 라인과 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함할 수 있다. The compensation capacitor may include a link line connected to one end of the first gate line, a power supply line superimposed with the link line, and at least one insulating layer interposed between the link line and the power supply line.
링크 라인 및 전원 공급 라인은, 이형부의 베젤 영역에서 중첩될 수 있다. The link line and the power supply line may overlap in the bezel area of the release portion.
본 발명에 따른 표시장치는 표시 패널의 화소들에 공급하기 위한 전원을 생성하는 전원 공급부를 더 포함할 수 있다. 전원 공급 라인은, 전원 공급부로부터 고전위 전압을 공급받거나, 또는 저전위 전압을 공급받을 수 있다. The display device according to the present invention may further include a power supply for generating power for supplying pixels of the display panel. The power supply line may be supplied with a high potential voltage from a power supply unit or a low potential voltage.
본 발명에 따른 표시장치는 표시 패널에 접합되며, 데이터 IC(Integrated Circuit)이 실장된 연결 부재를 더 포함할 수 있다. 노치부는, 액티브 영역을 기준으로, 표시 패널의 일측에 배치될 수 있다. 연결 부재는, 액티브 영역을 기준으로 표시 패널의 타측에 배치될 수 있다. The display device according to the present invention is bonded to the display panel, and may further include a connection member on which a data IC (Integrated Circuit) is mounted. The notch portion may be disposed on one side of the display panel based on the active region. The connecting member may be disposed on the other side of the display panel with respect to the active area.
본 발명은 보상 패턴을 구비함으로써, 게이트 라인들의 길이 차이 및/또는 게이트 라인들 각각에 대응하는 화소 수의 차이에 의한 로드 편차를 개선할 수 있다. 이에 따라, 본 발명은 휘도 균일도가 개선된 이형부를 갖는 표시장치를 제공할 수 있다. According to the present invention, by providing a compensation pattern, it is possible to improve load variation due to a difference in length of gate lines and / or a difference in the number of pixels corresponding to each of the gate lines. Accordingly, the present invention can provide a display device having a release part with improved luminance uniformity.
본 발명은, 보상 패턴의 구조를 화소 내 커패시터 구조와 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동 값이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동 시 마다 보상 패턴의 설계치를 다시 설정해야 하는 불편함을 제거할 수 있다.In the present invention, the structure of the compensation pattern is applied in the same way as the structure of the capacitor in the pixel. Accordingly, since the fluctuation value of the capacitance generated when the process fluctuates can be applied equally to the compensation capacitor of the compensation pattern and the capacitor in the pixel, it is possible to remove the inconvenience of resetting the design value of the compensation pattern every process fluctuation. have.
도 1은 본 발명에 따른 표시장치를 도시한 블록도이다.
도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다.
도 3은 화소 내 구조를 개략적으로 도시한 단면도이다.
도 4는 제1 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다.
도 5는 도 4의 AR2를 확대 도시한 도면이다.
도 6은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다.
도 7은 도 5를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 8은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.
도 9는 제2 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다.
도 10은 도 9의 AR3을 확대 도시한 도면이다.
도 11은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다.1 is a block diagram showing a display device according to the present invention.
FIG. 2 is a plan view schematically showing the shape of the display panel shown in FIG. 1.
3 is a cross-sectional view schematically showing an intra-pixel structure.
FIG. 4 is for explaining the first embodiment, and is an enlarged view of AR1 of FIG. 2.
FIG. 5 is an enlarged view of AR2 of FIG. 4.
6 is a cross-sectional view of FIG. 5 taken along line I-I '.
7 is a cross-sectional view of FIG. 5 taken along line II-II '.
8 is a cross-sectional view of FIG. 6 taken along line III-III '.
FIG. 9 is for explaining the second embodiment, and is an enlarged view of AR1 of FIG. 2.
FIG. 10 is an enlarged view of AR3 of FIG. 9.
11 is a cross-sectional view of FIG. 9 taken along line IV-IV '.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 여러 실시예들을 설명함에 있어서, 동일한 구성요소에 대하여는 서두에서 대표적으로 설명하고 다른 실시예에서는 생략될 수 있다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Throughout the specification, the same reference numbers refer to substantially the same components. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted. In describing various embodiments, the same components are representatively described at the outset and may be omitted in other embodiments.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.
도 1은 본 발명에 따른 표시장치를 도시한 블록도이다. 도 2는 도 1에 도시된 표시패널의 형상을 개략적으로 도시한 평면도이다. 도 3은 화소 내 구조를 개략적으로 도시한 단면도이다. 1 is a block diagram showing a display device according to the present invention. FIG. 2 is a plan view schematically showing the shape of the display panel shown in FIG. 1. 3 is a cross-sectional view schematically showing an intra-pixel structure.
도 1을 참조하면, 본 발명에 따른 표시장치는 표시패널(10), 데이터 구동부, GIP(Gate In Panel)타입의 게이트 구동부, 전원 공급부(PS) 및 타이밍 콘트롤러(TC) 등을 포함할 수 있다.Referring to FIG. 1, the display device according to the present invention may include a
표시패널(10)은 정보를 표시하는 액티브 영역(AA)과, 정보가 표시되지 않는 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 입력 영상이 표시되는 영역으로 복수의 화소들(P)이 배치될 수 있다. 화소들(P)은 매트릭스 타입으로 배치될 수 있으나, 이에 한정되는 것은 아니다. The
베젤영역(BA)은 게이트 구동회로의 쉬프트 레지스터(SRa, SRb), 게이트 링크 신호배선들(GL1~GLn), 데이터 링크 신호배선들(DL1~DLn), 제1 링크 전원 공급라인들(VDL1, VDL2), 제2 링크 전원 공급라인들(VSL1, VSL2), 및 전원 공급전극(VDLa, VDLb) 등이 배치되는 영역일 수 있다. 액티브 영역(AA)에서 서로 교차하도록 배치되는 다수의 데이터라인들(D1~Dn) 및 다수의 게이트라인들(G1~Gn)과, 이들 교차영역에 배치되는 화소(P)들을 포함할 수 있다. The bezel area BA includes shift registers SRa and SRb of the gate driving circuit, gate link signal wirings GL1 to GLn, data link signal wirings DL1 to DLn, and first link power supply lines VDL1, VDL2), second link power supply lines (VSL1, VSL2), and power supply electrodes (VDLa, VDLb) and the like may be disposed. The active area AA may include a plurality of data lines D1 to Dn arranged to cross each other, a plurality of gate lines G1 to Gn, and pixels P disposed in the crossing area.
각각의 화소(P)는 발광 다이오드(LED), 발광 다이오드(LED)에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 세팅하기 위한 프로그래밍부(SC)를 포함할 수 있다. 표시패널(10)의 화소(P)들은 전원 공급부(PS)로부터 제1 전원라인들(VD1~VDm)을 통해 고전위 전압인 제1 전원(Vdd)을 공급받을 수 있으며, 제2 링크 전원 공급 라인들(VSL1, VSL2)을 통해 저전위 전압인 제2 전원(Vss)을 공급받을 수 있다. Each pixel P is a light-emitting diode (LED), a driving thin film transistor (Thin Film Transistor, hereinafter referred to as TFT) DT controlling the amount of current flowing through the light emitting diode (LED), and a gate-source of the driving TFT (DT) It may include a programming unit (SC) for setting the inter-voltage. The pixels P of the
제1 전원라인들(VD1~VDm)은 연결 부재(30)가 부착된 측의 베젤영역(BA)에 배치된 하측 제1 전원 공급전극(VDLa)과, 그 반대쪽 베젤영역에 배치된 상측 제1 전원 공급전극(VDLb)을 통해 양측에서 전원 공급부(PS)로부터 제1 전원(Vdd)를 공급받을 수 있다. 연결 부재(30)는 칩온필름(Chip On Film)일 수 있으나, 이에 한정되는 것은 아니다. 설명의 편의를 위해, 이하에서는 연결 부재(30)가 칩온 필름인 경우를 예로 들어 설명한다. 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 제1 링크 전원 공급라인들(VDL1, VDL2))에 의해 양단부가 서로 연결될 수 있다. 그러나 이에 한정되지는 않으며, 양단부를 서로 연결하는 제1 링크 전원 공급라인들(VDL1, VDL2)을 형성하지 않고 제1 전원라인들(VD1~VDm)에 의해 하측 제1 전원 공급전극(VDLa)과 상측 제1 전원 공급전극(VDLb)은 서로 연결될 수도 있다. 이에 따라, 위치에 따른 전원 전압 편차를 줄일 수 있기 때문에, 휘도 불균일에 따른 표시품질 저하를 방지할 수 있는 이점을 갖는다. The first power lines VD1 to VDm include the lower first power supply electrode VDLa disposed in the bezel area BA on the side to which the connecting
프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터(capacitor)를 포함할 수 있다. 스위치 TFT는 게이트 라인들(G1~Gn)로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터라인들(D1~Dn)로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가할 수 있다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 발광 다이오드(LED)로 공급되는 전류량을 제어하여 발광 다이오드(LED)의 발광량을 조절할 수 있다. 발광 다이오드(LED)의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례할 수 있다. The programming unit SC may include at least one switch TFT and at least one storage capacitor. The switch TFT is turned on in response to the scan signal from the gate lines G1 to Gn to apply the data voltage from the data lines D1 to Dn to one electrode of the storage capacitor. The driving TFT DT may control the amount of current supplied to the light emitting diode LED according to the voltage charged in the storage capacitor to control the amount of light emission of the light emitting diode LED. The amount of light emitted from the light emitting diode (LED) may be proportional to the amount of current supplied from the driving TFT (DT).
화소(p)를 구성하는 TFT들은 p 타입으로 구현되거나 n 타입으로 구현될 수 있다. 또한, 화소(P)를 구성하는 TFT들의 반도체층은, 비정질 실리콘 또는, 폴리 실리콘 또는, 산화물 반도체물질 중에 적어도 하나를 포함할 수 있다. 발광 다이오드(LED)는 애노드 전극, 캐소드 전극, 및 애노드 전극과 캐소드 전극 사이에 개재된 발광 구조물을 포함한다. 애노드 전극은 구동 TFT(DT)에 접속될 수 있다. 발광 구조물은 발광층(Emission layer, EML)을 포함하고, 발광층을 사이에 두고 그 일측에는 정공 주입층(Hole injection layer, HIL) 및 정공 수송층(Hole transport layer, HTL)이, 그 타측에는 전자 수송층(Electron transport layer, ETL) 및 전자 주입층(Electron injection layer, EIL)이 각각 배치될 수 있다.The TFTs constituting the pixel p may be implemented in p-type or n-type. Further, the semiconductor layer of the TFTs constituting the pixel P may include at least one of amorphous silicon, polysilicon, or oxide semiconductor material. The light emitting diode (LED) includes an anode electrode, a cathode electrode, and a light emitting structure interposed between the anode electrode and the cathode electrode. The anode electrode can be connected to the driving TFT (DT). The light emitting structure includes an emission layer (EML), and a hole injection layer (HIL) and a hole transport layer (HTL) are disposed on one side with an emission layer interposed therebetween, and an electron transport layer (HTL) on the other side. Electron transport layer (ETL) and electron injection layer (EIL) may be disposed, respectively.
데이터 구동부는 데이터 IC(SD)가 실장될 수 있다. 그리고, 일측은 소스 인쇄회로기판(20)의 일단부에 접속될 수 있으며, 타측은 표시패널(10)의 베젤영역(BA)에 부착되는 칩온필름(30)을 포함할 수 있다. The data driver SD data SD may be mounted. In addition, one side may be connected to one end of the source printed
데이터 IC(SD)는 타이밍 콘트롤러(TC)로부터 입력되는 디지털 비디오 데이터를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생할 수 있다. 데이터 IC(SD)로부터 출력된 데이터 전압은 데이터라인들(D1~Dn)에 공급될 수 있다.The data IC SD may convert digital video data input from the timing controller TC into an analog gamma compensation voltage to generate a data voltage. The data voltage output from the data IC SD may be supplied to the data lines D1 to Dn.
GIP 타입의 게이트 구동부는 소스 인쇄회로기판(20) 상에 실장된 레벨 쉬프터(LSa, LSb)와, 표시패널(10)의 베젤영역(BA)에 형성되어, 레벨 쉬프터(LSa, LSb)로부터의 공급되는 신호들을 수신하는 쉬프트 레지스터(SRa, SRb)를 포함할 수 있다.The GIP type gate driver is formed on the level shifters LSa and LSb mounted on the source printed
레벨 쉬프터(LSa, LSb)는 타이밍 콘트롤러(TC)로부터 스타트 펄스(ST), 게이트 쉬프트 클럭들(GLCK), 및 플리커 신호(FLK) 등의 신호를 입력받을 수 있다. 그리고, 게이트 하이 전압(VGH), 게이트 로우 전압(VGL) 등의 구동 전압을 공급 받을 수 있다. 스타트 펄스(ST), 게이트 쉬프트 클럭들(GCLK) 및 플리커 신호(FLK)는 대략 0V와 3.3V 사이에서 스윙하는 신호들일 수 있다. 게이트 쉬프트 클럭들(GLCK1~n)은 소정의 위상차를 갖는 n 상 클럭신호들일 수 있다. 게이트 하이 전압(VGH)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압 이상의 전압으로서 대략 28V 정도의 전압일 수 있고, 게이트 로우 전압(VGL)은 표시패널(10)의 박막 트랜지스터 어레이에 형성된 박막 트랜지스터(TFT)의 문턱 전압보다 낮은 전압으로서 대략 -5V 내외의 전압일 수 있으며, 이에 한정되는 것은 아니다. The level shifters LSa and LSb may receive signals such as a start pulse ST, gate shift clocks GLCK, and a flicker signal FLK from the timing controller TC. In addition, driving voltages such as a gate high voltage VGH and a gate low voltage VGL may be supplied. The start pulse ST, the gate shift clocks GCLK, and the flicker signal FLK may be signals swinging between approximately 0V and 3.3V. The gate shift clocks GLCK1 to n may be n-phase clock signals having a predetermined phase difference. The gate high voltage VGH is a voltage equal to or greater than a threshold voltage of the thin film transistor TFT formed on the thin film transistor array of the
레벨 쉬프터(LS)는 타이밍 콘트롤러(TC)로부터 입력되는 스타트 펄스(ST)와, 게이트 쉬프트 클럭들(GLCK) 각각을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프트한 쉬프트 클럭신호들(CLK)을 출력할 수 있다. 따라서, 레벨 쉬프터(LS)로부터 출력되는 스타트 펄스(VST)와 쉬프트 클럭신호들(CLK) 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙할 수 있다. 레벨 쉬프터(LS)는 플리커 신호(FLK)에 따라 게이트 하이 전압을 낮추어 액정 셀의 킥백 전압(ΔVp)을 낮추어 플리커를 줄일 수 있다. The level shifter LS is a shift clock signal in which the start pulse ST input from the timing controller TC and each of the gate shift clocks GLCK are level shifted to the gate high voltage VGH and the gate low voltage VGL. The CLK can be output. Therefore, each of the start pulse VST and the shift clock signals CLK output from the level shifter LS can swing between the gate high voltage VGH and the gate low voltage VGL. The level shifter LS may reduce the flicker by lowering the gate high voltage according to the flicker signal FLK to lower the kickback voltage ΔVp of the liquid crystal cell.
레벨 쉬프터(LS)의 출력 신호들은 소스 드라이브 IC(SD)가 배치된 칩온필름(30)에 형성된 배선들과, 표시패널(10)의 기판에 형성된 LOG(Line On Glass) 배선들을 통해 쉬프트 레지스터(SR)에 공급될 수 있다. 쉬프트 레지스터(SR)는 GIP 공정에 의해 표시패널(10)의 베젤영역(BA) 상에 직접 형성될 수 있다.The output signals of the level shifter LS are shift registers through wirings formed on the chip-on
쉬프트 레지스터(SR)는 레벨 쉬프터(LS)로부터 입력되는 스타트 펄스(VST)를 게이트 쉬프트 클럭신호들(CLK1~CLKn)에 따라 쉬프트함으로써 게이트 하이 전압과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트펄스를 순차적으로 쉬프트시킬 수 있다. 쉬프트 레지스터(SR)로부터 출력되는 게이트 펄스는 게이트 라인들(G1~Gn)에 순차적으로 공급된다.The shift register SR is a gate pulse swinging between the gate high voltage and the gate low voltage VGL by shifting the start pulse VST input from the level shifter LS according to the gate shift clock signals CLK1 to CLKn. Can be sequentially shifted. Gate pulses output from the shift register SR are sequentially supplied to the gate lines G1 to Gn.
타이밍 콘트롤러(TC)는 호스트 시스템(도시 생략)으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍신호를 입력 받아 데이터 IC(SD), 및 게이트 구동부(LSa, LSb, SRa, SRb)의 동작 타이밍을 동기시킨다. 데이터 IC(SD)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 등을 포함할 수 있다. 게이트 구동부(LSa, LSb, SRa, SRb)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함할 수 있다. The timing controller TC receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a main clock input from a host system (not shown), and receives data IC SD and gate drivers LSa and LSb. , SRa, SRb) are synchronized. The data timing control signal for controlling the data IC SD may include a source sampling clock (SSC), a source output enable signal (SOE), and the like. The gate timing control signals for controlling the gate drivers LSa, LSb, SRa, and SRb are gate start pulse (GSP), gate shift clock (GSC), and gate output enable signal (Gate Output). Enable, GOE).
도 1에서는 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되어 액티브 영역(AA)의 양단부에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급하는 구성을 도시하고 있지만 본 발명이 이에 한정되는 것은 아니며, 쉬프트 레지스터가 액티브 영역(AA)의 일측에만 배치되어 액티브 영역(AA)의 일측에서 게이트 라인들(G1~Gn)에 게이트 펄스를 공급할 수도 있다. 쉬프트 레지스터(SRa, SRb)가 액티브 영역(AA) 외측의 양측에 배치되는 경우, 동일 수평라인에 배치된 화소(P)에는 게이트 라인을 통하여 동일 위상, 동일 진폭의 게이트 펄스가 공급될 수 있다. In Fig. 1, the shift registers SRa and SRb are arranged on both sides outside the active area AA to supply gate pulses to the gate lines G1 to Gn at both ends of the active area AA. The invention is not limited to this, and the shift register may be disposed only on one side of the active area AA to supply gate pulses to the gate lines G1 to Gn at one side of the active area AA. When the shift registers SRa and SRb are disposed on both sides outside the active area AA, gate pulses of the same phase and the same amplitude may be supplied to the pixels P disposed on the same horizontal line through the gate line.
도 2를 참조하면, 본 발명의 표시패널(10)은 액티브 영역(AA)과 액티브 영역(AA) 외측의 베젤영역(BA)을 포함할 수 있다. 베젤영역(BA)은 액티브 영역(AA)의 외측에서, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다.Referring to FIG. 2, the
액티브 영역(AA)은 화소(P)가 배치되는 영역으로서, 제1 영역(AA1)과 제2 영역(AA2)으로 구분될 수 있다. 제1 영역(AA1)은 이형부 예를 들어, 노치부를 갖는 영역을 지칭할 수 있다. 제2 영역(AA2)은 노치부가 마련되지 않은 영역을 지칭할 수 있다. 제1 영역(AA1)은 노치부를 기준으로 분할된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함할 수 있다. 노치부는 표시 패널의 일부가 제거되어 마련된 일 영역을 지칭할 수 있다. The active area AA is an area in which the pixels P are disposed, and may be divided into a first area AA1 and a second area AA2. The first area AA1 may refer to a region having a release part, for example, a notch part. The second area AA2 may refer to an area where the notch portion is not provided. The first area AA1 may include a first-first area AA1-1 and a first-second area AA1-2 divided based on the notch portion. The notch portion may refer to an area provided by removing a part of the display panel.
베젤 영역(BA)은 액티브 영역(AA)의 외측에 정의된 영역이다. 액티브 영역(AA)과 동일한 평면 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. The bezel area BA is an area defined outside the active area AA. The active region AA may have the same planar shape, but is not limited thereto.
액티브 영역(AA)의 제1 영역(AA1)에 배치된 수평 라인과, 제2 영역(AA2)에 배치된 수평 라인의 길이는 상이할 수 있다. 및/또는 액티브 영역(AA)의 제1 영역(AA1)에서 수평 라인 당 배치되는 화소(P)들의 수와, 제2 영역(AA2)에서 수평 라인 당 배치되는 화소(P)들의 수는, 상이할 수 있다. 후술하겠으나, 도 3에 도시된 바와 같이, 제1 영역(AA1)의 제1 영역(AA1)에 배치되는 게이트 라인들(G1a, G2a, G1b, G2b)의 길이는, 제2 영역(AA2)에 배치되는 게이트 라인들(G3, G4, G5, G6)의 길이보다 짧을 수 있다. 및/또는 제1 영역(AA1)에 배치되는 게이트 라인들(G1a, G2a, G1b, G2b)에 대응하는 화소(P)들의 개수는, 제2 영역(AA2)에 배치되는 게이트 라인(G3, G4, G5, G6)에 대응하는 화소(P)들의 개수보다 적을 수 있다. 따라서, 라인의 길이 및/또는 화소들의 개수 차이에 따라서 로드(load) 편차가 발생하여 휘도 불균일 문제가 발생할 수 있다. 이에 따라 표시품질이 저하될 수 있다. 본 발명은, 제1 영역(AA1)과 제2 영역(AA2)의 로드 편차를 보상하기 위한, 신규한 보상 패턴을 제안한다.The length of the horizontal line disposed in the first area AA1 of the active area AA and the horizontal line disposed in the second area AA2 may be different. And / or the number of pixels P arranged per horizontal line in the first area AA1 of the active area AA and the number of pixels P arranged per horizontal line in the second area AA2 are different. can do. As will be described later, as shown in FIG. 3, the lengths of the gate lines G1a, G2a, G1b, and G2b disposed in the first area AA1 of the first area AA1 are in the second area AA2. It may be shorter than the length of the gate lines G3, G4, G5, and G6 to be disposed. And / or the number of pixels P corresponding to the gate lines G1a, G2a, G1b, and G2b disposed in the first area AA1, the gate lines G3 and G4 disposed in the second area AA2. , G5, G6) may be less than the number of pixels P. Accordingly, a load deviation may occur according to a difference in the length of the line and / or the number of pixels, and thus a luminance non-uniformity problem may occur. Accordingly, display quality may deteriorate. The present invention proposes a new compensation pattern for compensating the load deviation between the first area AA1 and the second area AA2.
도 3을 참조하면, 본 발명에 따른 표시장치는, 박막 트랜지스터(TFT), 커패시터, 및 발광 다이오드(LED)가 형성된 기판(SUB)을 포함한다. 커패시터는 스토리지 커패시터를 포함한다. Referring to FIG. 3, the display device according to the present invention includes a substrate SUB on which a thin film transistor (TFT), a capacitor, and a light emitting diode (LED) are formed. Capacitors include storage capacitors.
기판(SUB) 상에는 단층 또는 다층구조의 버퍼층(BUF)이 배치될 수 있다. 기판(SUB)은 플렉서블한 반투명 물질로 형성될 수 있다. 버퍼층(BUF)은 기판(SUB)이 폴리이미드와 같은 물질로 형성될 경우, 후속 공정에서 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 발광소자가 손상되는 것을 방지하기 위해 무기물질 및 유기물질 중의 어느 하나로 구성된 단일층으로 형성될 수 있다. 그리고, 버퍼층(BUF)은 서로 다른 무기물질로 형성된 다중층으로 형성될 수 있다. 또한, 버퍼층(BUF)은 유기물질층과 무기물질층으로 형성된 다중층으로도 형성될 수있다. 무기물질층은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 중의 어느 하나를 포함할 수 있다. 유기물질은 포토 아크릴을 포함할 수 있으며, 이에 한정되는 것은 아니다. A buffer layer BUF having a single layer or a multi-layer structure may be disposed on the substrate SUB. The substrate SUB may be formed of a flexible translucent material. In the buffer layer BUF, when the substrate SUB is formed of a material such as polyimide, inorganic and organic materials are used to prevent damage to the light emitting device from impurities such as alkali ions flowing out of the substrate SUB in a subsequent process. It may be formed of a single layer consisting of any one of. In addition, the buffer layer BUF may be formed of multiple layers formed of different inorganic materials. Also, the buffer layer BUF may be formed of multiple layers formed of an organic material layer and an inorganic material layer. The inorganic material layer may include any one of a silicon oxide film (SiOx), a silicon nitride film (SiNx), and a silicon oxynitride film (SiON). The organic material may include photo acrylic, but is not limited thereto.
버퍼층(BUF) 상에는 반도체층(A)이 배치될 수 있다. 반도체층(A)은 채널영역(CA)을 사이에 두고 이격 배치되는 소스영역(SA)과 드레인 영역(DA)을 포함할 수 있다. 소스영역(SA)과 드레인 영역(DA)은 도체화된 영역일 수 있다. 버퍼층(BUF) 상에는 제1 전극(CE)이 배치될 수 있다. 제1 전극(CE1)이 배치될 수 있다. 제1 전극(CE1)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 제1 전극(CE1)은 반도체층과 동일 물질로 형성될 수 있으며, 도체화된 부분일 수 있다. The semiconductor layer A may be disposed on the buffer layer BUF. The semiconductor layer A may include a source region SA and a drain region DA spaced apart with the channel region CA therebetween. The source region SA and the drain region DA may be conductor regions. The first electrode CE may be disposed on the buffer layer BUF. The first electrode CE1 may be disposed. The first electrode CE1 may function as one electrode constituting the capacitor in the pixel. The first electrode CE1 may be formed of the same material as the semiconductor layer, and may be a conductive portion.
반도체층(A) 및 제1 전극(CE1)은 비정질 실리콘을 이용하거나, 비정질 실리콘을 결정화한 다결정 실리콘을 이용하여 형성될 수도 있다. 이와 달리, 반도체층(A) 및 제1 전극(CE1)은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO) 또는 아연 주석 산화물(ZnSnO) 중 어느 하나로 이루어질 수 있으며, 이에 한정되지는 않는다. 그리고, 반도체층(A)은 멜로시아닌, 프탈로시아닌, 펜타센, 티오펜폴리머 등의 저분자계 또는 고분자계 유기물로 이루어질 수도 있다. The semiconductor layer A and the first electrode CE1 may be formed using amorphous silicon or polycrystalline silicon obtained by crystallizing amorphous silicon. Alternatively, the semiconductor layer A and the first electrode CE1 may be made of any one of zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO), or zinc tin oxide (ZnSnO), It is not limited to this. In addition, the semiconductor layer (A) may be made of a low-molecular-based or high-molecular-based organic material such as merocyanine, phthalocyanine, pentacene, and thiophene polymer.
반도체층(A)이 배치된 버퍼층(BUF) 상에는 반도체층(A)을 커버하도록 또는 덮도록 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 다중층으로 이루어질 수 있다.The gate insulating layer GI may be disposed to cover or cover the semiconductor layer A on the buffer layer BUF on which the semiconductor layer A is disposed. The gate insulating layer GI may be formed of a single layer made of an inorganic material or multiple layers made of different inorganic materials. For example, the gate insulating layer GI may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), or multiple layers thereof.
게이트 절연막(GI) 상에는 반도체층(A)의 채널층(CA)과 적어도 일부 영역이 중첩되도록 박막 트랜지스터(TFT)의 게이트 전극(GE)이 배치될 수 있다. 게이트 전극(GE)은 게이트 라인(도시 생략)에서 분기된 일부일 수 있다. 게이트 절연막(GI) 상에는 제2 전극(CE2)이 배치될 수 있다. 제2 전극(CE2)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 게이트 전극(GE) 및 제2 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. The gate electrode GE of the thin film transistor TFT may be disposed on the gate insulating layer GI so that at least a portion of the channel layer CA of the semiconductor layer A overlaps. The gate electrode GE may be a part branched from the gate line (not shown). The second electrode CE2 may be disposed on the gate insulating layer GI. The second electrode CE2 may function as one electrode constituting the capacitor in the pixel. The gate electrode GE and the second electrode CE2 are made of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and copper (Cu). It may be any one selected from, or an alloy thereof, may be made of a single layer or multiple layers, but is not limited thereto.
게이트 전극(GE) 및 제2 전극(CE2)이 배치된 게이트 절연막(GI) 상에는 이들을 커버하도록 제1 층간 절연막(INT1) 및 제2 층간 절연막(INT2)이 차례로 배치될 수 있다. 제1 층간 절연막(INT1) 및 제2 층간 절연막(INT2)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON)으로 형성될 수 있다.The first interlayer insulating layer INT1 and the second interlayer insulating layer INT2 may be sequentially disposed on the gate insulating layer GI on which the gate electrode GE and the second electrode CE2 are disposed. The first interlayer insulating layer INT1 and the second interlayer insulating layer INT2 may be formed of a single layer made of an inorganic material or multiple layers made of different inorganic materials. For example, the gate insulating layer GI may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), or a silicon oxynitride film (SiON).
제2 층간 절연막(INT2) 상에는 박막 트랜지스터(TFT)의 소스전극(SE)과 드레인 전극(DE)이 배치될 수 있다. 소스전극(SE)과 드레인 전극(DE)은 게이트 절연막(GI), 제1 및 제2 층간 절연막(INT1, INT2)을 관통하는 콘택홀들을 통해 노출된 반도체층의 소스영역(SA)과, 드레인 영역(DA)에 각각 접속될 수 있다. The source electrode SE and the drain electrode DE of the thin film transistor TFT may be disposed on the second interlayer insulating layer INT2. The source electrode SE and the drain electrode DE are the source region SA and the drain of the semiconductor layer exposed through the contact holes passing through the gate insulating layer GI, the first and second interlayer insulating layers INT1 and INT2, Each may be connected to the areas DA.
제2 층간 절연막(INT2) 상에는 제3 전극(CE3)이 배치될 수 있다. 제3 전극(CE3)은 화소 내 커패시터를 구성하는 일 전극으로 기능할 수 있다. 제1 전극(CE1), 제2 전극(CE2), 제3 전극(CE3) 중 적어도 두 개 이상은, 적어도 하나의 절연층을 사이에 두고 서로 중첩 배치되어, 화소 내에서 적어도 하나 이상의 커패시터를 구성할 수 있다. 예를 들어, 스토리지 커패시터는 서로 중첩하여 배치된 제1 전극(CE1), 제2 전극(CE2), 및 제3 전극(CE3)의 삼중층으로 구성될 수 있다. 즉, 스토리지 커패시터는 게이트 절연막(GI)을 사이에 두고 중첩된 제1 전극(CE1) 및 제2 전극(CE2)과, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 중첩된 제2 전극(CE2) 및 제3 전극(CE3)으로 구성될 수 있다. The third electrode CE3 may be disposed on the second interlayer insulating layer INT2. The third electrode CE3 may function as one electrode constituting the capacitor in the pixel. At least two or more of the first electrode CE1, the second electrode CE2, and the third electrode CE3 are disposed to overlap each other with at least one insulating layer therebetween to constitute at least one capacitor in the pixel. can do. For example, the storage capacitor may be formed of a triple layer of the first electrode CE1, the second electrode CE2, and the third electrode CE3 disposed to overlap each other. That is, the storage capacitor is the first electrode CE1 and the second electrode CE2 that are overlapped with the gate insulating layer GI interposed therebetween, and the first and second interlayer insulating layers INT1 and INT2 are overlapped. It may be composed of a second electrode (CE2) and a third electrode (CE3).
소스전극(SE), 드레인 전극(DE), 및 제3 전극(CE3)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나, 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다.The source electrode SE, the drain electrode DE, and the third electrode CE3 are molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), and It may be any one selected from the group consisting of copper (Cu), or alloys thereof, and may be formed of a single layer or multiple layers.
소스전극(SE), 드레인 전극(DE), 및 제3 전극(CE3)을 커버하는 패시베이션막(PAS)이 배치될 수 있다. 패시베이션막(PAS)은 무기물질로 이루어진 단일층 또는 서로 다른 무기물질로 이루어진 다중층으로 형성될 수 있다. 예를 들면, 패시베이션막(PAS)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 실리콘 산화질화막(SiON) 또는 이들의 이중층으로 이루어질 수 있다.A passivation layer PAS covering the source electrode SE, the drain electrode DE, and the third electrode CE3 may be disposed. The passivation film (PAS) may be formed of a single layer made of an inorganic material or multiple layers made of different inorganic materials. For example, the passivation film (PAS) may be formed of a silicon oxide film (SiOx), a silicon nitride film (SiNx), a silicon oxynitride film (SiON), or a double layer thereof.
패시베이션막(PAS) 상에는 평탄화막(PLN)이 배치될 수 있다. 평탄화막(PLN)은 하부 구조의 단차를 완화시키면서 하부 구조를 보호하기 위한 것으로, 유기 물질로 형성될 수 있다. 예를 들면, 평탄화막(PLN)은 포토 아크릴층으로 형성될 수 있다. A planarization film PLN may be disposed on the passivation film PAS. The planarization layer PLN protects the lower structure while alleviating the step difference of the lower structure, and may be formed of an organic material. For example, the planarization film PLN may be formed of a photoacrylic layer.
평탄화막(PLN) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 평탄화막(PLN) 및 패시베이션막(PAS)을 관통하는 화소 콘택홀을 통해 드레인 전극(DE)에 접속된다. 애노드 전극(ANO)은, 채택된 발광 방식에 대응하여, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 ZnO(Zinc Oxide) 등의 투명도전물질로 이루어져 투과 전극으로 기능할 수 있고, 반사층을 포함하여 반사 전극으로 기능할 수 있다. 반사층은 알루미늄(Al), 구리(Cu), 은(Ag), 니켈(Ni) 또는 이들의 합금으로 이루어질 수 있으며, 바람직하게는 APC(은/팔라듐/구리 합금)으로 이루어질 수 있다. An anode ANO may be disposed on the planarization layer PLN. The anode electrode ANO is connected to the drain electrode DE through a pixel contact hole passing through the planarization film PLN and the passivation film PAS. The anode electrode (ANO) is made of a transparent conductive material such as ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), or ZnO (Zinc Oxide) in response to the adopted light emission method, and can function as a transmissive electrode. It can function as a reflective electrode including. The reflective layer may be made of aluminum (Al), copper (Cu), silver (Ag), nickel (Ni), or alloys thereof, preferably APC (silver / palladium / copper alloy).
애노드 전극(ANO)이 형성된 평탄화막(PLN) 상에는 뱅크층(BN)이 배치될 수 있다. 뱅크층(BN)은 애노드 전극(ANO)의 적어도 일부를 노출시키는 개구부를 갖는다. 뱅크층(BN)의 개구부는 발광영역을 정의하는 영역일 수 있다. The bank layer BN may be disposed on the planarization layer PLN on which the anode electrode ANO is formed. The bank layer BN has an opening exposing at least a portion of the anode electrode ANO. The opening of the bank layer BN may be an area defining an emission area.
뱅크층(BN)의 발광영역을 통해 노출된 애노드 전극(ANO) 상에는 발광적층물(LES)과 캐소드 전극(CAT)이 적층될 수 있다. 발광적층물(LES)은, 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron injection layer, EIL) 중 어느 하나 이상을 더 포함할 수 있다. A light emitting laminate LES and a cathode electrode CAT may be stacked on the anode electrode ANO exposed through the emission region of the bank layer BN. The emission layer (LES) includes an emission layer (EML), a hole injection layer (HIL), a hole transport layer (HTL), an electron transport layer (ETL), and It may further include any one or more of the electron injection layer (EIL).
캐소드 전극(CAT)은 채택된 발광 방식에 대응하여, 투과 전극 또는 반사 전극으로 기능할 수 있다. 제2 전극(60)이 투과 전극인 경우, 제2 전극(60)은, ITO(Indium Tin Oxide) IZO(Indium Zinc Oxide)와 같은 투명 도전물질로 형성될 수 있고, 광이 투과될 수 있을 정도로 얇은 두께를 갖는 마그네슘(Mg), 칼슘(Ca), 알루미늄(Al), 은(Ag) 또는 이들의 합금으로 이루어질 수 있다. 본 발명에서는 애노드 전극(ANO)상에 발광적층물(LES)이 배치되고, 발광적층물(LES)상에 캐소드 전극(CAT)이 배치되는 것으로 설명이 되었으나, 캐소드 전극(CAT)상에 발광적층물(LES)이 배치되고, 발광적층물(LES)상에 애노드 전극(ANO)이 배치될 수도 있다. The cathode electrode CAT may function as a transmission electrode or a reflection electrode in response to the adopted light emission method. When the second electrode 60 is a transmissive electrode, the second electrode 60 may be formed of a transparent conductive material such as Indium Tin Oxide (ITO) or Indium Zinc Oxide (IZO), so that light can be transmitted. It may be made of magnesium (Mg), calcium (Ca), aluminum (Al), silver (Ag), or an alloy thereof having a thin thickness. In the present invention, it has been described that the light emitting stack (LES) is disposed on the anode electrode (ANO) and the cathode electrode (CAT) is disposed on the light emitting stack (LES), but the light emitting stack is on the cathode electrode (CAT). Water (LES) may be disposed, and an anode electrode (ANO) may be disposed on the light emitting laminate (LES).
<제1 실시예><First Example>
도 4는 제1 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다. 도 5는 도 4의 AR2를 확대 도시한 도면이다. 도 6은 도 5를 Ⅰ-Ⅰ'로 절취한 단면도이다. 도 7은 도 5를 Ⅱ-Ⅱ'로 절취한 단면도이다. 도 8은 도 6을 Ⅲ-Ⅲ'로 절취한 단면도이다.FIG. 4 is for explaining the first embodiment, and is an enlarged view of AR1 of FIG. 2. FIG. 5 is an enlarged view of AR2 of FIG. 4. 6 is a cross-sectional view of FIG. 5 taken along line I-I '. 7 is a cross-sectional view of FIG. 5 taken along line II-II '. 8 is a cross-sectional view of FIG. 6 taken along line III-III '.
도 4를 참조하면, 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 이형부를 갖는 제1 영역(AA1)과 이형부를 갖지 않는 제2 영역을 포함할 수 있다. 제1 영역(AA1)은 노치부(NO)를 기준으로 좌우로 구분된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함한다. 도면에서는, 노치부(NO)가 중앙부에 하나가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 일 예로, 노치부(NO)는 액티브 영역(AA)의 좌측 또는 우측 중 어느 한측에 치우쳐 배치되거나, 또는 양측에 배치될 수 있다. 다른 예로, 노치부(NO)는 중앙부, 좌측, 또는 우측에 복수개로 마련될 수 있다. 베젤영역(BA)은 액티브 영역(AA) 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다. Referring to FIG. 4, the
액티브 영역(AA)에는, 제1 방향(예를 들어, 수평 방향)으로 연장되는 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)이 배치된다. 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)은 제1 방향과 교차하는 제2 방향(예를 들어, 수직 방향)으로 연장되는 데이터 라인들(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)과 교차한다.In the active area AA, gate lines G1a, G1b, G2a, G2b, G3, G4, G5, and G6 extending in a first direction (for example, a horizontal direction) are disposed. The gate lines G1a, G1b, G2a, G2b, G3, G4, G5, and G6 are data lines D1, D2, and D3 extending in a second direction (for example, a vertical direction) intersecting the first direction , D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm).
액티브 영역(AA)의 제1 영역(AA1)에 배치된 제1 게이트 라인은 노치부(NO)를 기준으로 분할된 제1a 및 제1b 게이트 라인들(G1a, G1b)을 포함한다. 제1 영역(AA1)에 배치된 제2 게이트 라인은 노치부(NO)를 기준으로 분할된 제2a 및 제2b 게이트 라인들(G2a, G2b)을 포함한다. 제1-1 영역(AA1-1)에 배치된 제1a 및 제2a 게이트 라인(G1a, G2a)은, 좌측 쉬프트 레지스터(Sra, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다. 제1-2 영역(AA1-2)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은, 우측 쉬프트 레지스터(SRb, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다.The first gate line disposed in the first area AA1 of the active area AA includes first and firstb gate lines G1a and G1b divided based on the notch NO. The second gate line disposed in the first area AA1 includes the second and second gate lines G2a and G2b divided based on the notch portion NO. The first and second gate lines G1a and G2a disposed in the first-first area AA1-1 may be sequentially supplied with the first and second gate pulses from the left shift register Sra (FIG. 1). have. The first and second gate lines G1b and G2b disposed in the first-2 area AA1-2 may be sequentially supplied with the first and second gate pulses from the right shift register SRb (FIG. 1). have.
베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP(auto probe) 라인들, AP 트랜지스터들이 배치된다. In the bezel area BA, power supply lines VL, compensation patterns, auto probe (AP) lines, and AP transistors are disposed.
전원 공급 라인(VL)은 액티브 영역(AA)의 화소들에 연결되어 전원을 공급한다. 전원 공급 라인(VL)은 제1 전원이 공급되는 제1 전원 공급 라인(VSL), 또는 제2 전원이 공급되는 제2 전원 공급 라인(VDL)일 수 있다. 전원 공급 라인(VL) 중 적어도 일부는 제1 영역(AA1)과 인접하여 배치되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다. The power supply line VL is connected to the pixels of the active area AA to supply power. The power supply line VL may be a first power supply line VSL to which the first power is supplied, or a second power supply line VDL to which the second power is supplied. At least a portion of the power supply line VL may be disposed adjacent to the first area AA1, and may be disposed to surround the first area AA1.
보상 패턴은 보상 커패시터를 형성하기 위한 적어도 하나의 절연층, 및 절연층을 사이에 두고 대향 배치된 커패시터 전극들을 포함한다. 보상 패턴은 둘 이상의 복수의 커패시터 전극들로 구성될 수 있다. The compensation pattern includes at least one insulating layer for forming a compensation capacitor, and capacitor electrodes disposed opposite to each other. The compensation pattern may be composed of two or more capacitor electrodes.
보상 패턴은 전원 공급 라인(VL)과 중첩된 링크 라인(LN1, LN2)을 포함할 수 있다. 링크 라인(LN1, LN2)은 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)을 포함한다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은, 각각 보상 커패시터들의 커패시터 전극으로서 기능한다. The compensation pattern may include link lines LN1 and LN2 overlapping with the power supply line VL. The link lines LN1 and LN2 include a first link line LN1 and a second link line LN2. Each of the first link line LN1 and the second link line LN2 functions as a capacitor electrode of compensation capacitors.
제1 링크 라인(LN1)의 일단은 제1a 게이트 라인(G1a)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)의 타단은 제1b 게이트 라인(G1b)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제1 링크 라인(LN1)을 형성함으로써 제1a 및 제1b 게이트 라인들(G1a, G1b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다. One end of the first link line LN1 may be electrically connected to one end of the first a gate line G1a. The other end of the first link line LN1 may be electrically connected to one end of the first b gate line G1b. The first link line LN1 may overlap the power supply line VL with at least one insulating layer therebetween to form a compensation capacitor. Since the load values of the first and first b gate lines G1a and G1b can be controlled by forming the first link line LN1, a gate line different from the first and first gate lines G1a and G1b The load deviation of the fields G3, G4, G5, G6 can be compensated.
제2 링크 라인(LN2)의 일단은 제2a 게이트 라인(G2a)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)의 타단은 제2b 게이트 라인(G2b)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제2 링크 라인(LN2)을 형성함으로써 제2a 및 제2b 게이트 라인들(G2a, G2b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다. One end of the second link line LN2 may be electrically connected to one end of the second a gate line G2a. The other end of the second link line LN2 may be electrically connected to one end of the second b gate line G2b. The second link line LN2 may overlap the power supply line VL with at least one insulating layer therebetween to form a compensation capacitor. Since the load values of the second and second gate lines G2a and G2b can be controlled by forming the second link line LN2, gate lines different from the first and first gate lines G1a and G1b The load deviation of the fields G3, G4, G5, G6 can be compensated.
AP(auto probe) 라인들, AP 트랜지스터들은, 각 화소의 불량 여부를 검사하기 위한 AP 검사 공정을 수행하기 위한 구성으로, 베젤 영역(BA) 상에 마련된다. AP 라인들이 배치되는 영역은 AP 라인 영역(ALA)으로 지칭될 수 있고, AP 트랜지스터들이 배치되는 영역은 AP 트랜지스터 영역(ATA)으로 지칭될 수 있다. AP 라인 영역(ALA)과 AP 트랜지스터 영역(ATA)은, 전원 공급 라인(VL)과 제1 영역(AA1) 사이에 정의되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다. The AP (auto probe) lines and AP transistors are configured to perform an AP inspection process for inspecting whether each pixel is defective, and are provided on the bezel area BA. The area where the AP lines are disposed may be referred to as an AP line area (ALA), and the area where the AP transistors are arranged may be referred to as an AP transistor area (ATA). The AP line area ALA and the AP transistor area ATA may be defined between the power supply line VL and the first area AA1 and may be arranged to surround the first area AA1.
AP 라인 영역에 배치된 AP 라인들은, AP 트랜지스터 영역에 배치된 트랜지스터들에 신호를 인가할 수 있다. 예를 들어, AP 트랜지스터들은 AP 라인들로부터의 신호에 응답하여 스위칭될 수 있고, 대응하는 데이터 라인(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)들에 연결되어 기 설정된 신호를 공급할 수 있다. The AP lines arranged in the AP line area may apply a signal to the transistors arranged in the AP transistor area. For example, AP transistors can be switched in response to signals from AP lines, and corresponding data lines D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm- 1, Dm) to supply a preset signal.
좀 더 구체적으로, 도 5를 참조하면, 베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3) 이 배치된다. 도면에서는, 설명의 편의를 위해, AP 라인들이 4개이고, AP 트랜지스터들이 3개가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. AP 트랜지스터들(AT1, AT2, AT3) 은 화소 내 트랜지스터와 동일한 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. More specifically, referring to FIG. 5, in the bezel area BA, the power supply line VL, compensation pattern, AP lines AL1, AL2, AL3, AL4, AP transistors AT1, AT2, AT3 ) Is placed. In the drawing, for convenience of description, the case where four AP lines are provided and three AP transistors are arranged is illustrated as an example, but is not limited thereto. The AP transistors AT1, AT2, and AT3 may have the same structure as the transistor in the pixel, but are not limited thereto.
예를 들어, AP 트랜지스터들(AT1, AT2, AT3)은 제1 AP 트랜지스터(AT1), 제2 AP 트랜지스터(AT2), 제3 AP 트랜지스터(AT3)를 포함할 수 있다. 제1 AP 트랜지스터(AT1)는 제1 반도체층(A1), 제1 게이트 전극(GE1), 제1 소스 전극(SE1), 제1 드레인 전극(DE1)을 포함한다. 제2 AP 트랜지스터(AT2)는 제2 반도체층(A2), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2)을 포함한다. 제3 AP 트랜지스터(AT3)는 제3 반도체층(A3), 제3 게이트 전극(GE3), 제3 소스 전극(SE3), 제3 드레인 전극(DE3)을 포함한다.For example, the AP transistors AT1, AT2, and AT3 may include a first AP transistor AT1, a second AP transistor AT2, and a third AP transistor AT3. The first AP transistor AT1 includes a first semiconductor layer A1, a first gate electrode GE1, a first source electrode SE1, and a first drain electrode DE1. The second AP transistor AT2 includes a second semiconductor layer A2, a second gate electrode GE2, a second source electrode SE2, and a second drain electrode DE2. The third AP transistor AT3 includes a third semiconductor layer A3, a third gate electrode GE3, a third source electrode SE3, and a third drain electrode DE3.
AP 라인들(AL1, AL2, AL3, AL4)은 제1 AP 라인(AL1), 제2 AP 라인(AL2), 제3 AP 라인(AL3), 제4 AP 라인(AL4)을 포함한다. 제1 AP 라인(AL1)은 제1 AP 트랜지스터(AT1), 제2 AP 트랜지스터(AT2), 제3 AP 트랜지스터(AT3)에 게이트 펄스를 전달한다. 제2 AP 라인(AL2)은 제1 AP 트랜지스터(AT1)의 제1 소스 전극(SE1)에 연결되어 제1 AP 트랜지스터(AT1)에 제1 검사 신호를 전달한다. 제3 AP 라인(AL3)은 제2 AP 트랜지스터(AT2)의 제2 소스 전극(SE2)에 연결되어 제2 AP 트랜지스터(AT2)에 제2 검사 신호를 전달한다. 제4 AP 라인(AL4)은 제3 AP 트랜지스터(AT1)의 제3 소스 전극(SE1)에 연결되어 제3 AP 트랜지스터(AT3)에 제3 검사 신호를 공급한다. The AP lines AL1, AL2, AL3, and AL4 include a first AP line AL1, a second AP line AL2, a third AP line AL3, and a fourth AP line AL4. The first AP line AL1 transfers a gate pulse to the first AP transistor AT1, the second AP transistor AT2, and the third AP transistor AT3. The second AP line AL2 is connected to the first source electrode SE1 of the first AP transistor AT1 to transmit a first inspection signal to the first AP transistor AT1. The third AP line AL3 is connected to the second source electrode SE2 of the second AP transistor AT2 to transmit a second inspection signal to the second AP transistor AT2. The fourth AP line AL4 is connected to the third source electrode SE1 of the third AP transistor AT1 to supply a third inspection signal to the third AP transistor AT3.
제1 및 제2 링크 라인(LN1, LN2)은 AP 라인들 및 AP 트랜지스터 중 적어도 일부와 교차하면서 연장되어, 전원 공급 라인(VL)과 중첩된다. 제1 및 제2 링크 라인(LN1, LN2)과 전원 공급 라인(VL)은 중첩 배치되어, 보상 패턴을 형성한다.The first and second link lines LN1 and LN2 extend while intersecting at least some of the AP lines and the AP transistor, overlapping the power supply line VL. The first and second link lines LN1 and LN2 and the power supply line VL are overlapped to form a compensation pattern.
도 6 내지 도 8을 더 참조하면, 기판(SUB) 상에는, 버퍼층(BUF) 및 게이트 절연막(GI)이 순차적으로 배치된다. 게이트 절연막(GI) 상에는 AP 트랜지스터들(AT1, AT2, AT3)의 게이트 전극들(GE1, GE2, GE3), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1a 소스 전극(SEa)들이 배치된다. 게이트 전극들(GE1, GE2, GE3), 제1a 소스 전극(SEa)들, 제1b 및 제2b 게이트 라인(G1b, G2b)은, 동일 층(GM)에서, 동일 물질로 형성될 수 있다. 액티브 영역(AA)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은 게이트 절연막(GI) 상에 배치되며, 그 일단은 연장되어 베젤 영역(BA) 상에 배치될 수 있다. 6 to 8, the buffer layer BUF and the gate insulating layer GI are sequentially disposed on the substrate SUB. On the gate insulating layer GI, the gate electrodes GE1, GE2, GE3 of the AP transistors AT1, AT2, AT3, and the source electrodes SE1, SE2, SE3 of the AP transistors AT1, AT2, AT3. 1a source electrodes SEa constituting a part are disposed. The gate electrodes GE1, GE2, GE3, the 1a source electrodes SEa, and the 1b and 2b gate lines G1b and G2b may be formed of the same material in the same layer GM. The first and second b gate lines G1b and G2b disposed in the active region AA are disposed on the gate insulating layer GI, and one end thereof may be extended to be disposed on the bezel region BA.
게이트 전극들(GE1, GE2, GE3), 제1a 소스 전극(SEa)들, 제1b 및 제2b 게이트 라인(G1b, G2b) 상에는, 제1 층간 절연막(INT1)이 배치된다. 제1 층간 절연막(INT1) 상에는 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)이 배치된다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은 동일 층(LM)에서 동일 물질로 형성될 수 있다.The first interlayer insulating layer INT1 is disposed on the gate electrodes GE1, GE2, GE3, the 1a source electrodes SEa, and the 1b and 2b gate lines G1b and G2b. The first link line LN1 and the second link line LN2 are disposed on the first interlayer insulating layer INT1. The first link line LN1 and the second link line LN2 may be formed of the same material in the same layer LM.
제1 링크 라인(LN1)은 제1 층간 절연막(INT1)을 관통하는 점핑홀(JH1b)을 통해 제1b 게이트 라인(G1b)에 접속된다. 제2 링크 라인(LN2)은 제1 층간 절연막(INT1)을 관통하는 점핑홀(JH2b)을 통해 제2b 게이트 라인(G2b)에 접속된다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은 제1 층간 절연막(INT1)을 사이에 두고 제1a 소스 전극(SEa)들과 교차 배치 될 수 있다. The first link line LN1 is connected to the first b gate line G1b through a jumping hole JH1b passing through the first interlayer insulating layer INT1. The second link line LN2 is connected to the second gate line G2b through a jumping hole JH2b passing through the first interlayer insulating layer INT1. The first link line LN1 and the second link line LN2 may be interspersed with the first source electrodes SEa with the first interlayer insulating layer INT1 therebetween.
제1 링크 라인(LN1) 및 제2 링크 라인(LN2) 상에는, 제2 층간 절연막(INT2)이 배치된다. 제2 층간 절연막(INT) 상에는, 전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3)이 배치된다. 전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3)은, 동일 층(SM)에 동일 물질로 형성될 수 있다.The second interlayer insulating layer INT2 is disposed on the first link line LN1 and the second link line LN2. On the second interlayer insulating layer INT, power supply lines VL, AP lines AL1, AL2, AL3, AL4, source electrodes SE1, SE2, SE3 of AP transistors AT1, AT2, AT3 The 1b source electrodes SEb and the drain electrodes DE1, DE2, and DE3 of the AP transistors AT1, AT2, and AT3 constituting a portion of the first electrode are disposed. Power supply line (VL), AP lines (AL1, AL2, AL3, AL4), the first transistors forming part of the source electrodes (SE1, SE2, SE3) of the AP transistors (AT1, AT2, AT3) source electrode The drain electrodes DE1, DE2, and DE3 of the (SEb), AP transistors AT1, AT2, and AT3 may be formed of the same material on the same layer SM.
전원 공급 라인(VL)은 제2 층간 절연막(INT2)를 사이에 두고 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)과 교차한다. The power supply line VL intersects the first link line LN1 and the second link line LN2 with the second interlayer insulating layer INT2 therebetween.
제1 AP 라인(AL1)은, 제1 및 제2 층간 절연막(INT1, IN2)를 관통하는 점핑홀(BH)을 통해, AP 트랜지스터들(AT1, AT2, AT3)의 게이트 전극들(GE1, GE2, GE3)에 연결될 수 있다. 제2 내지 제4 AP 라인들(AL2, AL3, AL4)은, 제1 및 제2 층간 절연막(INT1, IN2)를 관통하는 점핑홀(AH1)을 통해, 제1a 소스 전극(SEa)들의 일단에 각각 접속된다. AP 라인들(AL1, AL2, AL3, AL4)은 제2 층간 절연막(INT2)를 사이에 두고 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)에 교차한다. AP 라인들(AL1, AL2, AL3, AL4)은 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제1a 소스 전극(SEa)들과 교차한다. The first AP line AL1 has gate electrodes GE1 and GE2 of AP transistors AT1, AT2, and AT3 through a jumping hole BH passing through the first and second interlayer insulating layers INT1 and IN2. , GE3). The second to fourth AP lines AL2, AL3, and AL4 are at one end of the firsta source electrodes SEa through the jumping holes AH1 penetrating the first and second interlayer insulating layers INT1 and IN2. Each is connected. The AP lines AL1, AL2, AL3, and AL4 intersect the first link line LN1 and the second link line LN2 with the second interlayer insulating layer INT2 therebetween. The AP lines AL1, AL2, AL3, and AL4 intersect the 1a source electrodes SEa with the first and second interlayer insulating layers INT1 and INT2 interposed therebetween.
제1b 소스 전극(SEb)들은, 제1 및 제2 층간 절연막(INT1, INT2)를 관통하는 점핑홀(AH2)을 통해, 제1a 소스 전극(SEa)들의 타단에 각각 접속된다. 도시하지는 않았으나, 제1b 소스 전극(SEb)들은 게이트 절연막(GI), 제1 층간 절연막(INT1), 제2 층간 절연막(INT2)을 관통하는 콘택홀을 통해 대응하는 반도체층(A1, A2, A3)의 일측에 접속된다. The 1b source electrodes SEb are respectively connected to the other ends of the 1a source electrodes SEa through the jumping holes AH2 penetrating the first and second interlayer insulating layers INT1 and INT2. Although not illustrated, the first b source electrodes SEb have corresponding semiconductor layers A1, A2, and A3 through contact holes passing through the gate insulating layer GI, the first interlayer insulating layer INT1, and the second interlayer insulating layer INT2. ).
드레인 전극들(DE1, DE2, DE3)은 게이트 절연막(GI), 제1 층간 절연막(INT1), 제2 층간 절연막(INT2)을 관통하는 콘택홀을 통해 대응하는 반도체층(A1, A2, A3)의 타측에 접속된다.The drain electrodes DE1, DE2, DE3 correspond to the semiconductor layers A1, A2, and A3 through contact holes penetrating through the gate insulating layer GI, the first interlayer insulating layer INT1, and the second interlayer insulating layer INT2. It is connected to the other side.
전원 공급 라인(VL), AP 라인들(AL1, AL2, AL3, AL4), AP 트랜지스터들(AT1, AT2, AT3)의 소스 전극들(SE1, SE2, SE3)의 일부를 구성하는 제1b 소스 전극(SEb)들, AP 트랜지스터들(AT1, AT2, AT3)의 드레인 전극들(DE1, DE2, DE3) 상에는, 패시베이션막(PAS)과 평탄화막(PNL)이 순차적으로 배치된다. Power supply line (VL), AP lines (AL1, AL2, AL3, AL4), the first transistors forming part of the source electrodes (SE1, SE2, SE3) of the AP transistors (AT1, AT2, AT3) source electrode On the drain electrodes DE1, DE2, DE3 of the AP transistors AT1, AT2, AT3, the passivation film PAS and the planarization film PNL are sequentially arranged.
이와 같이, AP 라인들, AP 트랜지스터들이 보상 패턴이 형성되는 위치에 마련되는 경우, AP 라인들, AP 트랜지스터들이 보상 패턴을 구성하는 요소들이 서로 교차되어 배치될 필요가 있다. 따라서, 서로 다른 신호가 인가되는 라인 또는 전극들이 서로 단락되지 않도록 층을 달리하여 설계될 필요가 있기 때문에, 보상 패턴을 구성하는 링크 라인들을 배치함에 있어서, 설계상 제약이 발생한다. As described above, when the AP lines and the AP transistors are provided at a position where the compensation pattern is formed, the AP lines and the AP transistors need to be disposed to cross each other to form the compensation pattern. Therefore, since it is necessary to design different layers so that lines or electrodes to which different signals are applied are not shorted to each other, design constraints arise in arranging link lines constituting the compensation pattern.
<제2 실시예><Second Example>
본 발명의 제2 실시예는, 제1 실시예와는 달리, 설계 자유도를 확보하기 위해 AP 라인들과 AP 트랜지스터들을 보상 패턴과 다른 영역에 배치한다. 또한, 본 발명의 제2 실시예는, 보상 패턴의 보상 커패시터를 구성하는 구조와 화소 내 커패시터를 구성하는 구조를 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동에 대응하여 보상 패턴의 구조를 다시 설계해야 하는 불편함을 제거할 수 있다. Unlike the first embodiment, the second embodiment of the present invention arranges AP lines and AP transistors in a different region from the compensation pattern in order to secure design freedom. Further, in the second embodiment of the present invention, the structure constituting the compensation capacitor of the compensation pattern and the structure constituting the capacitor within the pixel are applied in the same way. Accordingly, since the variation in capacitance generated during the process variation can be equally applied to the compensation capacitor of the compensation pattern and the capacitor in the pixel, the inconvenience of redesigning the structure of the compensation pattern in response to the process variation can be eliminated. have.
도 9는 제2 실시예를 설명하기 위한 것으로, 도 2의 AR1을 확대 도시한 도면이다. 도 10은 도 9의 AR3을 확대 도시한 도면이다. 도 11은 도 9를 Ⅳ-Ⅳ'로 절취한 단면도이다. FIG. 9 is for explaining the second embodiment, and is an enlarged view of AR1 of FIG. 2. FIG. 10 is an enlarged view of AR3 of FIG. 9. 11 is a cross-sectional view of FIG. 9 taken along line IV-IV '.
도 9를 참조하면, 표시패널(10)은 액티브 영역(AA)과 베젤영역(BA)을 포함할 수 있다. 액티브 영역(AA)은 이형부를 갖는 제1 영역(AA1)과 이형부를 갖지 않는 제2 영역을 포함할 수 있다. 제1 영역(AA1)은 노치부(NO)를 기준으로 좌우로 구분된 제1-1 영역(AA1-1) 및 제1-2 영역(AA1-2)을 포함한다. 도면에서는, 노치부(NO)가 중앙부에 하나가 배치된 경우를 예로 들어 도시하였으나, 이에 한정되는 것은 아니다. 일 예로, 노치부(NO)는 액티브 영역(AA)의 좌측 또는 우측 중 어느 한측에 치우쳐 배치되거나, 또는 양측에 배치될 수 있다. 다른 예로, 노치부(NO)는 중앙부, 좌측, 또는 우측에 복수개로 마련될 수 있다. 베젤영역(BA)은 액티브 영역(AA) 인접하여 위치하며, 액티브 영역(AA)을 둘러싸도록 배치될 수 있다. Referring to FIG. 9, the
액티브 영역(AA)에는, 제1 방향(예를 들어, 수평 방향)으로 연장되는 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)이 배치된다. 게이트 라인들(G1a, G1b, G2a, G2b, G3, G4, G5, G6)은 제1 방향과 교차하는 제2 방향(예를 들어, 수직 방향)으로 연장되는 데이터 라인들(D1, D2, D3, D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm)과 교차한다.In the active area AA, gate lines G1a, G1b, G2a, G2b, G3, G4, G5, and G6 extending in a first direction (for example, a horizontal direction) are disposed. The gate lines G1a, G1b, G2a, G2b, G3, G4, G5, and G6 are data lines D1, D2, and D3 extending in a second direction (for example, a vertical direction) intersecting the first direction , D4, D5, Dm-4, Dm-3, Dm-2, Dm-1, Dm).
액티브 영역(AA)의 제1 영역(AA1)에 배치된 제1 게이트 라인은 노치부(NO)를 기준으로 분할된 제1a 및 제1b 게이트 라인들(G1a, G1b)을 포함한다. 제1 영역(AA1)에 배치된 제2 게이트 라인은 노치부(NO)를 기준으로 분할된 제2a 및 제2b 게이트 라인들(G2a, G2b)을 포함한다. 제1-1 영역(AA1-1)에 배치된 제1a 및 제2a 게이트 라인(G1a, G2a)은, 좌측 쉬프트 레지스터(Sra, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다. 제1-2 영역(AA1-2)에 배치된 제1b 및 제2b 게이트 라인(G1b, G2b)은, 우측 쉬프트 레지스터(SRb, 도 1)로부터 제1 및 제2 게이트 펄스를 순차적으로 공급받을 수 있다.The first gate line disposed in the first area AA1 of the active area AA includes first and firstb gate lines G1a and G1b divided based on the notch NO. The second gate line disposed in the first area AA1 includes the second and second gate lines G2a and G2b divided based on the notch portion NO. The first and second gate lines G1a and G2a disposed in the first-first area AA1-1 may be sequentially supplied with the first and second gate pulses from the left shift register Sra (FIG. 1). have. The first and second gate lines G1b and G2b disposed in the first-2 area AA1-2 may be sequentially supplied with the first and second gate pulses from the right shift register SRb (FIG. 1). have.
베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP(auto probe) 라인들, AP 트랜지스터들이 배치된다. 다만, 제2 실시예에서는, 제1 실시예와 달리, AP 라인들 및 AP 트랜지스터들이 보상 패턴과 동일 영역 상에 배치되지 않는다. 예를 들어, 보상 패턴은 액티브 영역(AA)을 기준으로, 액티브 영역(AA)의 일측(예를 들어, 상측)에 인접한 배젤 영역(BA)에 배치될 수 있고, AP 라인들 및 AP 트랜지스터들이 액티브 영역(AA)의 타측(예를 들어, 하측)에 인접한 베젤 영역(BA)에 배치될 수 있다. In the bezel area BA, power supply lines VL, compensation patterns, auto probe (AP) lines, and AP transistors are disposed. However, in the second embodiment, unlike the first embodiment, AP lines and AP transistors are not disposed on the same region as the compensation pattern. For example, the compensation pattern may be disposed in the bezel area BA adjacent to one side (eg, the upper side) of the active area AA based on the active area AA, and the AP lines and AP transistors The active area AA may be disposed in the bezel area BA adjacent to the other side (eg, the lower side).
전원 공급 라인(VL)은 액티브 영역(AA)의 화소들에 연결되어 전원을 공급한다. 전원 공급 라인(VL)은 제1 전원이 공급되는 제1 전원 공급 라인(VSL), 또는 제2 전원이 공급되는 제2 전원 공급 라인(VDL)일 수 있다. 전원 공급 라인(VL) 중 적어도 일부는 제1 영역(AA1)과 인접하여 배치되어, 제1 영역(AA1)의 둘레를 감싸도록 배치될 수 있다. The power supply line VL is connected to the pixels of the active area AA to supply power. The power supply line VL may be a first power supply line VSL to which the first power is supplied, or a second power supply line VDL to which the second power is supplied. At least a portion of the power supply line VL may be disposed adjacent to the first area AA1, and may be disposed to surround the first area AA1.
보상 패턴은 보상 커패시터를 형성하기 위한 적어도 하나의 절연층, 및 절연층을 사이에 두고 대향 배치된 커패시터 전극들을 포함한다. 보상 패턴은 둘 이상의 복수의 커패시터 전극들로 구성될 수 있다.The compensation pattern includes at least one insulating layer for forming a compensation capacitor, and capacitor electrodes disposed opposite to each other. The compensation pattern may be composed of two or more capacitor electrodes.
보상 패턴은 전원 공급 라인(VL)과 중첩된 링크 라인(LN1, LN2)을 포함한다. 링크 라인(LN1, LN2)은 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)을 포함한다. 제1 링크 라인(LN1) 및 제2 링크 라인(LN2)은, 각각 보상 커패시터들의 커패시터 전극으로서 기능한다.The compensation pattern includes link lines LN1 and LN2 overlapping with the power supply line VL. The link lines LN1 and LN2 include a first link line LN1 and a second link line LN2. Each of the first link line LN1 and the second link line LN2 functions as a capacitor electrode of compensation capacitors.
제1 링크 라인(LN1)의 일단은 제1a 게이트 라인(G1a)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)의 타단은 제1b 게이트 라인(G1b)의 일단과 전기적으로 연결될 수 있다. 제1 링크 라인(LN1)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제1 링크 라인(LN1)을 형성함으로써 제1a 및 제1b 게이트 라인들(G1a, G1b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다. One end of the first link line LN1 may be electrically connected to one end of the first a gate line G1a. The other end of the first link line LN1 may be electrically connected to one end of the first b gate line G1b. The first link line LN1 may overlap the power supply line VL with at least one insulating layer therebetween to form a compensation capacitor. Since the load values of the first and first b gate lines G1a and G1b can be controlled by forming the first link line LN1, a gate line different from the first and first gate lines G1a and G1b The load deviation of the fields G3, G4, G5, G6 can be compensated.
제2 링크 라인(LN2)의 일단은 제2a 게이트 라인(G2a)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)의 타단은 제2b 게이트 라인(G2b)의 일단과 전기적으로 연결될 수 있다. 제2 링크 라인(LN2)은 적어도 하나의 절연층을 사이에 두고 전원 공급 라인(VL)과 중첩되어 보상 커패시터를 형성할 수 있다. 제2 링크 라인(LN2)을 형성함으로써 제2a 및 제2b 게이트 라인들(G2a, G2b)의 로드 값을 제어할 수 있기 때문에, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 다른 게이트 라인들(G3, G4, G5, G6)의 로드 편차가 보상될 수 있다. One end of the second link line LN2 may be electrically connected to one end of the second a gate line G2a. The other end of the second link line LN2 may be electrically connected to one end of the second b gate line G2b. The second link line LN2 may overlap the power supply line VL with at least one insulating layer therebetween to form a compensation capacitor. Since the load values of the second and second gate lines G2a and G2b can be controlled by forming the second link line LN2, gate lines different from the first and first gate lines G1a and G1b The load deviation of the fields G3, G4, G5, G6 can be compensated.
좀 더 구체적으로, 도 10을 참조하면, 베젤 영역(BA)에는, 전원 공급 라인(VL), 보상 패턴, AP 라인들, AP 트랜지스터들이 배치된다. 전술한 바와 같이, AP 라인들, AP 트랜지스터들은 보상 패턴이 형성된 위치와 다른 위치에 배치되기 때문에, 보상 패턴이 마련된 영역을 도시하고 있는 도 10에서 보여지지 않는다. More specifically, referring to FIG. 10, a power supply line VL, a compensation pattern, AP lines, and AP transistors are disposed in the bezel area BA. As described above, since the AP lines and the AP transistors are disposed at a position different from the position where the compensation pattern is formed, they are not shown in FIG. 10 showing the area where the compensation pattern is provided.
제1 및 제2 링크 라인(LN1, LN2)은 전원 공급 라인(VL)과 중첩된다. 제1 및 제2 링크 라인(LN1, LN2)과 전원 공급 라인(VL)은 중첩 배치되어, 보상 패턴을 형성한다. 제1 링크 라인(LN1)은 제1a 및 제1b 게이트 라인들(G1a, G1b)과 연결되며, 제1a 및 제1b 게이트 라인들(G1a, G1b)과 일체로 형성될 수 있다. 제2 링크 라인(LN2)은 제2a 및 제2b 게이트 라인들(G2a, G2b)과 연결되며, 제2a 및 제2b 게이트 라인들(G2a, G2b)과 일체로 형성될 수 있다.The first and second link lines LN1 and LN2 overlap the power supply line VL. The first and second link lines LN1 and LN2 and the power supply line VL are overlapped to form a compensation pattern. The first link line LN1 is connected to the 1a and 1b gate lines G1a and G1b, and may be formed integrally with the 1a and 1b gate lines G1a and G1b. The second link line LN2 is connected to the second and second gate lines G2a and G2b, and may be integrally formed with the second and second gate lines G2a and G2b.
본 발명의 제2 실시예는, AP 라인들, AP 트랜지스터들이 보상 패턴이 형성되는 위치에 마련되지 않기 때문에, 보상 패턴을 구성하는 링크 라인들을 배치함에 있어서, 설계 자유도가 현저히 개선될 수 있다. In the second embodiment of the present invention, since the AP lines and the AP transistors are not provided at a position where the compensation pattern is formed, in designing link lines constituting the compensation pattern, design freedom can be significantly improved.
한편, 본 발명의 제2 실시예는 보상 패턴을 형성함으로써, 게이트 라인들의 길이 차이 및/또는 게이트 라인들 각각에 대응하는 화소 수의 차이에 의한 로드 편차를 개선할 수 있다. 여기서, 보상 패턴은 게이트 라인들 간의 길이 차이와 화소 내 형성된 커패시터들과의 관계를 고려하여 설계된다. Meanwhile, in the second embodiment of the present invention, by forming a compensation pattern, it is possible to improve a load deviation due to a difference in length of gate lines and / or a difference in the number of pixels corresponding to each of the gate lines. Here, the compensation pattern is designed in consideration of a difference in length between gate lines and a relationship between capacitors formed in a pixel.
보상 패턴을 갖는 표시패널이 다양한 분야의 표시장치에 적용되기 위해서는, 타겟이 되는 표시장치들의 특성에 맞게 공정 변동이 요구될 수 있다. 공정 변동은 절연층의 두께 변경 및/또는 절연층을 구성하는 물질 변경 등을 포함할 수 있다. 절연층의 두께 및/또는 물질 변경이 이루어 지는 경우, 화소 내 커패시터와 보상 커패시터의 커패시턴스가 변동될 수 있다. In order for a display panel having a compensation pattern to be applied to display devices in various fields, process variations may be required according to characteristics of target display devices. Process variations may include changing the thickness of the insulating layer and / or changing the materials that make up the insulating layer. When the thickness and / or material of the insulating layer is changed, the capacitance of the capacitor in the pixel and the compensation capacitor may be changed.
화소 내 커패시터를 구성하는 절연층(또는, 유전체)과 보상 패턴의 보상 커패시터를 구성하는 절연층(또는, 유전체)이 상이하다면, 공정 변동에 대응한 캐패시턴스 변동 값이 화소 내 커패시터와 보상 패턴의 보상 커패시터에 상이하게 적용된다. 이 경우, 타겟이 되는 표시장치들에 맞도록 공정을 변동하는 경우, 공정 변동 시마다 보상 패턴의 구조 등의 설계치를 다시 설정해야 한다. If the insulating layer (or dielectric) constituting the capacitor in the pixel and the insulating layer (or dielectric) constituting the capacitor are different, the capacitance variation value corresponding to the process variation compensates for the capacitor in the pixel and the compensation pattern It is applied differently to capacitors. In this case, when the process is changed to match the target display devices, the design values such as the structure of the compensation pattern must be set again at each process change.
예를 들어, 도 3과 제1 실시예의 도 6을 참조하면, 도 3에 도시된 화소 내 커패시터의 구조와 도 6에 도시된 보상 커패시터의 구조가 상이하다. 이 경우에는, 공정 변동 시에 화소 내 커패시터와 보상 패턴의 보상 커패시터에 적용되는 커패시터 변동 값이 상이하기 때문에, 공정 변동에 대응하여 로드 편차를 보상하기 위한 보상 커패시터의 설계 치를 계속 변경하여야 한다. For example, referring to FIG. 3 and FIG. 6 of the first embodiment, the structure of the capacitor in the pixel shown in FIG. 3 is different from the structure of the compensation capacitor shown in FIG. 6. In this case, since the value of the capacitor variation applied to the capacitor in the pixel and the compensation capacitor of the compensation pattern is different during the process variation, the design value of the compensation capacitor to compensate for the load variation in response to the process variation must be continuously changed.
이에 비하여, 본 발명의 제2 실시예는 설계 자유도가 개선됨에 따라, 화소 내 커패시터 구조와 보상 패턴의 보상 커패시터 구조가 동일하도록 설계치를 미리 설정할 수 있다. 이 경우, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)과 보상 패턴의 보상 커패시터를 구성하는 절연층(또는, 유전체)이 동일하기 때문에, 공정 변동 시에 화소 내 커패시터와 보상 패턴의 보상 커패시터에 적용되는 커패시턴스 변동 값이 동일하다. 따라서, 타겟이 되는 표시장치에 대응하여 공정 변동이 이루어지더라도, 공정 변동 시 마다 보상 패턴의 구조 등 설계치를 달리할 필요가 없기 때문에, 다양한 표시장치에 용이하게 적용될 수 있는 이점을 갖는다.On the other hand, according to the second embodiment of the present invention, as the degree of freedom in design is improved, the design value may be set in advance so that the capacitor structure in the pixel and the compensation capacitor structure of the compensation pattern are the same. In this case, since the insulating layer (or dielectric) constituting the capacitor in the pixel and the insulating layer (or dielectric) constituting the compensation capacitor of the compensation pattern are the same, the capacitor in the pixel and the compensation capacitor of the compensation pattern during process variation The capacitance change value applied to is the same. Therefore, even if a process variation is made in response to the target display device, since it is not necessary to change the design values such as the structure of the compensation pattern for each process change, it has an advantage that can be easily applied to various display devices.
여기서, 커패시터의 구조가 동일하다라고 함은, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)들과 보상 커패시터를 구성하는 절연층(또는, 유전체)들이 공통되어 동일함을 의미할 수 있다. 달리 표현하면, 커패시터의 구조가 동일하다라고 함은, 화소 내 커패시터를 구성하는 절연층(또는, 유전체)들을 보상 커패시터가 유전체로써 모두 공유함을 의미할 수 있다.Here, if the structure of the capacitor is the same, it may mean that the insulating layers (or dielectrics) constituting the capacitor in the pixel and the insulating layers (or dielectrics) constituting the compensation capacitor are common to each other. In other words, that the structure of the capacitor is the same may mean that the compensation capacitor shares all of the insulating layers (or dielectrics) constituting the capacitor in the pixel as a dielectric.
일 예로, 화소 내 커패시터와 보상 커패시터 모두가 하나 이상의 절연층을 유전체로 동일하게 공유하는 경우일 수 있다. 다른 예로, 화소 내 커패시터가 제1 절연층을 유전체로 하는 제1 커패시터와 제2 절연층을 유전체로 하는 제2 커패시터를 포함한다고 가정할 때, 보상 커패시터가 제1 절연층과 제2 절연층을 유전체로 하는 경우일 수 있다. 또 다른 예로, 화소 내 커패시터가 제1 절연층을 유전체로 하는 제1 커패시터와 제2 절연층을 유전체로 하는 제2 커패시터를 포함한다고 가정할 때, 보상 커패시터가 제1 절연층을 유전체로 하는 제3 커패시터와 제2 절연층을 유전체로 하는 제4 커패시터를 포함하는 경우일 수 있다. For example, it may be a case where both the capacitor in the pixel and the compensation capacitor share the same one or more insulating layers as dielectric materials. As another example, when it is assumed that the capacitor in the pixel includes a first capacitor having a first insulating layer as a dielectric and a second capacitor having a second insulating layer as a dielectric, the compensation capacitor is configured to provide the first insulating layer and the second insulating layer. It may be a dielectric. As another example, when it is assumed that the capacitor in the pixel includes a first capacitor having a first insulating layer as a dielectric and a second capacitor having a second insulating layer as a dielectric, the compensation capacitor may include a first insulating layer as a dielectric. It may be the case that a third capacitor and a fourth capacitor having a second insulating layer as a dielectric are included.
화소 내 커패시터는 스토리지 커패시터일 수 있다. 즉, 화소 내 스토리지 커패시터와 보상 패턴의 보상 커패시터는 동일한 커패시터 구조를 가질 수 있다. The in-pixel capacitor may be a storage capacitor. That is, the storage capacitor in the pixel and the compensation capacitor of the compensation pattern may have the same capacitor structure.
도 11은 도 3에 도시된 화소 내 커패시터의 적층 구조와 보상 커패시터의 적층 구조를 동일하게 구성한 일 예를 보여준다. 11 shows an example in which the multilayer structure of the capacitor in the pixel illustrated in FIG. 3 and the multilayer structure of the compensation capacitor are identically configured.
도 3과 함께 도 11을 참조하면, 제1a 게이트 라인(G1a)과 제1b 게이트 라인(G1b)의 로드 값을 보상하는 보상 패턴은, 제1 보조 전극(AE1), 제1a 게이트 라인(G1a)과 제1b 게이트 라인(G1b)을 연결하는 제1 링크 라인(LN1), 전원 공급 라인(VL)을 포함한다. 여기서, 보상 패턴의 커패시터는, 게이트 절연막(GI)을 사이에 두고 제1 보조 전극(AE1) 및 제1 링크 라인(LN1)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제1 링크 라인(LN1) 및 전원 공급 라인(VL)이 중첩되어 형성된 커패시터를 포함할 수 있다. Referring to FIG. 11 together with FIG. 3, compensation patterns for compensating the load values of the 1a gate line G1a and the 1b gate line G1b include the first auxiliary electrode AE1 and the first a gate line G1a. And a first link line LN1 connecting the 1b gate line G1b and a power supply line VL. Here, the capacitor of the compensation pattern includes a capacitor formed by overlapping the first auxiliary electrode AE1 and the first link line LN1 with the gate insulating layer GI interposed therebetween, and the first and second interlayer insulating layers INT1 and INT2 ), And a capacitor formed by overlapping the first link line LN1 and the power supply line VL.
제2a 게이트 라인(G2a)과 제2b 게이트 라인(G2b)의 로드 값을 보상하는 보상 패턴은, 제2 보조 전극(AE2), 제2a 게이트 라인(G2a)과 제2b 게이트 라인(G2b)을 연결하는 제2 링크 라인(LN2), 전원 공급 라인(VL)을 포함한다. 여기서, 보상 패턴의 커패시터는, 게이트 절연막(GI)을 사이에 두고 제2 보조 전극(AE1) 및 제2 링크 라인(LN2)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제2 링크 라인(LN2) 및 전원 공급 라인(VL)이 중첩되어 형성된 커패시터를 포함할 수 있다.The compensation pattern for compensating the load value of the 2a gate line G2a and the 2b gate line G2b connects the second auxiliary electrode AE2, the 2a gate line G2a, and the 2b gate line G2b. It includes a second link line (LN2), a power supply line (VL). Here, the capacitor of the compensation pattern includes a capacitor formed by overlapping the second auxiliary electrode AE1 and the second link line LN2 with the gate insulating layer GI interposed therebetween, and the first and second interlayer insulating layers INT1 and INT2 ) May include a capacitor formed by overlapping the second link line LN2 and the power supply line VL.
전술한 보상 패턴의 커패시터들은, 도 3에 도시된 화소 내 커패시터 구조와 동일 구조를 갖는다. 즉, 화소 내 커패시터는 게이트 절연막(GI)을 사이에 두고 제1 전극(CE1) 및 제2 전극(CE2)이 중첩되어 형성된 커패시터와, 제1 및 제2 층간 절연막(INT1, INT2)을 사이에 두고 제2 전극(CE2) 및 제3 전극(CE3)이 중첩되어 형성된 커패시터를 포함할 수 있다. 이러한 화소 내 커패시터의 적층 구조는 보상 커패시터의 적층 구조와 대응된다. The capacitors of the compensation pattern described above have the same structure as the capacitor structure in the pixel illustrated in FIG. 3. That is, the capacitor in the pixel is formed by overlapping the first electrode CE1 and the second electrode CE2 with the gate insulating layer GI interposed therebetween, and the first and second interlayer insulating layers INT1 and INT2. The second electrode CE2 and the third electrode CE3 may include a capacitor formed by overlapping. The stacked structure of the capacitor in the pixel corresponds to the stacked structure of the compensation capacitor.
본 발명의 제2 실시예는, 보상 패턴의 구조를 화소 내 커패시터 구조와 동일하게 적용한다. 이에 따라, 공정 변동 시 발생하는 커패시턴스의 변동 값이, 보상 패턴의 보상 커패시터와 화소 내 커패시터에 동일하게 적용될 수 있기 때문에, 공정 변동 시 마다 보상 패턴의 설계치를 다시 설정해야 하는 불편함을 제거할 수 있다.In the second embodiment of the present invention, the structure of the compensation pattern is applied in the same way as the capacitor structure in the pixel. Accordingly, since the fluctuation value of the capacitance generated when the process fluctuates can be applied equally to the compensation capacitor of the compensation pattern and the capacitor in the pixel, it is possible to remove the inconvenience of resetting the design value of the compensation pattern every process fluctuation. have.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.Through the above description, those skilled in the art will be able to variously change and modify without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the scope of the claims.
10: 표시패널
AA: 액티브 영역
BA: 베젤영역
D1~Dn: 데이터 라인
G1a, G1b, G2a, G2b, G3, G4, G5... Gn: 게이트 라인
LN1, LN2 : 링크 라인
VL : 전원 공급 라인10: Display panel AA: active area
BA: Bezel area D1 to Dn: Data line
G1a, G1b, G2a, G2b, G3, G4, G5 ... Gn: Gate line
LN1, LN2: Link line VL: Power supply line
Claims (21)
상기 액티브 영역의 제1 영역에 마련된 상기 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인;
상기 액티브 영역의 제2 영역에 마련된 상기 화소들에 제2 게이트 펄스를 공급하며, 상기 제1 라인과 상이한 길이를 갖는 제2 게이트 라인;
상기 제1 게이트 라인의 일단에 연결되어, 상기 제1 게이트 라인과 상기 제2 게이트 라인의 로드 편차를 보상하는 보상 커패시터; 및
상기 화소들 각각에 배치된 커패시터를 포함하고,
상기 보상 커패시터의 구조는,
상기 화소 내 커패시터 구조와 동일한, 표시장치.
A display panel having a release portion, an active region in which a plurality of pixels are arranged, and a bezel region outside the active region;
A first gate line that supplies a first gate pulse to the pixels provided in the first region of the active region;
A second gate line that supplies a second gate pulse to the pixels provided in a second region of the active region, and has a different length from the first line;
A compensation capacitor connected to one end of the first gate line to compensate for load deviation between the first gate line and the second gate line; And
A capacitor disposed in each of the pixels,
The structure of the compensation capacitor,
A display device having the same structure as the capacitor in the pixel.
상기 보상 커패시터는,
상기 제1 게이트 라인의 일단에 연결된 링크 라인;
상기 링크 라인과 중첩되며, 전원이 인가된 전원 공급 라인; 및
상기 링크 라인과 상기 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함하는, 표시장치.
According to claim 1,
The compensation capacitor,
A link line connected to one end of the first gate line;
A power supply line overlapping the link line and to which power is applied; And
And at least one insulating layer interposed between the link line and the power supply line.
상기 보상 커패시터는,
상기 화소 내 커패시터를 구성하는 유전체층을 모두 공유하는, 표시장치.
According to claim 1,
The compensation capacitor,
A display device that shares all of the dielectric layers constituting the capacitor in the pixel.
상기 보상 커패시터를 구성하는 유전체층과 상기 화소 내 커패시터를 구성하는 유전체층은, 동일한, 표시장치.
According to claim 1,
The dielectric layer constituting the compensation capacitor and the dielectric layer constituting the capacitor in the pixel are the same.
상기 화소 내 커패시터는,
제1 절연층을 유전체로 하는 제1 커패시터; 및
제2 절연층을 유전체로 하는 제2 커패시터를 포함하고,
상기 보상 커패시터는,
상기 제1 절연층과 상기 제2 절연층을 유전체로 하는, 표시장치.
According to claim 1,
The capacitor in the pixel,
A first capacitor having a first insulating layer as a dielectric; And
A second capacitor comprising a second insulating layer as a dielectric,
The compensation capacitor,
A display device comprising the first insulating layer and the second insulating layer as dielectric materials.
상기 화소 내 커패시터는,
제1 절연층을 유전체로 하는 제1 커패시터; 및
제2 절연층을 유전체로 하는 제2 커패시터를 포함하고,
상기 보상 커패시터는,
상기 제1 절연층을 유전체로 하는 제3 커패시터; 및
상기 제2 절연층을 유전체로 하는 제4 커패시터를 포함하는, 표시장치.
According to claim 1,
The capacitor in the pixel,
A first capacitor having a first insulating layer as a dielectric; And
A second capacitor comprising a second insulating layer as a dielectric,
The compensation capacitor,
A third capacitor using the first insulating layer as a dielectric; And
And a fourth capacitor using the second insulating layer as a dielectric.
상기 보상 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조와,
상기 화소 내 커패시터를 구성하는 커패시터 전극들과 유전체의 적층 구조는, 동일한, 표시장치.
According to claim 1,
A stacked structure of capacitor electrodes and a dielectric constituting the compensation capacitor;
A display device having the same stacked structure of capacitor electrodes and dielectrics constituting the capacitor in the pixel.
상기 화소 내 커패시터는,
스토리지 커패시터인, 표시장치.
According to claim 1,
The capacitor in the pixel,
Storage capacitor, a display.
상기 베젤 영역에 배치된 AP(Auto Probe) 라인들 및 상기 AP 라인들에 연결된 AP 트랜지스터들을 더 포함하고,
상기 보상 커패시터는,
상기 액티브 영역의 일측에 인접하여 배치되고,
상기 AP 라인들 및 상기 AP 트랜지스터들은,
상기 액티브 영역의 타측에 인접하여 배치되는, 표시장치.
According to claim 1,
Further comprising AP (Auto Probe) lines disposed in the bezel area and AP transistors connected to the AP lines,
The compensation capacitor,
Disposed adjacent to one side of the active region,
The AP lines and the AP transistors,
A display device disposed adjacent to the other side of the active area.
상기 제1 영역은,
상기 이형부를 기준으로 구분되는 제1-1 영역과, 제1-2 영역을 포함하고,
상기 제1 게이트 라인은,
상기 제1-1 영역에 배치된 제1a 게이트 라인과, 상기 제1-2 영역에 배치된 제1b 게이트 라인을 포함하며,
상기 링크 라인의 일단은, 상기 제1a 게이트 라인에 연결되고,
상기 링크 라인의 타단은, 상기 제1b 게이트 라인에 연결되는, 표시장치.
According to claim 2,
The first region,
It includes a 1-1 region and a 1-2 region divided by the release part,
The first gate line,
And a 1a gate line disposed in the 1-1 region and a 1b gate line disposed in the 1-2 region,
One end of the link line is connected to the 1a gate line,
The other end of the link line is connected to the 1b gate line, a display device.
상기 보상 커패시터는,
적어도 하나의 절연층을 사이에 두고, 상기 링크 라인과 중첩 배치된 보조 전극을 더 포함하는, 표시장치.
The method of claim 10,
The compensation capacitor,
The display device further includes an auxiliary electrode overlapping the link line with at least one insulating layer interposed therebetween.
상기 화소 내 커패시터는,
상기 보조 전극과 동일층에 배치된 제1 전극;
상기 링크 라인과 동일층에 배치된 제2 전극; 및
상기 전원 공급 라인과 동일층에 배치된 제3 전극으로 구성되는, 표시장치.
The method of claim 11,
The capacitor in the pixel,
A first electrode disposed on the same layer as the auxiliary electrode;
A second electrode disposed on the same layer as the link line; And
And a third electrode disposed on the same layer as the power supply line.
상기 이형부의 화소들에 신호를 공급하는 신호 라인에 전기적으로 연결되며, 상기 이형부의 상기 베젤 영역에 배치되는 보상 커패시터를 포함하고,
상기 보상 커패시터는,
상기 화소 내의 커패시터와 동일한 구조를 갖는, 표시장치.
A display panel including a release portion having a notch, an active region in which a plurality of pixels are arranged, and a bezel region outside the active region; And
And a compensation capacitor electrically connected to a signal line for supplying signals to the pixels of the release part, and disposed in the bezel region of the release part,
The compensation capacitor,
A display device having the same structure as a capacitor in the pixel.
상기 노치부는,
상기 표시 패널의 일측의 중앙부, 상기 표시 패널의 일측의 좌측 및 우측 중 적어도 어느 하나에 마련되는, 표시장치.
The method of claim 13,
The notch portion,
A display device provided on at least one of a central portion of one side of the display panel and left and right sides of one side of the display panel.
상기 신호 라인은,
상기 이형부의 상기 액티브 영역에 배치된 상기 화소들에 제1 게이트 펄스를 공급하는 제1 게이트 라인을 포함하는, 표시장치.
The method of claim 13,
The signal line,
And a first gate line for supplying a first gate pulse to the pixels disposed in the active region of the release portion.
상기 이형부 외측의 상기 액티브 영역에 배치된 상기 화소들에 제2 게이트 펄스를 공급하며, 상기 제1 라인과 상이한 길이를 갖는 제2 게이트 라인을 더 포함하는, 표시장치.
The method of claim 15,
And supplying a second gate pulse to the pixels disposed in the active area outside the release portion, and further comprising a second gate line having a length different from that of the first line.
상기 제1 게이트 라인에 연결된 상기 화소들의 개수와, 상기 제2 게이트 라인에 연결된 상기 화소들의 개수는 상이한, 표시장치.
The method of claim 16,
The number of pixels connected to the first gate line and the number of pixels connected to the second gate line are different.
상기 보상 커패시터는,
상기 제1 게이트 라인의 일단에 연결된 링크 라인;
상기 링크 라인과 중첩되며, 전원이 인가된 전원 공급 라인; 및
상기 링크 라인과 상기 전원 공급 라인 사이에 개재된 적어도 하나의 절연층을 포함하는, 표시장치.
The method of claim 15,
The compensation capacitor,
A link line connected to one end of the first gate line;
A power supply line overlapping the link line and to which power is applied; And
And at least one insulating layer interposed between the link line and the power supply line.
상기 링크 라인 및 상기 전원 공급 라인은,
상기 이형부의 상기 베젤 영역에서 중첩되는, 표시장치.
The method of claim 18,
The link line and the power supply line,
A display device overlapping the bezel region of the release portion.
상기 표시 패널의 상기 화소들에 공급하기 위한 전원을 생성하는 전원 공급부를 더 포함하고,
상기 전원 공급 라인은,
상기 전원 공급부로부터 고전위 전압을 공급받거나, 또는 저전위 전압을 공급받는, 표시장치.
The method of claim 18,
Further comprising a power supply for generating power for supplying to the pixels of the display panel,
The power supply line,
A display device that is supplied with a high potential voltage or a low potential voltage from the power supply.
상기 표시 패널에 접합되며, 데이터 IC(Integrated Circuit)이 실장된 연결 부재를 더 포함하고,
상기 노치부는,
상기 액티브 영역을 기준으로, 상기 표시 패널의 일측에 배치되고,
상기 연결 부재는,
상기 액티브 영역을 기준으로 상기 표시 패널의 타측에 배치되는, 표시장치.The method of claim 13,
It is bonded to the display panel, and further includes a connecting member mounted with a data IC (Integrated Circuit),
The notch portion,
It is arranged on one side of the display panel with respect to the active area,
The connecting member,
A display device disposed on the other side of the display panel based on the active area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180128435A KR20200046800A (en) | 2018-10-25 | 2018-10-25 | Display Device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180128435A KR20200046800A (en) | 2018-10-25 | 2018-10-25 | Display Device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200046800A true KR20200046800A (en) | 2020-05-07 |
Family
ID=70733391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180128435A KR20200046800A (en) | 2018-10-25 | 2018-10-25 | Display Device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20200046800A (en) |
-
2018
- 2018-10-25 KR KR1020180128435A patent/KR20200046800A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
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| E902 | Notification of reason for refusal |