KR20200043698A - Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치 - Google Patents

Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치 Download PDF

Info

Publication number
KR20200043698A
KR20200043698A KR1020180124367A KR20180124367A KR20200043698A KR 20200043698 A KR20200043698 A KR 20200043698A KR 1020180124367 A KR1020180124367 A KR 1020180124367A KR 20180124367 A KR20180124367 A KR 20180124367A KR 20200043698 A KR20200043698 A KR 20200043698A
Authority
KR
South Korea
Prior art keywords
cache
memory
miss
mshr
bottleneck
Prior art date
Application number
KR1020180124367A
Other languages
English (en)
Other versions
KR102136792B1 (ko
Inventor
이채은
김병학
Original Assignee
인하대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인하대학교 산학협력단 filed Critical 인하대학교 산학협력단
Priority to KR1020180124367A priority Critical patent/KR102136792B1/ko
Publication of KR20200043698A publication Critical patent/KR20200043698A/ko
Application granted granted Critical
Publication of KR102136792B1 publication Critical patent/KR102136792B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0859—Overlapped cache accessing, e.g. pipeline with reload from main memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0897—Caches characterised by their organisation or structure with two or more cache hierarchy levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)
  • Debugging And Monitoring (AREA)

Abstract

HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치가 제시된다. 본 발명에서 제안하는 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법은 HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 단계, 대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하는 단계, 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계 및 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계를 포함한다.

Description

HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치{Method and Apparatus for　Memory Bottleneck due to Introduction of High Bandwidth Memory}
본 발명은 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치에 관한 것이다.
수십 년 동안 프로세서의 속도가 비약적으로 증가함에 따라, 프로세서와 메모리 간의 속도 차이로 인한 메모리 보틀넥(memory bottleneck) 문제가 심화되었다. 이러한 문제를 해결하기 위해 GPU(Graphics Processing Unit) 역시 프로세서와 메인 메모리 사이에 여러 메모리 계층을 두는 딥 메모리 계층(deep memory hierarchy) 구조를 택하였다. 딥 메모리 계층에서는 프로세서에 가까울수록 높은 데이터 대역폭(data bandwidth)을 갖는 캐시(cache)를 두어 메모리 보틀넥 문제를 어느 정도 해결할 수 있었다. 그러나 데이터 요구량이 높은 데이터 집약적인 응용에서는 메인 메모리의 대역폭이 충분하지 않아 메모리 보틀넥 문제가 여전히 남아있다. 이를 위해서 HBM(high bandwidth memory)가 새로운 시스템 솔루션으로 고려되고 있다.
본 발명이 이루고자 하는 기술적 과제는 높은 대역폭(bandwidth)를 갖는 HBM을 GPU의 메인 메모리(main memory)로 사용했을 때 주된 메모리 보틀넥(memory bottleneck) 지점의 변화가 있음을 보이고, 이를 위한 효과적인 지표를 제공하는데 있다.
일 측면에 있어서, 본 발명에서 제안하는 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법은 HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 단계, 대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하는 단계, 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계 및 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계를 포함한다.
상기 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계는 병합 가능한 한계가 넘거나 MSHR의 엔트리가 부족할 경우 RF의 원인이 되므로, 캐시에서 미스(miss)가 발생할 때 MSHR을 살펴보고 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합한다.
상기 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계는 아래 계층 메모리의 스톨로 발생한 배압으로 데이터 접근 요구를 보낼 큐(queue)가 가득 차 보내지 못한 경우, 1 캐시(L1) 및 제2 캐시(L2) 사이, 캐시(L2)와 메인 메모리 사이의 원활한 접근이 이루어지고 있는지 나타낸다.
또 다른 일 측면에 있어서, 본 발명에서 제안하는 HBM 도입으로 인한 메모리 보틀넥 문제 해결 장치는 HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 분석부를 포함하고, 상기 분석부는 대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하고, 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하고, 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타낸다.
본 발명의 실시예들에 따르면 높은 대역폭(bandwidth)를 갖는 HBM을 GPU의 메인 메모리(main memory)로 사용했을 때 주된 메모리 보틀넥(memory bottleneck) 지점의 문제를 제안하는 지표를 통해 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법을 설명하기 위한 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 L1과 L2 캐시에서 RF의 원인을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 베이스라인 대비 HBM 환경에서 L1, L2 캐시의 RF_④ 비율을 나타내는 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법을 설명하기 위한 흐름도이다.
제안하는 HBM 도입으로 인한 메모리 보틀넥 문제 해결 방법은 분석부를 통해 HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 단계(110), 대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하는 단계(120), 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계(130) 및 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 밴드위스(bandwith), 다시 말해 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계를 포함한다.
단계(110)에서, HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타낸다.
단계(120)에서, 대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단한다.
단계(130)에서, 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합한다. 병합 가능한 한계가 넘거나 MSHR의 엔트리가 부족할 경우 RF의 원인이 되므로, 캐시에서 미스(miss)가 발생할 때 MSHR을 살펴보고 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합한다.
단계(140)에서, 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타낸다. 아래 계층 메모리의 스톨로 발생한 배압으로 데이터 접근 요구를 보낼 큐(queue)가 가득 차 보내지 못한 경우, 1 캐시(L1) 및 제2 캐시(L2) 사이, 캐시(L2)와 메인 메모리 사이의 원활한 접근이 이루어지고 있는지 나타낸다.
도 2는 본 발명의 일 실시예에 따른 제1 캐시(L1)과 제2 캐시(L2)에서 RF의 원인을 설명하기 위한 도면이다.
본 발명에서는 높은 대역폭(bandwidth)를 갖는 HBM을 GPU의 메인 메모리(main memory)로 사용했을 때 주된 메모리 보틀넥(memory bottleneck) 지점의 변화가 있음을 보이고자 한다. 이를 위한 효과적인 지표를 제안하고 데이터 집약적인 응용과 그렇지 않은 응용이 이 지표에서 다른 특성을 보이는지 실험으로 관찰한다. GTX titanX 환경에서 기존의 GDDR5과 HBM을 메인 메모리로 사용했을 때를 각각 비교한다. gpgpu-sim3.2.0 시뮬레이션 환경에서 rodinia3.0 벤치마크(benchmark)를 사용하여 실험하였다.
메모리 보틀넥을 관찰하기 위한 지표로 gpgpu-sim의 RF(reservation fail)을 사용하였다.
도 2는 L1과 L2 캐시(cache)에서 RF의 원인이 되는 4가지 요소를 나타낸다. RF_①은 대체 가능한 캐시라인(cacheline)이 없어 캐시 접근을 하지 못하는 경우이다. RF_②와 RF_③은 MSHR(miss status holding register)가 원인이다. 캐시에서 미스(miss)가 발생할 때 MSHR을 살펴보고 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하게 되는데 병합할 수 있는 한계가 넘거나 MSHR의 엔트리가 부족하면 RF의 원인이 된다.
RF_④는 아래 계층 메모리의 스톨(stall)로 발생한 배압(back pressure)으로 데이터 접근 요구를 보낼 큐(queue)가 가득 차 보내지 못한 경우이다. L1과 L2 캐시의 RF_④의 값들은 각각 L1 캐시와 L2 캐시 사이, L2 캐시와 메인 메모리(main memory) 사이의 원활한 접근이 이루어지고 있는지 나타낸다고 할 수 있다. 즉, RF_④의 값이 크다는 것은 아래 계층의 메모리에서 미스를 처리하는 속도가 느리다는 의미이며 대역폭 부족으로 인한 메모리 보틀넥을 알 수 있는 지표로 삼을 수 있다.
도 3은 본 발명의 일 실시예에 따른 베이스라인 대비 HBM 환경에서 L1, L2 캐시의 RF_④ 비율을 나타내는 도면이다.
도 3은 베이스라인인 GDDR5 대비 HBM 환경에서 생기는 RF_④의 비율을 나타낸다. 7개의 벤치마크(benchmark)들은 베이스라인(baseline) 대비 HBM 환경에서 L1 캐시의 RF_④ 비율이 증가하고 L2 캐시의 RF_④ 비율이 감소하는 경향이 있다. L1 캐시 RF_④가 증가하는 것은 L1 캐시에서 L2 캐시로 데이터가 원활하게 액세스하지 못하고 있는 상황을 보여준다. 그리고 L2 캐시의 RF_④가 감소하는 것으로부터 L2 캐시에서 메인 메모리로 데이터 액세스가 원활하다는 것을 알 수 있다. 이를 통해 메모리 보틀넥의 위치가 L2 캐시와 메인 메모리 사이에서 L1 캐시와 L2 캐시 사이로 이동한 것을 알 수 있다. 표1에서 회색 음영으로 표시된 벤치마크들은 L2 캐시의 미스 비율(miss rate)이 높아 메인 메모리에 액세스가 많다. 요구 데이터 양이 많을 뿐 아니라 액세스 패턴의 집약성(locality)이 떨어지는 응용들이다. 이러한 벤치마크들에 경우 다른 벤치마크에 비해 L1 캐시의 RF_④가 많이 증가하거나, L2 캐시의 RF_④가 많이 감소하는 것을 확인할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다.　 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다.　 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다.　 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다.　 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다.　 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치에 구체화(embody)될 수 있다.　 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다.　 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.　 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.　 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.　 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.　
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다.　 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (6)

  1. HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 단계;
    대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하는 단계;
    캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계; 및
    아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계
    를 포함하는 메모리 보틀넥 문제 해결 방법.
  2. 제1항에 있어서,
    상기 캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는 단계는,
    병합 가능한 한계가 넘거나 MSHR의 엔트리가 부족할 경우 RF의 원인이 되므로, 캐시에서 미스(miss)가 발생할 때 MSHR을 살펴보고 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는
    메모리 보틀넥 문제 해결 방법.
  3. 제1항에 있어서,
    상기 아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는 단계는,
    아래 계층 메모리의 스톨로 발생한 배압으로 데이터 접근 요구를 보낼 큐(queue)가 가득 차 보내지 못한 경우, 1 캐시(L1) 및 제2 캐시(L2) 사이, 캐시(L2)와 메인 메모리 사이의 원활한 접근이 이루어지고 있는지 나타내는
    메모리 보틀넥 문제 해결 방법.
  4. HBM을 GPU의 메인 메모리로 이용하여 메인 메모리 보틀넥 지점의 변화를 분석하기 위해 제1 캐시(L1) 및 제2 캐시(L2)에서 RF(reservation fail)의 원인이 되는 요소를 나타내는 분석부
    를 포함하고,
    상기 분석부는,
    대체 가능한 캐시라인 여부에 따라 캐시 접근 가능 여부를 판단하고;
    캐시에서 미스(miss)가 발생할 경우 MSHR에 따라 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하고;
    아래 계층의 메모리에서 미스를 처리하는 속도를 분석하고, 대역폭 부족으로 인한 메모리 보틀넥을 지표로 나타내는
    메모리 보틀넥 문제 해결 장치.
  5. 제4항에 있어서,
    상기 분석부는,
    병합 가능한 한계가 넘거나 MSHR의 엔트리가 부족할 경우 RF의 원인이 되므로, 캐시에서 미스(miss)가 발생할 때 MSHR을 살펴보고 이전에 동일한 데이터에 대한 미스가 있는지 확인 후 병합하는
    메모리 보틀넥 문제 해결 장치.
  6. 제4항에 있어서,
    상기 분석부는,
    아래 계층 메모리의 스톨로 발생한 배압으로 데이터 접근 요구를 보낼 큐(queue)가 가득 차 보내지 못한 경우, 1 캐시(L1) 및 제2 캐시(L2) 사이, 캐시(L2)와 메인 메모리 사이의 원활한 접근이 이루어지고 있는지 나타내는
    메모리 보틀넥 문제 해결 장치.
KR1020180124367A 2018-10-18 2018-10-18 Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치 KR102136792B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180124367A KR102136792B1 (ko) 2018-10-18 2018-10-18 Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180124367A KR102136792B1 (ko) 2018-10-18 2018-10-18 Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치

Publications (2)

Publication Number Publication Date
KR20200043698A true KR20200043698A (ko) 2020-04-28
KR102136792B1 KR102136792B1 (ko) 2020-07-22

Family

ID=70456251

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180124367A KR102136792B1 (ko) 2018-10-18 2018-10-18 Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치

Country Status (1)

Country Link
KR (1) KR102136792B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980010800A (ko) * 1995-08-24 1998-04-30 제프리 엘. 포만 데이터 프리페치 장치 및 시스템, 캐시 라인 프리페치 방법
JP2002032251A (ja) * 2000-07-13 2002-01-31 Hitachi Ltd データ処理システム
JP2004302751A (ja) * 2003-03-31 2004-10-28 Hitachi Ltd 計算機システムの性能管理方法、および、記憶装置の性能を管理する計算機システム
KR20160042948A (ko) * 2013-08-08 2016-04-20 에이알엠 리미티드 데이터 처리 시스템
KR20180087831A (ko) * 2017-01-25 2018-08-02 삼성전자주식회사 플래쉬 집적 고 대역폭 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980010800A (ko) * 1995-08-24 1998-04-30 제프리 엘. 포만 데이터 프리페치 장치 및 시스템, 캐시 라인 프리페치 방법
JP2002032251A (ja) * 2000-07-13 2002-01-31 Hitachi Ltd データ処理システム
JP2004302751A (ja) * 2003-03-31 2004-10-28 Hitachi Ltd 計算機システムの性能管理方法、および、記憶装置の性能を管理する計算機システム
KR20160042948A (ko) * 2013-08-08 2016-04-20 에이알엠 리미티드 데이터 처리 시스템
KR20180087831A (ko) * 2017-01-25 2018-08-02 삼성전자주식회사 플래쉬 집적 고 대역폭 메모리 장치

Also Published As

Publication number Publication date
KR102136792B1 (ko) 2020-07-22

Similar Documents

Publication Publication Date Title
US8495318B2 (en) Memory page management in a tiered memory system
US6871264B2 (en) System and method for dynamic processor core and cache partitioning on large-scale multithreaded, multiprocessor integrated circuits
US20080148015A1 (en) Method for improving reliability of multi-core processor computer
US10019271B2 (en) Dynamic runtime data collection and performance tuning
KR101671184B1 (ko) 매니코어 시스템에서 응용 프로그램의 상태를 동적으로 재구성하는 장치 및 방법
US20170371777A1 (en) Memory congestion aware numa management
US10204059B2 (en) Memory optimization by phase-dependent data residency
US20130305252A1 (en) Method and system for heterogeneous filtering framework for shared memory data access hazard reports
US8359291B2 (en) Architecture-aware field affinity estimation
US8769201B2 (en) Technique for controlling computing resources
US20110283067A1 (en) Target Memory Hierarchy Specification in a Multi-Core Computer Processing System
US8296552B2 (en) Dynamically migrating channels
US9542295B2 (en) Method to apply perturbation for resource bottleneck detection and capacity planning
US9292348B2 (en) System overhead-based automatic adjusting of number of running processors within a system
US20140149621A1 (en) Switching a Locking Mode of an Object in a Multi-Thread Program
US20200042347A1 (en) Migration Between CPU Cores
KR102136792B1 (ko) Hbm 도입으로 인한 메모리 보틀넥 문제 해결 방법 및 장치
Afzal et al. Analytic performance model for parallel overlapping memory‐bound kernels
US20230205700A1 (en) Selective speculative prefetch requests for a last-level cache
US20130326181A1 (en) Providing usage statistics for virtual storage
US11182183B2 (en) Workload placement using conflict cost
US9424159B2 (en) Performance measurement of hardware accelerators
Xu et al. Rethinking virtual machine interference in the era of cloud applications
Wang et al. Real time cache performance analyzing for multi-core parallel programs
US20240028389A1 (en) Memory aware context switching

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant