KR20200042653A - IC transmission characteristics Matching Design Method - Google Patents
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Abstract
Description
본 발명은 IC 전송특성 매칭설계 방법에 관한 것으로서, 보다 상세하게는 회로 설계 및 검증 단계에서 IC 간의 전송특성에 따른 전압과 전류의 레벨과 파형신호의 라이징타임 및 폴링타임의 호환여부를 체크하고, IC 사이에 접속된 수동소자의 허용오차를 감안하여 IC 간의 전송특성을 매칭시키는 IC 전송특성 매칭설계 방법에 관한 것이다.The present invention relates to an IC transmission characteristic matching design method, and more specifically, in a circuit design and verification step, checks whether the voltage and current levels according to the transmission characteristics between ICs and the rising time and polling time of the waveform signal are compatible. The present invention relates to an IC transmission characteristic matching design method that matches transmission characteristics between ICs in consideration of tolerances of passive elements connected between ICs.
일반적으로, 집적회로는 많은 디스크리트 회로소자를 하나의 소자에 집적화하여 구현함에 따라, DATA SHEET를 면밀히 살펴보지 않으면 내부구조를 알 수 없고, 실제 회로에 적용시 IC칩 간 상호 호환여부를 세세히 검토하고, EMI와 노이즈 방지책을 더해 회로를 설계해야 한다.In general, as integrated circuits are implemented by integrating many discrete circuit elements into a single element, the internal structure is not known unless the data sheet is closely examined. The circuit must be designed by adding EMI, noise protection, and more.
이러한, 집적화된 IC 간의 입출력신호는 디지털신호로써, High 또는 Low 값의 허용 범위가 정해진다. 즉, 출력전압 VOH, VOL에 따른 범위와, 입력전압 VIH, VIL의 범위를 서로 비교시 출력전압의 범위가 입력전압의 범위 내에 있어야 신호전송시 오류가 나지않게 된다. The input / output signals between the integrated ICs are digital signals, and an allowable range of high or low values is determined. That is, when comparing the ranges according to the output voltages VOH and VOL and the ranges of the input voltages VIH and VIL, the range of the output voltage should be within the range of the input voltage so that no error occurs during signal transmission.
따라서, 전자회로 설계시 IC의 입출력레벨이 서로 호환되는지를 면밀히 살펴보고 부가적인 수동소자로 입출력레벨을 조정하게 된다.Therefore, when designing an electronic circuit, it is closely examined whether IC input / output levels are compatible with each other, and input / output levels are adjusted with additional passive elements.
또한, 전자회로의 설계 후 EMI나 Noise 방지 대책으로 각 신호전송 라인에 수동소자를 적용함으로써, 입출력신호의 파형신호가 지연되어 라이징타임과 폴링타임의 변형에 따른 오동작이나 기능이 불능되는 점을 방지토록 설계해야 한다.In addition, after the design of the electronic circuit, by applying a passive element to each signal transmission line as a countermeasure against EMI or noise, it prevents malfunctions or malfunctions caused by variations in rising and falling times due to delays in the waveform signal of input / output signals. You have to design it.
이와 유사한 SOC설계시 적용되는 종래기술로 한국등록특허 제10-1328263호(2013.11.05.)에는 체계적 점진적 구체화를 통한 전자시스템수준에서부터게이트수준까지의 검증 방법이 개시되었다.As a conventional technique applied in designing a similar SOC, Korean Patent Registration No. 10-1328263 (2013.11.05.) Discloses a verification method from an electronic system level to a gate level through systematic gradual specification.
상기 종래기술은 2개 이상의 설계객체들로 이루어진 특정의 추상화 수준을 가지는 소정의 모델을 대상으로 하는 시뮬레이션 방법으로서, (a) 시뮬레이션 실행 과정에서 상기 소정의 모델에 존재하는 1개 이상의 설계객체에 대하여 사용될 수 있는 예상입력 및 예상출력을 먼저 획득하는 단계; (b) 상기 소정의 모델을 대상으로 하는 시뮬레이션 실행 과정에서 적어도 일부의 시뮬레이션 시간 구간T_parts에서는 상기 예상입력 및 예상출력을 이용한 시뮬레이션을 수행하는 단계를 포함한다.The prior art is a simulation method targeting a predetermined model having a specific level of abstraction consisting of two or more design objects, (a) for one or more design objects existing in the predetermined model during a simulation execution process First obtaining an expected input and an expected output that can be used; (b) performing a simulation using the expected input and expected output in at least a part of the simulation time interval T_parts in the simulation execution process for the predetermined model.
그러나, 상기한 종래기술은 SOC칩 설계시 적용되는 모델링을 통한 설계 및 검증방법으로, 이종의 모델 간에 입출력 레벨을 판단하는 단계가 없고, 이종의 칩간에 발생되는 레벨 차이에 의한 오류를 언급하지 않고 있다.However, the above-mentioned prior art is a design and verification method through modeling applied during SOC chip design, and there is no step of determining input / output levels between heterogeneous models, and does not mention errors caused by level differences generated between different chips. have.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 창작된 것으로 본 발명의 목적은 IC의 전기적특성을 데이터베이스화하고, 상기 데이터베이스에 따른 입출력 신호레벨과, 신호파형의 라이징타임과 폴링타임에 의한 오인식 또는 오작동 가능성을 외부에 알려 주고, IC 사이에 연결되는 수동소자의 값을 용이하게 선택할 수 있는 IC 전송특성 매칭설계 방법을 제공함에 있다.The present invention was created to solve the problems of the prior art as described above. The object of the present invention is to database the electrical characteristics of the IC, and to measure the input / output signal level according to the database, the rising time and falling time of the signal waveform. It is to provide an IC transmission characteristic matching design method that informs the possibility of erroneous recognition or malfunction to the outside and can easily select a value of a passive element connected between ICs.
상기한 목적을 달성하기 위한 본 발명에 의한 IC 전송특성 매칭설계 방법은 다수개의 IC에 대한 전기적특성을 사전에 입력받아 데이터베이스화하는 데이터베이스화단계와; 상기 IC 중 어느 하나의 형명을 입력받아 선택된 선정IC의 전기적특성을 표시하는 IC선정단계와; 상기 IC선정단계에서 선정된 상기 선정IC와 연결되는 대응IC가 입력되는 대응IC선정단계와; 상기 선정IC의 출력전압이 상기 대응IC의 입력범위 내인지를 판단하는 레벨판단단계와; 상기 선정IC와 대응IC의 사이에 전달되는 신호파형의 라이징타임과 폴링타임의 일치 여부를 판단하는 타이밍판단단계와; 상기 레벨판단단계와 타이밍판단계에서 판단된 상기 선정IC와 대응IC의 레벨과 신호파형의 타이밍 일치 여부를 표시하고, 상기 선정IC와 대응IC 사이에 배치된 수동소자에 따라 상기 선정IC의 출력전압이 상기 대응IC의 입력범위에 대응되도록 상기 수동소자의 정수값을 출력하는 결과산출단계;로 이루어지며,The IC transmission characteristic matching design method according to the present invention for achieving the above object comprises: a databaseization step of receiving and inputting electrical characteristics of a plurality of ICs in advance to database; An IC selection step of receiving the type name of one of the ICs and displaying the electrical characteristics of the selected IC; A corresponding IC selection step in which a corresponding IC connected to the selected IC selected in the IC selection step is input; A level determination step of determining whether the output voltage of the selected IC is within the input range of the corresponding IC; A timing determination step of determining whether the rising time and the falling time of the signal waveform transmitted between the selected IC and the corresponding IC are identical; Displays whether the level of the selected IC and the corresponding IC determined in the level determination step and the timing determination step coincide with the timing of the signal waveform, and the output voltage of the selected IC according to a passive element disposed between the selected IC and the corresponding IC. It consists of; a result calculation step of outputting an integer value of the passive element to correspond to the input range of the corresponding IC;
상기 전기적특성은 상기 선정IC와 대응IC의 신호전송방식, 하이 로우 상태의 출력전압, 하이로우 상태의 입력전압, 출력핀, 입력핀 및 입출력신호의 라이징타임과 폴링타임으로 이루어진 것을 특징으로 한다.The electrical characteristics are characterized by consisting of a signal transmission method of the selected IC and a corresponding IC, an output voltage in a high-low state, an input voltage in a high-low state, an output pin, an input pin, and a rising time and a polling time of an input / output signal.
상기 레벨판단단계에는 상기 대응IC의 입력범위 내의 값으로 상기 선정IC의 출력전압이 분배되어 입력되도록 상기 선정IC와 대응IC의 사이에 배치된 수동소자의 값을 입력받아 입출력레벨을 매칭시키는 수동소자선정단계가 구비된 것을 특징으로 한다.In the level judging step, a passive element receiving input of a value of a passive element disposed between the selected IC and a corresponding IC so that the output voltage of the selected IC is distributed and input as a value within the input range of the corresponding IC and matching the input / output level. Characterized in that the selection step is provided.
상기 타이밍판단단계에는 상기 수동소자의 정수값 입력에 따라 상기 대응IC에 입력되는 입력파형의 라이징타임과 폴링타임의 특성변화를 판단토록 상기 수동소자에 의한 지연시간을 연산하여 산출하는 수동소자지연판단단계가 구비된 것을 특징으로 한다.In the timing determining step, a passive element delay judgment is performed by calculating and calculating a delay time by the passive element to determine a characteristic change of a rising time and a falling time of an input waveform input to the corresponding IC according to the input of an integer value of the passive element. Characterized in that the steps are provided.
상기 IC선정단계에는 입출력 레벨을 기준으로 호환 가능한 대응IC의 리스트를 출력해주는 대응IC리스트출력단계가 구비된 것을 특징으로 한다.The IC selection step is characterized in that a corresponding IC list output step is provided for outputting a list of compatible ICs based on input / output levels.
상기 수동소자선정단계에는 상기 출력전압의 분배가 보다 정밀해지도록 상기 수동소자의 허용오차를 입력하여 판단하는 허용오차입력단계가 구비된 것을 특징으로 한다.The passive element selection step is characterized in that an allowable error input step for inputting and determining the tolerance of the passive element is provided so that the distribution of the output voltage becomes more precise.
이와 같이 본 발명의 IC 전송특성 매칭설계 방법의 효과는 다음과 같다.The effect of the IC transmission characteristic matching design method of the present invention is as follows.
첫째, 다양한 IC의 전기적특성을 사전에 데이터베이스화하여, 전기적특성인 입출력 신호의 레벨을 판단하는 레벨판단단계가 구비됨으로써, 회로설계시 선정IC와 대응IC의 입출력레벨을 기준으로 서로 호환되는지 용이하게 판단할 수 있고,First, a level determination step is provided to database the electrical characteristics of various ICs in advance to determine the level of the input / output signals that are electrical characteristics, so that it is easy to be compatible with each other based on the input / output levels of the selected IC and the corresponding IC during circuit design. Can judge,
둘째, 선정IC와 대응IC의 입출력 레벨이 매칭되도록 수동소자의 임피던스를 변경하여 적용하고 이를 정수값으로 산출하는 수동소자선정단계가 구비됨으로써, 양산시 전자회로의 전기적특성으로 인한 오류 또는 오인식되는 문제를 제거할 수 있으며,Second, by selecting and applying the impedance of the passive element by changing the impedance of the passive element so that the input and output levels of the selected IC and the corresponding IC are matched, a step of selecting a passive element is provided, thereby preventing errors or misrecognition due to electrical characteristics of the electronic circuit during mass production. Can be removed,
셋째, EMI와 노이즈 제거를 위해 추가되는 수동소자로 인해 입력신호의 지연현상을 판단토록 수동소자지연판단단계가 구비됨으로써, IC간 신호전송시 파형의 라이징타임과 폴링타임에 의한 오작동여부를 신속하게 판단하여 개선할 수 있고,Third, a passive device delay determination step is provided to determine the delay of the input signal due to passive devices added to remove EMI and noise, so that when a signal is transmitted between ICs, malfunctions due to the rising time and polling time of the waveform can be quickly performed. You can judge and improve,
넷째, IC 사이에 배치되는 수동소자의 허용오차를 입력하여 입출력신호의 변화를 감지하는 허용오차입력단계가 구비됨으로써, 전송신호를 입력받는 대응IC의 오작동을 미연에 방지할 수 있는 효과가 있다.Fourth, by providing a tolerance input step for detecting a change in the input and output signal by inputting the tolerance of the passive element disposed between the IC, there is an effect that can prevent the malfunction of the corresponding IC receiving the transmission signal in advance.
도 1은 본 발명에 따른 IC 전송특성 매칭설계 방법을 설명하는 순서도이고,
도 2는 본 발명에 따른 IC선정 및 전송특성을 설명하는 도면이며,
도 3은 본 발명에 따른 레벨판단단계를 설명하는 도면이고,
도 4는 본 발명에 따른 다른 실시예에 따른 레벨판단단계를 설명하기 위한 수동소자 연결상태를 설명하는 도면이다.1 is a flowchart illustrating an IC transmission characteristic matching design method according to the present invention,
2 is a diagram illustrating IC selection and transmission characteristics according to the present invention,
3 is a view for explaining the level determination step according to the present invention,
4 is a view illustrating a connection state of a passive element for explaining a level determination step according to another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 IC 전송특성 매칭설계 방법은, 도 1 내지 도 4에 도시된 바와 같이, 다수개의 IC에 대한 전기적특성을 사전에 입력받아 데이터베이스화하는 데이터베이스화단계(S10)와; 상기 IC 중 어느 하나의 형명을 입력받아 선택된 선정IC(A)의 전기적특성을 표시하는 IC선정단계(S20)와; 상기 IC선정단계(S20)에서 선정된 상기 선정IC(A)와 연결되는 대응IC(B)가 입력되는 대응IC선정단계(S30)와; 상기 선정IC(A)의 출력전압이 상기 대응IC(B)의 입력범위 내인지를 판단하는 레벨판단단계(S40)와; 상기 선정IC(A)와 대응IC(B)의 사이에 전달되는 신호파형의 라이징타임과 폴링타임의 일치 여부를 판단하는 타이밍판단단계(S50)와; 상기 레벨판단단계(S40)와 타이밍판단계(S50)에서 판단된 상기 선정IC(A)와 대응IC(B)의 레벨과 신호파형의 타이밍 일치여부를 표시하고, 상기 선정IC(A)와 대응IC(B) 사이에 배치된 수동소자에 따라 상기 선정IC(A)의 출력전압이 상기 대응IC(B)의 입력범위에 대응되도록 상기 수동소자의 정수값을 출력하는 결과산출단계(S60);로 이루어지며,IC transmission characteristic matching design method according to the present invention, as shown in Figures 1 to 4, a database step (S10) of receiving the electrical characteristics for a plurality of IC in advance and database; An IC selection step (S20) of receiving the type name of any one of the ICs and displaying electrical characteristics of the selected IC (A); A corresponding IC selection step (S30) in which a corresponding IC (B) connected to the selected IC (A) selected in the IC selection step (S20) is input; A level determination step (S40) of determining whether the output voltage of the selected IC (A) is within the input range of the corresponding IC (B); A timing determination step (S50) for determining whether the rising time and falling time of the signal waveform transmitted between the selected IC (A) and the corresponding IC (B) coincide; The level of the selection IC (A) and the corresponding IC (B) determined in the level determination step (S40) and the timing determination step (S50) and the timing of the signal waveform are displayed, and the selection IC (A) is supported. A result calculation step of outputting an integer value of the passive element such that the output voltage of the selected IC (A) corresponds to the input range of the corresponding IC (B) according to the passive elements disposed between the ICs (S60); Is made of,
상기 전기적특성은 상기 선정IC(A)와 대응IC(B)의 신호전송방식, 하이 로우 상태의 출력전압, 하이로우 상태의 입력전압, 출력핀, 입력핀 및 입출력신호의 라이징타임과 폴링타임으로 이루어진다.The electrical characteristics are the signal transmission method of the selected IC (A) and the corresponding IC (B), the output voltage in the high-low state, the input voltage in the high-low state, the output pin, the input pin, and the rising time and polling time of the input / output signals. Is done.
여기서, 상기 선정IC(A)와 대응IC(B) 간의 입출력이 양방향으로 신호를 송수신하는 경우 각각의 입출력신호에 따른 레벨특성과 신호파형의 호환여부를 양방향으로 검토하게 된다.Here, when the input / output between the selected IC (A) and the corresponding IC (B) transmits / receives signals in both directions, the level characteristics according to the respective input / output signals and the compatibility of the signal waveforms are examined in both directions.
한편, 상기 레벨판단단계(S40)에는, 상기 대응IC(B)의 입력범위 내의 값으로 상기 선정IC(A)의 출력전압이 분배되어 입력되도록 상기 선정IC(A)와 대응IC(B)의 사이에 배치된 수동소자의 값을 입력받아 입출력레벨을 매칭시키는 수동소자선정단계(S41)가 구비된다.On the other hand, in the level determination step (S40), the output voltage of the selected IC (A) is distributed and input to a value within the input range of the corresponding IC (B). A passive element selection step (S41) is provided for receiving input values of passive elements and matching input / output levels.
즉, 상기 선정IC(A)의 VOH의 하한치인 2.9V가 수동소자의 값에 의해 분배되는 경우 상기 대응IC(B)의 VIH의 하한치인 2.7V 보다 큰지를 분석하고, 만약 상기 대응IC(B)의 VIH가 2.7V보다 작게 입력되면 오류가 발생되는 것을 방지하게 된다.That is, if 2.9V, the lower limit of VOH of the selected IC (A), is distributed by the value of the passive element, it is analyzed whether the lower limit of VIH of the corresponding IC (B) is greater than 2.7V, and if the corresponding IC (B If VIH of) is input less than 2.7V, an error is prevented.
예를 들면, 도 4에 도시된 연결의 경우, VI = Z4/(Z2+Z4)*2.9V, 식에 따라 대응IC(B)에 입력되는 전압을 산출할 수 있다.For example, in the case of the connection shown in FIG. 4, VI = Z 4 / (Z 2 + Z 4 ) * 2.9V, and a voltage input to the corresponding IC (B) may be calculated according to the equation.
그리고, 상기 타이밍판단단계(S50)에는 상기 수동소자의 정수값 입력에 따라 상기 대응IC(B)에 입력되는 입력파형의 라이징타임과 폴링타임의 특성변화를 판단토록 상기 수동소자에 의한 지연시간을 연산하여 산출하는 수동소자지연판단단계(S51)가 구비된다.In addition, in the timing determination step (S50), the delay time by the passive element is determined so as to determine the characteristic change of the rising time and falling time of the input waveform input to the corresponding IC (B) according to the input of the integer value of the passive element. A passive device delay determination step (S51) for calculating and calculating is provided.
상기 라이징타임과 폴링타임은 datasheet에 기재된 상기 대응IC(B)의 인풋용량 값과, 외부에 연결된 수동소자인 캐패시터와 인덕터값으로 부터 연산하여 산출할 수 있다. 예를 들어, 캐패시터가 연결된 경우, 지연시간(falling time) t를 아래의 연산을 이용하여 산출할 수 있다.The rising time and polling time can be calculated by calculating from the input capacitance value of the corresponding IC (B) described in the datasheet, and the capacitor and inductor values, which are externally connected passive elements. For example, when a capacitor is connected, the falling time t can be calculated using the following calculation.
VCAP = VIN * e -t/( Zx + CL ),V CAP = V IN * e -t / ( Zx + CL ) ,
==> 10% * VIN = 90% * VIN * e -t/( Zx + CL ),==> 10% * V IN = 90% * V IN * e -t / ( Zx + CL ) ,
여기서, 상기 Vcap은 VIN 으로 부터 캐패시터에 로드되는 전압을 분배하여 표시한 예시이다.Here, the Vcap is an example of dividing and displaying the voltage loaded from the V IN to the capacitor.
그리고, 상기 IC선정단계(S20)에는 입출력 레벨을 기준으로 호환 가능한 대응IC(B)의 리스트를 출력해주는 대응IC리스트출력단계(S21)가 구비됨으로써, 상기 대응IC(B)의 선정을 용이하게 할 수 있게 된다.In addition, the IC selection step (S20) is provided with a corresponding IC list output step (S21) for outputting a list of compatible ICs (B) based on input / output levels, thereby making it easy to select the corresponding IC (B). I can do it.
또한, 상기 수동소자선정단계(S41)에는 상기 출력전압의 분배가 보다 정밀해지도록 상기 수동소자의 허용오차를 입력하여 판단하는 허용오차입력단계(S41a)가 구비됨으로써, 실제 회로에 적용시 발생될 수 있는 레벨오차를 보정할 수 있게 된다.In addition, the passive element selection step (S41) is provided with an allowable error input step (S41a) for inputting and determining the allowable error of the passive element so that the distribution of the output voltage becomes more precise, which may be generated when applied to an actual circuit. The level error can be corrected.
상기와 같은 구성으로 이루어진 본 발명에 따른 IC 전송특성 매칭설계 방법의 작용을 살펴보면 다음과 같다.Looking at the operation of the IC transmission characteristic matching design method according to the present invention having the above configuration is as follows.
본 발명에 따른 IC 전송특성 매칭설계 방법은 회로를 최초 설계하거나, 설계된 회로를 검증하는 경우에 각 매칭된 IC간의 전송특성에 이상이 없는지를 판별하고, 상기 전송특성의 입출력에 문제가 있는 경우 신속히 수정할 수 있도록 결과를 체크하여 사용자에게 알려준다.The IC transmission characteristic matching design method according to the present invention determines whether there is no abnormality in the transmission characteristics between the matched ICs when the circuit is first designed or when the designed circuit is verified, and if there is a problem with the input / output of the transmission characteristics, Check the result so that it can be edited and inform the user.
먼저, 데이터베이스화단계(S10)는 회로에 사용되는 IC의 전기적특성을 data sheet를 기준으로 데이터베이스화하여, 회로 설계자가 쉽게 해당 IC의 전기적인 특성을 확인하여 설계시 사용하게 된다.First, in the database (S10), the electrical characteristics of the IC used in the circuit are databased based on a data sheet, so that the circuit designer can easily check the electrical characteristics of the IC and use it in the design.
그리고, IC선정단계(S20)에서는 출력소자로 사용할 IC를 선정하기 위해, 형명을 입력하여 상기 데이터베이스에 저장된 IC의 전기적특성을 불러와 표시하여 사용하게 된다.Then, in the IC selection step (S20), in order to select an IC to be used as an output element, a type name is input to display and use the electrical characteristics of the IC stored in the database.
또한, 대응IC선정단계(S30)에서는 상기 IC선정단계(S20)에서 선정된 상기 선정IC(A)와 연결되는 대응IC(B)의 형명을 입력하여 전기적특성을 표시하게 된다. 이때, 상기 IC선정단계(S20)에는 선정IC(A)의 형명을 입력하고 선정하면, 상기 대응IC(B)로 사용할 수 있는 리스트를 출력하는 대응IC리스트출력단계(S21)를 수행함으로써, 상기 대응IC(B)의 선정이 용이해진다. In addition, in the corresponding IC selection step (S30), the electrical characteristics are displayed by inputting the model name of the corresponding IC (B) connected to the selected IC (A) selected in the IC selection step (S20). At this time, by inputting the type name of the selected IC (A) in the IC selection step (S20) and selecting, the corresponding IC list output step (S21) of outputting a list that can be used as the corresponding IC (B) is performed. Selection of the corresponding IC (B) becomes easy.
그리고, 레벨판단단계(S40)에서는 상기 선정IC(A)의 출력전압인 VOH, VOL의 범위가, 상기 대응IC(B)의 VIH, VIL의 입력범위의 내인지를 판단하여, 상기 선정IC(A)와 대응IC(B)의 사이에서 전송특성이 적합해지도록 설계할 수 있게 된다.Then, in the level determination step (S40), it is determined whether the range of VOH and VOL, which are output voltages of the selected IC (A), is within the input ranges of VIH and VIL of the corresponding IC (B), and the selected IC ( It is possible to design such that transmission characteristics are suitable between A) and the corresponding IC (B).
즉, 상기 레벨판단단계(S40)에는 상기 선정IC(A)와 대응IC(B)의 사이에 배치된 수동소자의 값을 입력받아 입출력레벨을 매칭시키는 수동소자선정단계(S41)가 구비됨으로써, 입출력신호의 레벨을 조정할 수 있게 된다.That is, the level determination step (S40) is provided with a passive element selection step (S41) for receiving input values of passive elements disposed between the selected IC (A) and the corresponding IC (B) and matching input / output levels. The level of the input / output signal can be adjusted.
이때, 수동소자의 소자값의 오차에 의한 오류를 방지하기 위하여, 상기 수동소자선정단계(S41)에는 상기 수동소자의 허용오차를 입력하여 판단하는 허용오차입력단계(S41a)가 구비됨으로써, 정밀하게 상기 선정IC(A)와 대응IC(B)의 신호레벨을 조정할 수 있게 된다.At this time, in order to prevent an error due to an error in the element value of the passive element, the passive element selection step (S41) is provided with an allowable error input step (S41a) for inputting and determining the allowable error of the passive element, thereby precisely It is possible to adjust the signal level of the selected IC (A) and the corresponding IC (B).
한편, 타이밍판단단계(S50)에서는 선정IC(A)에서 출력된 신호가 대응IC(B)에서 인식하지 못하는 것을 방지토록 상기 대응IC(B) 입력용량에 따른 파형지연시간을 산출하고, 이에 따른 인식여부를 판단하게 된다.On the other hand, in the timing determination step (S50), the waveform delay time according to the input capacity of the corresponding IC (B) is calculated so as to prevent the signal output from the selected IC (A) from being recognized by the corresponding IC (B). It will judge whether it is recognized.
그리고, 상기 타이밍판단단계(S50)에 수동소자지연판단단계(S51)는 상기 대응IC(B)에 입력되는 입력신호의 파형이 수동소자를 거치면서 외곡되거나 지연됨으로써, 발생되는 입력파형의 라이징타임과 폴링타임의 특성변화를 판단하여 오인식 여부를 알릴 수 있게 된다.In addition, in the timing determining step (S50), the passive element delay determining step (S51) is a rising time of an input waveform generated by a waveform of an input signal input to the corresponding IC (B) being distorted or delayed while passing through the passive element. And it is possible to inform whether or not there is a mistake by judging the characteristic change of the polling time.
아울러, 결과산출단계(S60)에서 레벨판단단계(S40)와 타이밍판단단계(S50)에서 체크한 결과를 표시하고, 상기 수동소자의 정수값을 역산출하여 적정 정수값을 알려줌으로써, 사용자의 실수에 의한 오설계를 방지할 수 있게 된다.In addition, by displaying the results checked in the level determination step (S40) and the timing determination step (S50) in the result calculation step (S60), and recalculating the integer value of the passive element to inform the appropriate integer value, the user's mistake It is possible to prevent the misdesign by.
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.The present invention is not limited to the specific preferred embodiments described above, and various modifications can be implemented by any person skilled in the art to which the present invention pertains without departing from the gist of the present invention as claimed in the claims. Of course, such changes are within the scope of the claims.
<도면의 주요부분에 대한 부호의 설명>
S10 : 데이터베이스화단계
S20 : IC선정단계
S21 : 대응IC리스트출력단계
S30 : 대응IC선정단계
S40 : 레벨판단단계
41 : 수동소자선정단계
S41a : 허용오차입력단계
S50 : 타이밍판단단계
S51 : 수동소자지연판단단계
S60 : 결과산출단계
A : 선정IC
B : 대응IC<Explanation of reference numerals for main parts of drawings>
S10: Databaseization stage S20: IC selection stage
S21: Step to output the corresponding IC list S30: Step to select the corresponding IC
S40: Level judgment step 41: Passive element selection step
S41a: Tolerance input step S50: Timing judgment step
S51: Passive device delay judgment step S60: Result calculation step
A: Selected IC B: Supported IC
Claims (5)
상기 IC 중 어느 하나의 형명을 입력받아 선택된 선정IC(A)의 전기적특성을 표시하는 IC선정단계(S20)와;
상기 IC선정단계(S20)에서 선정된 상기 선정IC(A)와 연결되는 대응IC(B)가 입력되는 대응IC선정단계(S30)와;
상기 선정IC(A)의 출력전압이 상기 대응IC(B)의 입력범위 내인지를 판단하는 레벨판단단계(S40)와;
상기 선정IC(A)와 대응IC(B)의 사이에 전달되는 신호파형의 라이징타임과 폴링타임의 일치 여부를 판단하는 타이밍판단단계(S50)와;
상기 레벨판단단계(S40)와 타이밍판단계(S50)에서 판단된 상기 선정IC(A)와 대응IC(B)의 레벨과 신호파형의 타이밍 일치여부를 표시하고, 상기 선정IC(A)와 대응IC(B) 사이에 배치된 수동소자에 따라 상기 선정IC(A)의 출력전압이 상기 대응IC(B)의 입력범위에 대응되도록 상기 수동소자의 정수값을 출력하는 결과산출단계(S60);로 이루어지며,
상기 전기적특성은 상기 선정IC(A)와 대응IC(B)의 신호전송방식, 하이 로우 상태의 출력전압, 하이로우 상태의 입력전압, 출력핀, 입력핀 및 입출력신호의 라이징타임과 폴링타임으로 이루어진 것을 특징으로 하는 IC 전송특성 매칭설계 방법.A databaseization step (S10) of receiving and inputting electrical characteristics of a plurality of ICs in advance and making a database;
An IC selection step (S20) of receiving the type name of any one of the ICs and displaying the electrical characteristics of the selected selected IC (A);
A corresponding IC selection step (S30) in which a corresponding IC (B) connected to the selected IC (A) selected in the IC selection step (S20) is input;
A level determination step (S40) of determining whether the output voltage of the selected IC (A) is within the input range of the corresponding IC (B);
A timing determination step (S50) for determining whether the rising time and falling time of the signal waveform transmitted between the selected IC (A) and the corresponding IC (B) coincide;
The level of the selection IC (A) and the corresponding IC (B) determined in the level determination step (S40) and the timing determination step (S50) and the timing of the signal waveform are displayed, and corresponding to the selection IC (A). A result calculation step of outputting an integer value of the passive element such that the output voltage of the selected IC (A) corresponds to the input range of the corresponding IC (B) according to the passive elements disposed between the ICs (S60); Is made of,
The electrical characteristics include the signal transmission method of the selected IC (A) and the corresponding IC (B), the output voltage in the high-low state, the input voltage in the high-low state, the output pin, the input pin, and the rising time and polling time of the input / output signals. IC transmission characteristics matching design method characterized in that made.
상기 레벨판단단계(S40)에는 상기 대응IC(B)의 입력범위 내의 값으로 상기 선정IC(A)의 출력전압이 분배되어 입력되도록 상기 선정IC(A)와 대응IC(B)의 사이에 배치된 수동소자의 값을 입력받아 입출력레벨을 매칭시키는 수동소자선정단계(S41)가 구비된 것을 특징으로 하는 IC 전송특성 매칭설계 방법.According to claim 1,
In the level judging step (S40), the output voltage of the selected IC (A) is distributed and input to a value within the input range of the corresponding IC (B), so that it is arranged between the selected IC (A) and the corresponding IC (B). IC transmission characteristic matching design method, characterized in that a passive element selection step (S41) is provided to match the input / output level by receiving the value of the passive element.
상기 타이밍판단단계(S50)에는 상기 수동소자의 정수값 입력에 따라 상기 대응IC(B)에 입력되는 입력파형의 라이징타임과 폴링타임의 특성변화를 판단토록 상기 수동소자에 의한 지연시간을 연산하여 산출하는 수동소자지연판단단계(S51)가 구비된 것을 특징으로 하는 IC 전송특성 매칭설계 방법.According to claim 2,
In the timing determination step (S50), the delay time by the passive element is calculated to determine the characteristic change of the rising time and falling time of the input waveform input to the corresponding IC (B) according to the input of the integer value of the passive element. IC transmission characteristic matching design method, characterized in that a passive device delay determination step (S51) for calculating is provided.
상기 IC선정단계(S20)에는 입출력 레벨을 기준으로 호환 가능한 대응IC(B)의 리스트를 출력해주는 대응IC리스트출력단계(S21)가 구비된 것을 특징으로 하는 IC 전송특성 매칭설계 방법.According to claim 1,
In the IC selection step (S20), the IC transmission characteristic matching design method is characterized in that a corresponding IC list output step (S21) for outputting a list of compatible ICs (B) compatible with input / output levels is provided.
상기 수동소자선정단계(S41)에는
상기 출력전압의 분배가 보다 정밀해지도록 상기 수동소자의 허용오차를 입력하여 판단하는 허용오차입력단계(S41a)가 구비된 것을 특징으로 하는 IC 전송특성 매칭설계 방법.According to claim 2,
In the passive element selection step (S41)
IC transmission characteristic matching design method, characterized in that a tolerance input step (S41a) for determining by inputting the tolerance of the passive element is provided so that the distribution of the output voltage becomes more precise.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180123034A KR20200042653A (en) | 2018-10-16 | 2018-10-16 | IC transmission characteristics Matching Design Method |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020180123034A KR20200042653A (en) | 2018-10-16 | 2018-10-16 | IC transmission characteristics Matching Design Method |
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|---|---|
| KR20200042653A true KR20200042653A (en) | 2020-04-24 |
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| KR (1) | KR20200042653A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102183267B1 (en) * | 2020-05-28 | 2020-11-26 | 최훈기 | System for design conformance check between ics |
-
2018
- 2018-10-16 KR KR1020180123034A patent/KR20200042653A/en not_active Application Discontinuation
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