KR20200036700A - 다이간 통신을 위한 전송 라인의 직렬 저항 - Google Patents

다이간 통신을 위한 전송 라인의 직렬 저항 Download PDF

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Abstract

장치는 전송 라인을 통해 서로 통신하는 제어기 다이 및 다이 그룹을 포함할 수 있다. 전송 라인은 인쇄 회로 보드와 통합된 제1 부분, 및 다이 그룹의 입력/출력 패드들에 접합되는 복수의 와이어 본드들을 포함하는 제2 부분을 포함한다. 전송 라인은 제1 부분 및 제2 부분과 직렬로 연결된 저항기 회로를 추가로 포함한다. 저항기 회로는 제1 부분과 제2 부분 사이의 전송 라인에 걸쳐 감소된 반사 계수들을 제공하는 저항 값을 갖는다. 제어기 측의 온다이 종단 저항기 회로는, 저항기 회로를 포함시킴으로써, 제거된다.

Description

다이간 통신을 위한 전송 라인의 직렬 저항{SERIES RESISTANCE IN TRANSMISSION LINES FOR DIE-TO-DIE COMMUNICATION}
본 발명은 다이간 통신을 위한 전송 라인의 직렬 저항에 관한 것이다.
메모리 시스템은 메모리 시스템 내의 데이터의 저장을 위한 데이터, 커맨드, 또는 클록킹 정보를 전달하는 신호들을 통신할 수 있다. 신호들은 신호 경로들 또는 전송 라인들을 따라 통신될 수 있다. 단일 신호 경로 내에서, 상이한 부분들 또는 세그먼트들은 신호 경로의 전체 특성 임피던스에 기여하는 그들 자신의 특성 임피던스를 가질 수 있다. 일반적으로, 이들 상이한 부분들 또는 세그먼트들 각각이 동일한 특성 임피던스를 갖거나 가능한 한 동일한 특성 임피던스에 가까운 것이 바람직할 수 있다. 역으로, 상이한 부분들 중 2개 이상의 상이한 부분들 사이의 상이한 또는 실질적으로 상이한 특성 임피던스들은 바람직하지 않은 에너지 반사를 초래할 수 있어서, 신호 무결성 및 궁극적으로 성능의 저하를 초래할 수 있다. 추가적으로, 임피던스 정합을 제공하고 결과적으로 신호 품질을 개선하기 위해, 전송 라인들의 단부들에 종단 회로들이 추가될 수 있다. 그러나, 종단 회로들은 전형적으로 전력을 소비하며, 이는 바람직하지 않다. 따라서, 임피던스 부정합의 영향을 최소화하는 것 및 전력 소비를 감소시키는 것 둘 모두를 위한 방법들이 바람직할 수 있다.
본 명세서에 포함되고 그의 일부를 구성하는 첨부 도면은 본 발명의 다양한 양태들을 예시하며, 상세한 설명과 함께 그의 원리들을 설명하는 역할을 한다. 편의상, 동일하거나 유사한 요소를 지칭하기 위해 도면 전체에 걸쳐 동일한 도면 부호가 사용될 것이다.
도 1a는 예시적인 메모리 시스템의 블록 다이어그램이다.
도 1b는 복수의 메모리 시스템들을 포함하는 저장 모듈의 블록 다이어그램이다.
도 1c는 계층적 저장 시스템의 블록 다이어그램이다.
도 2a는 도 1a의 메모리 시스템의 제어기의 예시적인 컴포넌트들의 블록 다이어그램이다.
도 2b는 도 1a의 메모리 시스템의 비휘발성 메모리 다이의 예시적인 컴포넌트들의 블록 다이어그램이다.
도 3은 도 1a 내지 도 2b의 제어기의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들 중 N개의 예시적인 구성의 물리적 레이아웃이다.
도 4는 스택으로서 통합된 복수의 메모리 다이들의 측단면도이다.
도 5는 도 3의 전송 라인의 와이어 본드 부분의 회로 모델이다.
도 6은 도 1a 내지 도 2b의 제어기의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들 중 N개의 다른 예시적인 구성의 물리적 레이아웃이며, 이때 저항기 회로가 메모리 다이 패키지의 외부 인케이싱(outer encasing) 내에 위치되어 있다.
도 7은 도 1a 내지 도 2b의 제어기의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들 중 N개의 다른 예시적인 구성의 물리적 레이아웃이며, 이때 저항기 회로가 메모리 다이 패키지의 외부 인케이싱의 외부에 위치되어 있다.
도 8은 도 1a 내지 도 2b의 제어기의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들의 다른 예시적인 구성의 물리적 레이아웃이며, 여기서 복수의 메모리 다이들은 다수의 메모리 다이 패키지들 내에 배치되고, 저항기 회로가 다수의 메모리 다이 패키지들의 외부에 위치된다.
개요
서론으로, 아래의 실시예들은, 전송 라인 내에 직렬 저항기를 포함시키는 것을 통해, 제어기 다이와 메모리 다이 그룹 또는 스택(group or stack of memory die) 사이와 같은, 다이들 사이의 통신에 대한 전송 품질을 개선하고 전력 소비를 감소시키는 것에 관한 것이다. 일 실시예에서, 장치는 제어기 다이, 다이 그룹, 및 제어기 다이 및 다이 그룹에 결합된 전송 라인을 포함한다. 전송 라인은, 인쇄 회로 보드와 통합된 제1 부분, 복수의 와이어 본드들을 포함하는 제2 부분, 및 제1 부분 및 제2 부분과 직렬로 연결된 저항기 회로를 포함한다.
일부 실시예들에서, 제어기 다이는 전송 라인에 결합된 온다이 종단 저항 회로(on-die termination resistance circuit) 없이 구성된다.
일부 실시예들에서, 저항기 회로는 제1 부분의 특성 임피던스와 제2 부분의 특성 임피던스 사이의 저항 값을 갖는다.
일부 실시예들에서, 저항기 회로는 다이 그룹을 수용하는 외부 인케이싱 내에 배치된다.
일부 실시예들에서, 저항기 회로는 다이 그룹이 배치되는 다이 기판 상에 배치된다.
일부 실시예들에서, 저항기 회로는 다이 그룹을 수용하는 외부 인케이싱의 외부에 배치된다.
일부 실시예들에서, 저항기 회로는 인쇄 회로 보드의 평면 표면 상에 배치된다.
일부 실시예들에서, 다이 그룹은 제1 다이 패키지의 일부인 제1 다이 그룹을 포함하고, 장치는 제2 다이 패키지의 일부인 제2 다이 그룹을 추가로 포함하고, 제1 다이 패키지 및 제2 다이 패키지는 둘 모두 제어기 다이와 통신하기 위해 저항기 회로를 통해 신호들을 전송한다.
일부 실시예들에서, 다이 그룹의 다이는 출력 임피던스를 갖는 전송 라인 상으로의 전송을 위한 신호를 생성하도록 구성된 출력 드라이버 회로를 포함하고, 저항기 회로의 저항 값과 출력 임피던스의 합은 제1 부분의 특성 임피던스에 의존한다.
일부 실시예들에서, 합은 제1 부분의 특성 임피던스의 약 65% 내지 90%의 범위 내에 있다.
다른 실시예에서, 장치는 제1 다이 및 전송 라인을 포함한다. 제1 다이는 제2 다이로 신호를 전송하도록 구성된다. 전송 라인은 제1 다이로부터 제2 다이로 신호를 통신하도록 구성된다. 또한, 전송 라인은 제1 특성 임피던스를 갖는 제1 부분, 제1 특성 임피던스와 상이한 제2 특성 임피던스를 갖는 제2 부분, 및 제1 특성 임피던스와 제2 특성 임피던스 사이의 저항 값을 포함하는 저항기 회로를 포함한다.
일부 실시예들에서, 제2 다이는 전송 라인에 결합된 온다이 종단 저항 회로 없이 구성된다.
일부 실시예들에서, 저항기 회로는 제1 부분과 제2 부분 사이에서 전송 라인 내에 위치된다.
일부 실시예들에서, 저항기 회로는 제1 다이를 포함하는 다이 스택을 수용하는 외부 인케이싱 내에 배치된다.
일부 실시예들에서, 저항기 회로는 제1 다이를 포함하는 다이 스택을 수용하는 외부 인케이싱의 외부에 배치된다.
일부 실시예들에서, 저항기 회로는 인쇄 회로 보드의 평면 표면 상에 배치된다.
일부 실시예들에서, 제1 다이는 제1 다이 패키지의 일부이고, 장치는 제2 다이 패키지의 일부인 제3 다이를 추가로 포함하고, 제1 다이 패키지 및 제2 다이 패키지는 둘 모두 제어기 다이와 통신하기 위해 저항기 회로를 통해 신호들을 전송한다.
일부 실시예들에서, 다이 그룹의 다이는 출력 임피던스를 갖는 전송 라인 상으로의 전송을 위한 신호를 생성하도록 구성된 출력 드라이버 회로를 포함하고, 저항기 회로의 저항 값과 출력 임피던스의 합은 제1 부분의 제1 특성 임피던스에 의존한다.
일부 실시예들에서, 합은 제1 부분의 제1 특성 임피던스의 약 65% 내지 90%의 범위 내에 있다.
다른 실시예에서, 방법은: 제1 다이의 입력/출력 패드로부터 전송 라인의 와이어 본드 부분을 통해 신호를 전송하는 단계; 와이어 본드 부분을 통해 신호를 전송한 후에 와이어 본드 부분과 직렬로 연결된 저항기 회로를 통해 신호를 통과시키는 단계; 및 저항기 회로를 통해 신호를 통과시킨 후에 전송 라인의 인쇄 회로 보드 부분을 통해 제2 다이로 신호를 전파하는 단계를 포함한다.
다른 실시예들이 가능하고, 실시예들 각각은 단독으로 또는 함께 조합되어 사용될 수 있다. 따라서, 첨부 도면을 참조하여 다양한 실시예들이 이제 기술될 것이다.
실시예
하기의 실시예들은, 전송 라인 내에 직렬 저항기를 포함시키는 것을 통해, 제어기 다이 및 메모리 다이 그룹 또는 스택과 같은, 다이들 사이의 통신에 대한 전송 품질을 개선하고 전력 소비를 감소시키기 위한 시스템들, 장치들, 디바이스들, 회로들, 및 방법들을 기술한다. 이들 및 다른 실시예들로 전환하기 전에, 하기의 단락들은 이들 실시예들과 함께 사용될 수 있는 예시적인 메모리 시스템들 및 저장 모듈들의 논의를 제공한다. 이들은 단지 예시이며, 다른 유형의 메모리 시스템들 및/또는 저장 모듈들을 포함하는, 다른 적합한 유형들의 시스템들, 장치들, 디바이스들, 또는 회로들이 사용될 수 있다.
도 1a는 비휘발성 메모리 시스템과 같은 메모리 시스템(100)을 예시하는 블록 다이어그램이다. 메모리 시스템(100)은 제어기(102) 및 복수의 메모리 다이들(104)로 구성될 수 있는 메모리를 포함할 수 있다. 본 명세서에 사용되는 바와 같이, 메모리 다이라는 용어는 메모리 셀들의 세트(비휘발성 메모리 셀들을 포함함), 및 이들 메모리 셀들의 물리적 동작을 관리하기 위한 관련 회로부 - 이들은 단일 반도체 기판 상에 형성됨 - 를 지칭한다. 또한, 용어 다이는 일반적으로 단일 반도체 기판 상의 회로부 또는 회로 컴포넌트들을 지칭할 수 있지만, 데이터를 저장하기 위한 메모리 셀들을 포함할 수 있거나 포함하지 않을 수도 있다. 제어기(102)는 호스트 시스템과 인터페이싱하고, 비휘발성 메모리 다이들(104)에 대한 판독, 프로그래밍, 및 소거 동작들을 위한 커맨드 시퀀스들을 전송할 수 있다. 본 명세서에서, 제어기(102)는 제어기(102)의 회로부가 복수의 메모리 다이들(104)과는 별개인 다이 상에 구성되거나 위치되는 것을 식별 또는 강조하기 위해 제어기 다이(102)로 지칭된다. 제어기 다이(102) 및 메모리 다이들(104) 각각은, 이들이 각각 신호들을 전송 및 수신할 수 있다는 점에서, 송수신기 회로들로서 구성되거나 기능할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 제어기 다이(102) 및 복수의 메모리 다이들(104)은 복수의 전송 라인들을 통해 서로 통신하도록 구성된다.
제어기 다이(102)는 프로세싱 회로부, 마이크로프로세서 또는 프로세서, 및 예를 들어, (마이크로)프로세서, 로직 게이트들, 스위치들, 주문형 집적 회로(ASIC), 프로그래밍가능 논리 제어기, 및 임베디드 마이크로제어기에 의해 실행가능한 컴퓨터 판독가능 프로그램 코드(예를 들어, 소프트웨어 또는 펌웨어)를 저장하는 컴퓨터 판독가능 매체의 형태를 취할 수 있다. 제어기 다이(102)는 후술되는 다양한 기능들을 수행하기 위해 하드웨어 및/또는 펌웨어로 구성될 수 있다. 또한, 제어기 다이(102)의 내부에 있는 것으로 도시된 컴포넌트들 중 일부는 또한 제어기 다이(102)의 외부에 저장될 수 있고, 다른 컴포넌트들이 사용될 수 있다. 부가적으로, 어구 "~와 동작가능하게 통신하는"은 본 명세서에 도시 또는 기술되거나 되지 않을 수 있는 하나 이상의 컴포넌트들을 통해 간접 (유선 또는 무선) 통신하거나 직접 통신하는 것을 의미할 수 있다.
제어기 다이(102)는 메모리 다이들(104)의 메모리 셀들에 저장된 데이터를 관리하도록 그리고 또한 컴퓨터 또는 전자 디바이스와 같은 호스트와 통신하도록 구성된다. 제어기 다이(102)는 본 명세서에서 설명되는 특정 기능에 더하여 다양한 기능을 가질 수 있다. 예를 들어, 제어기 다이(102)는 메모리 다이들(104)이 적절히 동작하도록 보장하도록, 불량 또는 결함 메모리 셀들을 매핑 아웃(mapping out)하도록, 그리고 향후의 실패한 셀들에 대해 대체될 여분의 셀들을 할당하도록 메모리 셀들 및/또는 메모리 다이들(104)의 회로부를 포맷화할 수 있다. 여분의 셀들 중 일부 부분은 제어기 다이(102)를 동작시키고 다른 특징들을 구현하기 위하여 펌웨어를 보유하는 데 사용될 수 있다. 동작 시, 호스트가 메모리 다이(104)로부터 데이터를 판독하거나 그에 데이터를 기록할 필요가 있을 때, 호스트는 제어기 다이(102)와 통신한다. 호스트가 데이터가 판독/기록될 논리 어드레스를 제공할 때, 제어기 다이(102)는 호스트로부터 수신된 논리 어드레스를 메모리 다이들(102) 내의 물리 어드레스로 변환할 수 있다. (대안적으로, 호스트는 물리 어드레스를 제공할 수 있다). 제어기 다이(102)는 또한, 웨어 레벨링(wear leveling)(달리 반복적으로 기록되지 않을 메모리의 특정 블록들의 마모를 피하도록 기록들을 분포시킴) 및 가비지 수집(garbage collection)(블록이 풀(full)이 된 후에, 데이터의 유효 페이지들만을 새로운 블록으로 이동시켜, 풀 블록이 소거 및 재사용될 수 있게 함)과 같은, 그러나 그에 제한되지 않는, 다양한 메모리 관리 기능들을 수행하도록 구성될 수 있다.
제어기 다이(102)와 메모리 다이들(104) 사이의 인터페이스는 토글 모드(Toggle Mode) 200, 400, 또는 800과 같은 임의의 적합한 메모리 인터페이스일 수 있다. 일 실시예에서, 메모리 시스템(100)은 카드 기반 시스템, 예컨대, SD(Secure Digital) 또는 마이크로-SD(micro secure digital) 카드일 수 있다. 대안적인 실시예에서, 시스템(100)은 임베디드 메모리 시스템의 일부일 수 있다.
도 1b는 복수의 메모리 시스템들(100)을 포함하는 저장 모듈(200)을 도시한다. 이와 같이, 저장 모듈(200)은 호스트와, 그리고 복수의 메모리 시스템들(100)을 포함하는 저장 시스템(204)과 인터페이싱하는 저장 제어기(202)를 포함할 수 있다. 저장 제어기(202)와 메모리 시스템(100) 사이의 인터페이스는, 비제한적 예들로서, SATA(serial advanced technology attachment), 직렬 부착 SCSI(serial attached SCSI, SAS), PCIe(peripheral component interface express) 인터페이스, 임베디드 멀티미디어카드(embedded MultiMediaCard, eMMC) 인터페이스, SD 인터페이스, 또는 범용 직렬 버스(USB) 인터페이스와 같은 버스 인터페이스일 수 있다. 저장 시스템(200)은, 일 실시예에서, 랩톱 컴퓨터들 및 태블릿 컴퓨터들과 같은 휴대용 컴퓨팅 디바이스들 및 모바일 폰들에서 발견되는 것과 같은 솔리드 스테이트 드라이브(SSD)일 수 있다.
도 1c는 계층적 저장 시스템(210)을 도시하는 블록 다이어그램이다. 계층형 저장 시스템(210)은 복수의 저장 제어기들(202)을 포함할 수 있으며, 이들 각각은 각자의 저장 시스템(204)을 제어한다. 호스트 시스템들(212)은 버스 인터페이스를 통해 계층적 저장 시스템(210) 내의 메모리들에 액세스할 수 있다. 예시적인 버스 인터페이스들은, 예들로서, NVMe(non-volatile memory express), FCoE(fiber channel over Ethernet) 인터페이스, SD 인터페이스, USB 인터페이스, SATA 인터페이스, SAS 인터페이스, PCIe 인터페이스, 또는 eMMC 인터페이스를 포함할 수 있다. 일 실시예에서, 도 1c에 도시된 저장 시스템(210)은 데이터 센터 또는 대용량 저장이 필요한 다른 위치에서 발견되는 것과 같이, 다수의 호스트 컴퓨터들에 의해 액세스가능한 랙 장착가능 대용량 저장 시스템일 수 있다.
도 2a는 제어기 다이(102)의 예시적인 컴포넌트들을 더 상세히 도시하는 블록 다이어그램이다. 제어기 다이(102)는 호스트와 인터페이싱하는 프론트 엔드 모듈(108), 메모리 다이들(104)과 인터페이싱하는 백 엔드 모듈(110), 및 메모리 시스템(100)의 다양한 기능들을 수행하는 다양한 다른 모듈들을 포함할 수 있다. 일반적으로, 모듈은 하드웨어 또는 하드웨어와 소프트웨어의 조합일 수 있다. 예를 들어, 각각의 모듈은 ASIC(Application Specific Integrated Circuit), FPGA(field programmable gate array), 회로, 디지털 논리 회로, 아날로그 회로, 이산 회로들의 조합, 게이트들, 또는 임의의 다른 유형의 하드웨어, 또는 이들의 조합을 포함할 수 있다. 추가적으로 또는 대안적으로, 각각의 모듈은 모듈의 특징들 중 하나 이상을 구현하기 위해 프로세서 또는 프로세서 회로부로 실행가능한 명령어들을 포함하는 메모리 하드웨어를 포함할 수 있다. 모듈 중 임의의 모듈이 프로세서로 실행가능한 명령어들을 포함하는 메모리의 부분을 포함할 때, 모듈은 프로세서를 포함할 수 있거나 포함하지 않을 수 있다. 일부 예들에서, 각각의 모듈은 단지, 임의의 다른 하드웨어를 포함하는 모듈 없이, 대응하는 모듈의 특징들을 구현하기 위해 프로세서로 실행가능한 명령어들을 포함하는 메모리의 부분일 수 있다. 각각의 모듈은 포함된 하드웨어가 소프트웨어를 포함할 때에도 적어도 일부 하드웨어를 포함하기 때문에, 각각의 모듈은 하드웨어 모듈로 상호교환가능하게 지칭될 수 있다.
제어기 다이(102)는 랜덤 액세스 메모리(RAM)(116) 내의 버퍼들을 관리하고 제어기 다이(102)의 내부 통신 버스(117) 상의 통신을 위한 내부 버스 중재를 제어하는 버퍼 관리자/버스 제어기 모듈(114)을 포함할 수 있다. ROM(Read Only Memory)(118)은 시스템 부트 코드를 저장 및/또는 액세스할 수 있다. 제어기 다이(102)와 분리되어 위치된 것으로 도 2a에 도시되어 있지만, 다른 실시예들에서, RAM(116) 및 ROM(118) 중 하나 또는 양측 모두는 제어기 다이(102) 내에 위치될 수 있다. 또 다른 실시예들에서, RAM(116) 및 ROM(118)의 일부분들은 제어기 다이(102) 내에 그리고 제어기 다이(102) 외부에 둘 다 위치될 수 있다. 추가로, 일부 구현예들에서, 제어기 다이(102), RAM(116), 및 ROM(118)은 별도의 반도체 다이들 상에 위치될 수 있다.
추가적으로, 프론트 엔드 모듈(108)은 호스트 또는 다음 레벨의 저장 제어기와의 전기적 인터페이스를 제공하는 호스트 인터페이스(120) 및 물리 계층 인터페이스(PHY)(122)를 포함할 수 있다. 호스트 인터페이스(120)의 유형의 선택은 사용되는 메모리의 유형에 의존할 수 있다. 호스트 인터페이스(120)의 예시적인 유형들은 SATA, SATA 익스프레스, SAS, 파이버 채널(Fibre Channel), USB, PCIe, 및 NVMe를 포함할 수 있지만, 이에 제한되지 않는다. 호스트 인터페이스(120)는 전형적으로 데이터, 제어 신호들, 및 타이밍 신호들에 대한 전달을 가능하게 할 수 있다.
백엔드 모듈(110)은 ECC(error correction controller) 엔진(124)을 포함할 수 있고, ECC 엔진(124)은 호스트로부터 수신된 데이터 바이트들을 인코딩하고 메모리 다이들(104)로부터 판독된 데이터 바이트들을 디코딩하고 에러 정정한다. 또한, 백 엔드 모듈(110)은 RAID 패리티(parity)의 생성 및 실패한 데이터의 복원을 관리하는 RAID(Redundant Array of Independent Drives) 모듈(128)을 포함할 수 있다. RAID 패리티는 메모리 시스템(100)에 기록되는 데이터에 대한 무결성 보호(integrity protection)의 추가 레벨로서 사용될 수 있다. 일부 경우들에서, RAID 모듈(128)은 ECC 엔진(124)의 일부일 수 있다.
또한, 백 엔드 모듈(110)은 커맨드 시퀀서(128) 및 메모리 인터페이스(130)를 포함할 수 있다. 제어기 다이(102)는 백 엔드 모듈(110)의 전체 동작을 제어하는 제어 층(132)(예컨대, 플래시 제어기 계층)을 포함할 수 있다.
커맨드 시퀀서(128)는 메모리 다이들(104)로 전송될 커맨드 시퀀스들, 예컨대, 프로그래밍, 판독, 및 소거 커맨드 시퀀스들을 생성하도록 구성될 수 있다. 커맨드 시퀀서(128)가 출력하는 커맨드 시퀀스들의 커맨드들은 컨텍스트 커맨드들로 지칭될 수 있다. 예를 들어, 판독 동작들을 위한 커맨드 시퀀스들의 커맨드들은 판독 컨텍스트 커맨드들로 지칭될 수 있고, 기록 동작들을 위한 커맨드 시퀀스들의 커맨드들은 기록 컨텍스트 커맨드들로 지칭될 수 있다.
메모리 인터페이스(130)는 메모리 다이들(104)에 커맨드 시퀀스들 또는 컨텍스트 커맨드들을 출력하고 메모리 다이들(104)로부터 상태 정보를 수신하도록 구성된다. 커맨드 시퀀스들 및 상태 정보와 함께, 메모리 인터페이스(130)는, 또한, 메모리 다이들(104) 내로 프로그래밍되고 이들로부터 판독될 데이터를, 예컨대 데이터 신호들의 형태로, 송신 및 수신하도록 구성될 수 있다. 메모리 인터페이스(130)는 또한, 프로그래밍될 데이터를 전달하는 데이터 신호들을 메모리 다이들(104)이 수신하고/하거나 제어기 다이(102)가 메모리 다이들(104)로부터 판독하기를 원하는 데이터를 전달하는 데이터 신호들을 메모리 다이들(104)이 출력하는 타이밍을 제어하기 위해, 클록 신호들 또는 스트로브 신호들을 출력하도록 구성될 수 있다.
도 2a에 도시된 바와 같이, 메모리 시스템(100)은 제어기 다이(102)와 복수의 메모리 다이들(104)을 연결하는 복수의 전송(Tx) 라인들(또는 채널들)(134)을 포함할 수 있다. 일반적으로, 전송 라인은, 신호들을 전송하고 있는 전송기로부터 신호들을 수신하고 있는 수신기로 교류(AC) 또는 무선 주파수(RF) 신호를 전도하도록 구성된 임의의 전도성 구조물 또는 전도성 구조물들의 조합이다. 본 명세서에 기술된 예시적인 메모리 시스템들의 경우, 제어기 다이(102)와 메모리 다이들(104) 사이에서(그로 그리고 그로부터를 포함함) 신호들을 통신하기 위해 전송 라인들이 포함된다. 제어기 다이(102) 및 메모리 다이들(104)은 복수의 전송(Tx) 라인들(134)을 통해 신호들 - 데이터 신호들, 클록 신호들, 및 커맨드 신호들을 포함함 - 을 통신하도록 구성될 수 있다. 제어기 다이(102)와 메모리 다이들(104) 사이에서 통신되는 신호는 전송 라인들(134) 중 하나를 통해 제어기 다이(102)로부터 메모리 다이들(104)로 전송되거나, 또는 전송 라인들(134) 중 하나를 통해 메모리 다이들(104)로부터 제어기 다이(102)로 전송될 수 있다. 이와 관련하여, 제어기 다이(102) 및 메모리 다이들(104) 각각은 이들이 각각 신호들을 전송 및 수신하도록 구성될 수 있다는 점에서 송수신기 회로들(또는 다이들)로서 구성될 수 있다.
제어기(102)는 그것의 메모리 인터페이스(130)를 통해 전송 라인들(134)에 결합될 수 있다. 제어기 다이(102)가 메모리 다이들(104)로 신호를 송신하기를 원할 때, 제어기 다이(102)는 그것의 메모리 인터페이스(130)를 통해 전송 라인들(134) 중 하나 상으로 신호를 송신할 수 있다. 메모리 다이들(104)은 각각, 도 3과 관련하여 아래에서 더 상세히 기술되는 바와 같이, 신호들을 송신 및 수신하기 위해 그들 자신의 각자의 메모리 인터페이스들을 가질 수 있다. 메모리 인터페이스들을 지칭할 때, 제어기 다이(102)의 메모리 인터페이스는 제어기-측 메모리 인터페이스(130)로 지칭될 수 있고, 메모리 다이들(104)의 메모리 인터페이스들은 메모리-측 메모리 인터페이스들로 지칭될 수 있다.
또한, 메모리 인터페이스(130)는 전송 라인들(134) 상에서 통신되는 아날로그 신호들을 송신, 수신, 및 생성하는 회부로를 포함하는 제어기 입력/출력(I/O) 회로부(136)를 포함하거나 그와 통신할 수 있다. 제어기 I/O 회로부(136)는 신호들을 송신, 수신, 및 생성하기 위한 다양한 구성들 또는 회로부 토폴로지들 중 임의의 것을 포함할 수 있다. 예를 들어, 전송 라인들(134) 상으로 신호들을 생성 및 출력하기 위해, 제어기 I/O 회로부(136)는, 소정의 사전결정된 높은 전압 레벨 및 낮은 전압 레벨에서 전송 라인들(134) 상에 아날로그 신호들을 생성하는, 푸시-풀 회로(push-pull circuit)의 형태와 같은, 출력 드라이버 회로들을 포함할 수 있다. 또한, 전송 라인들(134)로부터 신호들을 수신하기 위해, 제어기 I/O 회로부(136)는 입력 버퍼들의 형태와 같은 입력 회로부를 포함할 수 있으며, 이는, 일부 실시예들에서, 비제한적 예로서, 슈미트 트리거 또는 차동 비교기와 같은 비교기들을 포함할 수 있다. 다양한 실시예들에서, I/O 회로부(136)는 전송 라인들 상에서 통신되는 신호들을 전송, 수신, 및 생성하기 위해, 프리-드라이버 회로들, 레벨 시프터 회로들, 샘플링 회로들(예컨대, 래치들 또는 플립 플롭들), 및/또는 멀티플렉서들을 포함할 수 있다. 추가적으로, 제어기 I/O 회로부(136)는 전송 라인들(134)에 연결되는 제어기 다이(102) 상에 배치된 I/O 접촉 패드들과 같은 전도성 컴포넌트들을 포함할 수 있다.
또한, 메모리 인터페이스(130) 및/또는 제어기 I/O 회로부(136)는 다양한 전송 모드들, 유형들, 프로토콜들, 표준들, 또는 포맷들 - 그 비제한적 예들은 DDR(double data rate), 및/또는 토글 모드(Toggle Mode, TM), 예컨대 TM 200, 400, 또는 800을 포함함 - 중 임의의 것을 사용하여 전송 라인들(134)을 통해 메모리 다이들(104)과 통신하도록 구성될 수 있다.
도 2a에 도시된 비휘발성 메모리 시스템(100)의 추가 모듈들은 메모리 다이들(104)의 메모리 셀들의 어드레스 관리(예컨대, 어드레스 변환) 및 웨어 레벨링과 같은 소정 메모리 기능들을 수행할 수 있는 매체 관리 계층(138)을 포함할 수 있다. 메모리 시스템(100)은 또한 제어기 다이(102)와 인터페이싱할 수 있는 외부 전기적 인터페이스들, 외부 RAM, 저항기들, 커패시터들, 또는 다른 컴포넌트들과 같은 다른 개별 컴포넌트들(140)을 포함할 수 있다. 대안적 실시예들에서, RAID 모듈(128), 매체 관리 계층(138) 및 버퍼 관리/버스 제어기(114) 중 하나 이상은 제어기 다이(102)에서 필수가 아닐 수 있는 옵션적인 컴포넌트들이다.
도 2b는 메모리 다이들(104) 중 하나의 메모리 다이의 예시적인 컴포넌트들을 더 상세히 도시하는 블록 다이어그램이다. 비휘발성 메모리 다이(104)는 메모리 셀 구조물(142)을 포함할 수 있다. 일부 예시적인 구성들에서, 메모리 셀 구조물(142)은 2차원 또는 3차원 어레이와 같은 어레이의 형태로 구성될 수 있다.
임의의 적합한 유형의 메모리가 메모리 셀들(142)에 사용될 수 있다. 예로서, 메모리는 동적 랜덤 액세스 메모리("DRAM") 또는 정적 랜덤 액세스 메모리("SRAM"), 비휘발성 메모리, 예컨대 저항성 랜덤 액세스 메모리(resistive random access memory, "ReRAM"), 전기적으로 소거가능한 프로그래밍가능 판독 전용 메모리("EEPROM"), 플래시 메모리(EEPROM의 서브세트로도 간주될 수 있음), 강유전성 랜덤 액세스 메모리("FRAM"), 자기저항성 랜덤 액세스 메모리("MRAM"), 상-변화 메모리("PCM"), 또는 정보를 저장할 수 있는 반도체 또는 다른 재료를 포함하는 다른 요소들일 수 있다. 각각의 유형의 메모리는 상이한 구성들을 가질 수 있다. 예를 들어, 플래시 메모리 디바이스들은 NAND 또는 NOR 구성으로 구성될 수 있다.
메모리는 수동 및/또는 능동 요소들로부터, 임의의 조합으로 형성될 수 있다. 비제한적 예로서, 수동 반도체 메모리 요소들은 ReRAM 디바이스 요소들을 포함하는데, 이는 일부 실시예들에서 안티-퓨즈(anti-fuse), 상 변화 재료 등과 같은 저항성 스위칭 저장 요소, 및 옵션적으로 다이오드 등과 같은 스티어링 요소를 포함한다. 또한, 비제한적 예로서, 능동 반도체 메모리 요소들은 EEPROM 및 플래시 메모리 디바이스 요소들을 포함하는데, 이는 일부 실시예들에서 플로팅 게이트, 전도성 나노입자들, 또는 전하 저장 유전체 재료와 같은, 전하 저장 영역을 포함하는 요소들을 포함한다.
다수의 메모리 요소들은 그들이 직렬로 연결되도록 또는 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다. 비제한적 예로서, NAND 구성의 플래시 메모리 디바이스들(NAND 메모리)은 전형적으로 직렬로 연결된 메모리 요소들을 포함한다. NAND 메모리 어레이는 어레이가 다수의 메모리 스트링들 - 여기서 스트링은 단일 비트 라인을 공유하고 그룹으로서 액세스되는 다수의 메모리 요소들로 구성됨 - 로 구성되도록 구성될 수 있다. 대안적으로, 메모리 요소들은 각각의 요소가 개별적으로 액세스가능하도록 구성될 수 있다 - 예컨대, NOR 메모리 어레이. NAND 및 NOR 메모리 구성들은 예시적인 것이고, 메모리 요소들은 달리 구성될 수 있다.
기판 내에 그리고/또는 기판 위에 위치된 반도체 메모리 요소들은 2차원 메모리 구조 또는 3차원 메모리 구조와 같은 2차원 또는 3차원으로 배열될 수 있다.
2차원 메모리 구조에서, 반도체 메모리 요소들은 단일 평면 또는 단일 메모리 디바이스 레벨로 배열된다. 전형적으로, 2차원 메모리 구조에서, 메모리 요소들은 메모리 요소들을 지지하는 기판의 주 표면에 실질적으로 평행하게 연장되는 평면(예를 들어, x-z 방향 평면)으로 배열된다. 기판은 그 위에 또는 그 내부에 메모리 요소들의 층이 형성되는 웨이퍼일 수 있거나, 또는 그것은 메모리 요소들이 형성된 후에 메모리 요소들에 부착되는 캐리어 기판일 수 있다. 비제한적 예로서, 기판은 실리콘과 같은 반도체를 포함할 수 있다.
메모리 요소들은, 복수의 행들 및/또는 열들에서와 같이, 순서화된 어레이에서의 단일 메모리 디바이스 레벨로 배열될 수 있다. 그러나, 메모리 요소들은 비정규(non-regular) 또는 비직교 구성들로 배열될 수 있다. 메모리 요소들은 각각, 비트 라인들 및 워드 라인들과 같은 2개 이상의 전극들 또는 접촉 라인들을 가질 수 있다.
3차원 메모리 어레이는 메모리 요소들이 다수의 평면들 또는 다수의 메모리 디바이스 레벨들을 차지하도록 배열되고, 그에 의해 구조물을 3차원으로 형성한다(즉, x, y 및 z 방향들로 - 여기서, y 방향은 기판의 주 표면에 실질적으로 수직이고, x 및 z 방향들은 기판의 주 표면에 실질적으로 평행함).
비제한적 예로서, 3차원 메모리 구조물은 다수의 2차원 메모리 디바이스 레벨들의 스택으로서 수직으로 배열될 수 있다. 다른 비제한적 예로서, 3차원 메모리 어레이는 각각의 열이 각각의 열 내에 다수의 메모리 요소들을 갖는 다수의 수직 열들(예컨대, 기판의 주 표면에 실질적으로 수직으로, 즉, y 방향으로 연장된 열들)로서 배열될 수 있다. 열들은 2차원 구성으로, 예컨대, x-z 평면 내에 배열될 수 있어서, 메모리 요소들이 다수의 수직으로 적층된 메모리 평면들 상에 있는, 메모리 요소들의 3차원 배열을 생성할 수 있다. 3차원의 메모리 요소들의 다른 구성들이 또한 3차원 메모리 어레이를 구성할 수 있다.
메모리 셀 구조물(142)의 메모리 셀들을 조직화하는 추가적인 방식이 가능할 수 있다. 비제한적 예로서, 메모리 셀들은 블록들로 조직화될 수 있고, 블록들은 평면들로 조직화될 수 있다. 또한, 메모리 셀 구조물의 메모리 셀들은 워드 라인들 및 비트 라인들을 포함하는 바이어싱 라인들에 연결될 수 있다. 메모리 다이 상의 회로부는, 판독, 프로그래밍, 및 소거 동작들을 포함하는, 메모리 셀들과 연관된 메모리 동작들을 수행하기 위해, 워드 라인들 및 비트 라인들을 다양한 전압들로 바이어스시키도록 구성될 수 있다.
메모리 다이(104)는 메모리 셀 구조물(142)로부터 감지되고/되거나 그에 프로그래밍될 데이터를 캐시하는 페이지 버퍼 또는 데이터 캐시(144)를 추가로 포함할 수 있다. 메모리 다이(104)는 또한 행 어드레스 디코더(146) 및 열 어드레스 디코더(148)를 포함할 수 있다. 행 어드레스 디코더(146)는, 메모리 어레이(142) 내의 메모리 셀들로/로부터 데이터를 판독 또는 기록할 때, 행 어드레스를 디코딩하고 메모리 어레이(142) 내의 특정 워드라인을 선택할 수 있다. 열 어드레스 디코더(148)는 데이터 캐시(144)에 전기적으로 결합될 메모리 어레이(142) 내의 특정 그룹의 비트 라인들을 선택하기 위해 열 어드레스를 디코딩할 수 있다.
또한, 메모리 다이(104)는 주변 회로부(150)를 포함할 수 있다. 주변 회로부(150)는, 메모리 동작들의 온-칩 제어를 제공하고 제어기(102)에 상태 정보를 제공하는, 상태 기계로서 구현될 수 있는, 제어 로직 회로부(달리, 온-칩 제어기, 메모리 다이 제어기, 또는 단순히 제어기로 지칭됨)(152)를 포함할 수 있다. 주변 회로부(150)는 또한 휘발성 메모리(154)를 포함할 수 있다. 휘발성 메모리(154)의 예시적인 구성은 래치들을 포함할 수 있지만, 다른 구성들이 가능하다.
또한, 메모리 다이(104)는 제어기 다이(102)의 제어기-측 메모리 인터페이스(130)와 인터페이싱하고 통신하도록 구성되는 메모리-측 메모리 인터페이스(또는 단지 메모리-측 인터페이스)(156)를 포함할 수 있다. 특히, 메모리-측 인터페이스(156)는 메모리 시스템(100)의 전송 라인들(134)과 결합될 수 있다. 주어진 메모리 다이(104)가 신호를 제어기 다이(102)로 전송하려 할 때, 주어진 메모리 다이(104)는 신호를 그것의 메모리-측 인터페이스(156)를 통해 전송 라인들(134) 중 하나 상으로 제어기 다이(102)로 전송할 수 있다. 또한, 주어진 메모리 다이(104)가 제어기 다이(102)로부터 신호를 수신하려 할 때, 주어진 메모리 다이(104)는 그것의 메모리-측 인터페이스(156)를 통해 전송 라인들(134) 중 하나로부터 신호를 수신할 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 다이들의 다이 커패시턴스와 함께, 메모리-측 인터페이스(156)의 컴포넌트들은 전송 라인들(134)의 일부를 형성하고/하거나 그들의 특성 임피던스들을 결정할 수 있다.
메모리-측 인터페이스(156)는, 데이터를 전달하는 데이터 신호들, 커맨드들을 식별하는 커맨드 신호들, 클록 신호들, 또는 제어기 다이(102)로 전송되고 그로부터 수신될 다른 정보를 전달하는 다른 유형의 신호들을 포함하는 신호들을 송신, 수신, 및 생성하도록 구성되는 메모리 입력/출력(I/O) 회로부(158)를 포함할 수 있다. 예를 들어, 데이터 캐시(144) 내로 감지된 데이터는 제어기 다이(102)로의 전송을 위해 메모리 I/O 회로부(158)로 송신될 수 있다. 유사하게, 제어기 다이(102)로부터 수신된 데이터는 메모리 I/O 회로부(158)에 의해 수신될 수 있고, 메모리 I/O 회로부(158)는 데이터를 데이터 캐시(144)로 통신할 수 있다. 추가적으로, 제어기 다이(102)와 제어 로직(152) 사이에서 통신될 커맨드들은 메모리 I/O 회로부(158)를 통해 통신될 수 있다. 메모리 I/O 회로부(158)는, 전송 라인들(134) 상으로 신호들을 생성 및 출력하기 위한 푸시-풀 회로들의 형태와 같은 출력 드라이버 회로들, 및 전송 라인들(134) 상에서 신호들을 수신하기 위한 비교기들 및/또는 슈미트 트리거 회로들의 형태와 같은 입력 버퍼들을 포함하는, 다양한 회로 또는 회로들의 조합들 중 임의의 것을 갖는 유사하거나 동일한 회로 토폴로지들을 가질 수 있고/있거나 그와 유사하게 구성될 수 있다. 신호들을 전송, 수신, 및 생성하고 전송 라인들(134)에 연결하여 신호들을 통신하기 위한 다양한 적합한 회로 구성들 중 임의의 것이 가능할 수 있다.
또한, 메모리-측 인터페이스(156)는 메모리 I/O 회로부(158)와 통신하는 입력/출력(I/O) 접촉 패드 부분들(160)을 포함할 수 있다. 예를 들어, 메모리 I/O 회로부(158)가 제어기 다이(102)로의 전송을 위해 생성하는 신호들은 메모리 I/O 회로부(158)의 출력 드라이버 회로들로부터 I/O 접촉 패드들(160)로 통신될 수 있다. 유사하게, 메모리-측 인터페이스(156)가 제어기 다이(102)로부터 수신하는 신호들은 I/O 접촉 패드들(160)로부터 메모리 I/O 회로부(158)의 입력 회로들(예컨대, 입력 버퍼 회로들)로 송신될 수 있다. 또한, 아래에서 더 상세히 설명되는 바와 같이, I/O 접촉 패드들(160)은, (도 3에 도시된) 와이어 본드 요소들(WBE)과 함께, 메모리 다이들(104) 및 제어기 다이(102)가 서로 신호들을 통신하는 전송 라인들(134)을 형성하거나 그 일부일 수 있다.
또한, 적어도 일부 실시예들에서, 도 2b에 도시된 바와 같이, 메모리-측 인터페이스(156)는 하나 이상의 저항기들 또는 저항을 제공하는 다른 회로 컴포넌트들(능동 및/또는 수동)을 포함할 수 있는 온다이 종단(on-die termination, ODT) 저항 회로부(162)를 포함할 수 있다. 온다이 종단 저항 회로부(162)는 전송 라인들(134)에 대한 종단 저항 또는 임피던스를 제공할 수 있고, 메모리 다이들(104)과 전송 라인들(134) 사이의 임피던스 정합에 사용될 수 있다. 온다이 종단 저항 회로부(162)는 I/O 접촉 패드들(160)에 연결될 수 있다. 또한, 적어도 일부 실시예들의 경우, 온다이 종단 저항 회로부(162)는, 아래에서 더 상세히 기술되는 바와 같이, 하나 이상의 하이 레벨들 및 하나 이상의 로우 레벨들을 포함하는 가변 저항 레벨들 또는 값들을 제공할 수 있다. 온다이 종단 저항들이 제공하는 저항 레벨들 또는 값들은 제어기 다이(102), 온다이 제어 로직(152), 또는 이들의 조합에 의해 제어될 수 있다.
도 3은 도 1a 내지 도 2b에 도시된 제어기 다이(102)의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들(104)의 예시적인 구성의 물리적 레이아웃을 도시한다. 도 3에서, 메모리 다이들(104) 중 적어도 일부는 제1 메모리 다이(304(1)), 제2 메모리 다이(304(2)), 및 N번째 메모리 다이(304(N))를 포함하는 N-개의 메모리 다이들(304)에 의해 표현된다. 다양한 실시예들에서, N은 2 이상의 임의의 정수일 수 있다. N-개의 메모리 다이들(304(1) 내지 304(N))은 메모리 시스템(100) 내의 모든 메모리 다이들(104)일 수 있거나, 또는 메모리 다이들(104) 전부보다 적을 수 있다. 예를 들어, N-개의 메모리 다이들(304(1) 내지 304(N))은 동일한 칩 상에 위치될 수 있고/있거나 동일한 칩 인에이블 그룹의 일부일 수 있다. 메모리 시스템(100)은 메모리 다이들(104)이 위치되는 단일 칩 또는 칩 인에이블 그룹을 포함할 수 있다. 도 3의 N-개의 다이들(304)은 단일 칩 또는 칩 인에이블 그룹을 대표할 수 있다. 대안적으로, 메모리 시스템(100)은 다수의 칩들 또는 칩 인에이블 그룹들을 포함할 수 있고, 메모리 다이들(104) 중 일부는 하나의 칩 상에 또는 하나의 칩 인에이블 그룹 내에 위치될 수 있는 반면, 다른 메모리 다이들(104)은 하나 이상의 다른 칩들 상에 또는 하나 이상의 다른 칩 인에이블 그룹들 내에 위치될 수 있다. 도 3의 N-개의 다이들(304)은 복수의 칩들 또는 칩 인에이블 그룹들 중 하나를 대표할 수 있다. 추가적으로 또는 대안적으로, N-개의 다이들(304)은 동일한 다이 스택으로서 또는 그의 일부로서 구성될 수 있다. 다양한 구성들이 가능하다. 다이 스택으로서 구성된 다이들의 추가 상세사항들이 도 4를 참조하여 아래에서 더 상세히 설명된다.
도 3에 도시된 예시적인 구성에서, 메모리 다이들(304(1) 내지 304(N))은, 메모리 다이들(303)이 배치되거나 실장되는 패키지 또는 다이 기판(302), 및 다이들을 둘러싸고, 덮고, 수용하고, 그리고/또는 보호하는 외부 인케이싱 또는 커버를 포함하는, 다양한 패키징 컴포넌트들을 포함하는 패키징으로 구성되고/되거나 그와 통합될 수 있다. 다이 기판(302) 내에 통합된 트레이스들 및 비아들, 솔더 볼들, 접촉 패드들, 와이어 본드들과 같은 다른 패키징 컴포넌트들이 비제한적 예로서 포함될 수 있으며, 그 중 적어도 일부가 하기에 더욱 상세히 기술된다. 제어기 다이(102)는 그 자신의 칩으로서 구성 및/또는 구현될 수 있고/있거나 메모리 다이들(304(1) 내지 304(N))의 그것과 별개인 그 자신의 패키징과 통합될 수 있다. (간략함을 위해, 제어기 다이(102)의 패키징 컴포넌트들은 도 3에 도시되지 않는다.) 패키징과 통합된 제어기 다이(102) 및 메모리 다이들(304(1) 내지 304(N))은 도 3에 도시된 바와 같이 인쇄 회로 보드(306) 상에서 통합될 수 있다.
제어기 다이(102) 및 메모리 다이들(304(1) 내지 304(N))은 제어기 다이(102)와 메모리 다이들(304(1) 내지 304(N))을 연결하는 전송 라인들(예를 들어, 도 2a 및 도 2b의 전송 라인들(134) 중 적어도 일부) 상에서 서로 신호들을 통신할 수 있다. 간략함을 위해, 도 3의 물리적 레이아웃은 제어기 다이(102)와 메모리 다이들(304(1) 내지 304(N))을 연결하는 단일 전송 라인(308)을 도시한다. 그러나, 도 2a 및 도 2b를 참조하여 기술된 바와 같은 실제 구현예에서, 제어기 다이(102)와 메모리 다이들(304) 사이에서 데이터 신호들, 클록 신호들, 스트로브 신호들, 커맨드 신호들, 상태 신호들, 또는 임의의 다른 유형의 신호들을 통신하도록 구성된, 제어기(102)와 메모리 다이들(304(1) 내지 304(N)) 사이의 다수의 전송 라인들이 있을 수 있다. 다수의(적어도 2개의) 전송 라인들은 서로 평행하게 구성되어, 2개 이상의 평행 전송 라인들 상에서 전파되는 2개 이상의 신호들이 개별적으로 및/또는 동시에 통신될 수 있다.
또한, 전송 라인(308)은 단방향 전송 라인 또는 양방향 전송 라인일 수 있다. 단방향 라인은 한쪽으로 또는 하나의 방향으로, 제어기 다이(102)로부터 메모리 다이들(304)로만, 또는 메모리 다이들(304)로부터 제어기 다이(102)로만, 신호들을 통신하도록 구성되는 전송 라인이다. 대조적으로, 양방향 라인은, 제어기 다이(102)로부터 메모리 다이들(304)로, 그리고 메모리 다이들(304)로부터 제어기 다이(102)로, 양쪽으로 또는 양 방향으로 신호들을 통신하도록 구성되는 전송 라인이다. 다수의 전송 라인들을 포함하는 구성들의 경우, 다양한 실시예들에서, 모든 전송 라인들은 단방향 라인들일 수 있거나, 모든 전송 라인들은 양방향 라인들일 수 있거나, 전송 라인들은 적어도 하나의 단방향 라인 및 적어도 하나의 양방향 라인의 조합을 포함할 수 있다. 단방향 및/또는 양방향 전송 라인들의 다양한 구성들이 가능할 수 있다.
추가적으로, 일부 예시적인 구성들의 경우, 전송 라인(308)은 싱글-엔드형 신호를 통신하도록 구성된 싱글-엔드형 전송 라인 또는 신호 경로로서 구성될 수 있다. 그러한 구성들에 대해, 싱글-엔드형 전송 라인(308)은 접지 기준 또는 복귀 경로(도 3에 도시되지 않음)에 전기적으로 결합될 수 있다. 다른 예시적인 구성들의 경우, 전송 라인(308)은 차동 신호를 통신하도록 구성된 차동 전송 라인 또는 신호 경로의 전도성 경로들 중 하나일 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 전송 라인(308)은 제어기(102)와 메모리 다이들(304) 사이에서 신호를 통신하기 위해, 비제한적 예로서, 트레이스들, 비아들, 솔더 볼들, 접촉 패드들, 와이어 본드들과 같은 다양한 유형의 전도성 요소들 중 임의의 것을 포함할 수 있다.
일반적으로, 도 3에 도시된 예시적인 구성에서, 전송 라인(308)은, 그것이 싱글-엔드형 구성 또는 차동 구성을 위한 것이든지 간에, 인쇄 회로 보드(PCB) 부분(310), 패키징 부분(312), 와이어 본드 부분(314), 및 입력/출력(I/O) 접촉 패드 부분(316)을 포함할 수 있다.
PCB 부분(310)은 인쇄 회로 보드(306)와 통합될 수 있고, 제어기 다이(102)와 메모리 다이 패키징 사이에서 연장될 수 있다. 또한, PCB 부분은 전도성 트레이스(예를 들어, 마이크로스트립 또는 스트립라인의 형태와 같음), 하나 이상의 비아들, 트레이스들과 비아들의 조합, 또는 인쇄 회로 보드(306)를 통해 제어기 다이(102)로부터 메모리 다이 패키징으로 신호를 전달하도록 구성된 임의의 다른 유형의 전도성 요소로 구현될 수 있다.
또한, 전송 라인(308)의 패키징 부분(312)은 PCB 신호 부분(310)과 와이어 본드 부분(314) 사이에서 신호들을 통신하도록 구성될 수 있다. 패키징 부분(312)은 PCB 부분(310)과 패키징 부분(312) 사이에서 신호들을 통신하기 위해 PCB 부분(310)에 연결되는 제1 패키징 접촉 지점(316), 및 패키징 부분(312)과 와이어 본드 부분(314) 사이에서 신호들을 통신하기 위해 와이어 본드 부분(314)에 연결되는 제2 패키징 접촉 지점(318)을 포함할 수 있다. 제1 및 제2 접촉 지점들(316, 318)을 포함하는 패키징 부분(312)은 PCB 부분(310)과 와이어 본드 부분(314) 사이에서 신호들을 통신하기 위해 다양한 전도성 요소들 및/또는 전도성 요소들의 조합들 중 임의의 것을 포함할 수 있으며, 그 예들은 볼 그리드 어레이 구조물의 것들과 같은 솔더 볼들, 다이 기판(302) 내에 통합된 비아들 및/또는 트레이스들, 접촉 패드들, 및 와이어 본드들을 포함한다. PCB 부분(310)을 와이어 본드 부분(314)과 연결하기 위한 다양한 구성들이 가능하다.
또한, 와이어 본드 부분(314)은 N-개의 와이어 본드 요소들(WBE)(또는 단지 와이어 본드)(314(1) 내지 314(N))을 포함할 수 있고, I/O 접촉 패드 부분(316)은 N-개의 I/O 접촉 패드들(316(1) 내지 316(N))을 포함할 수 있다. I/O 접촉 패드들(316(1) 내지 316(N)) 각각은 N-개의 메모리 다이들(304(1) 내지 304(N))의 각각의 하나와, 예컨대 그 위에 배치됨으로써, 통합될 수 있다. 도 3에 도시된 구성과 같은 적어도 일부 예시적인 구성들의 경우, 제1 와이어 본드(314(1))는 제2 패키징 접촉 지점(318)에 연결된 제1 단부 및 제1 메모리 다이(304(1))의 I/O 접촉 패드(316(1))에 연결된 제2 단부를 포함한다. 와이어 본드 부분(314)의 다른 와이어 본드 요소들은 2개의 상이한 메모리 다이들(304)의 I/O 접촉 패드에 연결된 단부들 각각을 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제2 와이어 본드(314(2))는 제1 메모리 다이(304(1))의 I/O 접촉 패드(316(1))에 연결된 제1 단부 및 제2 메모리 다이(304(2))의 I/O 접촉 패드(316(2))에 연결된 제2 단부를 갖고; 제3 와이어 본드(314(3))는 제2 메모리 다이(304(2))의 I/O 접촉 패드(316(2))에 연결된 제1 단부 및 제3 메모리 다이(304(3))(도시되지 않음)의 I/O 접촉 패드(316(3))에 연결된 제2 단부를 갖고; N번째 와이어 본드(314(N))는 (N-1)번째 메모리 다이(304(N-1))(도시되지 않음)의 I/O 접촉 패드(316(N-1))에 연결된 제1 단부 및 N번째 메모리 다이(304(N))의 I/O 접촉 패드(316(N))에 연결된 제2 단부를 갖는다.
와이어 본드들(314) 및 I/O 접촉 패드들(316)은, 조합되어, 전송 라인의 일부 또는 일부분을 형성할 수 있고, 이때 각각의 와이어 본드(314) 및 각각의 I/O 접촉 패드(316)는 패키징 부분(312)으로부터의 전기적 거리 또는 전파 지연에 대응하는, 전송 라인(308) 내에서의 서로에 대한 위치들을 갖는다. 제어기 다이(102)로부터 전송된 신호는, 패키징 부분(312)으로부터 전기적으로 더 멀리 위치된 주어진 I/O 접촉 패드 또는 주어진 와이어 본드 요소와 비교하여, 패키징 부분(312)에 전기적으로 더 가깝게 위치된 주어진 접촉 패드 또는 주어진 와이어 본드 요소에 도달하는 데 더 짧은 시간이 걸릴 수 있다.
메모리 다이들(304), 와이어 본드 요소들(314), 및 I/O 접촉 패드(316)는, 전송 라인 내의 그들 각자의 위치들에 대응하도록, 도 3에서 번호가 매겨져 있다. 인덱스 k가 주어지면, k의 값이 높을수록, k번째 메모리 다이(304(k)), k번째 와이어 본드 요소(314(k)), 및/또는 k번째 I/O 접촉 패드(316(k))는 패키징 부분(312), PCB 부분(310), 및 제어기(102)로부터 더 멀리 떨어져 있다. 이와 관련하여, N번째 I/O 접촉 패드(316(N))는 패키징 부분(312), PCB 부분(310), 및/또는 제어기 다이(102)로부터 I/O 접촉 패드들(316) 중 가장 먼 것이고, 결과적으로, 전송 라인의 메모리-측 단부 또는 종단부이거나 그로서 기능한다. 유사하게, N번째 다이(304(N))는 패키징 부분(312), PCB 부분(310), 및/또는 제어기 다이(102)로부터 메모리 다이들(304) 중 가장 먼 것이다. 따라서, 가장 먼 메모리 다이가 됨으로써, N번째 다이는 복수의 다이들(304)의 단부 다이, 또는 종단 다이로서 본 명세서에서 지칭될 수 있다.
전술된 바와 같이, N-개의 메모리 다이들(304(1) 내지 304(N))은 동일한 칩 인에이블 그룹의 일부일 수 있다. 패키징 컴포넌트들 및/또는 전송 라인(308)에 대해, 메모리 다이들(304(1) 내지 304(N))은, 동일한 다이 기판(302) 상에 위치되거나 실장되고, 동일한 외부 인케이싱(303) 내에 수용됨으로써 동일한 칩 인에이블 그룹의 일부일 수 있고, 패키징 부분(312)으로부터 N번째 메모리 다이(304(N))의 N번째 I/O 접촉 패드(316(N))에 직렬로 연결되는 와이어 본드들(314)에 결합된 I/O 접촉 패드들(316)을 가질 수 있다.
메모리 다이들(304)은, 동일한 칩 인에이블 그룹의 일부로서, 메모리 시스템(100) 내에서 다양한 방식들 중 임의의 방식으로 구성될 수 있다. 하나의 예시적인 구성에서, N-개의 다이들(304)은 다이 스택으로서 구성될 수 있다. 일반적으로, 주어진 다이는 제1 평면 표면 및 제2 평면 표면을 포함하는, 2개의 대향하는 평면 표면들을 갖는, 대체로 평면인 구조물일 수 있다. 다이 스택에서, 다이들은 제1 또는 베이스 다이로 시작하여 다이의 평면 표면들에 수직인 방향으로 연장되어, 서로의 상부 상에 배치되거나 "적층"될 수 있다. 다이 스택으로서, 하나의 다이의 하나의 평면 표면은 제2 다이의 평면 표면에 대면하고/하거나 접촉할 수 있다. 또한, 2개의 다이들이 서로 인접하며, 여기서 스택의 다른 다이들은 그들 사이에 배치되지 않는다. 또한, 일부 예시적인 구성들에서, 제1 또는 베이스 다이는 베이스 기판 또는 인쇄 회로 보드 상에 직접 배치 또는 실장될 수 있다. 스택의 마지막 또는 N번째 다이는 다이 스택이 실장되는 베이스 기판 또는 인쇄 회로 보드로부터 가장 멀리 배치되는 다이일 수 있다.
다이 스택의 일 유형은 계단형 스택이다. 계단형 스택에서, 다이들은 다이들이 서로를 완전히 덮지 않도록 서로의 상부 상에 적층될 수 있다. 대신에, 각각의 다이는, 각자의 I/O 접촉 패드들이 배치되고 와이어 본드들을 통해 서로 연결될 수 있는, 노출된 부분을 갖는다. 노출된 부분들을 생성하도록 다이들을 서로의 상부 상에 배치함으로써, 다이 스택의 다이들은, 측면으로부터 볼 때, 각각의 다이가 계단의 "단차부들" 중 하나인, "계단" 형상을 갖는다.
도 4는 계단형 스택으로서 통합되거나 구성된 복수의 메모리 다이들(402(1) 내지 402(N))의 측면도를 도시한다. 복수의 메모리 다이들(402(1) 내지 402(N))은 복수의 메모리 다이들(304(1) 내지 304(N))을 대표할 수 있고, 복수의 메모리 다이들(304(1) 내지 304(N))이 서로 그리고 패키징과 통합될 수 있는 예시적인 구성을 도시할 수 있다.
도 4에 도시된 예시적인 구성에서, 다이들의 스택(402)은 다이 기판(404) 상에 배치될 수 있다. 특히, 제1 다이(402(1))는 다이 기판(404)과 접촉하고/하거나 메모리 다이들(402) 중 다이 기판(404)에 가장 가까울 수 있다. 다른 메모리 다이들(402(2) 내지 402(N))은, 제2 메모리 다이(402(2))가 제1 메모리 다이(402(1)) 상에 배치되고 제3 메모리 다이(402(3))는 제2 메모리 다이(402(2)) 상에 배치되고 N번째 메모리 다이(402(N))가 (N-1)번째 메모리 다이(402(N-1))(도시되지 않음) 상에 배치되도록, 계단 구성으로 제1 메모리 다이(402(1)) 상에 적층된다.
또한, 메모리 다이들(402(1) 내지 402(N)) 각각은 각자의 I/O 접촉 패드들을 가질 수 있다. 도 4의 측면도는 다이(402)들 각각 상의 접촉 패드(406)를 도시하는데, 이때 제1 메모리 다이(402(1))는 제1 접촉 패드(406(1))를 포함하고, 제2 메모리 다이(402(2))는 제2 접촉 패드(406(2))를 포함하고, 제3 메모리 다이(402(3))는 제3 접촉 패드(406(3))를 포함하고, N번째 메모리 다이(402(N))는 N번째 접촉 패드(406(N))를 포함한다.
다이들(402)의 계단형 스택은 또한 N-개의 와이어 본드 요소들(408)로 구성될 수 있다. 특히, 제1 와이어 본드 요소(408(1))는 제1 다이(402(1))의 제1 I/O 접촉 패드(406(1))에 그리고 다이 기판(404)의 접촉 패드(410)에 연결된다. 또한, 제2부터 N번째 와이어 본드들(408(2) 내지 408(N))은 계단형 스택 내의 2개의 인접한 다이들(402)의 2개의 I/O 접촉 패드들(408)에 각각 연결된다. 예를 들어, 제2 와이어 본드(408(2))는 제1 다이(402(1)) 상의 제1 I/O 접촉 패드(406(1)) 및 제2 다이(702(2))의 제2 I/O 접촉 패드(406(2))에 연결되고; 제3 와이어 본드(408(3))는 제2 다이(402(2))의 제2 I/O 접촉 패드(406(2))에 그리고 제3 다이(402(3))의 제3 I/O 접촉 패드(406(3))에 연결되고; N 번째 와이어 본드 요소(408(N))는 (N-1)번째 다이(402(N-1))(도시되지 않음)의 (N-1)번째 I/O 접촉 패드(406(N-1))에 그리고 N번째 다이(402(N))의 N번째 I/O 접촉 패드(406(N))에 연결된다.
다시 도 3을 참조하면, 제어기 다이(102)는, 도 2a에 대해 앞서 기술된 바와 같이, 전송 라인들(134) 상에서 통신되는 신호들을 송신 및 수신하도록 구성되는 제어기 I/O 회로부(136)를 포함하는 것으로 도시되어 있다. 도 3의 구성에 관하여, 제어기 I/O 회로부(136)는 전송 라인(308) 상에서 통신되는 신호들을 송신 및 수신하도록 구성된다. 제어기(102)가 전송 라인(308)을 통해 메모리 다이들(304)에 신호(예컨대, 데이터 신호, 클록 신호, 또는 커맨드 신호)를 송신하기 위한 상황들 또는 실시예들의 경우, 제어기 I/O 회로부(136)의 출력 드라이버 회로는 전송 라인(308)으로 신호를 생성 및 출력한다. 또한, 제어기(102)가 전송 라인(308)을 통해 메모리 다이들(304)로부터 신호를 수신하는 상황들 또는 실시예들의 경우, 제어기 I/O 회로부(136)의 입력 회로(예컨대, 입력 버퍼 회로)는 전송 라인(308)으로부터 신호를 수신하도록 구성된다.
유사하게, 도 3은, 도 2b에 관하여 전술된 바와 같이, 각자의 메모리 I/O 회로부(158)를 포함하는 것으로서 메모리 다이들(304) 각각을 도시한다. 예를 들어, 도 3에서, 제1 메모리 다이(304(1))는 제1 메모리 I/O 회로부(158(1))를 포함하고, 제2 메모리 다이(304(2))는 제2 메모리 I/O 회로부(158(2))를 포함하고, N번째 메모리 다이(304(N))는 N번째 메모리 I/O 회로부(158(N))를 포함한다. 메모리 I/O 회로부들(158) 각각은 전송 라인(308) 상에서 통신되는 신호들을 송신 및/또는 수신하도록 구성된다. 주어진 k번째 메모리 다이(304(k))가 전송 라인(308)을 통해 제어기 다이(102)로 신호(예컨대, 데이터 신호, 클록 신호, 또는 커맨드 신호)를 송신하려는 상황들 또는 실시예들의 경우, k번째 메모리 I/O 회로부(158(k))의 출력 드라이버 회로는 전송 라인(308)으로 신호를 생성 및 출력한다. 또한, 주어진 k번째 메모리 다이(304(k))가 전송 라인(308)을 통해 제어기 다이(102)로부터 신호를 수신하려는 상황들 또는 실시예들의 경우, k번째 메모리 I/O 회로부(158(k))의 입력 회로(예컨대, 입력 버퍼 회로)는 전송 라인(308)으로부터 신호를 수신하도록 구성된다.
전송 라인(308)의 다양한 부분들은 연관된 특성 임피던스들을 가질 수 있다. 예를 들어, PCB 부분(310)은 기판 재료 및 두께와 같은 인쇄 회로 보드(306)의 소정의 물리적 양태들 또는 속성들, 및 전송의 PCB 부분(310)의 전도성 요소들(예컨대, 전도성 트레이스)의 재료 및 치수들에 의존하는 연관된 특성 임피던스를 가질 수 있다. PCB 부분(310)에 대한 하나의 예시적인 특성 임피던스 값은 50 Ω이지만, 다른 값들이 가능할 수 있다.
와이어 본드 부분 (314)에 걸쳐 연장되는 전송 라인(308)의 부분은 또한 와이어 본드들(314)의 인덕턴스 값들 및 메모리 다이들(304)의 다이 커패시턴스에 의존하는 연관된 특성 임피던스를 가질 수 있다. 도 5는 도 3의 구성에 대응하는 와이어 본드들(314)에 의해 제공된 인덕턴스(L) 및 메모리 다이들(304)의 다이 커패시턴스(C(M))의 회로 개략도를 도시한다. 특히, 제1 인덕터(L314(1))는 제1 와이어 본드(314(1))의 인덕턴스를 나타내고, 제2 인덕턴스(L314(2))는 제2 와이어 본드(314(2))의 인덕턴스를 나타내고, 제3 인덕턴스(L314(3))는 제3 와이어 본드(314(3))의 인덕턴스를 나타내고, N번째 인덕턴스(L314(N))는 N번째 와이어 본드(314(N))의 인덕턴스를 나타낸다. 또한, 제1 커패시터(C(M1))는 제1 메모리 다이(304(1))의 다이 커패시턴스를 나타내고, 제2 커패시터(C(M2))는 제2 메모리 다이(304(2))의 다이 커패시턴스를 나타내고, N번째 커패시터(C(MN))는 N번째 메모리 다이(304(N))의 다이 커패시턴스를 나타낸다. 도 5에 도시된 바와 같이, 인덕터들(L314)은 서로 직렬로 연결되고, 다이 커패시턴스들(C(M))은 인덕터들(L314)에 대해 그리고 접지(GND)에 대해 션트(shunt)로 연결된다. 와이어 본드들(314)의 연관된 특성 임피던스는 인덕턴스(L)를 커패시턴스(C)로 나눈 것의 제곱근에 의존하거나 그에 의해 결정된다.
전송 라인(308)을 통한 신호 전송의 품질은 전송 라인(308)의 상이한 부분들의 연관된 특성 임피던스들에 의존할 수 있다. 특성 임피던스들이 근접하게 정합될수록, 전송 라인(308) 상에서 통신되는 신호의 신호 반사 및 에너지 손실이 더 낮아지고, 결과적으로 전송 라인(308) 상의 신호 통신의 품질 또는 무결성은 더 높아진다. 반대로, 특성 임피던스 값들이 멀어질수록, 전송 라인(308) 상에서 통신되는 신호의 신호 반사 및 에너지 손실은 더 높아지고, 결과적으로 전송 라인(308) 상의 신호 통신의 품질 또는 무결성은 더 낮아진다. 임피던스 부정합의 부정적 영향은, 신호 주파수들 또는 데이터 속도들이 증가함에 따라, 특히 그들이 기가헤르츠 범위들로 증가함에 따라, 증대되거나 더 두드러지게 될 수 있다.
소정의 임피던스 정합 기술들은 전송 라인들의 단부들에서의 종단을 수반한다. 예시하기 위해, k번째 메모리 다이(304(k))가 신호를 제어기 다이(102)로 전송하고 있는 상황들 또는 실시예들의 경우, 비교적 큰 임피던스 부정합은 그 단부가 종료되지 않은 채로 있는 경우 전송 라인(308)의 제어기-단부에 있을 것이다. 종단되지 않은 제어기 단부는 효과적으로 개방 회로를 초래하여, PCB 부분(310)의 특성 임피던스와의 비교적 큰 임피던스 부정합을 초래하고, 결과적으로 바람직하지 않게 큰 신호 열화를 초래한다.
이러한 부정합을 최소화하기 위해, 제어기 다이(102)는 전송 라인(308)에 대한 제어기-측 종단 저항을 제공하는 전송 라인(308)의 제어기 단부에 결합된 제어기-측 온다이 종단(ODT) 저항 회로(320)를 포함할 수 있다. 제어기-측 ODT 저항 회로(320)가 제공하는 저항은 PCB 부분(310)의 연관된 특성 임피던스와 동일하거나 실질적으로 동일할 수 있다. 제어기 단부에서의 임피던스 정합을 제공하는 것에 더하여, 제어기-측 ODT 저항 회로(320)는 또한 고전압 및 저전압 둘 모두에 결합됨으로써 전송 라인(308) 상에서 통신되는 신호의 공통 모드(또는 평균) 전압 레벨을 유지한다. 도 3의 예시적인 구성에서, 고전압은 공급 전압(VCC)일 수 있고, 저전압은 접지 전압 레벨(GND) 일 수 있다. 고전압 레벨(VCC) 및 저전압 레벨(GND)은 전송 라인(308) 상에서 통신되는 신호들에 레일-투-레일 전압 레벨들을 제공할 수 있다. 즉, 신호가 전송 라인 상에서 전송될 때, 신호는 VCC 및 GND에서 또는 그들에 충분히 가까운 연관된 하이 및 로우 레벨들 사이에서 전이하는 펄스들을 포함한다. 이어서, 신호의 공통 모드(또는 평균) 전압 레벨은 고전압 레벨(VCC)의 절반 또는 VCC/2이다. 수신 모드에서, 제어기 I/O 회로부(136)의 입력 버퍼는 신호의 레벨을 공통 모드 전압 레벨(VCC/2)과 비교하는 차동 비교기를 포함할 수 있다. 비교기가 신호의 펄스가 공통 모드 전압 레벨(VCC/2)보다 크다는 것을 검출하는 경우, 비교기는 펄스가 연관된 하이 레벨에서 전송된다고 결정할 수 있고, 비교기가 신호의 펄스가 공통 모드 전압 레벨(VCC/2)보다 작다는 것을 검출하는 경우, 비교기는 펄스가 연관된 로우 레벨에서 전송된다고 결정할 수 있다.
신호가 공통 모드 전압(VCC/2)을 유지함으로써 비교기가 신호 펄스들의 정확한 전압 레벨들을 검출하는 것을 보장하기 위해, 제어기-측 ODT 저항 회로(320)는 높은 공급 전압(VCC) 및 낮은 전압(예를 들어, GND) 둘 모두에 결합된다. 이어서, 제어기-측 ODT 저항 회로(320)는 제1 저항기 요소(Rc1) 및 제2 저항기 요소(Rc2)를 포함하는 2개의 저항기 요소들을 가짐으로써 임피던스 정합을 제공한다. 도 3에 도시된 바와 같이, 제1 저항기 요소(Rc1)는 높은 공급 전압(VCC)에 그리고 전송 라인(308)의 제어기 단부에 결합된 중간점에 결합된다. 추가적으로, 제2 저항기 요소(Rc2)는 접지(GND) 및 중간점에 결합된다. 특정 예시적인 구성들에서, 제1 및 제2 저항기 요소들(Rc1, Rc2)은 동일한 값을 가지며, 각각은, 전압 분할을 통해, VCC/2의 공통 모드 전압, 및 PCB 부분(310)의 특성 임피던스와 동일한 저항을 제공하기 위해, PCB 부분(310)의 특성 임피던스의 값의 2배이다. 그러나, 제어기-측 ODT 저항 회로(320)는 높은 공급 전압(VCC)에 결합되기 때문에, 그것은 전류를 인출하여, 바람직하지 않은 전력 소비를 초래한다.
특성 임피던스 부정합이 전송 라인(308) 상에서 발생할 수 있는 다른 장소는 PCB 부분(310)과 와이어 본드 부분(314) 사이에 있다. 일부 예시적인 구성들에서, 와이어 본드 부분(314)에 걸친 특성 임피던스는 PCB 부분(310)의 특성 임피던스보다 낮고, 예로서 약 5배 더 낮다.
도 6은 도 1a 내지 도 2b에 도시된 제어기 다이(102)의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들(104)의 다른 예시적인 구성의 물리적 레이아웃을 도시한다. 도 6의 예시적인 구성은, 도 6의 구성이 제어기-측 ODT 저항 회로(320)를 제거하고, 신호 경로 저항기 회로(602)를 추가로 포함하는 것을 제외하고는, 도 3의 구성과 유사하다.
도 6에 도시된 바와 같이, 신호 경로 저항기 회로(602)는 PCB 부분(310)과 와이어 본드 부분(314) 사이에서 전송 라인(308)과 통합되거나 그 사이에 위치되어, 신호 경로 저항기 회로(602)가 PCB 부분(310) 및 와이어 본드 부분(314)과 (션트와는 대조적으로) 직렬로 연결되도록 한다. 도 6에 도시된 예시적인 구성에서, 신호 경로 저항기 회로(602)는 외부 인케이싱(303) 내에 위치되거나 배치된다. 예를 들어, 신호 경로 저항기 회로(602)는, 제1 와이어 본드(314(1))가 제2 패키징 접촉 지점(318)에 연결되는 동일한 평면 표면과 같은, 다이 기판(302)의 평면 표면 상에 배치 또는 실장될 수 있다. 신호 경로 저항기 회로(602)는 제1 접촉 지점(316)과 제2 접촉 지점(318) 사이에서 전송 라인(316)의 패키징 부분(312) 내에 직렬로 위치될 수 있다. 신호 경로 저항기 회로(602)를 가능한 한 제2 패키징 접촉 지점(318) 및/또는 와이어 본드 부분(314)에 가깝게 위치시키는 것은 최적의 성능을 제공할 수 있다.
따라서, 주어진 k번째 메모리 다이(304(k))가 전송 라인(308)을 통해 제어기 다이(102)로 신호를 전송하는 동작 방법에서, k번째 메모리 I/O 회로부(158(k))의 출력 드라이버 회로(예컨대, 푸시-풀 회로)는 신호를 생성하고 신호를 k번째 I/O 접촉 패드로 출력할 수 있다. 신호는 와이어 본드 부분(314)의 적어도 일부를 통해 전파되고(예컨대, 적어도 하나의 와이어 본드를 통해 전파되고), 이어서 외부 인케이싱(303)을 빠져나가기 전에 신호 경로 저항기 회로(602)를 통과하고, 이어서 제어기 다이(102)에 도달할 때까지 PCB 부분(310) 상에서 전파될 수 있다. 추가적으로, 제어기 다이(102)가 주어진 k번째 메모리 다이(304(k)에 신호를 전송하는 동작 방법에서, 제어기 I/O 회로부(136)의 출력 드라이버 회로(예컨대, 푸시-풀 회로)는 신호를 발생시키고 PCB 부분(310) 상에서 신호를 전송한다. 이어서, 신호는 와이어 본드 부분(314)에 도달하기 전에 신호 경로 저항기 회로(602)를 통과한다. 이어서, 신호는 와이어 본드 부분(314)의 적어도 일부를 통해 전파되고, 이어서 k번째 I/O 접촉 패드(316(k))를 통과하고, 이어서 k번째 메모리 I/O 회로부(158(k))의 입력 버퍼에 의해 수신된다.
또한, 일부 예시적인 실시예들에서, 신호 경로 저항기 회로(602)는 단일 저항 값을 갖는 단일의 개별 저항 요소를 포함한다. 다른 예시적인 실시예들에서, 신호 경로 저항기 회로(602)는, 직렬, 병렬, 또는 이들의 조합으로 연결되고 유효 저항 값을 갖거나 제공하는 복수의 또는 개별 저항기 요소들의 네트워크를 포함한다. 또한, 신호 경로 저항기 회로(602)는 다양한 재료들 중 임의의 것으로 제조된 다양한 구성요소들 중 임의의 것을 갖고/갖거나, 외부 인케이싱(303) 및/또는 메모리 다이들(304)의 다른 패키징 컴포넌트들 내에서의 통합에 적합한 다양한 폼 팩터들 중 임의의 것을 가질 수 있다. 추가적으로 또는 대안적으로, 적어도 일부 구성들의 경우, 신호 경로 저항기 회로(602)는 다이 기판(302)의 평면 표면 상에 표면 실장되도록 구성된 표면 실장 컴포넌트일 수 있다.
또한, 일부 예시적인 구성들의 경우, 신호 경로 저항 회로(602)는 PCB 부분(310)과 와이어 본드 부분(314)의 특성 임피던스 값 사이에 있는 저항 값을 가질 수 있다. 일반적으로, 상이한 특성 임피던스들을 갖는 전송 라인의 2개의 부분들에 의해 제공되는 신호에 대한 반사 계수는 그들의 특성 임피던스들의 차이를 그들의 합으로 나눈 것과 동일하다. 이어서, PCB 부분(310)과 와이어 본드 부분(314)의 특성 임피던스들 사이에 있는 저항 값을 갖는 신호 경로 저항 회로(602)를 구성함으로써, PCB 부분(310) 및 신호 경로 저항기 회로(602)에 의해 그리고 신호 경로 저항기 회로(602) 및 와이어 본드 부분(314)에 의해 결정되는 반사 계수들은 각각 PCB 부분(310) 및 와이어 본드 부분(314)에 의해 결정되는 반사 계수보다 낮을 수 있다.
예시하기 위해, 예를 들어 PCB 부분(310)의 특성 임피던스가 50 Ω이고, 와이어 본드 부분(314)의 특성 임피던스가 10 Ω이고, 신호 경로 저항기 회로(602)의 저항 값은 25 Ω이라고 가정한다. 그러한 값들에 대해, PCB 부분(310) 및 와이어 본드 부분(314)에 의해 결정된 반사 계수는 0.67이다. 그러나, PCB 부분(310) 및 신호 경로 저항기 회로(602)에 의해 결정된 반사 계수는 0.33이고, 신호 경로 저항기(602) 및 와이어 본드 부분(314)에 의해 결정된 반사 계수는 0.42이다 - 즉, 둘 다 0.67보다 낮다(더 우수함).
신호 경로 저항기 회로(602)를 직렬로 추가하고, 결과적으로 반사 계수들을 감소시킴으로써, 와이어 본드 부분(314) 및 PCB 부분(310)을 통해 전파되는 신호는 더 적은 반사를, 결과적으로 더 적은 에너지 손실을 겪을 수 있고, 신호 경로 저항기 회로(602)가 포함되지 않는 경우와 비교하여 더 효율적인 전송 라인을 생성한다. 더욱이, 반사 계수의 감소는 전송 라인(308)이 제어기 단부에서 ODT 저항 회로로 종단될 필요가 없을 수 있도록 충분히 클 수 있다. 따라서, 도 6은 도 3의 구성과 대조적으로, 제어기-측 ODT 저항 회로(320) 없이 구성된 제어기 다이(102)를 도시한다. 제어기-측 ODT 저항 회로(320)를 제거함으로써, 제어기-측 ODT 저항 회로(320)가 전류를 인출하기 위해 존재하지 않기 때문에 전력 소비는 바람직하게 절약될 수 있다.
신호 경로 저항기 회로(602)의 저항 값을 PCB 부분(310)과 와이어 본드 부분(314)의 특성 임피던스들의 사이의 값으로 설정하는 것에 더하여 또는 대안적으로, 신호들을 발생시키고 이를 전송을 통해 전송하도록 구성된 메모리 I/O 회로부(158)의 (예컨대, 푸시-풀 회로와 같은) 출력 드라이버 회로의 출력 임피던스에 의존할 수 있다. 이들 구성 중 적어도 일부에 대해, 저항 값은 PCB 부분(310)의 특성 임피던스에 또한 의존할 수 있다. 특정 예시적인 구성들에서, 신호 경로 저항기 부분(602)은 소정 저항 값을 가져서, 저항 값과 출력 드라이버 회로의 출력 저항 값의 합이 PCB 부분(310)의 특성 임피던스에 의존하는 범위 내에 있도록 할 수 있다. 일부 예시적인 실시예들에서, 범위는 PCB 부분(310)의 특성 임피던스보다 약 35% 더 낮은 것부터 PCB 부분(310)의 특성 임피던스보다 약 35% 더 높은 것까지이다. 다른 예시적인 실시예들에서, 범위는 PCB 부분(310)의 특성 임피던스보다 약 10% 더 낮은 것부터 PCB 부분(310)의 특성 임피던스보다 약 10% 더 높은 것까지이다. 또 다른 예시적인 실시예들에서, 범위는 PCB 부분의 특성 임피던스의 약 65% 내지 약 90%이다. PCB 부분(310)의 특성 임피던스에 의존하는 다양한 다른 범위들이 가능할 수 있다.
도 7은 도 1a 내지 도 2b에 도시된 제어기 다이(102)의 컴포넌트들 중 적어도 일부 및 복수의 메모리 다이들(104)의 다른 예시적인 구성의 물리적 레이아웃을 도시한다. 도 7의 예시적인 구성은, 도 7의 예시적인 구성이 메모리 다이 패키징의 외부 인케이싱(303)의 내부 대신에, 그 외부에 구성된 신호 경로 저항기 회로(702)를 포함하는 것을 제외하고는, 도 6의 구성과 유사하다. 예를 들어, 도 7에 도시된 바와 같이, 신호 경로 저항기 회로(702)는 예를 들어 인쇄 회로 보드(306)의 평면 표면 상에 실장됨으로써 인쇄 회로 보드(306)와 통합된다. 그렇게 함에 있어서, 신호 경로 저항기 회로(702)는 PCB 부분(310)과 직렬로 연결되어, PCB 부분(310)이 패키징 부분(312)과 가질 수 있는 직접 연결을 분리시킨다. 따라서, 동작 시, 전송 라인(308)을 통해 메모리 다이들(304)로부터 제어기 다이(102)로 전송되는 신호는, 제1 패키징 접촉 지점(316)을 통과할 시, 제어기 다이(102)의 I/O 접촉 패드(도시되지 않음)와 직접 연결된 PCB 부분(702)의 일부분을 통해 전파되기 전에 신호 경로 저항기 회로(702)를 통과한다. 유사하게, 전송 라인(308)을 통해 제어기 다이(102)로부터 메모리 다이들(304)로 전송되는 신호는 제1 패키징 접촉 지점(316)에 도달하기 전에 신호 경로 저항기 회로(702)를 통과한다. 최적의 성능을 위해, PCB 부분(310)과 직렬로 연결된 신호 경로 저항기 회로(702)는 가능한 한 제1 패키징 접촉 지점(316)에 가깝게 위치될 수 있다. 예를 들어, 제1 패키징 접촉 지점(316)이 볼 그리드 어레이의 솔더 볼인 경우, 신호 경로 저항기 회로(702)는 가능한 한 솔더 볼에 가깝게 위치된다.
신호 경로 저항기 회로(702)를 외부 인케이싱(303)의 외부에 배치하고 그것을 전송 라인(308)의 PCB 부분(310)과 통합하는 것은, 상이한 칩 인에이블 그룹들 또는 메모리 다이들의 스택들에 연결되는 다수의 전송 경로들이 공통 신호 경로 저항기 회로를 공유하도록 할 수 있다. 도 8은 도 1a 내지 도 2b의 메모리 시스템(100)의 다른 예시적인 구성을 도시하며, 여기서 메모리 다이들(104)은 복수의 칩 인에이블 그룹들 또는 다이 스택들로 배열되거나 조직화되고, 여기서 메모리 다이들의 각각의 그룹은 그 자신의 패키징으로 둘러싸일 수 있다. 따라서, 도 3, 도 6 및 도 7을 참조하여 기술된 다른 구성들과 유사하게, 도 8은 제어기-측 ODT 저항 회로 없이 구성되고 인쇄 회로 보드(306)와 통합된 제어기 다이(102)를 도시한다. 그러나, 도 3, 도 6 및 도 7의 구성들과는 대조적으로, 도 8의 예시적인 구성은 제1 메모리 다이 패키지(802(1)) 및 제2 메모리 다이 패키지(802(2))를 포함하는 2개의 메모리 다이 패키지들(802)을 포함한다. 메모리 다이 패키지들(802) 각각은, 도 3, 도 4, 도 6, 및 도 7의 메모리 다이 구성들과 같이, 각각의 와이어 본드 부분들과 함께 연결되고 다이 기판 상에 실장되고/되거나 외부 인케이싱 내에 하우징되는, 다이 스택의 형태와 같은, 메모리 다이들의 각각의 그룹을 포함할 수 있다. 메모리 다이 패키지들(802(1), 802(2))은, 다양한 실시예들에서, 인쇄 회로(306)의 동일한 평면 표면 또는 대향하는 평면 표면들 상에 실장될 수 있다.
상이한 메모리 다이 패키지들(802(1), 802(2)) 내의 와이어 본드 부분들은, 도 3, 도 6 및 도 7을 참조하여 이전에 기술된 바와 같이, PCB 부분(310)과 동일하거나 유사하게 구성될 수 있는 공통의 또는 공유된 PCB 부분(804)을 공유하는 별도의 전송 라인들을 형성할 수 있다. 이러한 방식으로, 제1 및 제2 메모리 다이들(802(1), 802(2)) 각각은 제어기 다이(102)와 통신하기 위해 인쇄 회로 보드(306)와 통합되는 전송 라인의 동일한 부분을 공유하도록 구성된다.
도 8에서, 신호 경로 저항기 회로(806)는 메모리 다이 패키지들(802(1), 802(2))의 외부에 구성되고, 도 7의 신호 경로 저항기 회로(702)와 동일하거나 유사할 수 있는 공유된 PCB 부분(804)과 직렬로 통합된다. 이러한 방식으로, 제1 메모리 다이 패키지(802(1)) 또는 제2 메모리 다이 패키지(802(2)) 중 어느 하나의 메모리 다이 패키지의 메모리 다이가 신호를 제어기 다이(102)로 송신하기를 원할 때, 신호는 공유된 PCB 부분(804)을 통해 제어기 다이(102)에 도달하기 전에 신호 경로 저항기 회로(806)를 통과한다. 유사하게, 제어기 다이(102)가 제1 메모리 다이 패키지(802(1)) 또는 제2 메모리 다이 패키지(802(2))로 신호를 송신하기를 원할 때, 신호는 공유된 PCB 부분(802)을 통해 전파되고, 제1 메모리 다이 패키지(802(1)) 또는 제2 메모리 다이 패키지(802(2)) 중 어느 하나의 메모리 다이 패키지의 와이어 본드 부분을 통해 전파되기 전에 신호 경로 저항기 회로(806)를 통과한다. 따라서, 신호 경로 저항기 회로(806)를 메모리 다이 패키징의 외부에 위치시키는 것은, 단일 신호 경로 저항기가 메모리 다이 패키지들(또는 다이 스택들)의 개수에 관계없이 또는 독립적으로 사용될 수 있다는 점에서, 다수의 메모리 다이 패키지 구성들에 유리할 수 있다.
전술한 상세한 설명은 본 발명의 한정으로서가 아닌, 본 발명이 취할 수 있는 선택된 형태들의 예시로서 이해되어야 하도록 의도된다. 청구되는 발명의 범위를 한정하도록 의도되는 것은 모든 등가물을 포함하는 하기의 청구범위뿐이다. 마지막으로, 본 명세서에 기술된 바람직한 실시예들 중 임의의 것의 임의의 양태가 단독으로 또는 서로 조합하여 사용될 수 있음에 유의하여야 한다.

Claims (20)

  1. 장치로서,
    제어기 다이;
    다이 그룹(group of dies);
    상기 제어기 다이 및 상기 다이 그룹에 결합된 전송 라인을 포함하고, 상기 전송 라인은,
    인쇄 회로 보드와 통합된 제1 부분;
    복수의 와이어 본드들을 포함하는 제2 부분; 및
    상기 제1 부분 및 상기 제2 부분과 직렬로 연결된 저항기 회로를 포함하는, 장치.
  2. 제1항에 있어서, 상기 제어기 다이는 상기 전송 라인에 결합된 온다이 종단 저항 회로(on-die termination resistance circuit) 없이 구성되는, 장치.
  3. 제1항에 있어서, 상기 저항기 회로는 상기 제1 부분의 특성 임피던스와 상기 제2 부분의 특성 임피던스 사이의 저항 값을 갖는, 장치.
  4. 제1항에 있어서, 상기 저항기 회로는 상기 다이 그룹을 수용하는 외부 인케이싱(outer encasing) 내에 배치되는, 장치.
  5. 제4항에 있어서, 상기 저항기 회로는 상기 다이 그룹이 배치되는 다이 기판 상에 배치되는, 장치.
  6. 제1항에 있어서, 상기 저항기 회로는 상기 다이 그룹을 수용하는 외부 인케이싱의 외부에 배치되는, 장치.
  7. 제1항에 있어서, 상기 저항기 회로는 상기 인쇄 회로 보드의 평면 표면 상에 배치되는, 장치.
  8. 제1항에 있어서, 상기 다이 그룹은 제1 다이 패키지의 일부인 제1 다이 그룹을 포함하고, 상기 장치는 제2 다이 패키지의 일부인 제2 다이 그룹을 추가로 포함하고, 상기 제1 다이 패키지 및 상기 제2 다이 패키지는 둘 모두 상기 제어기 다이와 통신하기 위해 상기 저항기 회로를 통해 신호들을 전송하는, 장치.
  9. 제1항에 있어서, 상기 다이 그룹의 다이는 출력 임피던스를 갖는 상기 전송 라인 상으로의 전송을 위한 신호를 생성하도록 구성된 출력 드라이버 회로를 포함하고,
    상기 저항기 회로의 저항 값과 상기 출력 임피던스의 합은 상기 제1 부분의 특성 임피던스에 의존하는, 장치.
  10. 제9항에 있어서, 상기 합은 상기 제1 부분의 상기 특성 임피던스의 약 65% 내지 90%의 범위 내에 있는, 장치.
  11. 장치로서,
    제2 다이로 신호를 전송하도록 구성된 제1 다이;
    상기 제1 다이로부터 상기 제2 다이로 상기 신호를 통신하도록 구성된 전송 라인을 포함하고, 상기 전송 라인은,
    제1 특성 임피던스를 갖는 제1 부분;
    상기 제1 특성 임피던스와 상이한 제2 특성 임피던스를 갖는 제2 부분; 및
    상기 제1 특성 임피던스와 상기 제2 특성 임피던스 사이의 저항 값을 포함하는 저항기 회로를 포함하는, 장치.
  12. 제11항에 있어서, 상기 제2 다이는 상기 전송 라인에 결합된 온다이 종단 저항 회로 없이 구성되는, 장치.
  13. 제11항에 있어서, 상기 저항기 회로는 상기 제1 부분과 상기 제2 부분 사이에서 상기 전송 라인 내에 위치되는, 장치.
  14. 제11항에 있어서, 상기 저항기 회로는 상기 제1 다이를 포함하는 다이 스택을 수용하는 외부 인케이싱 내에 배치되는, 장치.
  15. 제11항에 있어서, 상기 저항기 회로는 상기 제1 다이를 포함하는 다이 스택을 수용하는 외부 인케이싱의 외부에 배치되는, 장치.
  16. 제14항에 있어서, 상기 저항기 회로는 인쇄 회로 보드의 평면 표면 상에 배치되는, 장치.
  17. 제11항에 있어서, 상기 제1 다이는 제1 다이 패키지의 일부이고, 상기 장치는 제2 다이 패키지의 일부인 제3 다이를 추가로 포함하고, 상기 제1 다이 패키지 및 상기 제2 다이 패키지는 둘 모두 상기 제어기 다이와 통신하기 위해 상기 저항기 회로를 통해 신호들을 전송하는, 장치.
  18. 제11항에 있어서, 상기 다이 그룹의 다이는 출력 임피던스를 갖는 상기 전송 라인 상으로의 전송을 위한 신호를 생성하도록 구성된 출력 드라이버 회로를 포함하고,
    상기 저항기 회로의 저항 값과 상기 출력 임피던스의 합은 상기 제1 부분의 상기 제1 특성 임피던스에 의존하는, 장치.
  19. 제18항에 있어서, 상기 합은 상기 제1 부분의 상기 제1 특성 임피던스의 약 65% 내지 90%의 범위 내에 있는, 장치.
  20. 방법으로서,
    제1 다이의 입력/출력 패드로부터 전송 라인의 와이어 본드 부분을 통해 신호를 전송하는 단계;
    상기 와이어 본드 부분을 통해 상기 신호를 전송한 후에 상기 와이어 본드 부분과 직렬로 연결된 저항기 회로를 통해 상기 신호를 통과시키는 단계; 및
    상기 저항기 회로를 통해 상기 신호를 통과시킨 후에 상기 전송 라인의 인쇄 회로 보드 부분을 통해 제2 다이로 상기 신호를 전파하는 단계를 포함하는, 방법.
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