KR20200033713A - Semiconductor devices - Google Patents

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김성수
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노동현
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Abstract

According to the present invention, a semiconductor apparatus may comprise: active fins formed on a substrate; a first device isolation pattern formed on the substrate and covering a lower sidewall of each of the active fins; a third device isolation pattern including an upper portion penetrating the first device isolation pattern and a lower portion having a bottom surface of which the width is greater than that of an upper surface, and penetrating the upper portion of the substrate to come in contact with the upper surface; and a second device isolation pattern penetrating the upper portion of the substrate under the third device isolation pattern to come in contact with the third device isolation pattern, and having a rounded bottom surface.

Description

반도체 장치{SEMICONDUCTOR DEVICES}Semiconductor device {SEMICONDUCTOR DEVICES}

본 발명은 반도체 장치에 관한 것이다. The present invention relates to a semiconductor device.

반도체 소자의 집적도 향상을 위하여 핀펫을 형성할 수 있다. 상기 핀펫을 제조하는 공정에서, 기판 상에 액티브 핀들을 형성하고, 이들 중 일부를 제거하여 트렌치를 형성한 후, 상기 트렌치를 채우는 소자 분리 패턴을 형성할 수 있다. 그런데, 상기 소자 분리 패턴이 상기 트렌치를 모두 채우지 못하는 경우, 그 하부에 보이드가 발생하여 소자 분리 패턴의 절연성이 약화될 수 있다.A finpet can be formed to improve the degree of integration of semiconductor devices. In the process of manufacturing the finpet, active fins may be formed on a substrate, and some of them may be removed to form a trench, and then a device isolation pattern filling the trench may be formed. However, when the device isolation pattern does not fill all of the trenches, voids may be generated in the lower portion of the device isolation pattern, thereby weakening the insulation of the device isolation pattern.

본 발명의 과제는 개선된 특성을 갖는 소자 분리 구조물을 포함하는 반도체 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor device including a device isolation structure having improved properties.

상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치에 있어서, 상기 반도체 장치는 기판 상에 형성된 액티브 핀들, 상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴, 상기 제1 소자 분리 패턴을 관통하는 상부 및 상기 기판의 상부를 관통하여 상기 상부에 접촉하며, 상면보다 큰 폭의 저면을 갖는 하부를 포함하는 제3 소자 분리 패턴, 및 상기 제3 소자 분리 패턴 아래의 상기 기판 상부를 관통하여 상기 제3 소자 분리 패턴과 접촉하며, 라운드진 저면을 갖는 제2 소자 분리 패턴을 포함할 수 있다.In the semiconductor device according to the exemplary embodiments for achieving the above-described object of the present invention, the semiconductor device is an active fin formed on a substrate, formed on the substrate to cover the lower sidewall of each of the active fins 1 device isolation pattern, a third device isolation pattern comprising an upper portion penetrating the first device isolation pattern and an upper portion penetrating the upper portion of the substrate and having a bottom surface having a width greater than that of the upper surface, and the first device isolation pattern A third device isolation pattern may include a second device isolation pattern having a rounded bottom surface, penetrating through the upper portion of the substrate under the three device isolation pattern and contacting the third device isolation pattern.

상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치에 있어서, 상기 반도체 장치는 기판 상에 형성된 액티브 핀들, 상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴, 상기 제1 소자 분리 패턴을 관통하는 제3 소자 분리 패턴, 및 상기 제3 소자 분리 패턴 아래의 상기 제1 소자 분리 패턴 부분을 관통하여 상기 제3 소자 분리 패턴에 접촉하는 상부 및 상기 기판 상부를 관통하여 상기 상부와 접촉하는 하부를 포함하며, 원 형상 혹은 타원 형상의 단면을 갖는 제2 소자 분리 패턴을 구비할 수 있다.In the semiconductor device according to the exemplary embodiments for achieving the above-described object of the present invention, the semiconductor device is an active fin formed on a substrate, formed on the substrate to cover the lower sidewall of each of the active fins A first device isolation pattern, a third device isolation pattern penetrating the first device isolation pattern, and an upper portion contacting the third device isolation pattern through a portion of the first device isolation pattern below the third device isolation pattern and A second element isolation pattern having a cross section of a circular shape or an elliptical shape including a lower portion penetrating the upper portion of the substrate and contacting the upper portion may be provided.

상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치에 있어서, 상기 반도체 장치는 기판 상에 형성된 액티브 핀들, 상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴, 상기 제1 소자 분리 패턴을 관통하는 상부 및 상기 기판의 상부를 관통하여 상기 상부에 접촉하며, 상면보다 큰 폭의 저면을 갖는 하부를 포함하는 제3 소자 분리 패턴, 상기 제3 소자 분리 패턴 아래의 상기 기판 상부를 관통하여 상기 제3 소자 분리 패턴과 접촉하며, 라운드진 저면을 갖는 제2 소자 분리 패턴, 상기 액티브 핀들 상에 형성된 게이트 구조물, 및 상기 게이트 구조물에 인접한 상기 기판 상에 형성된 소스/드레인 층을 포함할 수 있다.In the semiconductor device according to the exemplary embodiments for achieving the above-described object of the present invention, the semiconductor device is an active fin formed on a substrate, formed on the substrate to cover the lower sidewall of each of the active fins 1 device isolation pattern, a third device isolation pattern including a lower portion having an upper surface penetrating the first device isolation pattern and an upper portion passing through the upper portion of the substrate and having a bottom surface having a width greater than an upper surface. Penetrating through the upper portion of the substrate under the device isolation pattern and contacting the third device isolation pattern, a second device isolation pattern having a rounded bottom surface, a gate structure formed on the active fins, and on the substrate adjacent to the gate structure It may include a source / drain layer formed on.

예시적인 실시예들에 따른 반도체 장치는 보이드가 형성되지 않은 소자 분리 구조물을 포함할 수 있다. 이에 따라 상기 소자 분리 구조물의 절연성이 향상될 수 있으며, 이를 포함하는 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다. The semiconductor device according to example embodiments may include an element isolation structure without voids. Accordingly, insulation of the device isolation structure may be improved, and the semiconductor device including the same may have improved electrical characteristics.

도 1 내지 도 13은 예시적인 실시예들에 따른 소자 분리 구조물의 형성 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 14 내지 도 16은 예시적인 실시예들에 따른 소자 분리 구조물들을 설명하기 위한 단면도들이다.
도 17 내지 도 26은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다. 1 to 13 are plan views and cross-sectional views illustrating a method of forming a device isolation structure according to example embodiments.
14 to 16 are cross-sectional views illustrating device isolation structures according to example embodiments.
17 to 26 are plan views and cross-sectional views illustrating a semiconductor device in accordance with example embodiments.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

이하에서는 기판 상면에 실질적으로 평행하고 서로 교차하는 2 방향들을 각각 제1 및 제2 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 실질적으로 서로 직교할 수 있다.Hereinafter, two directions, which are substantially parallel to the upper surface of the substrate and intersect each other, are defined as first and second directions, respectively. In example embodiments, the first and second directions may be substantially orthogonal to each other.

도 1 내지 도 9는 예시적인 실시예들에 따른 소자 분리 구조물 형성 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 1 및 4는 평면도들이고, 도 2 내지 3, 및 도 5 내지 9는 대응하는 평면도들의 A-A' 선을 따라 절단한 단면도들이다.1 to 9 are plan views and cross-sectional views illustrating a method of forming a device isolation structure according to example embodiments. Specifically, FIGS. 1 and 4 are plan views, and FIGS. 2 to 3 and 5 to 9 are cross-sectional views taken along line A-A 'of corresponding plan views.

도 1 및 도 2를 참조하면, 기판(100) 상에 액티브 핀(105)을 형성할 수 있다.1 and 2, the active fin 105 may be formed on the substrate 100.

예시적인 실시예들에 있어서, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일 실시예에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.In example embodiments, the substrate 100 may include a semiconductor material such as silicon, germanium, silicon-germanium, or a group III-V compound semiconductor such as GaP, GaAs, GaSb, and the like. According to one embodiment, the substrate 100 may be a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (GOI) substrate.

액티브 핀(105)은 기판(100) 상에 제1 식각 마스크(120)를 형성한 후, 이를 사용하는 제1 식각 공정을 수행하여 기판(100) 상부를 제거함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 액티브 핀(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 기판(100) 상에 상기 제2 방향을 따라 액티브 핀들(105) 사이에 형성된 공간은 제1 리세스(115)로 지칭할 수 있다.The active fin 105 may be formed by forming the first etching mask 120 on the substrate 100 and removing the upper portion of the substrate 100 by performing a first etching process using the first etching mask 120. In example embodiments, the active fins 105 may extend in the first direction and may be formed in a plurality to be spaced apart from each other along the second direction. At this time, the space formed between the active fins 105 along the second direction on the substrate 100 may be referred to as a first recess 115.

제1 식각 마스크(120)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.The first etch mask 120 may include nitride, such as silicon nitride, for example.

도 3을 참조하면, 기판(100) 상에 제1 리세스(115)를 채우는 제1 소자 분리 패턴(130)을 형성할 수 있다.Referring to FIG. 3, a first device isolation pattern 130 filling the first recess 115 may be formed on the substrate 100.

제1 소자 분리 패턴(130)은 기판(100) 상에 액티브 핀(105) 및 제1 식각 마스크(120)를 커버하는 제1 소자 분리막을 형성하고, 제1 식각 마스크(120)의 상면이 노출될 때까지 상기 제1 소자 분리막을 평탄화함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.The first device isolation pattern 130 forms a first device isolation layer covering the active fin 105 and the first etching mask 120 on the substrate 100, and an upper surface of the first etching mask 120 is exposed. It can be formed by planarizing the first device isolation film until it becomes possible. In example embodiments, the planarization process may be performed through a chemical mechanical polishing (CMP) process and / or an etch back process.

제1 소자 분리 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.The first device isolation pattern 130 may include, for example, oxide such as silicon oxide.

도 4 및 도 5를 참조하면, 제1 식각 마스크(120)의 상면 및 제1 소자 분리 패턴(130)의 상면에 제2 식각 마스크(140)을 형성한 후, 이를 식각 마스크로 사용하는 제2 식각 공정을 수행하여 액티브 핀들(105) 중 일부, 이의 상면에 형성된 제1 식각 마스크(120), 및 이에 상기 제2 방향으로 인접하는 제1 소자 분리 패턴(130)의 일부를 식각할 수 있으며, 이에 따라 기판(100)의 상면의 일부를 노출시키는 제1 개구(150)를 형성할 수 있다. 4 and 5, after forming the second etch mask 140 on the top surface of the first etch mask 120 and the first device isolation pattern 130, the second etch mask 140 is used as an etch mask. By performing an etching process, a part of the active fins 105, a first etching mask 120 formed on an upper surface thereof, and a portion of the first device isolation pattern 130 adjacent thereto in the second direction may be etched. Accordingly, a first opening 150 exposing a portion of the upper surface of the substrate 100 may be formed.

상기 제2 식각 공정의 특성에 따라 제1 개구(150)의 측벽은 기판(100)의 상면에 대해 경사진 기울기를 가질 수 있다. 이와는 달리, 제1 개구(150)의 측벽은 기판(100)의 상면에 대해 수직한 기울기를 가질 수도 있다.The sidewall of the first opening 150 may have an inclined angle with respect to the upper surface of the substrate 100 according to the characteristics of the second etching process. Alternatively, the sidewall of the first opening 150 may have a slope perpendicular to the top surface of the substrate 100.

도면 상에서는 하나의 제1 개구(150) 양측으로 3개의 액티브 핀들(105)이 배열되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.In the drawing, three active pins 105 are arranged on both sides of one first opening 150, but the concept of the present invention is not limited thereto.

도 6을 참조하면, 제2 식각 마스크(140)를 사용하는 제3 식각 공정을 수행하여 상기 노출된 기판(100) 부분을 제거할 수 있으며, 이에 따라 기판(100) 상부에는 제1 개구(150)에 연통하는 트렌치(160)가 형성될 수 있다. 이하에서는, 제1 개구(150) 및 이에 연결된 트렌치(160)를 함께 트렌치 구조물(170)로 지칭하기로 한다.Referring to FIG. 6, a portion of the exposed substrate 100 may be removed by performing a third etching process using the second etch mask 140, and accordingly, the first opening 150 may be disposed on the substrate 100. ) May be formed in the trench 160. Hereinafter, the first opening 150 and the trench 160 connected thereto are referred to as a trench structure 170 together.

예시적인 실시예들에 있어서, 상기 제2 및 제3 식각 공정들은 건식 식각 공정으로 수행될 수 있다. 다만, 상기 제3 식각 공정은 상기 제2 식각 공정에 비해 낮은 전압을 인가한 상태에서 수행될 수 있으며, 이에 따라 상기 제2 식각 공정보다 등방성 식각 특성을 더 포함할 수 있다. 즉, 상기 제3 식각 공정을 통하여 형성되는 트렌치(160)는 원 형상 혹은 타원 형상을 가질 수 있다.In example embodiments, the second and third etching processes may be performed by a dry etching process. However, the third etching process may be performed in a state in which a lower voltage is applied than the second etching process, and accordingly, the isotropic etching characteristics may be further included than the second etching process. That is, the trench 160 formed through the third etching process may have a circular shape or an elliptical shape.

예시적인 실시예들에 있어서, 트렌치(160)의 측벽은 기판(100)의 상면에 대해 변동하는 기울기를 가질 수 있으며, 이에 따라 트렌치(160)의 상기 제2 방향으로의 폭은 높이에 따라 변동할 수 있다. 일 실시예에 있어서, 트렌치(160)의 폭은 상부로부터 중앙부까지 점차 증가할 수 있으며, 상기 중앙부로부터 하부까지 점차 감소할 수 있다. 이에 따라, 트렌치(160) 중앙부의 상기 제2 방향으로의 폭은 제1 개구(150) 저면의 상기 제2 방향으로의 폭보다 더 클 수 있다.In example embodiments, the sidewall of the trench 160 may have a slope that fluctuates with respect to the top surface of the substrate 100, so that the width of the trench 160 in the second direction varies with height. can do. In one embodiment, the width of the trench 160 may gradually increase from the top to the center, and may gradually decrease from the center to the bottom. Accordingly, the width of the central portion of the trench 160 in the second direction may be greater than the width of the bottom surface of the first opening 150 in the second direction.

한편, 제2 식각 마스크(140)는 상기 제3 식각 공정 시 제거되거나, 일부가 잔류하는 경우 별도의 공정, 예를 들어 애싱(ashing) 및/또는 스트립(stripping) 공정을 수행하여 제거할 수도 있다.Meanwhile, the second etching mask 140 may be removed during the third etching process, or may be removed by performing a separate process, for example, an ashing and / or stripping process, if a portion remains. .

도 7 및 도 8을 참조하면, 트렌치(160)의 일부를 채우는 제2 소자 분리 패턴(180)을 형성한 후, 트렌치(160)의 나머지 부분을 채우는 제3 소자 분리 패턴(190)을 형성할 수 있다.7 and 8, after forming a second device isolation pattern 180 filling a portion of the trench 160, a third device isolation pattern 190 filling the rest of the trench 160 may be formed. You can.

예시적인 실시예들에 있어서, 선택적 증착(selective deposition) 공정을 수행함으로써, 제2 소자 분리 패턴(180)이 질화물 및 산화물을 각각 포함하는 제1 식각 마스크(120) 및 제1 소자 분리 패턴(130) 상에는 형성되지 않을 수 있으며, 실리콘을 포함하는 기판(100)의 트렌치(160)에 의해 노출된 부분 상에만 형성될 수 있다. 일 실시예에 있어서, 제2 소자 분리 패턴(180)은 트렌치(160)의 중앙부 및 하부를 채우도록 형성될 수 있고, 상기 기판(100)의 트렌치(160)에 의해 노출된 부분 즉, 트렌치(160)의 노출된 측벽 상에도 형성될 수 있다.In example embodiments, by performing a selective deposition process, the second device isolation pattern 180 includes a first etch mask 120 and a first device isolation pattern 130 including nitride and oxide, respectively. ) May not be formed, and may be formed only on a portion exposed by the trench 160 of the substrate 100 including silicon. In one embodiment, the second device isolation pattern 180 may be formed to fill the central portion and the lower portion of the trench 160, and the portion exposed by the trench 160 of the substrate 100, that is, the trench ( It may also be formed on the exposed sidewall of (160).

이때, 트렌치(160)의 노출된 측벽 상에 형성된 제2 소자 분리 패턴(180) 부분은 상부에서 하부로 갈수록 커지는 두께를 가질 수 있고, 상기 제2 소자 분리 패턴(180) 부분의 외측벽은 상기 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지 않을 수 있고, 상기 트렌치(160)의 노출된 측벽 상에 형성된 제2 소자 분리 패턴(180) 부분은 상부와 하부의 두께가 일정한 박막 형태로 형성될 수도 있으며, 상기 제2 소자 분리 패턴(180) 부분의 외측벽은 상기 기판(100) 상면에 대해 수직하고 변동하지 않는 기울기를 가질 수도 있다.At this time, the portion of the second device isolation pattern 180 formed on the exposed sidewall of the trench 160 may have a thickness that increases from top to bottom, and the outer wall of the portion of the second device isolation pattern 180 is the substrate (100) It may have a slope that is not perpendicular to the top surface and fluctuates. However, the concept of the present invention may not necessarily be limited thereto, and the second device isolation pattern 180 formed on the exposed sidewall of the trench 160 may be formed in a thin film form having a constant thickness between the upper and lower parts. In addition, the outer wall of the second device isolation pattern 180 may have a slope that is perpendicular to the upper surface of the substrate 100 and does not fluctuate.

제2 소자 분리 패턴(180)은 예를 들어, 실리콘 질화물과 같은 질화물, 혹은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.The second device isolation pattern 180 may include, for example, a nitride such as silicon nitride, or an oxide such as, for example, silicon oxide.

이후, 제2 소자 분리 패턴(180) 상에 트렌치 구조물(170)의 나머지 부분을 채우는 제3 소자 분리 패턴(190)을 형성할 수 있다.Thereafter, a third device isolation pattern 190 filling the rest of the trench structure 170 may be formed on the second device isolation pattern 180.

제3 소자 분리 패턴(180)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 원자층 증착(Atomic layer Deposition: ALD) 공정 등을 수행하여 제3 소자 분리막을 제2 소자 분리 패턴(180), 제1 소자 분리 패턴(130), 및 제1 식각 마스크(120) 상에 형성한 후, 제1 소자 분리 패턴(130) 및 제1 식각 마스크(120)의 상면이 노출될 때까지 이를 평탄화함으로써 형성될 수 있다.The third device isolation pattern 180 may perform, for example, a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process, to remove the third device separation layer from the second device separation pattern. (180), after forming on the first device isolation pattern 130 and the first etch mask 120, until the top surfaces of the first device isolation pattern 130 and the first etch mask 120 are exposed. It can be formed by flattening it.

제3 소자 분리 패턴(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 이에 따라, 제2 소자 분리 패턴(180)이 산화물을 포함하는 경우, 제2 및 제3 소자 분리 패턴들(180, 190)은 서로 병합될 수도 있다. 또한 경우에 따라, 제2 및 제3 소자 분리 패턴들(180, 190)이 모두 제1 소자 분리 패턴(130)에 병합될 수도 있다.The third device isolation pattern 190 may include an oxide, such as silicon oxide. Accordingly, when the second device isolation pattern 180 includes oxide, the second and third device isolation patterns 180 and 190 may be merged with each other. Also, in some cases, the second and third device isolation patterns 180 and 190 may be merged with the first device isolation pattern 130.

트렌치 구조물(170) 내에 순차적으로 적층되어 서로 접촉하는 제2 및 제3 소자 분리 패턴들(180, 190)은 함께 소자 분리 구조물(200)을 형성할 수 있다. 예시적인 실시예들에 있어서, 소자 분리 구조물(200)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.The second and third device isolation patterns 180 and 190 that are sequentially stacked in the trench structure 170 and contact each other may form the device isolation structure 200 together. In example embodiments, the device isolation structure 200 may extend in the first direction, and may be formed in a plurality to be spaced apart from each other along the second direction.

도 9 내지 도 12는 예시적인 실시예들에 따른 소자 분리 패턴들의 형상을 설명하기 위한 단면도들이다. 9 to 12 are cross-sectional views illustrating shapes of device isolation patterns according to example embodiments.

상기 소자 분리 패턴들은 그 형상을 제외하고는 도 7 및 도 8을 참조로 설명한 소자 분리 패턴들과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.The device isolation patterns are substantially the same or similar to the device isolation patterns described with reference to FIGS. 7 and 8 except for their shape. Accordingly, the same reference numerals are assigned to the same components, and detailed description thereof is omitted.

도 9 및 도 10을 참조하면, 선택적 증착(selective deposition) 공정을 수행하여 제2 소자 분리 패턴(180)을 형성할 때, 제2 소자 분리 패턴(180)은 상기 실리콘을 포함하는 기판(100)의 트렌치(160)에 의해 노출된 부분 상에만 형성되는 것이 아니라, 제1 소자 분리 패턴(130)의 노출된 측벽 상에도 형성될 수 있다. 즉, 제2 소자 분리 패턴(180)은 제1 개구(150)의 측벽을 커버하도록 얇은 박막 형태로 형성될 수 있고, 트렌치(160)의 중앙부 및 하부를 채우도록 형성될 수 있으며, 트렌치(160)의 노출된 측벽 상에도 형성될 수 있다. 이 경우, 상기 제2 소자 분리 패턴(180)은 상기 제1 개구(150)의 측벽 및 상기 트렌치(160)의 측벽을 모두 커버하도록 형성될 수 있다.9 and 10, when a second device isolation pattern 180 is formed by performing a selective deposition process, the second device isolation pattern 180 includes a substrate 100 including the silicon It is not only formed on the portion exposed by the trench 160, but may also be formed on the exposed sidewall of the first device isolation pattern 130. That is, the second device isolation pattern 180 may be formed in a thin thin film form to cover the sidewalls of the first opening 150, and may be formed to fill the central portion and the lower portion of the trench 160, and the trench 160 ) Can also be formed on the exposed sidewall. In this case, the second device isolation pattern 180 may be formed to cover both sidewalls of the first opening 150 and sidewalls of the trench 160.

일 실시예에 있어서, 상기 제1 개구(150)의 측벽 상에 형성된 제2 소자 분리 패턴(180) 부분은 상기 기판(100) 상면에 대해 수직하지 않고 일정한 기울기를 가질 수 있고, 상기 트렌치(160)의 노출된 측벽 상에 형성된 제2 소자 분리 패턴 부분은 상기 기판(100) 상면에 대해 수직하지 않고 변동하는 기울기를 가질 수 있다.In one embodiment, the portion of the second device isolation pattern 180 formed on the sidewall of the first opening 150 may have a constant slope, not perpendicular to the top surface of the substrate 100, and the trench 160 ), The second device isolation pattern portion formed on the exposed sidewall may have a slope that is not perpendicular to the top surface of the substrate 100 but fluctuates.

이후, 제2 소자 분리 패턴(180) 상에 트렌치 구조물(170)의 나머지 부분을 채우는 제3 소자 분리 패턴(190)을 형성할 수 있다.Thereafter, a third device isolation pattern 190 filling the rest of the trench structure 170 may be formed on the second device isolation pattern 180.

도 11 및 도 12를 참조하면, 선택적 증착(selective deposition) 공정을 수행하여 제2 소자 분리 패턴(180)을 형성할 때, 제2 소자 분리 패턴(180)은 트렌치(160)의 중앙부 및 하부를 채우도록 형성될 수 있으나, 트렌치(160)의 노출된 측벽 상에는 형성되지 않을 수 있다.Referring to FIGS. 11 and 12, when the second device isolation pattern 180 is formed by performing a selective deposition process, the second device isolation pattern 180 displays the central portion and the lower portion of the trench 160. It may be formed to fill, but may not be formed on the exposed sidewall of the trench 160.

이 경우, 제2 소자 분리 패턴(180)은 제1 개구(150)의 측벽 및 상기 트렌치(160)의 노출된 측벽을 커버하지 않을 수 있으므로, 이후 트렌치 구조물(170)의 나머지 부분을 채우도록 형성되는 제3 소자 분리 패턴(190)이 상기 제1 개구(150)의 측벽 및 상기 트렌치(160)의 노출된 측벽에 각각 접촉할 수 있다.In this case, since the second device isolation pattern 180 may not cover the sidewalls of the first opening 150 and the exposed sidewalls of the trench 160, the second device isolation pattern 180 is formed to fill the rest of the trench structure 170 The third device isolation pattern 190 may be in contact with sidewalls of the first opening 150 and exposed sidewalls of the trench 160, respectively.

이하에서는, 설명의 편의를 위하여, 도 7 및 도 8을 참조로 설명한 것과 같이 제2 소자 분리 패턴(180)이 트렌치(160)의 측벽 상에만 형성되어 이의 중앙부 및 하부를 채우는 경우에 대해서만 설명하기로 한다.Hereinafter, for convenience of description, only the case in which the second element isolation pattern 180 is formed only on the sidewall of the trench 160 and fills the center portion and the lower portion thereof as described with reference to FIGS. 7 and 8 will be described. Shall be

도 13를 참조하면, 제1 및 제3 소자 분리 패턴들(130, 190)의 상부를 제거하여, 액티브 핀(105)의 상부를 노출시킬 수 있다.Referring to FIG. 13, upper portions of the first and third device isolation patterns 130 and 190 may be removed to expose the upper portions of the active fins 105.

예시적인 실시예들에 있어서, 제1 및 제3 소자 분리 패턴들(130, 190)의 상부는 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 제거될 수 있으며, 이때 액티브 핀(105) 상에 형성된 제1 식각 마스크(120)도 함께 제거될 수 있다. In example embodiments, upper portions of the first and third device isolation patterns 130 and 190 may be removed through a chemical mechanical polishing (CMP) process and / or an etch back process, wherein the active fin 105 ) May also be removed with the first etch mask 120.

액티브 핀(120)은 제1 소자 분리 패턴(130)에 의해 측벽이 커버된 하부 액티브 패턴(105b), 및 그 상부에 형성되어 노출된 상부 액티브 패턴(105a)을 포함할 수 있다.The active fin 120 may include a lower active pattern 105b whose side walls are covered by the first device isolation pattern 130, and an upper active pattern 105a formed and exposed on the upper side.

전술한 바와 같이, 선택적 증착 공정을 수행하여 트렌치(160)에 의해 노출된 기판(100) 상면에 트렌치(160)를 부분적으로 채우는 제2 소자 분리 패턴(180)을 형성한 후, 추가적인 증착 공정을 더 수행하여 트렌치 구조물(170)의 나머지 부분을 채우는 제3 소자 분리 패턴(190)을 상기 제2 소자 분리 패턴(180) 상에 형성함으로써, 트렌치 구조물(170)을 채우는 소자 분리 구조물(200)을 형성할 수 있다. As described above, after performing the selective deposition process to form a second device isolation pattern 180 partially filling the trench 160 on the top surface of the substrate 100 exposed by the trench 160, an additional deposition process is performed. The device isolation structure 200 filling the trench structure 170 is formed by forming a third device isolation pattern 190 filling the rest of the trench structure 170 on the second device isolation pattern 180 by performing further. Can form.

이에 따라, 트렌치 구조물(170)을 채우는 소자 분리 구조물(200)을 한 번의 증착 공정으로 형성하는 경우에 비해서, 각 제2 및 제3 소자 분리 패턴들(180, 190)이 작은 종횡비를 갖도록 형성될 수 있으며, 이에 따라 트렌치 구조물(170)의 하부 즉, 트렌치(160)가 제대로 채워지지 않음으로써 형성되는 보이드가 발생하지 않을 수 있다. 따라서, 소자 분리 구조물(200)의 절연 특성이 향상될 수 있으며, 이를 포함하는 상기 반도체 장치에서, 누설 전류에 의한 전기적 특성 저하가 방지될 수 있다.Accordingly, compared to the case where the device isolation structure 200 filling the trench structure 170 is formed by a single deposition process, each of the second and third device isolation patterns 180 and 190 may be formed to have a small aspect ratio. Accordingly, a void formed by the lower portion of the trench structure 170, that is, the trench 160 is not properly filled, may not be generated. Accordingly, the insulating characteristics of the element isolation structure 200 may be improved, and in the semiconductor device including the same, degradation of electrical characteristics due to leakage current may be prevented.

한편, 전술한 공정들을 통해 형성된 소자 분리 구조물(200)은 다음과 같은 특징을 가질 수 있다.Meanwhile, the device isolation structure 200 formed through the above-described processes may have the following characteristics.

즉, 소자 분리 구조물(200)은 순차적으로 적층되어 서로 접촉하는 제2 및 제3 소자 분리 패턴들(180, 190)을 포함할 수 있다. 예시적인 실시예들에 있어서, 소자 분리 구조물(200)은 상기 제1 방향으로 연장될 수 있다. That is, the device isolation structure 200 may include second and third device isolation patterns 180 and 190 that are sequentially stacked and contact each other. In example embodiments, the device isolation structure 200 may extend in the first direction.

상부에 형성된 제3 소자 분리 패턴(190)은 제1 소자 분리 패턴(130)을 관통하는 상부(192), 및 기판(100) 상부를 관통하여 이에 접촉하는 하부(194)를 포함할 수 있다. The third device isolation pattern 190 formed on the upper portion may include an upper portion 192 penetrating the first device isolation pattern 130 and a lower portion 194 penetrating through the upper portion of the substrate 100.

예시적인 실시예들에 있어서, 제3 소자 분리 패턴(190)의 하부(194)는 상면보다 큰 폭의 저면을 포함할 수 있다. 예시적인 실시예들에 있어서, 제3 소자 분리 패턴(190)의 상부(192) 측벽은 기판(100) 상면에 대해 일정한 기울기를 가질 수 있으나, 제3 소자 분리 패턴(190)의 하부(194) 측벽은 위에서 아래로 갈수록, 즉 기판(100) 중심에 가까워질수록 기판(100) 상면에 대해 점차 증가하는 기울기를 가질 수 있다.In example embodiments, the lower portion 194 of the third device isolation pattern 190 may include a bottom surface having a width greater than that of the top surface. In example embodiments, the sidewall of the upper 192 of the third device isolation pattern 190 may have a certain slope with respect to the upper surface of the substrate 100, but the lower part 194 of the third device isolation pattern 190 The side wall may have a gradually increasing slope with respect to the top surface of the substrate 100 as it goes from top to bottom, that is, as it approaches the center of the substrate 100.

한편, 소자 분리 구조물(200)의 하부에 형성된 제2 소자 분리 패턴(180)은 편평한 상면을 가질 수 있다.Meanwhile, the second device isolation pattern 180 formed under the device isolation structure 200 may have a flat upper surface.

예시적인 실시예들에 있어서, 제2 소자 분리 패턴(180) 및 이에 접촉하는 제3 소자 분리 패턴(190)의 하부(194)는 함께 상기 제2 방향으로의 단면이 원 형상 혹은 타원 형상을 이룰 수 있다.In example embodiments, the second device isolation pattern 180 and the lower 194 of the third device isolation pattern 190 in contact therewith may have a circular or elliptical cross section in the second direction. You can.

도 14 내지 도 16은 예시적인 실시예들에 따른 소자 분리 구조물들을 설명하기 위한 단면도들이다. 14 to 16 are cross-sectional views illustrating device isolation structures according to example embodiments.

상기 소자 분리 구조물들은 그 형상을 제외하고는 도 9를 참조로 설명한 소자 분리 구조물과 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.The device isolation structures are substantially the same or similar to the device isolation structures described with reference to FIG. 9 except for their shape. Accordingly, the same reference numerals are assigned to the same components, and detailed description thereof is omitted.

도 14를 참조하면, 제2 소자 분리 패턴(180)은 트렌치(160)의 중앙부 및 하부를 채울 수 있으며, 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면 즉, 위로 볼록한 상면을 가질 수 있다.Referring to FIG. 14, the second device isolation pattern 180 may fill the central portion and the lower portion of the trench 160, and may have a curved top surface that is not flat along the second direction, that is, a convex top surface.

예시적인 실시예들에 있어서, 제2 소자 분리 패턴(180)의 상기 제2 방향으로의 단면은 원 형상 또는 타원 형상을 가질 수 있다. 이에 따라, 상기 제2 방향으로의 제2 소자 분리 패턴(180)의 중앙부는 가장자리에 비해 상면의 높이가 더 높을 수 있다. In example embodiments, a cross section of the second device isolation pattern 180 in the second direction may have a circular shape or an elliptical shape. Accordingly, the center portion of the second device isolation pattern 180 in the second direction may have a higher height of the upper surface than the edge.

한편, 제2 소자 분리 패턴(180)의 상면과 접촉하는 제3 소자 분리 패턴(190)의 저면은 이에 대응하여 상기 제2 방향을 따라 편평하지 않고 굴곡질 수 있으며, 구체적으로 위로 볼록할 수 있다. 또한, 제3 소자 분리 패턴(190)의 중앙부는 가장자리에 비해 저면의 높이가 더 높을 수 있다.Meanwhile, the bottom surface of the third device isolation pattern 190 in contact with the top surface of the second device isolation pattern 180 may be curved without being flat along the second direction, and convex upward specifically. . In addition, the center of the third device isolation pattern 190 may have a higher height of the bottom surface than the edge.

도 15를 참조하면, 제2 소자 분리 패턴(180)은 트렌치(160)의 중앙부 및 하부를 채울 수 있으며, 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면 즉, 아래로 볼록한 상면을 가질 수 있다.Referring to FIG. 15, the second device isolation pattern 180 may fill the central portion and the lower portion of the trench 160, and may have a curved top surface that is not flat along the second direction, that is, a convex top surface. .

예시적인 실시예들에 있어서, 상기 제2 방향으로의 제2 소자 분리 패턴(180)의 중앙부는 가장자리에 비해 상면의 높이가 더 낮을 수 있다. In example embodiments, the central portion of the second device isolation pattern 180 in the second direction may have a lower height of the upper surface than the edge.

한편, 제2 소자 분리 패턴(180)의 상면과 접촉하는 제3 소자 분리 패턴(190)의 저면은 이에 대응하여 상기 제2 방향을 따라 편평하지 않고 굴곡질 수 있으며, 구체적으로 아래로 볼록할 수 있다. 또한, 제3 소자 분리 패턴(190)의 중앙부는 가장자리에 비해 저면의 높이가 더 낮을 수 있다.On the other hand, the bottom surface of the third device isolation pattern 190 in contact with the top surface of the second device isolation pattern 180 may be curved without being flat along the second direction, and specifically convex downward. have. In addition, the center of the third device isolation pattern 190 may have a lower bottom surface height than the edge.

도 16을 참조하면, 제2 소자 분리 패턴(180)은 트렌치(160) 및 제1 개구(150)의 하부를 채울 수 있으며, 상기 제2 방향을 따라 편평하지 않고 굴곡진 상면 즉, 위로 볼록한 상면을 가질 수 있다.Referring to FIG. 16, the second device isolation pattern 180 may fill the lower portion of the trench 160 and the first opening 150, and is not flat along the second direction, but is curved upper surface, that is, a convex upper surface. Can have

이에 따라, 제2 소자 분리 패턴(180)은 제3 소자 분리 패턴(190)의 하부를 관통하는 상부(182), 및 기판(100) 상부를 관통하여 상부(182)에 접촉하는 하부(184)를 포함할 수 있다. Accordingly, the second device isolation pattern 180 includes an upper portion 182 penetrating the lower portion of the third device isolation pattern 190 and a lower portion 184 penetrating the upper portion of the substrate 100 and contacting the upper portion 182. It may include.

예시적인 실시예들에 있어서, 순차적으로 적층된 하부(184) 및 상부(182)를 포함하는 제2 소자 분리 패턴(180)은 상기 제2 방향으로의 단면이 원 형상 혹은 타원 형상을 가질 수 있다. 이에 따라, 상기 제2 방향으로의 제2 소자 분리 패턴(180)의 중앙부는 가장자리에 비해 상면의 높이가 더 높을 수 있으며, 제2 소자 분리 패턴(180)의 상부(182)의 최대 높이는 기판(100) 상면의 높이보다 높을 수 있다. In example embodiments, the second device isolation pattern 180 including the sequentially stacked lower portion 184 and upper portion 182 may have a circular shape or an elliptical cross section in the second direction. . Accordingly, the central portion of the second device isolation pattern 180 in the second direction may have a higher height of the upper surface than the edge, and the maximum height of the upper portion 182 of the second device isolation pattern 180 may be the substrate ( 100) It may be higher than the height of the top surface.

한편, 제2 소자 분리 패턴(180)의 상면과 접촉하는 제3 소자 분리 패턴(190)의 저면은 이에 대응하여 상기 제2 방향을 따라 편평하지 않고 굴곡질 수 있으며, 구체적으로 위로 볼록할 수 있다. 또한, 제3 소자 분리 패턴(190)의 중앙부는 가장자리에 비해 저면의 높이가 더 높을 수 있다.Meanwhile, the bottom surface of the third device isolation pattern 190 in contact with the top surface of the second device isolation pattern 180 may be curved without being flat along the second direction, and convex upward specifically. . In addition, the center of the third device isolation pattern 190 may have a higher height of the bottom surface than the edge.

도 17 내지 도 26은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로 도 17, 20 및 23은 평면도들이고, 도 21 및 24는 대응하는 평면도의 A-A'선을 절단한 단면도들이며, 도 18 및 25는 대응하는 평면도의 B-B'선을 절단한 단면도들이고, 도 19, 22 및 26은 대응하는 평면도의 C-C'선을 절단한 단면도들이다.17 to 26 are plan views and cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with example embodiments. Specifically, FIGS. 17, 20 and 23 are plan views, FIGS. 21 and 24 are cross-sectional views taken along line A-A 'of the corresponding plan view, and FIGS. 18 and 25 are cross-sectional views taken along line B-B' of the corresponding plan view. 19, 22 and 26 are cross-sectional views taken along line C-C 'of the corresponding plan view.

상기 반도체 장치의 제조 방법은 도 1 내지 도 8 및 도 13을 참조로 설명한 소자 분리 구조물 형성 방법을 사용하여 이를 예를 들어, 로직 소자의 제조 방법에 적용시킨 것이다. The manufacturing method of the semiconductor device is applied to, for example, a method of manufacturing a logic element using the method of forming the device isolation structure described with reference to FIGS. 1 to 8 and 13.

도 17 내지 도 19를 참조하면, 도 1 내지 도 8 및 도 13을 참조로 설명한 공정들을 수행한 후, 기판(100) 상에 더미 게이트 구조물을 형성할 수 있다.17 to 19, after performing the processes described with reference to FIGS. 1 to 8 and 13, a dummy gate structure may be formed on the substrate 100.

구체적으로, 액티브 핀들(105), 제1 소자 분리 패턴(130), 및 소자 분리 구조물(200) 상에 더미 게이트 절연막, 더미 게이트 전극막 및 더미 마스크 막을 순차적으로 형성하고, 상기 더미 게이트 마스크 막을 패터닝 하여 더미 게이트 마스크(230)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 상기 더미 게이트 전극막 및 상기 더미 게이트 절연막을 순차적으로 식각함으로써 상기 더미 게이트 구조물을 형성할 수 있다.Specifically, a dummy gate insulating film, a dummy gate electrode film, and a dummy mask film are sequentially formed on the active fins 105, the first device isolation pattern 130, and the device isolation structure 200, and the dummy gate mask film is patterned. After the dummy gate mask 230 is formed, the dummy gate structure may be formed by sequentially etching the lower dummy gate electrode layer and the dummy gate insulating layer by using it as an etch mask.

이에 따라, 상기 기판(100) 상에는 순차적으로 적층된 더미 게이트 절연 패턴(210), 더미 게이트 전극(220) 및 더미 게이트 마스크(230)를 포함하는 더미 게이트 구조물이 형성될 수 있다.Accordingly, a dummy gate structure including a dummy gate insulating pattern 210, a dummy gate electrode 220 and a dummy gate mask 230 sequentially stacked on the substrate 100 may be formed.

상기 더미 게이트 절연막, 상기 더미 게이트 전극막 및 상기 더미 게이트 마스크 막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 이와는 달리, 상기 더미 게이트 절연막은 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있으며, 이 경우에 상기 더미 게이트 절연막은 액티브 핀들(105) 상면에만 형성될 수 있다.The dummy gate insulating film, the dummy gate electrode film, and the dummy gate mask film may be formed through a chemical vapor deposition (CVD) process, an atomic layer deposition (ALD) process, or the like. Alternatively, the dummy gate insulating layer may be formed through a thermal oxidation process for the upper portion of the substrate 100, and in this case, the dummy gate insulating layer may be formed only on the top surface of the active fins 105.

예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.In example embodiments, the dummy gate structure may extend in the second direction and may be formed in plural along the first direction.

도 20 내지 도 22를 참조하면, 상기 더미 게이트 구조물의 측벽에 게이트 스페이서(240)를 형성할 수 있으며, 이때, 각 액티브 핀들(105)의 측벽에는 핀 스페이서(245)가 형성될 수 있다.20 to 22, a gate spacer 240 may be formed on a sidewall of the dummy gate structure, and a pin spacer 245 may be formed on a sidewall of each active fin 105.

게이트 스페이서(240) 및 핀 스페이서(245)는 액티브 핀들(105), 제1 소자 분리 패턴(130), 및 소자 분리 구조물(200) 상에 상기 더미 게이트 구조물을 커버하는 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성할 수 있다. The gate spacer 240 and the pin spacer 245 form a spacer film covering the dummy gate structure on the active fins 105, the first device isolation pattern 130, and the device isolation structure 200 and anisotropically etch it. It can form by.

이후, 상기 더미 게이트 구조물들에 인접한 액티브 핀들(105)의 상부를 식각하여 제2 리세스(247)를 형성한 후, 제2 리세스(247)를 채우는 소스/드레인 층(250)을 형성할 수 있다.Thereafter, an upper portion of the active fins 105 adjacent to the dummy gate structures is etched to form a second recess 247, and then a source / drain layer 250 filling the second recess 247 is formed. You can.

제2 리세스(247)는 상기 더미 게이트 구조물들 및 이의 측벽에 형성된 게이트 스페이서(240)를 식각 마스크로 사용하는 건식 식각 공정을 통해 액티브 핀들(105)의 상부를 제거함으로써 형성될 수 있다. 제2 리세스(247)가 형성될 때, 액티브 핀들(105)에 인접하여 형성된 핀 스페이서(245)도 대부분 제거될 수 있으나, 그 하부는 부분적으로 잔류할 수도 있다.The second recess 247 may be formed by removing the upper portion of the active fins 105 through a dry etching process using the dummy gate structures and the gate spacer 240 formed on sidewalls thereof as an etching mask. When the second recess 247 is formed, most of the pin spacers 245 formed adjacent to the active fins 105 may also be removed, but the lower portion may partially remain.

예시적인 실시예들에 있어서, 소스/드레인 층(250)은 제2 리세스(247)에 의해 노출된 액티브 핀들(105)의 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써 형성될 수 있다.In example embodiments, the source / drain layer 250 performs a selective epitaxial growth (SEG) process using the top surface of the active fins 105 exposed by the second recess 247 as a seed. Can be formed by.

예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정을 수행함에 따라서, 소스/드레인 층(250)으로서 단결정의 실리콘-게르마늄 층이 형성될 수 있다. 또한, 상기 선택적 에피택시얼 성장(SEG) 공정은 p형 불순물 소스 가스를 함께 사용할 수 있으며, 소스/드레인 층(250)으로서 p형 불순물이 도핑된 단결정 실리콘-게르마늄 층이 형성될 수 있다. 이에 따라, 상기 소스/드레인 층(250)은 피모스(PMOS) 트랜지스터의 소스/드레인 영역 역할을 수행할 수 있다.In example embodiments, a single crystal silicon-germanium layer may be formed as the source / drain layer 250 by performing the selective epitaxial growth (SEG) process. Further, in the selective epitaxial growth (SEG) process, a p-type impurity source gas may be used together, and a single crystal silicon-germanium layer doped with a p-type impurity may be formed as the source / drain layer 250. Accordingly, the source / drain layer 250 may serve as a source / drain region of a PMOS transistor.

상기 소스/드레인 층(250)은 수직 방향뿐만 아니라 수평 방향으로도 성장하여 제2 리세스(247)를 채울 수 있으며, 이의 상부가 게이트 스페이서(240)의 측벽에 접촉하도록 성장할 수도 있다. The source / drain layer 250 may grow not only in the vertical direction but also in the horizontal direction to fill the second recess 247, and may be grown such that its upper portion contacts the sidewall of the gate spacer 240.

예시적인 실시예들에 있어서, 소스/드레인 층(250)은 상기 제2 방향을 따라서 복수 개로 형성될 수 있으며, 상기 제2 방향으로 서로 이웃하는 액티브 핀들(105) 상으로 성장하는 소스/드레인 층들(250)이 서로 연결되어 병합될 수도 있다.In example embodiments, a plurality of source / drain layers 250 may be formed along the second direction, and source / drain layers growing on the active fins 105 adjacent to each other in the second direction. 250 may be connected to each other and merged.

지금까지는 피모스(PMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(250)에 대해 설명하였으나, 본 발명의 개념은 이에 한정되지는 않으며, 엔모스(NMOS) 트랜지스터의 소스/드레인 역할을 수행하는 소스/드레인 층(250)을 형성할 수도 있다.So far, the source / drain layer 250 serving as the source / drain role of the PMOS transistor is described, but the concept of the present invention is not limited thereto, and the source / drain role of the NMOS transistor Source / drain layer 250 may be formed.

이에 따라, 소스/드레인 층(250)으로서 단결정 실리콘 탄화물 층 혹은 단결정 실리콘 층이 형성될 수 있다. 한편, n형 불순물 소스 가스가 함께 사용되어 n형 불순물이 도핑된 단결정 실리콘 탄화물 층이 형성될 수 있다.Accordingly, a single crystal silicon carbide layer or a single crystal silicon layer may be formed as the source / drain layer 250. Meanwhile, an n-type impurity source gas may be used together to form a single crystal silicon carbide layer doped with an n-type impurity.

도 23 내지 도 26을 참조하면, 상기 더미 게이트 구조물, 게이트 스페이서(240), 소스/드레인 층(250), 및 핀 스페이서(245)를 커버하는 절연막(260)을 기판(100) 상에 충분한 높이로 형성한 후, 상기 더미 게이트 구조물에 포함된 더미 게이트 전극(220)의 상면이 노출될 때까지 절연막(260)을 평탄화할 수 있다. 23 to 26, an insulating layer 260 covering the dummy gate structure, the gate spacer 240, the source / drain layer 250, and the fin spacer 245 is sufficiently high on the substrate 100. After being formed of, the insulating layer 260 may be planarized until the top surface of the dummy gate electrode 220 included in the dummy gate structure is exposed.

이때, 더미 게이트 마스크(230)도 함께 제거될 수 있으며, 게이트 스페이서(240)의 상부도 제거될 수 있다. 한편, 소스/드레인 층(250)과 제1 소자 분리 패턴(130) 사이에는 절연막(260)이 모두 채워지지 않을 수 있으며, 이에 따라 에어 갭(265)이 형성될 수 있다.At this time, the dummy gate mask 230 may also be removed, and the upper portion of the gate spacer 240 may also be removed. Meanwhile, the insulating layer 260 may not be filled between the source / drain layer 250 and the first device isolation pattern 130, and thus an air gap 265 may be formed.

이후, 노출된 더미 게이트 전극(220) 및 그 하부의 더미 게이트 절연 패턴(210)을 제거하여, 게이트 스페이서(240)의 내측벽, 및 액티브 핀들(105)의 상면을 노출시키는 제2 개구를 형성하고, 상기 제2 개구를 채우는 게이트 구조물(310)을 형성할 수 있다. Thereafter, the exposed dummy gate electrode 220 and the dummy gate insulating pattern 210 underneath are removed to form a second opening exposing the inner wall of the gate spacer 240 and the top surface of the active fins 105. And, a gate structure 310 filling the second opening may be formed.

게이트 구조물(310)은 예를 들어, 다음과 같은 공정들을 수행함으로써 형성될 수 있다. The gate structure 310 may be formed, for example, by performing the following processes.

먼저, 상기 제2 개구에 의해 노출된 액티브 핀들(105) 상면에 대한 열산화 공정을 수행하여 인터페이스 패턴(270)을 형성한 후, 인터페이스 패턴(270), 제1 소자 분리 패턴(130), 소자 분리 구조물(200), 게이트 스페이서(240) 및 절연막(260) 상에 게이트 절연막 및 일함수 조절막을 순차적으로 형성하고, 상기 제2 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 일함수 조절막 상에 형성한다. First, after performing the thermal oxidation process on the upper surface of the active fins 105 exposed by the second opening to form the interface pattern 270, the interface pattern 270, the first device isolation pattern 130, the device A gate insulating film and a work function control film are sequentially formed on the separation structure 200, the gate spacer 240, and the insulating film 260, and a gate electrode film sufficiently filling the rest of the second opening is formed on the work function control film. To form.

한편, 인터페이스 패턴(270)은 열산화 공정 대신에 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정 등을 통해 형성될 수도 있으며, 이 경우에 인터페이스 패턴(270)은 액티브 핀들(105) 상면뿐만 아니라 제1 소자 분리 패턴(130)의 상면, 소자 분리 구조물(200)의 상면, 및 게이트 스페이서(240)의 내측벽 상에도 형성될 수 있다.Meanwhile, the interface pattern 270 may be formed through a chemical vapor deposition (CVD) process or an atomic layer deposition (ALD) process instead of a thermal oxidation process. In this case, the interface pattern 270 includes active pins 105. In addition to the upper surface, the upper surface of the first device isolation pattern 130, the upper surface of the device isolation structure 200, and the inner wall of the gate spacer 240 may be formed.

이후, 절연막(260)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 일함수 조절막 및 상기 게이트 절연막을 평탄화하여, 인터페이스 패턴(270) 상면, 제1 소자 분리 패턴(130) 상면, 소자 분리 구조물(200)의 상면, 및 게이트 스페이서(240)의 내측벽 상에 순차적으로 적층된 게이트 절연 패턴(280) 및 일함수 조절 패턴(290)을 형성하고, 일함수 조절 패턴(290) 상에 상기 제2 개구의 나머지 부분을 채우는 게이트 전극(300)을 형성할 수 있다. 이에 따라, 게이트 전극(300)의 저면 및 측벽은 일함수 조절 패턴(290)에 의해 커버될 수 있다. Subsequently, until the top surface of the insulating layer 260 is exposed, the gate electrode layer, the work function control layer, and the gate insulating layer are planarized, so that the interface pattern 270 top surface, the first device isolation pattern 130 top surface, and the device A gate insulating pattern 280 and a work function adjustment pattern 290 sequentially stacked on the upper surface of the separation structure 200 and the inner wall of the gate spacer 240 are formed, and the work function adjustment pattern 290 is formed. A gate electrode 300 filling the remaining portion of the second opening may be formed. Accordingly, the bottom and sidewalls of the gate electrode 300 may be covered by a work function adjustment pattern 290.

순차적으로 적층된 인터페이스 패턴(270), 게이트 절연 패턴(280), 일함수 조절 패턴(290) 및 게이트 전극(300)은 게이트 구조물(310)을 형성할 수 있으며, 소스/드레인 층(250)과 함께 트랜지스터를 형성할 수 있다. 상기 트랜지스터는 소스/드레인 층(250)의 도전형에 따라서 피모스(PMOS) 트랜지스터 혹은 엔모스(NMOS) 트랜지스터를 형성할 수 있다.The sequentially stacked interface pattern 270, the gate insulation pattern 280, the work function adjustment pattern 290, and the gate electrode 300 may form the gate structure 310, and the source / drain layer 250 and Together, transistors can be formed. The transistor may form a PMOS transistor or an NMOS transistor according to the conductivity type of the source / drain layer 250.

한편, 게이트 구조물(310)의 상부를 제거하여 제3 리세스를 형성한 후, 이를 채우는 캐핑막(320)을 형성할 수 있다.Meanwhile, after removing the upper portion of the gate structure 310 to form a third recess, a capping layer 320 filling the third recess may be formed.

이후, 도시하지는 않았으나, 소스/드레인 층(250) 및/또는 게이트 구조물(310)에 전기적으로 연결되는 콘택 플러그들 및 상부 배선들을 더 형성함으로써 상기 반도체 장치를 완성할 수 있다.Thereafter, although not shown, the semiconductor device may be completed by further forming contact plugs and upper wirings electrically connected to the source / drain layer 250 and / or the gate structure 310.

전술한 바와 같이, 상기 반도체 장치는 도 1 내지 도 8 및 도 13을 참조로 설명한 소자 분리 구조물(200)을 포함할 수 있으며, 소자 분리 구조물(200)이 우수한 절연 특성을 가짐에 따라, 상기 반도체 장치는 개선된 전기적 특성을 가질 수 있다.As described above, the semiconductor device may include the device isolation structure 200 described with reference to FIGS. 1 to 8 and 13, and as the device isolation structure 200 has excellent insulating properties, the semiconductor The device can have improved electrical properties.

100: 기판 115, 247: 제1 및 제2 리세스
120: 액티브 핀 130:제1 소자 분리 패턴
150, 160: 제1 및 제2 트렌치 170: 트렌치 구조물
180, 190: 제2 및 제3 소자 분리 패턴 170: 소자 분리 패턴 구조물
210: 더미 게이트 절연 패턴 220: 더미 게이트 전극
230: 더미 게이트 마스크 240: 게이트 스페이서
245: 핀 스페이서 250: 소스/드레인 층
260: 절연막 270: 인터페이스 패턴
280: 게이트 절연 패턴 290: 일함수 조절 패턴
300: 게이트 전극 310: 게이트 전극 구조물
320: 캐핑막100: substrate 115, 247: first and second recess
120: active pin 130: first device isolation pattern
150, 160: first and second trenches 170: trench structures
180, 190: second and third device isolation pattern 170: device isolation pattern structure
210: dummy gate insulation pattern 220: dummy gate electrode
230: dummy gate mask 240: gate spacer
245: pin spacer 250: source / drain layer
260: insulating film 270: interface pattern
280: gate insulation pattern 290: work function adjustment pattern
300: gate electrode 310: gate electrode structure
320: capping film

Claims (10)

기판 상에 형성된 액티브 핀들;
상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴;
상기 제1 소자 분리 패턴을 관통하는 상부; 및
상기 기판의 상부를 관통하여 상기 상부에 접촉하며, 상면보다 큰 폭의 저면을 갖는 하부를 포함하는 제3 소자 분리 패턴; 및
상기 제3 소자 분리 패턴 아래의 상기 기판 상부를 관통하여 상기 제3 소자 분리 패턴과 접촉하며, 라운드진 저면을 갖는 제2 소자 분리 패턴을 포함하 는 반도체 장치.Active fins formed on the substrate;
A first device isolation pattern formed on the substrate to cover the lower sidewall of each of the active fins;
An upper portion penetrating the first device isolation pattern; And
A third device isolation pattern including a lower portion having a bottom surface having a width greater than that of the upper surface, passing through the upper portion of the substrate and contacting the upper portion; And
A semiconductor device including a second device isolation pattern having a rounded bottom surface, penetrating through the upper portion of the substrate under the third device isolation pattern and contacting the third device isolation pattern. 제1항에 있어서, 상기 제2 소자 분리 패턴은 편평한 상면을 갖는 반도체 장치.The semiconductor device of claim 1, wherein the second element isolation pattern has a flat top surface. 제1항에 있어서, 상기 제2 소자 분리 패턴은 위로 볼록한 상면을 갖는 반도체 장치.The semiconductor device of claim 1, wherein the second element isolation pattern has a convex top surface. 제1항에 있어서, 상기 제2 소자 분리 패턴은 아래로 볼록한 상면을 갖는 반도체 장치.The semiconductor device of claim 1, wherein the second element isolation pattern has an upper surface that is convex downward. 제1항에 있어서, 제2 소자 분리 패턴 및 이에 접촉하는 상기 제3 소자 분리 패턴의 하부는 함께 원 형상 혹은 타원 형상의 단면을 갖는 반도체 장치.The semiconductor device according to claim 1, wherein a lower portion of the second element isolation pattern and the third element isolation pattern in contact therewith has a circular or elliptical cross section. 제1항에 있어서, 제3 소자 분리 패턴의 하부와 접촉하는 제2 소자 분리 패턴 부분은 상부에서 하부로 갈수록 커지는 두께를 갖는 반도체 장치.The semiconductor device of claim 1, wherein a portion of the second element isolation pattern that contacts the bottom of the third element isolation pattern has a thickness that increases from top to bottom. 제6항에 있어서, 제3 소자 분리 패턴의 상부와 접촉하는 제2 소자 분리 패턴 부분은 상부와 하부의 두께가 일정한 박막 형태를 갖는 반도체 장치.The semiconductor device of claim 6, wherein the second device isolation pattern portion in contact with the upper portion of the third device isolation pattern has a thin film shape having a constant thickness between the upper and lower portions. 제6항에 있어서, 상기 제3 소자 분리 패턴의 하부와 접촉하는 제2 소자 분리 패턴 부분의 측벽은 상기 기판 상면에 대해 수직하지 않고 변동하는 기울기를 갖는 반도체 장치.The semiconductor device of claim 6, wherein a sidewall of the second device isolation pattern portion contacting a lower portion of the third device isolation pattern has a slope that is not perpendicular to a top surface of the substrate and fluctuates. 기판 상에 형성된 액티브 핀들;
상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴;
상기 제1 소자 분리 패턴을 관통하는 제3 소자 분리 패턴; 및
상기 제3 소자 분리 패턴 아래의 상기 제1 소자 분리 패턴 부분을 관통하여 상기 제3 소자 분리 패턴에 접촉하는 상부; 및
상기 기판 상부를 관통하여 상기 상부와 접촉하는 하부를 포함하며, 원 형상 혹은 타원 형상의 단면을 갖는 제2 소자 분리 패턴을 구비하는 반도체 장치.Active fins formed on the substrate;
A first device isolation pattern formed on the substrate to cover the lower sidewall of each of the active fins;
A third device isolation pattern penetrating the first device isolation pattern; And
An upper portion penetrating the first element isolation pattern portion below the third element isolation pattern and contacting the third element isolation pattern; And
A semiconductor device including a second element isolation pattern including a lower portion penetrating through the upper portion of the substrate and contacting the upper portion and having a circular or elliptical cross-section. 기판 상에 형성된 액티브 핀들;
상기 기판 상에 형성되어 상기 각 액티브 핀들의 하부 측벽을 커버하는 제1 소자 분리 패턴;
상기 제1 소자 분리 패턴을 관통하는 상부; 및
상기 기판의 상부를 관통하여 상기 상부에 접촉하며, 상면보다 큰 폭의 저면을 갖는 하부를 포함하는 제3 소자 분리 패턴;
상기 제3 소자 분리 패턴 아래의 상기 기판 상부를 관통하여 상기 제3 소자 분리 패턴과 접촉하며, 라운드진 저면을 갖는 제2 소자 분리 패턴;
상기 액티브 핀들 상에 형성된 게이트 구조물; 및
상기 게이트 구조물에 인접한 상기 기판 상에 형성된 소스/드레인 층을 포함하는 반도체 장치.
Active fins formed on the substrate;
A first device isolation pattern formed on the substrate to cover the lower sidewall of each of the active fins;
An upper portion penetrating the first device isolation pattern; And
A third device isolation pattern including a lower portion having a bottom surface having a width greater than that of the upper surface, passing through the upper portion of the substrate and contacting the upper portion;
A second device isolation pattern penetrating through the upper portion of the substrate under the third device isolation pattern and contacting the third device isolation pattern and having a rounded bottom surface;
A gate structure formed on the active fins; And
And a source / drain layer formed on the substrate adjacent to the gate structure.
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