KR20200012434A - 높은 안정도와 빠른 응답 특성을 갖는 버퍼 회로, 증폭기 및 레귤레이터 - Google Patents

Abstract

본 실시예는 버퍼 회로, 증폭기 및 레귤레이터에 관한 것이다. 본 실시예의 일 측면은, 제1 입력신호와 제2 입력신호를 입력받고, 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭하여 제1 출력신호를 생성하는 이득 스테이지; 및 상기 제1 출력신호를 입력받고 증폭하여 제2 출력신호를 생성하고 출력단자를 통해 출력하는 출력 스테이지;를 포함하되, 상기 출력 스테이지는, 제1 바이어스 전압을 생성하는 바이어스 생성부; 상기 제1 바이어스 전압을 제공받고 제2 바이어스 전압을 생성하여 출력하는 바이어스 조절부; 및 상기 제2 바이어스 전압을 제공받고 상기 제2 바이어스 전압에 대응하는 바이어스 전류를 이용하여 상기 제2 출력신호를 생성하는 출력부;를 포함하는 증폭기이다.

Description

높은 안정도와 빠른 응답 특성을 갖는 버퍼 회로, 증폭기 및 레귤레이터{BUFFER CIRCUIT, AMPLIFIER AND REGULATOR WITH HIGH STABILITY AND FAST RESPONSE}

본 발명은 버퍼 회로, 증폭기 및 레귤레이터에 관한 것이다. 보다 상세하게는 높은 안정도와 빠른 응답 특성을 갖는 버퍼 회로, 증폭기 및 레귤레이터에 관한 것이다.

레귤레이터는 다양한 전자장치에서 안정적인 출력전압을 제공하는데 사용되는 장치이다. 특히, 로우 드롭아웃　레귤레이터(Low Drop Out Regulator; 이하　LDO)는 예컨대, 셀룰라 폰, 무선폰, 페이저, PDA(Personal Digital Assistants), 휴대용 개인용 컴퓨터, 캠코더 및 디지털 카메라와 같은 휴대가능하고, 배터리로 동작되는 장치에서 고효율로 안정적인 전압을 생성하는데 많이 이용되고 있다.

LDO 레귤레이터는 로우 드롭아웃 전압(Low Drop Out Voltage)을 특징으로 한다. 즉, LDO 레귤레이터는 배터리 등의 전원으로부터 수신한 조절되지 않은 입력전압을 받아 조절된 출력전압을 제공할 때, 입력전압과 출력전압의 차이를 최소화할 수 있다. 드롭아웃 전압을 최소화한다는 것은 전력효율을 증가시키고 에너지 소모를 줄일 수 있음을 의미한다.　따라서 LDO　레귤레이터는 저전력을 요구하는 응용에서 많이 사용되고 있다. 특히, 휴대용 장치 등 배터리로부터 장시간 동작할 필요가 있는 응용에서는 그 유용성이 더욱 크다고 할 수 있다. 이러한 이유로 휴대용 장치에 대한 수요 증가는 직접적으로 LDO　레귤레이터에 대한 수요 증가로 이어지고 있다.

레귤레이터의 구동 능력을 개선하기 위해 큰 용량의 패스 트랜지스터를 사용할 수 있다. 큰 용량의 패스 트랜지스터는 큰 기생 커패시턴스를 포함하는데, 이러한 큰 용량의 패스 트랜지스터를 적절히 구동하기 위해 증폭기 내부에는 소위 SSF(Super Source Follow)라고 불리는 낮은 출력 임피던스를 가지는 회로가 사용될 수 있다. 낮은 출력 임피던스는 네거티브 피드백 루프에 의해 달성될 수 있고, 네거티브 피드백 루프의 부가적인 효과로 회로 구성에 따라 출력단의 싱크(sink) 혹은 공급(sourcing) 능력이 향상될 수 있다. 하지만, 피드백 루프에 의해 위상 마진이 감소하여 안정성이 저하되는 문제가 생길 수 있다. 또한, SSF와 같은 회로는 출력단으로부터 전류를 싱크하는(current sinking) 능력은 우수하지만 출력단에 전류를 공급하는(current sourcing) 능력이 상대적으로 부족하여 버퍼 회로 출력전압(즉, 증폭기 출력전압)의 상승 속도가 느리다는 문제가 있다. 또한, 증폭기가 적절히 설계되지 않는 경우 전원 노이즈가 패스 트랜지스터를 통해 레귤레이터 출력에 영향을 주는 문제가 있다.

본 발명은 높은 안정도, 빠른 응답 특성 및/또는 우수한 전원 노이즈 제거 성능을 갖는 버퍼 회로, 증폭기 및 레귤레이터를 제공할 수 있다.

전술한 목적을 달성하기 위한 본 발명의 일 측면은, 기준전압을 생성하여 출력하는 기준전압 생성회로; 출력전압에 대응되는 제1 입력신호와 상기 기준전압에 대응되는 제2 입력신호를 입력받고, 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭한 출력신호를 출력하는 증폭기; 및 상기 증폭기 출력신호에 대응하여 상기 출력전압을 조절하는 패스 트랜지스터;를 포함하는 레귤레이터이다.

상기 레귤레이터에 있어서, 상기 증폭기는 상기 출력신호를 생성하는 출력 스테이지를 포함하고, 상기 출력 스테이지는, 제1 바이어스 전압을 생성하는 바이어스 생성부; 상기 제1 바이어스 전압을 제공받고 제2 바이어스 전압을 생성하여 출력하는 바이어스 조절부; 및 상기 제2 바이어스 전압을 제공받고 상기 제2 바이어스 전압에 대응하는 바이어스 전류를 이용하여 상기 출력신호를 생성하는 출력부;를 포함할 수 있다.

상기 레귤레이터에 있어서, 상기 증폭기 출력신호의 상승 구간에서 상기 제2 바이어스 전압은 상기 제1 바이어스 전압에 비해 낮을 수 있다.

상기 레귤레이터에 있어서, 상기 제2 바이어스 전압은 상기 제1 바이어스 전압에 비해 전원 노이즈의 고주파 성분이 감소되어 상기 증폭기 출력신호에는 상기 전원 노이즈의 고주파 성분이 증가되도록 할 수 있다.

상기 레귤레이터에 있어서, 상기 바이어스 조절부는 상기 출력 스테이지의 입력신호에 대한 출력신호 전달 함수의 단위 이득 주파수(UGF)에서의 피크를 낮출 수 있다.

상기 레귤레이터에 있어서, 상기 바이어스 조절부는, 상기 제1 바이어스 전압과 상기 제2 바이어스 전압 사이에 연결된 저항; 및 상기 출력부로부터 제공받는 피드백 신호와 상기 제2 바이어스 전압 사이에 연결된 커패시터를 포함할 수 있다.

상기 레귤레이터에 있어서, 상기 증폭기는 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭하여 상기 출력 스테이지로 제공하는 이득 스테이지를 더 포함하고, 상기 피드백 신호는 상기 이득 스테이지의 출력신호가 상승할 때 하강할 수 있다.

상기 레귤레이터에 있어서, 상기 저항은 트랜지스터로 구현될 수 있다.

상기 레귤레이터에 있어서, 상기 출력 스테이지는 전원 노이즈의 저주파 성분을 상기 출력단으로 전달하는 전원 노이즈 피드포워드부를 더 포함할 수 있다.

상기 레귤레이터에 있어서, 상기 출력부는 출력 임피던스를 감소시키는 트랜스컨덕턴스 부스트 스테이지를 포함할 수 있다.

본 발명의 다른 일 측면은, 제1 입력신호와 제2 입력신호를 입력받고, 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭하여 제1 출력신호를 생성하는 이득 스테이지; 및 상기 제1 출력신호를 입력받고 증폭하여 제2 출력신호를 생성하고 출력단자를 통해 출력하는 출력 스테이지;를 포함하되, 상기 출력 스테이지는, 제1 바이어스 전압을 생성하는 바이어스 생성부; 상기 제1 바이어스 전압을 제공받고 제2 바이어스 전압을 생성하여 출력하는 바이어스 조절부; 및 상기 제2 바이어스 전압을 제공받고 상기 제2 바이어스 전압에 대응하는 바이어스 전류를 이용하여 상기 제2 출력신호를 생성하는 출력부;를 포함하는 증폭기이다.

상기 증폭기에 있어서, 상기 바이어스 생성부는 전원과 접지 사이에 직렬로 연결된 제1 트랜지스터와 전류원을 포함하고, 상기 출력부는, 상기 전원과 상기 접지 사이에 직렬로 연결된 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하며, 상기 바이어스 조절부는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트 사이에 연결된 저항과, 상기 제2 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인 사이에 연결된 커패시터를 포함할 수 있다.

상기 증폭기에 있어서, 상기 저항은 트랜지스터로 구현될 수 있다.

상기 증폭기에 있어서, 상기 출력부는 상기 출력단자와 상기 접지 사이에 연결된 제5 트랜지스터를 더 포함할 수 있다.

상기 증폭기에 있어서, 상기 출력 스테이지는 전원 노이즈의 저주파 성분을 상기 출력부로 전달하는 전원 노이즈 피드포워드부를 더 포함할 수 있다.

본 발명의 또 다른 일 측면은, 입력신호를 증폭한 출력신호를 생성하고 출력노드를 통해 출력하는 버퍼 회로에 있어서, 전원에 소스가 연결되고 게이트와 드레인이 서로 연결된 제1 트랜지스터; 상기 제1 트랜지스터의 드레인과 접지 사이에 연결된 전류원; 상기 전원에 소스가 연결되고 상기 출력노드에 드레인이 연결된 제2 트랜지스터; 상기 출력노드에 소스가 연결되고 제1 노드에 드레인이 연결되며 게이트를 통해 상기 입력신호를 입력받는 제3 트랜지스터; 상기 제1 노드에 드레인이 연결되고 상기 접지에 소스가 연결된 제4 트랜지스터; 상기 제1 노드에 게이트가 연결되고 상기 출력노드에 드레인이 연결되며 상기 접지에 소스가 연결된 제5 트랜지스터; 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트 사이에 연결된 저항; 및 상기 제2 트랜지스터의 게이트와 상기 제1 노드 사이에 연결된 커패시터;를 포함하는 버퍼 회로이다.

상기 버퍼 회로에 있어서, 상기 저항은, 상기 제1 트랜지스터의 게이트에 소스가 연결되고, 게이트와 드레인이 상호 접속되어 상기 제2 트랜지스터의 게이트에 연결된 제6 트랜지스터일 수 있다.

본 실시예에 따른 버퍼 회로는 안정도, 과도 응답 특성 및/또는 전원 노이즈 제거 성능을 개선할 수 있다. 본 실시예에 따른 레귤레이터는 이러한 버퍼 회로를 포함하는 증폭기를 사용함으로써 안정도, 과도 응답 특성 및/또는 전원 노이즈 제거 성능을 개선할 수 있다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터를 개략적으로 예시하는 도면이다.
도 2는 일 실시예에 따른 증폭기를 개략적으로 예시하는 블록도이다.
도 3은 일 실시예에 따른 증폭기의 출력 스테이지를 개략적으로 예시하는 블록도이다.
도 4는 일 실시예에 따른 증폭기의 출력 스테이지 회로를 예시하는 도면이다.
도 5는 도 4의 실시예에 따른 출력 스테이지 회로의 동작 파형을 예시하는 도면이다.
도 6은 본 발명의 실시예에 대비되는 비교예로서의 증폭기의 출력 스테이지 회로를 예시하는 도면이다.
도 7은 도 6의 비교예에 따른 출력 스테이지 회로의 동작 파형을 예시하는 도면이다.
도 8은 도 4의 실시예에 따른 출력 스테이지 회로의 전원 노이즈 제거 특성을 설명하기 위한 도면이다.
도 9는 도 6의 비교예에 따른 출력 스테이지 회로의 전원 노이즈 제거 특성을 설명하기 위한 도면이다.
도 10은 도 6의 비교예에 따른 출력 스테이지 회로의 안정도를 분석하기 위한 등가 회로를 예시하는 도면이다.
도 11은 도 6의 비교예에 따른 출력 스테이지 회로의 루프 이득과 입력-출력 전달함수를 예시하는 도면이다.
도 12는 도 4의 실시예에 따른 출력 스테이지 회로의 안정도를 분석하기 위한 등가 회로를 예시하는 도면이다.
도 13은 도 4의 실시예에 따른 출력 스테이지 회로의 루프 이득과 입력-출력 전달함수를 비교예와 대비하여 예시하는 도면이다.
도 14는 본 발명의 일 실시예에 따른 증폭기의 출력 스테이지 회로를 예시하는 도면이다.
도 15는 본 발명의 일 실시예에 따른 증폭기의 출력 스테이지를 개략적으로 예시하는 블록도이다.
도 16은 본 발명의 일 실시예에 따른 증폭기의 출력 스테이지 회로를 예시하는 도면이다.
도 17은 일 실시예에 따른 버퍼 회로를 예시하는 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터를 개략적으로 예시하는 도면이다.

도 1을 참조하면, 레귤레이터(10)는 증폭기(100), 기준전압 생성회로(200), 패스 트랜지스터(300) 및 출력전압 검출부(400)를 포함할 수 있다.

레귤레이터(10)는 입력단자(A)를 통해 전원전압(Vdd)을 제공받고 출력단자(B)를 통해 부하로 출력전압(Vout)을 제공할 수 있다.

기준전압 생성회로(200)는 기준전압(Vref)을 생성하고 출력할 수 있다. 예시적으로, 기준전압 생성회로(200)는 전원전압(Vdd)을 전원으로 사용하여 동작하거나 또는 전원전압(Vdd)과 출력전압(Vout)을 모두 입력받고 선택적으로 전원으로 사용할 수도 있다. 기준전압 생성회로(200)에는 통상 밴드갭 레퍼런스(Band Gap Reference; BGR)로 언급되는 회로가 사용될 수 있다.

증폭기(100)는 출력전압(Vout)에 대응되는 제1 입력신호(Vin1)와 기준전압(Vref)에 대응되는 제2 입력신호(Vin2)를 입력받고, 제1 입력신호(Vin1)와 제2 입력신호(Vin2)의 차이를 증폭한 출력신호(Vao)를 출력할 수 있다. 예시적으로, 증폭기(100)의 제1 입력신호(Vin1)는 출력전압(Vout)이 출력전압 검출부(400)에 의해 분압된 전압일 수 있다. 예시적으로, 증폭기(100)의 제2 입력신호(Vin2)는 기준전압 생성회로(200)에 의해 생성된 기준전압(Vref)에 대응되는 전압일 수 있다. 기준전압 생성회로(200)에서 출력된 기준전압(Vref)은 별도의 처리가 없이 바로 증폭기(100)의 제2 입력신호(Vin2)로 사용될 수도 있지만, 소정의 처리를 거쳐 증폭기(100)의 제2 입력신호(Vin2)로 사용될 수도 있다. 증폭기(100)는 전원전압(Vdd)을 전원으로 사용하여 동작할 수 있다.

패스 트랜지스터(300)는 증폭기 출력신호(Vao)에 응답하여 출력전압(Vout)을 조절할 수 있다. 패스 트랜지스터(300)에 의한 출력전압(Vout)의 조절은, 입력단자(A)로부터 출력단자(B)로 흐르는 전류의 조절 또는 전원전압(Vdd)과 출력전압(Vout) 사이의 전압강하의 조절 또는 패스 트랜지스터(300) 내부의 임피던스의 조절에 의해 수행되는 것으로 이해될 수 있다. 패스 트랜지스터(300)는 제1 단자(예, 소스)가 전원전압(Vdd)에 연결되고, 제2 단자(예, 드레인)는 출력전압(Vout)에 연결되며, 제3 단자(예, 게이트)는 증폭기 출력신호(Vao)에 연결될 수 있다. 도 1에는 패스 트랜지스터(MP)가 P 타입의 FET로 예시되어 있으나, 본 실시예가 이로 한정되는 것은 아니다.

출력전압 검출부(400)는 출력전압(Vout)에 대응되는 전압을 생성하여 증폭기(100)로 피드백하는 기능을 수행할 수 있다. 예시적으로, 출력전압 검출부(400)는 출력전압(Vout)을 분압한 전압을 증폭기의 제1 입력신호(Vin1)로 제공할 수 있다. 도 1에는 출력전압 검출부(400)가 두 개의 저항(R1, R2)을 포함하는 저항 분압부인 것으로 예시되어 있으나, 본 발명이 이로 한정되는 것은 아니고 다른 형태의 분압회로 또는 검출회로가 사용될 수 있다.

도 1과 같은 구성에서, 증폭기(100)의 이득이 클 경우 증폭기(100)의 두 입력신호(Vin1, Vin2)는 실질적으로 같은 크기를 가질 수 있다. 예시적으로, 증폭기(100)는 출력전압(Vout)이 분압된 전압(Vin1)과 기준전압(Vref)이 같은 크기를 가지도록 패스 트랜지스터(300)를 구동하고, 이로 인해 출력전압(Vout)은 기준전압(Vref)에 대응되는 크기로 조절될 수 있다.

도 2는 일 실시예에 따른 증폭기를 개략적으로 예시하는 블록도이다.

도 2를 참조하면, 증폭기(100)는 이득 스테이지(110)와 출력 스테이지(120)를 포함할 수 있다.

이득 스테이지(110)는 제1 입력신호(Vin1)와 제2 입력신호(Vin2)를 입력받고, 제1 입력신호(Vin1)와 제2 입력신호(Vin2)의 차이를 증폭하여 제1 출력신호(Vgso)를 생성할 수 있다.

출력 스테이지(120)는 이득 스테이지(110)로부터 제1 출력신호(Vgso)를 입력받고 제2 출력신호(Vao)를 생성하여 출력단자를 통해 출력할 수 있다. 제2 출력신호(Vao)는 제1 출력신호(Vgso)를 증폭 또는 버퍼링한 신호일 수 있다. 출력 스테이지(120)가 출력하는 제2 출력신호(Vao)는 증폭기(100)의 출력신호일 수 있다.

예시적으로, 이득 스테이지(110)의 증폭 이득은 출력 스테이지(120)의 증폭 이득에 비해 큰 값을 가질 수 있다. 예시적으로, 출력 스테이지(120)의 출력 임피던스는 이득 스테이지(110)의 출력 임피던스에 비해 작은 값을 가질 수 있다. 이 경우, 이득 스테이지(110)는 증폭기(100)의 이득 증폭 기능을 주로 담당하고, 출력 스테이지(120)는 증폭기(100)의 출력 임피던스를 낮추는 기능을 주로 담당할 수 있다. 예시적으로, 출력 스테이지(120)는 출력 임피던스를 낮추되 전압 증폭률은 1과 유사하게 설정되어 버퍼와 같이 동작할 수 있다. 이 경우, 출력 스테이지(120)는 버퍼 회로를 포함할 수 있다.

도 3은 일 실시예에 따른 증폭기 내부의 출력 스테이지를 개략적으로 예시하는 블록도이다.

도 3을 참조하면, 출력 스테이지(120)는 바이어스 생성부(121), 바이어스 조절부(122) 및 출력부(123)를 포함할 수 있다.

바이어스 생성부(121)는 제1 바이어스 전압(Vb1)을 생성할 수 있다.

바이어스 조절부(122)는 바이어스 생성부(121)로부터 제1 바이어스 전압(Vb1)을 제공받고 제2 바이어스 전압(Vb2)을 생성하여 출력할 수 있다. 바이어스 조절부(122)는 출력부(123)로부터 피드백 신호(Vn1)를 제공받고, 피드백 신호(Vn1)를 활용하여 제2 바이어스 전압(Vb2)을 조절할 수 있다. 본 실시예에서는 바이어스 조절부(122)가 피드백 신호(Vn1)를 활용하여 제2 바이어스 전압(Vb2)을 조절함으로써, 증폭기의 과도 응답, 안정도 및/또는 전원 노이즈 제거(PSR; Power Supply Rejection) 성능을 개선할 수 있다. 이에 대해서는 아래에서 상세히 설명하기로 한다.

출력부(123)는 외부(예, 이득 스테이지)로부터 입력신호(Vgso)를 제공받고, 바이어스 조절부(122)로부터 제2 바이어스 전압(Vb2)을 제공받으며, 제2 바이어스 전압(Vb2)에 대응하는 바이어스 전류를 이용하여 출력신호(Vao)를 생성할 수 있다.

도 4는 일 실시예에 따른 증폭기의 출력 스테이지 회로를 예시하는 도면이다. 도 4에는 증폭기의 출력 스테이지(120) 외에도 기준전압 생성회로(200), 증폭기 이득 스테이지(110), 패스 트랜지스터(300) 및 출력전압 검출부(400) 등도 함께 도시되어 있는데, 설명의 편의를 위해 출력 스테이지(120) 외의 다른 구성들은 간략히 도시되어 있다.

출력 스테이지(120)는 바이어스 생성부(121), 바이어스 조절부(122) 및 출력부(123)를 포함할 수 있다. 전술한 바와 같이, 출력 스테이지(120)는 버퍼로 동작할 수 있다.

바이어스 생성부(121)는 제1 바이어스 전압(Vb1)을 생성할 수 있다. 이를 위해, 바이어스 생성부(121)는 전원(Vdd)과 접지(GND) 사이에 직렬로 연결된 제1 트랜지스터(M1)와 전류원(Ibias)을 포함할 수 있다. 제1 트랜지스터(M1)는 전원(Vdd)에 소스가 연결되고, 게이트와 드레인이 상호 접속되어 전류원(Ibias)에 연결될 수 있다. 전류원(Ibias)은 제1 트랜지스터(M1)의 드레인과 접지(GND) 사이에 연결될 수 있다. 전류원은 바이어스 전류(Ibias)가 제1 트랜지스터(M1)을 통해 흐르도록 하고, 이에 따라 제1 트랜지스터(M1)의 게이트에는 바이어스 전류(Ibias)에 대응하는 제1 바이어스 전압(Vb1)이 생성될 수 있다. 제1 바이어스 전압(Vb1)은 바이어스 조절부(122)로 제공될 수 있다.

출력부(123)는 제2 트랜지스터(M2) 내지 제5 트랜지스터(M5)를 포함할 수 있다.

제2 트랜지스터(M2)의 소스는 전원(Vdd)에 연결되고, 제2 트랜지스터(M2)의 드레인은 출력노드(n0)에 연결되며, 제2 트랜지스터(M2)의 게이트는 바이어스 조절부(122)가 출력하는 제2 바이어스 전압(Vb2)에 연결될 수 있다. 제2 트랜지스터(M2)는 제2 바이어스 전압(Vb2)에 대응하는 바이어스 전류(I1)를 출력노드(n0)로 공급할 수 있다.

제3 트랜지스터(M3)의 소스는 출력노드(n0)에 연결되고, 제3 트랜지스터(M3)의 드레인은 제1 노드(n1)에 연결되며, 제3 트랜지스터(M3)의 게이트는 출력 스테이지(120)의 입력신호에 연결될 수 있다. 예시적으로, 제3 트랜지스터(M3)의 게이트에 연결되는 입력신호는 이득 스테이지(110)의 출력신호(Vgso)일 수 있다. 제3 트랜지스터(M3)는 전류(I21)가 출력노드(n0)로부터 접지(GND)로 흐르도록 할 수 있다. 제3 트랜지스터(M3)를 통해 흐르는 전류(I21)는 이득 스테이지(110) 출력신호(Vgso)에 대응하여 달라질 수 있다.

제4 트랜지스터(M4)의 드레인은 제1 노드(n1)에 연결되고, 제4 트랜지스터(M4)의 소스는 접지(GND)에 연결되며, 제4 트랜지스터(M4)의 게이트는 바이어스 신호(Vbn)에 연결될 수 있다. 제5 트랜지스터(M5)의 드레인은 제2 트랜지스터(M2)의 드레인(즉, 출력노드(n0))에 연결되고, 제5 트랜지스터(M5)의 소스는 접지(GND)에 연결되며, 제5 트랜지스터(M5)의 게이트는 제1 노드(n1)에 연결될 수 있다. 제5 트랜지스터(M5)는 제1 노드 전압(Vn1)에 대응하여 출력노드(n0)로부터 접지(GND)로 전류(I22)가 흐르도록 함으로써, 트랜스컨덕턴스(transconductance) 증가시켜 출력 임피던스를 낮출 수 있다. 이러한 이유로 제4 트랜지스터(M4)와 제5 트랜지스터(M5)는 함께 트랜스컨덕턴스 부스트 스테이지(transconductance boost stage)라고 언급되기도 한다.

제3 트랜지스터(M3)의 드레인과 제4 트랜지스터(M4)의 드레인이 상호 접속되는 제1 노드(n1)의 전압(Vn1)은 이득 스테이지(Vgso)의 출력신호(Vgso)에 대해 반대 방향으로 움직일 수 있다. 예시적으로, 제1 노드(n1)의 전압(Vn1)은 이득 스테이지(Vgso)의 출력신호(Vgso)가 반전된 형태를 가질 수 있다. 제1 노드(n1)의 전압(Vn1)은 바이어스 조절부(122)로 피드백될 수 있다.

이와 같이 구성된 출력부(123)는 구동 능력이 크고 출력 임피던스가 낮은 특성으로 인해 SSF(Super Source Follower)로 언급되기도 한다.

바이어스 조절부(122)는 상기 바이어스 생성부(121)로부터 제1 바이어스 전압(Vb1)을 제공받고, 상기 출력부(123)로부터 피드백 신호를 제공받으며, 상기 출력부(123)로 제2 바이어스 전압(Vb2)를 제공할 수 있다. 피드백 신호는 입력신호(Vgso)의 변화에 대해 반대로 움직이는 신호일 수 있다. 예시적으로, 피드백 신호는 제1 노드 전압(Vn1)일 수 있다.

바이어스 조절부(122)는 제1 바이어스 전압(Vb1)과 제2 바이어스 전압(Vb2) 사이에 연결된 저항(Rs) 및 제2 바이어스 전압(Vb2)과 피드백 신호 사이에 연결된 커패시터(Cs)를 포함할 수 있다. 예시적으로, 저항(Rs)은 제1 트랜지스터(M1)의 게이트와 제2 트랜지스터(M2)의 게이트 사이에 연결되고, 커패시터(Cs)는 제2 트랜지스터(M2)의 게이트와 제1 노드(n1) 사이에 연결될 수 있다. 여기서, 저항(Rs)은 실제 저항으로 구현되거나 또는 다른 소자를 사용하여 저항과 같이 동작하도록 구현될 수도 있다. 예시적으로, 반도체 트랜지스터를 사용하여 저항(Rs)을 구현할 경우 사이즈가 감소되고 제작이 용이하다는 장점이 있다.

바이어스 조절부(122)는 제1 바이어스 전압(Vb1)과 제2 바이어스 전압(Vb2) 사이에 저항(Rs)을 배치함으로써, 출력부(123)가 사용할 제2 바이어스 전압(Vb2)이 바이어스 생성부(121)가 생성한 제1 바이어스 전압(Vb1)에 영향을 받되 두 바이어스 전압(Vb1, Vb2)이 일시적으로 달라지는 것을 허용할 수 있다. 또한, 바이어스 조절부(122)는 제1 노드 전압(Vn1)과 제2 바이어스 전압(Vb2)을 커플링하는 커패시터(Cs)를 포함함으로써 출력부(123)의 제1 노드 전압(Vn1)에 따라 제2 바이어스 전압(Vb2)이 영향을 받도록 할 수 있다. 바이어스 조절부(122)의 이러한 특성으로 인해 증폭기(100)의 과도 특성, 안정도 및/또는 PSR 특성이 개선될 수 있다. 아래에서 이 부분에 대해 상세히 설명하기로 한다.

도 4는 본 실시예에 따른 회로가 증폭기의 출력 스테이지(120)로 사용되는 경우를 예시하고 있으나, 본 실시예에 따른 회로는 버퍼 회로로서 다른 응용에도 사용될 수 있다.

도 5는 도 4의 출력 스테이지(120)의 동작 파형을 예시하는 도면이다. 도 5에는 이득 스테이지(110)의 출력신호(Vgso, 즉 출력 스테이지의 입력신호), 제1 노드 전압(Vn1), 제2 바이어스 전압(Vb2) 및 출력 스테이지의 출력신호(Vao)가 순서대로 도시되어 있다. 이하 도 4와 도 5를 참조하여 출력 스테이지 회로의 동작을 설명하기로 한다.

시각 t1, t2, t3, t4에서 이득 스테이지(110)의 출력신호(Vgso)가 로우(low) 상태와 하이(high) 상태 사이를 전환하는 경우를 가정한다. 여기서, 로우 상태와 하이 상태는 과도 상태에서의 응답 특성을 살펴보기 위한 두 가지 상태로 이해될 수 있다.

시각 t1에서 이득 스테이지(110)의 출력신호(Vgso)가 로우 상태로부터 하이 상태로 반전되면, 제3 트랜지스터(M3)에 의해 제1 노드 전압(Vn1)은 이득 스테이지(110)의 출력신호(Vgso)가 반전된 형태로 하이 상태에서 로우 상태로 반전될 수 있다. 제1 노드 전압(Vn1)은 커패시터(Cs)를 통해 제2 바이어스 전압(Vb2)에 연결되어 있는데, 커패시터(Cs) 전압은 순간적으로 급변할 수 없으므로(즉, 불연속이 될 수 없으므로) 제2 바이어스 전압(Vb2)에는 제1 노드 전압(Vn1)의 급격한 변화가 반영되어 제2 바이어스 전압(Vb2)도 t1에서 급격하게 하강한 후 점차 상승하는 형태가 된다. 제1 바이어스 전압(Vb1)이 일정하므로(전류원(Ibias)에는 일정한 전류가 흐르므로 제1 바이어스 전압(Vb1) 역시 일정하게 유지된다) 제2 바이어스 전압(Vb2)은 t1으로부터 시간이 경과하면서 점차 제1 바이어스 전압(Vb1)에 근접하도록 상승한다.

출력 스테이지(120)의 출력신호(Vao)는 이득 스테이지(110)의 출력신호(Vgso)에 대응하여 t1에서 상승을 시작한다. 출력 스테이지(120)의 출력신호(Vao)의 상승은 제2 트랜지스터(M2)로부터 공급되는 전류(I1)에 의존한다. 즉, 제2 트랜지스터(M2)로부터 공급되는 전류(I1)가 클수록 출력 스테이지(120)의 출력신호(Vao)는 빨리 상승할 수 있다. 본 실시예에 의하면, 시각 t1에서 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 급격히 낮아진 상태이므로 t1에서 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I1)가 커질 수 있다(제2 트랜지스터(M2)에 제1 바이어스 전압(Vb1)이 그대로 인가되는 경우에 비해). 즉, 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 낮은 값을 유지하는 동안 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I1)는 커질 수 있고, 이로 인해 출력신호(Vao)의 상승 속도는 증가할 수 있다.

시각 t2에서 이득 스테이지(110)의 출력신호(Vgso)가 하이 상태로부터 로우 상태로 반전되면, 제3 트랜지스터(M3)에 의해 제1 노드 전압(Vn1)은 이득 스테이지(110)의 출력신호(Vgso)가 반전된 형태로 로우 상태에서 하이 상태로 반전된다. 제1 노드 전압(Vn1)의 급격한 상승은 커패시터(Cs)를 통해 제2 바이어스 전압(Vb2)에 반영되어, 제2 바이어스 전압(Vb2)도 t2에서 급격하게 상승한 후 점차 하강하며 제1 바이어스 전압(Vb1)을 따라가는 형태가 된다.

출력 스테이지(120)의 출력신호(Vao)는 이득 스테이지(110)의 출력신호(Vgso)에 대응하여 t2에서 하강을 시작한다. 출력 스테이지(120)의 출력신호(Vao)는, 제3 트랜지스터(M2)를 통해 흐르는 전류(I21)와 제5 트랜지스터(M5)를 통해 흐르는 전류(I22)가 클수록 빠르게 하강하고, 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I1)가 클수록 느리게 하강한다. 본 실시예에 의하면, 시각 t2에서 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 높아진 상태이므로 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I1)가 작아지게 되어 출력신호(Vao)가 더 빨리 하강할 수 있다. 즉, 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 높은 값을 유지하는 동안 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I1)는 작아질 수 있고, 이로 인해 출력신호(Vao)의 하강 속도는 증가할 수 있다.

이와 같이, 본 실시예에서는 출력신호(Vao)의 변화 구간에서 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)과 다른 형태를 가지게 함으로써 출력신호(Vao)의 과도 특성을 개선할 수 있다. 이를 위해, 예시적으로, 바이어스 조절부(122)는 입력신호(Vgso)와 반대로 움직이는 피드백 신호(예, 제1 노드 전압)를 이용하여, 출력신호(Vao)의 상승 구간에서 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 낮은 값을 가지도록 함으로써 출력노드(n0)로 공급되는 전류(I1)를 증가시키고, 출력신호(Vao)의 하강 구간에서 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)에 비해 높은 값을 가지도록 함으로써 출력노드(n0)로 공급되는 전류(I1)를 감소시킬 수 있다. 제2 트랜지스터(M2)의 전류 공급 능력이 제3 내지 제5 트랜지스터(M3 ~ M5)에 의한 전류 싱크(sink) 능력에 비해 상대적으로 약한 것이 일반적이므로, 본 실시예에 의한 과도 특성 개선 효과는 출력신호(Vao)의 상승 구간에서 더욱 큰 효과를 발휘할 수 있다.

도 6은 본 발명의 실시예에 대비되는 비교예로서의 증폭기의 출력 스테이지 회로를 예시하는 도면이고, 도 7은 도 6의 비교예에 따른 출력 스테이지 회로의 동작 파형을 예시하는 도면이다.

도 6 및 도 7을 참조하면, 비교예의 출력 스테이지(20)는 도 4의 실시예에 비해 바이어스 조절부를 포함하지 않는 점에서 차이가 있다. 즉, 비교예의 출력 스테이지(20)는 제1 트랜지스터(M1)의 게이트가 제2 트랜지스터(M2)의 게이트와 직접 연결되어, 제2 바이어스 전압(Vb2)이 제1 바이어스 전압(Vb1)과 동일한 전압을 유지한다는 점에서 도 4의 실시예와 차이가 있다.

이 경우, 제2 바이어스 전압(Vb2)은 제1 바이어스 전압(Vb1)과 마찬가지로 출력신호(Vao)의 상승 또는 하강과 무관하게 실질적으로 일정한 값을 유지하므로 제2 트랜지스터(M2)를 통해 출력노드(n0)로 공급되는 전류(I3)도 일정하게 유지된다. 따라서 출력신호(Vao)의 상승 및 하강 속도를 높이는 효과가 나타나지 않는다. 비교예의 출력 스테이지(20)는 제2 트랜지스터(M2)를 통한 전류 공급 능력이 제3 내지 제5 트랜지스터(M3 ~ M5)에 의한 전류 싱크(sink) 능력에 비해 상대적으로 부족하므로 출력신호(Vao)의 상승 속도가 느리다는 단점이 더욱 크게 부각될 수 있다.

도 8은 도 4의 실시예에 따른 출력 스테이지 회로의 전원 노이즈 제거 특성을 설명하기 위한 도면이다.

전원(Vdd)에는 다양한 주파수 성분의 노이즈가 포함될 수 있다. 레귤레이터의 출력전압(Vout)에는 전원(Vdd)의 노이즈 성분이 나타나지 않는 것이 바람직하다. 전원 노이즈 제거 특성은 PSR(Power Supply Rejection) 특성으로 언급되기도 한다.

레귤레이터의 출력전압(Vout)에 전원 노이즈가 나타나지 않도록 하기 위해 증폭기 출력신호(Vao)에는 반대로 전원 노이즈가 포함되도록 하는 것이 바람직하다. 패스 트랜지스터(300)의 소스는 전원(Vdd)에 연결되어 있어 패스 트랜지스터(300)의 게이트에 전원 노이즈가 포함되지 않을 경우 전원(Vdd) 노이즈가 패스 트랜지스터(300)의 소스로부터 드레인을 통해 전달되어 출력전압(Vout)에 영향을 줄 수 있다. 즉, 패스 트랜지스터(300)의 소스와 게이트에 공통으로 전원 노이즈가 인가되도록 할 경우, 패스 트랜지스터(300)의 게이트와 소스의 상호 상쇄로 인해 최종 출력전압(Vout)에 전원 노이즈가 나타나지 않을 수 있다.

먼저, 제3 트랜지스터(M3)를 통한 전원 노이즈의 저주파 성분의 전달에 대해 살펴본다. 이득 스테이지(110)는 전원(Vdd)을 사용하여 동작할 수 있다. 이득 스테이지(110)는 일반적으로 내부에 저항과 기생 커패시턴스 등을 포함하고 있어, 전원(Vdd) 노이즈의 고주파 성분은 제거되고 저주파 성분은 출력신호(Vgso)를 통해 출력 스테이지(120)로 전달될 수 있다. 이 경우 전원(Vdd) 노이즈의 저주파 성분은 제3 트랜지스터(M3)를 통해 증폭기 출력신호(Vao)에 포함될 수 있다.

다음으로, 제2 트랜지스터(M2)를 통한 전원 노이즈의 고주파 성분의 전달에 대해 살펴본다. 전원 노이즈의 고주파 성분과 저주파 성분은 모두 제1 트랜지스터(M1)를 통해 제1 바이어스 전압(Vb1)에 영향을 줄 수 있다. 그런데 바이어스 조절부(122)의 저항(Rs)와 커패시터(Cs)는 저주파 통과 필터 역할을 수행하므로 제2 바이어스 전압(Vb2)에는 전원 노이즈의 고주파 성분은 감소되고 전원 노이즈 저주파 성분이 주로 남게 된다. 제2 트랜지스터(M2)의 게이트에는 전원 노이즈 저주파 성분이 있고, 제2 트랜지스터(M2)의 소스에는 전원 노이즈의 고주파 성분과 저주파 성분이 모두 포함되어 있으므로, 전원 노이즈 저주파 성분은 제2 트랜지스터(M2)의 게이트와 소스에 동일하게 포함되어 서로 상쇄되고, 전원 노이즈 고주파 성분만이 제2 트랜지스터(M2)를 통해 출력신호(Vao)로 전달될 수 있다.

따라서, 증폭기 출력신호(Vao)에는 제2 트랜지스터(M2)를 통해 전달된 전원 노이즈 고주파 성분과 제3 트랜지스터(M3)를 통해 전달된 전원 노이즈 저주파 성분이 모두 포함되어 레귤레이터의 최종 출력전압(Vout)에는 전원 노이즈 성분이 줄어들 수 있다.

이와 같이 본 실시예에 의하면, 바이어스 조절부(122)에 의해 제2 바이어스 전압(Vb2)에는 제1 바이어스 전압(Vb1)에 비해 전원 노이즈의 고주파 성분이 감소될 수 있다. 이 경우, 증폭기 출력신호(Vao)에는 전원 노이즈의 고주파 성분이 증가되어, 레귤레이터 출력전압(Vout)에는 전원 노이즈 성분이 줄어들 수 있다. 레귤레이터 출력전압(Vout)의 전원 노이즈 성분을 효과적으로 줄이기 위해서는, 제2 트랜지스터(M2)를 통해 전달되는 전원 노이즈 고주파 성분의 주파수 범위가 제3 트랜지스터(M3)를 통해 전달되는 전원 노이즈 저주파 성분의 주파수 범위와 겹치지는 않으면서 상호 보완되어 전체 주파수 범위의 전원 노이즈가 출력신호(Vao)에 나타날 수 있도록 설계하는 것이 바람직할 것이다.

도 9는 도 6의 비교예에 따른 출력 스테이지 회로의 전원 노이즈 제거 특성을 설명하기 위한 도면이다.

도 9를 참조하면, 비교예의 경우 바이어스 조절부가 없으므로 제1 바이어스 전압(Vb1)에 발생한 전원 노이즈의 고주파 성분과 저주파 성분은 모두 제2 바이어스 전압(Vb2)으로 전달된다. 이 경우 제2 트랜지스터(M2)의 게이트와 소스에는 모두 전원 노이즈의 고주파 성분과 저주파 성분이 포함되어 있으므로, 전원 노이즈는 서로 상쇄되어 제2 트랜지스터(M2)를 통해 출력신호(Vao)로 전달되지 않는다. 따라서 출력신호(Vao)에는 전원 노이즈의 고주파 성분이 포함되지 않으므로 패스 트랜지스터(300)의 소스에 인가된 전원 노이즈 고주파 성분이 패스 트랜지스터(300)를 통해 출력전압(Vout)에 나타날 수 있다.

이상 도 8 및 도 9를 통해 대비한 바와 같이, 본 실시예에 따른 출력 스테이지(120)를 포함하는 레귤레이터는 전원 노이즈 제거 성능이 개선될 수 있다.

다음으로 도 10 내지 도 13을 참조하여, 본 실시예에 따른 증폭기와 레귤레이터는 우수한 안정도 특성을 가진다는 것에 대해 설명한다.

먼저, 도 10 및 도 11을 참조하여 도 6의 비교예에 대한 안정도 특성을 살펴본다. 도 10은 도 6의 비교예에 따른 출력 스테이지의 안정도를 분석하기 위한 등가 회로를 예시하는 도면이고, 도 11은 도 6의 비교예에 따른 출력 스테이지의 루프 이득과 입력-출력 전달함수를 예시하는 도면이다.

도 10의 회로는 도 6의 회로와 실질적으로 동일하지만 안정도에 영향을 주는 기생 성분들이 함께 도시되어 있다. 예시적으로, 커패시터(Co2)는 제2 트랜지스터(M2)의 게이트 단자의 입력 커패시턴스, 저항(Ro1)은 제4 트랜지스터의 출력 임피던스, 커패시터(Co1)는 제5 트랜지스터(M5)의 게이트 단자의 입력 커패시턴스, 커패시터(Cp)는 패스 트랜지스터(300)의 게이트 단자의 입력 커패시턴스로 이해될 수 있다. 이들 기생 성분들은 별도로 부가된 소자가 아니라 트랜지스터들에 내재된 기생 성분들로 이해될 수 있지만, 필요에 따라 별도의 저항이나 커패시터가 부가될 수도 있다. 또한, 이들 기생 성분들의 각각에 대해 트랜지스터를 특정하며 해당 트랜지스터의 기생 성분인 것으로 설명하였으나 이는 기생 성분에 기여하는 대표적인 소자를 예시한 것으로서 인접한 다른 소자나 배선 등의 기생 성분이 함께 포함될 수 있다.

도 10을 참조하면, 출력 스테이지(20)에는 피드백 루프(loop 1)가 형성될 수 있다. 제1 노드 전압(Vn1)은 제5 트랜지스터(M5)를 통해 출력신호(Vao)에 영향을 주고, 출력신호(Vao)는 다시 제3 트랜지스터(M3)를 통해 제1 노드 전압(Vn1)에 영향을 주는 방식으로 피드백 루프(loop 1)가 형성될 수 있다.

도 10에 예시된 기생 성분들을 고려하여 피드백 루프(loop 1)의 주파수 특성을 구해 보면 아래 수학식 1 내지 수학식 3과 같다.

[수학식 1]

DC gain = gm_m5·Ro1

[수학식 2]

fp2 = gm_m3 /(Cp·2·π)

[수학식 3]

fp3 = 1 / (Co1·Ro1·2·π)

여기서, gm_m5는 제5 트랜지스터(M5)의 트랜스컨덕턴스이고, gm_m3는 제3 트랜지스터(M3)의 트랜스컨덕턴스이다. 참고로, 도 13을 통한 본 실시예와의 대비에서 혼란을 줄이기 위해, 비교예의 두 개의 극점(pole) 주파수에 대해 제1 극점 주파수(fp1)는 생략하고 제2 극점 주파수(fp2)와 제3 극점 주파수(fp3)로 명명한다.

도 11은 수학식 1 내지 수학식 3을 이용하여 구한 피드백 루프 이득(1101)과 입력신호(Vgso)에 대한 출력신호(Vao)의 전달함수(1102)을 예시적으로 도시하고 있다. 피드백 루프 이득(1101)은 단위 이득 주파수(UGF; Unity Gain Frequency) 내에 두 개의 극점(fp2, fp3)을 포함하고 있으므로 UGF 부근에서 위상이 180도에 근접하여 위상 마진(phase margin)이 부족할 수 있다. 피드백 루프(loop 1)의 위상 마진이 부족할 경우, 입력-출력 전달함수(1102)에는 UGF에서 피크(peak; 1103)가 발생할 수 있다. 피크(1103)의 크기는 위상 마진에 영향을 받으므로 위상 마진이 적을수록 피크(1103)가 커질 수 있다. 전달함수(1102)에서 피크(113)가 발생하는 것은 레귤레이터의 시스템 안정성 측면에서 바람직하지 않다.

다음으로 도 12와 도 13을 참조하여 도 4에 예시된 실시예의 안정도를 살펴본다. 도 12는 도 4의 실시예에 따른 출력 스테이지의 안정도를 분석하기 위한 등가 회로를 예시하는 도면이고, 도 13은 도 4의 실시예에 따른 출력 스테이지 회로의 루프 이득과 입력-출력 전달함수를 비교예와 대비하여 예시하는 도면이다.

도 12의 회로는 도 4의 회로와 실질적으로 동일하지만 안정도에 영향을 주는 기생 성분들이 함께 도시되어 있다. 도 12를 참조하면, 피드백 루프(loop 1)가 형성되는 점에서는 비교예와 유사하지만 본 실시예의 경우 저항(Rs)과 커패시터(Cs)의 추가로 인해 극점과 영점이 추가로 생기고 기존 극점의 위치가 변경될 수 있다.

도 12의 회로에 대한 피드백 루프(loop 1)의 주파수 특성을 구해 보면 아래 수학식 4 내지 수학식 8과 같다.

[수학식 4]

DC gain = gm_m5·Ro1

[수학식 5]

fp1 = 1 / (Cs·(Ro1 + Rs)·2·π)

[수학식 6]

fz1 = 1 / (Cs·Rs·2·π)

[수학식 7]

fp2 = gm_m3 /(Cp·2·π)

[수학식 8]

fp3 = 1 / ((Co1 + Co2)·(Ro1∥Rs)·2·π)

여기서, Ro1∥Rs는 저항(Ro1)과 저항(Rs)이 병렬로 연결된 경우의 저항값을 의미한다.

본 실시예의 경우 UGF 내에 제1 극점(fp1)과 제1 영점(fz1)이 더 생기고, 제3 극점(fp3)의 주파수가 변화된 점에서 비교예의 경우와 차이가 있다.

도 13에 예시된 루프 이득(1301)을 참조하면, 제1 극점(fp1)과 제1 영점(fz1)은 제2 극점(fp2)에 비해 낮은 주파수 영역에 형성되고 서로 상쇄되어 시스템 안정성에 별다른 영향을 주지 않을 수 있다. 제3 극점 주파수(fp3)는, 수학식 8을 통해 알 수 있는 바와 같이, 커패시턴스가 증가하지만 저항값이 Ro1과 Rs의 병렬 저항값으로 바뀌면서 감소하므로, Rs의 설계에 따라 제3 극점 주파수(fp3)를 UGF보다 높은 주파수로 이동시킬 수 있다. 이 경우 UGF 내에는 2개의 극점(fp1, fp2)과 1개의 영점(fz1)이 존재하게 되어 UGF에서의 위상 마진을 충분히 높일 수 있다. 설령, 제3 극점 주파수(fp3)가 UGF보다 높은 주파수가 되도록 설계하기는 곤란할 경우에도 제3 극점 주파수(fp3)가 높아질수록 UGF에서의 위상 마진은 점점 증가하므로 안정성을 높이는데 도움이 될 수 있다. 제3 극점 주파수(fp3)를 상대적으로 높은 주파수로 이동시킬 경우 위상 마진이 증가하여 입력(Vgso)-출력(Vao) 전달함수(1302)의 UGF에서 발생하는 피크(1303)가 비교예의 피크(1103)에 비해 감소할 수 있다.

이와 같이, 본 실시예의 경우 바이어스 조절부의 저항(Rs)과 커패시터(Cs)로 인해 출력 스테이지(120)의 피드백 루프(loop 1)의 제3 극점 주파수(fp3)가 상대적으로 높은 주파수로 이동할 수 있고, 이로 인해 증폭기 및 레귤레이터의 안정성이 높아질 수 있다.

도 14는 본 발명의 일 실시예에 따른 증폭기의 출력 스테이지 회로를 예시하는 도면이다.

도 14에 예시된 회로는 도 4의 저항(Rs)이 트랜지스터(M6)로 구현되는 경우를 예시하고 있다. 저항(Rs)을 구현하기 위해, 제6 트랜지스터(M6)의 소스는 제1 트랜지스터(M1)의 게이트에 연결되고, 제6 트랜지스터(M6)의 드레인과 게이트는 상호 접속되어 제2 트랜지스터(M2)의 게이트에 연결될 수 있다. 이와 같이, 저항(Rs)을 트랜지스터(M6)로 구현할 경우 사이즈를 줄일 수 있고 제조가 용이하다는 장점이 있다.

도 15는 본 발명의 일 실시예에 따른 증폭기의 출력 스테이지를 개략적으로 예시하는 블록도이다.

도 15를 참조하면, 출력 스테이지(1520)는 전원 노이즈 피드포워드부(1524)를 더 포함할 수 있다. 전원 노이즈 피드포워드부(1524)는 전원 노이즈의 저주파 성분을 출력노드(Vao)로 전달하도록 동작할 수 있다. 전술한 바와 같이, 증폭기의 이득 스테이지는 전원 노이즈의 저주파 성분을 어느 정도 출력 스테이지로 전달하지만, 전원 노이즈 피드포워드부(1524)는 전원 노이즈의 저주파 성분을 더욱 효율적으로 전달하기 위해 부가될 수 있다.

도 16은 본 발명의 일 실시예에 따른 출력 스테이지 회로를 예시하는 도면이다. 도 16의 회로는 도 4의 회로에 비해 전원 노이즈 피드포워드부(1524)가 더 포함된 점에서 차이가 있다.

전원 노이즈 피드포워드부(1524)는 제11 트랜지스터 내지 제15 트랜지스터(M11 ~ M15)를 포함할 수 있다. 제11 트랜지스터(M11)의 소스는 전원(Vdd)에 연결되고, 제11 트랜지스터(M11)의 게이트는 바이어스 전압(Vbp)에 연결될 수 있다. 제12 트랜지스터(M12)의 소스는 접지(GND)에 연결되고, 제12 트랜지스터(M12)의 드레인은 제11 트랜지스터(M11)의 드레인에 연결되며, 제12 트랜지스터(M12)의 게이트는 제14 트랜지스터(M14)의 소스에 연결될 수 있다. 제13 트랜지스터(M13)의 소스는 전원(Vdd)에 연결되고, 제13 트랜지스터(M13)의 드레인은 게이트와 상호 접속되어 출력신호(Vffo)로서 제3 트랜지스터(M3)의 게이트에 연결될 수 있다. 제14 트랜지스터(M14)의 드레인은 제13 트랜지스터(M13)의 드레인에 연결되고, 제14 트랜지스터(M14)의 소스는 제12 트랜지스터(M12)의 게이트에 연결되며, 제14 트랜지스터(M14)의 게이트는 제12 트랜지스터(M12)의 드레인에 연결될 수 있다. 제15 트랜지스터(M15)의 소스는 접지(GND)에 연결되고, 제15 트랜지스터(M15)의 드레인은 제12 트랜지스터(M12)의 게이트에 연결되며, 제15 트랜지스터(M15)의 게이트는 이득 스테이지(110)의 출력신호(Vgso)에 연결될 수 있다.

제13 트랜지스터(M13)는 전원 노이즈의 저주파 성분과 고주파 성분을 모두 통과시켜 출력신호(Vffo)로 전달할 수 있다. 출력신호(Vffo)는 제3 트랜지스터(M3)의 게이트에 연결되는데, 제3 트랜지스터(M3)의 게이트 단자에는 입력단 커패시턴스가 존재하므로, 출력신호(Vffo)에는 전원 노이즈 중의 고주파 성분은 감소하고 저주파 성분이 남을 수 있다. 출력신호(Vffo)에 포함된 전원 노이즈 저주파 성분은 제3 트랜지스터(M3)를 통해 증폭기 출력신호(Vao)로 전달될 수 있다. 따라서, 전술한 바와 같이, 증폭기 출력신호(Vao)에는 제2 트랜지스터(M2)를 통해 전달된 전원 노이즈 고주파 성분과 함께 전원 노이즈 피드포워드부(1524) 및 제3 트랜지스터(M3)를 통해 전달된 전원 노이즈 저주파 성분이 모두 포함될 수 있고, 이로 인해 레귤레이터 출력전압(Vout)에는 전원 노이즈에 의한 영향이 감소할 수 있다.

전술한 바와 같이, 레귤레이터 출력전압(Vout)의 전원 노이즈 성분을 효과적으로 줄이기 위해서는, 제2 트랜지스터(M2)를 통해 전달되는 고주파 성분의 주파수 범위가 제3 트랜지스터(M3)를 통해 전달되는 저주파 성분의 주파수 범위와 겹치지는 않으면서 상호 보완되어 전체 주파수 범위의 전원 노이즈가 출력신호(Vao)에 나타날 수 있도록 설계하는 것이 바람직하다. 전원 노이즈 피드포워드부(1524)를 사용할 경우, 전원 노이즈의 저주파 성분을 효과적으로 전달할 수 있을 뿐만 아니라, 제13 트랜지스터(M13)의 적절한 설계를 통해 전달되는 저주파 성분의 주파수 범위를 조절할 수 있다는 장점이 있다.

지금까지 본 실시예에 따른 바이어스 조절부를 포함하는 증폭기를 레귤레이터에 활용하는 경우에 대해 예시하였으나, 본 실시예에 따른 바이어스 조절부는 다른 회로나 응용에도 사용될 수 있다. 예시적으로, 본 실시예에 따른 바이어스 조절부는 일반적인 버퍼 회로에도 사용될 수 있다.

도 17은 본 발명의 실시예가 일반적인 버퍼 회로로 사용되는 경우를 예시하는 도면이다. 도 17을 참조하면, 제3 트랜지스터(M3)의 게이트는 버퍼 회로(1720)의 입력신호(Vi)에 연결되고 출력노드(n0)는 버퍼 회로(1720)의 출력신호(Vo)에 연결되어 일반적인 버퍼 회로로 동작할 수 있다. 이와 같이 본 발명의 실시예에 따른 버퍼 회로(1720)는 입력신호를 버퍼링하여 출력하는 일반적인 버퍼 회로로서 우수한 동적 특성, PSR 특성 및/또는 안정성을 요구하는 응용에 활용될 수 있다.

이와 같이, 본 실시예에 따른 바이어스 조절부를 포함하는 버퍼 회로, 증폭기 또는 레귤레이터는 과도 응답 특성, 전원 노이즈 제거 성능 및/또는 안정성이 우수한 장점이 있다.

이상에서 기재된 "포함하다", "구성하다" 또는 "가지다" 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것이므로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것으로 해석되어야 한다. 기술적이거나 과학적인 용어를 포함한 모든 용어들은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥 상의 의미와 일치하는 것으로 해석되어야 하며, 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (17)

1. 기준전압을 생성하여 출력하는 기준전압 생성회로;
   출력전압에 대응되는 제1 입력신호와 상기 기준전압에 대응되는 제2 입력신호를 입력받고, 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭한 출력신호를 출력하는 증폭기; 및
   상기 증폭기 출력신호에 대응하여 상기 출력전압을 조절하는 패스 트랜지스터;
   를 포함하는 레귤레이터.
2. 청구항 1에 있어서,
   상기 증폭기는 상기 출력신호를 생성하는 출력 스테이지를 포함하고,
   상기 출력 스테이지는,
   제1 바이어스 전압을 생성하는 바이어스 생성부;
   상기 제1 바이어스 전압을 제공받고 제2 바이어스 전압을 생성하여 출력하는 바이어스 조절부; 및
   상기 제2 바이어스 전압을 제공받고 상기 제2 바이어스 전압에 대응하는 바이어스 전류를 이용하여 상기 출력신호를 생성하는 출력부;
   를 포함하는 것을 특징으로 하는 레귤레이터.
3. 청구항 2에 있어서,
   상기 증폭기 출력신호의 상승 구간에서 상기 제2 바이어스 전압은 상기 제1 바이어스 전압에 비해 낮은 것을 특징으로 하는 레귤레이터.
4. 청구항 2에 있어서,
   상기 제2 바이어스 전압은 상기 제1 바이어스 전압에 비해 전원 노이즈의 고주파 성분이 감소되어 상기 증폭기 출력신호에는 상기 전원 노이즈의 고주파 성분이 증가되도록 하는 것을 특징으로 하는 레귤레이터.
5. 청구항 2에 있어서,
   상기 바이어스 조절부는 상기 출력 스테이지의 입력신호에 대한 출력신호 전달 함수의 단위 이득 주파수(UGF)에서의 피크를 낮추는 것을 특징으로 하는 레귤레이터.
6. 청구항 2에 있어서,
   상기 바이어스 조절부는,
   상기 제1 바이어스 전압과 상기 제2 바이어스 전압 사이에 연결된 저항; 및
   상기 출력부로부터 제공받는 피드백 신호와 상기 제2 바이어스 전압 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 레귤레이터.
7. 청구항 6에 있어서,
   상기 증폭기는 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭하여 상기 출력 스테이지로 제공하는 이득 스테이지를 더 포함하고,
   상기 피드백 신호는 상기 이득 스테이지의 출력신호가 상승할 때 하강하는 것을 특징으로 하는 레귤레이터.
8. 청구항 6에 있어서,
   상기 저항은 트랜지스터로 구현되는 것을 특징으로 하는 레귤레이터.
9. 청구항 2에 있어서,
   상기 출력 스테이지는 전원 노이즈의 저주파 성분을 상기 출력신호로 전달하는 전원 노이즈 피드포워드부를 더 포함하는 것을 특징으로 하는 레귤레이터.
10. 청구항 2에 있어서,
    상기 출력부는 출력 임피던스를 감소시키는 트랜스컨덕턴스 부스트 스테이지를 포함하는 것을 특징으로 하는 레귤레이터.
11. 제1 입력신호와 제2 입력신호를 입력받고, 상기 제1 입력신호와 상기 제2 입력신호의 차이를 증폭하여 제1 출력신호를 생성하는 이득 스테이지; 및
    상기 제1 출력신호를 입력받고 증폭하여 제2 출력신호를 생성하고 출력단자를 통해 출력하는 출력 스테이지;를 포함하되,
    상기 출력 스테이지는,
    제1 바이어스 전압을 생성하는 바이어스 생성부;
    상기 제1 바이어스 전압을 제공받고 제2 바이어스 전압을 생성하여 출력하는 바이어스 조절부; 및
    상기 제2 바이어스 전압을 제공받고 상기 제2 바이어스 전압에 대응하는 바이어스 전류를 이용하여 상기 제2 출력신호를 생성하는 출력부;
    를 포함하는 증폭기.
12. 청구항 11에 있어서,
    상기 바이어스 생성부는 전원과 접지 사이에 직렬로 연결된 제1 트랜지스터와 전류원을 포함하고,
    상기 출력부는, 상기 전원과 상기 접지 사이에 직렬로 연결된 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함하며,
    상기 바이어스 조절부는 상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트 사이에 연결된 저항과, 상기 제2 트랜지스터의 게이트와 상기 제3 트랜지스터의 드레인 사이에 연결된 커패시터를 포함하는 것을 특징으로 하는 증폭기.
13. 청구항 12에 있어서,
    상기 저항은 트랜지스터로 구현되는 것을 특징으로 하는 증폭기.
14. 청구항 12에 있어서,
    상기 출력부는 상기 출력단자와 상기 접지 사이에 연결된 제5 트랜지스터를 더 포함하는 것을 특징으로 하는 증폭기.
15. 청구항 11에 있어서,
    상기 출력 스테이지는 전원 노이즈의 저주파 성분을 상기 출력부로 전달하는 전원 노이즈 피드포워드부를 더 포함하는 것을 특징으로 하는 증폭기.
16. 입력신호를 증폭한 출력신호를 생성하고 출력노드를 통해 출력하는 버퍼 회로에 있어서,
    전원에 소스가 연결되고 게이트와 드레인이 서로 연결된 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인과 접지 사이에 연결된 전류원;
    상기 전원에 소스가 연결되고 상기 출력노드에 드레인이 연결된 제2 트랜지스터;
    상기 출력노드에 소스가 연결되고 제1 노드에 드레인이 연결되며 게이트를 통해 상기 입력신호를 입력받는 제3 트랜지스터;
    상기 제1 노드에 드레인이 연결되고 상기 접지에 소스가 연결된 제4 트랜지스터;
    상기 제1 노드에 게이트가 연결되고 상기 출력노드에 드레인이 연결되며 상기 접지에 소스가 연결된 제5 트랜지스터;
    상기 제1 트랜지스터의 게이트와 상기 제2 트랜지스터의 게이트 사이에 연결된 저항; 및
    상기 제2 트랜지스터의 게이트와 상기 제1 노드 사이에 연결된 커패시터;를 포함하는 버퍼 회로.
17. 청구항 16에 있어서,
    상기 저항은,
    상기 제1 트랜지스터의 게이트에 소스가 연결되고, 게이트와 드레인이 상호 접속되어 상기 제2 트랜지스터의 게이트에 연결된 제6 트랜지스터인 것을 특징으로 하는 버퍼 회로.

Images