KR20200002584A - Variable resistance memory device - Google Patents

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KR20200002584A
KR20200002584A KR1020190023108A KR20190023108A KR20200002584A KR 20200002584 A KR20200002584 A KR 20200002584A KR 1020190023108 A KR1020190023108 A KR 1020190023108A KR 20190023108 A KR20190023108 A KR 20190023108A KR 20200002584 A KR20200002584 A KR 20200002584A
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Abstract

A variable resistance memory device comprises: a first conductive line extending on a substrate in a first direction parallel to an upper surface of the substrate; memory cells arranged so as to be spaced apart from each other along the first direction on one side of the first conductive line and connected to the first conductive line; and second conductive lines connected to the memory cells, respectively. Each of the second conductive lines is parallel to the upper surface of the substrate and is spaced apart from the first conductive line along a second direction intersecting the first direction. The second conductive lines extend in a third direction perpendicular to the upper surface of the substrate and are spaced apart from each other along the first direction. Each of the memory cells comprises a variable resistance element and a selection element arranged horizontally along the second direction. Therefore, the present invention provides the variable resistance memory device with an increased degree of integration.

Description

가변 저항 메모리 장치{Variable resistance memory device}Variable resistance memory device

본 발명은 가변 저항 메모리 장치에 대한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 가변 저항 메모리 장치에 대한 것이다.The present invention relates to a variable resistance memory device, and more particularly, to a variable resistance memory device having memory cells arranged in three dimensions.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 더하여, 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. There is a demand for increasing the integration of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of semiconductor devices, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required. In the case of the conventional two-dimensional or planar semiconductor device, since the degree of integration is mainly determined by the area occupied by the unit memory cell, it is greatly influenced by the level of the fine pattern formation technique. However, since expensive equipment is required for pattern miniaturization, the degree of integration of a two-dimensional semiconductor device is increasing but is still limited. In order to overcome this limitation, three-dimensional semiconductor devices having memory cells arranged three-dimensionally have been proposed. In addition, in line with the trend toward higher performance and lower power of semiconductor memory devices, next-generation semiconductor memory devices such as magnetic random access memory (MRAM) and phase-change random access memory (PRAM) have been developed.

본 발명이 이루고자 하는 일 기술적 과제는 집적도가 증가된 가변 저항 메모리 장치 및 그 제조방법을 제공하는데 있다. One object of the present invention is to provide a variable resistance memory device having an increased degree of integration and a method of manufacturing the same.

본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 도전 라인의 일 측에서 상기 제1 방향을 따라 서로 이격되도록 배열되고, 상기 제1 도전 라인에 연결되는 메모리 셀들; 및 상기 메모리 셀들에 각각 연결되는 제2 도전 라인들을 포함할 수 있다. 상기 제2 도전 라인들의 각각은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인으로부터 이격될 수 있다. 상기 제2 도전 라인들은 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되고, 상기 제1 방향을 따라 서로 이격될 수 있다. 상기 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함할 수 있다.A variable resistance memory device according to the present invention includes: a first conductive line extending on a substrate in a first direction parallel to an upper surface of the substrate; Memory cells arranged on one side of the first conductive line to be spaced apart from each other in the first direction and connected to the first conductive line; And second conductive lines connected to the memory cells, respectively. Each of the second conductive lines may be spaced apart from the first conductive line in a second direction parallel to the upper surface of the substrate and intersecting the first direction. The second conductive lines may extend in a third direction perpendicular to the upper surface of the substrate and may be spaced apart from each other along the first direction. Each of the memory cells may include a variable resistance element and a selection element arranged horizontally along the second direction.

본 발명에 따른 가변 저항 메모리 장치는, 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인들; 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되고, 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인들, 상기 제1 도전 라인들은 상기 제3 방향으로 서로 이격되고, 상기 제2 도전 라인들은 상기 제1 방향으로 서로 이격되는 것; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고, 상기 제1 방향 및 상기 제3 방향으로 서로 이격되는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들의 각각은 상기 제1 도전 라인들 중 대응하는 제1 도전 라인 및 상기 제2 도전 라인들 중 대응하는 제2 도전 라인에 연결되고, 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함할 수 있다.In an embodiment, a variable resistance memory device may include: first conductive lines extending in a first direction parallel to an upper surface of a substrate; Second conductive lines spaced apart from the first conductive lines along a second direction parallel to the upper surface of the substrate and crossing the first direction, and extending in a third direction perpendicular to the upper surface of the substrate, The first conductive lines are spaced apart from each other in the third direction, and the second conductive lines are spaced apart from each other in the first direction; And memory cells disposed between the first conductive lines and the second conductive lines and spaced apart from each other in the first direction and the third direction. Each of the memory cells is connected to a corresponding first conductive line of the first conductive lines and a corresponding second conductive line of the second conductive lines, and is arranged in a horizontal direction along the second direction. It can include elements and optional elements.

본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 도전 라인의 일 측면 상에서 상기 제1 방향을 따라 교대로 배열되는 메모리 셀들 및 수직 절연 패턴들, 상기 메모리 셀들의 각각은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하는 것; 및 상기 메모리 셀들에 각각 연결되는 제2 도전 라인들을 포함할 수 있다. 상기 제2 도전 라인들은 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되고, 상기 제1 방향을 따라 서로 이격될 수 있다.A variable resistance memory device according to the present invention includes: a first conductive line extending on a substrate in a first direction parallel to an upper surface of the substrate; Memory cells and vertical insulating patterns alternately arranged along the first direction on one side of the first conductive line, each of the memory cells being parallel to the top surface of the substrate and crossing the first direction Including a variable resistance element and a selection element arranged horizontally along the direction; And second conductive lines connected to the memory cells, respectively. The second conductive lines may extend in a third direction perpendicular to the upper surface of the substrate and may be spaced apart from each other along the first direction.

본 발명의 개념에 따르면, 메모리 셀들이 3차원적으로 기판 상에 적층될 수 있고, 상기 메모리 셀들의 각각은 수평적으로 배열된 가변 저항 요소 및 선택 요소를 포함할 수 있다. 따라서, 집적도가 증가된 가변 저항 메모리 장치가 용이하게 제공될 수 있다.According to the inventive concept, memory cells may be stacked on a substrate in three dimensions, and each of the memory cells may include a variable resistance element and a selection element arranged horizontally. Therefore, a variable resistance memory device with increased integration can be easily provided.

도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2a는 도 1의 가변 저항 메모리 장치의 평면도이고, 도 2b는 도 2a의 I-I' 선에 따른 단면도이다.
도 3은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 4a, 도 4b, 및 도 4c는 각각 도 3의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다.
도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도들이다.
도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 및 도 16a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이다.
도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이다.
도 10c, 도 12c, 도 14c, 및 도 16c는 각각 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다.
도 17은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 18a는 도 17의 가변 저항 메모리 장치의 평면도이고, 도 18b는 도 18a의 I-I' 선에 따른 단면도이다.
도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 20a는 도 19의 가변 저항 메모리 장치의 평면도이고, 도 20b는 도 20a의 I-I' 선에 따른 단면도이다.
도 21는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 22a는 도 21의 가변 저항 메모리 장치의 평면도이고, 도 22b는 도 22a의 I-I' 선에 따른 단면도이다.
도 23는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 24a는 도 23의 가변 저항 메모리 장치의 평면도이고, 도 24b는 도 24a의 I-I' 선에 따른 단면도이다.
도 25는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다.
도 26a는 도 25의 A-A'에 따라 자른 단면도이고, 도 26b는 도 25의 B-B'에 따라 자른 단면도이다.1 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept.
2A is a plan view of the variable resistance memory device of FIG. 1, and FIG. 2B is a cross-sectional view taken along line II ′ of FIG. 2A.
3 is a plan view illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept.
4A, 4B, and 4C are cross-sectional views taken along the lines A-A ', B-B', and C-C 'of FIG. 3, respectively.
5, 7, 9, 11, 13, and 15 are plan views illustrating a method of manufacturing a variable resistance memory device according to some example embodiments of the present inventive concepts.
6A, 8A, 10A, 12A, 14A, and 16A are cross-sectional views taken along line AA ′ of FIGS. 5, 7, 9, 11, 13, and 15, respectively.
6B, 8B, 10B, 12B, 14B, and 16B are cross-sectional views taken along lines BB ′ of FIGS. 5, 7, 9, 11, 13, and 15, respectively.
10C, 12C, 14C, and 16C are cross-sectional views taken along the line CC ′ of FIGS. 9, 11, 13, and 15, respectively.
17 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept.
18A is a plan view of the variable resistance memory device of FIG. 17, and FIG. 18B is a cross-sectional view taken along line II ′ of FIG. 18A.
19 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept.
20A is a plan view of the variable resistance memory device of FIG. 19, and FIG. 20B is a cross-sectional view taken along line II ′ of FIG. 20A.
21 is a perspective view schematically illustrating a variable resistance memory device according to some example embodiments of the present inventive concepts.
FIG. 22A is a plan view of the variable resistance memory device of FIG. 21, and FIG. 22B is a cross-sectional view taken along line II ′ of FIG. 22A.
FIG. 23 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept.
FIG. 24A is a plan view of the variable resistance memory device of FIG. 23, and FIG. 24B is a cross-sectional view taken along line II ′ of FIG. 24A.
25 is a plan view of a variable resistance memory device according to some example embodiments of the present inventive concepts.
FIG. 26A is a cross-sectional view taken along line AA ′ of FIG. 25, and FIG. 26B is a cross-sectional view taken along line BB ′ of FIG. 25.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 2a는 도 1의 가변 저항 메모리 장치의 평면도이고, 도 2b는 도 2a의 I-I' 선에 따른 단면도이다. 1 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept. 2A is a plan view of the variable resistance memory device of FIG. 1, and FIG. 2B is a cross-sectional view taken along the line II ′ of FIG. 2A.

도 1, 도 2a, 및 도 2b를 참조하면, 제1 도전 라인들(CL1), 및 상기 제1 도전 라인들(CL1)을 가로지르는 제2 도전 라인들(CL2)이 기판(100) 상에 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 연장될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 기판(100)의 상기 상면(100U)에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있고, 상기 기판(100)의 상기 상면(100U)에 수직한 제3 방향(D3)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 1, 2A, and 2B, first conductive lines CL1 and second conductive lines CL2 crossing the first conductive lines CL1 are disposed on the substrate 100. Can be provided. The first conductive lines CL1 may extend in a first direction D1 parallel to the upper surface 100U of the substrate 100. The second conductive lines CL2 are disposed in the first conductive lines CL1 along a second direction D2 that is parallel to the upper surface 100U of the substrate 100 and crosses the first direction D1. ) And may extend in a third direction D3 perpendicular to the upper surface 100U of the substrate 100. The first conductive lines CL1 may be spaced apart from each other in the third direction D3, and the second conductive lines CL2 may be spaced apart from each other in the first direction D1.

메모리 셀들(MC)이 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격되도록 배열될 수 있다. 상기 메모리 셀들(MC)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 배치될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 메모리 셀들(MC) 중, 상기 제1 방향(D1)으로 서로 이격되는 복수의 메모리 셀들(MC)에 공통으로 연결될 수 있고, 상기 복수의 메모리 셀들(MC)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 메모리 셀들(MC) 중, 상기 제3 방향(D3)으로 서로 이격되는 다른 복수의 메모리 셀들(MC)에 공통으로 연결될 수 있고, 상기 다른 복수의 메모리 셀들(MC)은 상기 제1 도전 라인들(CL1)에 각각 연결될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1) 및 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 배치될 수 있고, 상기 대응하는 제1 도전 라인(CL1) 및 상기 대응하는 제2 도전 라인(CL2)에 연결될 수 있다.  Memory cells MC may be disposed between the first conductive lines CL1 and the second conductive lines CL2, and may be disposed along the first direction D1 and the third direction D3. It may be arranged to be spaced apart. The memory cells MC may be disposed at intersections of the first conductive lines CL1 and the second conductive lines CL2, respectively. Each of the first conductive lines CL1 may be connected to a plurality of memory cells MC spaced apart from each other in the first direction D1 among the memory cells MC, and the plurality of memory cells MC may be connected to the second conductive lines CL2, respectively. Each of the second conductive lines CL2 may be connected to a plurality of other memory cells MC spaced apart from each other in the third direction D3 among the memory cells MC and may be connected to the other plurality of other memory cells MC. Memory cells MC may be connected to the first conductive lines CL1, respectively. Each of the memory cells MC may be disposed between a corresponding first conductive line CL1 of the first conductive lines CL1 and a corresponding second conductive line CL2 of the second conductive lines CL2. And may be connected to the corresponding first conductive line CL1 and the corresponding second conductive line CL2.

상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있고, 상기 대응하는 제1 도전 라인(CL1) 및 상기 대응하는 제2 도전 라인(CL2) 사이에서 서로 직렬로 연결될 수 있다. 상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 가변 저항 요소(VR)는 자기터널접합 패턴을 포함할 수 있고, 상기 자기터널접합 패턴은 일 방향으로 고정된 자화방향을 갖는 고정층, 상기 고정층의 자화방향에 평행하게 또는 반평행하게 변경 가능한 자화방향을 갖는 자유층, 및 상기 고정층과 상기 자유층 사이의 터널 배리어층을 포함할 수 있다. 이 경우, 상기 메모리 셀들(MC)은 MRAM 셀들로 구성될 수 있다. 다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 상기 가변 저항 요소(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함하거나, Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 이 경우, 상기 메모리 셀들(MC)은 PRAM 셀들로 구성될 수 있다.Each of the memory cells MC may include a variable resistance element VR and a selection element SW. The variable resistance element VR and the selection element SW may be arranged horizontally along the second direction D2, and the corresponding first conductive line CL1 and the corresponding second conductive line may be horizontally arranged. It can be connected in series with each other between (CL2). The variable resistance element VR may include a material that stores information according to a resistance change. In some embodiments, the variable resistance element VR may include a magnetic tunnel junction pattern, the magnetic tunnel junction pattern having a fixed magnetization direction fixed in one direction, parallel to the magnetization direction of the fixed layer. Or a free layer having an anti-parallel changeable magnetization direction, and a tunnel barrier layer between the fixed layer and the free layer. In this case, the memory cells MC may be composed of MRAM cells. According to other embodiments, the variable resistance element VR may include a material capable of reversible phase change between crystalline and amorphous depending on temperature. For example, the variable resistance element VR may include at least one of Te and Se, which are chalcogen elements, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, At least one of P, O and C may comprise a combined compound. The variable resistance element VR may include at least one of GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, and InSbTe, or Ge. It may have a superlattice structure (eg, a structure in which a GeTe layer and an SbTe layer are repeatedly stacked) in which layers that are not repeatedly stacked are repeatedly stacked. In this case, the memory cells MC may be composed of PRAM cells.

일부 실시예들에 따르면, 상기 선택 요소(SW)는 반도체 패턴(SP)을 포함할 수 있다. 상기 반도체 패턴(SP)은 제1 불순물 영역(SD1), 제2 불순물 영역(SD2), 및 이들 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 제1 불순물 영역(SD1), 상기 제2 불순물 영역(SD2), 및 상기 채널 영역(CH)은 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있고, 상기 제1 불순물 영역(SD1) 및 상기 제2 불순물 영역(SD2)은 상기 채널 영역(CH)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 반도체 패턴(SP)은 상기 제1 불순물 영역(SD1)과 상기 채널 영역(CH) 사이의 제1 서브 불순물 영역(L1), 및 상기 제2 불순물 영역(SD2)과 상기 채널 영역(CH) 사이의 제2 서브 불순물 영역(L2)을 더 포함할 수 있다. 상기 제1 불순물 영역(SD1) 및 상기 제1 서브 불순물 영역(L1)은 상기 채널 영역(CH)과 다른 도전형을 가질 수 있고, 상기 제1 불순물 영역(SD1) 내 불순물 농도는 상기 제1 서브 불순물 영역(L1) 내 불순물 농도보다 클 수 있다. 상기 제2 불순물 영역(SD2) 및 상기 제2 서브 불순물 영역(L2)은 상기 채널 영역(CH)과 다른 도전형을 가질 수 있고, 상기 제2 불순물 영역(SD2) 내 불순물 농도는 상기 제2 서브 불순물 영역(L2) 내 불순물 농도보다 클 수 있다. 상기 제1 및 제2 불순물 영역들(SD1, SD2), 및 상기 제1 및 제2 서브 불순물 영역들(L1, L2)은 서로 동일한 도전형을 가질 수 있다. 상기 반도체 패턴(SP)은 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 상기 제1 및 제2 불순물 영역들(SD1, SD2) 및 상기 제1 및 제2 서브 불순물 영역들(L1, L2)은 일 예로, N형 불순물 또는 P형 불순물을 포함할 수 있다. In example embodiments, the selection element SW may include a semiconductor pattern SP. The semiconductor pattern SP may include a first impurity region SD1, a second impurity region SD2, and a channel region CH interposed therebetween. The first impurity region SD1, the second impurity region SD2, and the channel region CH may be horizontally arranged along the second direction D2, and the first impurity region SD1 may be disposed horizontally. ) And the second impurity region SD2 may be spaced apart from each other in the second direction D2 with the channel region CH interposed therebetween. The semiconductor pattern SP may include a first sub impurity region L1 between the first impurity region SD1 and the channel region CH and between the second impurity region SD2 and the channel region CH. It may further include a second sub impurity region (L2) of. The first impurity region SD1 and the first sub impurity region L1 may have a different conductivity type from that of the channel region CH, and the impurity concentration in the first impurity region SD1 may be equal to that of the first sub impurity region SD1. It may be larger than the impurity concentration in the impurity region L1. The second impurity region SD2 and the second sub impurity region L2 may have a different conductivity type from that of the channel region CH, and the impurity concentration in the second impurity region SD2 is the second sub impurity region SD2. It may be larger than the impurity concentration in the impurity region L2. The first and second impurity regions SD1 and SD2 and the first and second sub impurity regions L1 and L2 may have the same conductivity type. For example, the semiconductor pattern SP may include silicon, germanium, silicon-germanium, or indium gallium zinc oxide (IGZO). For example, the first and second impurity regions SD1 and SD2 and the first and second sub impurity regions L1 and L2 may include N-type impurities or P-type impurities.

상기 메모리 셀들(MC)의 각각은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 전극(EP)을 더 포함할 수 있다. 상기 전극(EP)은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)를 전기적으로 연결할 수 있고, 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)의 직접적인 접촉을 방지할 수 있다. 상기 전극(EP)은 금속을 포함할 수 있고, 일 예로, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 메모리 셀들(MC)의 각각은 상기 대응하는 제1 도전 라인(CL1)(또는 상기 대응하는 제2 도전 라인(CL2))과 상기 선택 요소(SW) 사이의 제1 오믹 패턴(S1), 상기 선택 요소(SW)와 상기 전극(EP) 사이의 제2 오믹 패턴(S2), 상기 전극(EP)과 상기 가변 저항 요소(VR) 사이의 제3 오믹 패턴(S3), 및 상기 가변 저항 요소(VR)와 상기 대응하는 제2 도전 라인(CL2)(또는 상기 대응하는 제1 도전 라인(CL1)) 사이의 제4 오믹 패턴(S4)을 더 포함할 수 있다. 상기 제1 내지 제4 오믹 패턴들(S1, S2, S3, S4)은 금속 실리사이드를 포함할 수 있다. Each of the memory cells MC may further include an electrode EP between the variable resistance element VR and the selection element SW. The electrode EP may electrically connect the variable resistance element VR and the selection element SW, and may prevent direct contact between the variable resistance element VR and the selection element SW. The electrode EP may include a metal. For example, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, or TiO. It may include at least one of. According to some embodiments, each of the memory cells MC may include a first between the corresponding first conductive line CL1 (or the corresponding second conductive line CL2) and the selection element SW. Ohmic pattern S1, a second ohmic pattern S2 between the selection element SW and the electrode EP, and a third ohmic pattern S3 between the electrode EP and the variable resistance element VR. And a fourth ohmic pattern S4 between the variable resistance element VR and the corresponding second conductive line CL2 (or the corresponding first conductive line CL1). The first to fourth ohmic patterns S1, S2, S3, and S4 may include metal silicide.

선택 라인들(SWL)이 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있고, 상기 메모리 셀들(MC)에 연결될 수 있다. 상기 선택 라인들(SWL)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 선택 라인들(SWL)의 각각은 상기 메모리 셀들(MC) 중, 상기 제3 방향(D3)으로 서로 이격되는 대응하는 메모리 셀들(MC)에 공통으로 연결될 수 있다. 상기 선택 라인들(SWL)의 각각은 상기 대응하는 메모리 셀들(MC)의 각각의 상기 선택 요소(SW, 일 예로, 상기 반도체 패턴(SP))에 연결될 수 있다. 상기 반도체 패턴(SP)은 상기 제1 방향(D1)으로 서로 대향하는 측면들(SS)을 가질 수 있고, 상기 선택 라인들(SWL)의 각각은 상기 반도체 패턴(SP)의 상기 측면들(SS) 중 대응하는 측면(SS) 상에 배치될 수 있다. 상기 선택 라인들(SWL)의 각각은 상기 반도체 패턴(SP)의 상기 채널 영역(CH)에 인접하는 게이트 전극(GE), 및 상기 반도체 패턴(SP)의 상기 채널 영역(CH)과 상기 게이트 전극(GE) 사이에 개재되는 게이트 유전막(GI)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 메모리 셀들(MC)의 각각의 상기 반도체 패턴(SP)은 상기 선택 라인들(SWL) 중 한 쌍의 선택 라인들(SWL) 사이에 개재될 수 있다. 상기 한 쌍의 선택 라인들(SWL)은 상기 반도체 패턴(SP)의 상기 측면들(SS) 상에 각각 배치될 수 있다. 이 경우, 상기 한 쌍의 선택 라인들(SWL)은 동일한 전압이 인가되도록 구성될 수 있다. Select lines SWL may be disposed between the first conductive lines CL1 and the second conductive lines CL2 and may be connected to the memory cells MC. The selection lines SWL may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. Each of the selection lines SWL may be commonly connected to corresponding memory cells MC spaced apart from each other in the third direction D3 of the memory cells MC. Each of the selection lines SWL may be connected to the selection element SW (eg, the semiconductor pattern SP) of each of the corresponding memory cells MC. The semiconductor pattern SP may have side surfaces SS facing each other in the first direction D1, and each of the selection lines SWL may have the side surfaces SS of the semiconductor pattern SP. ) May be disposed on a corresponding side SS. Each of the selection lines SWL may include a gate electrode GE adjacent to the channel region CH of the semiconductor pattern SP, and the channel region CH and the gate electrode of the semiconductor pattern SP. The gate dielectric layer GI may be interposed between the gates GE. In example embodiments, each of the semiconductor patterns SP of the memory cells MC may be interposed between a pair of select lines SWL among the select lines SWL. The pair of select lines SWL may be disposed on the side surfaces SS of the semiconductor pattern SP. In this case, the pair of select lines SWL may be configured to apply the same voltage.

도 3은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 4a, 도 4b, 및 도 4c는 각각 도 3의 A-A'선, B-B'선, 및 C-C'선에 따른 단면도들이다. 3 is a plan view illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept. 4A, 4B, and 4C are cross-sectional views taken along the lines A-A ', B-B', and C-C 'of FIG. 3, respectively.

도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 상기 기판(100)은 상기 반도체 기판 상에 형성된 박막을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 적층 구조체(SS)는 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 연장될 수 있다. 분리 절연 패턴들(130)이 상기 기판(100) 상에 상기 적층 구조체(SS)의 양 측에 각각 제공될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)의 양 측면들(SS_S)을 각각 덮을 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 기판(100)의 상기 상면(100U)에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. Referring to FIGS. 3, 4A, 4B, and 4C, a stacked structure SS may be provided on the substrate 100. The substrate 100 may include a semiconductor substrate. The substrate 100 may further include a thin film formed on the semiconductor substrate, but the concept of the present invention is not limited thereto. The stack structure SS may extend in a first direction D1 parallel to the upper surface 100U of the substrate 100. Separate insulation patterns 130 may be provided on both sides of the stack structure SS on the substrate 100, respectively. The isolation insulating patterns 130 may cover both side surfaces SS_S of the stack SS. The separation insulating patterns 130 may extend in the first direction D1, and may be parallel to the upper surface 100U of the substrate 100 and cross the first direction D1. Can be spaced apart from each other along D2). The isolation insulating patterns 130 may be spaced apart from each other in the second direction D2 with the stack structure SS interposed therebetween. The isolation insulating patterns 130 may include, for example, oxides, nitrides, and / or oxynitrides.

상기 적층 구조체(SS)는 상기 기판(100)의 상기 상면(100U)에 수직한 제3 방향(D3)을 따라 교대로 적층되는 절연막들(110) 및 제1 도전 라인들(CL1)을 포함할 수 있다. 상기 절연막들(110) 중 최하층의 절연막(110)은 상기 제1 도전 라인들(CL1) 중 최하층의 제1 도전 라인들(CL1)과 상기 기판(100) 사이에 개재될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. The stack structure SS may include insulating layers 110 and first conductive lines CL1 that are alternately stacked along a third direction D3 perpendicular to the upper surface 100U of the substrate 100. Can be. The insulating layer 110 of the lowermost layer of the insulating layers 110 may be interposed between the first conductive lines CL1 of the lowermost layer of the first conductive lines CL1 and the substrate 100. The concept is not so limited.

상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 제1 서브 도전 라인들(CL1a) 및 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 분리 절연 패턴들(130) 중 하나는, 상기 제1 서브 도전 라인들(CL1a)의 측면들, 및 상기 제1 서브 도전 라인들(CL1a) 사이에 개재하는 상기 절연막들(110)의 측면들을 덮을 수 있다. 상기 분리 절연 패턴들(130) 중 다른 하나는, 상기 제2 서브 도전 라인들(CL1b)의 측면들, 및 상기 제2 서브 도전 라인들(CL1b) 사이에 개재하는 상기 절연막들(110)의 측면들을 덮을 수 있다. 상기 제1 서브 도전 라인들(CL1a) 중 하나, 및 상기 제2 서브 도전 라인들(CL1b) 중 하나는 상기 절연막들(110)의 각각 상에 상기 제2 방향(D2)을 따라 수평적으로 서로 이격되도록 배치될 수 있다. The first conductive lines CL1 may extend in the first direction D1. The first conductive lines CL1 may include first sub conductive lines CL1a and second sub conductive lines CL1b. The first sub conductive lines CL1a may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The first sub conductive lines CL1a may be separated from each other by the insulating layers 110 interposed therebetween. The second sub conductive lines CL1b may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The second sub conductive lines CL1b may be separated from each other by the insulating layers 110 interposed therebetween. The second sub conductive lines CL1b may be spaced apart from the first sub conductive lines CL1a in the second direction D2. One of the isolation insulating patterns 130 may include side surfaces of the first sub conductive lines CL1a and side surfaces of the insulating layers 110 interposed between the first sub conductive lines CL1a. Can be covered The other one of the isolation insulating patterns 130 may have side surfaces of the second sub conductive lines CL1b and side surfaces of the insulating layers 110 interposed between the second sub conductive lines CL1b. Can cover them. One of the first sub conductive lines CL1a and one of the second sub conductive lines CL1b are horizontally aligned with each other along the second direction D2 on each of the insulating layers 110. It may be arranged to be spaced apart.

상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)을 따라 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a) 및 상기 제2 서브 도전 라인들(CL1b)을 가로지를 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 절연막들(110)을 관통할 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 절연막들(110)은 일 예로, 실리콘 질화물을 포함할 수 있다.The stack structure SS may include second conductive lines CL2 disposed between the first sub conductive lines CL1a and the second sub conductive lines CL1b. The second conductive lines CL2 may extend in the third direction D3 and may be spaced apart from each other along the first direction D1. The second conductive lines CL2 may cross the first sub conductive lines CL1a and the second sub conductive lines CL1b. Each of the second conductive lines CL2 may pass through the insulating layers 110. The first conductive lines CL1 and the second conductive lines CL2 may be formed of metal (eg, copper, tungsten, or aluminum) and / or metal nitride (eg, tantalum nitride, titanium nitride, or Tungsten nitride). For example, the insulating layers 110 may include silicon nitride.

상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 수직 절연 패턴들(120)을 포함할 수 있다. 상기 수직 절연 패턴들(120)은 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2) 및 상기 수직 절연 패턴들(120)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에서 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 수직 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 서로 이웃하는 수직 절연 패턴들(120) 사이에 개재될 수 있다. 상기 수직 절연 패턴들(120)의 각각은 평면적 관점에서, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 수직 절연 패턴들(120)의 각각은 상기 절연막들(110)을 관통할 수 있다. 상기 수직 절연 패턴들(120)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.The stack structure SS may include vertical insulation patterns 120 disposed between the first sub conductive lines CL1a and the second sub conductive lines CL1b. The vertical insulating patterns 120 may extend along the third direction D3 and may be spaced apart from each other in the first direction D1. The second conductive lines CL2 and the vertical insulating patterns 120 may form the first direction D1 between the first sub conductive lines CL1a and the second sub conductive lines CL1b. Can be arranged alternately accordingly. Each of the second conductive lines CL2 may be interposed between the vertical insulating patterns 120 adjacent to each other in the first direction D1 of the vertical insulating patterns 120. Each of the vertical insulating patterns 120 may have a line shape extending in the second direction D2 in a plan view. Each of the vertical insulating patterns 120 may penetrate the insulating layers 110. The vertical insulating patterns 120 may include, for example, oxides, nitrides, and / or oxynitrides.

상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)의 각각은 상기 제1 메모리 셀들(MC1) 중, 상기 제1 방향(D1)으로 서로 이격되는 대응하는 제1 메모리 셀들(MC1)에 공통으로 연결될 수 있고, 상기 대응하는 제1 메모리 셀들(MC1)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있다. 상기 제1 방향(D1)으로 서로 이격되는 상기 제1 메모리 셀들(MC1)은 이들 사이에 개재되는 상기 수직 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 제1 메모리 셀들(MC1) 중, 상기 제3 방향(D3)으로 서로 이격되는 대응하는 제1 메모리 셀들(MC1)에 공통으로 연결될 수 있고, 상기 대응하는 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)에 각각 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격되는 상기 제1 메모리 셀들(MC1)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. The stack structure SS may include memory cells MC provided at intersections of the first conductive lines CL1 and the second conductive lines CL2, respectively. The memory cells MC may include first memory cells MC1 and second sub-conductive lines, which are respectively provided at intersections of the first sub-conductive lines CL1a and the second conductive lines CL2. Second memory cells MC2 may be provided at intersections of the first conductive line CL2 and the second conductive lines CL2. The first memory cells MC1 are spaced apart from each other along the first direction D1 and the third direction D3 between the first sub conductive lines CL1a and the second conductive lines CL2. Can be. Each of the first sub conductive lines CL1a may be commonly connected to corresponding first memory cells MC1 spaced apart from each other in the first direction D1 among the first memory cells MC1. The corresponding first memory cells MC1 may be connected to the second conductive lines CL2, respectively. The first memory cells MC1 spaced apart from each other in the first direction D1 may be separated from each other by the vertical insulating patterns 120 interposed therebetween. Each of the second conductive lines CL2 may be commonly connected to corresponding first memory cells MC1 spaced apart from each other in the third direction D3 among the first memory cells MC1. Corresponding first memory cells MC1 may be connected to the first sub conductive lines CL1a, respectively. The first memory cells MC1 spaced apart from each other in the third direction D3 may be separated from each other by the insulating layers 110 interposed therebetween.

상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)의 각각은 상기 제2 메모리 셀들(MC2) 중, 상기 제1 방향(D1)으로 서로 이격되는 대응하는 제2 메모리 셀들(MC2)에 공통으로 연결될 수 있고, 상기 대응하는 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있다. 상기 제1 방향(D1)으로 서로 이격되는 상기 제2 메모리 셀들(MC2)은 이들 사이에 개재되는 상기 수직 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 제2 메모리 셀들(MC2) 중, 상기 제3 방향(D3)으로 서로 이격되는 대응하는 제2 메모리 셀들(MC2)에 공통으로 연결될 수 있고, 상기 대응하는 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)에 각각 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격되는 상기 제2 메모리 셀들(MC2)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 방향(D2)을 따라 상기 제1 메모리 셀들(MC1)로부터 이격될 수 있다.The second memory cells MC2 are spaced apart from each other along the first direction D1 and the third direction D3 between the second sub conductive lines CL1b and the second conductive lines CL2. Can be. Each of the second sub conductive lines CL1b may be commonly connected to corresponding second memory cells MC2 spaced apart from each other in the first direction D1 among the second memory cells MC2. The corresponding second memory cells MC2 may be connected to the second conductive lines CL2, respectively. The second memory cells MC2 spaced apart from each other in the first direction D1 may be separated from each other by the vertical insulating patterns 120 interposed therebetween. Each of the second conductive lines CL2 may be commonly connected to corresponding second memory cells MC2 spaced apart from each other in the third direction D3 of the second memory cells MC2. The corresponding second memory cells MC2 may be connected to the second sub conductive lines CL1b, respectively. The second memory cells MC2 spaced apart from each other in the third direction D3 may be separated from each other by the insulating layers 110 interposed therebetween. The second memory cells MC2 may be spaced apart from the first memory cells MC1 in the second direction D2.

상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 및 이들 사이에 개재되는 전극(EP)을 포함할 수 있다. 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 전극(EP)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 수직 절연 패턴들(120) 사이, 및 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 국소적으로 제공될 수 있다. 이에 따라, 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 전극(EP)은 상기 한 쌍의 수직 절연 패턴들(120) 사이, 및 상기 한 쌍의 절연막들(110) 사이에서 수평적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. Each of the memory cells MC may include a variable resistance element VR, a selection element SW, and an electrode EP interposed therebetween. The variable resistance element VR, the selection element SW, and the electrode EP may have a direction parallel to the upper surface 100U of the substrate 100 (eg, the second direction D2). Can be arranged horizontally accordingly. Each of the memory cells MC is disposed between a pair of vertical insulation patterns 120 adjacent to each other in the first direction D1, and a pair of insulating layers adjacent to each other in the third direction D3. Locally between 110). Accordingly, the variable resistance element VR, the selection element SW, and the electrode EP are disposed between the pair of vertical insulation patterns 120 and between the pair of insulating layers 110. It can be arranged horizontally. The variable resistance element VR and the selection element SW, which are included in each of the first memory cells MC1, are disposed between the corresponding first sub conductive line CL1a and the corresponding second conductive line CL2. Can be connected in series. The variable resistance element VR and the selection element SW, which are included in each of the second memory cells MC2, are disposed between the corresponding second sub conductive line CL1b and the corresponding second conductive line CL2. Can be connected in series.

상기 메모리 셀들(MC)은 대응하는 제2 도전 라인(CL2)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 메모리 셀들(MC)을 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 제1 메모리 셀들(MC1) 중 하나, 및 상기 제2 메모리 셀들(MC2) 중 하나를 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 상기 대응하는 제2 도전 라인(CL2), 및 이에 연결된 상기 한 쌍의 메모리 셀들(MC)은 대응하는 수직 절연 패턴(120)의 일 면 상에 상기 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 상기 대응하는 제2 도전 라인(CL2), 및 이에 연결된 상기 한 쌍의 메모리 셀들(MC)은 상기 수직 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 서로 인접하는 수직 절연 패턴들(120) 사이에서 상기 제2 방향(D2)을 따라 배열될 수 있다.The memory cells MC may include a pair of memory cells MC spaced apart from each other in the second direction D2 with a corresponding second conductive line CL2 interposed therebetween. The pair of memory cells MC may include one of the first memory cells MC1 and one of the second memory cells MC2. The pair of memory cells MC may be connected to the corresponding second conductive line CL2 in common, and may be connected to the corresponding first sub conductive line CL1a and the corresponding second sub conductive line CL1b, respectively. Can be connected. The corresponding second conductive line CL2 and the pair of memory cells MC connected thereto may be arranged along the second direction D2 on one surface of the corresponding vertical insulating pattern 120. . For example, the corresponding second conductive line CL2 and the pair of memory cells MC connected thereto may have vertical insulation adjacent to each other in the first direction D1 of the vertical insulation patterns 120. The patterns 120 may be arranged along the second direction D2.

상기 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)을 대칭축으로 하여 상기 제1 메모리 셀들(MC1)에 대칭되도록 구성될 수 있다. 구체적으로, 상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 서로 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 상기 제1 메모리 셀(MC1)의 상기 선택 요소(SW), 및 상기 제2 메모리 셀(MC2)의 상기 선택 요소(SW)는 상기 대응하는 제1 서브 도전 라인(CL1a) 및 상기 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제1 메모리 셀(MC1)의 상기 선택 요소(SW), 및 상기 제2 메모리 셀(MC2)의 상기 선택 요소(SW)가 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)가 상기 대응하는 제1 서브 도전 라인(CL1a) 및 상기 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수도 있다.The second memory cells MC2 may be configured to be symmetrical to the first memory cells MC1 with the second conductive lines CL2 as symmetry axes. In detail, the pair of memory cells MC may be symmetrical with respect to the corresponding second conductive line CL2 as an axis of symmetry. For example, the variable resistance element VR of the first memory cell MC1 and the variable resistance element VR of the second memory cell MC2 are common to the corresponding second conductive line CL2. And the selection element SW of the first memory cell MC1 and the selection element SW of the second memory cell MC2 may be connected to the corresponding first sub-conductive line CL1a and Each of the second sub conductive lines CL1b may be connected to each other. As another example, unlike shown, the selection element SW of the first memory cell MC1 and the selection element SW of the second memory cell MC2 may correspond to the corresponding second conductive line CL2. And the variable resistance element VR of the first memory cell MC1 and the variable resistance element VR of the second memory cell MC2 may correspond to the corresponding first sub-conductor. It may be connected to the line CL1a and the corresponding second sub conductive line CL1b, respectively.

도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 같이, 상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 상기 선택 요소(SW)는 반도체 패턴(SP)을 포함할 수 있다. 상기 반도체 패턴(SP)은 제1 불순물 영역(SD1), 제2 불순물 영역(SD2), 및 이들 사이에 개재되는 채널 영역(CH)을 포함할 수 있다. 상기 전극(EP)은 상기 가변 저항 요소(VR)와 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 상기 메모리 셀들(MC)의 각각은 도 1, 도 2a, 및 도 2b를 참조하여 설명한 상기 메모리 셀(MC)과 실질적으로 동일하게 구성될 수 있다. As described with reference to FIGS. 1, 2A, and 2B, the variable resistance element VR may include a material that stores information according to a change in resistance. The selection element SW may include a semiconductor pattern SP. The semiconductor pattern SP may include a first impurity region SD1, a second impurity region SD2, and a channel region CH interposed therebetween. The electrode EP may be interposed between the variable resistance element VR and the semiconductor pattern SP. Each of the memory cells MC may be configured substantially the same as the memory cell MC described with reference to FIGS. 1, 2A, and 2B.

게이트 전극들(GE)이 상기 수직 절연 패턴들(120) 내에 배치될 수 있다. 상기 게이트 전극들(GE)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있고, 상기 수직 절연 패턴들(120) 중 대응하는 수직 절연 패턴(120)을 관통할 수 있다. 상기 게이트 전극들(GE)은 상기 제3 방향(D3)을 따라 상기 제2 도전 라인들(CL2)에 평행하게 연장될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 메모리 셀들(MC1)에 인접하게 배치되는 제1 게이트 전극들(GE1), 및 상기 제2 메모리 셀들(MC2)에 인접하게 배치되는 제2 게이트 전극들(GE2)을 포함할 수 있다. 상기 제1 게이트 전극들(GE1)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 게이트 전극들(GE1)의 각각은 상기 수직 절연 패턴들(120) 중 대응하는 수직 절연 패턴(120)을 관통할 수 있고, 상기 제1 메모리 셀들(MC1) 중, 상기 제3 방향(D3)으로 서로 이격되는 대응하는 제1 메모리 셀들(MC1)에 인접하게 배치될 수 있다. 상기 제1 게이트 전극들(GE1)의 각각은 상기 제3 방향(D3)으로 서로 이격되는 상기 제1 메모리 셀들(MC1)의 각각의 상기 반도체 패턴(SP)(일 예로, 상기 채널 영역(CH))에 인접할 수 있다. 상기 반도체 패턴(SP)은 상기 제1 방향(D1)으로 서로 대향하는 측면들(SS)을 가질 수 있고, 상기 제1 게이트 전극들(GE1)의 각각은 상기 반도체 패턴(SP)의 상기 측면들(SS) 중 대응하는 측면(SS) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 제1 메모리 셀들(MC1)의 각각의 상기 반도체 패턴(SP)은 상기 제1 게이트 전극들(GE1) 중 한 쌍의 제1 게이트 전극들(GE1) 사이에 개재될 수 있다. 상기 한 쌍의 제1 게이트 전극들(GE1)은 상기 반도체 패턴(SP)의 상기 측면들(SS) 상에 각각 배치될 수 있다. 이 경우, 상기 한 쌍의 제1 게이트 전극들(GE1)은 동일한 전압이 인가되도록 구성될 수 있다.Gate electrodes GE may be disposed in the vertical insulating patterns 120. Each of the gate electrodes GE may have a line shape extending in the third direction D3 and may pass through a corresponding vertical insulating pattern 120 of the vertical insulating patterns 120. The gate electrodes GE may extend in parallel with the second conductive lines CL2 in the third direction D3. The gate electrodes GE may include first gate electrodes GE1 disposed adjacent to the first memory cells MC1 and second gate electrodes disposed adjacent to the second memory cells MC2. GE2). The first gate electrodes GE1 may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. Each of the first gate electrodes GE1 may penetrate a corresponding vertical insulating pattern 120 of the vertical insulating patterns 120, and may be formed in the third direction of the first memory cells MC1. D3) may be disposed adjacent to corresponding first memory cells MC1 spaced apart from each other. Each of the first gate electrodes GE1 may be formed in the semiconductor pattern SP of the first memory cells MC1 spaced apart from each other in the third direction D3 (for example, the channel region CH). ). The semiconductor pattern SP may have side surfaces SS that face each other in the first direction D1, and each of the first gate electrodes GE1 may have the side surfaces of the semiconductor pattern SP. (SS) may be disposed on the corresponding side (SS). In example embodiments, each of the semiconductor patterns SP of the first memory cells MC1 may be interposed between a pair of first gate electrodes GE1 of the first gate electrodes GE1. Can be. The pair of first gate electrodes GE1 may be disposed on the side surfaces SS of the semiconductor pattern SP, respectively. In this case, the pair of first gate electrodes GE1 may be configured to apply the same voltage.

상기 제2 게이트 전극들(GE2)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 게이트 전극들(GE2)의 각각은 상기 수직 절연 패턴들(120) 중 대응하는 수직 절연 패턴(120)을 관통할 수 있고, 상기 제2 메모리 셀들(MC2) 중, 상기 제3 방향(D3)으로 서로 이격되는 대응하는 제2 메모리 셀들(MC2)에 인접하게 배치될 수 있다. 상기 제2 게이트 전극들(GE2)의 각각은 상기 제3 방향(D3)으로 서로 이격되는 상기 제2 메모리 셀들(MC2)의 각각의 상기 반도체 패턴(SP)(일 예로, 상기 채널 영역(CH))에 인접할 수 있다. 상기 제2 게이트 전극들(GE2)의 각각은 상기 반도체 패턴(SP)의 상기 측면들(SS) 중 대응하는 측면(SS) 상에 배치될 수 있다. 일부 실시예들에 따르면, 상기 제2 메모리 셀들(MC2)의 각각의 상기 반도체 패턴(SP)은 상기 제2 게이트 전극들(GE2) 중 한 쌍의 제2 게이트 전극들(GE2) 사이에 개재될 수 있다. 상기 한 쌍의 제2 게이트 전극들(GE2)은 상기 반도체 패턴(SP)의 상기 측면들(SS) 상에 각각 배치될 수 있다. 이 경우, 상기 한 쌍의 제2 게이트 전극들(GE2)은 동일한 전압이 인가되도록 구성될 수 있다. The second gate electrodes GE2 may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. Each of the second gate electrodes GE2 may pass through a corresponding vertical insulating pattern 120 of the vertical insulating patterns 120, and may be formed in the third direction of the second memory cells MC2. D3) may be disposed adjacent to corresponding second memory cells MC2 spaced apart from each other. Each of the second gate electrodes GE2 may be formed in the semiconductor pattern SP (eg, the channel region CH) of each of the second memory cells MC2 spaced apart from each other in the third direction D3. ). Each of the second gate electrodes GE2 may be disposed on a corresponding side surface SS of the side surfaces SS of the semiconductor pattern SP. In example embodiments, each of the semiconductor patterns SP of the second memory cells MC2 may be interposed between a pair of second gate electrodes GE2 of the second gate electrodes GE2. Can be. The pair of second gate electrodes GE2 may be disposed on the side surfaces SS of the semiconductor pattern SP, respectively. In this case, the pair of second gate electrodes GE2 may be configured to apply the same voltage.

게이트 유전막(GI)이 상기 게이트 전극들(GE)의 각각과 이에 대응하는 메모리 셀들(MC)의 각각의 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 상기 게이트 유전막(GI)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 게이트 전극들(GE)의 각각과 이에 대응하는 절연막들(110) 사이에 개재될 수 있다. 상기 게이트 유전막(GI)은 상기 수직 절연 패턴들(120)의 각각과 이에 대응하는 메모리 셀들(MC) 사이, 및 상기 수직 절연 패턴들(120)의 각각과 이에 대응하는 절연막들(110) 사이로 연장될 수 있다. 상기 게이트 유전막(GI)은 상기 수직 절연 패턴들(120)의 각각과 이에 인접하는 제2 도전 라인들(CL2) 사이로 연장될 수 있다. 평면적 관점에서, 상기 게이트 유전막(GI)은 상기 수직 절연 패턴들(120)의 각각을 둘러싸는 링 형태를 가질 수 있다. 상기 게이트 전극들(GE)의 각각과 이에 인접하는 상기 게이트 유전막(GI)의 일부는 선택 라인(SWL)을 구성할 수 있다. 일 예로, 상기 제1 게이트 전극들(GE)의 각각과 이에 인접하는 상기 게이트 유전막(GI)의 일부는 제1 선택 라인(SWL1)을 구성할 수 있고, 상기 제2 게이트 전극들(GE)의 각각과 이에 인접하는 상기 게이트 유전막(GI)의 일부는 제2 선택 라인(SWL2)을 구성할 수 있다. A gate dielectric layer GI may be interposed between each of the gate electrodes GE and each of the semiconductor patterns SP of memory cells MC corresponding thereto. The gate dielectric layer GI may extend in the third direction D3 and may be interposed between each of the gate electrodes GE and the insulating layers 110 corresponding thereto. The gate dielectric layer GI extends between each of the vertical insulating patterns 120 and memory cells MC corresponding thereto, and between each of the vertical insulating patterns 120 and insulating layers 110 corresponding thereto. Can be. The gate dielectric layer GI may extend between each of the vertical insulating patterns 120 and the second conductive lines CL2 adjacent thereto. In a plan view, the gate dielectric layer GI may have a ring shape surrounding each of the vertical insulating patterns 120. Each of the gate electrodes GE and a portion of the gate dielectric layer GI adjacent to the gate electrodes GE may constitute a selection line SWL. For example, each of the first gate electrodes GE and a portion of the gate dielectric layer GI adjacent to each other may constitute a first selection line SWL1, and the second gate electrodes GE may be formed. Each and a portion of the gate dielectric layer GI adjacent to each other may constitute a second select line SWL2.

상기 게이트 전극들(GE)은 금속(텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속질화물(질화티타늄, 질화탄탈륨 등)을 포함할 수 있고, 상기 게이트 유전막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.The gate electrodes GE may include a metal (tungsten, titanium, tantalum, etc.) and a conductive metal nitride (titanium nitride, tantalum nitride, etc.), and the gate dielectric layer GI may include a high dielectric film, a silicon oxide film, and a silicon nitride film. And a silicon oxynitride film. For example, the high-k dielectric layer may include hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, aluminum oxide, and lead. At least one of scandium tantalum oxide, and lead zinc niobate.

일부 실시예들에 따르면, 차폐 라인들(shield lines, SM)이 상기 수직 절연 패턴들(120)의 각각 내에 배치될 수 있다. 상기 차폐 라인들(SM) 중 하나는 상기 수직 절연 패턴들(120)의 각각 내에서 상기 제1 방향(D1)으로 서로 이웃하는 제1 게이트 전극들(GE1) 사이에 개재될 수 있고, 상기 차폐 라인들(SM) 중 다른 하나는 상기 수직 절연 패턴들(120)의 각각 내에서 상기 제1 방향(D1)으로 서로 이웃하는 제2 게이트 전극들(GE2) 사이에 개재될 수 있다. 상기 차폐 라인들(SM)은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 차폐 라인들(SM)은 서로 이웃하는 게이트 전극들(GE) 사이의 커플링을 방지할 수 있고, 접지 전압을 인가하는 노드에 연결될 수 있다. 상기 차폐 라인들(SM)은 금속을 포함할 수 있다. According to some embodiments, shield lines SM may be disposed in each of the vertical insulating patterns 120. One of the shielding lines SM may be interposed between first gate electrodes GE1 adjacent to each other in the first direction D1 in each of the vertical insulating patterns 120, and the shielding The other one of the lines SM may be interposed between the second gate electrodes GE2 adjacent to each other in the first direction D1 in each of the vertical insulating patterns 120. The shielding lines SM may have a line shape extending in the third direction D3. The shielding lines SM may prevent coupling between neighboring gate electrodes GE and may be connected to a node applying a ground voltage. The shielding lines SM may include a metal.

본 발명의 개념에 따르면, 상기 메모리 셀들(MC)의 각각은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열되는 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)를 포함할 수 있다. 이에 따라, 상기 메모리 셀들(MC)을 상기 기판(100) 상에 3차원적으로 적층하는 것이 용이할 수 있고, 상기 메모리 셀들(MC)의 형성이 용이할 수 있다. 따라서, 가변 저항 메모리 장치의 집적도를 증가시키는 것이 용이할 수 있다.According to the inventive concept, each of the memory cells MC is horizontally arranged along a direction parallel to the upper surface 100U of the substrate 100 (eg, the second direction D2). The variable resistance element VR and the selection element SW may be included. Accordingly, the memory cells MC may be easily stacked in three dimensions on the substrate 100, and the memory cells MC may be easily formed. Therefore, it may be easy to increase the degree of integration of the variable resistance memory device.

도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도들이다. 도 6a, 도 8a, 도 10a, 도 12a, 도 14a, 및 도 16a는 각각 도 5, 도 7, 도 9, 도 11, 도 13, 및 도 15의 A-A'선에 따른 단면도들이고, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 9, 도 11, 도 13, 및 도 15의 B-B'선에 따른 단면도들이고, 도 10c, 도 12c, 도 14c, 및 도 16c는 각각 도 9, 도 11, 도 13, 및 도 15의 C-C'선에 따른 단면도들이다.5, 7, 9, 11, 13, and 15 are plan views illustrating a method of manufacturing a variable resistance memory device according to some example embodiments of the present inventive concept. 6A, 8A, 10A, 12A, 14A, and 16A are cross-sectional views taken along line AA ′ of FIGS. 5, 7, 9, 11, 13, and 15, respectively. 10B, 12B, 14B, and 16B are cross-sectional views taken along the line BB 'of FIGS. 9, 11, 13, and 15, respectively, and FIGS. 10C, 12C, 14C, and 16C, respectively. 9, 11, 13, and 15 are cross-sectional views taken along the line CC ′ of FIG. 15.

도 5, 도 6a, 및 도 6b를 참조하면, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100U) 상에 적층되는 절연막들(110) 및 반도체막들(SL)을 포함할 수 있다. 상기 절연막들(110) 및 상기 반도체막들(SL)은 상기 기판(100)의 상기 상면(100U)에 수직한 상기 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 절연막들(110) 중 최하층의 절연막(110)은 상기 반도체막들(SL) 중 최하층의 반도체막(SL)과 상기 기판(100) 사이에 개재될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 반도체막들(SL)은 일 예로, 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 상기 절연막들(110)은 상기 반도체막들(SL)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 절연막들(110)은, 일 예로, 실리콘 질화물을 포함할 수 있다. 5, 6A, and 6B, a thin film structure TS may be formed on the substrate 100. The thin film structure TS may include insulating layers 110 and semiconductor layers SL stacked on the upper surface 100U of the substrate 100. The insulating layers 110 and the semiconductor layers SL may be alternately and repeatedly stacked along the third direction D3 perpendicular to the upper surface 100U of the substrate 100. The insulating layer 110 of the lowermost layer of the insulating layers 110 may be interposed between the lowermost semiconductor layer SL and the substrate 100 of the semiconductor layers SL, but the concept of the present invention is not limited thereto. Do not. The semiconductor layers SL may include, for example, silicon, germanium, silicon-germanium, or indium gallium zinc oxide (IGZO). The insulating layers 110 may include a material having an etch selectivity with respect to the semiconductor layers SL. The insulating layers 110 may include, for example, silicon nitride.

수직 홀들(120H)이 상기 박막 구조체(TS) 내에 형성될 수 있다. 상기 수직 홀들(120H)의 각각은 상기 박막 구조체(TS)를 관통할 수 있다. 상기 수직 홀들(120H)의 각각은 상기 절연막들(110) 중 최하층의 절연막(110)의 상면을 노출할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 수직 홀들(120H)은 상기 박막 구조체(TS) 내에서 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.Vertical holes 120H may be formed in the thin film structure TS. Each of the vertical holes 120H may pass through the thin film structure TS. Each of the vertical holes 120H may expose an upper surface of the insulating layer 110 of the lowest layer among the insulating layers 110, but the concept of the present invention is not limited thereto. The vertical holes 120H may be spaced apart from each other in the first direction D1 in the thin film structure TS, and may have a line shape extending in the second direction D2.

도 7, 도 8a, 및 도 8b를 참조하면, 게이트 유전막(GI)이 상기 수직 홀들(120H)의 각각의 내면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 게이트 유전막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 예비 게이트 전극(PGE)이 상기 수직 홀들(120H)의 각각 내에 형성될 수 있다. 상기 예비 게이트 전극(PGE)은 상기 수직 홀들(120H)의 각각을 부분적으로 채울 수 있고, 상기 수직 홀들(120H)의 각각의 내측면을 실질적으로 균일한 두께로 덮도록 형성될 수 있다. 상기 게이트 유전막(GI)은 상기 예비 게이트 전극(PGE)과 상기 수직 홀들(120H)의 각각의 상기 내측면 사이에 개재될 수 있고, 상기 수직 홀들(120H)의 각각의 바닥면을 덮을 수 있다. 상기 예비 게이트 전극(PGE)을 형성하는 것은, 상기 게이트 유전막(GI) 상에 상기 수직 홀들(120H)의 각각의 일부를 채우는 게이트 전극막을 형성하는 것, 및 상기 게이트 전극막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 전극막은 금속(텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속질화물(질화티타늄, 질화탄탈륨 등)을 포함할 수 있다.7, 8A, and 8B, a gate dielectric layer GI may be formed to cover an inner surface of each of the vertical holes 120H with a substantially uniform thickness. The gate dielectric layer GI may include at least one of a high dielectric layer, a silicon oxide layer, a silicon nitride layer, and a silicon oxynitride layer. A preliminary gate electrode PGE may be formed in each of the vertical holes 120H. The preliminary gate electrode PGE may partially fill each of the vertical holes 120H, and may be formed to cover the inner surface of each of the vertical holes 120H with a substantially uniform thickness. The gate dielectric layer GI may be interposed between the preliminary gate electrode PGE and the inner surface of each of the vertical holes 120H, and may cover the bottom surfaces of the vertical holes 120H. Forming the preliminary gate electrode PGE may include forming a gate electrode film filling each of the vertical holes 120H on the gate dielectric film GI, and anisotropically etching the gate electrode film. Can be. The gate electrode layer may include a metal (tungsten, titanium, tantalum, or the like) and a conductive metal nitride (titanium nitride, tantalum nitride, or the like).

상기 예비 게이트 전극(PGE)이 형성된 후, 제1 절연막(120a)이 상기 수직 홀들(120H)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제1 절연막(120a)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다.After the preliminary gate electrode PGE is formed, a first insulating layer 120a may be formed to fill the remaining portions of the vertical holes 120H. The first insulating layer 120a may include at least one of silicon oxide, silicon nitride, and silicon oxynitride.

도 9, 도 10a, 도 10b, 및 도 10c를 참조하면, 마스크 패턴(MP)이 상기 박막 구조체(TS) 상에 형성될 수 있다. 상기 마스크 패턴(MP)은 상기 제2 방향(D2)으로 연장되는 라인 형태를 갖는 제1 개구부(OP1), 및 상기 제1 개구부(OP1)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격되는 제2 개구부들(OP2)을 포함할 수 있다. 상기 제1 개구부(OP1) 및 상기 제2 개구부들(OP2)은 상기 수직 홀들(120H)의 각각과 중첩할 수 있다. 상기 제1 개구부(OP1) 및 상기 제2 개구부들(OP2)은 상기 수직 홀들(120H)의 각각 내에 형성된 상기 예비 게이트 전극(PGE) 및 상기 제1 절연막(120a)의 부분들을 노출할 수 있다. 상기 제1 개구부(OP1) 및 상기 제2 개구부들(OP2)에 의해 노출된, 상기 예비 게이트 전극(PGE) 및 상기 제1 절연막(120a)의 상기 부분들은 이방성 식각 공정에 의해 제거될 수 있다. 상기 이방성 식각 공정 동안, 상기 수직 홀들(120H)의 각각에 의해 노출되는 상기 최하층의 절연막(110)이 식각될 수 있고, 이에 따라, 상기 최하층의 절연막(110) 내에 상기 기판(100)을 노출하는 연장 홀(ER)이 형성될 수 있다. 9, 10A, 10B, and 10C, a mask pattern MP may be formed on the thin film structure TS. The mask pattern MP is spaced apart from each other in the second direction D2 with the first opening OP1 having a line shape extending in the second direction D2 and the first opening OP1 interposed therebetween. The second openings OP2 may be formed. The first opening OP1 and the second openings OP2 may overlap each of the vertical holes 120H. The first opening OP1 and the second openings OP2 may expose portions of the preliminary gate electrode PGE and the first insulating layer 120a formed in each of the vertical holes 120H. The portions of the preliminary gate electrode PGE and the first insulating layer 120a exposed by the first opening OP1 and the second openings OP2 may be removed by an anisotropic etching process. During the anisotropic etching process, the lowermost insulating layer 110 exposed by each of the vertical holes 120H may be etched, thereby exposing the substrate 100 in the insulating layer 110 of the lowermost layer. An extension hole ER may be formed.

상기 예비 게이트 전극(PGE)이 상기 이방성 식각 공정에 의해 식각됨에 따라, 상기 수직 홀들(120H)의 각각 내에 게이트 전극들(GE)이 형성될 수 있다. 상기 게이트 전극들(GE)은 상기 수직 홀들(120H)의 각각 내에서 상기 제1 방향(D1) 및 상기 제2 방향(D2)을 따라 서로 이격된 4개의 게이트 전극들(GE)을 포함할 수 있다. 상기 게이트 전극들(GE)은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 절연막(120a)이 상기 이방성 식각 공정에 의해 식각됨에 따라, 상기 제1 절연막(120a)의 잔부가 상기 수직 홀들(120H)의 각각 내에 남을 수 있다. 상기 제1 절연막(120a)의 상기 잔부는 상기 제1 방향(D1)으로 서로 이웃하는 상기 게이트 전극들(GE) 사이에 개재될 수 있다. As the preliminary gate electrode PGE is etched by the anisotropic etching process, gate electrodes GE may be formed in each of the vertical holes 120H. The gate electrodes GE may include four gate electrodes GE spaced apart from each other in the first direction D1 and the second direction D2 in each of the vertical holes 120H. have. The gate electrodes GE may have a line shape extending in the third direction D3. As the first insulating layer 120a is etched by the anisotropic etching process, a remainder of the first insulating layer 120a may remain in each of the vertical holes 120H. The remainder of the first insulating layer 120a may be interposed between the gate electrodes GE adjacent to each other in the first direction D1.

도 11, 도 12a, 도 12b, 및 도 12c를 참조하면, 상기 마스크 패턴(MP)이 제거될 수 있다. 이 후, 상기 수직 홀들(120H)의 각각의 잔부를 채우는 제2 절연막(120b)이 형성될 수 있다. 상기 제1 절연막(120a)의 상기 잔부 및 상기 제2 절연막(120b)은 수직 절연 패턴(120)을 구성할 수 있고, 복수의 수직 절연 패턴들(120)이 상기 수직 홀들(120H) 내에 각각 형성될 수 있다. 차폐 라인들(SM)이 상기 수직 절연 패턴(120) 내에 형성될 수 있다. 상기 차폐 라인들(SM)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 상기 게이트 전극들(GE) 사이에 개재될 수 있고, 상기 수직 절연 패턴(120)의 일부가 상기 차폐 라인들(SM)의 각각과 상기 제1 방향(D1)으로 서로 이웃하는 상기 게이트 전극들(GE) 사이에 개재될 수 있다. 상기 차폐 라인들(SM)의 각각은 상기 수직 절연 패턴(120)을 관통할 수 있고, 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다. 상기 차폐 라인들(SM)을 형성하는 것은, 일 예로, 상기 수직 절연 패턴(120)의 일부를 제거함으로써 상기 제1 방향(D1)으로 서로 이웃하는 상기 게이트 전극들(GE) 사이에 라인 홀을 형성하는 것, 및 상기 라인 홀을 채우는 차폐막을 형성하는 것을 포함할 수 있다. 상기 차폐막을 일 예로, 금속을 포함할 수 있다. 11, 12A, 12B, and 12C, the mask pattern MP may be removed. Thereafter, a second insulating layer 120b may be formed to fill the remaining portions of the vertical holes 120H. The remaining portion of the first insulating film 120a and the second insulating film 120b may constitute a vertical insulating pattern 120, and a plurality of vertical insulating patterns 120 are formed in the vertical holes 120H, respectively. Can be. Shielding lines SM may be formed in the vertical insulating pattern 120. Each of the shielding lines SM may be interposed between the gate electrodes GE adjacent to each other in the first direction D1, and a portion of the vertical insulation pattern 120 may be disposed on the shielding lines SM. Each of the SMs may be interposed between the gate electrodes GE adjacent to each other in the first direction D1. Each of the shielding lines SM may penetrate the vertical insulating pattern 120 and may have a line shape extending in the third direction D3. The shielding lines SM may be formed by, for example, removing a portion of the vertical insulating pattern 120 to form a line hole between the gate electrodes GE adjacent to each other in the first direction D1. And forming a shielding film filling the line hole. For example, the shielding layer may include a metal.

도 13, 도 14a, 도 14b, 및 도 14c를 참조하면, 한 쌍의 트렌치들(TR)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 한 쌍의 트렌치들(TR)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 트렌치들(TR)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 반도체막들(SL)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100U)을 노출할 수 있다. 상기 트렌치들(TR)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 트렌치들(TR)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.13, 14A, 14B, and 14C, a pair of trenches TR may be formed to penetrate the thin film structure TS. The pair of trenches TR may extend in the first direction D1 and may be spaced apart from each other in the second direction D2. Each of the pair of trenches TR may expose sidewalls of the insulating layers 110 and the semiconductor layers SL of the thin film structure TS, and may form the upper surface of the substrate 100. 100U). The forming of the trenches TR may include, for example, forming a mask pattern defining a region in which the trenches TR are to be formed on the thin film structure TS, and using the mask pattern as an etching mask. And etching the thin film structure TS.

상기 트렌치들(TR)의 각각에 의해 노출된, 상기 반도체막들(SL)의 상기 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 게이트 유전막(GI), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 반도체막들(SL)을 식각하는 것을 포함할 수 있다. 상기 제1 리세스 영역들(R1)은 상기 트렌치들(TR)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 수직 절연 패턴들(120)의 측면들 상의 상기 게이트 유전막(GI), 및 상기 수직 절연 패턴들(120) 사이의 상기 반도체막들(SL)의 측면들을 노출할 수 있다. 상기 제1 리세스 영역들(R1)에 의해 노출된 상기 반도체막들(SL)의 부분들이 불순물로 도핑될 수 있다. 이에 따라, 상기 반도체막들(SL)의 각각의 일 측에 제1 불순물 영역(SD1)이 형성될 수 있다. As the side surfaces of the semiconductor layers SL exposed by each of the trenches TR are recessed, first recess regions R1 may be formed between the insulating layers 110. have. The first recess regions R1 may be formed by, for example, performing an etching process having an etch selectivity with respect to the insulating layers 110, the gate dielectric layer GI, and the substrate 100. And etching the semiconductor layers SL. The first recess regions R1 may extend horizontally from each of the trenches TR. The first recessed regions R1 may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. Each of the first recessed regions R1 may be formed between a pair of insulating layers 110 adjacent to each other in the third direction D3. Each of the first recess regions R1 extends in the first direction D1 to extend the gate dielectric layer GI on the side surfaces of the vertical insulating patterns 120, and the vertical insulating patterns 120. Side surfaces of the semiconductor layers SL may be exposed. Portions of the semiconductor layers SL exposed by the first recess regions R1 may be doped with impurities. Accordingly, a first impurity region SD1 may be formed on one side of each of the semiconductor layers SL.

도 15, 도 16a, 도 16b, 및 도 16c를 참조하면, 상기 제1 불순물 영역(SD1)이 형성된 후, 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있다. 상기 제1 도전 라인들(CL1)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역들(R1)을 채우고 상기 트렌치들(TR)의 적어도 일부를 채우는 제1 도전막을 형성하는 것, 및 상기 트렌치들(TR)로부터 상기 제1 도전막을 제거하는 것을 포함할 수 있다. 상기 제1 도전막은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 제1 도전막을 제거하는 것은, 상기 박막 구조체(TS)의 상면 및 상기 트렌치들(TR)의 각각의 내면이 노출될 때까지 상기 제1 도전막을 식각하는 것을 포함할 수 있다. 상기 제1 도전막이 식각됨에 따라, 상기 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 국소적으로 형성될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 수직 절연 패턴들(120) 사이의 상기 제1 불순물 영역(SD1)의 측면과 접할 수 있다.15, 16A, 16B, and 16C, after the first impurity region SD1 is formed, first conductive lines CL1 are formed in the first recess regions R1, respectively. Can be. The forming of the first conductive lines CL1 may be, for example, a first filling the first recess regions R1 on the thin film structure TS and filling at least a portion of the trenches TR. The method may include forming a conductive film and removing the first conductive film from the trenches TR. The first conductive layer may include a metal (eg, copper, tungsten, or aluminum) and / or a metal nitride (eg, tantalum nitride, titanium nitride, or tungsten nitride). Removing the first conductive layer may include etching the first conductive layer until the top surface of the thin film structure TS and the respective inner surfaces of the trenches TR are exposed. As the first conductive layer is etched, the first conductive lines CL1 may be locally formed in the first recessed regions R1. Each of the first conductive lines CL1 may extend in the first direction D1 to contact a side surface of the first impurity region SD1 between the vertical insulating patterns 120.

분리 절연 패턴들(130)이 상기 트렌치들(TR) 내에 각각 형성될 수 있다. 상기 분리 절연 패턴들(130)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 트렌치들(TR)을 채우는 분리 절연막을 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 분리 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 분리 절연 패턴들(130)은 상기 트렌치들(TR) 내에 국소적으로 형성될 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제1 도전 라인들(CL1)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. Separate insulating patterns 130 may be formed in the trenches TR, respectively. Forming the isolation insulating patterns 130 may include, for example, forming a separation insulating layer filling the trenches TR on the thin film structure TS, and exposing an upper surface of the thin film structure TS. And planarizing the isolation insulating film until the isolation insulating film is formed. By the planarization process, the isolation insulating patterns 130 may be locally formed in the trenches TR. The isolation insulating patterns 130 may extend in the first direction D1 and may be spaced apart from each other in the second direction D2 with the first conductive lines CL1 therebetween. The isolation insulating patterns 130 may include, for example, oxides, nitrides, and / or oxynitrides.

홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 홀들(140H)은 상기 분리 절연 패턴들(130) 사이에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 홀들(140H) 및 상기 수직 절연 패턴들(120)은 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 홀들(140H)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 반도체막들(SL)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100U)을 노출할 수 있다. 상기 홀들(140H)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 홀들(140H)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.Holes 140H may be formed to penetrate the thin film structure TS. The holes 140H may be spaced apart from each other in the first direction D1 between the separation insulating patterns 130. The holes 140H and the vertical insulating patterns 120 may be alternately arranged along the first direction D1. Each of the holes 140H may expose sidewalls of the insulating layers 110 and the semiconductor layers SL of the thin film structure TS, and may expose the upper surface 100U of the substrate 100. can do. Forming the holes 140H may include, for example, forming a mask pattern defining a region in which the holes 140H are to be formed on the thin film structure TS, and using the mask pattern as an etching mask. It may include etching the thin film structure TS.

상기 홀들(140H)의 각각에 의해 노출된, 상기 반도체막들(SL)의 상기 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 게이트 유전막(GI), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 반도체막들(SL)을 식각하는 것을 포함할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 홀들(140H)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 형성될 수 있고, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 수직 절연 패턴들(120) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)에 의해 노출된 상기 반도체막들(SL)의 부분들이 불순물로 도핑될 수 있다. 이에 따라, 상기 반도체막들(SL)의 각각의 일 측에 제2 불순물 영역(SD2)이 형성될 수 있다. 상기 반도체막들(SL)의 각각의 잔부가 상기 제1 불순물 영역(SD1) 및 상기 제2 불순물 영역(SD2) 사이에 남을 수 있다. 상기 반도체막들(SL)의 각각의 상기 잔부는 채널 영역(CH)으로 지칭될 수 있다. 상기 제1 불순물 영역(SD1), 상기 제2 불순물 영역(SD2), 및 이들 사이에 개재하는 상기 채널 영역(CH)은 반도체 패턴(SP)을 구성할 수 있다. As the side surfaces of the semiconductor layers SL exposed by each of the holes 140H are recessed, second recess regions R2 may be formed between the insulating layers 110. . For example, forming the second recess regions R2 may be performed by performing an etching process having an etch selectivity on the insulating layers 110, the gate dielectric layer GI, and the substrate 100. And etching the semiconductor layers SL. The second recess regions R2 may extend horizontally from each of the holes 140H. Each of the second recess regions R2 may be formed between a pair of insulating layers 110 adjacent to each other in the third direction D3, and adjacent to each other in the first direction D1. It may be formed between the pair of vertical insulating patterns 120. Portions of the semiconductor layers SL exposed by the second recess regions R2 may be doped with impurities. Accordingly, a second impurity region SD2 may be formed on one side of each of the semiconductor layers SL. Residues of the semiconductor layers SL may remain between the first impurity region SD1 and the second impurity region SD2. Each of the remaining portions of the semiconductor layers SL may be referred to as a channel region CH. The first impurity region SD1, the second impurity region SD2, and the channel region CH interposed therebetween may constitute a semiconductor pattern SP.

도 3, 도 4a, 도 4b, 및 도 4c를 다시 참조하면, 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 반도체막(SL)의 일 측에 전극(EP)이 형성될 수 있다. 상기 전극(EP)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 홀들(140H)의 각각의 적어도 일부를 채우는 전극막을 형성하는 것, 상기 홀들(140H)의 각각으로부터 상기 전극막을 제거하는 것, 및 상기 제2 리세스 영역들(R2)의 각각 내에 상기 전극막이 원하는 두께로 남을 때까지 상기 전극막을 리세스하는 것을 포함할 수 있다. 이 후, 가변 저항 요소(VR)가 상기 제2 리세스 영역들(R2)의 각각 내에 형성될 수 있다. 상기 가변 저항 요소(VR)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 홀들(140H)의 각각의 적어도 일부를 채우는 가변 저항 물질막을 형성하는 것, 및 상기 홀들(140H)의 각각으로부터 상기 가변 저항 물질막을 제거하는 것을 포함할 수 있다. 상기 가변 저항 물질막을 제거하는 것은 홀들(140H)의 각각의 내면이 노출될 때까지 상기 가변 저항 물질막을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 가변 저항 요소(VR)는 상기 제2 리세스 영역들(R2)의 각각 내에 국소적으로 형성될 수 있다. Referring to FIGS. 3, 4A, 4B, and 4C, an electrode EP may be formed on one side of the semiconductor film SL exposed by each of the second recess regions R2. Can be. Forming the electrode EP may include forming an electrode layer filling the second recess regions R2 on the thin film structure TS and filling at least a portion of each of the holes 140H. Removing the electrode film from each of the 140H, and recessing the electrode film until the electrode film remains in the desired thickness in each of the second recess regions R2. After that, the variable resistance element VR may be formed in each of the second recess regions R2. The variable resistance element VR may be formed on the thin film structure TS to form a variable resistance material layer filling the second recess regions R2 and filling at least a portion of each of the holes 140H. And removing the variable resistance material layer from each of the holes 140H. Removing the variable resistance material layer may include etching the variable resistance material layer until the inner surface of each of the holes 140H is exposed. Accordingly, the variable resistance element VR may be locally formed in each of the second recess regions R2.

상기 반도체 패턴(SP), 상기 전극(EP), 및 상기 가변 저항 요소(VR)는 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열될 수 있다. 상기 반도체 패턴(SP), 상기 전극(EP), 및 상기 가변 저항 요소(VR)는 메모리 셀(MC)을 구성할 수 있다.The semiconductor pattern SP, the electrode EP, and the variable resistance element VR may have a direction parallel to the upper surface 100U of the substrate 100 (eg, the second direction D2). Can be arranged horizontally accordingly. The semiconductor pattern SP, the electrode EP, and the variable resistance element VR may constitute a memory cell MC.

도 17은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 18a는 도 17의 가변 저항 메모리 장치의 평면도이고, 도 18b는 도 18a의 I-I' 선에 따른 단면도이다. 도 1, 도 2a, 및 도 2b를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다. 17 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept. 18A is a plan view of the variable resistance memory device of FIG. 17, and FIG. 18B is a cross-sectional view taken along the line II ′ of FIG. 18A. Differences from the variable resistance memory device described with reference to FIGS. 1, 2A, and 2B will be mainly described.

도 17, 도 18a, 및 도 18b를 참조하면, 제1 도전 라인들(CL1), 및 상기 제1 도전 라인들(CL1)을 가로지르는 제2 도전 라인들(CL2)이 기판(100) 상에 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 기판(100)의 상기 상면(100U)에 수직한 상기 제3 방향(D3)으로 연장될 수 있고, 상기 기판(100)의 상기 상면(100U)에 평행한 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제2 도전 라인들(CL2)의 일 측에 제공되는 제1 서브 도전 라인들(CL1a), 및 상기 제2 도전 라인들(CL2)의 타 측에 제공되는 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 기판(100)의 상기 상면(100U)에 평행하고 상기 제1 방향(D1)에 교차하는 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치될 수 있다.17, 18A, and 18B, first conductive lines CL1 and second conductive lines CL2 crossing the first conductive lines CL1 are disposed on the substrate 100. Can be provided. The first conductive lines CL1 may extend in the third direction D3 perpendicular to the upper surface 100U of the substrate 100, and may be parallel to the upper surface 100U of the substrate 100. It may be spaced apart from each other in the first direction (D1). The second conductive lines CL2 may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The first conductive lines CL1 are provided on the first sub conductive lines CL1a provided on one side of the second conductive lines CL2 and on the other side of the second conductive lines CL2. The second sub conductive lines CL1b may be formed. The second sub conductive lines CL1b are disposed in the first sub conductive line along the second direction D2 parallel to the upper surface 100U of the substrate 100 and intersecting the first direction D1. It may be spaced apart from the (CL1a). The second conductive lines CL2 may be disposed between the first sub conductive lines CL1a and the second sub conductive lines CL1b.

상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 메모리 셀들(MC)이 제공될 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격되도록 배열될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격되도록 배열될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각은 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 방향(D2)을 따라 상기 제1 메모리 셀들(MC1)로부터 이격될 수 있다.Memory cells MC may be provided at intersections of the first conductive lines CL1 and the second conductive lines CL2. The memory cells MC may include first memory cells MC1 and second sub-conductive lines, which are respectively provided at intersections of the first sub-conductive lines CL1a and the second conductive lines CL2. Second memory cells MC2 may be provided at intersections of the first conductive line CL2 and the second conductive lines CL2. The first memory cells MC1 are spaced apart from each other along the first direction D1 and the third direction D3 between the first sub conductive lines CL1a and the second conductive lines CL2. Can be arranged to be. Each of the first memory cells MC1 may be connected to a corresponding first sub conductive line CL1a and a corresponding second conductive line CL2. The second memory cells MC2 are spaced apart from each other along the first direction D1 and the third direction D3 between the second sub conductive lines CL1b and the second conductive lines CL2. Can be arranged to be. Each of the second memory cells MC2 may be connected to a corresponding second sub conductive line CL1b and a corresponding second conductive line CL2. The second memory cells MC2 may be spaced apart from the first memory cells MC1 in the second direction D2.

상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. Each of the memory cells MC may include a variable resistance element VR and a selection element SW. The variable resistance element VR and the selection element SW may be horizontally arranged along the second direction D2. The variable resistance element VR and the selection element SW, which are included in each of the first memory cells MC1, are disposed between the corresponding first sub conductive line CL1a and the corresponding second conductive line CL2. Can be connected in series. The variable resistance element VR and the selection element SW, which are included in each of the second memory cells MC2, are disposed between the corresponding second sub conductive line CL1b and the corresponding second conductive line CL2. Can be connected in series.

상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 상기 제2 메모리 셀들(MC2)의 각각과 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 공통으로 연결될 수 있고, 상기 제1 메모리 셀들(MC1)의 각각의 상기 선택 요소(SW), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다.Each of the first memory cells MC1 may be symmetric with each of the second memory cells MC2 with the corresponding second conductive line CL2 as an symmetry axis. For example, each of the variable resistance element VR of the first memory cells MC1 and each of the variable resistance element VR of the second memory cells MC2 may correspond to the corresponding second conductive line ( CL2) may be connected in common, and each of the selection element SW of the first memory cells MC1 and each of the selection element SW of the second memory cells MC2 may correspond to a corresponding first. Each of the sub conductive lines CL1a and the corresponding second sub conductive line CL1b may be connected to each other.

상기 메모리 셀들(MC)의 각각은 상기 선택 요소(SW)와 상기 제1 도전 라인(CL1) 사이의 제1 전극(EP1), 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 상기 제2 전극(EP2), 및 상기 가변 저항 요소(VR)와 상기 제2 도전 라인(CL2) 사이의 제3 전극(EP3)을 더 포함할 수 있다. 상기 제1 내지 제3 전극들(EP1, EP2, EP3)은 금속을 포함할 수 있고, 일 예로, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 선택 요소(SW)는 다이오드이거나 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.Each of the memory cells MC may include the first electrode EP1 between the selection element SW and the first conductive line CL1, the variable resistance element VR, and the selection element SW. The display device may further include a second electrode EP2 and a third electrode EP3 between the variable resistance element VR and the second conductive line CL2. The first to third electrodes EP1, EP2, and EP3 may include a metal. For example, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, It may include at least one of WSiN, TaN, TaCN, TaSiN, or TiO. The selection element SW may be a diode or a device based on a threshold switching phenomenon with a nonlinear (eg, S-shaped) I-V curve. For example, the selection element SW may be an OTS (Ovonic Threshold Switch) device having a bi-directional characteristic.

도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 20a는 도 19의 가변 저항 메모리 장치의 평면도이고, 도 20b는 도 20a의 I-I' 선에 따른 단면도이다. 도 17, 도 18a, 및 도 18b를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다. 19 is a perspective view schematically illustrating a variable resistance memory device in accordance with some embodiments of the inventive concept. 20A is a plan view of the variable resistance memory device of FIG. 19, and FIG. 20B is a cross-sectional view taken along the line II ′ of FIG. 20A. Differences from the variable resistance memory device described with reference to FIGS. 17, 18A, and 18B will mainly be described.

도 19, 도 20a, 및 도 20b를 참조하면, 본 실시예들에 따르면, 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a)에 인접하는 제3 서브 도전 라인들(CL2a), 및 상기 제2 서브 도전 라인들(CL1b)에 인접하는 제4 서브 도전 라인들(CL2b)을 포함할 수 있다. 상기 제3 서브 도전 라인들(CL2a)은 상기 제1 방향(D1)으로 연장될 수 있고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제4 서브 도전 라인들(CL2b)은 상기 제1 방향(D1)으로 연장될 수 있고 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제4 서브 도전 라인들(CL2b)은 배선 절연 패턴(200)을 사이에 두고 상기 제3 서브 도전 라인들(CL2a)로부터 상기 제2 방향(D2)으로 이격될 수 있다. 상기 배선 절연 패턴(200)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 19, 20A, and 20B, in accordance with the present exemplary embodiments, the second conductive lines CL2 may be adjacent to the third sub conductive lines CL1a. CL2a) and fourth subconductive lines CL2b adjacent to the second subconductive lines CL1b. The third sub conductive lines CL2a may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The fourth sub conductive lines CL2b may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The fourth sub conductive lines CL2b may be spaced apart from the third sub conductive lines CL2a in the second direction D2 with the wiring insulation pattern 200 interposed therebetween. For example, the wiring insulation pattern 200 may include an oxide, nitride, and / or oxynitride.

상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제3 서브 도전 라인들(CL2a)의 교차점들에 각각 제공될 수 있고, 상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제4 서브 도전 라인들(CL2b)의 교차점들에 각각 제공될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제3 서브 도전 라인(CL2a)에 연결될 수 있고, 상기 제2 메모리 셀들(MC2)의 각각은 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제4 서브 도전 라인(CL2b)에 연결될 수 있다. 상기 제1 서브 도전 라인들(CL1a), 상기 제1 메모리 셀들(MC1), 및 상기 제3 서브 도전 라인들(CL2a)은 상기 배선 절연 패턴(200)을 대칭축으로 하여 상기 제2 서브 도전 라인들(CL1b), 상기 제2 메모리 셀들(MC2), 및 상기 제4 서브 도전 라인들(CL2b)에 각각 대칭되도록 배치될 수 있다. The first memory cells MC1 may be provided at intersections of the first sub conductive lines CL1a and the third sub conductive lines CL2a, respectively. It may be provided at intersections of the second sub conductive lines CL1b and the fourth sub conductive lines CL2b, respectively. Each of the first memory cells MC1 may be connected to a corresponding first sub-conductive line CL1a and a third sub-conductive line CL2a, and each of the second memory cells MC2 may correspond to It may be connected to the fourth sub conductive line CL2b corresponding to the second sub conductive line CL1b. The first sub conductive lines CL1a, the first memory cells MC1, and the third sub conductive lines CL2a have the wiring insulation pattern 200 as the axis of symmetry and the second sub conductive lines. CL1b, the second memory cells MC2, and the fourth sub-conductive lines CL2b may be disposed to be symmetrical to each other.

도 21는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 22a는 도 21의 가변 저항 메모리 장치의 평면도이고, 도 22b는 도 22a의 I-I' 선에 따른 단면도이다. 도 17, 도 18a, 및 도 18b를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다. 21 is a schematic perspective view of a variable resistance memory device according to some example embodiments of the present invention. FIG. 22A is a plan view of the variable resistance memory device of FIG. 21, and FIG. 22B is a cross-sectional view taken along the line II ′ of FIG. 22A. Differences from the variable resistance memory device described with reference to FIGS. 17, 18A, and 18B will mainly be described.

도 21, 도 22a, 및 도 22b를 참조하면, 본 실시예들에 따르면, 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 본 실시예들에 따른 가변 저항 메모리 장치는, 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)의 배열을 제외하고, 도 17, 도 18a, 및 도 18b를 참조하여 설명한 가변 저항 메모리 장치와 실질적으로 동일하다.21, 22A, and 22B, according to the present exemplary embodiments, the first sub-conductive lines CL1a may extend in the first direction D1, and the third direction D3. ) Can be spaced apart from one another. The second sub conductive lines CL1b may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The second sub conductive lines CL1b may be spaced apart from the first sub conductive lines CL1a in the second direction D2. The second conductive lines CL2 may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. In the variable resistance memory device according to the exemplary embodiments, except for the arrangement of the first conductive lines CL1 and the second conductive lines CL2, the variable resistance memory device may be described with reference to FIGS. 17, 18A, and 18B. It is substantially the same as the variable resistance memory device.

도 23는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다. 도 24a는 도 23의 가변 저항 메모리 장치의 평면도이고, 도 24b는 도 24a의 I-I' 선에 따른 단면도이다. 도 17, 도 18a, 및 도 18b를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다.23 is a perspective view schematically illustrating a variable resistance memory device according to some example embodiments of the present inventive concepts. FIG. 24A is a plan view of the variable resistance memory device of FIG. 23, and FIG. 24B is a cross-sectional view taken along the line II ′ of FIG. 24A. Differences from the variable resistance memory device described with reference to FIGS. 17, 18A, and 18B will mainly be described.

도 23, 도 24a, 및 도 24b를 참조하면, 본 실시예들에 따르면, 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a)에 인접하는 제3 서브 도전 라인들(CL2a), 및 상기 제2 서브 도전 라인들(CL1b)에 인접하는 제4 서브 도전 라인들(CL2b)을 포함할 수 있다. 상기 제3 서브 도전 라인들(CL2a)은 상기 제3 방향(D3)으로 연장될 수 있고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제4 서브 도전 라인들(CL2b)은 상기 제3 방향(D3)으로 연장될 수 있고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제4 서브 도전 라인들(CL2b)은 배선 절연 패턴(200)을 사이에 두고 상기 제3 서브 도전 라인들(CL2a)로부터 상기 제2 방향(D2)으로 이격될 수 있다. 본 실시예들에 따른 가변 저항 메모리 장치는, 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)의 배열을 제외하고, 도 19, 도 20a, 및 도 20b를 참조하여 설명한 가변 저항 메모리 장치와 실질적으로 동일하다.Referring to FIGS. 23, 24A, and 24B, according to the present embodiments, the first sub-conductive lines CL1a may extend in the first direction D1, and the third direction D3. ) Can be spaced apart from one another. The second sub conductive lines CL1b may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The second sub conductive lines CL1b may be spaced apart from the first sub conductive lines CL1a in the second direction D2. The second conductive lines CL2 are third sub conductive lines CL2a adjacent to the first sub conductive lines CL1a and a fourth sub conductive line CL1b adjacent to the second sub conductive lines CL1b. The conductive lines CL2b may be included. The third sub conductive lines CL2a may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. The fourth sub conductive lines CL2b may extend in the third direction D3 and may be spaced apart from each other in the first direction D1. The fourth sub conductive lines CL2b may be spaced apart from the third sub conductive lines CL2a in the second direction D2 with the wiring insulation pattern 200 interposed therebetween. In the variable resistance memory device according to the exemplary embodiments, except for the arrangement of the first conductive lines CL1 and the second conductive lines CL2, the variable resistance memory device may be described with reference to FIGS. 19, 20A, and 20B. It is substantially the same as the variable resistance memory device.

도 25는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 26a는 도 25의 A-A'에 따라 자른 단면도이고, 도 26b는 도 25의 B-B'에 따라 자른 단면도이다. 도 3, 도 4a, 도 4b, 및 도 4C를 참조하여 설명한 가변 저항 메모리 장치와 차이점을 주로 설명한다.25 is a top plan view of a variable resistance memory device according to some embodiments of the inventive concept. FIG. 26A is a cross-sectional view taken along line AA ′ of FIG. 25, and FIG. 26B is a cross-sectional view taken along line BB ′ of FIG. 25. Differences from the variable resistance memory device described with reference to FIGS. 3, 4A, 4B, and 4C will be mainly described.

도 25, 도 26a, 및 도 26b를 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 분리 절연 패턴들(130)이 상기 기판(100) 상에 상기 적층 구조체(SS)의 양 측에 각각 제공될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)의 양 측면들(SS_S)을 각각 덮을 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 적층 구조체(SS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 적층 구조체(SS)는 상기 분리 절연 패턴들(130)의 각각을 사이에 두고 이웃하는 적층 구조체(SS)로부터 이격될 수 있다. Referring to FIGS. 25, 26A, and 26B, a stacked structure SS may be provided on the substrate 100. Separate insulation patterns 130 may be provided on both sides of the stack structure SS on the substrate 100, respectively. The isolation insulating patterns 130 may cover both side surfaces SS_S of the stack SS. The isolation insulating patterns 130 may extend in the first direction D1 and may be spaced apart from each other in the second direction D2 with the stack structure SS therebetween. The stack structure SS may be spaced apart from the adjacent stack structure SS with each of the isolation insulating patterns 130 interposed therebetween.

상기 적층 구조체(SS)는 상기 제3 방향(D3)을 따라 교대로 적층되는 절연막들(110) 및 제1 도전 라인들(CL1)을 포함할 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 제1 서브 도전 라인들(CL1a) 및 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. The stack structure SS may include insulating layers 110 and first conductive lines CL1 that are alternately stacked along the third direction D3. The first conductive lines CL1 may extend in the first direction D1. The first conductive lines CL1 may include first sub conductive lines CL1a and second sub conductive lines CL1b. The first sub conductive lines CL1a may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The first sub conductive lines CL1a may be separated from each other by the insulating layers 110 interposed therebetween. The second sub conductive lines CL1b may extend in the first direction D1 and may be spaced apart from each other in the third direction D3. The second sub conductive lines CL1b may be separated from each other by the insulating layers 110 interposed therebetween. The second sub conductive lines CL1b may be spaced apart from the first sub conductive lines CL1a in the second direction D2.

상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a) 및 상기 제2 서브 도전 라인들(CL1b)을 가로지를 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 절연막들(110)을 관통할 수 있다. The stack structure SS may include second conductive lines CL2 disposed between the first sub conductive lines CL1a and the second sub conductive lines CL1b. The second conductive lines CL2 may extend along the third direction D3 and may be spaced apart from each other in the first direction D1. The second conductive lines CL2 may cross the first sub conductive lines CL1a and the second sub conductive lines CL1b. Each of the second conductive lines CL2 may pass through the insulating layers 110.

상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 수직 절연 패턴들(120)을 포함할 수 있다. 상기 수직 절연 패턴들(120)은 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2) 및 상기 수직 절연 패턴들(120)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에서 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. The stack structure SS may include vertical insulation patterns 120 disposed between the first sub conductive lines CL1a and the second sub conductive lines CL1b. The vertical insulating patterns 120 may extend along the third direction D3 and may be spaced apart from each other in the first direction D1. The second conductive lines CL2 and the vertical insulating patterns 120 may form the first direction D1 between the first sub conductive lines CL1a and the second sub conductive lines CL1b. Can be arranged alternately accordingly.

상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 상기 선택 요소(SW)와 대응하는 제1 도전 라인(CL1) 사이의 제1 전극(EP1), 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이의 제2 전극(EP2), 및 상기 가변 저항 요소(VR)와 대응하는 제2 도전 라인(CL2) 사이의 제3 전극(EP3)을 포함할 수 있다. 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 내지 제3 전극들(EP1, EP2, EP3)은 상기 기판(100)의 상기 상면(100U)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 배열될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 수직 절연 패턴들(120) 사이, 및 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 국소적으로 제공될 수 있다. 이에 따라, 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 내지 제3 전극들(EP1, EP2, EP3)은 상기 한 쌍의 수직 절연 패턴들(120) 사이, 및 상기 한 쌍의 절연막들(110) 사이에서 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)을 대칭축으로 하여 상기 제1 메모리 셀들(MC1)에 대칭되도록 구성될 수 있다.The stack structure SS may include memory cells MC provided at intersections of the first conductive lines CL1 and the second conductive lines CL2, respectively. The memory cells MC may include first memory cells MC1 and second sub-conductive lines, which are respectively provided at intersections of the first sub-conductive lines CL1a and the second conductive lines CL2. Second memory cells MC2 may be provided at intersections of the first conductive line CL2 and the second conductive lines CL2. Each of the memory cells MC includes a variable resistance element VR, a selection element SW, a first electrode EP1 between the selection element SW and a corresponding first conductive line CL1, and the variable resistor. A second electrode EP2 between the element VR and the selection element SW and a third electrode EP3 between the variable resistance element VR and the corresponding second conductive line CL2 may be included. have. The variable resistance element VR, the selection element SW, and the first to third electrodes EP1, EP2, and EP3 are parallel to the upper surface 100U of the substrate 100 (for example, , May be arranged along the second direction D2). Each of the memory cells MC is disposed between a pair of vertical insulation patterns 120 adjacent to each other in the first direction D1, and a pair of insulating layers adjacent to each other in the third direction D3. Locally between 110). Accordingly, the variable resistance element VR, the selection element SW, and the first to third electrodes EP1, EP2, and EP3 are disposed between the pair of vertical insulation patterns 120, and the The pair of insulating layers 110 may be horizontally arranged along the second direction D2. The second memory cells MC2 may be configured to be symmetrical to the first memory cells MC1 with the second conductive lines CL2 as symmetry axes.

상기 가변 저항 요소(VR)는, 도 1, 도 2a, 및 도 2b를 참조하여 설명한 바와 같이, 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 요소(SW)는 다이오드일 수 있다. 일 예로, 상기 선택 요소(SW)는 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다. 다른 실시예들에 따르면, 상기 선택 요소(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 이 경우, 상기 선택 요소(SW)는 칼코게나이드(chalcogenide) 물질을 포함할 수 있고, 실질적으로 비정질 상태일 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 요소(SW)는 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다. 본 실시예들에 따르면, 도 3, 도 4a, 도 4b, 및 도 4C를 참조하여 설명한 가변 저항 메모리 장치의 상기 선택 라인들(SWL)은 요구되지 않을 수 있다.The variable resistance element VR may include a material that stores information according to a resistance change, as described with reference to FIGS. 1, 2A, and 2B. According to some embodiments, the selection element SW may be a diode. For example, the selection element SW may be formed of a silicon diode in which P-Si and N-Si are bonded, or an oxide diode in which P-NiOx and N-TiOx are bonded or P-CuOx and N-TiOx are bonded. It can be configured as. According to other embodiments, the selection element SW may be a device based on a threshold switching phenomenon having a nonlinear (eg, S-shaped) I-V curve. For example, the selection element SW may be an OTS (Ovonic Threshold Switch) device having a bi-directional characteristic. In this case, the selection element SW may include a chalcogenide material and may be substantially amorphous. In this specification, a substantially amorphous state does not exclude the presence of locally crystallized grain boundaries or locally crystallized portions in a portion of a subject. The chalcogenide material is at least one of the chalcogen elements Te and Se, and at least among Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, and P One may include a compound in combination. For example, the chalcogenide material is AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiIn, AsTeGeSi, It may include at least one of SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, and GeAsBiSe. In example embodiments, the selection element SW may further include an impurity (eg, at least one of C, N, B, and O). According to the embodiments, the selection lines SWL of the variable resistance memory device described with reference to FIGS. 3, 4A, 4B, and 4C may not be required.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of the embodiments of the present invention provides an illustration for describing the present invention. Therefore, the present invention is not limited to the above embodiments, and many modifications and variations are possible in the technical spirit of the present invention by combining the above embodiments by those skilled in the art. It is obvious.

Claims (20)

기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인;
상기 제1 도전 라인의 일 측에서 상기 제1 방향을 따라 서로 이격되도록 배열되고, 상기 제1 도전 라인에 연결되는 메모리 셀들; 및
상기 메모리 셀들에 각각 연결되는 제2 도전 라인들을 포함하되,
상기 제2 도전 라인들의 각각은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인으로부터 이격되고,
상기 제2 도전 라인들은 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되고, 상기 제1 방향을 따라 서로 이격되고,
상기 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하는 가변 저항 메모리 장치.A first conductive line extending on a substrate in a first direction parallel to an upper surface of the substrate;
Memory cells arranged on one side of the first conductive line to be spaced apart from each other in the first direction and connected to the first conductive line; And
Second conductive lines connected to the memory cells, respectively;
Each of the second conductive lines is spaced apart from the first conductive line along a second direction parallel to the top surface of the substrate and intersecting the first direction,
The second conductive lines extend in a third direction perpendicular to the upper surface of the substrate, and are spaced apart from each other along the first direction,
Each of the memory cells including a variable resistance element and a selection element arranged horizontally along the second direction. 청구항 1에 있어서,
상기 선택 요소는 반도체 패턴을 포함하고,
상기 반도체 패턴은 불순물 영역들, 및 상기 불순물 영역들 사이의 채널 영역을 포함하는 가변 저항 메모리 장치.The method according to claim 1,
The selection element comprises a semiconductor pattern,
The semiconductor pattern includes an impurity region, and a channel region between the impurity regions. 청구항 2에 있어서,
상기 불순물 영역들은 상기 채널 영역과 다른 도전형을 갖는 가변 저항 메모리 장치.The method according to claim 2,
And the impurity regions have a different conductivity type from that of the channel region. 청구항 2에 있어서,
상기 선택 요소에 연결되는 선택 라인을 더 포함하되,
상기 반도체 패턴은 상기 제1 방향으로 서로 대향하는 제1 측면들을 가지고,
상기 선택 라인은 상기 제1 측면들 중 대응하는 제1 측면 상에 배치되고, 상기 제3 방향으로 연장되는 가변 저항 메모리 장치.The method according to claim 2,
Further comprising a selection line connected to the selection element,
The semiconductor pattern has first side surfaces facing each other in the first direction,
And the select line is disposed on a corresponding first side of the first sides and extends in the third direction. 청구항 4에 있어서,
상기 선택 라인은:
상기 반도체 패턴의 상기 채널 영역에 인접하는 게이트 전극; 및
상기 반도체 패턴의 상기 채널 영역과 상기 게이트 전극 사이에 개재되는 게이트 유전막을 포함하는 가변 저항 메모리 장치.The method according to claim 4,
The selection line is:
A gate electrode adjacent to the channel region of the semiconductor pattern; And
And a gate dielectric layer interposed between the channel region and the gate electrode of the semiconductor pattern. 청구항 4에 있어서,
상기 선택 라인은 상기 제3 방향을 따라 서로 평행하게 연장되는 한 쌍의 선택 라인들을 포함하고,
상기 반도체 패턴은 상기 한 쌍의 선택 라인들 사이에 개재되고, 상기 한 쌍의 선택 라인들은 상기 반도체 패턴의 상기 제1 측면들 상에 각각 배치되는 가변 저항 메모리 장치.The method according to claim 4,
The selection line includes a pair of selection lines extending parallel to each other along the third direction,
And the semiconductor pattern is interposed between the pair of select lines, and the pair of select lines are respectively disposed on the first side surfaces of the semiconductor pattern. 청구항 1에 있어서,
상기 제1 도전 라인의 상기 일 측에 배치되는 선택 라인들을 더 포함하되,
상기 선택 라인들의 각각은 상기 메모리 셀들 중 대응하는 메모리 셀의 상기 선택 요소에 연결되고,
상기 선택 라인들은 상기 제3 방향을 따라 서로 평행하게 연장되고, 상기 제1 방향으로 서로 이격되는 가변 저항 메모리 장치.The method according to claim 1,
Further comprising selection lines disposed on the one side of the first conductive line,
Each of the selection lines is connected to the selection element of a corresponding one of the memory cells,
The selection lines may extend in parallel to each other along the third direction, and spaced apart from each other in the first direction. 청구항 7에 있어서,
상기 선택 요소는 반도체 패턴을 포함하고,
상기 반도체 패턴은 불순물 영역들, 및 상기 불순물 영역들 사이의 채널 영역을 포함하고,
상기 선택 라인들의 각각은:
상기 반도체 패턴의 상기 채널 영역에 인접하는 게이트 전극; 및
상기 반도체 패턴의 상기 채널 영역과 상기 게이트 전극 사이에 개재되는 게이트 유전막을 포함하는 가변 저항 메모리 장치.The method according to claim 7,
The selection element comprises a semiconductor pattern,
The semiconductor pattern includes impurity regions and channel regions between the impurity regions,
Each of the selection lines is:
A gate electrode adjacent to the channel region of the semiconductor pattern; And
And a gate dielectric layer interposed between the channel region and the gate electrode of the semiconductor pattern. 청구항 7에 있어서,
상기 메모리 셀들 사이에 배치되는 차폐 라인을 더 포함하되,
상기 차폐 라인은 상기 제3 방향을 따라 상기 선택 라인들에 평행하게 연장되고, 상기 선택 라인들 사이에 개재되는 가변 저항 메모리 장치.The method according to claim 7,
Further comprising a shielding line disposed between the memory cells,
The shielding line extends parallel to the selection lines along the third direction and is interposed between the selection lines. 청구항 1에 있어서,
상기 가변 저항 요소는 자기터널접합 패턴 또는 상변화 물질을 포함하는 가변 저항 메모리 장치.The method according to claim 1,
The variable resistance element may include a magnetic tunnel junction pattern or a phase change material. 청구항 1에 있어서,
상기 메모리 셀들 사이에 개재되는 수직 절연 패턴들을 더 포함하되,
상기 메모리 셀들 및 상기 수직 절연 패턴들은 상기 제1 도전 라인의 상기 일 측에서 상기 제1 방향을 따라 교대로 배치되는 가변 저항 메모리 장치.The method according to claim 1,
Further comprising vertical insulating patterns interposed between the memory cells,
And the memory cells and the vertical insulating patterns are alternately disposed along the first direction on the one side of the first conductive line. 청구항 11에 있어서,
상기 수직 절연 패턴들은 상기 제2 도전 라인들 사이로 연장되고,
상기 제2 도전 라인들 및 상기 수직 절연 패턴들은 상기 제1 방향을 따라 교대로 배치되는 가변 저항 메모리 장치.The method according to claim 11,
The vertical insulating patterns extend between the second conductive lines,
The second conductive lines and the vertical insulating patterns are alternately disposed along the first direction. 청구항 1에 있어서,
상기 메모리 셀들의 각각은 상기 가변 저항 요소 및 상기 선택 요소 사이에 개재되는 전극을 더 포함하되,
상기 가변 저항 요소, 상기 선택 요소, 및 상기 전극은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 메모리 장치.The method according to claim 1,
Each of the memory cells further comprises an electrode interposed between the variable resistance element and the selection element,
The variable resistance element, the selection element, and the electrode are arranged horizontally along the second direction. 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인들;
상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되고, 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인들, 상기 제1 도전 라인들은 상기 제3 방향으로 서로 이격되고, 상기 제2 도전 라인들은 상기 제1 방향으로 서로 이격되는 것; 및
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고, 상기 제1 방향 및 상기 제3 방향으로 서로 이격되는 메모리 셀들을 포함하되,
상기 메모리 셀들의 각각은 상기 제1 도전 라인들 중 대응하는 제1 도전 라인 및 상기 제2 도전 라인들 중 대응하는 제2 도전 라인에 연결되고, 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하는 가변 저항 메모리 장치.First conductive lines extending in a first direction parallel to an upper surface of the substrate;
Second conductive lines spaced apart from the first conductive lines along a second direction parallel to the upper surface of the substrate and crossing the first direction, and extending in a third direction perpendicular to the upper surface of the substrate; The first conductive lines are spaced apart from each other in the third direction, and the second conductive lines are spaced apart from each other in the first direction; And
Memory cells disposed between the first conductive lines and the second conductive lines and spaced apart from each other in the first direction and the third direction,
Each of the memory cells is connected to a corresponding first conductive line of the first conductive lines and a corresponding second conductive line of the second conductive lines, and a variable resistor arranged horizontally in the second direction. A variable resistance memory device comprising an element and a selection element. 청구항 14에 있어서,
상기 제1 도전 라인들의 각각은 상기 메모리 셀들 중, 상기 제1 방향으로 서로 이격되는 복수의 메모리 셀들에 공통으로 연결되고,
상기 복수의 메모리 셀들은 상기 제2 도전 라인들에 각각 연결되는 가변 저항 메모리 장치.The method according to claim 14,
Each of the first conductive lines is commonly connected to a plurality of memory cells spaced apart from each other in the first direction among the memory cells,
And the plurality of memory cells are connected to the second conductive lines, respectively. 청구항 14에 있어서,
상기 가변 저항 요소는 자기터널접합 패턴 또는 상변화 물질을 포함하는 가변 저항 메모리 장치.The method according to claim 14,
The variable resistance element may include a magnetic tunnel junction pattern or a phase change material. 청구항 14에 있어서,
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되는 선택 라인들을 더 포함하되,
상기 선택 라인들은 상기 제3 방향을 따라 연장되고 상기 제1 방향으로 서로 이격되고,
상기 선택 라인들의 각각은 상기 메모리 셀들 중, 상기 제3 방향으로 서로 이격되는 복수의 메모리 셀들의 선택 요소들에 공통으로 연결되는 가변 저항 메모리 장치.The method according to claim 14,
Further comprising select lines disposed between the first conductive lines and the second conductive lines,
The selection lines extending along the third direction and spaced apart from each other in the first direction,
Each of the selection lines is commonly connected to selection elements of a plurality of memory cells spaced apart from each other in the third direction among the memory cells. 청구항 17에 있어서,
상기 선택 요소는 반도체 패턴을 포함하고,
상기 반도체 패턴은 채널 영역, 및 상기 채널 영역을 사이에 두고 상기 제2 방향으로 서로 이격되는 불순물 영역들을 포함하는 가변 저항 메모리 장치.The method according to claim 17,
The selection element comprises a semiconductor pattern,
The semiconductor pattern may include a channel region and impurity regions spaced apart from each other in the second direction with the channel region therebetween. 청구항 18에 있어서,
상기 선택 라인들의 각각은:
상기 반도체 패턴의 상기 채널 영역에 인접하는 게이트 전극; 및
상기 반도체 패턴의 상기 채널 영역과 상기 게이트 전극 사이에 개재되는 게이트 유전막을 포함하는 가변 저항 메모리 장치.The method according to claim 18,
Each of the selection lines is:
A gate electrode adjacent to the channel region of the semiconductor pattern; And
And a gate dielectric layer interposed between the channel region and the gate electrode of the semiconductor pattern. 청구항 14에 있어서,
상기 선택 요소는 칼코게나이드 물질을 포함하고, 비정질 상태를 갖는 가변 저항 메모리 장치.The method according to claim 14,
Wherein said selection element comprises a chalcogenide material and has an amorphous state.
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Publication number Priority date Publication date Assignee Title
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