KR20200001198A - Decision feedback equalizer circuit - Google Patents

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Abstract

The present invention relates to a decision feedback equalizer circuit which is provided for a three-level pulse amplitude modulation or duo-binary signal method. According to an embodiment of the present invention, the decision feedback equalizer circuit is provided for a three-level pulse amplitude modulation or duo-binary signal method. The decision feedback equalizer circuit comprises: a main tap circuit unit receiving an input signal; a two-stage comparator including a first comparator for comparison with a first reference value and a second comparator for comparison with the first reference value, wherein an output value of the two-stage comparator can be divided into three levels corresponding to the input signal; and a first tap circuit unit which applies an output value of the three levels of the two-stage comparator as an input, removes a post cursor based on the applied output value of the three levels of the two-stage comparator, and applies the output value from which the post cursor is removed as the input of the two-stage comparator.

Description

판정 궤환 등화기 회로{DECISION FEEDBACK EQUALIZER CIRCUIT}Judgment feedback equalizer circuit {DECISION FEEDBACK EQUALIZER CIRCUIT}

본 발명은 판정 궤한 등화기 회로에 관한 것으로, 보다 상세하게는 3 레벨 펄스 진폭 변조 또는 듀오 바이너리 신호법을 위한 판정 궤환 등화기 회로에 관한 것이다. The present invention relates to a decision feedback equalizer circuit, and more particularly, to a decision feedback equalizer circuit for three-level pulse amplitude modulation or duo binary signaling.

반도체 시스템의 처리속도는 반도체 처리속도가 증가함에 따라 같이 발전하고 있으나, 채널 조건은 회로의 발전에 비해 그 발전 속도가 더디다. 따라서 고속화된 데이터를 채널을 이용해 송신하면 수신된 데이터는 손실을 입게 되고, 그에 따라 손실을 보상하기 위한 기술이 필수적이다. 등화기는 이런 채널 손실을 보상하는 데 있어서 효과적인 회로이다. 관련된 선행문헌으로 대한민국 등록특허 제10-1802791호가 있다.The processing speed of the semiconductor system is developing with increasing semiconductor processing speed, but the channel condition is slower than the development of the circuit. Therefore, when data is transmitted through the channel, the received data is lost, and thus a technique for compensating for the loss is essential. Equalizers are an effective circuit for compensating for these channel losses. Related prior arts are Korean Patent Registration No. 10-1802791.

한편, 데이터 통신을 위해서 일반적으로 두 가지 데이터 변조 레벨을 가지는 NRZ(PAM-2) 신호법이 사용된다. NRZ(PAM-2) 신호법은 송수신기의 구조를 간단하게 할 수 있다는 장점이 있으나 1 unit interval 동안 1bit 전송만이 가능하기 때문에 고속으로 데이터 전송 시 채널의 영향을 많이 받는다. On the other hand, for data communication, NRZ (PAM-2) signaling generally has two data modulation levels. The NRZ (PAM-2) signaling method has the advantage of simplifying the structure of the transceiver. However, since only 1 bit transmission is possible for 1 unit interval, the channel is affected by high speed data transmission.

이에 NRZ와 같이 1UI에 1bit를 보내지만 세 가지의 데이터 변조 레벨을 가지고 이를 이용하여 채널 감쇄로 인한 영향을 줄이기 위한 듀오 바이너리 신호법이 사용되기도 한다. 듀오 바이너리 신호법은 하나의 데이터 변조 레벨에 데이터가 아닌 데이터의 Transition 정보를 담아 Low to high 또는 High to low Transition이 없어 채널의 감쇄에도 깨끗한 신호품질을 보장할 수 있다. Like NRZ, 1-bit is sent to 1UI, but duo binary signaling is used to reduce the effects of channel attenuation by using three data modulation levels. Duo Binary Signaling contains Transition information of data rather than data in one data modulation level, so there is no low to high or high to low transition to ensure clean signal quality even in channel attenuation.

또한, 듀오 바이너리와 유사하게 세 가지의 데이터 변조 레벨을 가지지만 1UI 동안 1.5bit을 전송할 수 있는 PAM-3 신호법이 존재한다. In addition, there is a PAM-3 signaling method that has three data modulation levels similar to the duo binary but can transmit 1.5 bits for 1 UI.

NRZ(PAM-2) 신호법은 여러 신호법 중 가장 간단한 이퀄라이저와 송수신단 드라이버 구조를 가진다.The NRZ (PAM-2) signaling method has the simplest equalizer and transmit / receive driver structure among several signaling methods.

또한, PAM-4는 4개의 데이터 변조 레벨을 통해 2개의 bit을 동시에 전송하는 신호법으로 채널의 감쇄가 큰 고속 데이터 전송 분야에 흔히 사용된다. PAM-3나 듀오 바이너리 신호법은 3개의 데이터 변조 레벨을 가지고 있어 송수신단의 이퀄라이저 설계에 어려움이 있다. NRZ의 경우 1개의 브랜치를 가지고, PAM-4의 경우 2개의 브랜치를 가지고 DFE 1탭을 구현할 수 있지만 PAM-3나 듀오 바이너리의 경우 PAM-4와 같은 2개의 브랜치를 필요로 한다(22>3, 3가지의 데이터 변조레벨을 표현하기 위함임).In addition, PAM-4 is a signaling method for transmitting two bits simultaneously through four data modulation levels, and is commonly used in a high-speed data transmission field in which channel attenuation is large. PAM-3 or Duo binary signaling has three levels of data modulation, making it difficult to design equalizers in the transmitter and receiver. You can implement a DFE 1 tap with one branch for NRZ and two branches for PAM-4, but it requires two branches, such as PAM-4 for PAM-3 or Duo binaries (2 2 > 3, to express three data modulation levels).

PAM-4는 SNR을 대가로 대역폭을 증가시키는 신호법으로 NRZ에 비해 Sensing margin이 매우 작다. PAM-4 is a signaling method that increases bandwidth in exchange for SNR, and has a very small sensing margin compared to NRZ.

특정 어플리케이션에서는 NRZ보다 더 높은 데이터 전송속도와 PAM-4 보다 더 큰 SNR을 필요로 하며 이 경우에는 PAM-3 또는 듀오 바이너리 신호법을 사용할 수 있다. Certain applications require higher data rates than NRZ and larger SNR than PAM-4, in which case PAM-3 or Duo binary signaling can be used.

따라서 기존의 비효율적인 이퀄라이저 구조를 벗어나 새로운 구조를 가지며 PAM-3 또는 듀오 바이너리 신호법을 위한 판정 궤환 등화기 회로에 대한 연구가 필요한 실정이다. Therefore, there is a need to study the decision feedback equalizer circuit for PAM-3 or duo binary signaling, which has a new structure beyond the existing inefficient equalizer structure.

본 발명의 목적은 회로의 복잡도는 줄이면서도 3가지 데이터 변조 레벨을 표현할 수 있는 판정 궤환 등화기 회로를 제공하는 데 있다. It is an object of the present invention to provide a decision feedback equalizer circuit capable of expressing three data modulation levels while reducing the complexity of the circuit.

상기 목적을 달성하기 위해 본 발명의 일실시예에 의하면, 3 레벨 펄스 진폭 변조 또는 듀오 바이너리 신호법을 위한 판정 궤환 등화기 회로에 있어서, 입력 신호를 수신하는 메인 탭 회로부; 제1기준값과의 비교를 위한 제1비교기 및 제1기준값과의 비교를 위한 제2비교기를 포함하는 2단 비교기-상기 입력 신호에 따라 상기 2단 비교기의 출력값은 3가지 레벨로 구분할 수 있음-; 및 상기 2단 비교기의 3가지 레벨의 출력값을 입력으로 인가하고, 상기 인가된 2단 비교기의 3가지 레벨의 출력값에 근거하여 포스트 커서(Post Cursor)를 제거하고, 상기 포스트 커서(Post Cursor)가 제거된 값을 출력값을 상기 2단 비교기의 입력으로 인가하는 제1탭 회로부를 포함하는 판정 궤환 등화기 회로가 개시된다.According to an embodiment of the present invention to achieve the above object, the decision feedback equalizer circuit for three-level pulse amplitude modulation or duo binary signaling, comprising: a main tap circuit unit for receiving an input signal; A two-stage comparator comprising a first comparator for comparison with a first reference value and a second comparator for comparison with a first reference value, the output value of the second comparator being divided according to the input signal into three levels; ; And applying the output values of the three levels of the two-stage comparator as inputs, removing the post cursors based on the output values of the three levels of the two-stage comparator, and the Post Cursor A decision feedback equalizer circuit is disclosed that includes a first tap circuit portion that applies the removed value to an input of the two-stage comparator.

본 발명의 일실시예에 의한 판정 궤환 등화기 회로는 NRZ에 사용되는 판정 궤환 등화기 회로(DFE)와 동일한 회로만을 이용하여 3가지의 데이터 변조 레벨을 표현할 수 있어 회로의 복잡도를 줄일 수 있다. The decision feedback equalizer circuit according to an embodiment of the present invention can express three data modulation levels using only the same circuit as the decision feedback equalizer circuit (DFE) used in the NRZ, thereby reducing the complexity of the circuit.

본 발명의 일실시예에 의하면, 판정 궤환 등화기 회로에 필요한 합산 연산기(Summer)에 부하 캐패시턴스를 줄일 수 있어 대역폭이 개선된다.According to one embodiment of the present invention, a load capacitance can be reduced in a summation calculator required for a decision feedback equalizer circuit, thereby improving bandwidth.

본 발명의 일실시예에 의하면, PAM-3(Pulse Amplitude Modulation 3) 혹은 듀오 바이너리를 이용한 인터페이스 전반의 효율을 증가 시킬 수 있다. According to an embodiment of the present invention, the overall efficiency of the interface using PAM-3 (Pulse Amplitude Modulation 3) or duo binary may be increased.

도 1은 일반적인 판정 궤환 등화기(DFE) 구조를 나타낸다.
도 2는 판정 궤환 등화기(DFE)의 채널감쇄 보상 효과를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로를 나타낸다.
도 4는 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로로 입력되는 고주파 성분이 감쇄된 PAM-3 데이터의 Eye-diagram이다.
도 5는 본 발명의 일실시예와 관련된 PAM-3(Pulse Amplitude Modulation 3) 신호의 경계 전압과 2단 비교기 디지털 출력을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로의 입력값에 따른 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일실시예와 관련된 비교기 출력값에 따른 판정 궤환 등화기 회로의 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로를 통해 채널 감쇄를 겪은 PAM-3 데이터를 보상한 Eye-diagram을 나타낸다.1 shows a general decision feedback equalizer (DFE) structure.
2 is a view for explaining the effect of the channel attenuation compensation of the decision feedback equalizer (DFE).
3 shows a decision feedback equalizer circuit in accordance with one embodiment of the present invention.
4 is an eye-diagram of PAM-3 data having high frequency components attenuated to a decision feedback equalizer circuit according to an embodiment of the present invention.
FIG. 5 is a diagram illustrating a boundary voltage and a two-stage comparator digital output of a pulse amplitude modulation 3 (PAM-3) signal according to an embodiment of the present invention.
6 is a view for explaining an operation according to an input value of the decision feedback equalizer circuit according to an embodiment of the present invention.
7 is a view for explaining the operation of the decision feedback equalizer circuit according to the comparator output value according to an embodiment of the present invention.
8 illustrates an eye-diagram that compensates for PAM-3 data that has undergone channel attenuation through a decision feedback equalizer circuit in accordance with one embodiment of the present invention.

이하, 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로에 대해 도면을 참조하여 설명하도록 하겠다.Hereinafter, a decision feedback equalizer circuit according to an embodiment of the present invention will be described with reference to the drawings.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.As used herein, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise. In this specification, terms such as “consisting of” or “comprising” should not be construed as necessarily including all of the various components or steps described in the specification, and some of the components or some steps It should be construed that it may not be included or may further include additional components or steps.

도 1은 일반적인 판정 궤환 등화기(DFE) 구조를 나타낸다.1 illustrates a general decision feedback equalizer (DFE) structure.

도시된 바와 같이, 일반적인 판정 궤환 등화기(100)는 채널 감쇄를 겪은 신호를 Slicer와 디지털 필터를 통해 합산 연산기(Summer)로 궤환(Feedback)시키며 포스트 커서(Post-cursor)를 제거하는 역할을 수행한다. 상기 판정 궤환 등화기(100)는 채널 감쇄의 정도에 따라 디지털 필터의 단수와 계수를 변화시키며 설계될 수 있다.As shown in the drawing, the general decision feedback equalizer 100 feeds back a signal that has undergone channel attenuation to a summer through a slicer and a digital filter and removes a post-cursor. do. The decision feedback equalizer 100 may be designed by changing the number and coefficient of the digital filter according to the degree of channel attenuation.

도 2는 판정 궤환 등화기(DFE)의 채널감쇄 보상 효과를 설명하기 위한 도면이다.2 is a view for explaining the effect of channel attenuation compensation of the decision feedback equalizer (DFE).

도시된 바와 같이, 판정 궤환 등화기(100)는 수신단의 측면에서 샘플링 클락을 기준으로 0과 1의 값으로 신호를 복원할 수 있도록 보상할 수 있다. As shown, the decision feedback equalizer 100 may compensate for recovering a signal to a value of 0 and 1 based on the sampling clock at the side of the receiver.

도 3은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로를 나타낸다.3 shows a decision feedback equalizer circuit in accordance with one embodiment of the present invention.

도시된 바와 같이, 판정 궤환 등화기 회로(300)는 메인 탭 회로부(310), 제1탭 회로부(320), 2단 비교기(330)를 포함할 수 있다. 상기 판정 궤환 등화기 회로(300)는 3 레벨 펄스 진폭 변조(PAM-3, Pulse Amplitude Modulation 3) 또는 듀오 바이너리 신호법을 위한 회로이다. 상기 판정 궤환 등화기 회로(300)의 구성 자체는 NRZ 신호법을 위한 합산 연산기 회로와 일치한다.As shown, the decision feedback equalizer circuit 300 may include a main tap circuit unit 310, a first tap circuit unit 320, and a two-stage comparator 330. The decision feedback equalizer circuit 300 is a circuit for three-level pulse amplitude modulation (PAM-3) or duo binary signaling. The configuration itself of the decision feedback equalizer circuit 300 is consistent with the summation operator circuit for the NRZ signaling.

상기 메인 탭 회로부(310)로부는 입력 신호를 수신한다. 상기 입력 신호는 고주파 성분이 감쇄된 PAM-3 데이터이고, 상기 메인 탭 회로부(310)는 수신한 입력 신호를 증폭시킬 수 있다. The main tap circuit unit 310 receives an input signal. The input signal is PAM-3 data having high frequency components attenuated, and the main tap circuit 310 may amplify the received input signal.

도 4는 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로로 입력되는 고주파 성분이 감쇄된 PAM-3 데이터의 Eye-diagram이다. 4 is an eye-diagram of PAM-3 data having high frequency components attenuated to a decision feedback equalizer circuit according to an embodiment of the present invention.

상기 입력 데이터의 Eye(High)와 Eye(Low)는 감쇄된 성분 때문에 H(High), M(Middle), L(Low)를 판별하기 위한 Voltage margin이 매우 작다. 따라서 이를 제1탭 회로부(320)를 통해 보상할 수 있다. 상기와 같은 성분들은 주로 Post Cursor 성분에 의해서 생기게 된다. Eye (High) and Eye (Low) of the input data has a very small voltage margin for discriminating H (High), M (Middle), L (Low) because of the attenuated components. Therefore, this may be compensated for through the first tap circuit unit 320. Such components are mainly produced by the Post Cursor component.

상기 제1탭 회로부(320)는 상기 2단 비교기(330)의 출력값을 입력으로 인가 받는다. 상기 2단 비교기(330)의 출력값은 제1비교기(331) 및 제2비교기(332)의 출력값이다. 상기 제1비교기(331)는 입력값과 상한 기준값과의 비교를 수행하여 출력값을 산출하고, 상기 제2비교기(332)는 입력값과 하한 기준값과의 비교를 수행하여 출력값을 산출한다. The first tap circuit unit 320 receives an output value of the two-stage comparator 330 as an input. The output value of the second comparator 330 is an output value of the first comparator 331 and the second comparator 332. The first comparator 331 compares an input value with an upper limit reference value to calculate an output value, and the second comparator 332 compares an input value with a lower limit reference value to calculate an output value.

도 5는 본 발명의 일실시예와 관련된 PAM-3(Pulse Amplitude Modulation 3) 신호의 경계 전압과 2단 비교기 디지털 출력을 설명하기 위한 도면이다.FIG. 5 is a diagram illustrating a boundary voltage and a two-stage comparator digital output of a pulse amplitude modulation 3 (PAM-3) signal according to an embodiment of the present invention.

도시된 바와 같이, 2단 비교기 중 하나는 상한 기준값과의 비교를 수행하여 그 결과를 출력값(COMP_H)으로 도출하고, 다른 하나는 하한 기준값과의 비교를 수행하여 그 결과를 출력값(Comp_L)으로 도출한다.As shown, one of the two stage comparators performs a comparison with the upper limit reference value and derives the result as the output value COMP_H, and the other performs a comparison with the lower limit reference value and derives the result as the output value Comp_L. do.

하지만, 도 3의 제1비교기(331)의 출력값은 Comp_HB이고, 제2비교기(332)의 출력값은 Comp_L이다. COMP_HB는 상한 기준값과의 비교를 수행하는 비교기(331)의 출력값을 COMP_H라 할 때, COMP_H의 BAR(차동값)이다. 따라서 COMP_H=1이면, COMP_HB=0이고, COMP_H=0이면, COMP_HB=1이다. 또한, COMP_L는 하한 기준값과의 비교를 수행하는 비교기(332)의 출력값이다.However, the output value of the first comparator 331 of FIG. 3 is Comp_HB, and the output value of the second comparator 332 is Comp_L. COMP_HB is a BAR (differential value) of COMP_H when the output value of the comparator 331 which performs the comparison with the upper limit reference value is COMP_H. Therefore, if COMP_H = 1, COMP_HB = 0, and if COMP_H = 0, COMP_HB = 1. In addition, COMP_L is an output value of the comparator 332 which performs the comparison with the lower limit reference value.

상기 제1탭 회로부(320)의 입력값을 상기와 같이 할당함으로써 하나의 전류 브랜치를 통해 3가지의 데이터 변조 레벨을 표현할 수 있다. By allocating the input value of the first tap circuit unit 320 as described above, three data modulation levels can be expressed through one current branch.

도 6은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로의 입력값에 따른 동작을 설명하기 위한 도면이다. 6 is a diagram for describing an operation according to an input value of the decision feedback equalizer circuit according to an embodiment of the present invention.

도시된 바와 같이, 각각의 합산 연산기 입력값은 입력 데이터에 따라 3가지 경우가 발생한다.As shown, each sum operator input occurs three cases depending on the input data.

Comp_HB와 Comp_L의 값이 (0,1), (1,0)으로 차동일 경우에는 종래의 합산 연산기와 같이 아래의 Tail current source(IB) 만큼의 전류를 한쪽으로 모두 흘려주는 동작을 수행한다. If the values of Comp_HB and Comp_L are differential to (0,1) and (1,0), the current flows as much as the tail current source (I B ) below to one side as in the conventional summing operation. .

Comp_HB와 Comp_L의 값이 모두 1인 경우 양쪽의 입력 트랜지스터에는 아래쪽의 Tail current source(IB) 값을 각각 절반씩 나누어서 흘려주는 동작을 수행하게 된다. If the values of Comp_HB and Comp_L are both 1, both input transistors divide the tail current source (I B ) value by half and flow them.

즉, 판정 궤환 등화기 회로(300)는 한쪽의 입력 트랜지스터를 기준으로 0, 0.5IB, IB 세가지의 전류 레벨을 가지며 이를 통해 PAM-3나 듀오바이너리의 데이터 변조 레벨을 모두 표현할 수 있다, That is, the decision feedback equalizer circuit 300 has three current levels of 0, 0.5I B , and I B based on one input transistor, and can express all data modulation levels of PAM-3 or duobinary.

도 7은 본 발명의 일실시예와 관련된 비교기 출력값에 따른 판정 궤환 등화기 회로의 동작을 설명하기 위한 도면이다. 7 is a view for explaining the operation of the decision feedback equalizer circuit according to the comparator output value associated with an embodiment of the present invention.

도시된 바와 같이, 제1탭 회로부(320)는 Comp_H 값 대신에 Comp_HB값을 할당 함으로 인해 3가지 상태를 만들어 입력 데이터가 High 값을 가지는 경우 보상 전류로 IB값을 빼주고 Middle 값을 가지는 경우에는 보상 전류로 0.5IB 을 빼주고 Low 값을 가지는 경우에는 전류를 흘리지 않아 3가지 입력 레벨에 따른 Post-cursor을 제거하는 동작을 수행할 수 있다. As shown, the first tap circuit 320 creates three states by allocating Comp_HB values instead of Comp_H values, subtracting I B values as compensation current when input data has a high value, and having a middle value. If 0.5I B is subtracted as the compensation current and has a low value, the current does not flow and the post-cursor according to the three input levels can be removed.

도 8은 본 발명의 일실시예와 관련된 판정 궤환 등화기 회로를 통해 채널 감쇄를 겪은 PAM-3 데이터를 보상한 Eye-diagram을 나타낸다.8 illustrates an eye-diagram that compensates for PAM-3 data that has undergone channel attenuation through a decision feedback equalizer circuit in accordance with one embodiment of the present invention.

도시된 바와 같이, 판정 궤환 등화기 회로(300)를 통해 감쇄를 겪은 PAM-3 데이터가 보상된 것을 확인할 수 있다. As shown, it can be seen that the PAM-3 data that has undergone attenuation through the decision feedback equalizer circuit 300 has been compensated.

전술한 바와 같이, 본 발명의 일실시예에 의한 판정 궤환 등화기 회로는 NRZ에 사용되는 판정 궤환 등화기 회로(DFE)와 동일한 회로만을 이용하여 3가지의 데이터 변조 레벨을 표현할 수 있어 회로의 복잡도를 줄일 수 있다. As described above, the decision feedback equalizer circuit according to one embodiment of the present invention can express three data modulation levels using only the same circuit as the decision feedback equalizer circuit (DFE) used in the NRZ. Can be reduced.

본 발명의 일실시예에 의하면, 판정 궤환 등화기 회로에 필요한 합산 연산기(Summer)에 부하 캐패시턴스를 줄일 수 있어 대역폭이 개선된다.According to one embodiment of the present invention, a load capacitance can be reduced in a summation calculator required for a decision feedback equalizer circuit, thereby improving bandwidth.

본 발명의 일실시예에 의하면, PAM-3(Pulse Amplitude Modulation 3) 혹은 듀오 바이너리를 이용한 인터페이스 전반의 효율을 증가 시킬 수 있다.According to an embodiment of the present invention, efficiency of the overall interface using PAM-3 (Pulse Amplitude Modulation 3) or duo binary may be increased.

상기와 같이 설명된 판정 궤환 등화기 회로는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.The decision feedback equalizer circuit described above is not limited to the configuration and method of the above-described embodiments, but the embodiments may be a combination of all or part of the embodiments selectively so that various modifications can be made. It may be configured.

300: 판정 궤환 등화기 회로
310: 메인 탭 회로부
320: 제1탭 회로부
330: 2단 비교기
331: 제1비교기
332: 제2비교기300: judgment feedback equalizer circuit
310: main tap circuit
320: first tap circuit part
330: two-stage comparator
331: first comparator
332: second comparator

Claims (5)

3 레벨 펄스 진폭 변조(PAM-3, Pulse Amplitude Modulation 3) 또는 듀오 바이너리 신호법을 위한 판정 궤환 등화기 회로에 있어서,
입력 신호를 수신하는 메인 탭 회로부;
제1기준값과의 비교를 위한 제1비교기 및 제1기준값과의 비교를 위한 제2비교기를 포함하는 2단 비교기-상기 입력 신호에 따라 상기 2단 비교기의 출력값은 3가지 레벨로 구분할 수 있음-; 및
상기 2단 비교기의 3가지 레벨의 출력값을 입력으로 인가하고, 상기 인가된 2단 비교기의 3가지 레벨의 출력값에 근거하여 포스트 커서(Post Cursor)를 제거하고, 상기 포스트 커서(Post Cursor)가 제거된 값을 출력값을 상기 2단 비교기의 입력으로 인가하는 제1탭 회로부를 포함하는 것을 특징으로 하는 판정 궤환 등화기 회로.In the decision feedback equalizer circuit for three-level pulse amplitude modulation (PAM-3) or duo binary signaling,
A main tap circuit part for receiving an input signal;
A two-stage comparator comprising a first comparator for comparison with a first reference value and a second comparator for comparison with a first reference value, the output value of the second comparator being divided according to the input signal into three levels; ; And
The output value of the three levels of the two-stage comparator is applied as an input, the post cursor is removed based on the three levels of the output value of the two-stage comparator, and the post cursor is removed. And a first tap circuit section for applying the output value to the input of the two-stage comparator. 제1항에 있어서, 상기 2단 비교기의 3가지 레벨의 출력값은
상기 제1비교기의 출력값 및 상기 제2비교기의 출력값을 포함하는 것을 특징으로 하는 판정 궤환 등화기 회로.The output of the three levels of the two-stage comparator
A judgment feedback equalizer circuit comprising an output value of the first comparator and an output value of the second comparator. 제2항에 있어서,
상기 제1비교기는 상한 기준값과의 비교를 수행하고, 상기 제2비교기는 하한 기준값과의 비교를 수행하되,
상기 제1비교기의 출력값은 COMP_H의 BAR값인 COMP_HB이고, 상기 제2비교기의 출력값은 COMP_L인 것을 특징으로 하는 판정 궤환 등화기 회로.The method of claim 2,
The first comparator performs a comparison with an upper limit reference value, and the second comparator performs a comparison with a lower limit reference value.
And the output value of the first comparator is COMP_HB, which is a BAR value of COMP_H, and the output value of the second comparator is COMP_L. 제3항에 있어서, 상기 제1탭 회로부는
하나의 Tail current source(IB)를 이용하여 상기 3가지 레벨의 출력값에 각각 대응되는 3가지 보상 전류값을 생성하는 것을 특징으로 하는 판정 궤환 등화기 회로. The method of claim 3, wherein the first tap circuit portion
And a feedback feedback equalizer circuit for generating three compensation current values corresponding to the output values of the three levels by using one tail current source I B. 제4항에 있어서, 상기
COMP_HB=1 및 COMP_L=1인 경우, 상기 보상 전류값은 0.5IB인 것을 특징으로 하는 판정 궤환 등화기 회로. The method of claim 4, wherein
If the COMP_HB = 1 and COMP_L = 1, the compensation current value is determined feedback equalizer, characterized in that the group B 0.5I circuit.
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