KR20190123792A

KR20190123792A - 인라인 부품 평균 테스팅 및 잠재 신뢰성 결함 검출을 위한 방법들 및 시스템들

Info

Publication number: KR20190123792A
Application number: KR1020197030624A
Authority: KR
Inventors: 데이비드 더블유. 프라이스; 로버트 제이. 래더트; 로버트 카펠; 카라 엘. 셔먼; 더글라스 지. 서덜랜드
Original assignee: 케이엘에이 코포레이션
Priority date: 2017-03-23
Filing date: 2018-03-16
Publication date: 2019-11-01
Also published as: CN110419099A; US10761128B2; CN110419099B; DE112018001534T5; TWI802560B; KR102546453B1; TW201903925A; WO2018175214A1; US20180275189A1

Abstract

인라인 부품 평균 테스팅 및 잠재 신뢰성 결함 인식 또는 검출을 위한 방법들 및 시스템들이 개시된다. 인라인 부품 평균 테스팅 방법은: 웨이퍼 제조 동안 복수의 중요 단계들에서 복수의 웨이퍼들에 인라인 검사 및 계측을 수행하는 단계; 하나 이상의 프로세서를 이용하여 인라인 검사 및 계측으로부터 획득된 검사 결과들을 집계하여 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하는 단계; 복수의 웨이퍼들에 대해 획득된 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 복수의 웨이퍼들 중에서 하나 이상의 통계적 이상치를 식별하는 단계; 및 하나 이상의 통계적 이상치를, 다운스트림 제조 프로세스를 위한 공급망에 들어가는 것에 실격시키거나, 추가 평가, 테스팅 또는 리퍼포징을 위해 하나 이상의 통계적 이상치를 분리시키는 단계를 포함할 수 있다.

Description

인라인 부품 평균 테스팅 및 잠재 신뢰성 결함 검출을 위한 방법들 및 시스템들

관련 출원들의 상호 참조

본 출원은 2017년 3월 23일자로 출원된 미국 가출원 제62/475,749호의 35 U.S.C.§119(e)에 따른 이익을 주장한다. 상기 미국 가출원 제62/475,749호는 이로써 그 전체가 참고로 포함된다.

기술 분야

본 개시내용은 일반적으로 프로세스 제어 분야, 특히 반도체 디바이스의 검사 및 계측에 관한 것이다.

실리콘 웨이퍼들 및 이와 유사한 것과 같은 얇은 폴리싱된 플레이트들은 현대 기술에서 매우 중요한 부분이다. 예를 들어, 웨이퍼는 집적 회로들 및 다른 디바이스들의 제조에 사용되는 얇은 반도체 재료 슬라이스를 지칭할 수 있다. 얇은 폴리싱된 플레이트들의 다른 예들은 자기 디스크 기판들, 게이지 블록들(gauge blocks) 및 이와 유사한 것을 포함할 수 있다. 여기서 설명된 기술은 웨이퍼들을 주로 지칭하지만, 이 기술이 다른 유형들의 폴리싱된 플레이트들에도 또한 적용가능하다는 것이 이해되어야 한다. 용어 웨이퍼(wafer) 및 용어 얇은 폴리싱된 플레이트(thin polished plate)는 본 개시내용에서 상호교환가능하게 사용될 수 있다.

반도체 디바이스를 제조하는 동안, 웨이퍼는 기능하는 디바이스(functioning device)를 패터닝하기 위해 수백 개의 프로세싱 단계를 거친다. 이러한 단계들 동안, 프로세스가 제어되고 제조 사이클의 끝에서 기능하는 제품을 생산하도록 보장하기 위해 검사 및 계측 단계들이 수행된다. 검사 툴들은 패터닝에서 의도하지 않은 결함들을 발견할 수 있는 반면, 계측 툴들은 의도와 대비하여 막들 및 패턴들의 물리적 파라미터들을 측정할 수 있다. 일부 결함들 및 계측 에러들이 디바이스 고장을 명확하게 나타낼 정도로 상당할 수 있지만, 보다 적은 변동들은 불명확한 효과를 가질 수 있다. 이들 중 일부는 나중에 디바이스의 작동 환경(working environment)에의 노출 이후에 디바이스의 조기 신뢰성 고장들(early reliability failures)을 계속 야기할 수 있다. 자동차, 군사, 항공 및 의료 응용분야들과 같은, 반도체 디바이스들의 위험 회피 사용자들(risk averse users)은, 오늘날에는 훨씬 낮은, PPB(Parts per Billion) 범위의 고장률(failure rates)을 필요로 한다. 이러한 소위 잠재 신뢰성 결함들(latent reliability defects)을 인식하고 제어하는 것이 이러한 산업 요구사항들을 충족시키는 데 핵심적인 것이다. 잠재 신뢰성 결함 검출을 위한 방법들 및 시스템들을 제공할 필요성이 있다.

본 개시내용은 인라인 부품 평균 테스팅 방법에 관한 것이다. 본 방법은: 웨이퍼 제조 동안 복수의 중요 단계들(critical steps)에서 복수의 웨이퍼들에 대해 인라인 검사 및 계측을 수행하는 단계; 하나 이상의 프로세서를 이용하여 인라인 검사 및 계측으로부터 획득된 검사 결과들을 집계하여 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하는 단계; 복수의 웨이퍼들에 대해 획득된 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 복수의 웨이퍼들 중에서 하나 이상의 통계적 이상치(statistical outliers)를 식별하는 단계; 및 하나 이상의 통계적 이상치를 다운스트림 제조 프로세스를 위한 공급망(supply chain)에 들어가는 것에 실격시키거나, 추가 평가, 테스팅 또는 리퍼포징(repurposing)을 위해 하나 이상의 통계적 이상치를 분리시키는 단계를 포함할 수 있다.

본 개시내용의 추가의 실시예는 검사 시스템이다. 본 시스템은 웨이퍼 제조 동안 복수의 중요 단계들에서 복수의 웨이퍼들에 대해 인라인 검사 및 계측을 수행하도록 구성된 하나 이상의 검사 툴을 포함할 수 있다. 본 시스템은 하나 이상의 검사 툴과 통신하는 하나 이상의 프로세서를 또한 포함할 수 있다. 하나 이상의 프로세서는 복수의 웨이퍼들의 인라인 부품 평균 테스팅을 용이하게 하도록 구성될 수 있다. 하나 이상의 프로세서는: 하나 이상의 검사 툴로부터 획득된 검사 결과들을 집계하여 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하고; 복수의 웨이퍼들에 대해 획득된 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 복수의 웨이퍼들 중에서 하나 이상의 통계적 이상치를 식별하며; 하나 이상의 통계적 이상치를 다운스트림 제조 프로세스를 위한 공급망에 들어가는 것에 실격시키거나, 추가 평가, 테스팅 또는 리퍼포징을 위해 하나 이상의 통계적 이상치를 분리시키도록 추가로 구성될 수 있다.

본 개시내용의 부가의 실시예는 검사 시스템에 관한 것이다. 본 시스템은 웨이퍼 제조 동안 복수의 중요 단계들에서 복수의 웨이퍼들에 대해 인라인 검사 및 계측을 수행하도록 구성된 하나 이상의 검사 툴을 포함할 수 있다. 본 시스템은 하나 이상의 검사 툴과 통신하는 하나 이상의 프로세서를 또한 포함할 수 있다. 하나 이상의 프로세서는 복수의 웨이퍼들의 인라인 부품 평균 테스팅을 용이하게 하도록 구성될 수 있다. 하나 이상의 프로세서는: 복수의 웨이퍼들을 이용하는 다운스트림 제조 프로세스에 대해 정의된 위험 허용 레벨(risk tolerance level)을 충족시키기 위해 제어 한계를 확립하고; 하나 이상의 검사 툴로부터 획득된 검사 결과들을 집계하여 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하며; 복수의 웨이퍼들에 대해 획득된 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 다운스트림 제조 프로세스에 대해 확립된 제어 한계를 충족시키지 못한 하나 이상의 통계적 이상치를 식별하고; 하나 이상의 통계적 이상치를 다운스트림 제조 프로세스를 위한 공급망에 들어가는 것에 실격시키거나, 추가 평가, 테스팅 또는 리퍼포징을 위해 하나 이상의 통계적 이상치를 분리시키도록 추가로 구성될 수 있다.

전술한 개괄적인 설명 및 이하의 상세한 설명 둘 다가 예시적이고 설명적인 것에 불과하며, 본 개시내용을 반드시 제한하는 것은 아님이 이해되어야 한다. 본 명세서에 포함되어 본 명세서의 일부를 구성하는 첨부 도면들은 본 개시내용의 주제(subject matter)를 예시한다. 설명들과 도면들은, 함께, 본 개시내용의 원리들을 설명하는 역할을 한다.

본 개시내용의 수많은 장점들은 첨부 도면들을 참조하여 본 기술분야의 통상의 기술자에 의해 보다 잘 이해될 수 있다:
도 1은 본 개시내용의 실시예에 따라 구성된 인라인 결함 검사 툴로부터 획득된 검사 결과들을 나타내는 적층 결함 맵(stacked-defect map)을 묘사하는 예시이다;
도 2는 본 개시내용의 실시예에 따라 구성된 동일한 인라인 검사 계획을 거친 복수의 웨이퍼들 상의 다이들로부터 생성된 결함 히스토그램을 묘사하는 예시이다;
도 3은 본 개시내용의 실시예에 따라 구성된 인라인 결함 검사 분석의 예시적인 출력 및 결함 히스토그램을 묘사하는 다른 예시이다;
도 4는 본 개시내용에 따라 구성된 인라인 부품 평균 테스팅(I-PAT) 방법의 실시예를 묘사하는 흐름 다이어그램이다;
도 5는 본 개시내용의 실시예들에 따라 구성된 검사 시스템을 묘사하는 블록 다이어그램이다.

첨부 도면들에 예시되는, 개시된 주제에 대해 이제 상세하게 언급될 것이다.

본 개시내용의 실시예들은 인라인 부품 평균 테스팅 및 잠재 신뢰성 결함 인식 및/또는 검출을 위한 방법들 및 시스템들에 관한 것이다. 잠재 신뢰성 결함들은 초기 품질 테스트들을 통과하지만 디바이스의 작동 환경에서 활성화될 때 조기 고장들을 야기하는, 제조에서부터 디바이스에 존재하는 결함들을 지칭한다. 예를 들어, 웨이퍼들은 제조되어 다양한 유형들의 반도체 전자 컴포넌트들을 생산하는 데 이용될 수 있다. 이러한 반도체 전자 컴포넌트들은 이어서 다양한 목적들을 위해 현장에서 사용될 수 있으며(예컨대, 이들은 높은 신뢰성 또는 낮은 필드 고장률(field failure rates)을 요구하는 자동차들 또는 다른 유형들의 차량들, 항공기, 군사, 의료 또는 다른 디바이스들에 통합될 수 있음), 다양한 유형들의 환경에서 동작할 수 있다. 이러한 반도체 전자 컴포넌트들 중 일부는 미래의 어느 시점에서 조기에 고장날 수 있어, 신뢰성 이슈들을 야기한다. 본 개시내용에 따라 구성된 방법들 및 시스템들은 현장에서 조기에 고장날 수 있는 다이들의 수를 감소시키기 위해 추가 테스팅 또는 공급망으로부터의 배제를 위해 위험 웨이퍼/다이(at-risk wafer/die)를 식별할 수 있는 잠재 신뢰성 결함 인식/검출을 제공하는 것에 관한 것이다.

본 개시내용에 따라 구성된 방법들 및 시스템들은 잠재 신뢰성 결함 인식을 제공하기 위해 인라인 부품 평균 테스팅(I-PAT)을 이용할 수 있다. 부품 평균 테스팅(PAT)은 확립된 지침들(예컨대, 자동차 산업은 Automotive Electronics Council에 의해 확립된 지침들을 가질 수 있음)에 따라 공급된 반도체들로부터 비정상적 특성들(이상치들)을 가진 부품들을 제거하기 위한 통계 기반 방법이다. PAT에서 사용되는 테스트 한계들은 고유한 설계 및 프로세싱을 갖는 그 특정의 부품에 대한 전기 테스트 결과들의 샘플에 기초하여 확립될 수 있다. 각각의 부품 설계 및 그와 연관된 프로세싱은 각각의 테스트 요구사항에 대한 테스트 결과들의 분포를 보여줄 수 있으며 이 데이터는 PAT 한계들을 확립하기 위한 기초로서 사용될 수 있다.

신뢰성 조사들은 비정상적 전기적 특성들을 가지는 반도체 부품들이 장기적 품질 및 신뢰성 문제들에 보다 많이 기여하는 경향이 있다는 것을 보여주었다. 특히, 원래 모든 제조 테스트들을 통과했지만 동일한 모집단(population) 또는 로트(lot) 내의 다른 부품들과 비교하여 이상치들로 간주되었을 수 있는 디바이스들은 현장에서 고장날 가능성이 보다 많다. 따라서 PAT 방법론들은 추가 테스팅, 평가 또는 생산 출하로부터의 배제를 위해 이러한 이상치들을 사전대응적으로 식별할 수 있다. 그렇지만, 프로버들(probers) 및 테스터들(testers)로부터의 전기 파라메트릭 데이터(electrical parametric data)에 기초한 기존의 PAT는 일반적으로 제조가 PPM(part-per-million) 레벨들의 신뢰성 결함 제어를 달성할 수 있게 해주지만 잠재 신뢰성 결함들을 검출하는 데 어려움을 겪는다는 점에 유의한다. 자동차에 대한 새로운 요구사항은, 기존의 PAT 방법론들이 충족시키지 못하는 제어 레벨들을 나타내는, PPB(part-per-billion)이다.

인라인 부품 평균 테스팅(I-PAT)는 인라인 결함 검사 툴들(예컨대, 광대역 플라스마(broadband plasma), 레이저 스캐닝(laser scanning), 매크로(macro), 후면(backside) 등)에 의해 제공되는 검사 결과들을 고려함으로써 PAT 방법론을 확장시킨다. 조사들은, 잘 설계된 제품 및 성숙한 반도체 제조 프로세스의 경우, 잠재 신뢰성 고장들을 야기할 수 있는 대부분의 결함들이 인라인 결함 검사 툴들을 사용하여 인라인으로 검출될 수 있다는 것을 보여주었다. 골치아픈 문제(complication)는 모든 웨이퍼 상에 수천 개의 이러한 결함들이 있는 반면, 이들 중 아주 작은 비율만이 잠재적 신뢰성 문제들을 계속 형성한다는 것이다. 따라서, 인라인 결함 검사 툴들만에 의해 제공되는 검사 결과들을 사용하는 것은 너무 많은 결함들의 식별을 가져올 수 있는데(예컨대, 거의 모든 다이에서 얼마간의 결함들을 발견할 수 있음), 이는 차례로 매우 낮은 생산 수율을 가져올 수 있다(예컨대, 거의 모든 다이에 얼마간의 결함들이 있을 수 있다는 이유만으로 웨이퍼 상의 거의 모든 다이를 폐기함(scrapping)).

따라서 본 개시내용의 일부 실시예들에 따라 구성된 I-PAT가 인라인 결함 검사 툴들, 계측 툴들(예컨대, 오버레이, 막 두께, 임계 치수 및 이와 유사한 것). 결함 분석 또는 수율 관리 툴들, 최종 테스트 데이터, 전기 번인 데이터(electrical burn-in data), 및/또는 어느 인라인 결함들이 잠재 신뢰성 결함들을 형성할 통계적으로 더 높은 확률을 가질 수 있는지를 이해하는 데 사용될 수 있는 상관들을 발견하기 위한 다양한 다른 유형들의 통계 데이터의 조합에 의해 제공된 데이터/결과들을 고려할 수 있는 것이 생각된다. 현재 존재하는 파라메트릭 방법론과 유사하게, 정상 모집단 분포 외부에 있는, 보다 높은 레벨들의 결함성(defectivity) 또는 계측 변동성(metrology variability)을 갖는 다이들이, 최종 전기 테스트를 통과하더라도, 보다 높은 조기 고장 발생률(incidence of premature failure)을 가질 수 있음이 입증될 수 있다. 공급자는 이 정보를 사용하여 선택적으로 이러한 다이들을 추가 평가, 테스팅, 리퍼포징을 거치게 하거나, 또는 선택적으로 이러한 다이들이 다운스트림 제조 프로세스를 위한(예컨대, 자동차 또는 유사한 위험 회피 응용분야들을 위한) 공급망에 들어가지 못하도록 배제할 수 있다.

도 1 및 도 2를 개괄적으로 참조하면, 도 1은 인라인 결함 검사 툴로부터 획득된 검사 결과들을 나타내는 적층 결함 맵(100)을 묘사하는 예시이다. 적층 결함 맵(100)은 복수의 층들에 걸쳐 획득되는 집계된 검사를 나타낼 수 있다. 도 2는 동일한 인라인 검사 계획을 거친 복수의(한 모집단의) 웨이퍼들 상의 모든 다이들로부터 생성될 수 있는 결함 히스토그램(200)이다. 통계적 이상치들이 이어서 식별될 수 있고, 이들이 현장에서 고장날 가능성이 보다 많을 수 있기 때문에, 이러한 이상치들이 추가 테스팅, 리퍼포징 또는 배제를 위해 생산 출하로부터 분리될 수 있는 것이 생각된다.

도 2에 도시된 바와 같이, 도 2에 도시된 예시적인 히스토그램(200)의 y-축은 확률, 결함 사이즈, 결함 심각도 지수(defect criticality index), 및/또는 다른 유형들의 결함 측정에 기초하여 적층 결함들의 수 또는 그의 어떤 수정을 나타낼 수 있다. 파선 수직선(202)은 특정 제품에 대해 정의된 특정한 위험 허용 레벨을 충족시키도록 확립된 제어 한계를 나타낼 수 있다. 예를 들어, 일회용 비-안전 필수 디바이스(disposable, non -safety-critical device)에 이용될 반도체 전자 컴포넌트는 상대적으로 보다 높은 위험 허용 레벨을 가질 수 있어, 제어 한계(202)가 보다 많이 히스토그램(200)의 오른쪽을 향해 배치되어 보다 높은 신뢰성 위험을 허용할 수 있게 해준다(따라서 잠재적으로 양품인 다이를 보다 적게 폐기함). 다른 한편으로, 비-일회성, 안전 필수 디바이스(non-disposable, safety-critical device)(예컨대, 자동차)에 이용될 반도체 전자 컴포넌트는 상대적으로 보다 낮은 위험 허용 레벨을 가질 수 있어, 제어 한계(202)가 보다 많이 히스토그램(200)의 왼쪽을 향해 배치되게 하여 (보다 많은 잠재적으로 양품인 다이를 폐기하는 대가로) 잠재적 신뢰성 결함들의 보다 공격적인 비닝을 제공할 수 있다.

제어 한계(202)가 정적일 수 있지만, 일부 실시예들에서 동적으로 조정가능하도록 또한 구성될 수 있는 것이 생각된다. 예를 들어, 제어 한계(202)는 다이당 고위험 이상들의 허용가능 양에 대한 동적 한계로서 구성될 수 있으며, 여기서 제어 한계(202)는 다양한 모집단의 웨이퍼, 웨이퍼 로트, 또는 복수의 웨이퍼 로트들을 사용하여 설정될 수 있다. 제어 한계(202)를 설정하기 위해 적층 결함들 또는 그의 어떤 수정을 사용하는 것이 단지 예시적인 것이며 제한하는 것으로 의도되지 않는다는 것이 또한 생각된다. 제어 한계(202)를 결정하고 위험 다이를 식별하는 데 사용되는 기준들이 하나 이상의 검사 소스로부터의 검사로부터의 다이당 적층 층 결함 카운트(stacked layer defect count per die), 검사로부터의 다이당 단일 중요 층 결함 카운트(single critical layer defect count per die), 다이당 결함 사이즈 모집단들, (예컨대, 검토로부터의 또는 이미지 어트리뷰트들로부터 추론된) 다이당 결함 유형 모집단들, 결함 비닝 어트리뷰트들(예컨대, 검사 동안 도출되는 크기, 극성 또는 다른 것), 및/또는 알려진 또는 의심되는 핫 스폿들을 포함할 수 있지만, 이들로 제한되지 않는다는 것이 생각된다.

제어 한계(202)를 결정하는 데 사용되는 부가의 기준들은 특정한 영역 내의 결함들 수량, 사이즈, 유형 또는 킬 비(kill ratio)(결함 밀도) 또는 성능, 신뢰성 또는 수명(longevity)에 중요한 것으로 알려지거나 가정되는 정의가능하고 민감한 "관리 영역(care area)" 내의 결함들 수량, 사이즈, 유형 또는 킬 비를 포함할 수 있다. 제어 한계(202)를 확립할 때 오버레이 측정치들, 임계 치수들 및/또는 광학 임계 치수들, 형상 측정치들, 막 두께들 또는 조성, 웨이퍼 평탄도(flatness) 또는 토포그래피(topography), 저항률, 또는 국소 응력(localized stress) 정보에 관련된 타깃들 또는 다이로부터의 계측 데이터가 또한 고려될 수 있다.

위에서 언급된 하나 이상의 제어 한계(202)를 위반하는 다이들이 (그 모집단에 대한 정규 분포를 벗어나 있는 것만으로) 사실상 "위험에 처한(at-risk)" 것으로 간주될 수 있으며 이들이 현장에서 고장날 가능성이 보다 많기 때문에 식별되고 그리고/또는 생산 출하로부터 배제될 수 있는 것이 생각된다. 그렇지만 이 접근법이 몇몇 제한들을 가질 수 있음에 유의한다. 예를 들어, 이 접근법은 효과적이기 위해 많은(그러나 관리가능한) 양의 검사가 수행될 것을 요구할 수 있다. 일반적으로, 수행되는 검사가 많을수록, 제조가 잠재 신뢰성 결함들을 식별할 수 있을 가능성이 크다. 그렇지만, 특정한 상황들에서는, 이 데이터의 상당 부분(예컨대, 특정한 단계들, 결함 유형들, 결함 사이즈들 또는 이와 유사한 것)이 이 점에서 거의 가치를 제공하지 않을 수 있는 것이 가능할 수 있다. 부가적으로, 통계적 접근법은 불가피하게도 어느 정도의 알파 위험(alpha risk)("오버킬(overkill)"이라고도 알려져 있는, 양품 다이를 잘못하여 거부할 위험) 및 베타 위험(beta risk)("언더킬(underkill)"이라고도 알려져 있는, 실제의 불량 다이를 거부하지 않을 위험)을 결과할 수 있다.

언더킬과 오버킬 둘 다는 비용이 많이 들며 가능한 경우 최소화되어야 한다. 일부 실시예들에서, 데이터 프로세싱 알고리즘들을 적용하여 인라인 검사 데이터를 번인 신뢰성 테스팅 품질 관리 데이터, 현장 반품들(field returns) 또는 이들의 어떤 조합으로부터의 결과들과 상관시키는 것에 의해 검사 부하(inspection load)를 최적화하고 다이 배제 또는 격리(quarantine)에 대한 파라미터들의 신뢰도를 증가시키는 것이 가능할 수 있다. 그러한 데이터 프로세싱 알고리즘들의 목적은 어느 검사 단계들, 결함 유형들, 결함 사이즈들, 및/또는 계측 파라미터들이 통계적 이상치들이 가장 효과적으로 스크리닝될 수 있는 실행가능한 데이터(actionable data)를 제공할 가능성이 가장 높은지를 식별하는 것이다. 이 접근법이 저 상관 검사 단계들(low correlation inspection steps)을 제거하는 데 도움을 줄 수 있고 전반적인 상관을 개선시키는 데 도움을 줄 수 있으며, 이는 차례로 오버킬 및 언더킬을 감소시킬 수 있는 것이 생각된다.

도 3은 위에서 설명된 프로세스에 따라 구성된 I-PAT의 예시적인 구현을 묘사하는 예시이다. 도 3에 도시된 바와 같이, 다수의(예컨대, 10개의) 중요 프로세스 단계로부터 수집된 웨이퍼의 적층 결함 맵은 잠재 결함 확률 히스토그램(latent defect probability histogram)(300)과 대조하여 분석될 수 있다. 이전에 설명된 바와 같이, 사이즈, 대략적 빈 분류(rough bin classification), 다이 위치, 관리 영역, 층-스텝 가중치(layer-step weighting), 및/또는 다른 유형들의 결함 측정치에 의해 수정된, 적층 결함들의 수에 기초하여 웨이퍼 상의 각각의 다이에 대한 잠재 결함 확률이 계산될 수 있다. 이러한 다이들 중 일부가 통계적 이상치들(예컨대, 평균(means) + 3 표준 편차(three standard deviations) 또는 이와 유사한 것과 같은, 확립된 제어 한계(302)와 대비한 비교에 기초하여 결정됨)로서 식별될 수 있음에 유의한다. 현장에서 조기에 고장날 수 있는 웨이퍼들/다이들의 수를 감소시키는 데 도움을 주기 위해, 이러한 통계적 이상치들이 이어서 출력 파일(예컨대, 이러한 다이들의 위치들을 나타내는 데이터를 포함하는 웨이퍼 맵 파일)에서 식별되거나, 결함 있는 것으로서 물리적으로 마킹되거나, 추가 평가, 리퍼포징 또는 공급망에 들어가지 못하도록 거부하는 것을 위해 다른 방식으로 분리될 수 있다.

도 4는 본 개시내용에 따라 구성된 인라인 부품 평균 테스팅(I-PAT) 방법(400)의 실시예를 묘사하는 흐름 다이어그램이다. 도 4에 도시된 바와 같이, 웨이퍼 제조자(wafer fabricator)는 궁극적으로 번인 신뢰성 테스팅을 거치게 될 출발 물질을 식별하기로 선택할 수 있다(단계(402)). 웨이퍼 제조자는 제조 프로세스 동안 각각의 중요 단계에서 모든 웨이퍼들에 대한 검사 및 계측(예컨대, 100% 검사 및 계측)을 수행하기로 또한 선택할 수 있다(단계(404)). 모든 잠재적 결함들을 발견하는 데 도움을 주기 위해 검사 레시피들이 이용될 수 있는 것이 생각된다. 일부 실시예들에서, 원시 결함 데이터(raw defect data)가 하나 이상의 데이터베이스 또는 데이터 저장 디바이스를 사용하여 후속 분석을 위해 포함되고 기록될 수 있다.

프로세싱 및 최종 테스팅 이후에, 모든 다이들은 신뢰성 고장들을 식별하기 위해 신뢰성 테스팅(때때로 번인(burn-in)이라고 지칭됨, 즉 시스템의 컴포넌트들이 가동되기(placed in service) 전에 연습되는(exercised) 프로세스)을 거칠 수 있다(단계(406)). 부가적으로 및/또는 대안적으로, 신뢰성 고장들을 인라인 결함 데이터와 상관시키기 위해 모든 신뢰성 고장들(예컨대, 현장 반품에서 실제로 발생됨)에 대해 물리적 고장 분석 및 히트-백 분석(hit-back analysis)이 수행될 수 있다(단계(408)). 결과적인 상관들은 이어서 단계(410)에서 가장 중요한 층들(most critical layers), 결함 유형들, 결함 위치들, 사이즈 임계값, 감도 요구사항들, 및/또는 검사 툴들을 식별하는 데 이용될 수 있다. 단계(410)에서 획득된 정보는 HVM(high-volume manufacturing) 생산 구현 전략을 셋업하는 데 사용될 수 있다(단계(412)). 그러한 전략이 비-재량적 검사(non-discretionary inspection)(예컨대, 단계(404)에 기재된 바와 같은 100% 검사 및 계측)를 여전히 요구할 수 있지만, 감소된 층들의 세트에 대해 수행될 수 있는 것이 생각된다.

단계(410)에서 획득된 정보는 웨이퍼 제조자가 이전에 설명된 제어 한계(들)를 조정할지 여부(및/또는 어떻게 조정할지)를 결정할 수 있도록 알파/베타 곡선들을 맵 아웃(map out)하는 데 도움을 주기 위해 단계(414)에서 또한 이용될 수 있다. 웨이퍼 제조자가 가장 낮은 비용으로 가장 높은 상관들을 제공하기 위해 검사 전략을 미세조정하면서, 단계들(402 내지 414)을 연속적으로 반복할 수 있는 것이 생각된다. 누적 데이터 세트(cumulative data set)가 증가함에 따라, 전반적인 상관을 개선시키고 검사 정밀도를 추가로 개선시키기 위해 데이터 프로세싱 알고리즘들이 사용될 수 있는 것이 또한 생각된다.

이상으로부터 인식될 것인 바와 같이, 위에서 설명된 인라인 부품 평균 테스팅(I-PAT) 방법(400)은 인라인 검사와 부품 평균 테스팅의 통합을 제공한다. 이러한 방식으로 구성된 l-PAT 방법(400)은 기존의 검사 기술들과 비교하여 잠재 신뢰성 결함들에 대한 보다 높은 레벨의 제어를 제공한다. I-PAT 방법(400)이 제조 시설/사이트를 벗어났을지도 모르는 잠재 결함들을 식별하기 위해 많은 인라인 검사 및 계측 어트리뷰트들을 최대한 이용할 수 있는 것이 생각된다. 부가적으로, I-PAT 방법(400)은 반도체 제조자들(및 컴포넌트 제조업체들)이 구현 비용과 잠재 신뢰성 결함들의 감소 사이의 원하는 균형을 달성하도록 제어 레벨을 조정할 수 있게 해준다는 점에서 유연하다.

이제 도 5를 참조하면, 본 개시내용의 실시예들에 따라 구성된 검사 시스템(500)을 묘사하는 블록 다이어그램이 도시되어 있다. 검사 시스템(500)은 하나 이상의 컴퓨터 프로세서(504)에 통신가능하게 커플링된 하나 이상의 인라인 결함 검사 툴(502)을 포함할 수 있다. 인라인 결함 검사 툴(들)(502)은 다양한 인라인 검사 기술들을 이용하여 복수의 웨이퍼들(506)의 복수의 층들을 검사하도록 구성될 수 있다. 인라인 결함 검사는 획득된 웨이퍼들의 이미지들에 어떤 결함 검출 알고리즘 및/또는 방법을 적용하는 것에 의해 수행될 수 있다. 결함 검출 알고리즘 및/또는 방법은 본 기술분야에 공지된 임의의 적당한 알고리즘 및/또는 방법을 포함할 수 있다. 예를 들어, 프로세서들(504)은 일부 검출된 피처들을 정량화하고 이들을 임계값과 비교할 수 있다. 임계값 초과의 값들을 갖는 임의의 출력은 잠재적 결함으로서 식별될 수 있는 반면, 임계값 미만의 값들을 갖는 임의의 출력은 잠재적 결함으로서 식별되지 않을 수 있다. 다른 예에서, 프로세서들(504)은, 출력에 대해 결함 검출을 수행하거나 수행하지 않고, 획득된 결과들을 저장 매체(508)로 송신하도록 구성될 수 있다.

프로세서들(504)은 인라인 결함 검사 툴들(502)에 의해 획득된 검사 결과들을 수신하고 검사 결과들을 집계하여 복수의 웨이퍼들에 대한 복수의 집계된 결과들을 획득하도록 또한 구성될 수 있다. 프로세서들(504)은 이어서 하나 이상의 제어 한계를 결정하는 데 도움을 주기 위해 이용될 수 있으며, 이 제어 한계들은 다이들이 사실상 "위험에 처한" 것으로 간주될 수 있음을 식별하고 추가 평가를 위해 이들을 식별하거나 이들이 현장에서 고장날 가능성이 보다 많을 수 있기 때문에 그러한 다이들을 생산 출하로부터 제외시키는 데 도움을 주기 위해 이용될 수 있다. 프로세서들(504)은 번인 신뢰성 테스팅 툴들(510) 및/또는 현장 반품들(512)로부터 품질 관리 데이터를 수신하도록 추가로 구성될 수 있다. 프로세서들(504)은 번인 신뢰성 테스팅 툴들(510) 및/또는 현장 반품들(512)로부터 수신된 데이터를 인라인 결함 검사 툴들(502)로부터 수신된 데이터와 함께 프로세싱하여, 인라인 검사 데이터를 번인 신뢰성 테스팅 툴들(510) 및/또는 현장 반품들(512)로부터 수신된 데이터와 상관시킬 수 있다. 이전에 언급된 바와 같이, 이러한 데이터 상관을 수행하는 목적은 어느 검사 단계들, 결함 유형들, 결함 사이즈들, 및/또는 계측 파라미터들이 통계적 이상치들이 가장 효과적으로 스크리닝될 수 있는 실행가능한 데이터를 제공할 가능성이 가장 높은지를 식별하는 데 도움을 주는 것이다. 이 상관 프로세스가 저 상관 검사 단계들을 실격시키는 데/제거하는 데 도움을 줄 수 있고 전반적인 상관을 개선시키는 데 도움을 줄 수 있으며, 이는 차례로 오버킬 및 언더킬을 감소시킬 수 있는 것이 생각된다. 일부 실시예들에서, 잠재 신뢰성 이슈들을 갖는 것으로 식별된 웨이퍼들/다이들은 하나 이상의 디스플레이 디바이스 상에 보고될 수 있다. 대안적으로, 현장에서 조기에 고장날 수 있는 웨이퍼들/다이들의 수를 감소시키는 데 도움을 주기 위해, 잠재 신뢰성 이슈들을 갖는 것으로 식별된 웨이퍼들/다이들은 결함 있는 것으로 식별 또는 물리적으로 마킹될 수 있거나 추가 평가, 리퍼포징 또는 공급망에 들어가지 못하도록 거부되는 것을 위해 다른 방식으로 분리될 수 있다.

본 명세서에 설명된 프로세서(들) 각각이, 개인 컴퓨터 시스템, 이미지 컴퓨터, 메인프레임 컴퓨터 시스템, 워크스테이션, 네트워크 어플라이언스(network appliance), 인터넷 어플라이언스(internet appliance), 또는 다른 디바이스를 포함한, 다양한 형태들을 취할 수 있다는 것이 이해되어야 한다. 일반적으로, 용어 "컴퓨터 시스템"은 메모리 매체로부터의 명령어들을 실행하는, 하나 이상의 프로세서를 가지는 임의의 디바이스를 포괄하도록 광의적으로 정의될 수 있다. 컴퓨터 서브시스템(들) 또는 시스템(들)은, 병렬 프로세서와 같은, 본 기술분야에 공지된 임의의 적당한 프로세서를 또한 포함할 수 있다. 그에 부가하여, 컴퓨터 서브시스템(들) 또는 시스템(들)은 고속 프로세싱 및 소프트웨어를 갖는 플랫폼을, 독립형(standalone) 또는 네트워크화된(networked) 툴 중 어느 하나로서 포함할 수 있다.

컴퓨터 시스템이 하나 초과의 컴퓨터 서브시스템을 포함한다면, 이미지들, 데이터, 정보, 명령어들 등이 본 명세서에 추가로 설명된 바와 같이 컴퓨터 서브시스템들 사이에서 송신될 수 있도록 상이한 컴퓨터 서브시스템들이 서로 커플링될 수 있다. 예를 들어, 하나의 컴퓨터 서브시스템은 본 기술분야에 공지된 임의의 적당한 유선 및/또는 무선 전송 매체들을 포함할 수 있는, 임의의 적당한 전송 매체들에 의해 부가의 컴퓨터 서브시스템(들)에 커플링될 수 있다. 그러한 컴퓨터 서브시스템들 중 2개 이상은 공유된 컴퓨터 판독가능 저장 매체에 의해 또한 효과적으로 커플링될 수 있다.

본 개시내용의 부가의 실시예가 위에서 설명된 바와 같이 타깃 배치(target placement)를 위한 컴퓨터 구현 방법을 수행하기 위해 컴퓨터 시스템 상에서 실행가능한 프로그램 명령어들을 저장하는 비일시적 컴퓨터 판독가능 매체에 관한 것임이 생각된다. 컴퓨터 판독가능 매체는 자기 또는 광학 디스크, 자기 테이프, 또는 본 기술분야에 공지된 임의의 다른 적당한 비일시적 컴퓨터 판독가능 매체와 같은 저장 매체일 수 있다. 프로그램 명령어들은, 그 중에서도, 프로시저 기반 기법들, 컴포넌트 기반 기법들, 및/또는 객체 지향 기법들을 포함한, 다양한 방식들 중 임의의 것으로 구현될 수 있다. 예를 들어, 프로그램 명령어들은, 원하는 바에 따라, ActiveX 컨트롤들, C++ 객체들, JavaBeans, "MFC"(Microsoft Foundation Classes), SSE(Streaming SIMD Extension), 또는 다른 기술들 또는 방법론들을 사용하여 구현할 수 있다.

위의 예들이 웨이퍼들을 언급하였지만, 본 개시내용에 따른 시스템들 및 방법들이 본 개시내용의 사상 및 범위를 벗어나지 않으면서 다른 유형들의 폴리싱된 플레이트들에도 적용가능하다는 것이 또한 이해되어야 한다. 본 개시내용에서 사용되는 용어 웨이퍼는 집적 회로들 및 다른 디바이스들의 제조에서 사용되는 얇은 반도체 재료 슬라이스는 물론, 자기 디스크 기판들, 게이지 블록들 및 이와 유사한 것과 같은 다른 얇은 폴리싱된 플레이트들을 포함할 수 있다.

본 개시내용에 설명된 방법들 및 시스템들이 독립형 제품들로서 또는 다양한 웨이퍼 측정, 검사, 및/또는 핫스팟 발견 툴들의 컴포넌트들로서 구현될 수 있는 것이 생각된다. 개시된 방법들에서의 단계들의 특정 순서 또는 계층구조가 예시적인 접근법들의 예들임이 이해된다. 설계 선호사항들에 기초하여, 본 개시내용의 범위 및 사상 내에 있으면서 방법에서의 단계들의 특정 순서 또는 계층구조가 재배열될 수 있다는 것이 이해된다. 도면들에 묘사된 다양한 블록들이 예시 목적들을 위해 개별적으로 제시되어 있음이 또한 이해된다. 도면들에 묘사된 다양한 블록들이 개별(및 통신가능하게 커플링된) 디바이스들 및/또는 프로세싱 유닛들로서 구현될 수 있지만, 그것들은 또한 본 개시내용의 사상 및 범위를 벗어나지 않으면서 함께 통합될 수 있는 것이 생각된다.

본 개시내용의 시스템 및 장치와 그의 부수적 장점들 중 다수가 전술한 설명에 의해 이해될 것이고, 개시된 주제를 벗어나지 않으면서 또는 그의 실질적 장점들 전부를 희생시키지 않으면서 컴포넌트들의 형태, 구조 및 배열에 다양한 변경들이 이루어질 수 있음이 명백할 것이다. 설명된 형태는 설명을 위한 것일 뿐이다.

Claims

인라인 부품 평균 테스팅(inline part average testing) 방법으로서,
웨이퍼 제조 동안 복수의 중요 단계들(critical steps)에서 복수의 웨이퍼들에 인라인 검사 및 계측(metrology)을 수행하는 단계;
상기 복수의 웨이퍼들에 대한 복수의 집계된(aggregated) 검사 결과들을 획득하기 위해, 하나 이상의 프로세서를 이용하여 인라인 검사 및 계측으로부터 획득된 검사 결과들을 집계하는 단계;
상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여, 상기 복수의 웨이퍼들 중에서 하나 이상의 통계적 이상치(statistical outliers)를 식별하는 단계; 및
상기 하나 이상의 통계적 이상치를, 다운스트림 제조 프로세스를 위한 공급망(supply chain)에 들어가는 것에 실격시키는(disqualify) 단계
를 포함하는 인라인 부품 평균 테스팅 방법.
제1항에 있어서, 상기 하나 이상의 통계적 이상치는, 상기 복수의 웨이퍼들 중 하나 이상의 웨이퍼에 포함된 하나 이상의 다이를 포함하는 것인 방법.
제1항에 있어서, 추가 평가, 테스팅 또는 리퍼포징(repurposing)을 위해 상기 공급망에 들어가는 것에 실격된 상기 상기 하나 이상의 통계적 이상치를 분리시키는(segregate) 단계
를 추가로 포함하는 방법.
제1항에 있어서, 상기 하나 이상의 통계적 이상치를, 상기 다운스트림 제조 프로세스를 위한 상기 공급망에 들어가는 것에 실격시키는 단계는:
상기 다운스트림 제조 프로세스에 대해 정의된 위험 허용 레벨(risk tolerance level)을 충족시키기 위해 제어 한계를 확립하는 단계
를 추가로 포함하는 것인 방법.
제4항에 있어서, 상기 제어 한계는, 상기 복수의 웨이퍼들에 대한 상기 집계된 검사 결과들에서의 결함들의 수에 적어도 부분적으로 기초하여 확립되는 것인 방법.
제4항에 있어서, 상기 제어 한계는: 상기 인라인 검사에 기초하여 결정된 다이당 집계된 결함 카운트, 상기 인라인 검사에 기초하여 결정된 다이당 단일 중요 층 결함 카운트(single critical layer defect count), 다이당 결함 사이즈 모집단(population), 다이당 결함 유형 모집단, 결함 수량(defect quantity), 결함 사이즈, 정의가능 영역 내의 킬 비(kill ratio), 오버레이 측정치, 임계 치수, 광학 임계 치수, 형상 측정치, 막 두께들, 웨이퍼 평탄도, 웨이퍼 저항률, 또는 국소 웨이퍼 응력(localized wafer stress)에 적어도 부분적으로 기초하여 확립되는 것인 방법.
제1항에 있어서,
웨이퍼 제조 이후에 상기 복수의 웨이퍼들의 신뢰성 테스팅을 수행하는 단계; 및
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 복수의 웨이퍼들의 상기 신뢰성 테스팅의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키는 단계
를 추가로 포함하는 방법.
제7항에 있어서,
하나 이상의 고장난 디바이스로부터 리트리빙(retrieving)된 하나 이상의 다이에 대해 고장 분석을 수행하는 단계; 및
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 고장 분석의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키는 단계
를 추가로 포함하는 방법.
시스템으로서,
웨이퍼 제조 동안 복수의 중요 단계들에서 복수의 웨이퍼들에 인라인 검사 및 계측을 수행하도록 구성된 하나 이상의 검사 툴; 및
상기 하나 이상의 검사 툴과 통신하는 하나 이상의 프로세서
를 포함하고,
상기 하나 이상의 프로세서는 상기 복수의 웨이퍼들의 인라인 부품 평균 테스팅을 용이하게 하도록 구성되며, 상기 하나 이상의 프로세서는:
상기 하나 이상의 검사 툴로부터 획득된 검사 결과들을 집계하여 상기 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하고;
상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 상기 복수의 웨이퍼들 중에서 하나 이상의 통계적 이상치를 식별하며;
상기 하나 이상의 통계적 이상치를 다운스트림 제조 프로세스를 위한 공급망에 들어가는 것에 실격시키도록
추가로 구성되는 것인 시스템.
제9항에 있어서, 상기 하나 이상의 통계적 이상치는, 상기 복수의 웨이퍼들 중 하나 이상의 웨이퍼에 포함된 하나 이상의 다이를 포함하는 것인 시스템.
제9항에 있어서, 상기 하나 이상의 프로세서는:
추가 평가, 테스팅 또는 리퍼포징을 위해 상기 공급망에 들어가는 것에 실격된 상기 하나 이상의 통계적 이상치를 분리시키도록 추가로 구성되는 것인 시스템.
제9항에 있어서, 상기 하나 이상의 프로세서는:
상기 다운스트림 제조 프로세스에 대해 정의된 위험 허용 레벨을 충족시키기 위해 제어 한계를 확립하도록 추가로 구성되는 것인 시스템.
제12항에 있어서, 상기 하나 이상의 프로세서는: 상기 복수의 웨이퍼들에 대한 상기 집계된 검사 결과들에서의 결함들의 수에 적어도 부분적으로 기초하여 상기 제어 한계를 확립하도록 구성되는 것인 시스템.
제12항에 있어서, 상기 하나 이상의 프로세서는: 상기 인라인 검사에 기초하여 결정된 다이당 집계된 결함 카운트, 상기 인라인 검사에 기초하여 결정된 다이당 단일 중요 층 결함 카운트, 다이당 결함 사이즈 모집단, 다이당 결함 유형 모집단, 결함 수량, 결함 사이즈, 정의가능 영역 내의 킬 비, 오버레이 측정치, 임계 치수, 광학 임계 치수, 형상 측정치, 막 두께들, 웨이퍼 평탄도, 웨이퍼 저항률, 또는 국소 웨이퍼 응력에 적어도 부분적으로 기초하여 상기 제어 한계를 확립하도록 구성되는 것인 시스템.
제9항에 있어서, 상기 하나 이상의 프로세서는:
웨이퍼 제조 이후에 상기 복수의 웨이퍼들의 신뢰성 테스팅을 수행하고;
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 복수의 웨이퍼들의 상기 신뢰성 테스팅의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키도록
추가로 구성되는 것인 시스템.
제15항에 있어서, 상기 하나 이상의 프로세서는:
하나 이상의 고장난 디바이스로부터 리트리빙된 하나 이상의 다이에 고장 분석을 수행하고;
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 고장 분석의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키도록
추가로 구성되는 것인 시스템.
시스템으로서,
웨이퍼 제조 동안 복수의 중요 단계들에서 복수의 웨이퍼들에 인라인 검사 및 계측을 수행하도록 구성된 하나 이상의 검사 툴; 및
상기 하나 이상의 검사 툴과 통신하는 하나 이상의 프로세서
를 포함하고,
상기 하나 이상의 프로세서는 상기 복수의 웨이퍼들의 인라인 부품 평균 테스팅을 용이하게 하도록 구성되며, 상기 하나 이상의 프로세서는:
상기 복수의 웨이퍼들을 이용하는 다운스트림 제조 프로세스에 대해 정의된 위험 허용 레벨을 충족시키기 위해 제어 한계를 확립하고;
상기 하나 이상의 검사 툴로부터 획득된 검사 결과들을 집계하여 상기 복수의 웨이퍼들에 대한 복수의 집계된 검사 결과들을 획득하며;
상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들에 적어도 부분적으로 기초하여 상기 다운스트림 제조 프로세스에 대해 확립된 상기 제어 한계를 충족시키지 못한 하나 이상의 통계적 이상치를 식별하고;
상기 하나 이상의 통계적 이상치를, 상기 다운스트림 제조 프로세스를 위한 공급망에 들어가는 것에 실격시키도록
추가로 구성되는 것인 시스템.
제17항에 있어서, 상기 하나 이상의 프로세서는:
추가 평가, 테스팅 또는 리퍼포징을 위해 상기 공급망에 들어가는 것에 실격된 상기 상기 하나 이상의 통계적 이상치를 분리시키도록 추가로 구성되는 것인 시스템.
제17항에 있어서, 상기 하나 이상의 프로세서는:
웨이퍼 제조 이후에 상기 복수의 웨이퍼들의 신뢰성 테스팅을 수행하고;
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 복수의 웨이퍼들의 상기 신뢰성 테스팅의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키도록
추가로 구성되는 것인 시스템.
제19항에 있어서, 상기 하나 이상의 프로세서는:
하나 이상의 고장난 디바이스로부터 리트리빙된 하나 이상의 다이에 고장 분석을 수행하고;
상기 하나 이상의 통계적 이상치의 식별을 용이하게 하기 위해, 상기 고장 분석의 결과들과 상기 복수의 웨이퍼들에 대해 획득된 상기 복수의 집계된 검사 결과들을 상관시키도록
추가로 구성되는 것인 시스템.