KR20190098626A - Method of manufacturing semiconductor device and semiconductor device manufactured by the method - Google Patents

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Abstract

According to an embodiment of the present invention, disclosed is a semiconductor device manufacturing method capable of facilitating the growth and separation of a semiconductor film. The semiconductor device manufacturing method comprises the steps of: transferring graphene onto a substrate; forming a defect in the graphene; growing a semiconductor layer on the graphene; and separating the semiconductor layer from the substrate. In the step of forming a defect in the graphene, the graphene having the defect satisfies relational expression 1, 2D/G < 1, in which 2D is the intensity of a peak between Raman shifts 2,600 cm^(-1) to 2,800 cm^(-1), and G is the intensity of a peak between Raman shift 1,500 cm^(-1) to 1,600 cm^(-1).

Description

반도체 소자 제조방법 및 제조된 반도체 소자{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED BY THE METHOD}Method for manufacturing semiconductor device and semiconductor device manufactured {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED BY THE METHOD}

실시 예는 반도체 소자 제조방법 및 제조된 반도체 소자에 관한 것이다.The embodiment relates to a semiconductor device manufacturing method and a manufactured semiconductor device.

발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정표시장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.A light emitting diode (LED) is one of light emitting devices that emit light when a current is applied. Light emitting diodes can emit high-efficiency light at low voltage, resulting in excellent energy savings. Recently, the luminance problem of the light emitting diode has been greatly improved, and has been applied to various devices such as a backlight unit, a display board, a display, and a home appliance of a liquid crystal display.

AlGaInP를 갖는 적색 발광 다이오드는 GaAs 기판을 성장기판으로 사용하나, GaAs 기판은 상대적으로 가격이 높은 단점이 있다. 따라서 이러한 단점을 해결하려는 방법 중 하나로 GaAs 기판의 재사용 방법이 제시되고 있다. A red light emitting diode having AlGaInP uses a GaAs substrate as a growth substrate, but a GaAs substrate has a relatively high price disadvantage. Therefore, a method of reusing GaAs substrates has been proposed as one of methods to solve these disadvantages.

GaAs 기판을 재활용하여 원가를 절감 시키기 위해서는 상부 GaAs 박막의 성장이 용이하면서도 분리성이 우수한 차세대 기술이 필요하다. 이에 따라 boron nitride 등 이차원 물질을 이용한 LED 구조 생성 후 기판을 분리하는 방법을 생각해볼 수 있다. 그러나 대부분의 이차원 물질은 대면적으로 형성하기 어렵다는 문제가 있다. In order to reduce costs by recycling GaAs substrates, next-generation technologies that are easy to grow and have excellent separation are needed. Accordingly, a method of separating a substrate after generating an LED structure using a two-dimensional material such as boron nitride can be considered. However, there is a problem that most two-dimensional materials are difficult to form in large areas.

실시 예는 반도체 박막의 성장 및 분리가 용이한 반도체 소자 제조방법 및 이에 따라 제조된 반도체 소자를 제공한다.The embodiment provides a method of manufacturing a semiconductor device, which facilitates growth and separation of a semiconductor thin film, and a semiconductor device manufactured accordingly.

실시 예는 결정성이 우수한 반도체 박막을 제조할 수 있는 반도체 소자 제조방법을 제공한다.The embodiment provides a method of manufacturing a semiconductor device capable of manufacturing a semiconductor thin film having excellent crystallinity.

실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the examples is not limited thereto, and the object or effect that can be grasped from the solution means or the embodiment described below will also be included.

본 발명의 일 특징에 따른 반도체 소자 제조방법은 기판 상에 그래핀을 전사하는 단계; 상기 그래핀에 결함을 형성하는 단계; 상기 그래핀 상에 반도체층을 성장시키는 단계; 및 상기 반도체층을 상기 기판에서 분리하는 단계를 포함하고, 상기 기판과 상기 반도체층은 동일 조성을 갖는 반도체 소자 제조방법.A semiconductor device manufacturing method according to an aspect of the present invention comprises the steps of transferring the graphene on the substrate; Forming a defect in the graphene; Growing a semiconductor layer on the graphene; And separating the semiconductor layer from the substrate, wherein the substrate and the semiconductor layer have the same composition.

상기 그래핀에 원자 공동(atomic vacancy) 결함을 형성할 수 있다.Atomic vacancy defects may be formed in the graphene.

상기 결함을 형성하는 단계는, 상기 그래핀에 산소 플라즈마 또는 자외선-오존 처리할 수 있다.The forming of the defect may be oxygen plasma or ultraviolet-ozone treatment on the graphene.

상기 기판과 상기 반도체층은 GaAs 조성을 가질 수 있다.The substrate and the semiconductor layer may have a GaAs composition.

상기 결함이 형성된 그래핀은 하기 관계식 1을 만족할 수 있다.The defect-formed graphene may satisfy the following Equation 1.

[관계식 1] [Relationship 1]

2D/G < 12D / G <1

상기 관계식 1에서, 2D는 라만 시프트 2600cm-1 내지 2800cm-1 사이에서 나타내는 피크의 강도이고, G는 라만 시프트 1500cm-1 내지 1600cm-1 사이에서 나타내는 피크의 강도이다.In the above relational expression 1, 2D is the intensity of peak shown between Raman shift 2600cm -1 to 2800cm -1, G is the intensity of the peak indicates the Raman shift between 1500cm -1 to 1600cm -1.

상기 결함이 형성된 그래핀은 하기 관계식 2를 만족할 수 있다.The defect-formed graphene may satisfy the following Equation 2.

[관계식 2] [Relationship 2]

D/D' < 8D / D '<8

상기 관계식 1에서, D는 라만 시프트 1350cm-1 부근에서 나타내는 피크의 강도이고, D'은 라만 시프트 1620cm-1 부근에서 나타내는 피크의 강도이다.In the above relation 1, D is the intensity of the peak shown in the vicinity of Raman shift 1350cm -1 , D 'is the intensity of the peak shown in the vicinity of Raman shift 1620cm -1 .

상기 결함이 형성된 그래핀 상에 성장한 반도체층은 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 26 arcsec 이하일 수 있다.The semiconductor layer grown on the defective graphene may have a full width at half maximum of 26 arcsec in the X-ray diffraction analysis (XRD) spectrum.

상기 반도체층 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성하는 반도체 구조물 형성 단계를 포함할 수 있다.And forming a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on the semiconductor layer.

실시 예에 따르면, GaAs 기판 상에 반도체 박막의 성장 및 분리가 용이해질 수 있다. 따라서, 고가의 GaAs 기판을 재활용할 수 있어 경제적으로 유리한 효과가 있다.According to an embodiment, growth and separation of a semiconductor thin film on a GaAs substrate may be facilitated. Therefore, the expensive GaAs substrate can be recycled, which is economically advantageous.

또한, 막질이 우수한 반도체 박막을 제조할 수 있다.In addition, it is possible to manufacture a semiconductor thin film having excellent film quality.

또한, 막질이 우수한 반도체 박막 상에 반도체 구조물을 형성하므로 반도체 구조물의 광학적 및/또는 전기적 특성이 우수해질 수 있다.In addition, since the semiconductor structure is formed on the semiconductor thin film having excellent film quality, the optical and / or electrical characteristics of the semiconductor structure may be excellent.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.Various and advantageous advantages and effects of the present invention are not limited to the above description, and will be more readily understood in the course of describing specific embodiments of the present invention.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 순서도이고,
도 2는 기판 상에 전사된 그래핀을 보여주는 도면이고,
도 3은 그래핀의 평면도이고,
도 4는 그래핀의 표면 처리 시간에 따른 라만 스펙트럼을 보여주는 그래프이고,
도 5는 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 D/G 비율을 보여주는 그래프이고,
도 6은 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 2D/G 비율을 보여주는 그래프이고,
도 7은 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 D/D' 비율을 보여주는 그래프이고,
도 8은 그래핀 상에 형성된 반도체 박막을 보여주는 도면이고,
도 9는 제1실험예에 따른 반도체 박막의 사진이고,
도 10은 제1실험예에 따른 반도체 박막의 X선 회절(XRD) 분석 그래프이고,
도 11은 제2실험예에 따른 반도체 박막의 사진이고,
도 12는 제2실험예에 따른 반도체 박막의 X선 회절(XRD) 분석 그래프이고,
도 13은 제3실험예에 따른 반도체 박막의 사진이고,
도 14는 제3실험예에 따른 반도체 박막의 X선 회절(XRD) 분석 그래프이고,
도 15는 제4실험예에 따른 반도체 박막의 사진이고,
도 16은 제4실험예에 따른 반도체 박막의 X선 회절(XRD) 분석 그래프이고,
도 17은 제1실험예에 따른 반도체 박막의 단면도이고,
도 18은 도 17의 일부 확대도이고,
도 19는 제4실험예에 따른 반도체 박막의 단면도이고,
도 20은 도 19의 일부 확대도이고,
도 21은 반도체 박막이 기판에서 분리된 상태를 보여주는 도면이고,
도 22는 반도체 박막이 분리된 기판의 사진이고,
도 23은 반도체 박막을 분리한 접착 테이프의 사진이고,
도 24는 도 23의 P2 부분의 PL 강도 그래프이고,
도 25a 내지 도 25h는 반도체 박막을 이용하여 반도체 소자를 제작하는 과정을 보여주는 도면이고,
도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
2 is a view showing graphene transferred on a substrate;
3 is a plan view of graphene,
4 is a graph showing Raman spectra according to the surface treatment time of graphene,
5 is a graph showing the D / G ratio of the Raman spectrum according to the surface treatment time of graphene,
6 is a graph showing the 2D / G ratio of the Raman spectrum according to the surface treatment time of graphene,
7 is a graph showing the D / D 'ratio of the Raman spectrum according to the surface treatment time of graphene,
8 is a view showing a semiconductor thin film formed on graphene,
9 is a photograph of a semiconductor thin film according to a first experimental example,
10 is an X-ray diffraction (XRD) analysis graph of a semiconductor thin film according to Experimental Example 1,
11 is a photograph of a semiconductor thin film according to a second experimental example,
12 is an X-ray diffraction (XRD) analysis graph of a semiconductor thin film according to Experimental Example 2,
13 is a photograph of a semiconductor thin film according to a third experimental example,
14 is an X-ray diffraction (XRD) analysis graph of a semiconductor thin film according to Experimental Example 3,
15 is a photograph of a semiconductor thin film according to Experimental Example 4;
16 is an X-ray diffraction (XRD) analysis graph of a semiconductor thin film according to Experimental Example 4,
17 is a cross-sectional view of a semiconductor thin film according to a first experimental example,
18 is an enlarged view of a portion of FIG. 17;
19 is a sectional view of a semiconductor thin film according to Experimental Example 4;
20 is an enlarged view of a portion of FIG. 19;
21 is a view showing a state in which a semiconductor thin film is separated from a substrate,
22 is a photograph of a substrate on which a semiconductor thin film is separated,
23 is a photograph of an adhesive tape separating a semiconductor thin film,
FIG. 24 is a graph of PL intensity of the portion P2 in FIG. 23,
25A to 25H are views illustrating a process of fabricating a semiconductor device using a semiconductor thin film,
26 is a conceptual diagram of a semiconductor device according to an embodiment of the present disclosure.

본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The embodiments may be modified in other forms or in various embodiments, and the scope of the present invention is not limited to the embodiments described below.

특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Although matters described in a specific embodiment are not described in other embodiments, it may be understood as descriptions related to other embodiments unless there is a description that is contrary to or contradictory to the matters in other embodiments.

예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if a feature is described for component A in a particular embodiment and a feature for component B in another embodiment, a description that is contrary or contradictory, even if the embodiments in which configuration A and configuration B are combined are not explicitly described. Unless otherwise, it should be understood to fall within the scope of the present invention.

실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, when one element is described as being formed "on or under" of another element, it is on (up) or down (on). or under) includes both two elements being directly contacted with each other or one or more other elements are formed indirectly between the two elements. In addition, when expressed as "on" or "under", it may include the meaning of the downward direction as well as the upward direction based on one element.

이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 1은 본 발명의 일 실시 예에 따른 반도체 소자 제조방법을 설명하기 위한 순서도이고, 도 2는 기판 상에 전사된 그래핀을 보여주는 도면이고, 도 3은 그래핀의 평면도이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a diagram showing graphene transferred onto a substrate, and FIG. 3 is a plan view of the graphene.

도 1을 참조하면, 실시 예에 따른 반도체 소자 제조방법은 기판(10) 상에 그래핀(20)을 전사하는 단계(S10), 그래핀(20)에 결함을 형성하는 단계(S20), 그래핀(20) 상에 반도체층을 성장시키는 단계(S30), 및 반도체층을 기판(10)에서 분리하는 단계(S40)를 포함할 수 있다.Referring to FIG. 1, in the method of manufacturing a semiconductor device according to the embodiment, transferring the graphene 20 onto the substrate 10 (S10), forming a defect on the graphene 20 (S20), and Growing a semiconductor layer on the fin 20 (S30), and separating the semiconductor layer from the substrate 10 (S40).

도 2를 참조하면, 기판(10)은 GaAs, 사파이어(Al2O3), SiC, Si, GaN, ZnO, GaP, InP, Ge, 및 Ga203 중 적어도 하나를 사용할 수 있다. 기판(10)의 두께는 특별히 한정하지 않는다. 기판(10)은 그 위에 그래핀(20)과 반도체층(미도시)이 형성될 수 있는 적정한 두께를 가질 수 있다.Referring to FIG. 2, the substrate 10 may use at least one of GaAs, sapphire (Al 2 O 3 ), SiC, Si, GaN, ZnO, GaP, InP, Ge, and Ga 2 O 3 . The thickness of the substrate 10 is not particularly limited. The substrate 10 may have an appropriate thickness on which the graphene 20 and the semiconductor layer (not shown) may be formed.

실시 예에 따른 기판(10)은 성장시킬 반도체층과 동일한 조성을 가질 수 있다. 예시적으로 성장시킬 반도체층이 GaAs 반도체인 경우 기판(10)도 GaAs 조성을 가질 수 있다. 기판(10) 상에 배치되는 그래핀(20)은 매우 얇은 두께를 가지므로 기판(10)과 반도체층의 열 팽창 계수(CTE), 결정 격자 등이 다른 경우 반도체층의 결정성(막질)이 불량해질 수 있다.The substrate 10 according to the embodiment may have the same composition as the semiconductor layer to be grown. For example, when the semiconductor layer to be grown is a GaAs semiconductor, the substrate 10 may also have a GaAs composition. Since the graphene 20 disposed on the substrate 10 has a very thin thickness, the crystallinity (film quality) of the semiconductor layer is different when the thermal expansion coefficient (CTE), crystal lattice, etc. of the substrate 10 and the semiconductor layer are different. It can be bad.

그래핀(20)은 기판(10) 상에 배치될 수 있다. 그래핀(20)은 흑연의 표면층을 한 겹만 떼어내서 얻어지는 물질로서 탄소로 구성된 나노 물질이다. 그래핀(20)은 2차원 평면 형태를 가지고 있으며, 상온 캐리어 이동도와 열전도율이 매우 높고 전기전도도가 매우 뛰어난 반도체이다.The graphene 20 may be disposed on the substrate 10. Graphene 20 is a nanomaterial made of carbon as a material obtained by removing only one layer of the surface layer of graphite. The graphene 20 has a two-dimensional planar shape, and is a semiconductor having very high room temperature carrier mobility and high thermal conductivity and excellent electrical conductivity.

그래핀(20)의 제조방법은 특별히 제한하지 않는다. 그래핀(20)은 화학적 기상 증착법, 기계적 박리법, 탄화규소의 열처리 등 다양한 방법에 의해 제조될 수 있다. 이 중에서 화학적 기상 증착법은 고품질의 그래핀을 대면적으로 형성할 수 있는 장점이 있다. 그래핀(20) 외에도 보론 나이트라이드(boron nitride)와 같은 2차원 평면층이 존재하나 그래핀(20)과 같이 대면적으로 제어하기 어려운 문제가 있다.The manufacturing method of the graphene 20 is not particularly limited. The graphene 20 may be manufactured by various methods such as chemical vapor deposition, mechanical exfoliation, and heat treatment of silicon carbide. Among these, the chemical vapor deposition method has an advantage of forming a high-quality graphene in a large area. In addition to the graphene 20, there is a two-dimensional planar layer such as boron nitride, but there is a problem that it is difficult to control a large area like the graphene 20.

그래핀(20)은 기판(10)에 전사될 수 있다. 전사 방법은 특별히 한정하지 않는다. 실시 예에서는 그래핀(20)이 성장한 금속층(촉매층)을 용해시키고 그래핀(20)만을 기판(10)에 전사할 수 있다. 그러나, 이러한 습식 전사에 한정하는 것은 아니고 그래핀의 전사 방법은 일반적인 전사 방법이 모두 적용될 수 있다.The graphene 20 may be transferred to the substrate 10. The transfer method is not particularly limited. In an embodiment, the metal layer (catalyst layer) on which the graphene 20 is grown may be dissolved, and only the graphene 20 may be transferred to the substrate 10. However, the transfer method of graphene can be applied to all general transfer methods, without being limited to such wet transfer.

실시 예에 따르면, 그래핀(20)에 결함(defect)을 형성하는 공정을 수행할 수 있다. 그래핀(20)은 화학적으로 매우 안정하기 때문에 핵 형성이 잘 일어나지 않아 그래핀(20) 위에서 고품질의 반도체층 성장이 어려울 수 있다. According to an embodiment, a process of forming a defect in the graphene 20 may be performed. Since the graphene 20 is very chemically stable, nucleation does not occur well, and thus it may be difficult to grow a high-quality semiconductor layer on the graphene 20.

그래핀(20) 탄소 원자의 육각형 배열은 3차원 구조의 이형 반도체 물질 성장에 유리하게 작용할 수도 있으나, 우수한 화학적 안정성으로 인해 고품질의 이형 반도체층(110) 성장을 저해할 수 도 있다.The hexagonal arrangement of the graphene 20 carbon atoms may advantageously act to grow the hetero semiconductor material of the three-dimensional structure, but may inhibit the growth of the high-quality release semiconductor layer 110 due to the excellent chemical stability.

따라서, 실시 예에 따르면 인위적으로 그래핀(20)에 결함을 만들어 그래핀(20)의 화학적 반응성을 향상시킬 수 있다. 따라서, 핵 성장이 용이해지고 고품질의 반도체층이 성장할 수 있다.Therefore, according to the embodiment, it is possible to artificially make defects in the graphene 20 to improve the chemical reactivity of the graphene 20. Therefore, nuclear growth can be facilitated and a high quality semiconductor layer can be grown.

그래핀(20)의 결함은 원자 공동(atomic vacancy) 유형의 결함과, sp3 유형의 결함이 존재할 수 있다. 이 중 원자 공동 유형의 결함은 그래핀에 영구적인 손상을 주어 치유가 어려운 결함인 반면, sp3 유형의 결함은 환원 반응 등을 통해 치유될 수 있는 결함이다. 따라서, 전극을 대체하기 위한 대부분의 그래핀 시트는 결함을 제거하거나 Sp3 유형의 결함을 유도하는데 반해, 실시 예에 따른 그래핀(20)의 결함은 원자 공동 유형의 결함을 형성하여 의도적으로 그래핀(20)을 불안정하게 만들 수 있다.The defects of graphene 20 may be of the atomic vacancy type defect and the sp3 type defect. Among these defects, the atomic cavity type defect is a defect that is hard to cure due to permanent damage to graphene, while the sp3 type defect is a defect that can be cured through a reduction reaction. Thus, while most graphene sheets for replacing electrodes eliminate defects or induce defects of the Sp3 type, the defects of the graphene 20 according to the embodiment form intentionally graphene defects by forming defects of the atomic cavity type. (20) can be unstable.

그래핀에 결함을 형성하는 방법은 산소 플라즈마, 자외선-오존 처리, 반응 이온 에칭(RIE) 등이 선택될 수 있다. 이외에도 다양한 표면 처리 방법이 적용될 수 있다. 도 3을 참조하면, 산소 플라즈마 처리하는 경우 그래핀(20)의 탄소(C)가 산소와 반응하여 CO2를 형성할 수 있다. 반응이 일어난 영역은 홀(hole, 22)이 형성될 수 있다. 따라서, 그래핀의 육각형 배열(21)이 깨질 수 있다. As a method of forming defects in graphene, oxygen plasma, ultraviolet-ozone treatment, reactive ion etching (RIE), or the like may be selected. In addition, various surface treatment methods may be applied. Referring to FIG. 3, when oxygen plasma is treated, carbon C of the graphene 20 may react with oxygen to form CO 2 . Holes 22 may be formed in the reaction region. Thus, the hexagonal array 21 of graphene may be broken.

도 4는 그래핀의 표면 처리 시간에 따른 라만 스펙트럼을 보여주는 그래프이고, 도 5는 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 D/G 비율을 보여주는 그래프이고, 도 6은 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 2D/G 비율을 보여주는 그래프이고, 도 7은 그래핀의 표면 처리 시간에 따른 라만 스펙트럼의 D/D' 비율을 보여주는 그래프이다.4 is a graph showing the Raman spectrum according to the surface treatment time of the graphene, Figure 5 is a graph showing the D / G ratio of the Raman spectrum with the surface treatment time of the graphene, Figure 6 is a surface treatment time of the graphene Figure 2 is a graph showing the 2D / G ratio of the Raman spectrum, Figure 7 is a graph showing the D / D 'ratio of the Raman spectrum with the surface treatment time of the graphene.

도 4를 참조하면, G 피크는 라만 시프트 1500cm-1 내지 1600cm-1 사이에서 관찰될 수 있다. D 피크는 라만 시프트 1300cm-1 내지 1400cm-1 사이에서 관찰될 수 있다. D' 피크는 라만 시프트 1600cm-1 내지 1650cm-1 사이에서 관찰될 수 있다. 또한, 2D 피크는 라만 시프트 2600cm-1 내지 2800cm-1 관찰될 수 있다. D 피크, G 피크, 및 D'피크는 결함이 증가할수록 강해질 수 있다.Referring to Figure 4, the G peak can be observed between Raman shift 1500cm -1 to 1600cm -1 . D peak may be observed between the Raman shift 1300cm -1 to 1400cm -1. D 'peak may be observed between the Raman shift 1600cm -1 to 1650cm -1. In addition, 2D peaks can be observed Raman shift 2600 cm -1 to 2800 cm -1 . The D peak, G peak, and D 'peak can become stronger as defects increase.

구체적으로 G 피크는 라만 시프트 1580cm-1 부근에서 관찰될 수 있다. D 피크는 라만 시프트 1350cm- 1부근에서 관찰될 수 있다. D' 피크는 라만 시프트 1620cm-1부근에서 관찰될 수 있다. 또한, 2D 피크는 라만 시프트 2690cm-1부근에서 관찰될 수 있다.Specifically, the G peak can be observed near Raman shift 1580 cm -1 . The D peak can be observed around Raman shift 1350 cm - 1 . The D 'peak can be observed near the Raman shift 1620 cm -1 . In addition, 2D peaks can be observed near the Raman shift 2690 cm −1 .

그래핀에 표면 처리 하지 않는 경우(0sec) 2D 피크가 가장 강하게 형성되는데 반해, 표면 처리 시간이 10sec, 20sec, 30sec, 40sec로 증가할수록 2D 피크는 줄어들고 D피크, G 피크, 및 D'피크가 강해지는 것을 확인할 수 있다. In the case of no surface treatment (0 sec) on graphene, the 2D peak is formed most strongly, whereas as the surface treatment time increases to 10 sec, 20 sec, 30 sec, and 40 sec, the 2D peak decreases and the D peak, G peak, and D 'peak become stronger. You can see that.

도 5를 참조하면, 그래핀(20)은 결함 여부에 따라 제1상태(S1), 제2상태(S2), 및 제3상태(S3)를 가질 수 있다. 제1상태(S1)는 결정질(crystalline) 상태이고, 제2상태(S2)는 나노 결정질(nano-crystalline graphite) 상태이고, 및 제3상태(S3)는 비정질(amorphous carbon) 상태일 수 있다.Referring to FIG. 5, the graphene 20 may have a first state S1, a second state S2, and a third state S3, depending on whether there is a defect. The first state S1 may be a crystalline state, the second state S2 may be a nano-crystalline graphite state, and the third state S3 may be an amorphous carbon state.

결함이 증가할수록 그래핀(20)은 제1상태(S1)에서 제3상태(S3)로 변화할 수 있다. 표면 처리 시간이 경과할수록 D/G 비율이 커질 수 있다. 이때, D/G 비율이 점차 증가하다가 감소하는 구간에서 그래핀(20)은 나노 결정질 상태로 변화할 수 있다. 이후, 에칭 시간이 경과하여도 D/G 비율의 변화가 없는 경우는 비정질 상태일 수 있다.As the defect increases, the graphene 20 may change from the first state S1 to the third state S3. As the surface treatment time elapses, the D / G ratio may increase. In this case, the graphene 20 may change to a nanocrystalline state in a section in which the D / G ratio gradually increases and then decreases. Thereafter, even if the etching time elapses, if there is no change in the D / G ratio, the amorphous state may be present.

예시적으로 D/G 비율이 3.5이하로 감소하는 구간에서 그래핀(20)은 나노 결정질 상태로 변할 수 있고, D/G 비율이 약 2.2로 유지되는 구간에서 그래핀(20)은 비정질 상태일 수 있다. For example, the graphene 20 may be changed to a nanocrystalline state in a period where the D / G ratio decreases to 3.5 or less, and the graphene 20 may be in an amorphous state in a section where the D / G ratio is maintained at about 2.2. Can be.

도 6은 표면 처리 시간에 따른 2D/G 비율이고, 도 7은 표면 처리 시간에 따른 D/D' 비율일 수 있다. 2D/G 비율과 D/D' 비율은 역시 도 5의 구간과 동일한 구간에서 그래핀(20)의 상태가 변화할 수 있다. 6 may be a 2D / G ratio according to the surface treatment time, and FIG. 7 may be a D / D 'ratio according to the surface treatment time. The 2D / G ratio and the D / D 'ratio may change state of the graphene 20 in the same section as that of FIG. 5.

도 6에서 2D/G 비율이 약 0.7 보다 작아지는 구간에서 그래핀(20)은 나노 결정질 상태로 변하고, 2D/G 비율이 0.4 보다 작아지는 구간에서 비정질 상태로 변할 수 있다. 또한, 도 7에서 D/D' 비율이 8보다 작아지는 구간에서 그래핀(20)은 나노 결정질 상태로 변하고, D/D' 비율이 6보다 작아지는 구간에서 비정질 상태로 변할 수 있다.In FIG. 6, the graphene 20 may change to a nanocrystalline state in a section where the 2D / G ratio is smaller than about 0.7, and may change to an amorphous state in a section where the 2D / G ratio is smaller than 0.4. In addition, in FIG. 7, the graphene 20 may be changed to a nanocrystalline state in a section where the D / D ′ ratio is smaller than 8, and may be changed to an amorphous state in a section where the D / D ′ ratio is smaller than 6. FIG.

즉, 2D/G 비율이 하기 관계식 1을 만족하는 경우 그래핀(20)은 나노 결정질 상태 또는 비정질 상태를 갖게 되고, SP3 결함보다 원자 공동(atomic vacancy) 유형의 결함이 더 많이 생성될 수 있다. That is, when the 2D / G ratio satisfies the following Equation 1, the graphene 20 may have a nanocrystalline state or an amorphous state, and more defects of the atomic vacancy type may be generated than the SP3 defects.

또한, D/D' 비율이 하기 관계식 2를 만족하는 경우 그래핀(20)은 나노 결정질 상태 또는 비정질 상태를 갖게 되고, SP3 결함보다 원자 공동(atomic vacancy) 유형의 결함이 더 많이 생성될 수 있다. 즉, 하기 관계식 1과 2를 만족하는 경우, 그래핀(20)이 화학적으로 활성화되어 핵 성장이 촉진될 수 있다.In addition, when the D / D 'ratio satisfies the following Equation 2, the graphene 20 may have a nanocrystalline state or an amorphous state, and more defects of the atomic vacancy type may be generated than the SP3 defects. . That is, when the following relations 1 and 2 are satisfied, the graphene 20 may be chemically activated to promote nuclear growth.

[관계식 1][Relationship 1]

2D/G < 12D / G <1

[관계식 2][Relationship 2]

D/D' < 8D / D '<8

여기서, G 피크는 라만 시프트 1580cm-1 부근에서 관찰될 수 있다. D 피크는 라만 시프트 1350cm-1 부근에서 관찰될 수 있다. D' 피크는 라만 시프트 1620cm-1 부근에서 관찰될 수 있다. 또한, 2D 피크는 라만 시프트 2690cm-1 부근에서 관찰될 수 있다.Here, the G peak can be observed around Raman shift 1580 cm −1 . The D peak can be observed around Raman shift 1350 cm −1 . The D 'peak can be observed near the Raman shift 1620 cm -1 . In addition, 2D peaks can be observed near the Raman shift 2690 cm −1 .

도 8은 그래핀 상에 형성된 반도체층을 보여주는 도면이고, 도 9는 제1실험예에 따른 반도체층의 사진이고, 도 10은 제1실험예에 따른 반도체층의 X선 회절(XRD) 분석 그래프이고, 도 11은 제2실험예에 따른 반도체층의 사진이고, 도 12는 제2실험예에 따른 반도체층의 X선 회절(XRD) 분석 그래프이고, 도 13은 제3실험예에 따른 반도체층의 사진이고, 도 14는 제3실험예에 따른 반도체층의 X선 회절(XRD) 분석 그래프이고, 도 15는 제4실험예에 따른 반도체층의 사진이고, 도 16은 제4실험예에 따른 반도체층의 X선 회절(XRD) 분석 그래프이다.8 is a diagram illustrating a semiconductor layer formed on graphene, FIG. 9 is a photograph of a semiconductor layer according to Experimental Example 1, and FIG. 10 is an X-ray diffraction (XRD) analysis graph of the semiconductor layer according to Experimental Example 1. FIG. 11 is a photograph of a semiconductor layer according to Experimental Example 2, FIG. 12 is an X-ray diffraction (XRD) analysis graph of the semiconductor layer according to Experimental Example 2, and FIG. 13 is a semiconductor layer according to Experimental Example 3 14 is an X-ray diffraction (XRD) analysis graph of the semiconductor layer according to Experimental Example 3, FIG. 15 is a photograph of the semiconductor layer according to Experimental Example 4, and FIG. 16 according to Experimental Example 4 X-ray diffraction (XRD) analysis graph of the semiconductor layer.

도 8을 참조하면, 반도체층(110)은 그래핀(20) 상에서 성장할 수 있다. 전술한 바와 같이 그래핀(20)에 결함이 형성되어 화학적 반응이 개선되었으므로 반도체층(110)의 성장이 용이할 수 있다. 반도체층(110)의 두께는 특별히 제한하지 않는다. 반도체층(110)은 일반적인 에피 성장 방법에 의해 성장할 수 있다. 반도체층(110)은 GaAs 박막일 수 있다. 즉, 반도체층(110)은 기판(10)의 조성과 동일할 수 있다. Referring to FIG. 8, the semiconductor layer 110 may grow on the graphene 20. As described above, since the defect is formed in the graphene 20 and the chemical reaction is improved, the growth of the semiconductor layer 110 may be easy. The thickness of the semiconductor layer 110 is not particularly limited. The semiconductor layer 110 may be grown by a general epitaxial growth method. The semiconductor layer 110 may be a GaAs thin film. That is, the semiconductor layer 110 may be the same as the composition of the substrate 10.

실시 예에서는 그래핀을 표면 처리하지 않은 제1실험예와, 그래핀을 10초간 표면 처리한 제2실험예와, 그래핀을 20초간 표면 처리한 제3실험예와, 그래핀을 30초간 표면 처리한 제4실험예를 각각 제작하고, 각 실험예의 그래핀 상에 동일 조건으로 반도체층을 성장시켰다.In Examples, the first experimental example without surface treatment of graphene, the second experimental example surface treated with graphene for 10 seconds, the third experimental example surface treated with graphene for 20 seconds, and the surface of graphene for 30 seconds The fourth experimental example treated was produced, and the semiconductor layer was grown on the graphene of each experimental example under the same conditions.

도 9 및 도 10을 참조하면, 그래핀을 표면 처리하지 않은 제1실험예의 경우 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 68.4 arcsec로 높게 측정되었다. 반도체층의 결정성이 우수할수록 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 좁아질 수 있다. 제1실험예의 경우 그래핀(20)을 표면 처리하지 않아 상대적으로 불균일한 반도체층이 성장된 것으로 판단된다.9 and 10, the half width of the main peak was measured as high as 68.4 arcsec in the X-ray diffraction analysis (XRD) spectrum of the first experimental example without surface treatment with graphene. The better the crystallinity of the semiconductor layer, the narrower the half width of the main peak in the X-ray diffraction analysis (XRD) spectrum. In the case of the first experimental example, it is determined that the relatively non-uniform semiconductor layer is grown because the graphene 20 is not surface treated.

도 11 및 도 12를 참조하면, 그래핀을 10초간 표면 처리한 제2실험예의 경우 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 49.7 arcsec로 다소 높게 측정되었다. 제1실험예보다는 반치폭이 낮아졌으나 여전히 충분한 결정성은 확보하지 못한 것으로 판단된다.Referring to FIGS. 11 and 12, in the case of the second experimental example in which the graphene was surface treated for 10 seconds, the half peak width of the main peak in the X-ray diffraction analysis (XRD) spectrum was measured to be somewhat high as 49.7 arcsec. Although the half width was lower than that of the first experimental example, it was judged that sufficient crystallinity was still not obtained.

도 13 및 도 14를 참조하면, 그래핀을 20초간 표면 처리한 제3실험예의 경우 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 24.8 arcsec로 크게 낮아졌음을 확인할 수 있다. 이 경우 반도체층의 결정성이 향상되어 반치폭이 크게 낮아졌음을 알 수 있다.13 and 14, it can be seen that the half width of the main peak in the X-ray diffraction analysis (XRD) spectrum of the third experimental example in which the graphene was surface treated for 20 seconds was significantly lowered to 24.8 arcsec. In this case, it can be seen that the crystallinity of the semiconductor layer is improved and the half width is significantly lowered.

도 15 및 도 16을 참조하면, 그래핀(20)을 30초간 표면 처리한 제4실험예의 경우 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 23.4 arcsec로 더 낮아졌음을 확인할 수 있다.Referring to FIGS. 15 and 16, in the case of the fourth experimental example in which the graphene 20 was surface treated for 30 seconds, the half peak width of the main peak in the X-ray diffraction analysis (XRD) spectrum was lowered to 23.4 arcsec.

반치폭Half width 감소율Reduction 제1실험예Experimental Example 68.4 arcsec68.4 arcsec 100%100% 제2실험예Experimental Example 49.7 arcsec49.7 arcsec 72%72% 제3실험예Experimental Example 24.8 arcsec24.8 arcsec 36%36% 제4실험예Experimental Example 4 23.4 arcsec23.4 arcsec 34%34%

상기 표 1을 참조하면, 제3실험예와 제4실험예의 경우 메인 피크의 반치폭이 25 arcsec 이하로 측정되어 결정성이 우수함을 알 수 있다. 특히 제3실험예의 경우 제2실험예에 비해 약 2배 가까이 반치폭이 줄어들었음을 확인할 수 있다.Referring to Table 1, in the case of the third experimental example and the fourth experimental example, the half peak width of the main peak is measured to be 25 arcsec or less, it can be seen that the excellent crystallinity. In particular, in the case of the third experimental example, it can be seen that the half-value width is reduced by about twice as compared with the second experimental example.

도 17은 제1실험예에 따른 반도체층의 단면도이고, 도 18은 도 17의 일부 확대도이고, 도 19는 제4실험예에 따른 반도체층의 단면도이고, 도 20은 도 19의 일부 확대도이다.17 is a sectional view of a semiconductor layer according to a first experimental example, FIG. 18 is a partially enlarged view of FIG. 17, FIG. 19 is a sectional view of a semiconductor layer according to a fourth experimental example, and FIG. 20 is a partially enlarged view of FIG. 19. to be.

도 17 및 도 18을 참조하면, 제1실험예의 반도체층(110)은 단면이 매끄럽지 못하고 불규칙하게 형성되어 있음을 알 수 있다. 즉, 반도체층(110)에 과도한 스트레인이 인가되어 결정성이 저하되었음을 확인할 수 있다.Referring to FIGS. 17 and 18, it can be seen that the semiconductor layer 110 of the first experimental example is not smooth in cross section and is irregularly formed. That is, it may be confirmed that excessive strain is applied to the semiconductor layer 110 to reduce crystallinity.

이에 반해, 도 19 및 도 20을 참조하면, 상대적으로 반도체층(110)이 매끄럽게 형성되어 있음을 알 수 있다. 즉, 그래핀(20)을 표면 처리함으로써 핵 생성 및 반도체 성장이 촉진되어 스트레인이 완화됨으로써 결정성이 개선되었음을 확인할 수 있다.In contrast, referring to FIGS. 19 and 20, it can be seen that the semiconductor layer 110 is relatively smoothly formed. That is, surface treatment of the graphene 20 promotes nucleation and semiconductor growth, and thus it may be confirmed that crystallinity is improved by alleviating strain.

도 21은 반도체층이 기판에서 분리된 상태를 보여주는 도면이고, 도 22는 반도체층이 분리된 기판의 사진이고, 도 23은 반도체층을 분리한 접착 테이프의 사진이고, 도 24는 도 23의 P2 부분의 PL 강도 그래프이다.FIG. 21 is a view illustrating a state in which a semiconductor layer is separated from a substrate, FIG. 22 is a photograph of a substrate on which a semiconductor layer is separated, FIG. 23 is a photograph of an adhesive tape separating a semiconductor layer, and FIG. 24 is P2 of FIG. 23. PL intensity graph of the part.

도 21을 참조하면, 점착 테이프(30) 등을 이용하여 들어올리는 경우 그래핀(20)은 쉽게 기판(10)에서 분리될 수 있다. 따라서, 반도체층(110)은 기판(10)에서 쉽게 분리될 수 있다. 그래핀(20)은 2차원 평면층이고 기판(10)은 3차원 평면이므로 3차원 평면간의 결합강도보다 상대적으로 결합 강도가 낮을 수 있다. 따라서, 반도체층(110)과 기판(10)의 분리가 용이해질 수 있다. Referring to FIG. 21, when lifting by using the adhesive tape 30 or the like, the graphene 20 may be easily separated from the substrate 10. Thus, the semiconductor layer 110 can be easily separated from the substrate 10. Since the graphene 20 is a two-dimensional planar layer and the substrate 10 is a three-dimensional plane, the bonding strength may be relatively lower than the bonding strength between the three-dimensional planes. Therefore, the semiconductor layer 110 and the substrate 10 can be easily separated.

실시 예에 따르면, 기판(10)에 다시 그래핀을 전사하고 그 위에 반도체층을 성장시킬 수 있다. 즉, 고가의 GaAs 기판을 재활용할 수 있는 장점이 있다.According to an embodiment, the graphene may be transferred to the substrate 10 again, and the semiconductor layer may be grown thereon. That is, there is an advantage that can recycle expensive GaAs substrate.

이때, 그래핀(20)의 상면은 표면 처리가 되어 반도체층(110)과 결합력이 향상될 수 있다. 즉, 그래핀(20)과 반도체층(110)의 결합력이 그래핀(20)과 기판(10)의 결합력보다 높을 수 있다. In this case, the top surface of the graphene 20 may be surface treated to improve bonding strength with the semiconductor layer 110. That is, the bonding force between the graphene 20 and the semiconductor layer 110 may be higher than the bonding force between the graphene 20 and the substrate 10.

도 22 및 도 23을 참조하면, 기판(10)에서 그래핀(20)이 분리된 제1영역(P1)의 면적과 점착 테이프에 부착된 플레이크(flake)의 면적(P2)이 유사한 것을 확인할 수 있다. 또한, 24를 참조하면, 플레이크(flake)에서 GaAs의 피크(약 1.4eV)가 관찰되는 것을 확인할 수 있다. 22 and 23, the area of the first region P1 from which the graphene 20 is separated from the substrate 10 and the area P2 of the flakes attached to the adhesive tape are similar. have. In addition, referring to 24, it can be seen that a peak (about 1.4 eV) of GaAs is observed in the flake.

도 25a 내지 도 25h는 반도체 박막을 이용하여 반도체 소자를 제작하는 과정을 보여주는 도면이다.25A to 25H are views illustrating a process of fabricating a semiconductor device using a semiconductor thin film.

먼저, 제1 기판(P)이 최하부에 배치될 수 있다. 제1 기판(P)은 GaAs 기판일 수 있다. 제1 기판(P) 상에 요철 구조가 형성될 수 있으나, 이에 대해 한정하지는 않는다. 제1 기판(P)에 대해 습식세척을 하여 표면의 불순물을 제거할 수 있다. 제1 기판(P)은 앞서 설명한 그래핀 상에 성장한 반도체층일 수 있다.First, the first substrate P may be disposed at the lowermost portion. The first substrate P may be a GaAs substrate. An uneven structure may be formed on the first substrate P, but is not limited thereto. Impurities on the surface may be removed by wet cleaning the first substrate P. Referring to FIG. The first substrate P may be a semiconductor layer grown on the graphene described above.

결합층(130')은 제1 기판(P) 상에 배치될 수 있다. 결합층(130')은 반도체 소자를 디스플레이 장치로 전사하면서 제거될 수 있다. 예컨대, 반도체 장치가 디스플레이 장치로 전사되는 경우 결합층(130')은 전사 시 조사되는 레이저에 의해 분리될 수 있다. 이 때, 결합층(130')은 조사된 레이저의 파장에서 분리되도록 형성될 수 있다. 또한, 레이저의 파장은 532㎚ 또는 1064㎚일 수 있으나, 이러한 파장에 한정되는 것은 아니다. 그리고 결합층(130')은 전사 시 중간층(170) 하에 일부 존재할 수 있다.The bonding layer 130 ′ may be disposed on the first substrate P. FIG. The bonding layer 130 ′ may be removed while transferring the semiconductor device to the display device. For example, when the semiconductor device is transferred to the display device, the bonding layer 130 ′ may be separated by a laser irradiated during the transfer. In this case, the bonding layer 130 ′ may be formed to be separated at the wavelength of the irradiated laser. In addition, the wavelength of the laser may be 532 nm or 1064 nm, but is not limited to this wavelength. The bonding layer 130 ′ may be partially present under the intermediate layer 170 when transferred.

결합층(130')은 C, O, N 및 H 중 어느 하나를 포함할 수 있으며, 결합층(130')은 레진을 포함할 수 있으나, 이에 한정되는 것은 아니다.The bonding layer 130 ′ may include any one of C, O, N, and H, and the bonding layer 130 ′ may include a resin, but is not limited thereto.

결합층(130')의 두께는 6㎛ 내지 8㎛일 수 있다. 다만, 이에 한정되는 것은 아니다. 여기서, 두께는 반도체 소자에서 각 층의 적층 방향으로 길이일 수 있다.The thickness of the bonding layer 130 ′ may be 6 μm to 8 μm. However, the present invention is not limited thereto. Here, the thickness may be a length in the stacking direction of each layer in the semiconductor device.

중간층(170)은 결합층(130') 상에 형성될 수 있다. 또한, 순차적으로, 중간층(170) 상에 반사층(190)이 형성될 수 있다. The intermediate layer 170 may be formed on the bonding layer 130 ′. In addition, the reflective layer 190 may be sequentially formed on the intermediate layer 170.

그리고 제1 도전형 반도체층(141)은 반사층(190) 상에 배치되고, 순서대로,제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143)이 형성될 수 있다. The first conductive semiconductor layer 141 may be disposed on the reflective layer 190, and the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 143 may be formed in this order. .

제1 도전형 반도체층(141)은 반사층(130) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.The first conductivity type semiconductor layer 141 may be disposed on the reflective layer 130. The first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD) or a molecular beam epitaxy (MBE) or a method such as sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto. .

제1 클래드층(144)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 클래드층(144)은 제1 도전형 반도체층(141)과 활성층(142) 사이에 배치될 수 있다. 제1 클래드층(144)은 복수 개의 층을 포함할 수 있다. 제1 클래드층(144)은 AlInP 계열층/AlInGaP 계열층을 포함할 수 있다. The first clad layer 144 may be disposed on the first conductive semiconductor layer 141. The first clad layer 144 may be disposed between the first conductivity type semiconductor layer 141 and the active layer 142. The first clad layer 144 may include a plurality of layers. The first clad layer 144 may include an AlInP-based layer / AlInGaP-based layer.

활성층(142)은 제1 클래드층(144) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 광을 생성할 수 있다. 활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.The active layer 142 may be disposed on the first clad layer 144. The active layer 142 may be disposed between the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. The active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other. The active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate red light. The active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.

제2 도전형 반도체층(143)은 활성층(142) 상에 배치될 수 있다. 앞서 설명한 바와 같이 제2 도전형 반도체층(143)은 제2-1 도전형 반도체층(143a)과 제2-2 도전형 반도체층(143b)을 포함할 수 있다. 그리고 제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다. The second conductivity type semiconductor layer 143 may be disposed on the active layer 142. As described above, the second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a and a 2-2 conductive semiconductor layer 143b. The second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ≦ x ≦ 1).

예를 들어, 제2-2 도전형 반도체층(143b)에는 약 10X10-18 농도의 Mg이 도핑될 수 있으나, 이에 한정되지 않는다.For example, Mg having a concentration of about 10 × 10 −18 may be doped into the 2-2 conductivity type semiconductor layer 143b, but is not limited thereto.

또한, 제2-2 도전형 반도체층(143b)은 복수의 층으로 이루어져 일부 층에만 Mg이 도핑될 수도 있으나, 이에 한정되지 않는다.In addition, although the second conductive semiconductor layer 143b may be formed of a plurality of layers, Mg may be doped only in some layers, but is not limited thereto.

그 다음 도 25b를 참조하면, 제2 기판(2)은 제2 도전형 반도체층(143) 상부에 배치될 수 있다. 예컨대, 제2 기판(2)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2 기판(2)과 제2 도전형 반도체층(143) 사이에 접착층이 배치되어 제2 기판(2)은 제2 도전형 반도체층(143)과 결할 수도 있다. 제2 기판(2)은 도전성 기판 및/또는 절연성 기판일 수 있다. 또한, 제2 기판(2)은 사파이어 기판을 포함할 수 있으나, 이에 한정되는 것은 아니다.Next, referring to FIG. 25B, the second substrate 2 may be disposed on the second conductive semiconductor layer 143. For example, the second substrate 2 may be disposed on the second-second conductive semiconductor layer 143b. An adhesive layer may be disposed between the second substrate 2 and the second conductive semiconductor layer 143 so that the second substrate 2 may be connected to the second conductive semiconductor layer 143. The second substrate 2 may be a conductive substrate and / or an insulating substrate. In addition, the second substrate 2 may include a sapphire substrate, but is not limited thereto.

도 25c를 참조하면, 제1 기판(P)은 반도체 소자로부터 분리될 수 있다. 예시적으로, 제1 기판(P)은 레이저 리프트 오프 등의 공정에 의해 제거될 수 있다. Referring to FIG. 25C, the first substrate P may be separated from the semiconductor device. In exemplary embodiments, the first substrate P may be removed by a process such as laser lift-off.

도 25d를 참조하면, 중간층(170) 상에 결합층(170)과 기판(120)이 배치될 수 있다. 결합층(170)은 중간층(170) 상에 일부 배치되고, 기판(120) 하부에 일부 배치된 후 어닐링 등의 공정에 의해 중간층(170)과 기판(120)을 서로 결합할 수 있다. 다만, 이러한 방식에 한정되는 것은 아니다.Referring to FIG. 25D, the bonding layer 170 and the substrate 120 may be disposed on the intermediate layer 170. The bonding layer 170 may be partially disposed on the intermediate layer 170, and may be partially disposed below the substrate 120, and then the intermediate layer 170 and the substrate 120 may be bonded to each other by a process such as annealing. However, it is not limited to this method.

기판(120)은 사파이어 기판일 수 있으며, 디스플레이 장치로 전사되는 경우에 조사되는 레이저가 투과될 수 있다. 예컨대, 조사되는 레이저 파장이 532㎚ 또는 1064㎚인 경우, 제 532㎚ 또는 1064㎚ 파장의 레이저는 기판(120)를 투과하여 결합층(130')에서 흡수 될 수 있다. 그리고 결합층(130')은 조사된 레이저에 의해 분리될 수 있다.The substrate 120 may be a sapphire substrate, and when the laser is transferred to the display device, the irradiated laser may be transmitted. For example, when the irradiated laser wavelength is 532 nm or 1064 nm, the laser having the 532 nm or 1064 nm wavelength may be transmitted through the substrate 120 and absorbed by the bonding layer 130 ′. The bonding layer 130 ′ may be separated by the irradiated laser.

도 25e를 참조하면, 제2 기판(2)은 레이저 리프트 오프(Laser Lift Off, LLO)에 의해 제거될 수 있다. Referring to FIG. 25E, the second substrate 2 may be removed by laser lift off (LLO).

도 25f를 참조하면, 반도체 소자의 상부에서 제1 도전형 반도체층(141)의 일부까지 1차 식각이 수행될 수 있다. Referring to FIG. 25F, primary etching may be performed from a portion of the semiconductor device to a portion of the first conductivity-type semiconductor layer 141.

1차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. 그리고 1차 식각에 의해, 제1 도전형 반도체층(141)은 상면 일부가 노출될 수 있다.The primary etching may be by wet etching or dry etching, but is not limited thereto. In addition, a portion of an upper surface of the first conductivity type semiconductor layer 141 may be exposed by primary etching.

도 25g를 참조하면, 반도체 소자의 상부에 제2 전극(152)이 배치될 수 있다. 제2 전극(152)은 제2-2 도전형 반도체층(143b)과 전기적으로 연결될 수 있다. 그리고 제1 도전형 반도체층(141) 상에 제1 전극(151)이 배치될 수 있다.Referring to FIG. 25G, the second electrode 152 may be disposed on the semiconductor device. The second electrode 152 may be electrically connected to the second-second conductive semiconductor layer 143b. The first electrode 151 may be disposed on the first conductive semiconductor layer 141.

제1 전극(151) 및 제2 전극(152)은 스터퍼링, 코팅, 증착 등과 같이 통상적으로 사용되는 전극 형성 방법이 모두 적용될 수 있다. 다만, 이에 한정되지 않는다.The first electrode 151 and the second electrode 152 may be applied to all of the electrode forming methods commonly used, such as stuffing, coating, and deposition. However, the present invention is not limited thereto.

제1 전극(151)과 제2 전극(152)은 기판(120)으로부터 서로 상이한 위치에 배치될 수 있다. 예컨대, 제1 전극(151)보다 상부에 제2 전극(152)이 배치될 수 있다. 다만, 이에 한정되지 않는다.The first electrode 151 and the second electrode 152 may be disposed at different positions from the substrate 120. For example, the second electrode 152 may be disposed above the first electrode 151. However, the present invention is not limited thereto.

예를 들어, 도 26과 같이 제2 도전형 반도체층(143) 상부에 제1 도전형 반도체층(141)이 배치되는 경우, 제1 전극(151)이 제2 전극(152)보다 상부에 배치될 수 있다.For example, when the first conductive semiconductor layer 141 is disposed on the second conductive semiconductor layer 143 as shown in FIG. 26, the first electrode 151 is disposed above the second electrode 152. Can be.

도 25h를 참조하면, 기판(120)의 상면까지 2차 식각이 수행될 수 있다. 2차 식각은 습식식각 또는 건식식각에 의할 수 있으나 이에 한정되는 것은 아니다. Referring to FIG. 25H, secondary etching may be performed to the upper surface of the substrate 120. Secondary etching may be by wet etching or dry etching, but is not limited thereto.

2차 식각은 1차 식각보다 큰 두께를 식각할 수 있으나, 이에 한정되지 않는다. 예컨대, 2차 식각은 결합층(130')까지 수행될 수 있다. 2차 식각을 통해 기판(120) 상에 배치된 반도체 소자는 복수 개의 칩(chip) 형태로 아이솔레이션(Isolation)될 수 있다. The secondary etching may etch a thickness larger than the primary etching, but is not limited thereto. For example, secondary etching may be performed up to the bonding layer 130 ′. The semiconductor device disposed on the substrate 120 through secondary etching may be isolated in the form of a plurality of chips.

그리고 결합층(130'), 중간층(170), 반사층(190) 및 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143) 상에 보호층(160)이 배치될 수 있다. The coupling layer 130 ′, the intermediate layer 170, the reflective layer 190, the first conductive semiconductor layer 141, the first cladding layer 144, the active layer 142, and the second conductive semiconductor layer 143. The protective layer 160 may be disposed on the protective layer 160.

보호층(160)은 결합층(130') 및 중간층(170), 반사층(190) 및 제1 도전형 반도체층(141), 제1 클래드층(144), 활성층(142), 제2 도전형 반도체층(143)의 측면을 덮을 수 있다. 보호층(160)은 제1 전극(151)의 상면 일부까지 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 또한, 보호층(160)은 제2 전극(152)의 상면 일부까지 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.The protective layer 160 includes a bonding layer 130 ′, an intermediate layer 170, a reflective layer 190, and a first conductive semiconductor layer 141, a first cladding layer 144, an active layer 142, and a second conductive type. The side surface of the semiconductor layer 143 may be covered. The protective layer 160 may cover up to a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed. In addition, the protective layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.

보호층(160)의 일부는 기판(120)의 상면에 배치될 수 있다. 인접한 반도체 칩 사이에 보호층(160)의 일부가 배치될 수 있다. 앞서 설명한 바와 같이, 보호층(160)은 절연층일 수 있다. 보호층(160)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. A portion of the protective layer 160 may be disposed on the top surface of the substrate 120. A portion of the protective layer 160 may be disposed between adjacent semiconductor chips. As described above, the protective layer 160 may be an insulating layer. The protective layer 160 may be formed by selecting at least one selected from the group consisting of SiO 2 , SixOy, Si 3 N 4 , Si x N y , SiO x N y , Al 2 O 3 , TiO 2 , AlN, and the like. It is not limited to this.

도 26은 본 발명의 일 실시 예에 따른 반도체 소자의 개념도이다.26 is a conceptual diagram of a semiconductor device according to an embodiment of the present disclosure.

도 26을 참조하면, 반도체 소자는 도 25에서 제1 도전형 반도체층과 제2 도전형 반도체층의 위치가 변경된 형태일 수 있다. 그리고 제1 전극(151)은 제2 전극(152)보다 하부에 배치될 수 있다.Referring to FIG. 26, the semiconductor device may have a shape in which positions of the first conductive semiconductor layer and the second conductive semiconductor layer are changed in FIG. 25. The first electrode 151 may be disposed below the second electrode 152.

반도체 소자는 결합층(130'), 결합층(130') 상에 배치되는 중간층(170), 중간층(170) 상에 배치되는 반사층(190), 반사층(190) 상에 배치되는 반도체 구조물(140), 제1 전극(151) 및 제2 전극(152)을 포함할 수 있다.The semiconductor device may include a bonding layer 130 ′, an intermediate layer 170 disposed on the coupling layer 130 ′, a reflective layer 190 disposed on the intermediate layer 170, and a semiconductor structure 140 disposed on the reflective layer 190. ), A first electrode 151, and a second electrode 152.

반도체 구조물(140)은 제1 도전형 반도체층(141), 제2 도전형 반도체층(143) 및 제1 도전형 반도체층(141)과 제2-2 도전형 반도체층(143b) 사이에 배치되는 활성층(142)을 포함할 수 있다. 그리고 제2 도전형 반도체층(143)은 활성층과 인접하게 배치되는 제2-1 도전형 반도체층(143a)와 중간층과 인접하게 배치되는 제2-2 도전형 반도체층(143b)를 포함할 수 있다. 또한, 제1 도전형 반도체층(141)과 연결되는 제1 전극(151), 제2-2 도전형 반도체층(143b)과 연결되는 제2 전극(152) 및 결합층(130')과 반도체 구조물(140)을 덮는 절연층(160)을 포함할 수 있다.The semiconductor structure 140 is disposed between the first conductivity type semiconductor layer 141, the second conductivity type semiconductor layer 143, and the first conductivity type semiconductor layer 141 and the second conductivity type semiconductor layer 143b. The active layer 142 may be included. The second conductive semiconductor layer 143 may include a 2-1 conductive semiconductor layer 143a disposed adjacent to the active layer and a 2-2 conductive semiconductor layer 143b disposed adjacent to the intermediate layer. have. In addition, the first electrode 151 connected to the first conductive semiconductor layer 141 and the second electrode 152 and the coupling layer 130 ′ connected to the second-second conductive semiconductor layer 143b and the semiconductor It may include an insulating layer 160 covering the structure 140.

결합층(130'), 중간층(170) 및 반사층(190)은 도 8에서 설명한 바와 동일하게 적용될 수 있다.The bonding layer 130 ′, the intermediate layer 170, and the reflective layer 190 may be applied in the same manner as described with reference to FIG. 8.

그리고 제2-2 도전형 반도체층(143b)은 중간층(170) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 p형 GaP 계열층을 포함할 수 있다.The second-2 conductivity type semiconductor layer 143b may be disposed on the intermediate layer 170. The 2-2 conductivity type semiconductor layer 143b may be disposed on the 2-1 conductivity type semiconductor layer 143a. The second-second conductive semiconductor layer 143b may include a p-type GaP-based layer.

제2-2 도전형 반도체층(143b)은 GaP층/InxGa1-xP층(단, 0≤x≤1)의 초격자구조를 포함할 수 있다.The second-second conductivity type semiconductor layer 143b may include a superlattice structure of a GaP layer / InxGa1-xP layer (where 0 ≦ x ≦ 1).

제2-2 도전형 반도체층(143b) 상에 제2 전극(152)이 배치될 수 있다. 제2-2 도전형 반도체층(143b)은 제2 전극(152)과 전기적으로 연결될 수 있다.The second electrode 152 may be disposed on the second-second conductive semiconductor layer 143b. The second-second conductive semiconductor layer 143b may be electrically connected to the second electrode 152.

제2 전극(152)은 제2-2 도전형 반도체층(143b) 상면의 일측에 배치될 수 있다. 제2 전극(152)은 제1 전극(151)보다 하부에 위치할 수 있다.The second electrode 152 may be disposed on one side of the top surface of the 2-2 conductivity type semiconductor layer 143b. The second electrode 152 may be located below the first electrode 151.

제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b) 상에 배치될 수 있다. 제2-1 도전형 반도체층(143a)은 제2-2 도전형 반도체층(143b)과 활성층(142) 사이에 배치될 수 있다.The 2-1 conductive semiconductor layer 143a may be disposed on the 2-2 conductive semiconductor layer 143b. The 2-1 conductive semiconductor layer 143a may be disposed between the 2-2 conductive semiconductor layer 143b and the active layer 142.

제2-1 도전형 반도체층(143a)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 상기 제2 도전형 반도체층(143)이 p형 반도체층인 경우, p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.The 2-1 conductive semiconductor layer 143a may have InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x + y≤1) or InxAlyGa1-x-yN (0≤x≤1 , 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1). When the second conductivity-type semiconductor layer 143 is a p-type semiconductor layer, the p-type dopant may include Mg, Zn, Ca, Sr, Ba, or the like.

제2-1 도전형 반도체층(143a)은 제2 도펀트가 도핑된 제2-1 도전형 반도체층(143a)은 p형 반도체층일 수 있다. 제2-1 도전형 반도체층(143a)은 TSBR, AlInP를 포함할 수 있다.The 2-1 conductive semiconductor layer 143a may be a p-type semiconductor layer when the 2-1 conductive semiconductor layer 143a doped with the second dopant is doped. The 2-1 conductive semiconductor layer 143a may include TSBR and AlInP.

활성층(142)은 제2-1 도전형 반도체층(143a) 상에 배치될 수 있다. 활성층(142)은 제1 도전형 반도체층(141)을 통해서 주입되는 전자(또는 정공)와 제2-1 도전형 반도체층(143a)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(142)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 적색 광을 생성할 수 있다.The active layer 142 may be disposed on the 2-1 conductive semiconductor layer 143a. The active layer 142 is a layer where electrons (or holes) injected through the first conductivity type semiconductor layer 141 and holes (or electrons) injected through the 2-1 conductivity type semiconductor layer 143a meet each other. The active layer 142 may transition to a low energy level as electrons and holes recombine, and may generate red light.

활성층(142)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(142)의 구조는 이에 한정하지 않는다.The active layer 142 may have any one of a single well structure, a multi well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum line structure, and the active layer 142. ) Is not limited thereto.

활성층(142)은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs,InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. The active layer 142 may be formed of a pair structure of any one or more of GaInP / AlGaInP, GaP / AlGaP, InGaP / AlGaP, InGaN / GaN, InGaN / InGaN, GaN / AlGaN, InAlGaN / GaN, GaAs / AlGaAs, InGaAs / AlGaAs. However, the present invention is not limited thereto.

제1 클래드층(144)은 활성층(142) 상에 배치될 수 있다. 제1 클래드는 활성층(142)과 제1 도전형 반도체층(141) 사이에 배치될 수 있다. 제1 클래드층(144)은 AlInP를 포함할 수 있다. The first clad layer 144 may be disposed on the active layer 142. The first clad may be disposed between the active layer 142 and the first conductive semiconductor layer 141. The first clad layer 144 may include AlInP.

제1 도전형 반도체층(141)은 제1 클래드층(144) 상에 배치될 수 있다. 제1 도전형 반도체층(141)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1 도전형 제1 반도체층(112)은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다.The first conductivity type semiconductor layer 141 may be disposed on the first cladding layer 144. The first conductive semiconductor layer 141 may be formed of a compound semiconductor such as a group III-V group or a group II-VI, and may be doped with a first dopant. The first conductivity type first semiconductor layer 112 may have InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x + y≤1) or InxAlyGa1-x-yN (0≤x≤1 , 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1).

그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(141)은 n형 반도체층일 수 있다.The first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te. When the first dopant is an n-type dopant, the first conductive semiconductor layer 141 doped with the first dopant may be an n-type semiconductor layer.

제1 도전형 반도체층(141)은 AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상을 포함할 수 있다. The first conductive semiconductor layer 141 may include at least one of AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, and GaP.

제1 도전형 반도체층(141)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성될 수 있으나 이에 한정되는 것은 아니다.The first conductive semiconductor layer 141 may be formed using a chemical vapor deposition method (CVD), molecular beam epitaxy (MBE), sputtering or hydroxide vapor phase epitaxy (HVPE), but is not limited thereto.

제1 전극(151)은 제1 도전형 반도체층(141) 상에 배치될 수 있다. 제1 전극(151)은 제1 도전형 반도체층(141)과 전기적으로 연결될 수 있다. 제1 전극(151)은 제2 전극(152) 상부에 위치할 수 있다.The first electrode 151 may be disposed on the first conductivity type semiconductor layer 141. The first electrode 151 may be electrically connected to the first conductivity type semiconductor layer 141. The first electrode 151 may be located above the second electrode 152.

절연층(160)은 결합층(130'), 중간층(170), 반사층(190) 및 반도체 구조물(140)을 덮을 수 있다. 절연층(160)은 결합층(130'), 중간층(170), 반사층(190) 및 반도체 구조물(140)의 측면을 덮을 수 있다.The insulating layer 160 may cover the coupling layer 130 ′, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140. The insulating layer 160 may cover side surfaces of the coupling layer 130 ′, the intermediate layer 170, the reflective layer 190, and the semiconductor structure 140.

절연층(160)은 제1 전극(151)의 상면의 일부를 덮을 수 있다. 제1 전극(151)의 상면 일부는 노출될 수 있다. 절연층(160)은 제2 전극(152)의 상면의 일부를 덮을 수 있다. 제2 전극(152)의 상면 일부는 노출될 수 있다.The insulating layer 160 may cover a portion of the upper surface of the first electrode 151. A portion of the upper surface of the first electrode 151 may be exposed. The insulating layer 160 may cover a portion of the upper surface of the second electrode 152. A portion of the upper surface of the second electrode 152 may be exposed.

실시 예에 따른 반도체 소자는 도광판, 프리즘 시트, 확산 시트 등의 광학 부재를 더 포함하여 이루어져 백라이트 유닛으로 기능할 수 있다. 또한, 실시 예의 반도체 소자는 디스플레이 장치, 조명 장치, 지시 장치에 더 적용될 수 있다.The semiconductor device according to the embodiment may further include an optical member such as a light guide plate, a prism sheet, and a diffusion sheet to function as a backlight unit. In addition, the semiconductor device of the embodiment may be further applied to a display device, a lighting device, and a pointing device.

이 때, 디스플레이 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.In this case, the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.

반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출한다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치된다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치된다. The reflecting plate is disposed on the bottom cover, and the light emitting module emits light. The light guide plate is disposed in front of the reflective plate to guide light emitted from the light emitting module to the front, and the optical sheet includes a prism sheet or the like and is disposed in front of the light guide plate. The display panel is disposed in front of the optical sheet, the image signal output circuit supplies the image signal to the display panel, and the color filter is disposed in front of the display panel.

그리고, 조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 더욱이 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.The lighting apparatus may include a light source module including a substrate and a semiconductor device of an embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting an electrical signal provided from the outside and providing the light source module to the light source module. . Furthermore, the lighting device may include a lamp, a head lamp, a street lamp or the like.

또한, 이동 단말의 카메라 플래시는 실시 예의 반도체 소자를 포함하는 광원 모듈을 포함할 수 있다.In addition, the camera flash of the mobile terminal may include a light source module including the semiconductor device of the embodiment.

이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description has been made based on the embodiments, these are merely examples and are not intended to limit the present invention. Those skilled in the art to which the present invention pertains may not have been exemplified above without departing from the essential characteristics of the present embodiments. It will be appreciated that many variations and applications are possible. For example, each component specifically shown in the embodiment can be modified. And differences relating to such modifications and applications will have to be construed as being included in the scope of the invention defined in the appended claims.

Claims (9)

기판 상에 그래핀을 전사하는 단계;
상기 그래핀에 결함을 형성하는 단계;
상기 그래핀 상에 반도체층을 성장시키는 단계; 및
상기 반도체층을 상기 기판에서 분리하는 단계를 포함하고,
상기 그래핀에 결함을 형성하는 단계에서, 결함이 형성된 그래핀은 하기 관계식 1을 만족하는 반도체 소자 제조방법.
[관계식 1]
2D/G < 1
상기 관계식 1에서,
2D는 라만 시프트 2600cm-1 내지 2800cm-1 사이에서 나타내는 피크의 강도이고,
G는 라만 시프트 1500cm-1 내지 1600cm-1 사이에서 나타내는 피크의 강도이다.
Transferring graphene onto the substrate;
Forming a defect in the graphene;
Growing a semiconductor layer on the graphene; And
Separating the semiconductor layer from the substrate,
In the step of forming a defect in the graphene, the graphene with a defect is a semiconductor device manufacturing method satisfying the following equation 1.
[Relationship 1]
2D / G <1
In the relation 1,
2D is the intensity of the peak exhibiting between Raman shift 2600 cm -1 to 2800 cm -1 ,
G is the intensity of the peak shown between Raman shift 1500cm <-1> -1600cm <-1> .
제1항에 있어서,
상기 결함을 형성하는 단계는,
상기 그래핀에 원자 공동(atomic vacancy) 결함을 형성하는 반도체 소자 제조방법.
The method of claim 1,
Forming the defects,
And forming an atomic vacancy defect in the graphene.
제2항에 있어서,
상기 결함을 형성하는 단계는,
상기 그래핀에 산소 플라즈마 또는 자외선-오존 처리하는 반도체 소자 제조방법.
The method of claim 2,
Forming the defects,
The semiconductor device manufacturing method of the oxygen plasma or ultraviolet-ozone treatment to the graphene.
제1항에 있어서,
상기 기판과 상기 반도체층은 GaAs 조성을 갖는 반도체 소자 제조방법.
The method of claim 1,
And the substrate and the semiconductor layer have a GaAs composition.
제1항에 있어서,
상기 결함이 형성된 그래핀은 하기 관계식 2를 만족하는 반도체 소자 제조방법.
[관계식 2]
D/D' < 8
상기 관계식 1에서,
D는 라만 시프트 1300cm-1 내지 1400cm-1 사이에서 나타내는 피크의 강도이고,
D'은 라만 시프트 1600cm-1 내지 1650cm-1 사이에서 나타내는 피크의 강도이다.
The method of claim 1,
The defect-formed graphene is a semiconductor device manufacturing method satisfying the following equation 2.
[Relationship 2]
D / D '<8
In the relation 1,
D is the intensity of the peak indicates the Raman shift between 1300cm -1 to 1400cm -1,
D 'is the intensity of the peak indicates the Raman shift between 1600cm -1 to 1650cm -1.
제1항에 있어서,
상기 결함이 형성된 그래핀 상에 성장한 반도체층은 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 26 arcsec 이하인 반도체 소자 제조방법.
The method of claim 1,
The semiconductor layer is grown on the graphene formed defect is a semiconductor device manufacturing method having a half width of the main peak in the X-ray diffraction analysis (XRD) spectrum of 26 arcsec or less.
제1항에 있어서,
상기 반도체층 상에 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 형성하는 반도체 구조물 형성 단계를 포함하는 반도체 소자 제조방법.
The method of claim 1,
And forming a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on the semiconductor layer.
기판;
상기 기판 상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 배치되는 활성층; 및
상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 기판은 GaAs 조성을 포함하고,
상기 기판은 X선 회절 분석(XRD) 스펙트럼에서 메인 피크의 반치폭이 26 arcsec 이하인 반도체 소자.
Board;
A first conductivity type semiconductor layer disposed on the substrate;
An active layer disposed on the first conductivity type semiconductor layer; And
A second conductivity type semiconductor layer disposed on the active layer,
The substrate comprises a GaAs composition,
The substrate has a half width of the main peak in the X-ray diffraction analysis (XRD) spectrum of 26 arcsec or less.
제8항에 있어서,
상기 활성층 적색 파장대의 광을 생성하는 반도체 소자.The method of claim 8,
A semiconductor device for generating light in the active layer red wavelength band.
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