KR20190087843A - Semiconductor device - Google Patents

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Abstract

Provided is a semiconductor device, which comprises: an interlayer insulating layer disposed on a semiconductor substrate; a via plug disposed in the interlayer insulating layer, and including first and second via sidewalls facing each other; a first line integrally connected to the via plug in the interlayer insulating layer, and including a first line sidewall adjacent to the first via sidewall and a second line sidewall opposite to the first line sidewall; a first via insulating liner for covering the first via sidewall; a first line insulating liner for covering the first line sidewall; a first via air gap region disposed between the first via insulating liner and the interlayer insulating layer, and exposing the first via insulating liner; and a first line air gap region disposed between the first line insulating liner and the interlayer insulating layer, and exposing the first line insulating liner. The first via sidewall and the first line sidewall are stepped from each other.

Description

반도체 장치{Semiconductor device}[0001]

본 발명은 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device.

반도체 장치들은 고집적, 고밀도, 저전력 소비 및 고속 동작이 요구되고 있다. 고집적 회로를 가지는 반도체 장치는 다층 연결 배선 구조를 사용하여 설계된다. 반도체 장치들의 고속 동작을 위해 배선의 재료로 전기저항이 작으며 값이 저렴한 구리를 선호하게 되었다. 그러나 구리는 식각되기가 어려워 구리로 배선을 형성하기 위해 다마신 공정을 사용할 수 있다. Semiconductor devices are demanding high integration, high density, low power consumption and high-speed operation. A semiconductor device having a highly integrated circuit is designed using a multilayer interconnection structure. For high-speed operation of semiconductor devices, copper is preferred because of its low electrical resistance and low cost. However, copper is difficult to etch and a damascene process can be used to form the wiring with copper.

그러나 반도체 장치의 고집적화로 인해 배선들 간격도 좁아지고 있다. 따라서 위와 같이 배선 재료를 바꿀지라도, 배선들 간의 좁은 간격 때문에, 간섭 현상이 심해질 수 있다. 이로써, 배선의 신호 전달 속도가 지연될 수 있다. 이를 해결하기 위하여 다양한 연구가 계속되고 있다.However, due to the high integration of the semiconductor devices, the intervals between the wirings are becoming narrower. Therefore, even if the wiring material is changed as described above, the narrowing interval between the wirings may cause the interference phenomenon. As a result, the signal transmission speed of the wiring can be delayed. Various studies are continuing to solve this problem.

본 발명이 해결하고자 하는 과제는 신호전달 속도를 향상시킬 수 있는 반도체 장치를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of improving signal transmission speed.

상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 장치는 반도체 기판 상에 배치되는 층간절연막; 상기 층간절연막 내에 배치되며 서로 대향되는 제 1 비아 측벽과 제 2 비아 측벽을 포함하는 비아 플러그; 상기 층간 절연막 내에서 상기 비아 플러그 상에 일체형으로 연결되며, 상기 제 1 비아 측벽에 인접한 제 1 배선 측벽과 상기 제 1 배선 측벽과 대향된 제 2 배선 측벽을 포함하는 제 1 배선; 상기 제 1 비아 측벽을 덮는 제 1 비아 절연 라이너; 상기 제 1 배선 측벽을 덮는 제 1 배선 절연 라이너; 상기 제 1 비아 절연 라이너와 상기 층간절연막 사이에 배치되며 상기 제 1 비아 절연 라이너를 노출시키는 제 1 비아 에어갭 영역; 및 상기 제 1 배선 절연 라이너와 상기 층간절연막 사이에 배치되며 상기 제 1 배선 절연 라이너를 노출시키는 제 1 배선 에어갭 영역을 포함하되, 상기 제 1 비아 측벽과 상기 제 1 배선 측벽은 서로 단차진다. According to an aspect of the present invention, there is provided a semiconductor device including: an interlayer insulating film disposed on a semiconductor substrate; A via plug including a first via side wall and a second via side wall disposed in the interlayer insulating film and opposed to each other; A first wiring including a first wiring sidewall adjacent to the first via sidewall and a second wiring sidewall opposed to the first wiring sidewall, the first wiring being integrally connected to the via plug in the interlayer insulating film; A first via insulation liner covering the first via sidewall; A first wiring insulation liner covering the first wiring sidewall; A first via air gap region disposed between the first via insulating liner and the interlayer insulating film and exposing the first via insulating liner; And a first wiring air gap region disposed between the first wiring insulation liner and the interlayer insulation film and exposing the first wiring insulation liner, wherein the first via side wall and the first wiring side wall are stepped with respect to each other.

본 발명의 일 양태에 따른 반도체 장치는, 반도체 기판 상에 배치되는 층간절연막; 상기 층간절연막 내에 형성되며 서로 일체형으로 연결되되 단차진 구조를 이루는 비아 플러그와 상기 비아 플러그 상의 배선; 상기 비아 플러그의 측벽 및 상기 배선의 측벽과 접하는 제 1 절연 라이너; 상기 비아 플러그의 측벽을 덮는 상기 제 1 절연 라이너의 측벽을 덮되, 상기 제 1 절연 라이너와 다른 물질을 포함하는 제 2 절연 라이너; 상기 층간절연막과 상기 배선 사이에서 배치되며 상기 제 1 절연 라이너를 노출시키는 에어갭 영역; 및 상기 에어갭 영역과 상기 제 2 절연 라이너에 인접한 상기 층간절연막 내에 배치되는 손상 영역을 포함하되, 상기 손상 영역의 탄소 함량은 상기 층간절연막 내의 탄소 함량보다 낮되 상기 제 2 절연 라이너의 탄소 함량보다 높고, 상기 손상 영역의 산소 함량은 상기 층간절연막 내의 산소 함량보다 높되 상기 제 2 절연 라이너의 산소 함량보다 낮다. According to an aspect of the present invention, there is provided a semiconductor device comprising: an interlayer insulating film disposed on a semiconductor substrate; A via plug formed in the interlayer insulating film and integrally connected to each other, the via plug having a stepped structure and the wiring on the via plug; A first insulation liner in contact with a side wall of the via plug and a side wall of the wiring; A second insulation liner covering a side wall of the first insulation liner covering a side wall of the via plug, the second insulation liner comprising a material different from the first insulation liner; An air gap region disposed between the interlayer insulating film and the wiring and exposing the first insulating liner; And a damaged region disposed in the interlayer insulating film adjacent to the air gap region and the second insulating liner, wherein the carbon content of the damaged region is lower than the carbon content in the interlayer insulating film but higher than the carbon content of the second insulating liner , The oxygen content of the damaged region is higher than the oxygen content in the interlayer insulating film but lower than the oxygen content of the second insulating liner.

본 발명의 다른 양태에 따른 반도체 장치는, 반도체 기판 상에 배치되는 층간절연막; 상기 층간절연막 내에 형성되며 서로 일체형으로 연결되되 단차진 구조를 이루는 비아 플러그와 상기 비아 플러그 상의 배선; 상기 층간절연막과 상기 비아 플러그 사이에 배치되는 제 1 에어갭 영역; 및 상기 층간절연막과 상기 배선 사이에 배치되는 제 2 에어갭 영역을 포함하되, 상기 제 1 에어갭 영역과 상기 제 2 에어갭 영역은 수직적으로 중첩되지 않는다. A semiconductor device according to another aspect of the present invention includes: an interlayer insulating film disposed on a semiconductor substrate; A via plug formed in the interlayer insulating film and integrally connected to each other, the via plug having a stepped structure and the wiring on the via plug; A first air gap region disposed between the interlayer insulating film and the via plug; And a second air gap region disposed between the interlayer insulating film and the wiring, wherein the first air gap region and the second air gap region are not vertically overlapped.

본 발명의 실시예들에 따른 반도체 장치에서는 배선 옆에 에어갭 영역이 배치될 수 있다. 이로써 배선들 간의 기생 캐패시턴스를 줄이고 신호 전달 속도를 더욱 향상시킬 수 있다. In the semiconductor device according to the embodiments of the present invention, an air gap region may be disposed beside the wiring. This can reduce the parasitic capacitance between the wires and further improve the signal transmission rate.

도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 사시도이다.
도 3 내지 도 9는 도 1의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 12는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 13은 도 12의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 16은 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 18 및 도 19은 본 발명의 실시예들에 따른 반도체 장치의 단면도들을 나타낸다.
도 20은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.
도 21은 도 20의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.1 is a cross-sectional view of a semiconductor device according to embodiments of the present invention.
2 is a perspective view showing a part of a semiconductor device according to embodiments of the present invention.
FIGS. 3 to 9 are cross-sectional views sequentially showing a process of manufacturing the semiconductor device of FIG.
10 is a cross-sectional view of a semiconductor device according to embodiments of the present invention.
11 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
12 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
13 is a cross-sectional view showing a process of manufacturing the semiconductor device of FIG.
14 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
15 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
16 is a cross-sectional view showing the process of manufacturing the semiconductor device of FIG.
17 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
18 and 19 show cross-sectional views of a semiconductor device according to embodiments of the present invention.
20 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.
21 is a cross-sectional view showing a process of manufacturing the semiconductor device of Fig.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 사시도이다.1 is a cross-sectional view of a semiconductor device according to embodiments of the present invention. 2 is a perspective view showing a part of a semiconductor device according to embodiments of the present invention.

도 1 및 도 2를 참조하면, 반도체 기판(1)이 제공된다. 상기 반도체 기판(1)은 단결정 구조의 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 상기 반도체 기판(1)은 예를 들면 실리콘 단결정 웨이퍼 또는 SOI(Silicon on Insulator) 기판일 수 있다. 상기 반도체 기판(1) 상에 하부 도전 패턴(11)이 배치될 수 있다. 상기 하부 도전 패턴(11)은 하부 도전부(7)과 상기 하부 도전부(7)의 측면과 하부면과 접하는 하부 확산 방지 패턴(9)을 포함할 수 있다. 상기 하부 도전부(7)은 예를 들면 구리, 알루미늄 및 텅스텐과 같은 물질을 포함할 수 있다. 상기 하부 확산 방지 패턴(9)은 예를 들면 티타늄질화막 또는 탄탈륨 질화막을 포함할 수 있다. 상기 하부 도전 패턴(11)은 예를 들면 상기 반도체 기판(1)내에 배치되는 불순물 주입 영역과 전기적으로 연결될 수 있다. 상기 하부 도전 패턴(11)의 측면은 하부 층간절연막(3)으로 덮일 수 있다. 상기 하부 층간절연막(3)은 상기 반도체 기판(1)을 덮을 수 있다. 상기 하부 층간절연막(3)은 예를 들면 SiOCH와 같은 저유전 다공성 절연막으로 형성될 수 있다. 상기 하부 층간절연막(3)의 상부면은 상기 하부 도전 패턴(11)의 상부면과 공면을 이룰 수 있다. 1 and 2, a semiconductor substrate 1 is provided. The semiconductor substrate 1 may include a semiconductor material such as silicon or germanium of a single crystal structure. The semiconductor substrate 1 may be, for example, a silicon single crystal wafer or an SOI (Silicon on Insulator) substrate. A lower conductive pattern 11 may be disposed on the semiconductor substrate 1. The lower conductive pattern 11 may include a lower conductive portion 7 and a lower diffusion preventing pattern 9 which is in contact with a side surface and a lower surface of the lower conductive portion 7. The lower conductive portion 7 may comprise a material such as copper, aluminum and tungsten, for example. The lower diffusion prevention pattern 9 may include, for example, a titanium nitride film or a tantalum nitride film. The lower conductive pattern 11 may be electrically connected to, for example, an impurity implantation region disposed in the semiconductor substrate 1. The side surface of the lower conductive pattern 11 may be covered with a lower interlayer insulating film 3. [ The lower interlayer insulating film 3 may cover the semiconductor substrate 1. The lower interlayer insulating film 3 may be formed of a low dielectric porous insulating film such as SiOCH. The upper surface of the lower interlayer insulating film 3 may be coplanar with the upper surface of the lower conductive pattern 11.

계속해서, 상기 하부 도전 패턴(11)과 상기 하부 층간절연막(3) 상에는 하부 식각 저지막(13)과 상부 층간절연막(15)이 차례로 적층될 수 있다. 상기 하부 식각 저지막(13)은 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 상부 층간절연막(15)은 예를 들면 SiOCH와 같은 저유전 다공성 절연막으로 형성될 수 있다. Subsequently, the lower etching stopper film 13 and the upper interlayer insulating film 15 may be sequentially stacked on the lower conductive pattern 11 and the lower interlayer insulating film 3. The lower etch stop layer 13 may include, for example, a silicon nitride layer. The upper interlayer insulating film 15 may be formed of a low dielectric porous insulating film such as SiOCH.

상기 상부 층간절연막(15)에는 비아홀(17h)과 이와 중첩되는 제 1 그루브(17g1)가 배치될 수 있다. 상기 비아홀(17h)과 상기 제 1 그루브(17g1)는 이중 다마신 홀의 구조를 이룰 수 있다. 상기 비아홀(17h)은 상기 상부 층간절연막(15)과 상기 하부 식각 저지막(13)을 관통하여 상기 하부 도전 패턴(11)을 노출시킬 수 있다. 상기 하부 식각 저지막(13)의 높이에서 상기 비아홀(17h)의 폭은 상기 상부 층간절연막(15)의 높이에서 상기 비아홀(17h)의 폭보다 좁을 수 있다. 상기 비아홀(17h)에 의해 상기 하부 식각 저지막(13)의 상부면이 일부 노출될 수 있다. 상기 제 1 그루브(17g1)의 바닥에는 상기 비아홀(17h)이 노출될 수 있다. 상기 제 1 그루브(17g1)의 폭은 상기 비아홀(17h)의 폭보다 넓을 수 있다. 상기 제 1 그루브(17g1)의 일 내측벽은 이에 인접한 상기 비아홀(17h)의 일 내측벽보다 옆으로 돌출될 수 있다. 상기 제 1 그루브(17g1)의 다른 내측벽은 이에 인접한 상기 비아홀(17h)의 다른 내측벽과 일직선 상에서 서로 연결될 수 있다. 상기 상부 층간절연막(15)에는 상기 제 1 그루브(17g1)와 이격된 제 2 그루브(17g2)가 배치될 수 있다. 상기 제 2 그루브(17g2)의 바닥면은 상기 제 1 그루브(17g1)의 바닥면과 같은 높이에 위치할 수 있다. 상기 제 1 그루브(17g1)과 상기 제 2 그루브(17g2)는 일방향으로 연장되는 라인 형태일 수 있다.A via hole 17h and a first groove 17g1 overlapping the via hole 17h may be disposed in the upper interlayer insulating film 15. [ The via hole 17h and the first groove 17g1 may have a double damascene hole structure. The via hole 17h may penetrate the upper interlayer insulating film 15 and the lower etching stopper film 13 to expose the lower conductive pattern 11. The width of the via hole 17h at the height of the lower etch stop layer 13 may be narrower than the width of the via hole 17h at the height of the upper interlayer insulating layer 15. [ The upper surface of the lower etching stopper film 13 may be partially exposed by the via hole 17h. The via hole 17h may be exposed to the bottom of the first groove 17g1. The width of the first groove 17g1 may be wider than the width of the via hole 17h. One inner side wall of the first groove 17g1 may laterally protrude from a side inner wall of the via hole 17h adjacent thereto. The other inner sidewall of the first groove 17g1 can be connected to each other in a straight line with another inner sidewall of the via hole 17h adjacent thereto. The upper interlayer insulating film 15 may be provided with a second groove 17g2 spaced apart from the first groove 17g1. The bottom surface of the second groove 17g2 may be located at the same height as the bottom surface of the first groove 17g1. The first groove 17g1 and the second groove 17g2 may be in the form of a line extending in one direction.

상기 비아홀(17h) 안에는 비아 플러그(Va)가 배치될 수 있다. 상기 제 1 그루브(17g1) 안에는 제 1 배선(Wa)가 배치될 수 있다. 상기 제 2 그루브(17g2) 안에는 제 2 배선(Wb)가 배치될 수 있다. 상기 비아 플러그(Va)와 상기 제 1 배선(Wa)는 일체형으로 형성될 수 있다. 상기 제 2 배선(Wb)는 도시되지는 않았지만, 소정의 비아 플러그와 연결될 수 있다. 상기 비아 플러그(Va)는 비아 도전부(25v)와 상기 비아 도전부(25v)의 측면과 하부면을 감싸는 비아 확산방지 패턴(23v)을 포함할 수 있다. 상기 제 1 배선(Wa)은 제 1 배선 도전부(25a)와 상기 제 1 배선 도전부(25a)의 측면과 하부면과 접하는 제 1 배선 확산방지 패턴(23a)을 포함할 수 있다. 상기 비아 도전부(25v)와 상기 제 1 배선 도전부(25a)는 서로 동일한 물질로, 예를 들면 구리로, 일체형으로 형성될 수 있다. 상기 비아 확산방지 패턴(23v)과 상기 제 1 배선 확산방지 패턴(23a)는 서로 동일한 물질로, 예를 들면 티타늄질화막이나 탄탈륨질화막으로, 일체형으로 형성될 수 있다.A via plug Va may be disposed in the via hole 17h. A first wiring Wa may be disposed in the first groove 17g1. The second wiring Wb may be disposed in the second groove 17g2. The via plug Va and the first wiring Wa may be integrally formed. The second wiring Wb may be connected to a predetermined via plug (not shown). The via plug Va may include a via conductive portion 25v and a via diffusion preventing pattern 23v surrounding the side and lower surfaces of the via conductive portion 25v. The first wiring Wa may include a first wiring conductive portion 25a and a first wiring diffusion prevention pattern 23a that contacts a side surface and a lower surface of the first wiring conductive portion 25a. The via conductive portion 25v and the first conductive conductive portion 25a may be formed of the same material, for example, copper, or may be integrally formed. The via diffusion prevention pattern 23v and the first wiring diffusion prevention pattern 23a may be made of the same material, for example, a titanium nitride film or a tantalum nitride film, and may be integrally formed.

상기 비아 플러그(Va)는 서로 대향되는 제 1 비아 측벽(Vas1)과 제 2 비아 측벽(Vas2)을 포함할 수 있다. 상기 제 1 배선(Wa)은 상기 제 1 비아 측벽(Vas1)에 인접한 제 1 배선 측벽(Was1)과 이에 대향되는 제 2 배선 측벽(Was2)을 포함할 수 있다. 상기 제 1 배선 측벽(Was1)은 상기 제 1 비아 측벽(Vas1)과 수직적으로 중첩되지 않고 단차질 수 있다. 상기 제 1 배선 측벽(Was1)은 상기 제 1 비아 측벽(Vas1)보다 옆으로 돌출될 수 있다. 상기 제 2 배선 측벽(Was2)은 상기 제 2 비아 측벽(Vas2)과 일직선 상에서 서로 연결될 수 있다. The via plug Va may include a first via side wall Vas1 and a second via side wall Vas2 which are opposed to each other. The first wiring Wa may include a first wiring sidewall Was1 adjacent to the first via sidewall Vas1 and a second wiring sidewall Was2 opposed thereto. The first wiring sidewall Was1 may not be vertically overlapped with the first via sidewall Vas1 but may be interrupted. The first wiring side wall Was1 may protrude laterally from the first via side wall Vas1. The second wiring side wall Was2 may be connected to the second via side wall Vas2 in a straight line.

상기 제 1 비아 측벽(Vas1)은 제 1 비아 절연 라이너(21v1)와 접할 수 있다. 상기 제 2 비아 측벽(Vas2)은 제 2 비아 절연 라이너(21v2)와 접할 수 있다. 상기 제 1 배선 측벽(Was1)은 제 1 배선 절연 라이너(21w1)와 접할 수 있다. 상기 제 2 배선 측벽(Was2)은 제 2 배선 절연 라이너(21w2)와 접할 수 있다. 상기 제 1 비아 절연 라이너(21v1), 상기 제 2 비아 절연 라이너(21v2), 상기 제 1 배선 절연 라이너(21w1) 및 상기 제 2 배선 절연 라이너(21w2)는 모두 동일한 물질로, 예를 들면 실리콘 질화막, 실리콘탄화질화막, 알루미늄질화막 중 적어도 하나의 물질로 형성될 수 있다. 상기 제 2 배선 절연 라이너(21w2)와 상기 제 2 비아 절연 라이너(21v2)는 일직선 상에서 일체형으로 서로 연결될 수 있다. 상기 제 1 비아 절연 라이너(21v1)의 상단 폭은 상기 제 1 비아 절연 라이너(21v1)의 중간부의 폭보다 좁을 수 있다. 상기 제 1 비아 절연 라이너(21v1)의 상단은 위로 갈수록 좁아질 수 있다. 상기 제 1 배선(Wa)의 하부면과 연결되는 상기 제 1 비아 측벽(Vas1)의 상단은 라운드질 수 있다. The first via side wall Vas1 may be in contact with the first via insulation liner 21v1. The second via side wall Vas2 may be in contact with the second via insulating liner 21v2. The first wiring side wall Was1 can be in contact with the first wiring insulation liner 21w1. The second wiring side wall (Was2) can be in contact with the second wiring insulation liner 21w2. The first via insulation liner 21v1, the second via insulation liner 21v2, the first wiring insulation liner 21w1 and the second wiring insulation liner 21w2 are all made of the same material, for example, a silicon nitride film , A silicon carbide nitride film, and an aluminum nitride film. The second wiring insulation liner 21w2 and the second via insulation liner 21v2 may be integrally connected to each other in a straight line. The upper end of the first via insulating liner 21v1 may be narrower than the middle end of the first via insulating liner 21v1. The upper end of the first via insulating liner 21v1 may become narrower toward the upper side. The upper end of the first via side wall Vas1 connected to the lower surface of the first wiring Wa may be rounded.

상기 제 1 비아 절연 라이너(21v1)과 이에 인접한 상기 상부 층간절연막(15) 사이에는 제 1 비아 에어갭 영역(Av1)이 배치될 수 있다. 상기 제 1 비아 에어갭 영역(Av1)은 상기 제 1 비아 절연 라이너(21v1)를 노출시킬 수 있다. 상기 제 2 비아 절연 라이너(21v2)와 이에 인접한 상기 상부 층간절연막(15) 사이에는 제 2 비아 에어갭 영역(Av2)이 배치될 수 있다. 상기 제 2 비아 에어갭 영역(Av2)은 상기 제 2 비아 절연 라이너(21v2)를 노출시킬 수 있다. 상기 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)은 상기 하부 식각 저지막(13)의 일부 상부면들과 측벽들을 노출시킬 수 있다. A first via air gap region Av1 may be disposed between the first via insulating liner 21v1 and the upper interlayer insulating film 15 adjacent thereto. The first via air gap region Av1 may expose the first via insulation liner 21v1. A second via air gap region (Av2) may be disposed between the second via insulating liner (21v2) and the adjacent upper interlayer insulating film (15). The second via-air gap region Av2 may expose the second via-insulating liner 21v2. The first and second via-air gap regions Av1 and Av2 may expose some upper surfaces and sidewalls of the lower etch stop layer 13.

상기 제 1 배선 절연 라이너(21w1)와 이에 인접한 상기 상부 층간절연막(15) 사이에는 제 1 배선 에어갭 영역(Aw1)이 배치될 수 있다. 상기 제 1 배선 에어갭 영역(Aw1)은 상기 제 1 배선 절연 라이너(21w1)를 노출시킬 수 있다. 상기 제 2 배선 절연 라이너(21w2)와 이에 인접한 상기 상부 층간절연막(15) 사이에는 제 2 배선 에어갭 영역(Aw2)이 배치될 수 있다. 상기 제 2 배선 에어갭 영역(Aw2)은 상기 제 2 배선 절연 라이너(21w2)를 노출시킬 수 있다. A first wiring air gap region Aw1 may be disposed between the first wiring insulation liner 21w1 and the upper interlayer insulation film 15 adjacent thereto. The first wiring air gap region Aw1 can expose the first wiring insulation liner 21w1. A second wiring air gap region Aw2 may be disposed between the second wiring insulation liner 21w2 and the upper interlayer insulating film 15 adjacent thereto. The second wiring air gap region Aw2 can expose the second wiring insulation liner 21w2.

상기 제 2 비아 에어갭 영역(Av2)과 상기 제 2 배선 에어갭 영역(Aw2)은 일직선상에서 서로 연결될 수 있다. 상기 제 1 비아 에어갭 영역(Av1)은 상기 제 1 배선 에어갭 영역(Aw1)과 연결되지 못하고 서로 고립될 수 있다. 상기 제 1 배선(Wa)의 하부면은 상기 제 1 비아 에어갭 영역(Av1)과 상기 제 1 배선 에어갭 영역(Aw1) 사이에서 상기 상부 층간절연막(15)과 접할 수 있다.The second via air gap region Av2 and the second wiring air gap region Aw2 may be connected to each other in a straight line. The first via air gap region Av1 may be isolated from the first wiring air gap region Aw1 without being connected to the first wiring air gap region Aw1. The lower surface of the first wiring Wa may be in contact with the upper interlayer insulating film 15 between the first via air gap region Av1 and the first wiring air gap region Aw1.

상기 제 2 배선(Wb)은 제 2 배선 도전부(25b)와 이의 측벽과 하부면을 덮는 제 2 배선 확산방지 패턴(23b)을 포함할 수 있다. 상기 제 2 배선 도전부(25b)는 예를 들면 구리를 포함할 수 있다. 상기 제 2 배선 확산방지 패턴(23b)는 예를 들면 티타늄질화막 또는 탄탈륨 질화막을 포함할 수 있다. 상기 제 2 배선(Wb)의 측벽은 제 3 배선 절연 라이너(21wb)로 덮일 수 있다. 상기 제 3 배선 절연 라이너(21wb)는 예를 들면 실리콘 질화막, 실리콘탄화질화막 및 알루미늄 질화막 중 적어도 하나의 물질을 포함할 수 있다. 상기 제 3 배선 절연 라이너(21wb)와 이에 인접한 상기 상부 층간절연막(15) 사이에는 제 3 배선 에어갭 영역(Awb)이 배치될 수 있다. 상기 제 3 배선 에어갭 영역(Awb)은 상기 제 3 배선 절연 라이너(21wb)를 노출시킬 수 있다. The second wiring Wb may include a second wiring conductive portion 25b and a second wiring diffusion prevention pattern 23b covering the side and bottom surfaces of the second wiring conductive portion 25b. The second wiring conductive portion 25b may include, for example, copper. The second wiring diffusion prevention pattern 23b may include, for example, a titanium nitride film or a tantalum nitride film. The sidewall of the second wiring Wb may be covered with a third wiring insulation liner 21wb. The third wiring insulation liner 21wb may include at least one of a silicon nitride film, a silicon carbide nitride film, and an aluminum nitride film, for example. A third wiring air gap region Awb may be disposed between the third wiring insulation liner 21wb and the upper interlayer insulation film 15 adjacent thereto. The third wiring air gap region Awb can expose the third wiring insulation liner 21wb.

상기 제 1 및 제 2 배선들(Wa, Wb)의 상부면들은 보호막(27)으로 덮일 수 있다. 상기 보호막(27)은 예를 들면 코발트 또는 코발트 실리사이드를 포함할 수 있다. 상기 보호막(27)과 상기 상부 층간절연막(15)은 상부 식각 저지막(29)으로 덮일 수 있다. 상기 상부 식각 저지막(29)은 예를 들면 실리콘 질화막을 포함할 수 있다. 도 2에서 상기 비아 플러그(Va)는 사각 기둥 형태로 도시되었으나 원기둥 형태도 가능하다. The upper surfaces of the first and second wirings Wa and Wb may be covered with a protective film 27. The protective film 27 may include, for example, cobalt or cobalt suicide. The protective film 27 and the upper interlayer insulating film 15 may be covered with an upper etching stopper film 29. The upper etching stopper film 29 may include, for example, a silicon nitride film. In FIG. 2, the via plug Va is shown in the form of a square pole, but it is also possible to have a cylindrical shape.

도 3 내지 도 9는 도 1의 반도체 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.FIGS. 3 to 9 are cross-sectional views sequentially showing a process of manufacturing the semiconductor device of FIG.

도 3을 참조하면, 반도체 기판(1)을 준비한다. 상기 반도체 기판(1)은 예를 들면 실리콘 단결정 기판일 수 있다. 상기 반도체 기판(1) 상에 하부 층간절연막(3)을 형성할 수 있다. 상기 하부 층간절연막(3)은 예를 들면 SiOCH와 같은 저유전 다공성 절연막일 수 있다. 상기 하부 층간절연막(3)을 패터닝하여 트렌치(4)를 형성할 수 있다. 상기 반도체 기판(1) 상에 하부 확산방지막을 콘포말하게 형성하고 하부 도전막을 형성하여 상기 트렌치(4)를 채울 수 있다. 상기 하부 도전막과 상기 하부 확산방지막에 대하여 평탄화 식각 공정을 진행하여 상기 하부 층간절연막(3)의 상부면을 노출시키는 동시에 상기 트렌치(4) 안에 하부 확산방지 패턴(9)과 하부 도전부(7)를 포함하는 하부 도전 패턴(11)을 형성할 수 있다. 본 예에서는 상기 하부 층간절연막(3)을 형성한 후에 상기 하부 도전 패턴(11)을 형성하였으나 상기 하부 도전 패턴(11)을 형성한 후에 상기 하부 층간절연막(3)을 형성할 수도 있다. 이 경우, 상기 하부 도전 패턴(11)의 구조가 다를 수 있으며 도전막을 적층한 후 패터닝함으로써 형성될 수 있다. Referring to FIG. 3, a semiconductor substrate 1 is prepared. The semiconductor substrate 1 may be, for example, a silicon single crystal substrate. The lower interlayer insulating film 3 may be formed on the semiconductor substrate 1. [ The lower interlayer insulating film 3 may be a low dielectric porous insulating film such as SiOCH. The trenches 4 can be formed by patterning the lower interlayer insulating film 3. [ A lower diffusion barrier film may be formed on the semiconductor substrate 1 to form a lower diffusion barrier film and a lower conductive film may be formed to fill the trench 4. [ The lower conductive film and the lower diffusion preventing film are subjected to a planarization etching process to expose the upper surface of the lower interlayer insulating film 3 and the lower diffusion preventing pattern 9 and the lower conductive portion 7 The lower conductive pattern 11 can be formed. Although the lower conductive pattern 11 is formed after forming the lower interlayer insulating film 3 in this example, the lower interlayer insulating film 3 may be formed after the lower conductive pattern 11 is formed. In this case, the structure of the lower conductive pattern 11 may be different and may be formed by laminating and patterning the conductive film.

상기 하부 층간절연막(3)과 상기 하부 도전 패턴(11) 상에 하부 식각 저지막(13)을 형성할 수 있다. 상기 하부 식각 저지막(13)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 하부 식각 저지막(13) 상에 상부 층간절연막(15)을 형성할 수 있다. 상기 상부 층간절연막(15)은 예를 들면 SiOCH와 같은 저유전 다공성 절연막으로 형성될 수 있다. A lower etching stopper film 13 may be formed on the lower interlayer insulating film 3 and the lower conductive pattern 11. The lower etching stopper film 13 may be formed of, for example, a silicon nitride film. An upper interlayer insulating film 15 may be formed on the lower etching stopper film 13. [ The upper interlayer insulating film 15 may be formed of a low dielectric porous insulating film such as SiOCH.

도 4를 참조하면, 상기 하부 층간절연막(3)과 상기 하부 식각 저지막(13)을 차례대로 식각하여 비아홀(17h), 상기 비아홀(17h)과 중첩되는 제 1 그루브(17g1), 상기 제 1 그루브(17g1)와 이격되는 제 2 그루브(17g2)를 형성할 수 있다. 예를 들면 상기 하부 도전 패턴(11)이 노출되지 않도록 상기 비아홀(17h)을 먼저 부분적으로 형성한 후에, 상기 제 1 및 제 2 그루브들(17g1, 17g2)을 형성하면서 상기 비아홀(17h)을 완전하게 형성하여 상기 하부 도전 패턴(11)을 노출시키는 방법으로 형성할 수 있다. 또는 상기 제 1 및 제 2 그루브들(17g1, 17g2)을 먼저 형성한 후에, 상기 제 1 그루브(17g1)의 바닥 부분을 식각하여 상기 비아홀(17h)을 형성할 수 있다. 상기 비아홀(17h)은 상기 하부 도전 패턴(11)을 노출시킬 수 있다. 이에 의해 상기 하부 식각 저지막(13)의 측벽도 노출될 수 있다. 상기 식각 공정에 의해 상기 제 1 및 제 2 그루브들(17g1, 17g2) 및 상기 비아홀(17h)에 의해 노출된 상기 상부 층간절연막(15)의 표면에는 식각 손상된 영역인, 손상 영역(DR)이 형성될 수 있다. 상기 손상 영역(DR)은 손상되지 않은 상기 상부 층간절연막(15)에 포함된 탄소의 함량 보다 낮은 탄소의 함량을 가질 수 있다. 상기 손상 영역(DR)은 손상되지 않은 상기 상부 층간절연막(15)에 포함된 산소의 함량 보다 높은 산소의 함량을 가질 수 있다. 상기 손상 영역(DR)은 상기 상부 층간절연막(15)의 일부분이 플라즈마 건식 식각 공정에 의해 영향을 받아 만들어질 수 있다.Referring to FIG. 4, the lower interlayer insulating film 3 and the lower etching stopper film 13 are sequentially etched to form a via hole 17h, a first groove 17g1 overlapping the via hole 17h, And a second groove 17g2 spaced apart from the groove 17g1 can be formed. For example, after the via hole 17h is partially formed so that the lower conductive pattern 11 is not exposed, the via hole 17h is completely formed while forming the first and second grooves 17g1 and 17g2, And then the lower conductive pattern 11 is exposed. Alternatively, after the first and second grooves 17g1 and 17g2 are formed first, the bottom portion of the first groove 17g1 may be etched to form the via hole 17h. The via hole 17h may expose the lower conductive pattern 11. As a result, the side walls of the lower etch stop layer 13 can be exposed. The damaged region DR is formed on the surface of the upper interlayer insulating film 15 exposed by the first and second grooves 17g1 and 17g2 and the via hole 17h by the etching process, . The damaged region DR may have a carbon content lower than that of carbon contained in the upper interlayer insulating film 15 which is not damaged. The damaged region DR may have an oxygen content higher than the content of oxygen contained in the upper interlayer insulating film 15 which is not damaged. The damaged region DR may be formed by a part of the upper interlayer insulating film 15 affected by the plasma dry etching process.

도 5를 참조하면, 상기 손상 영역(DR)을 제거할 수 있다. 상기 손상 영역(DR)을 제거하는 과정은 예를 들면 불산을 이용한 건식/습식 식각 공정으로 진행될 수 있다. 이로 인해, 상기 상부 층간절연막(15)의 일부가 제거될 수 있고, 상기 하부 식각 저지막(13)의 상부면이 노출될 수 있다. Referring to FIG. 5, the damaged area DR may be removed. The process of removing the damaged region DR can be performed, for example, by a dry / wet etching process using hydrofluoric acid. Accordingly, a part of the upper interlayer insulating film 15 can be removed, and the upper surface of the lower etching stopper film 13 can be exposed.

도 6을 참조하면, 상기 반도체 기판(1) 상에 희생 스페이서막을 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 희생 스페이서들(19v1, 19v2, 19w1, 19w2 19wb)을 형성할 수 있다. 상기 희생 스페이서들(19v1, 19v2, 19w1, 19w2 19wb)은 상기 비아홀(17h)의 일 측벽을 덮는 제 1 비아 희생 스페이서(19v1), 상기 제 1 비아 희생 스페이서(19v1)과 대향되는 제 2 비아 희생 스페이서(19v2), 상기 제 1 그루브(17g1)의 일측벽을 덮는 제 1 배선 희생 스페이서(19w1), 상기 제 1 배선 희생 스페이서(19w1)과 대향되는 제 2 배선 희생 스페이서(19w2) 및 상기 제 2 그루브(17g2)의 내측벽을 덮는 제 3 배선 희생 스페이서(19wb)를 포함할 수 있다. 상기 희생 스페이서들(19v1, 19v2, 19w1, 19w2 19wb)은 상기 상부 층간절연막(15), 상기 하부 식각 저지막(13) 및 후속의 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)과 식각 선택비를 가지는 물질로 형성될 수 있다. 상기 희생 스페이서들(19v1, 19v2, 19w1, 19w2 19wb)은 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 제 2 비아 희생 스페이서(19v2)와 상기 제 2 배선 희생 스페이서(19w2)는 일직선 상에서 일체형으로 연결될 수 있다. 상기 제 1 비아 희생 스페이서(19v1)과 상기 제 2 비아 희생 스페이서(19v2)는 상기 비아홀(17h)의 내벽을 따라 서로 연결될 수 있다. 상기 제 1 배선 희생 스페이서(19w1)는 상기 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2) 및 상기 제 2 배선 희생 스페이서(19w2)로부터 고립될 수 있다. Referring to FIG. 6, sacrificial spacers 19v1, 19w2, 19w1, and 19w2 19wb may be formed by successively laminating a sacrificial spacer film on the semiconductor substrate 1 and conducting an anisotropic etching process. The sacrificial spacers 19v1, 19v2, 19w1, and 19w2 19wb include a first via sacrificial spacer 19v1 covering one side wall of the via hole 17h, a second via sacrificial spacer 19v1 opposed to the first via sacrificial spacer 19v1, A first wiring sacrificial spacer 19w1 covering one side wall of the first groove 17g1; a second wiring sacrificial spacer 19w2 opposed to the first wiring sacrificial spacer 19w1; And a third wiring sacrificial spacer 19wb covering the inner wall of the groove 17g2. The sacrificial spacers 19v1, 19v2, 19w1 and 19w2 19wb are formed on the upper interlayer insulating film 15, the lower etching stopper film 13 and the subsequent insulating liner 21v1, 21v2, 21w1, / RTI > and < RTI ID = 0.0 > The sacrificial spacers 19v1, 19v2, 19w1, 19w2 19wb may be formed of, for example, a silicon oxide film. The second via sacrificial spacer 19v2 and the second wiring sacrificial spacer 19w2 may be integrally connected in a straight line. The first via sacrificial spacer 19v1 and the second via sacrificial spacer 19v2 may be connected to each other along the inner wall of the via hole 17h. The first wiring sacrificial spacers 19w1 may be isolated from the first and second via sacrificial spacers 19v1 and 19v2 and the second wiring sacrificial spacers 19w2.

계속해서 도 6을 참조하면, 상기 반도체 기판(1) 상에 절연 라이너막을 콘포말하게 형성하고 이방성 식각 공정을 진행하여 상기 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)을 형성할 수 있다. 상기 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)은 예를 들면 실리콘 질화막, 실리콘 탄화질화막 및 알루미늄 질화막 중 적어도 하나로 형성될 수 있다. 상기 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)은 상기 제 1 비아 희생 스페이서(19v1)의 측벽을 덮는 제 1 비아 절연 라이너(21v1), 상기 제 2 비아 희생 스페이서(19v2)의 측벽을 덮는 제 2 비아 절연 라이너(21v2), 상기 제 1 배선 희생 스페이서(19w1)의 측벽을 덮는 제 1 배선 절연 라이너(21w1), 상기 제 2 배선 희생 스페이서(19w2)의 측벽을 덮는 제 2 배선 절연 라이너(21w2), 및 상기 제 3 배선 희생 스페이서(19wb)의 측벽을 덮는 제 3 배선 절연 라이너(21wb)를 포함할 수 있다. 상기 제 2 비아 절연 라이너(21v2)와 상기 제 2 배선 절연 라이너(21w2)는 일직선 상에서 일체형으로 연결될 수 있다. 상기 제 1 비아 절연 라이너(21v1)과 상기 제 2 비아 절연 라이너(21v2)는 상기 비아홀(17h)의 내벽을 따라 서로 연결될 수 있다. 상기 제 1 배선 절연 라이너(21w1)는 상기 제 1 및 제 2 비아 절연 라이너들(21v1, 21v2) 및 상기 제 2 배선 절연 라이너(21w2)로부터 고립될 수 있다. 6, an insulating liner film is formed on the semiconductor substrate 1 in a conformal manner, and the insulating liner 21v1, 21v2, 21w1, 21w2, and 21wb may be formed by performing an anisotropic etching process. The insulating liner 21v1, 21v2, 21w1, 21w2 21wb may be formed of at least one of, for example, a silicon nitride film, a silicon carbide nitride film, and an aluminum nitride film. The insulating liner 21v1, 21v2, 21w1, 21w2 21wb includes a first via insulating liner 21v1 covering the side wall of the first via sacrificial spacer 19v1, a second via insulating liner 21v2 covering the side wall of the second via sacrificial spacer 19v2, A first wiring insulation liner 21w1 covering the side walls of the first wiring sacrificial spacer 19w1 and a second wiring insulation liner 21w1 covering the side walls of the second wiring sacrificial spacer 19w2, And a third wiring insulation liner 21wb covering the side walls of the third wiring sacrificial spacers 19wb. The second via insulation liner 21v2 and the second wiring insulation liner 21w2 may be integrally connected in a straight line. The first via insulating liner 21v1 and the second via insulating liner 21v2 may be connected to each other along the inner wall of the via hole 17h. The first wiring insulation liner 21w1 may be isolated from the first and second via insulation liner 21v1, 21v2 and the second wiring insulation liner 21w2.

상기 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)을 형성함으로써 상기 상부 층간절연막(15)의 일부와 상기 하부 도전 패턴(11)의 상부면이 노출될 수 있다.A part of the upper interlayer insulating film 15 and the upper surface of the lower conductive pattern 11 can be exposed by forming the insulating liner 21v1, 21v2, 21w1, 21w2 21wb.

도 7을 참조하면, 상기 반도체 기판(1) 상에 확산방지막(23)을 콘포말하게 형성할 수 있다. 상기 확산 방지막(23)은 상기 하부 도전 패턴(11)과 접할 수 있다. 상기 확산방지막(23)은 예를 들면 티타늄 질화막 또는 탄탈륨 질화막으로 형성될 수 있다. 상기 확산방지막(23)은 예를 들면 원자박막증착 공정이나 화학기상증착 공정으로 형성될 수 있다. 상기 확산 방지막(23) 상에 상부 도전막(25)을 적층하여 상기 비아홀(17h)과 상기 제 1 및 제 2 그루브들(17g1, 17g2)을 채울 수 있다. 상기 상부 도전막(25)은 예를 들면 구리로 형성될 수 있다. 상기 상부 도전막(25)은 예를 들면 전기 도금 또는 무전해 도금공정으로 형성될 수 있다. 이때 상기 확산방지막(23)은 시드층으로서 기능을 할 수 있다. Referring to FIG. 7, a diffusion barrier layer 23 may be formed on the semiconductor substrate 1 in a conformal manner. The diffusion barrier layer 23 may be in contact with the lower conductive pattern 11. The diffusion preventing film 23 may be formed of, for example, a titanium nitride film or a tantalum nitride film. The diffusion barrier layer 23 may be formed by, for example, an atomic thin film deposition process or a chemical vapor deposition process. The upper conductive film 25 may be stacked on the diffusion barrier film 23 to fill the via hole 17h and the first and second grooves 17g1 and 17g2. The upper conductive film 25 may be formed of, for example, copper. The upper conductive film 25 may be formed, for example, by electroplating or electroless plating. At this time, the diffusion barrier layer 23 may function as a seed layer.

도 8을 참조하면, CMP(Chemical Mechanical Polishing)과 같은 연마 공정을 진행하여 상기 상부 층간절연막(15)의 일부, 상기 확산 방지막(23)의 일부 및 상기 상부 도전막(25)의 일부를 제거하여 비아 플러그(Va), 제 1 배선(Wa) 및 제 2 배선(Wb)을 형성할 수 있다. 이때, 상기 제 1 내지 제 3 배선 절연 라이너들(21w1, 21w2, 21wb)과 상기 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19wb)의 상부들도 제거되고 노출될 수 있다. 상기 제 1 배선(Wa)과 상기 제 2 배선(Wb) 상에 보호막(27)을 형성할 수 있다. 상기 보호막(27)은 예를 들면 코발트 또는 코발트 실리사이드막으로 형성될 수 있다. 상기 보호막(27)을 형성하는 과정은 예를 들면 코발트막을 적층하고 패터닝한 후, 실리콘막을 적층하고 열처리 공정을 진행하여 코발트 실리사이드막을 형성할 수 있다. 그리고 미반응된 실리콘막을 제거할 수 있다. 8, a polishing process such as chemical mechanical polishing (CMP) is performed to remove a part of the upper interlayer insulating film 15, a part of the diffusion preventing film 23 and a part of the upper conductive film 25 The via plug Va, the first wiring Wa, and the second wiring Wb. At this time, upper portions of the first to third wiring insulation liner (21w1, 21w2, 21wb) and the first to third wiring sacrificial spacers (19w1, 19w2, 19wb) may also be removed and exposed. A protective film 27 may be formed on the first wiring Wa and the second wiring Wb. The protective film 27 may be formed of, for example, a cobalt or cobalt silicide film. The protective layer 27 may be formed by, for example, laminating and patterning a cobalt layer, laminating a silicon layer, and performing a heat treatment process to form a cobalt silicide layer. And the unreacted silicon film can be removed.

도 9를 참조하면, 노출된 상기 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19wb)을 제거하여 제 1 내지 제 3 배선 에어갭 영역들(Aw1, Aw2, Awb)을 형성할 수 있다. 상기 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19wb)을 제거하는 과정은 예를 들면 불산을 이용한 건식/습식 식각 공정으로 진행될 수 있다. 상기 식각 공정 시간을 계속 진행하여 상기 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19wb) 뿐만 아니라 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)도 제거될 수 있다. 상기 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)은 상기 제 2 배선 희생 스페이서(19w2)와 연결되었으므로 불산의 침투 깊이에 따라 모두 제거될 수 있다. 상기 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)이 제거됨에 따라 이들이 있던 곳에 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)이 형성될 수 있다. 상기 보호막(27)은 상기 식각 공정에서 상기 제 1 및 제 2 배선들(Wa, Wb)이 불산으로부터 손상되는 것을 막을 수 있다. 상기 희생 스페이서막의 두께를 조절함으로써 최종적으로 형성되는 에어갭 영역들(Av1, Av2, Aw1, Aw2, Awb)의 크기를 조절할 수 있다. 9, the first through third wiring sacrificial spacers 19w1, 19w2, and 19wb may be removed to form the first through third wiring air gap regions Aw1, Aw2, and Awb . The process of removing the first to third wiring sacrificial spacers 19w1, 19w2, and 19wb may be performed by a dry / wet etching process using, for example, hydrofluoric acid. The first and third wiring sacrificial spacers 19w1, 19w2, and 19wb as well as the first and second via sacrificial spacers 19v1 and 19v2 may be removed. Since the first and second via sacrificial spacers 19v1 and 19v2 are connected to the second wiring sacrificial spacers 19w2, they may be all removed according to the penetration depth of the hydrofluoric acid. As the first and second via sacrificial spacers 19v1 and 19v2 are removed, the first and second via air gap regions Av1 and Av2 may be formed where they existed. The protective film 27 can prevent the first and second wirings Wa and Wb from being damaged by hydrofluoric acid in the etching process. The size of the air gap regions Av1, Av2, Aw1, Aw2, and Awb finally formed can be adjusted by adjusting the thickness of the sacrificial spacer film.

다시 도 1을 참조하면, 상기 상부 층간절연막(15)과 상기 보호막(27) 상에 상부 식각 저지막(29)을 형성할 수 있다. 상기 상부 식각 저지막(29)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 상부 식각 저지막(29)은 상기 제 1 내지 제 3 배선 에어갭 영역들(Aw1, Aw2, Awb)의 상부를 막을 수 있다. Referring again to FIG. 1, an upper etch stop layer 29 may be formed on the upper interlayer insulating layer 15 and the passivation layer 27. The upper etching stopper film 29 may be formed of, for example, a silicon nitride film. The upper etching stopper film 29 may cover upper portions of the first to third wiring air gap regions Aw1, Aw2, and Awb.

도 10은 본 발명의 실시예들에 따른 반도체 장치의 단면도이다.10 is a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 10을 참조하면, 본 예에 따른 반도체 장치에서는 제 1 및 제 2 비아 절연 라이너들(21v1, 21v2)이 비아 플러그(Va)의 측면들을 덮되 하부 측면을 일부 노출시킬 수 있다. 제 1 배선 절연 라이너(21w1)는 제 1 배선(Wa)의 제 1 배선 측벽(Was1)의 하부를 노출시킬 수 있다. 제 3 배선 절연 라이너(21wb)는 제 2 배선(Wb)의 하부 측면을 노출시킬 수 있다. 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2), 제 1 배선 에어갭 영역(Aw1) 및 제 3 배선 에어갭 영역(Awb)은 'L'자형 단면을 가질 수 있다. 그 외의 구성은 도 1 및 도 2를 참조하여 설명한 바와 동일/유사할 수 있다. Referring to FIG. 10, in the semiconductor device according to the present example, the first and second via insulating liner 21v1 and 21v2 cover the side surfaces of the via plug Va but can partially expose the lower side surface. The first wiring insulation liner 21w1 can expose the lower portion of the first wiring side wall Was1 of the first wiring Wa. The third wiring insulation liner 21wb can expose the lower side surface of the second wiring Wb. The first and second via air gap regions Av1 and Av2, the first wiring air gap region Aw1, and the third wiring air gap region Awb may have an L shape. Other configurations may be the same as or similar to those described with reference to Figs. 1 and 2. Fig.

도 10의 반도체 장치를 제조하는 과정은 다음과 같다. 도 5의 상태에서 반도체 기판(1) 상에 희생 스페이서막과 절연 라이너막을 순차적으로 콘포말하게 적층한 후 이방성 식각 공정을 진행하여 희생 스페이서들(19v1, 19v2, 19w1, 19w2 19wb)과 절연 라이너들(21v1, 21v2, 21w1, 21w2 21wb)을 동시에 형성할 수 있다. 후속으로 동일/유사한 과정을 진행할 수 있다. 그 외의 제조 공정은 도 3 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다. The process of fabricating the semiconductor device of FIG. 10 is as follows. 5, a sacrificial spacer film and an insulating liner film are successively deposited on the semiconductor substrate 1 in a conformal manner, and then an anisotropic etching process is performed to form the sacrificial spacers 19v1, 19v2, 19w1, 19w2 19wb and the insulating liner (21v1, 21v2, 21w1, 21w2 21wb) can be simultaneously formed. The same / similar process can be followed. Other manufacturing processes may be the same as or similar to those described with reference to Figs.

도 11은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.11 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 11을 참조하면, 본 예에 따른 반도체 장치는 도 1의 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)이 없이 이 위치들에 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)이 있을 수 있다. 이는 도 8의 단계 후에 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19w3) 만을 제거하고 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)을 남김으로써 형성될 수 있다. 그 외의 구성 및 제조 과정은 도 1 내지 도 9를 참조하여 설명한 바와 동일/유사할 수 있다. Referring to Fig. 11, the semiconductor device according to the present example has first and second via sacrificial spacers 19v1, 19v2 (Av1, Av2) at these positions without the first and second via air gap regions Av1, )This can be. This can be done by removing only the first to third wiring sacrificial spacers 19w1, 19w2, 19w3 and leaving the first and second via sacrificial spacers 19v1, 19v2 after the step of Fig. Other configurations and manufacturing processes may be the same as or similar to those described with reference to Figs.

도 12는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.12 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 12를 참조하면, 본 예에 따른 반도체 장치에서는 에어갭 영역들(Av1, Av2, Aw1, Aw2, Awb)에 의해 노출되는 상기 상부 층간절연막(15)의 표면에 인접하여 손상 영역(DR)이 있을 수 있다. 이 반도체 장치에서, 상기 손상 영역(DR)에서 탄소의 함량은 상기 상부 층간절연막(15)의 탄소의 함량 보다 낮을 수 있다. 상기 손상 영역(DR)에서 산소의 함량은 상기 상부 층간절연막(15)의 산소의 함량 보다 높을 수 있다. 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)은 하부 식각 저지막(13)의 상부면을 노출시키지 않을 수 있다. 상기 하부 식각 저지막(13)의 측벽은 상기 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)에 노출되는 상기 상부 층간절연막(15)의 측벽과 일직선상에 위치할 수 있다. 그 외의 구성은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다. 12, in the semiconductor device according to the present embodiment, the damaged region DR is adjacent to the surface of the upper interlayer insulating film 15 exposed by the air gap regions Av1, Av2, Aw1, Aw2, and Awb Can be. In this semiconductor device, the content of carbon in the damaged region DR may be lower than the content of carbon in the upper interlayer insulating film 15. The content of oxygen in the damaged region DR may be higher than the content of oxygen in the upper interlayer insulating film 15. The first and second via air gap regions Av1 and Av2 may not expose the upper surface of the lower etch stop layer 13. [ The sidewalls of the lower etch stop layer 13 may be positioned on the sidewalls of the upper interlayer insulating layer 15 exposed to the first and second via-air gap regions Av1 and Av2. Other configurations may be the same as or similar to those described with reference to Fig.

도 13은 도 12의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.13 is a cross-sectional view showing a process of manufacturing the semiconductor device of FIG.

도 13을 참조하면, 도 4의 단계의 손상 영역(DR)이 있는 상태에서, 도 5의 손상 영역(DR)을 제거하는 과정을 생략하고, 도 6 내지 도 8의 과정을 진행할 수 있다. 그리고 불산을 이용한 건식/습식 공정을 진행하여 노출된 제 1 내지 제 3 배선 희생 스페이서들(19w1, 19w2, 19wb)과 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)을 제거할 수 있다. 이때 상기 손상 영역(DR)은 실리콘 산화막으로 형성되는 상기 희생 스페이서들(19w1, 19w2, 19wb, 19v1, 19v2) 보다는 탄소를 많이 함유하여 불산에 의한 식각률이 낮을 수 있다. 따라서 상기 손상 영역(DR)이 불산으로 제거되기 전에 식각 공정을 중단하여 상기 손상 영역(DR)을 남길 수 있다. 후속으로 동일한 공정을 진행할 수 있다. Referring to FIG. 13, the process of removing the damaged area DR shown in FIG. 5 may be omitted, and the processes of FIGS. 6 to 8 may be performed in a state where the damaged area DR exists in the step of FIG. Then, the exposed first to third wiring sacrificial spacers 19w1, 19w2, 19wb and the first and second via sacrificial spacers 19v1, 19v2 can be removed by a dry / wet process using hydrofluoric acid. At this time, the damaged region DR contains a larger amount of carbon than the sacrificial spacers 19w1, 19w2, 19wb, 19v1, and 19v2 formed of a silicon oxide film, and the etching rate by hydrofluoric acid may be low. Therefore, the etching process can be stopped before the damaged region DR is removed by hydrofluoric acid to leave the damaged region DR. The same process can be subsequently carried out.

도 14는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.14 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 14의 반도체 장치는 도 11과 도 12의 조합의 예일 수 있다. 도 14의 반도체 장치는 비아홀(17h)의 내벽과 제 1 및 제 2 그루브들(17g1, 17g2)의 내측벽들에 인접한 상부 층간절연막(15)에 손상 영역(DR)이 배치될 수 있다. 도 14의 반도체 장치는 도 1의 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)이 없이 이 위치들에 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)이 있을 수 있다. 이때, 상기 손상 영역(DR)의 탄소 함량은 상기 상부 층간절연막(15) 내의 탄소 함량보다 낮고 상기 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)에 포함된 탄소의 함량보다 높을 수 있다. 상기 손상 영역(DR)의 산소 함량은 상기 상부 층간절연막(15) 내의 산소 함량보다 높고 상기 제 1 및 제 2 비아 희생 스페이서들(19v1, 19v2)에 포함된 산소의 함량보다 낮을 수 있다.The semiconductor device of Fig. 14 can be an example of the combination of Fig. 11 and Fig. 14, the damaged region DR may be disposed in the upper interlayer insulating film 15 adjacent to the inner wall of the via hole 17h and the inner walls of the first and second grooves 17g1 and 17g2. The semiconductor device of Fig. 14 may have first and second via sacrificial spacers 19v1, 19v2 at these positions without the first and second via air gap regions Av1, Av2 of Fig. At this time, the carbon content of the damaged region DR may be lower than the carbon content in the upper interlayer insulating film 15 and higher than the content of carbon contained in the first and second via sacrificial spacers 19v1 and 19v2. The oxygen content of the damaged region DR may be higher than the oxygen content in the upper interlayer insulating film 15 and lower than the content of oxygen contained in the first and second via sacrificial spacers 19v1 and 19v2.

도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.15 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 15를 참조하면, 본 예에 따른 반도체 장치에서는 에어갭 영역들(Av1, Av2, Aw1, Aw2, Awb)의 수평 폭이 도 1의 경우보다 넓을 수 있다. 또한 본 반도체 장치에서는 제 1 비아 에어갭 영역(Av1)과 제 1 배선 에어갭 영역(Aw1)을 연결하는 제 1 연결 에어갭 영역(Ac1)에 의해 제 1 배선(Wa)의 하부면이 노출될 수 있다. 즉, 상기 제 1 배선(Wa)의 하부면은 상기 제 1 연결 에어갭 영역(Ac1)에 의해 상부 층간절연막(15)과 이격될 수 있다. 제 3 배선 에어갭 영역들(Awb)을 연결하는 제 2 연결 에어갭 영역(Ac2)에 의해 제 2 배선(Wb)의 하부면도 노출될 수 있다. 상기 제 1 및 제 2 연결 에어갭 영역들(Ac1, Ac2)은 상기 반도체 기판(1)의 상부면에 대해 평행할 수 있다. 그 외의 구성은 도 1 및 도 2를 참조하여 설명한 바와 동일/유사할 수 있다. 15, the horizontal width of the air gap regions Av1, Av2, Aw1, Aw2, and Awb in the semiconductor device according to the present example may be wider than in the case of FIG. In the present semiconductor device, the lower surface of the first wiring Wa is exposed by the first connection air gap region Ac1 connecting the first via air gap region Av1 and the first wiring air gap region Aw1 . That is, the lower surface of the first wiring Wa may be separated from the upper interlayer insulating film 15 by the first connection air gap region Ac1. The lower surface of the second wiring Wb can also be exposed by the second connection air gap region Ac2 connecting the third wiring air gap regions Awb. The first and second connection air gap regions Ac1 and Ac2 may be parallel to the upper surface of the semiconductor substrate 1. [ Other configurations may be the same as or similar to those described with reference to Figs. 1 and 2. Fig.

도 16은 도 15의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.16 is a cross-sectional view showing the process of manufacturing the semiconductor device of FIG.

도 16을 참조하면, 도 13의 상태에서 불산을 이용하는 건식/식각 공정을 더 진행하여 노출된 손상 영역(DR)을 제거할 수 있다. 상기 손상 영역(DR)이 제거됨에 따라 에어갭 영역들(Av1, Av2, Aw1, Aw2, Awb)이 넓게 형성되는 것과 동시에 연결 에어갭 영역들(Ac1, Ac2)이 형성될 수 있다. 이때 도 16에서 상기 제 2 배선(Wb)이 공중에 떠있는 것처럼 보일 수 있으나, 상기 제 1 배선(Wa)이 비아 플러그(Va)에 의해 지지되는 것처럼, 상기 제 2 배선(Wb)의 연장된 소정 부분이 다른 비아 플러그에 연결되어 지지될 수 있다. 그 외의 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.Referring to FIG. 16, in the state of FIG. 13, the dry etching / etching process using hydrofluoric acid may be further performed to remove the exposed damage region DR. The air gap regions Av1, Av2, Aw1, Aw2, and Awb may be formed to be wide and the connection air gap regions Ac1 and Ac2 may be formed as the damage region DR is removed. At this time, although the second wiring Wb may appear to be floating in the air in FIG. 16, as in the case where the first wiring Wa is supported by the via plug Va, A predetermined portion may be connected to and supported by another via plug. Other manufacturing processes may be the same as described above.

도 17은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.17 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 17을 참조하면, 본 예에 따른 반도체 장치는 에어갭 영역들(Av1, Av2, Aw1, Aw2, Awb)을 사이에 두고 절연 라이너들(21v1, 21v2, 21w1, 21w2, 21wb)과 대향되는 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb)을 더 포함할 수 있다. 상기 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb)은 제 1 비아 에어갭 영역(Av1)에 의해 노출되는 제 1 비아 보조 절연 라이너(18v1), 제 2 비아 에어갭 영역(Av2)에 의해 노출되는 제 2 비아 보조 절연 라이너(18v2), 제 1 배선 에어갭 영역(Aw1)에 의해 노출되는 제 1 배선 보조 절연 라이너(18w1), 제 2 배선 에어갭 영역(Aw2)에 의해 노출되는 제 2 배선 보조 절연 라이너(18w2), 및 제 3 배선 에어갭 영역(Awb)에 의해 노출되는 제 3 배선 보조 절연 라이너(18wb)를 포함할 수 있다. 상기 제 1 및 제 2 비아 보조 절연 라이너들(18v1, 18v2)는 하부 식각 저지막(13)의 측벽을 덮을 수 있다. 상기 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb)은 상기 절연 라이너들(21v1, 21v2, 21w1, 21w2, 21wb)과 동일한 물질로 형성될 수 있다. 그 외의 구성은 도 12를 참조하여 설명한 바와 동일/유사할 수 있다. 17, the semiconductor device according to the present embodiment has a structure in which the insulating liner 21v1, 21v2, 21w1, 21w2, 21wb and the opposed insulating liner 21v1, 21w2, 21wb are sandwiched by the air gap regions Av1, Av2, Aw1, Aw2, Insulating liner 18v1, 18v2, 18w1, 18w2, 18wb. The auxiliary insulating liners 18v1, 18v2, 18w1, 18w2 and 18wb are connected to the first via-assistant insulating liner 18v1 exposed by the first via-air gap region Av1, the second via- The first wiring-assisted insulation liner 18w1 exposed by the first wiring air gap region Aw1, the second wiring-assisted insulation liner 18w2 exposed by the second wiring air gap region Aw2, The second wiring-assisted insulation liner 18w2 exposed by the second wiring-air gap region Awb, and the third wiring-assisted insulation liner 18wb exposed by the third wiring-air gap region Awb. The first and second via-assistant insulating liner 18v1 and 18v2 may cover the sidewalls of the lower etch stop layer 13. [ The auxiliary insulating liner 18v1, 18v2, 18w1, 18w2, 18wb may be formed of the same material as the insulating liner 21v1, 21v2, 21w1, 21w2, 21wb. Other configurations may be the same as or similar to those described with reference to Fig.

도 17의 반도체 장치를 제조하는 방법은 다음과 같다. 도 4의 단계의 손상 영역(DR)이 있는 상태에서, 도 5의 손상 영역(DR)을 제거하는 과정을 생략하고, 반도체 기판(1) 상에 보조 절연 라이너막을 콘포말하게 적층하고 이방성 식각하여 상기 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb)을 형성할 수 있다. 후속 공정은 위에서 설명한 바와 동일/유사할 수 있다. A method of manufacturing the semiconductor device of FIG. 17 is as follows. The process of removing the damaged region DR in FIG. 5 is omitted, the auxiliary insulating liner film is conformally stacked on the semiconductor substrate 1, and anisotropically etched The auxiliary insulating liner 18v1, 18v2, 18w1, 18w2, 18wb can be formed. The subsequent process may be the same / similar as described above.

도 18 및 도 19은 본 발명의 실시예들에 따른 반도체 장치의 단면도들을 나타낸다.18 and 19 show cross-sectional views of a semiconductor device according to embodiments of the present invention.

도 18을 참조하면, 본 예에 따른 반도체 장치에서는 제 1 및 제 2 비아 보조 절연 라이너들(18v1, 18v2)과 제 1 및 제 3 배선 보조 절연 라이너들(18w1, 18wb)이 'L'자형 단면을 가질 수 있다. 상기 제 1 및 제 2 비아 보조 절연 라이너들(18v1, 18v2)과 상기 제 1 및 제 3 배선 보조 절연 라이너들(18w1, 18wb)의 단부들은 제 1 및 제 2 비아 절연 라이너들(21v1, 21v2)과 제 1 및 제 3 배선 절연 라이너들(21w1, 21wb)과 접할 수 있다. 에어갭 영역들(Av1, Av2, Aw1, Awb)의 하단이 상기 제 1 및 제 2 비아 보조 절연 라이너들(18v1, 18v2)과 상기 제 1 및 제 3 배선 보조 절연 라이너들(18w1, 18wb)에 의해 한정될 수 있다. 그 외의 구성은 도 17을 참조하여 설명한 바와 동일 /유사할 수 있다. 도 18의 반도체 장치는 도 4의 상태에서 반도체 기판(1) 상에 보조 절연 라이너막과 희생스페이서막을 순차적으로 콘포말하게 적층하고 이방성 식각 공정을 진행하여 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb)과 희생 스페이서들(19v1, 19v2, 19w1, 19w2, 19wb)을 동시에 형성할 수 있다. 후속 과정은 위에서 설명한 바와 동일/유사할 수 있다. 18, in the semiconductor device according to the present example, the first and second via-assistant insulating liner 18v1, 18v2 and the first and third wiring-assisted insulating liner 18w1, 18wb are connected to the "L" Lt; / RTI > The ends of the first and second via-assistant insulating liner 18v1 and 18v2 and the first and third wiring-assisted insulating liner 18w1 and 18wb are connected to the first and second via insulating liner 21v1 and 21v2, And the first and third wiring insulation liner 21w1 and 21wb. The lower ends of the air gap regions Av1, Av2, Aw1 and Awb are connected to the first and second via auxiliary insulating liner 18v1 and 18v2 and the first and third wiring auxiliary insulating liner 18w1 and 18wb . Other configurations may be the same as or similar to those described with reference to Fig. 18, the auxiliary insulating liner film and the sacrificial spacer film are sequentially and conformally laminated on the semiconductor substrate 1 in the state of FIG. 4, and the anisotropic etching process is performed to form the auxiliary insulating liner 18v1, 18v2, 18w1, 18w2, 18wb and sacrificial spacers 19v1, 19v2, 19w1, 19w2, 19wb can be simultaneously formed. The subsequent process may be the same / similar as described above.

도 19를 참조하면, 제 1 및 제 2 비아 보조 절연 라이너들(18v1, 18v2)과 제 1 및 제 3 배선 보조 절연 라이너들(18w1, 18wb)이 'L'자형 단면을 가질 수 있다. 제 1 및 제 2 비아 에어갭 영역들(Av1, Av2)과 제 1 및 제 3 배선 에어갭 영역들(Aw1, Awb)도 'L'자형 단면을 가질 수 있다. 그 외의 구성은 도 17을 참조하여 설명한 바와 동일 /유사할 수 있다. 도 19의 반도체 장치는 도 4의 상태에서 반도체 기판(1) 상에 보조 절연 라이너막, 희생스페이서막 및 절연 라이너막을 순차적으로 콘포말하게 적층하고 이방성 식각 공정을 진행하여 보조 절연 라이너들(18v1, 18v2, 18w1, 18w2, 18wb), 희생 스페이서들(19v1, 19v2, 19w1, 19w2, 19wb) 및 절연 라이너들(21v1, 21v2, 21w1, 21w2, 21wb)을 동시에 형성할 수 있다. 후속 과정은 위에서 설명한 바와 동일/유사할 수 있다.Referring to Fig. 19, the first and second via-assistant insulating liner 18v1, 18v2 and the first and third wiring-assisted insulating liner 18w1, 18wb may have an L-shaped cross-section. The first and second via air gap regions Av1 and Av2 and the first and third wiring air gap regions Aw1 and Awb may also have an L shape. Other configurations may be the same as or similar to those described with reference to Fig. 19, the auxiliary insulating liner film, the sacrificial spacer film, and the insulating liner film are sequentially and concomitantly laminated on the semiconductor substrate 1 in the state of FIG. 4, and the anisotropic etching process is performed to form the auxiliary insulating liner 18v1, 18v2, 18w1, 18w2, 18wb), sacrificial spacers 19v1, 19v2, 19w1, 19w2, 19wb and insulating liner 21v1, 21v2, 21w1, 21w2, 21wb. The subsequent process may be the same / similar as described above.

도 20은 본 발명의 실시예들에 따른 반도체 장치의 단면도를 나타낸다.20 shows a cross-sectional view of a semiconductor device according to embodiments of the present invention.

도 20을 참조하면, 본 예에 따른 반도체 장치에서는 제 1 비아 보조 절연 라이너(18v1)이 제 1 배선 보조 절연 라이너(18w1)과 연결될 수 있다. 상기 제 1 비아 보조 절연 라이너(18v1)의 일부 또는 상기 제 1 배선 보조 절연 라이너(18w1)의 일부가 제 1 배선(Wa)의 하부면 아래로 연장될 수 있다. 제 1 비아 절연 라이너(21v1)이 제 1 배선 절연 라이너(21w1)과 연결될 수 있다. 상기 제 1 비아 절연 라이너(21v1)의 일부 또는 상기 제 1 배선 절연 라이너(21w1)의 일부가 제 1 배선(Wa)의 하부면 아래로 연장될 수 있다. 상기 제 1 배선(Wa)의 하부면 아래에 제 1 비아 에어갭 영역(Av1)과 제 1 배선 에어갭 영역(Aw1)을 연결하는 제 1 연결 에어갭 영역(Ac1)이 배치될 수 있다. 제 3 배선 보조 절연 라이너(18wb)와 제 3 배선 절연 라이너(21wb)는 연장되어 제 2 배선(Wb)의 하부면 아래에 위치할 수 있다. 상기 제 3 배선 보조 절연 라이너(18wb)와 상기 제 3 배선 절연 라이너(21wb) 사이에 제 2 연결 에어갭 영역(Ac2)이 배치될 수 있다. 그 외의 구성은 도 19를 참조하여 설명한 바와 동일/유사할 수 있다. Referring to FIG. 20, in the semiconductor device according to this example, the first via-assistant insulating liner 18v1 may be connected to the first wiring-assisted insulating liner 18w1. A part of the first via-assistant insulating liner 18v1 or a part of the first wiring-assisted insulating liner 18w1 may extend below the lower surface of the first wiring Wa. The first via insulating liner 21v1 may be connected to the first wiring insulating liner 21w1. A part of the first via insulation liner 21v1 or a part of the first wiring insulation liner 21w1 may extend below the lower surface of the first wiring Wa. A first connection air gap region Ac1 connecting the first via air gap region Av1 and the first wiring air gap region Aw1 may be disposed below the lower surface of the first wiring Wa. The third wiring-assisted insulating liner 18wb and the third wiring-insulating liner 21wb may extend and be positioned below the lower surface of the second wiring Wb. A second connection air gap region Ac2 may be disposed between the third wiring-assisted insulation liner 18wb and the third wiring insulation liner 21wb. Other configurations may be the same as or similar to those described with reference to Fig.

도 21은 도 20의 반도체 장치를 제조하는 과정을 나타내는 단면도이다.21 is a cross-sectional view showing a process of manufacturing the semiconductor device of Fig.

도 21을 참조하면, 도 4의 상태에서, 반도체 기판(1)의 전면 상에 보조 절연 라이너막(18a), 희생 스페이서막(19a) 및 절연 라이너막(21a)을 차례로 콘포말하게 적층할 수 있다. 상기 반도체 기판(1)의 전면 상에 희생막(22)을 적층하여 비아홀(17h) 및 제 1 및 제 2 그루브들(17g1, 17g2)을 채울 수 있다. 상기 희생막(22)은 평탄한 상부면을 가지도록 형성될 수 있다. 상기 희생막(22)은 상기 보조 절연 라이너막(18a), 상기 희생 스페이서막(19a) 및 상기 절연 라이너막(21a)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 희생막(22)은 SOH(Spin on hardmask) 또는 SOC(Spin on carbon)막으로 형성될 수 있다. 상기 희생막(22) 상에 마스크 패턴(24)을 형성할 수 있다. 상기 마스크 패턴(24)은 예를 들면 포토레지스트 패턴일 수 있다. 상기 마스크 패턴(24)은 상기 비아홀(17h)과 중첩되는 개구부(26)를 포함할 수 있다. 상기 마스크 패턴(24)을 식각 마스크로 이용하여 상기 희생막(22)을 패터닝하여 상기 비아홀(17h)의 바닥면과 중첩되는 상기 절연 라이너막(21a)의 상부면을 노출시키는 개구부(26)를 상기 희생막(22)에 전사시킬 수 있다. 상기 희생막(22)을 식각 마스크로 이용하여 상기 개구부(26)에 의해 노출된 상기 절연 라이너막(21a), 상기 희생 스페이서막(19a) 및 상기 보조 절연 라이너막(18a)을 차례로 패터닝하여 하부 도전 패턴(11)의 상부면을 노출시킬 수 있다. 후속으로 상기 마스크 패턴(24)과 상기 희생막(22)을 제거하고 상기 절연 라이너막(21a)을 노출시킬 수 있다. 후속으로 도 7 내지 도 9를 참조하여 설명한 공정들을 수행할 수 있다. 21, an auxiliary insulating liner film 18a, a sacrificial spacer film 19a and an insulating liner film 21a can be successively and consequently laminated on the front surface of the semiconductor substrate 1 have. The sacrificial layer 22 may be stacked on the front surface of the semiconductor substrate 1 to fill the via hole 17h and the first and second grooves 17g1 and 17g2. The sacrificial layer 22 may be formed to have a flat upper surface. The sacrificial layer 22 may be formed of a material having an etch selectivity with the auxiliary insulating liner layer 18a, the sacrificial spacer layer 19a, and the insulating liner layer 21a. For example, the sacrificial layer 22 may be formed of a spin on hardmask (SOH) or a spin on carbon (SOC) layer. A mask pattern 24 may be formed on the sacrificial layer 22. [ The mask pattern 24 may be, for example, a photoresist pattern. The mask pattern 24 may include an opening 26 overlapping the via hole 17h. The sacrificial layer 22 is patterned using the mask pattern 24 as an etching mask to form an opening 26 for exposing an upper surface of the insulating liner layer 21a which overlaps with a bottom surface of the via hole 17h Can be transferred to the sacrificial film (22). The insulating liner film 21a, the sacrificial spacer film 19a and the auxiliary insulating liner film 18a exposed by the opening 26 are sequentially patterned using the sacrificial film 22 as an etching mask to form a lower The upper surface of the conductive pattern 11 can be exposed. Subsequently, the mask pattern 24 and the sacrificial film 22 may be removed to expose the insulating liner film 21a. The processes described below with reference to Figs. 7 to 9 can be performed.

이상과 같이 다양한 방법에 의하여, 인접하는 배선들 옆에 에어갭 영역들을 형성할 수 있다. 에어갭 영역은 유전율이 작아 인접하는 배선들 간의 기생 캐패시턴스를 낮춰 신호 전달 속도를 향상시킬 수 있다. As described above, air gap regions can be formed next to adjacent wirings by various methods. The air gap region has a small dielectric constant and can lower the parasitic capacitance between adjacent wirings to improve the signal transmission speed.

1: 반도체 기판
11: 하부 도전 패턴
3, 15: 층간절연막
13, 29: 식각 저지막
9, 23v, 23a, 23b: 확산 방지 패턴
7, 25v, 25a, 25b: 도전부
17h: 비아홀
17g1, 17g2: 그루브
18a, 18v1, 18v2, 18w1, 18w2, 18wb: 보조 절연 라이너
19a, 19v1, 19v2, 19w1, 19w2, 19wb: 희생 스페이서
21a, 21v1, 21v2, 21w1, 21w2, 21wb: 절연 라이너
27: 보호막
Va: 비아 플러그
Wa, Wb: 배선
Av1, Av2, Aw1, Aw2, Awb, Ac1, Ac2: 에어갭 영역1: semiconductor substrate
11: Lower conductive pattern
3, 15: Interlayer insulating film
13, 29: etch stop film
9, 23v, 23a, 23b: diffusion prevention pattern
7, 25v, 25a, 25b:
17h:
17g1, 17g2: groove
18a, 18v1, 18v2, 18w1, 18w2, 18wb: auxiliary insulation liner
19a, 19v1, 19v2, 19w1, 19w2, 19wb: sacrificial spacers
21a, 21v1, 21v2, 21w1, 21w2, 21wb: insulation liner
27: Shield
Va: Via plug
Wa, Wb: Wiring
Av1, Av2, Aw1, Aw2, Awb, Ac1, Ac2:

Claims (10)

반도체 기판 상에 배치되는 층간절연막;
상기 층간절연막 내에 배치되며 서로 대향되는 제 1 비아 측벽과 제 2 비아 측벽을 포함하는 비아 플러그;
상기 층간 절연막 내에서 상기 비아 플러그 상에 일체형으로 연결되며, 상기 제 1 비아 측벽에 인접한 제 1 배선 측벽과 상기 제 1 배선 측벽과 대향된 제 2 배선 측벽을 포함하는 제 1 배선;
상기 제 1 비아 측벽을 덮는 제 1 비아 절연 라이너;
상기 제 1 배선 측벽을 덮는 제 1 배선 절연 라이너;
상기 제 1 비아 절연 라이너와 상기 층간절연막 사이에 배치되며 상기 제 1 비아 절연 라이너를 노출시키는 제 1 비아 에어갭 영역; 및
상기 제 1 배선 절연 라이너와 상기 층간절연막 사이에 배치되며 상기 제 1 배선 절연 라이너를 노출시키는 제 1 배선 에어갭 영역을 포함하되,
상기 제 1 비아 측벽과 상기 제 1 배선 측벽은 서로 단차진 반도체 장치. An interlayer insulating film disposed on a semiconductor substrate;
A via plug including a first via side wall and a second via side wall disposed in the interlayer insulating film and opposed to each other;
A first wiring including a first wiring sidewall adjacent to the first via sidewall and a second wiring sidewall opposed to the first wiring sidewall, integrally connected to the via plug in the interlayer insulating film;
A first via insulation liner covering the first via sidewall;
A first wiring insulation liner covering the first wiring sidewall;
A first via air gap region disposed between the first via insulating liner and the interlayer insulating film and exposing the first via insulating liner; And
And a first wiring air gap region disposed between the first wiring insulation liner and the interlayer insulation film and exposing the first wiring insulation liner,
Wherein the first via side wall and the first wiring side wall are staggered from each other. 제 1 항에 있어서,
상기 제 1 배선 에어갭 영역과 상기 제 1 비아 에어갭 영역은 수직적으로 중첩되지 않는 반도체 장치. The method according to claim 1,
Wherein the first wiring air gap region and the first via air gap region do not vertically overlap. 제 2 항에 있어서,
상기 제 1 배선 에어갭 영역과 상기 제 1 비아 에어갭 영역을 연결하며 상기 제 1 배선의 하부면을 노출시키는 연결 에어갭 영역을 더 포함하는 반도체 장치. 3. The method of claim 2,
And a connection air gap region connecting the first wiring air gap region and the first via air gap region and exposing a lower surface of the first wiring. 제 3 항에 있어서,
상기 연결 에어갭 영역의 수직 폭은 상기 상기 제 1 배선 에어갭 영역의 수평 폭보다 좁은 반도체 장치. The method of claim 3,
Wherein a vertical width of the connection air gap region is narrower than a horizontal width of the first wiring air gap region. 제 1 항에 있어서,
상기 층간절연막과 상기 반도체 기판 사이에 개재되는 식각 저지막을 더 포함하되,
상기 제 1 비아 에어갭 영역은 연장되어 상기 식각 저지막과 상기 비아 플러그 사이에 개재되고,
상기 제 1 비아 에어갭 영역은 상기 식각 저지막의 상부면의 일부와 측벽을 노출시키는 반도체 장치. The method according to claim 1,
And an etching stopper film interposed between the interlayer insulating film and the semiconductor substrate,
The first via-air gap region is extended and interposed between the etching stopper film and the via plug,
And the first via-air gap region exposes a part of the upper surface of the etch stop film and the side wall. 제 1 항에 있어서,
상기 제 2 비아 측벽과 상기 제 2 배선 측벽은 서로 일직선 상에서 연결되는 반도체 장치.The method according to claim 1,
And the second via side wall and the second wiring side wall are connected to each other in a straight line. 제 6 항에 있어서,
상기 제 2 비아 측벽과 상기 층간절연막 사이에 배치되는 제 2 비아 에어갭 영역; 및
상기 제 2 배선 측벽과 상기 층간절연막 사이에 배치되는 제 2 배선 에어갭 영역을 더 포함하되,
상기 제 2 비아 에어갭 영역과 상기 제 2 배선 에어갭 영역은 서로 일직선 상에서 연결되는 반도체 장치.The method according to claim 6,
A second via-air gap region disposed between the second via side wall and the interlayer insulating film; And
And a second wiring air gap region disposed between the second wiring side wall and the interlayer insulating film,
And the second via air gap region and the second wiring air gap region are connected to each other in a straight line. 제 1 항에 있어서,
상기 제 1 배선의 하부면의 일부는 상기 층간절연막과 접하는 반도체 장치.The method according to claim 1,
And a part of the lower surface of the first wiring is in contact with the interlayer insulating film. 반도체 기판 상에 배치되는 층간절연막;
상기 층간절연막 내에 형성되며 서로 일체형으로 연결되되 단차진 구조를 이루는 비아 플러그와 상기 비아 플러그 상의 배선;
상기 비아 플러그의 측벽 및 상기 배선의 측벽과 접하는 제 1 절연 라이너;
상기 비아 플러그의 측벽을 덮는 상기 제 1 절연 라이너의 측벽을 덮되, 상기 제 1 절연 라이너와 다른 물질을 포함하는 제 2 절연 라이너;
상기 층간절연막과 상기 배선 사이에서 배치되며 상기 제 1 절연 라이너를 노출시키는 에어갭 영역; 및
상기 에어갭 영역과 상기 제 2 절연 라이너에 인접한 상기 층간절연막 내에 배치되는 손상 영역을 포함하되,
상기 손상 영역의 탄소 함량은 상기 층간절연막 내의 탄소 함량보다 낮되, 상기 제 2 절연 라이너의 탄소 함량보다 높고,
상기 손상 영역의 산소의 함량은 상기 층간절연막 내의 산소의 함량 보다 높되, 상기 제 2 절연 라이너의 산소 함량보다 낮은 반도체 장치. An interlayer insulating film disposed on a semiconductor substrate;
A via plug formed in the interlayer insulating film and integrally connected to each other, the via plug having a stepped structure and the wiring on the via plug;
A first insulation liner in contact with a side wall of the via plug and a side wall of the wiring;
A second insulation liner covering a side wall of the first insulation liner covering a side wall of the via plug, the second insulation liner comprising a material different from the first insulation liner;
An air gap region disposed between the interlayer insulating film and the wiring and exposing the first insulating liner; And
A damaged region disposed in the air gap region and in the interlayer insulating film adjacent to the second insulating liner,
The carbon content of the damaged region is lower than the carbon content in the interlayer insulating film but higher than the carbon content of the second insulating liner,
The content of oxygen in the damaged region is higher than the content of oxygen in the interlayer insulating film, but lower than the oxygen content of the second insulating liner. 반도체 기판 상에 배치되는 층간절연막;
상기 층간절연막 내에 형성되며 서로 일체형으로 연결되되 단차진 구조를 이루는 비아 플러그와 상기 비아 플러그 상의 배선;
상기 층간절연막과 상기 비아 플러그 사이에 배치되는 제 1 에어갭 영역; 및
상기 층간절연막과 상기 배선 사이에 배치되는 제 2 에어갭 영역을 포함하되,
상기 제 1 에어갭 영역과 상기 제 2 에어갭 영역은 수직적으로 중첩되지 않는 반도체 장치.
An interlayer insulating film disposed on a semiconductor substrate;
A via plug formed in the interlayer insulating film and integrally connected to each other, the via plug having a stepped structure and the wiring on the via plug;
A first air gap region disposed between the interlayer insulating film and the via plug; And
And a second air gap region disposed between the interlayer insulating film and the wiring,
Wherein the first air gap region and the second air gap region do not vertically overlap.
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