KR20190072992A - Printed circuit board and display device - Google Patents

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KR20190072992A KR1020170174210A KR20170174210A KR20190072992A KR 20190072992 A KR20190072992 A KR 20190072992A KR 1020170174210 A KR1020170174210 A KR 1020170174210A KR 20170174210 A KR20170174210 A KR 20170174210A KR 20190072992 A KR20190072992 A KR 20190072992A
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Abstract

The present specification provides a printed circuit board which comprises: a first board; a pattern unit including a common pad arranged in one of multiple layers on the first board and a power wire extended from the common pad; a second board arranged on the pattern unit and including at least two open units opening the command pad; and at least two multi-layered ceramic capacitors mounted on the second board, electrically connected to the common pad through the open units on the second board, and having an angle between major axes greater than zero, and a display device having the same.

Description

인쇄회로기판 및 표시장치{PRINTED CIRCUIT BOARD AND DISPLAY DEVICE}PRINTED CIRCUIT BOARD AND DISPLAY DEVICE [0001]

본 실시예는 영상을 표시하는 표시장치 및 그 표시장치에 사용되는 인쇄회로기판에 대한 것이다. The present embodiment relates to a display device for displaying an image and a printed circuit board used in the display device.

영상을 표시하는 표시장치는 표시패널과 주변 장치에 전원을 공급하기 때문에 열과 전자기파, 노이즈 등 불필요한 상황들이 발생하게 된다.Since the display device for displaying an image supplies power to the display panel and peripheral devices, unnecessary conditions such as heat, electromagnetic waves, and noise are generated.

표시장치는 표시패널을 구동하는 구동부들이나 주변 장치들이 실장된 인쇄회로기판을 포함하게 되는데, 이 인쇄회로기판도 전원을 공급하거나 전원이 경유하기 때문에 열이나 전자기파, 노이즈 등이 발생할 수 있다. The display device includes a driver circuit for driving the display panel and a printed circuit board on which the peripheral devices are mounted. The driver circuit may also generate heat, electromagnetic waves, noise, or the like because it supplies power or passes power.

예를 들어 인쇄회로기판에서 발생하는 노이즈는 표시장치의 품질을 떨어뜨려 표시장치의 제품화를 방해하기 때문에 필수적으로 제거해야 하지만 충분하지 못한 상태이다.For example, the noise generated from the printed circuit board deteriorates the quality of the display device, thereby hindering commercialization of the display device.

본 실시예들의 목적은, 적층 세라믹 캐패시터들의 떨림이 상쇄되어 노이즈가 발생하지 않는 것을 최소화하거나 감소하는 인쇄회로기판 및 인쇄회로기판을 포함하는 표시장치를 제공하는 데 있다.It is an object of the present embodiments to provide a display device including a printed circuit board and a printed circuit board which minimizes or reduces noises caused by the shaking of the multilayer ceramic capacitors being canceled.

일 측면에서, 본 실시예는, 제1 기판, 제1 기판 상에 다층 레이어들 중 하나로 배치되는 공통패드 및 공통패드로부터 연장된 전원 배선을 포함하는 패턴부, 패턴부상에 배치되고 공통패드를 오픈하는 적어도 2개의 오픈부들을 포함하는 제2 기판 및 제2 기판 표면에 실장되고 오픈부들을 통해 공통패드와 전기적으로 연결되며 서로 장축들이 이루는 사이각이 0보다 큰 적어도 2개의 적층 세라믹 캐패시터들을 포함하는 인쇄회로기판를 제공한다.In one aspect, the present embodiment provides a semiconductor device comprising: a pattern portion comprising a first substrate, a common pad disposed on one of the multilayer layers on the first substrate and power supply wiring extended from the common pad, And at least two laminated ceramic capacitors mounted on the second substrate surface and electrically connected to the common pad through the open portions and having longitudinal long axes greater than zero, the laminated ceramic capacitor comprising at least two laminated ceramic capacitors A printed circuit board is provided.

다른 측면에서, 본 실시예는, 전술한 인쇄회로기판, 영상을 표시하는 표시패널 및 인쇄회로기판과 표시패널을 매개하는 매개장치를 포함하는 표시장치를 제공한다. In another aspect, the present embodiment provides a display device including the above-described printed circuit board, a display panel for displaying an image, and an intermediate device for mediating the display panel with the printed circuit board.

본 실시예들에 의하면, 적층 세라믹 캐패시터들의 떨림이 상쇄되어 인쇄회로기판 및 인쇄회로기판을 포함하는 표시장치에 노이즈가 발생하는 것을 최소화하거나 감소할 수 있는 효과가 있다.According to the embodiments, the shaking of the multilayer ceramic capacitors is canceled, so that the occurrence of noise in the display device including the printed circuit board and the printed circuit board can be minimized or reduced.

도 1은 본 실시예들에 따른 표시장치의 개략적인 구성을 나타낸 것이다.
도 2는 도 1의 출력 캐패시터들로 적층 세라믹 캐패시터들이 사용되는 경우, 적층 세라믹 캐패시터들이 인쇄회로기판의 표면에 배치된 일예를 도시하고 있다.
도 3은 적층 세라믹 캐패시터에 전압이 인가되었을 때 적층 세라믹 캐패시터의 압전효과를 도시하고 있다.
도 4는 도 2에 도시한 적층 세라믹 캐패시터들에 전압이 인가되었을 때 2개의 적층 세라믹 캐패시터들의 떨림에 의해 인쇄회로기판에 노이즈가 발생하는 것을 도시하고 있다.
도 5a 및 도 5b는 일 실시예에 따른 인쇄회로기판의 부분 평면도들이다.
도 6은 도 5a의 A-A'의 단면도이다.
도 7a 및 도 7b는 적층 세라믹 캐패시터 2개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.
도 8a 내지 도 8c는 적층 세라믹 캐패시터 3개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.
도 9는 적층 세라믹 캐패시터 4개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.
도 10 및 도 11은 다른 예로, 적층 세라믹 캐패시터 4개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.
도 12 및 도 13은 또 다른 예에 따른 적층 세라믹 캐패시터들이 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.Fig. 1 shows a schematic configuration of a display device according to the present embodiments.
Fig. 2 shows an example in which, when the multilayer ceramic capacitors are used as the output capacitors of Fig. 1, the multilayer ceramic capacitors are disposed on the surface of the printed circuit board.
FIG. 3 shows the piezoelectric effect of the multilayer ceramic capacitor when a voltage is applied to the multilayer ceramic capacitor.
FIG. 4 shows noise generated in the printed circuit board by the vibration of the two multilayer ceramic capacitors when a voltage is applied to the multilayer ceramic capacitors shown in FIG. 2. FIG.
5A and 5B are partial plan views of a printed circuit board according to one embodiment.
6 is a cross-sectional view taken along the line A-A 'in FIG. 5A.
7A and 7B show that two laminated ceramic capacitors are disposed on the surface of the printed circuit board.
8A to 8C show that three multilayer ceramic capacitors are disposed on the surface of the printed circuit board.
Fig. 9 shows that four multilayer ceramic capacitors are arranged on the surface of the printed circuit board.
10 and 11 show another example in which four multilayer ceramic capacitors are disposed on the surface of the printed circuit board.
12 and 13 illustrate another example of the multilayer ceramic capacitors disposed on the surface of a printed circuit board.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. In the drawings, like reference numerals are used to denote like elements throughout the drawings, even if they are shown on different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the components from other components, and the terms do not limit the nature, order, order, or number of the components. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected or connected to the other component, Quot; intervening "or that each component may be" connected, "" coupled, "or " connected" through other components.

도 1은 본 실시예들에 따른 표시장치의 개략적인 구성을 나타낸 것이다. Fig. 1 shows a schematic configuration of a display device according to the present embodiments.

도 1을 참조하면, 본 실시예들에 따른 표시장치(100)는, 다수의 게이트 라인과 다수의 데이터 라인이 배치되고 게이트 라인과 데이터 라인이 교차되는 영역에 다수의 화소가 배치된 표시패널(110)을 포함한다.1, a display device 100 according to an embodiment of the present invention includes a display panel 100 having a plurality of pixels arranged in a region where a plurality of gate lines and a plurality of data lines are arranged and gate lines and data lines are crossed 110).

본 실시예들에 따른 표시장치(100)는, 드라이버나 컨트롤러 등을 구비한 컨트롤 인쇄회로기판(120, Printed Circuit Board)을 포함한다. The display device 100 according to the present embodiments includes a control printed circuit board 120 having a driver, a controller, and the like.

드라이버는 스캔 신호를 다수의 게이트 라인으로 순차적으로 공급하여 다수의 게이트 라인을 순차적으로 구동하는 게이트 드라이버와 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인에 공급함으로써 다수의 데이터 라인을 구동하는 데이터 드라이버를 포함할 수 있다. 컨트롤러는, 외부로부터 입력된 영상 데이터를 데이터 드라이버에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 게이트 드라이버 및 데이터 드라이버를 제어하기 위하여 각종 타이밍 신호를 입력받아 각종 제어 신호들을 생성하여 게이트 드라이버 및 데이터 드라이버로 출력할 수 있다.The driver includes a gate driver sequentially supplying a scan signal to a plurality of gate lines to sequentially drive a plurality of gate lines and a plurality of data lines by supplying image data to analog data voltages and supplying the data voltages to a plurality of data lines Lt; / RTI > In addition to outputting the converted video data by switching the video data inputted from the outside according to the data signal format used by the data driver, the controller receives various timing signals to control the gate driver and the data driver, And output them to the gate driver and the data driver.

인쇄회로기판(120)은, 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄회로(FPC: Flexible Printed Circuit) 등의 연결 매체(130)를 통해 연결될 수 있다.The printed circuit board 120 may be connected through a connection medium 130 such as a flexible flat cable (FFC) or a flexible printed circuit (FPC).

또한, 인쇄회로기판(120)에는, 표시패널(110), 드라이버 등에 각종 전압 또는 전류를 공급하거나 제어하는 전원 컨트롤러(140)가 배치될 수 있다. 이러한 전원 컨트롤러(140)는 전원 관리 집적회로(PMIC: Power Management Integrated Circuit)일 수 있다. Also, a power controller 140 for supplying or controlling various voltages or currents to the display panel 110, a driver, and the like may be disposed on the printed circuit board 120. The power controller 140 may be a power management integrated circuit (PMIC).

인쇄회로기판(120)에는 전원 컨트롤러(140)와 연결된 둘 이상의 출력 캐패시터들(150)이 배치될 수 있다. 각 출력 캐패시터(150)의 일단은 전원 컨트롤러(140)로부터 연장된 전원 배선(160)과 연결되고 타단은 다른 기준전압, 예를 들어 그라운드 전압(GND)과 연결될 수 있다. 이 출력 캐페시터들(150)은 서로 병렬로 연결되어 전원 컨트롤러(140)의 출력 회로를 구성할 수 있다. The printed circuit board 120 may be provided with two or more output capacitors 150 connected to the power controller 140. One end of each output capacitor 150 may be connected to the power supply wiring 160 extending from the power controller 140 and the other end may be connected to another reference voltage, for example, a ground voltage GND. The output capacitors 150 may be connected in parallel with each other to constitute an output circuit of the power controller 140.

출력 캐패시터(150)는 대용량 캐패시턴스를 갖는 외장형 캐패시터, 예를 들어 적층 세라믹 캐패시터(MLCC: Multilayer Ceramic Chip Capacitor)로 구현될 수 있다. 이 적층 세라믹 캐패시터는 전술한 인쇄회로기판(120)의 표면에 실장되어 인쇄회로기판(120)의 내측에 위치하는 전원 배선(160)과 전기적으로 연결될 수 있다.The output capacitor 150 may be implemented as an external capacitor having a large capacitance, for example, a multilayer ceramic capacitor (MLCC). The multilayer ceramic capacitor may be mounted on the surface of the printed circuit board 120 to be electrically connected to the power supply wiring 160 located inside the printed circuit board 120.

도 2는 도 1의 출력 캐패시터들로 적층 세라믹 캐패시터들이 사용되는 경우, 적층 세라믹 캐패시터들이 인쇄회로기판의 표면에 배치된 일예를 도시하고 있다. 도 3은 적층 세라믹 캐패시터에 전압이 인가되었을 때 적층 세라믹 캐패시터의 압전효과를 도시하고 있다. 도 4는 도 2에 도시한 적층 세라믹 캐패시터들에 전압이 인가되었을 때 2개의 적층 세라믹 캐패시터들의 떨림에 의해 인쇄회로기판에 노이즈가 발생하는 것을 도시하고 있다.Fig. 2 shows an example in which, when the multilayer ceramic capacitors are used as the output capacitors of Fig. 1, the multilayer ceramic capacitors are disposed on the surface of the printed circuit board. FIG. 3 shows the piezoelectric effect of the multilayer ceramic capacitor when a voltage is applied to the multilayer ceramic capacitor. FIG. 4 shows noise generated in the printed circuit board by the vibration of the two multilayer ceramic capacitors when a voltage is applied to the multilayer ceramic capacitors shown in FIG. 2. FIG.

도 2를 참조하면, 적어도 2개의 적층 세라믹 캐패시터들(250)은 인쇄회로기판(220)의 표면 일부에 평행하게 배치될 수 있다. 이 적층 세라믹 캐패시터들(250)은 인쇄회로기판(220)에 실장되어 인쇄회로기판(220)의 내측에 위치하는 전원 배선(260)과 전기적으로 연결될 수 있다.Referring to FIG. 2, at least two laminated ceramic capacitors 250 may be disposed parallel to a portion of the surface of the printed circuit board 220. The multilayer ceramic capacitors 250 may be electrically connected to the power supply wiring 260 mounted on the printed circuit board 220 and located inside the printed circuit board 220.

도 3 및 도 4를 참조하면, 적층 세라믹 캐패시터(250)에 전압을 가하면 분극현상이 발생하여 (+)이온과 (-)이온이 상대적인 위치가 변화함에 따라 전기장(electric field)이 형성되는데, 이로 인해 압전효과(Piezo effect)가 발생할 수 있다. 이로 인해 전기에너지가 운동에너지로 바뀌면서 인쇄회로기판(220)이 수축 및 팽창됨에 따라 인쇄회로기판(220)에서 떨림이 발생할 수 있다. Referring to FIGS. 3 and 4, when a voltage is applied to the multilayer ceramic capacitor 250, an electric field is formed as the polarity of the positive and negative ions changes relative to each other. A Piezo effect may occur. As a result, electrical energy is converted into kinetic energy, and the printed circuit board 220 shrinks and expands, causing trembling in the printed circuit board 220.

전술한 예에서, 적층 세라믹 캐패시터들(250)이 평행하게 실장됨에 따라 동일 파장대로 동일한 방향으로 떨림이 발생하여 전체적으로 인쇄회로기판(220)에 노이즈(Noise)를 크게 유발하게 될 수 있다. 특히 적층 세라믹 캐패시터들(250)의 개수가 증가할수록 더욱 큰 인쇄회로기판(220)에 노이즈를 유발할 수 있다.In the above-described example, as the multilayer ceramic capacitors 250 are mounted in parallel, vibration occurs in the same direction at the same wavelength band, which may cause noise to a large extent on the printed circuit board 220 as a whole. In particular, as the number of the multilayer ceramic capacitors 250 increases, noise may be generated on the printed circuit board 220 having a larger size.

도 5a 및 도 5b는 일 실시예에 따른 인쇄회로기판의 부분 평면도들이다. 5A and 5B are partial plan views of a printed circuit board according to one embodiment.

도 5a 및 도 5b를 참조하면, 일 실시예에 따른 인쇄회로기판(320)은 적어도 2개의 적층 세라믹 캐패시터들(350)이 배치될 수 있다. 이 적층 세라믹 캐패시터들(350)은 인쇄회로기판(320)에 실장되어 인쇄회로기판(320)의 내측에 위치하는 패턴부(360)와 전기적으로 연결될 수 있다.Referring to FIGS. 5A and 5B, a printed circuit board 320 according to an embodiment may include at least two stacked ceramic capacitors 350. FIG. The multilayer ceramic capacitors 350 may be electrically connected to the pattern unit 360 mounted on the printed circuit board 320 and positioned inside the printed circuit board 320.

각 적층 세라믹 캐패시터(350)의 일단은 전원 컨트롤러(140)로부터 연장된 패턴부(360)와 연결되고, 타단은 인쇄회로기판(320)의 다른 기준전압, 예를 들어 그라운드 전압(GND)과 연결될 수 있다. One end of each multilayer ceramic capacitor 350 is connected to the pattern unit 360 extending from the power supply controller 140 and the other end is connected to another reference voltage of the printed circuit board 320 such as a ground voltage GND .

인쇄회로기판(320)에 실장되는 적층 세라믹 캐패시터들(350)의 개수는 도 1을 참조하여 설명한 바와 같이 전원 컨트롤러(140)의 출력 회로를 구성하는 출력 캐패시터(150)의 개수와 동일하게 된다. 적층 세라믹 캐패시터들(350)의 개수는 2개, 3개, 4개,…,4n+1개, 4n+2개, 4n+3개(n은 0보다 큰 자연수)일 수 있다.The number of the multilayer ceramic capacitors 350 mounted on the printed circuit board 320 becomes equal to the number of the output capacitors 150 constituting the output circuit of the power controller 140 as described with reference to FIG. The number of the multilayer ceramic capacitors 350 is 2, 3, 4, ... , 4n + 1, 4n + 2, and 4n + 3 (n is a natural number greater than 0).

적층 세라믹 캐패시터들(350)이 직사각형태인 경우, 적어도 2개의 적층 세라믹 캐패시터들(350)은 서로 장축들이 이루는 사이각(θ)이 0보다 클 수 있다. 예를 들어 적어도 2개의 적층 세라믹 캐패시터들(350)은 도 5a에 도시한 바와 같이 직각이거나 도 5b에 도시한 바와 같이 예각 또는 둔각일 수 있으나, 본 실시예는 이에 제한되지 않으며 적어도 2개의 적층 세라믹 캐패시터들(350)은 서로 장축들이 이루는 사이각이 0보다 크기만 하면 된다. When the multilayer ceramic capacitors 350 are rectangular, the angle? Between the long axes of the at least two multilayer ceramic capacitors 350 may be greater than zero. For example, at least two of the multilayer ceramic capacitors 350 may be a right angle as shown in FIG. 5A or an acute angle or an obtuse angle as shown in FIG. 5B, but the present embodiment is not limited thereto, and at least two multilayer ceramic capacitors The capacitors 350 need only have an angle of major axes greater than zero.

다시 말해 적층 세라믹 캐패시터들(350)의 개수는 2개 이상인 경우, 2개의 적층 세라믹 캐패시터들(350)은 서로 쌍을 이루고, 쌍을 이룬 2개의 적층 세라믹 캐패시터들(350)은 서로 장축들이 이루는 사이각이 0보다 크기 때문에 적층 세라믹 캐패시터들(350)에 전압이 인가되었을 때 2개의 적층 세라믹 캐패시터들(350)의 떨림이 서로 상쇄되어 인쇄회로기판에 노이즈가 발생하는 것을 최소화하거나 감소하는 것을 알 수 있다. In other words, when the number of the multilayer ceramic capacitors 350 is two or more, the two multilayer ceramic capacitors 350 are paired with each other, and the two paired laminated ceramic capacitors 350 are formed between the long axes Since the angle is larger than 0, it can be seen that when the voltage is applied to the multilayer ceramic capacitors 350, the shakes of the two multilayer ceramic capacitors 350 cancel each other to minimize or reduce the occurrence of noise on the printed circuit board have.

도 6은 도 5a의 A-A'의 단면도이다.6 is a cross-sectional view taken along the line A-A 'in FIG. 5A.

도 6을 참조하면, 인쇄회로기판(320)은 제1 기판(326), 제1 기판(326) 상에 다층 레이어들(323) 중 하나로 배치되는 패턴부(360), 패턴부(360) 상에 배치되는 제2 기판(322), 제2 기판(322)의 표면에 실장되고 패턴부(360)와 전기적으로 연결되는 적어도 2개의 적층 세라믹 캐패시터들(350)을 포함한다. 6, the printed circuit board 320 includes a first substrate 326, a pattern unit 360 disposed on one of the multi-layered layers 323 on the first substrate 326, a pattern unit 360 disposed on the pattern unit 360, And at least two laminated ceramic capacitors 350 mounted on the surface of the second substrate 322 and electrically connected to the pattern unit 360. The second substrate 322 is disposed on the second substrate 322,

패턴부(360)는 공통패드(362) 및 공통패드(362)로부터 연장된 전원 배선(364)을 포함한다. 공통패드(362)는 전원 배선(364)과 동일한 재료로 동일한 공정에 의해 제1기판(326)과 제2기판(322) 사이 다층 레이어들(323) 중 하나로 배치된다. 본 발명의 명세서에서 공통패드(362)는 적층 세라믹 캐패시터들(350)과 공간적으로 중첩되면서 오픈부들(324)이 배치되는 패턴부(360)의 일부를 의미한다. The pattern portion 360 includes a common pad 362 and a power supply wiring 364 extending from the common pad 362. The common pad 362 is disposed in one of the multilayered layers 323 between the first substrate 326 and the second substrate 322 by the same process with the same material as the power source wiring 364. [ In the specification of the present invention, the common pad 362 refers to a portion of the pattern portion 360 in which the open portions 324 are disposed while being spatially overlapped with the multilayer ceramic capacitors 350.

적층 세라믹 캐패시터들(350)은 제2 기판(322)에 배치된 오픈부들(324)를 통해 공통패드(362)와 전기적으로 연결될 수 있다. 예를 들어, 적층 세라믹 캐패시터들(350)은 제2 기판(322)에 배치된 오픈부들(324)를 통해 솔더블 공정에 의해 패드로 제조된 솔더블 패드(321)에 의해 공통패드(362)와 전기적으로 연결될 수 있다. 솔더블 패드(321)은 오픈부들(324)을 채우고 제2 기판(322)로부터 돌출될 수 있으나 이에 제한되지 않는다. The multilayer ceramic capacitors 350 may be electrically connected to the common pad 362 through open portions 324 disposed in the second substrate 322. [ The multilayer ceramic capacitors 350 are connected to the common pad 362 by a sol double pad 321 made of a pad by a sol-double process through open portions 324 disposed on a second substrate 322, As shown in FIG. The sol double pad 321 may protrude from the second substrate 322 by filling the open portions 324, but is not limited thereto.

전원 배선(364)은 공통패드(362)와 연결되어 전원을 공급하는 제1배선영역(364a)과 공통패드(362)로부터 연장되는 제2배선영역(364b)으로 나눌 수 있다. The power supply wiring 364 can be divided into a first wiring region 364a connected to the common pad 362 to supply power and a second wiring region 364b extending from the common pad 362. [

공통패드(362)와 전원 배선(364)의 배치는 적층 세라믹 캐패시터들(350)의 개수에 따라서 다양하게 변형될 수 있다. 이하에서 적층 세라믹 캐패시터들(350)의 개수에 따른 공통패드(362)와 전원 배선(364)의 배치를 설명한다. The arrangement of the common pad 362 and the power supply wiring 364 can be variously modified depending on the number of the multilayer ceramic capacitors 350. Hereinafter, the arrangement of the common pad 362 and the power supply wiring 364 according to the number of the multilayer ceramic capacitors 350 will be described.

도 7a 및 도 7b는 적층 세라믹 캐패시터 2개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.7A and 7B show that two laminated ceramic capacitors are disposed on the surface of the printed circuit board.

도 7a 및 도 7b를 참조하면, 적층 세라믹 캐패시터들(350a, 350b)의 개수가 2개인 경우, 2개의 적층 세라믹 캐패시터들(350a, 350b)은 서로 장축들이 이루는 사이각(θ)이 0보다 클 수 있다. 예를 들어 2개의 적층 세라믹 캐패시터들(350a, 350b)은 도 7a 및 도 7b에 도시한 바와 같이 직각을 이룰 수 있지만, 도 5b를 참조하여 설명한 바와 같이 예각 또는 둔각을 이룰 수도 있다. 이를 통해 2개의 적층 세라믹 캐패시터들(350a, 350b)에 전압이 인가되었을 때, 2개의 적층 세라믹 캐패시터들(350a, 350b)의 떨림이 서로 상쇄되어 인쇄회로기판(320)에 노이즈가 발생하는 것을 최소화하거나 감소할 수 있다.7A and 7B, when the number of the multilayer ceramic capacitors 350a and 350b is two, the two multilayer ceramic capacitors 350a and 350b are arranged such that the angle? Between long axes of the two multilayer ceramic capacitors 350a and 350b is larger than zero . For example, the two stacked ceramic capacitors 350a and 350b may be at right angles as shown in FIGS. 7A and 7B, but may be acute or obtuse as described with reference to FIG. 5B. Accordingly, when a voltage is applied to the two multilayer ceramic capacitors 350a and 350b, the shaking of the two multilayer ceramic capacitors 350a and 350b cancel each other to minimize the generation of noise on the printed circuit board 320 Or reduced.

전술한 바와 같이, 전원 배선(364)은 제1배선영역(364a)과 제2배선영역(364b)으로 나눌 수 있다. 공통패드(362)는 제1배선영역(364a)과 제2배선영역(364b) 사이에 배치되고, 2개의 오픈부(324a, 324b)는 공통패드(362)에 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상하로 배치될 수 있다.As described above, the power supply wiring 364 can be divided into a first wiring region 364a and a second wiring region 364b. The common pad 362 is disposed between the first wiring region 364a and the second wiring region 364b and the two open portions 324a and 324b are disposed on the common pad 362 with the first wiring region 364a And may be arranged vertically with respect to the extending direction of the second wiring region 364b.

제1배선영역(364a)과 제2배선영역(364b)은 도 7a에 도시한 바와 같이 공통패드(362)를 사이에 두고 일직선으로 배치될 수도 있고, 도 7b에 도시한 바와 같이 2개의 직선들로 불연속적으로 배치되되 전원 배선(364)이 오픈부(324a, 324b) 사이에도 배치되어 전기적으로 연결될 수 있는 일체형일 수도 있다.The first wiring region 364a and the second wiring region 364b may be arranged in a straight line with a common pad 362 interposed therebetween as shown in FIG. 7A, and two straight lines And the power supply wiring 364 may be disposed between the open portions 324a and 324b so as to be electrically connected to each other.

2개의 적층 세라믹 캐패시터들(350a, 350b)은 공통패드(362)와 공간적으로 중첩되지만, 제1배선영역(364a) 및 제2배선영역(364b)과 공간적으로 중첩되지 않게 배치될 수 있다. The two stacked ceramic capacitors 350a and 350b are spatially overlapped with the common pad 362 but may be arranged so as not to overlap the first wiring region 364a and the second wiring region 364b spatially.

예를 들어 도 7a 및 도 7b에 도시한 바와 같이, 제1적층 세라믹 캐패시터(350a)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상측에 제1오픈부(324a)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 일직선상에 배치되되 제1배선영역(364a)이 배치되지 않은 방향으로 배치될 수 있다. 제2적층 세라믹 캐패시터(350b)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 하측에 제2오픈부(324b)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 수직 또는 실질적으로 수직하게 배치될 수 있다.For example, as shown in FIGS. 7A and 7B, the first multilayer ceramic capacitor 350a has first openings 364a and 364b on the upper side in the extending direction of the first wiring region 364a and the second wiring region 364b, May be disposed in a direction that is connected to the common pad 362 through the first wiring region 324a and is disposed in a straight line with the first wiring region 364a but not the first wiring region 364a. The second multilayer ceramic capacitor 350b is connected to the common pad 362 through the second open portion 324b on the lower side with respect to the extending direction of the first wiring region 364a and the second wiring region 364b, 1 < / RTI > wiring region 364a.

도 8a 내지 도 8c는 적층 세라믹 캐패시터 3개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다. 8A to 8C show that three multilayer ceramic capacitors are disposed on the surface of the printed circuit board.

도 8a 및 도 8b를 참조하면, 적층 세라믹 캐패시터들(350a, 350b, 350c)의 개수가 3개인 경우, 3개의 적층 세라믹 캐패시터들(350a, 350b, 350c) 중 2개의 적층 세라믹 캐패시터들, 예를 들어 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b) 또는 제1적층 세라믹 캐패시터(350a)와 제3적층 세라믹 캐패시터(350c)는 서로 장축들이 이루는 사이각(θ)이 0보다 클 수 있다. 이하에서 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b)의 장축들이 이루는 사이각(θ)이 0보다 큰 것을 예시적으로 설명한다. 이때 제3적층 세라믹 캐페시터(350c)의 장축은 어떤 방향으로 배치되어도 무관하나 도 8a 및 도 8b에 도시한 바와 같이 인쇄회로기판(320)에 실장시 실장이 용이하도록 제2적층 세라믹 캐패시터(350b)와 평행할 수도 있다. 8A and 8B, when the number of the multilayer ceramic capacitors 350a, 350b and 350c is three, two multilayer ceramic capacitors of the three multilayer ceramic capacitors 350a, 350b and 350c, The first multilayer ceramic capacitor 350a and the second multilayer ceramic capacitor 350b or the first multilayer ceramic capacitor 350a and the third multilayer ceramic capacitor 350c are arranged such that the angle? . Hereinafter, it will be exemplarily described that the angle? Between the long axes of the first multilayer ceramic capacitor 350a and the second multilayer ceramic capacitor 350b is greater than zero. 8A and 8B, the second multilayer ceramic capacitor 350b is mounted on the printed circuit board 320 so that the second multilayer ceramic capacitor 350b can be easily mounted on the printed circuit board 320, .

예를 들어 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b)는 도 8a 및 도 8b에 도시한 바와 같이 직각을 이룰 수 있지만, 도 5b를 참조하여 설명한 바와 같이 예각 또는 둔각을 이룰 수도 있다. 이를 통해 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b) 및 제3적층 세라믹 캐패시터(350c)에 전압이 인가되었을 때, 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b) 및 제3적층 세라믹 캐패시터(350c)의 떨림이 서로 상쇄되어 인쇄회로기판(320)에 노이즈가 발생하는 것을 최소화하거나 감소할 수 있다. For example, the first multilayer ceramic capacitor 350a and the second multilayer ceramic capacitor 350b may be at right angles as shown in FIGS. 8A and 8B, but may be formed at an acute angle or obtuse angle as described with reference to FIG. It is possible. When a voltage is applied to the ceramic capacitor 350a, the second multilayer ceramic capacitor 350b and the third multilayer ceramic capacitor 350c, the first multilayer ceramic capacitor 350a and the second multilayer ceramic capacitor 350b, The shaking of the third multilayer ceramic capacitor 350c can be canceled out to minimize or reduce the occurrence of noise on the printed circuit board 320. [

공통패드(362)는 제1배선영역(364a)과 제2배선영역(364b) 사이에 배치되고, 3개의 오픈부(324a, 324b, 324c)는 공통패드(362)에 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상하로 배치될 수 있다. The common pad 362 is disposed between the first wiring region 364a and the second wiring region 364b and the three open portions 324a, 324b, and 324c are connected to the common pad 362 through the first wiring region 364a And the extending direction of the second wiring region 364b.

도 8a 및 도 8b에는 연장 방향을 기준으로 상측에 제1오픈부(324a)가 배치되고 하측에 제2, 3오픈부들(324b, 324c)이 배치되는 것으로 도시하였으나, 상측에 2개의 오픈부들이 배치되고 하부에 하나의 오픈부가 배치될 수도 있다. 제1배선영역(364a)과 제2배선영역(364b)은 도 8a에 도시한 바와 같이 공통패드(362)를 사이에 두고 일직선으로 배치될 수도 있고, 도 8b에 도시한 바와 같이 2개의 직선들로 불연속적으로 배치되되 전원 배선(364)이 오픈부(324a, 324b, 324c) 사이에도 배치되어 전기적으로 연결될 수 있는 일체형일 수도 있다.8A and 8B, the first open portion 324a is disposed on the upper side and the second and third open portions 324b and 324c are disposed on the lower side with respect to the extending direction. However, And one open portion at the bottom may be disposed. The first wiring region 364a and the second wiring region 364b may be arranged in a straight line with a common pad 362 interposed therebetween as shown in FIG. 8A. Alternatively, as shown in FIG. 8B, And the power supply wiring 364 may be disposed between the open portions 324a, 324b, and 324c so as to be electrically connected to each other.

도 8a에는 공통패드(362)가 사각형 형상으로 3개의 오픈부(324a, 324b, 324c)가 배치되지 않은 영역(예를 들어 사사분면)에도 배치된 것으로 도시하였으나 도 8c에 도시한 바와 같이 3개의 오픈부(324a, 324b, 324c)가 배치되지 않은 영역이 존재하지 않는 "┏", "┓", "┛", "┗" 및 이와 유사한 형상일 수도 있다.Although FIG. 8A shows that the common pad 362 is arranged in an area (for example, quadrant) in which the three open portions 324a, 324b, and 324c are not disposed in a rectangular shape, as shown in FIG. 8C, Quot ;, " ┛ ", "┗" and the like in which there is no region in which the open portions 324a, 324b, and 324c are not present.

3개의 적층 세라믹 캐패시터들(350a, 350b, 350c)은 공통패드(362)와 공간적으로 중첩되지만, 제1배선영역(364a) 및 제2배선영역(364b)과 공간적으로 중첩되지 않게 배치될 수 있다. Three stacked ceramic capacitors 350a, 350b and 350c spatially overlap with the common pad 362, but may be arranged so as not to spatially overlap with the first wiring region 364a and the second wiring region 364b .

예를 들어 도 8a 및 도 8b에 도시한 바와 같이, 제1적층 세라믹 캐패시터(350a)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상측에 제1오픈부(324a)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 일직선상에 배치되되 제1배선영역(364a)이 배치되지 않은 방향으로 배치될 수 있다. 제2, 3적층 세라믹 캐패시터(350b, 350c)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 하측에 제2, 3오픈부(324b, 324c)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 수직 또는 실질적으로 수직하게 배치될 수 있다.For example, as shown in FIGS. 8A and 8B, the first multilayer ceramic capacitor 350a has first openings 364a and 364b on the upper side in the extending direction of the first wiring region 364a and the second wiring region 364b, May be disposed in a direction that is connected to the common pad 362 through the first wiring region 324a and is disposed in a straight line with the first wiring region 364a but not the first wiring region 364a. The second and third multilayer ceramic capacitors 350b and 350c are connected in common through the second and third openings 324b and 324c on the lower side with respect to the extending direction of the first wiring region 364a and the second wiring region 364b And may be connected to the pad 362 and disposed perpendicularly or substantially perpendicular to the first wiring region 364a.

도 9는 적층 세라믹 캐패시터 4개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다. Fig. 9 shows that four multilayer ceramic capacitors are arranged on the surface of the printed circuit board.

도 9를 참조하면, 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)의 개수가 4개인 경우, 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d) 중 2개의 적층 세라믹 캐패시터들, 예를 들어 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b) 및 제3적층 세라믹 캐패시터(350c)와 제4적층 세라믹 캐패시터(350d)는 각각 서로 장축들이 이루는 사이각(θ)이 0보다 클 수 있다. 9, when the number of the multilayer ceramic capacitors 350a, 350b, 350c, and 350d is four, two multilayer ceramic capacitors of the four multilayer ceramic capacitors 350a, 350b, 350c, and 350d, The first multilayer ceramic capacitor 350a, the second multilayer ceramic capacitor 350b, the third multilayer ceramic capacitor 350c, and the fourth multilayer ceramic capacitor 350d are arranged such that the angle? Between long axes of the first multilayer ceramic capacitor 350a, the second multilayer ceramic capacitor 350b, .

예를 들어 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b)는 도 9에 도시한 바와 같이 직각을 이룰 수 있지만, 도 5b를 참조하여 설명한 바와 같이 예각 또는 둔각을 이룰 수도 있다. 제3적층 세라믹 캐패시터(350c)와 제4적층 세라믹 캐패시터(350d)는 도 9에 도시한 바와 같이 직각을 이룰 수 있지만, 도 5b를 참조하여 설명한 바와 같이 예각 또는 둔각을 이룰 수도 있다. 이를 통해 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)에 전압이 인가되었을 때, 제1적층 세라믹 캐패시터(350a), 제2적층 세라믹 캐패시터(350b), 제3적층 세라믹 캐패시터(350c) 및 제4적층 세라믹 캐패시터(350d)의 떨림이 각각 서로 상쇄되어 인쇄회로기판(320)에 노이즈가 발생하는 것을 최소화하거나 감소할 수 있다. For example, the first multilayer ceramic capacitor 350a and the second multilayer ceramic capacitor 350b may be at right angles as shown in FIG. 9, but may have acute or obtuse angles as described with reference to FIG. 5B. The third multilayer ceramic capacitor 350c and the fourth multilayer ceramic capacitor 350d may be at right angles as shown in FIG. 9, but may be acute or obtuse as described with reference to FIG. 5b. The first multilayer ceramic capacitor 350a, the second multilayer ceramic capacitor 350b and the third multilayer ceramic capacitor 350c when voltages are applied to the four multilayer ceramic capacitors 350a, 350b, 350c and 350d. And the vibration of the fourth multilayer ceramic capacitor 350d cancel each other to minimize or reduce the occurrence of noise on the printed circuit board 320. [

공통패드(362)는 제1배선영역(364a)과 제2배선영역(364b) 사이에 배치되고, 4개의 오픈부(324a, 324b, 324c, 324d)는 공통패드(362)에 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상하로 배치될 수 있다. The common pad 362 is disposed between the first wiring region 364a and the second wiring region 364b and the four open portions 324a, 324b, 324c, and 324d are disposed on the common pad 362, The first wiring region 364a and the second wiring region 364b.

제1배선영역(364a)과 제2배선영역(364b)은 도 9에 도시한 바와 같이 공통패드(362)를 사이에 두고 일직선으로 배치될 수도 있고, 전술한 바와 같이 2개의 직선들로 불연속적으로 배치되되 전원 배선(364)이 오픈부(324a, 324b, 324c, 324d) 사이에도 배치되어 전기적으로 연결될 수 있는 일체형일 수도 있다.The first wiring region 364a and the second wiring region 364b may be arranged in a straight line with a common pad 362 interposed therebetween as shown in Fig. 9, And the power supply wiring 364 may be disposed between the open portions 324a, 324b, 324c, and 324d so as to be electrically connected to each other.

4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)은 공통패드(362)와 공간적으로 중첩되지만, 제1배선영역(364a) 및 제2배선영역(364b)과 공간적으로 중첩되지 않게 배치될 수 있다. The four stacked ceramic capacitors 350a, 350b, 350c and 350d are spatially overlapped with the common pad 362, but are arranged so as not to be spatially overlapped with the first wiring region 364a and the second wiring region 364b .

예를 들어 도 9에 도시한 바와 같이, 제1, 3적층 세라믹 캐패시터(350a, 350c)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 상측에 제1, 3오픈부(324a, 324c)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 일직선상에 배치되되 제1배선영역(364a)이 배치되지 않은 방향으로 배치될 수 있다. 제2, 4적층 세라믹 캐패시터(350b, 350d)는 제1배선영역(364a)과 제2배선영역(364b)의 연장 방향을 기준으로 하측에 제2, 4오픈부(324b, 324d)를 통해 공통패드(362)와 연결되고 제1배선영역(364a)과 수직 또는 실질적으로 수직하게 배치될 수 있다.For example, as shown in Fig. 9, the first and third multilayer ceramic capacitors 350a and 350c are formed on the upper side of the first wiring region 364a and the second wiring region 364b, The first wiring region 364a is connected to the common pad 362 through the third openings 324a and 324c and is disposed in a straight line with the first wiring region 364a but in a direction in which the first wiring region 364a is not disposed. The second and fourth multilayer ceramic capacitors 350b and 350d are connected in common to the first and second wiring regions 364a and 364b via the second and fourth openings 324b and 324d on the lower side with respect to the extending direction of the first wiring region 364a and the second wiring region 364b. And may be connected to the pad 362 and disposed perpendicularly or substantially perpendicular to the first wiring region 364a.

다시 말해 제1, 3적층 세라믹 캐패시터(350a, 350c)는 서로 장축이 동일선상에 놓이도록 배치하고, 제2, 4적층 세라믹 캐패시터(350b, 350d)는 장축이 제1, 3적층 세라믹 캐패시터(350a, 350c)와 직교상태가 되도록 배치하며, 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)은 일단이 4개의 오픈부들(324a, 324b, 324c, 324d)에 배치되어 공통패드(362)에 모일 수 있다. In other words, the first and third multilayer ceramic capacitors 350a and 350c are arranged such that their major axes are aligned on the same line, and the second and fourth multilayer ceramic capacitors 350b and 350d are arranged such that the major axis of the first and third multilayer ceramic capacitors 350a and 350c The four stacked ceramic capacitors 350a, 350b, 350c and 350d are disposed at four openings 324a, 324b, 324c and 324d, one end of which is connected to the common pad 362, Lt; / RTI >

도 10 및 도 11은 다른 예로, 적층 세라믹 캐패시터 4개가 인쇄회로기판의 표면에 배치된 것을 도시하고 있다.10 and 11 show another example in which four multilayer ceramic capacitors are disposed on the surface of the printed circuit board.

전술한 예에서, 제1적층 세라믹 캐패시터(350a)와 제2적층 세라믹 캐패시터(350b), 제3적층 세라믹 캐패시터(350c)와 제4적층 세라믹 캐패시터(350d)는 도 9에 도시한 바와 같이 직각을 이루는 것으로 설명하였으나, 도 10에 도시한 바와 같이 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d) 중 두쌍의 적층 세라믹 캐패시터들이 모두 직각을 이루거나 한쌍의 적층 세라믹 캐패시터들만 직각을 이루고 나머지 한쌍의 적층 세라믹 캐패시터들은 예각 또는 둔각을 이룰 수도 있다. In the above example, the first multilayer ceramic capacitor 350a, the second multilayer ceramic capacitor 350b, the third multilayer ceramic capacitor 350c, and the fourth multilayer ceramic capacitor 350d are arranged at right angles However, as shown in FIG. 10, two of the four multilayer ceramic capacitors 350a, 350b, 350c, and 350d are perpendicular to each other, or only one pair of the multilayer ceramic capacitors are perpendicular to each other, May have acute or obtuse angles.

전술한 예에서, 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)이 제1배선영역(364a) 및 제2배선영역(364b)과 공간적으로 중첩되지 않게 배치되지 않는 것으로 설명하였으나, 4개의 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d) 중 일부가 제1배선영역(364a) 또는 제2배선영역(364b)과 공간적으로 중첩될 수도 있다. Although the four stacked ceramic capacitors 350a, 350b, 350c, and 350d are not disposed so as not to overlap with the first wiring region 364a and the second wiring region 364b in the above example, Some of the multilayer ceramic capacitors 350a, 350b, 350c, and 350d may be spatially overlapped with the first wiring region 364a or the second wiring region 364b.

전술한 예에서 공통패드(362)가 일체로 구성된 것으로 설명하였으나, 도 11에 도시한 바와 같이 공통패드(362a, 362b)의 일부를 분리하여 "ㅛ"자와 유사한 형태가 될 수 있다. 2개의 공통패드(362a, 362b)는 각각 도 7a 및 도 7b에 도시한 바와 같이 2개의 오픈부들이 상하로 배치되는 공통패드(362)가 2개 배치되는 것으로 볼 수도 있다. Although the common pad 362 is described as being integrally formed in the above example, a part of the common pads 362a and 362b may be separated as shown in FIG. The two common pads 362a and 362b may be regarded as two common pads 362 in which two open portions are arranged one above the other, as shown in Figs. 7A and 7B, respectively.

도 7a 내지 도 11을 참조하여 적층 세라믹 캐패시터들(350)의 개수는 2개, 3개, 4개인 경우를 예시적으로 설명하였으나, 적층 세라믹 캐패시터들(350)의 개수는 5개,…, 4n+1개, 4n+2개, 4n+3개(n은 0보다 큰 자연수)인 경우에는 적층 세라믹 캐패시터들(350)의 개수는 2개, 3개, 4개인 경우의 배치들의 조합으로 공통패드(362) 및 적층 세라믹 캐패시터들(350)이 배치될 수 있다. Referring to FIGS. 7A to 11, the number of the multilayer ceramic capacitors 350 is two, three, and four, but the number of the multilayer ceramic capacitors 350 is five. , 4n + 1, 4n + 2, and 4n + 3 (n is a natural number greater than 0), the number of the laminated ceramic capacitors 350 is 2, 3, A common pad 362 and multilayer ceramic capacitors 350 may be disposed.

예를 들어 적층 세라믹 캐패시터의 개수가 5개인 경우 도 7a 및 도 7b에 도시한 바와 같이 적층 세라믹 캐패시터들(350)의 개수가 2개인 경우와 도 8a 내지 도 8c에 도시한 바와 같이 적층 세라믹 캐패시터들(350)의 개수가 3개인 경우의 조합에 의해 공통패드(362) 및 적층 세라믹 캐패시터들(350)이 배치될 수 있다. 다른 예로 적층 세라믹 캐패시터의 개수가 6개인 경우 적층 세라믹 캐패시터들(350)의 개수가 2개인 경우와 도 9에 도시한 바와 같이 적층 세라믹 캐패시터들(350)의 개수가 4개인 경우의 조합 또는 도 8a 내지 도 8c에 도시한 바와 같이 적층 세라믹 캐패시터들(350)의 개수가 3개인 경우의 조합에 의해 공통패드(362) 및 적층 세라믹 캐패시터들(350)이 배치될 수 있다. 도 5a 및 도 5b는 도 9에 도시한 바와 같이 적층 세라믹 캐패시터들(350)의 개수가 4개인 경우의 조합이 n개 있고, n개의 조합에 의해 공통패드(362) 및 적층 세라믹 캐패시터들(350)이 배치될 수 있는 것에 해당할 수 있다. For example, when the number of the multilayer ceramic capacitors is 5, as shown in FIGS. 7A and 7B, the number of the multilayer ceramic capacitors 350 is 2 and the number of the multilayer ceramic capacitors 350 is 1, The common pad 362 and the multilayer ceramic capacitors 350 can be arranged by a combination of three cases where the number of the plurality of capacitors 350 is three. As another example, when the number of the multilayer ceramic capacitors is six, the number of the multilayer ceramic capacitors 350 is two, and when the number of the multilayer ceramic capacitors is four, as shown in FIG. 9, The common pad 362 and the multilayer ceramic capacitors 350 may be arranged by a combination of three multilayer ceramic capacitors 350 as shown in FIGS. 5A and 5B illustrate a case where there are n combinations in which the number of the multilayer ceramic capacitors 350 is four as shown in FIG. 9, and the number of the common pads 362 and the multilayer ceramic capacitors 350 ) May be disposed.

도 12 및 도 13은 또 다른 예에 따른 적층 세라믹 캐패시터들이 인쇄회로기판의 표면에 배치된 것을 도시하고 있다. 12 and 13 illustrate another example of the multilayer ceramic capacitors disposed on the surface of a printed circuit board.

도 12을 참조하면, 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d) 중에 어느 하나가 인쇄회로기판(320)의 서로 다른 가장자리선들(370, 372) 중 하나와 평행하도록 배치될 수 있다. 예를 들어 제1적층 세라믹 캐패시터(350a)가 인쇄회로기판(320)의 제1가장자리선(370)과 평행하게 배치될 수 있다.Referring to FIG. 12, any one of the multilayer ceramic capacitors 350a, 350b, 350c, and 350d may be disposed to be parallel to one of the different edge lines 370 and 372 of the printed circuit board 320. For example, the first multilayer ceramic capacitor 350a may be disposed parallel to the first edge line 370 of the printed circuit board 320. [

도 13을 참조하면, 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)은 인쇄회로기판(320)의 모든 가장자리선들(370, 372)과 평행하지 않게 배치될 수도 있다.Referring to FIG. 13, the multilayer ceramic capacitors 350a, 350b, 350c, and 350d may be disposed so as not to be parallel to all the edge lines 370 and 372 of the printed circuit board 320.

도 12 및 도13에 도시한 인쇄회로기판(320)의 형태는 하나의 예시이며, 인쇄회로기판이 삼각형, 사각형, 오각형 등 다각형일 수도 있다. 또한, 인쇄회로기판이 다각형인 경우, 서로 다른 가장자리선들은 2 이상 존재할 수 있다.The shape of the printed circuit board 320 shown in FIGS. 12 and 13 is one example, and the printed circuit board may be a polygon such as a triangle, a rectangle, or a pentagon. Further, when the printed circuit board is polygonal, two or more different edge lines may exist.

도 12 및 도 13에서는 도 9에서 도시한 적층 세라믹 캐패시터들(350a, 350b, 350c, 350d)의 배치 이외에도 전술한 바와 같은 2개, 3개, 4개,…,4n+1개, 4n+2개, 4n+3개의 적층 세라믹 캐패시터들이 배치될 수도 있다. In FIGS. 12 and 13, in addition to the arrangement of the multilayer ceramic capacitors 350a, 350b, 350c and 350d shown in FIG. 9, two, three, four, , 4n + 1, 4n + 2, and 4n + 3 laminated ceramic capacitors may be disposed.

전술한 실시예들에 따르면, 적어도 2개의 적층 세라믹 캐패시터들이 서로 장축의 사이각이 0보다 크게 배치되어 적층 세라믹 캐패시터들에 전압을 가하면 전기장(electric field)이 형성되더라도 적층 세라믹 캐패시터들의 떨림이 상쇄되어 인쇄회로기판에 노이즈가 발생하는 것을 최소화하거나 감소할 수 있는 효과가 있다. According to the above-described embodiments, when at least two laminated ceramic capacitors are arranged so that the angle between the major axes is larger than zero, applying a voltage to the laminated ceramic capacitors compensates for the tremble of the laminated ceramic capacitors even if an electric field is formed It is possible to minimize or reduce the occurrence of noise on the printed circuit board.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. , Separation, substitution, and alteration of the invention will be apparent to those skilled in the art. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 표시장치 110: 표시패널
120, 220, 320: 인쇄회로기판 140: 전원 컨트롤러
250, 350: 적층 세라믹 캐패시터 260, 362: 전원 배선
321: 솔더블 패드 322: 제1 기판
323: 레이어층 324: 오픈부
326: 제2 기판 360: 패턴부
364: 공통패턴 370, 372: 가장자리선100: display device 110: display panel
120, 220, 320: printed circuit board 140: power supply controller
250, 350: Multilayer ceramic capacitor 260, 362: Power supply wiring
321: Sol double pad 322: First substrate
323: Layer layer 324: Open section
326: second substrate 360: pattern part
364: common pattern 370, 372: edge line

Claims (14)

제1 기판;
상기 제1 기판 상에 다층 레이어들 중 하나로 배치되는 공통패드 및 상기 공통패드로부터 연장된 전원 배선을 포함하는 패턴부;
상기 패턴부상에 배치되고 상기 공통패드를 오픈하는 적어도 2개의 오픈부들을 포함하는 제2 기판; 및
상기 제2 기판에 실장되고, 상기 오픈부들을 통해 상기 공통패드와 전기적으로 연결되며, 서로 장축들이 이루는 사이각이 0보다 큰 적어도 2개의 적층 세라믹 캐패시터들을 포함하는 인쇄회로기판.A first substrate;
A pattern portion including a common pad disposed on one of the multilayer layers on the first substrate and a power wiring extended from the common pad;
A second substrate disposed on the pattern portion and including at least two open portions for opening the common pad; And
And at least two laminated ceramic capacitors mounted on the second substrate and electrically connected to the common pads through the open portions, the major axis of which is greater than zero. 제1항에 있어서,
상기 전원 배선은 전원을 공급하는 전원 컨트롤러로부터 연장되어 상기 공통패드와 연결되는 제1배선영역과 상기 공통패드로부터 연장되는 제2배선영역을 포함하고,
상기 오픈부는 상기 제1배선영역과 상기 제2배선영역의 연장 방향을 기준으로 상하로 배치되는 인쇄회로기판. The method according to claim 1,
Wherein the power wiring comprises a first wiring region extending from a power source controller supplying power and connected to the common pad and a second wiring region extending from the common pad,
Wherein the open portion is vertically disposed with respect to an extending direction of the first wiring region and the second wiring region. 제2항에 있어서,
상기 제1배선영역과 제2배선영역은 상기 공통패드를 사이에 두고 일직선으로 배치되거나, 불연속적인 직선들로 배치되되 상기 전원 배선이 상기 오픈부 사이에도 배치되어 전기적으로 연결될 수 있는 일체형을 포함하는 것을 특징으로 하는 인쇄회로기판.3. The method of claim 2,
The first wiring region and the second wiring region may be arranged in a straight line with the common pad sandwiched therebetween or may be arranged in a discontinuous straight line and the power supply wiring may be disposed between the open portions to be electrically connected And a printed circuit board. 제3항에 있어서,
상기 적층 세라믹 캐패시터들은 상기 공통패드와 공간적으로 중첩되고, 상기 제1배선영역 및 상기 제2배선영역과 공간적으로 중첩되지 않게 배치되는 것을 특징으로 하는 인쇄회로기판.The method of claim 3,
Wherein the laminated ceramic capacitors are spatially overlapped with the common pad and are arranged so as not to be spatially overlapped with the first wiring region and the second wiring region. 제4항에 있어서,
상기 적층 세라믹 캐패시터들 중 어느 하나가 상기 인쇄회로기판의 서로 다른 가장자리선들 중 하나와 평행하도록 배치되거나, 상기 적층 세라믹 캐패시터들이 인쇄회로기판의 모든 가장자리선들과 평행하지 않게 배치되는 것을 특징으로 하는 인쇄회로기판.5. The method of claim 4,
Characterized in that either one of the laminated ceramic capacitors is arranged parallel to one of the different edge lines of the printed circuit board or the laminated ceramic capacitors are arranged not parallel to all the edge lines of the printed circuit board Board. 제1항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 2개이며,
제1적층 세라믹 캐패시터는 상기 제1배선영역 및 제2배선영역의 연장 방향을 기준으로 상측에 제1오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 일직선상에 배치되되, 상기 제1배선영역이 배치되지 않은 방향으로 배치되고,
제2적층 세라믹 캐패시터는 상기 제1배선영역 및 제2배선영역의 연장 방향을 기준으로 하측에 제2오픈부를 통해 상기 공통패드와 연결되고 상기 제1배선영역과 수직하게 배치되는 것을 특징으로 하는 인쇄회로기판.The method according to claim 1,
The number of the laminated ceramic capacitors is two,
The first multilayer ceramic capacitor is connected to the common pad via a first open portion on the upper side with respect to the extending direction of the first wiring region and the second wiring region and is disposed on a straight line with the first wiring region, One wiring region is not disposed,
Wherein the second laminated ceramic capacitor is connected to the common pad via a second opening portion in a lower side with respect to an extending direction of the first wiring region and the second wiring region and is disposed perpendicular to the first wiring region. Circuit board. 제1항에 있어서,
상기 공통패드는 사각형 또는 상기 사각형에서 제1오픈부와 제2오픈부 및 제3오픈부가 배치되지 않은 영역은 존재하지 않는 형상을 포함하는 것을 특징으로 하는 인쇄회로기판.The method according to claim 1,
Wherein the common pad comprises a square or a shape in which the first open portion and the region where the second open portion and the third open portion are not disposed do not exist in the square. 제7항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 3개이며,
제1적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 상측에 상기 제1오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 일직선상에 배치되되 상기 제1배선영역이 배치되지 않은 방향으로 배치되고,
제2적층 세라믹 캐패시터와 3적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 하측에 상기 제2오픈부 및 제3오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 수직하게 배치되는 것을 특징으로 하는 인쇄회로기판.8. The method of claim 7,
The number of the laminated ceramic capacitors is three,
The first multilayer ceramic capacitor is connected to the common pad through the first open portion on the upper side with respect to the extension direction of the first wiring region and the second wiring region and is disposed on the straight line with the first wiring region, One wiring region is not disposed,
The second multilayer ceramic capacitor and the third multilayer ceramic capacitor are connected to the common pad via the second open portion and the third open portion on the lower side with respect to the extending direction of the first wiring region and the second wiring region, And is disposed perpendicular to the wiring region. 제7항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 3개이며,
제1적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 하측에 상기 제1오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 일직선상에 배치되되 상기 제1배선영역이 배치되지 않은 방향으로 배치되고,
제2적층 세라믹 캐패시터와 3적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 상측에 상기 제2오픈부 및 제3오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 수직하게 배치되는 것을 특징으로 하는 인쇄회로기판.8. The method of claim 7,
The number of the laminated ceramic capacitors is three,
The first laminated ceramic capacitor is connected to the common pad via the first opening portion on the lower side with respect to the extension direction of the first wiring region and the second wiring region and is disposed on the straight line with the first wiring region, One wiring region is not disposed,
The second multilayer ceramic capacitor and the third multilayer ceramic capacitor are connected to the common pad through the second open portion and the third open portion on the upper side with respect to the extending direction of the first wiring region and the second wiring region, And is disposed perpendicular to the wiring region. 제1항에 있어서,
상기 공통패드는 일체형되거나 일부가 분리된 인쇄회로기판.The method according to claim 1,
Wherein the common pad is integrated or partially separated. 제1항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 4개이며,
제1적층 세라믹 캐패시터 및 제3적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 상측에 제1오픈부 및 제3오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 일직선상에 배치되되 상기 제1배선영역이 배치되지 않은 방향으로 배치되고,
제2적층 세라믹 캐패시터 및 제4적층 세라믹 캐패시터는 상기 제1배선영역과 제2배선영역의 연장 방향을 기준으로 하측에 제2오픈부 및 제4오픈부를 통해 상기 공통패드와 연결되고, 상기 제1배선영역과 수직하게 배치되는 것을 특징으로 하는 인쇄회로기판.The method according to claim 1,
The number of the multilayer ceramic capacitors is four,
The first multilayer ceramic capacitor and the third multilayer ceramic capacitor are connected to the common pad through the first open portion and the third open portion on the upper side with respect to the extending direction of the first wiring region and the second wiring region, A second wiring region which is arranged in a straight line with the wiring region and in which the first wiring region is not disposed,
The second multilayer ceramic capacitor and the fourth multilayer ceramic capacitor are connected to the common pad through a second open portion and a fourth open portion on the lower side with respect to the extending direction of the first wiring region and the second wiring region, And is disposed perpendicular to the wiring region. 제10항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 4개이며,
상기 4개의 적층 세라믹 캐패시터들 중 두쌍의 적층 세라믹 캐패시터들이 모두 직각을 이루는 것을 특징으로 하는 인쇄회로기판.11. The method of claim 10,
The number of the multilayer ceramic capacitors is four,
Wherein two of the four laminated ceramic capacitors are at right angles to each other. 제10항에 있어서,
상기 적층 세라믹 캐패시터의 개수는 4개이며,
상기 4개의 적층 세라믹 캐패시터들 중 한 쌍의 적층 세라믹 캐패시터들만 직각을 이루고 나머지 한쌍의 적층 세라믹 캐패시터들은 예각 또는 둔각을 이루는 것을 특징으로 하는 인쇄회로기판.11. The method of claim 10,
The number of the multilayer ceramic capacitors is four,
Wherein one of the four stacked ceramic capacitors is perpendicular to the other of the stacked ceramic capacitors and the other of the stacked ceramic capacitors forms an acute angle or an obtuse angle. 제1 기판, 상기 제1 기판 상에 다층 레이어들 중 하나로 배치되는 공통패드 및 상기 공통패드로부터 연장된 전원 배선을 포함하는 패턴부, 상기 패턴부상에 배치되고 상기 공통패드를 오픈하는 적어도 2개의 오픈부들을 포함하는 제2 기판, 상기 제2 기판에 실장되고, 상기 오픈부들을 통해 상기 공통패드와 전기적으로 연결되며, 서로 장축들이 이루는 사이각이 0보다 큰 적어도 2개의 적층 세라믹 캐패시터들을 포함하는 인쇄회로기판;
영상을 표시하는 표시패널; 및
상기 인쇄회로기판과 상기 표시패널을 매개하는 매개장치를 포함하는 표시장치.A pattern portion including a first substrate, a common pad disposed on one of the multilayer layers on the first substrate, and a power supply wiring extending from the common pad, at least two openings disposed on the pattern portion, A second substrate mounted on the second substrate and electrically connected to the common pad through the openings and having at least two laminated ceramic capacitors having major axis axes greater than zero, A circuit board;
A display panel for displaying an image; And
And a mediating device for mediating the printed circuit board and the display panel.
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* Cited by examiner, † Cited by third party
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