KR20190062951A - PoE 선로를 이용한 기준 클럭 분배 방법 - Google Patents

Abstract

본원의 일 실시예에 따른 PoE 선로를 이용한 기준 클럭 분배 방법은, 전송하고자 하는 클럭 주파수를 가지는 AC 신호를 Blanced 전송 방식으로 UTP 케이블을 거쳐 송수신하는 1단계; 1단계의 시스템에서 AC클럭과 DC 전력을 결합하여 송신한 후, 수신단에서 다시 분리해내는 제 2단계; 제 2단계의 시스템을 기존의 Legacy 이더넷 시스템과 결합하는 제 3단계를 포함한다.

Description

PoE 선로를 이용한 기준 클럭 분배 방법{Reference Clock Distribution Method Using PoE Line}

본원은 클럭 동기화를 구현하는 방법에 관한 것이다.

클럭 동기화 기술은 통신 네트워크 분야에서 고대역폭 데이터 전송에 필요한 TDM서비스를 지원하기 위해 사용된다. 또한 시간 민감형 네트워크에서도 노드간 메시지 전송 타이밍의 정밀한 제어를 필요로 하며 클럭 동기화를 기술을 사용하고 있다.

이더넷 기반의 네트워크에서는 고신뢰성 클럭 동기화를 수행하기 위해서 주로 패킷 기반 방식을 사용한다. 패킷 기반 방식은 패킷 메시지에 시간정보를 실어 보내고, 그것을 기반으로 클럭 정보를 계산해내는 방식이다. 하지만 패킷 기반 방식의 클럭 동기 기술은 전송 과정에서 클럭 정보의 손실이 발생한다. 때문에, 홉이 늘어날수록 클럭의 위상 에러가 누적되어 정 홉 이상에서 비트 에러률(BER)이 네트워크의 요구치를 초과하는 문제가 필연적으로 발생하게 된다.

반면에 아날로그 회로와 케이블에만 의존하여 클럭 전송을 수행하는 Line Timing 방식은 클럭을 전달하는 과정에서 주파수 정보의 손실이 발생하지 않는다.

따라서 고 정밀 클럭 동기를 요구하는 네트워크 시스템에서 여러홉을 거쳐서 클럭 정보를 전달하기 위해서는 전달 과정에서 클럭 주파수 정보의 손실이 일어나지 않는 Line Timing 방식이 적합하다.

이더넷 네트워크 시스템에 적용가능한 기존의 클럭 분배 기술로는 Synchronous Ethernet이 있지만 관련 부품의 고 비용 및 1Gbps급 이상의 이더넷만 지원한다는 단점이 있다.

따라서, 100Mbps급 이하의 Legacy 이더넷을 포함하여 다양한 클럭 동기 네트워크에 적용할 수 있는 경량화 된 Line Timing 방식의 클럭 분배 기술이 필요하다.

특히 기존의 레거시 이더넷의 경우 Power over Ethernet(PoE)기술을 통해 전원 케이블의 제거를 통해 시스템의 경량화가 가능하다. 도 1은 종래의 PoE의 전력 전송 라인의 구조이다. 송신단에서는 기존 이더넷의 데이터 송수신에 사용되는 2개의 Balanced 라인을 DC 전압으로 Bias 시키고, 수신단에서 그것을 다시 분리시켜 시스템의 전원으로 공급한다.

본원은 상기와 같은 클럭 분배 기술의 문제점을 극복하기 위해서 제안된 것으로, UTP Cable과 Balanced Transformer, Coupling Capacitor 등의 아날로그 소자를 사용하여 Master-Slave 노드 간의 고 신뢰성 클럭 전달을 Line Timing 방식으로 구현하고, 그것을 PoE와 같은 전력 전송 기술 및 기존의 Legacy Ethernet 하드웨어와 융합하여 전체 시스템을 경량화 하는 것에 목적이 있다.

다만, 본원의 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.

상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본원의 일 실시예에 따른 PoE 선로를 이용한 기준 클럭 분배 방법은, 전송하고자 하는 클럭 주파수를 가지는 AC 신호를 Blanced 전송 방식으로 UTP 케이블을 거쳐 송수신하는 1단계; 1단계의 시스템에서 AC클럭과 DC 전력을 결합하여 송신한 후, 수신단에서 다시 분리해내는 제 2단계; 제 2단계의 시스템을 기존의 Legacy 이더넷 시스템과 결합하는 제 3단계를 포함한다.

상술한 과제 해결 수단은 단지 예시적인 것으로서, 본원을 제한하려는 의도로 해석되지 않아야 한다. 상술한 예시적인 실시예 외에도, 도면 및 발명의 상세한 설명에 추가적인 실시예가 존재할 수 있다.

전술한 본원의 과제 해결 수단에 의하면, 본원은 Line Timing 방식으로 UTP케이블을 통해 클럭 및 전력을 전송함으로써, 이더넷 기반의 네트워크 시스템을 포함하여 클럭 동기를 요구하는 다양한 규격의 네트워크 시스템에 신뢰성 있는 동기화 클럭을 공급할 수 있게 하고 동시에 전력을 함께 공급함으로써 시스템을 경량화 시킨다.

본원의 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 PoE의 전력 전송 시스템의 하드웨어 구성이다.
도 2는 본원의 일 실시예에 따른 전력 전송 및 클럭 전송 시스템의 하드웨어 구성이다.

아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부재가 다른 부재 "상에", "상부에", "상단에", "하에", "하부에", "하단에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.

본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.

본원은 클럭 동기화를 구현하는 방법에 관한 것으로, 특히 UTP 케이블을 기반으로 한 이더넷 네트워크 시스템에서 동기화 클럭을 전송하는 방법에 관한 것이다.

이하, 첨부된 도면을 통해 클럭 및 전력 전송 시스템의 하드웨어 구성을 설명한다.

도 2는 본원의 마스터-슬레이브 간 클럭 및 전력 전송 시스템의 하드웨어 구성을 레거시 이더넷 시스템과 결합한 것이다. 마스터 노드의 송신단과 슬레이브 노드의 수신단에 각각 차동 전송 방식의 드라이버가 사용되며, 각 라인에서는 커플링 커패시터를 사용하여 DC 신호를 Blocking 한다. 그리고 종래의 PoE 선로와 동일하게 Balanced 전송 라인을 두 개 사용하고 각 Balanced 라인 사이에 DC 전압을 Bias 함으로써 수신단에서의 AC/DC 분리 회로 없이도 DC전압의 추출이 가능하게 한다. 한 개의 Balanced 전송 라인으로는 클럭 정보를 전달하고 나머지 하나로는 필요한 경우에 따라 타이밍 정보와 같은 다른 유용한 정보를 송수신 할 수 있다. 이 전송 시스템에는 UTP 케이블의 4쌍의 꼬임 쌍선 중 총 2쌍이 사용된다. 따라서 데이터 전송을 위해 2쌍의 꼬임 쌍선을 사용하는 Legacy 이더넷 시스템에 적용하는 경우 상기 시스템과 하나의 UTP 케이블로 결합이 가능하다.

이때 UTP 케이블 상에서 전송하기에 적절한 주파수의 AC 신호를 마스터 노드의 송신단에 공급하면, 슬레이브 노드에서는 수신된 AC 신호를 Frequency Synthesizer를 통해 시스템이 요구하는 주파수의 클럭으로 재생성 한다.

본원의 일 실시예에 따른 클럭 및 전력 전송 방법은 상기 마스터-슬레이브 간 동기화 클럭을 송수신하는 하드웨어 드라이버 및 케이블을 구성함에 있어서 Balanced 전송 방식을 사용하고 UTP케이블을 통해 전달하는 제 1 단계; 상기 1단계에서 클럭 신호를 DC 전압으로 바이어스 시킴으로써 전력을 함께 송신하고, 전달된 전력과 클럭을 다시 DC 전압과 클럭 신호로 분리하는 제 2 단계; 및 상기 2단계의 클럭 및 전력 전송 시스템을 기존의 Legacy 이더넷 시스템과 하나의 UTP케이블을 사용하여 결합하는 제 3단계를 포함할 수 있다.

또한, 상기 마스터-슬레이브 간 클럭 동기화 방법에서, UTP케이블 상에서 클럭을 안정적으로 송수신하기 위해 마스터 노드에서는 저주파수로 클럭을 송신 하고, 슬레이브 노드에서 시스템에 필요한 주파수 클럭의 공급을 위해 주파수 멀티플라이어 또는 주파수 합성기(Frequency Synthesizer)를 통해 해당 클럭을 재생성할 수 있다.

또한, 본원의 일 실시예에 따른 클럭 및 전력 전송 방법은 Balanced 전송과 함께 차동 전송 방식을 사용하여 클럭을 전송하는 방법일 수 있다.

전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.

본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.

Claims (3)

1. 상기 마스터-슬레이브 간 동기화 클럭을 송수신하는 하드웨어 드라이버 및 케이블을 구성함에 있어서 Balanced 전송 방식을 사용하고 UTP케이블을 통해 전달하는 제 1 단계;
   상기 1단계에서 클럭 신호를 DC 전압으로 바이어스 시킴으로써 전력을 함께 송신하고, 전달된 전력과 클럭을 다시 DC 전압과 클럭 신호로 분리하는 제 2 단계; 및
   상기 2단계의 클럭 및 전력 전송 시스템을 기존의 Legacy 이더넷 시스템과 하나의 UTP케이블을 사용하여 결합하는 제 3단계를 포함하는 클럭 및 전력 전송 방법
2. 상기 마스터-슬레이브 간 클럭 동기화 방법에서,
   UTP케이블 상에서 클럭을 안정적으로 송수신하기 위해 마스터 노드에서는 저주파수로 클럭을 송신 하고, 슬레이브 노드에서 시스템에 필요한 주파수 클럭의 공급을 위해 주파수 멀티플라이어 또는 주파수 합성기(Frequency Synthesizer)를 통해 해당 클럭을 재생성하는 방법.
3. 제1항에 있어서,
   Balanced 전송과 함께 차동 전송 방식을 사용하여 클럭을 전송하는 방법.

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