KR20190052587A - 뉴럴 네트워크 장치 및 그 동작 방법 - Google Patents

뉴럴 네트워크 장치 및 그 동작 방법 Download PDF

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Abstract

딜레이 타임을 이용하여 복수개의 입력과 동일한 커널에 대한 연산을 동일한 프로세서로 수행하는 방법 및 이를 위한 뉴럴 네트워크 장치가 개시된다. 뉴럴 네트워크 장치는 뉴로모픽 하드웨어를 포함할 수 있으며, CNN 매핑을 수행할 수 있다.

Description

뉴럴 네트워크 장치 및 그 동작 방법 {Neural network device and operation method of the same}
본 개시는 뉴럴 네트워크 장치 및 그 동작 방법에 관한 것이다.
뉴럴 네트워크(neural network)는 생물학적 뇌를 모델링한 컴퓨터 과학적 아키텍쳐(computational architecture)를 참조한다. 최근 뉴럴 네트워크(neural network) 기술이 발전함에 따라, 다양한 종류의 전자 시스템에서 뉴럴 네트워크 장치를 사용하여 입력 데이터를 분석하고 유효한 정보를 추출하는 연구가 활발히 진행되고 있다.
특히 저전력 및 저성능으로 구현되는 디바이스에서, 뉴럴 네트워크를 이용하여 대량의 입력 데이터를 실시간으로 분석하여 원하는 정보를 추출하기 위해서는 뉴럴 네트워크에 관한 연산을 효율적으로 처리할 수 있는 기술이 요구된다.
시간 딜레이를 이용한 뉴럴 네트워크 장치, 및 그 동작 방법을 제공하는데 있다. 본 실시 예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시 예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
제 1 측면에 따른 뉴럴 네트워크 장치는 적어도 하나의 프로그램이 저장된 메모리; 및 상기 적어도 하나의 프로그램을 실행함으로써 뉴럴 네트워크를 구동하여 제 1 입력 및 제 2 입력을 포함하는 입력 데이터에 대한 연산을 수행하는 프로세서를 포함하고, 상기 프로세서는, 상기 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득하고, 상기 제 1 입력이 수신된 시점에서 제 1 인터벌(interval)만큼 딜레이된 시점에 수신된 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득하고, 상기 제 1 결과와 상기 제 2 결과를 이용하여 상기 입력 데이터에 대한 출력 데이터를 획득할 수 있다.
또한, 상기 뉴럴 네트워크 장치는 뉴로모픽 하드웨어를 포함하고, 상기 뉴로모픽 하드웨어는 상기 제 1 입력과 상기 제 2 입력을 이용하여 CNN(Convolution Neural Network) 매핑을 수행할 수 있다.
또한, 상기 입력 데이터는 이미지 데이터를 포함하고, 상기 제 1 입력은 상기 이미지 데이터의 제 1 영역에 대한 데이터를 포함하고, 상기 제 2 입력은 상기 이미지 데이터의 제 2 영역에 대한 데이터를 포함할 수 있다.
또한, 상기 제 1 영역과 상기 제 2 영역은 일부 중첩되고 상호 인접할 수 있다.
또한, 상기 프로세서는 상기 제 2 입력이 유효한 입력인지 여부를 결정하고,
상기 제 2 입력이 유효한 입력인 경우, 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 상기 제 2 결과를 획득할 수 있다.
또한, 상기 프로세서는 상기 제 2 입력이 상기 제 2 영역을 구성하는 픽셀 데이터인 경우 상기 제 2 입력을 상기 유효한 입력으로 결정할 수 있다.
또한, 상기 프로세서는 서로 다른 딜레이 타임을 갖고 상기 이미지 데이터를 나타내는 복수개의 데이터 스트림을 복수개의 입력단으로부터 수신하고, 상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 1 입력을 수신하고, 상기 제 2 결과를 획득하는 단계는 상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 2 입력을 수신할 수 있다.
또한, 상기 제 1 입력은 제 1 사이클 동안 수신되고, 상기 제 2 입력은 상기 제 1 사이클보다 상기 제 1 인터벌만큼 딜레이된 제 2 사이클 동안 수신될 수 있다.
또한, 상기 프로세서는 상기 제 1 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 1 결과를 획득하고, 상기 제 2 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 2 결과를 획득할 수 있다.
또한, 상기 프로세서는 상기 제 2 입력이 수신된 시점에서 제 2 인터벌만큼 딜레이된 시점에 상기 입력 데이터에 포함되는 제 3 입력을 수신하고, 상기 제 3 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 3 결과를 획득하고, 상기 제 1 결과, 상기 제 2 결과 및 상기 제 3 결과를 이용하여 상기 출력 데이터를 획득할 수 있다.
또한, 제 2 측면에 따라 뉴럴 네트워크 장치 장치가 제 1 입력 및 제 2 입력을 포함하는 입력 데이터에 대한 연산을 수행하는 방법은 상기 뉴럴 네트워크 장치가 포함하는 프로세서를 이용하여, 상기 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득하는 단계; 상기 프로세서를 이용하여, 상기 제 1 입력이 수신된 시점에서 제 1 인터벌(interval)만큼 딜레이된 시점에 수신된 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득하는 단계; 및 상기 제 1 결과와 상기 제 2 결과를 이용하여 상기 입력 데이터에 대한 출력 데이터를 획득하는 단계를 포함할 수 있다.
또한, 제 2 측면에 따른 방법을 컴퓨터에서 구현하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 비일시적 기록 매체가 제공될 수 있다.
본 개시에 따르면, 뉴럴 네트워크 장치는 딜레이 타임을 이용하여 데이터를 처리함으로써, 동일한 프로세서를 이용하여 수행가능한 데이터 량을 증가시킬 수 있다.
도 1은 일 실시 예에 따른 뉴럴 네트워크의 아키텍처를 설명하기 위한 도면이다.
도 2는 일 실시 예에 따른 뉴럴 네트워크에서 입력 피처맵 및 출력 피처맵의 관계를 설명하기 위한 도면이다.
도 3은 일 실시 예에 따른 뉴럴 네트워크 장치의 하드웨어 구성을 도시한 블록도이다.
도 4는 일 실시 예에 따른 뉴럴 네트워크 장치가 입력 데이터에 포함되는 복수개의 입력들을 복수회에 걸쳐 처리하는 일 예를 나타내는 도면이다.
도 5는 일 실시 예에 따른 뉴럴 네트워크 장치가 데이터 스트림을 생성하는 일 예를 나타내는 도면이다.
도 6은 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림의 일 예를 나타내는 도면이다.
도 7은 일 실시 예에 따른 뉴럴 네트워크 장치가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림에 대해서 커널과의 연산 결과를 획득하는 일 예를 나타내는 도면이다.
도 8은 일 실시 예에 따른 뉴럴 네트워크 장치가 입력과 커널 간의 연산을 수행하는 일 예를 나타내는 도면이다.
도 9는 일 실시 예에 따른 뉴럴 네트워크 장치가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 획득하는 일 예를 나타내는 도면이다.
도 10은 일 실시 예에 따른 뉴럴 네트워크 장치가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 복수개의 영역에 대한 데이터를 획득하는 일 예를 나타내는 도면이다.
도 11은 일 실시 예에 따른 뉴럴 네트워크 장치가 제 1 입력과 제 2 입력으로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
도 12는 일 실시 예에 따른 뉴럴 네트워크 장치가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
도 13은 일 실시 예에 따른 뉴럴 네트워크 장치가 제 1 입력 내지 제 3 입력을 이용하여 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
도 14는 일 실시 예에 따른 뉴럴 네트워크 장치가 입력 데이터로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
도 15a 내지 15b는 일 실시 예에 따른 뉴로모픽(neuromorphic) 장치의 동작 방법을 설명하기 위한 도면이다.
도 16a 내지 도 16b는 일 실시 예에 따른 벡터-행렬 곱셈과 뉴럴 네트워크 장치에서 수행되는 연산을 비교하기 위한 도면이다.
도 17은 일 실시 예에 따른 뉴럴 네트워크 장치에서 컨벌루션 연산이 수행되는 예시를 설명하기 위한 도면이다.
도 18은 일 실시 예에 따른 서브 피처맵과 코어가 매칭되는 예시를 설명하기 위한 도면이다.
도 19는 일 실시 예에 따른 코어에서 벡터 곱셈 연산이 수행되는 예시를 설명하기 위한 도면이다.
도 20은 일 실시 예에 따른 복수의 코어에서 산출된 출력 값들을 합성하는 방법을 설명하기 위한 도면이다.
도 21은 일 실시 예에 따른 뉴럴 네트워크 장치에서 뉴럴 네트워크를 구현하는 방법을 설명하는 흐름도이다.
도 22는 일 실시 예에 따른 뉴럴 네트워크 장치 및 메모리를 도시한 블록도이다.
본 실시 예들에서 사용되는 용어는 본 실시 예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 기술분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 임의로 선정된 용어도 있으며, 이 경우 해당 실시 예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 실시 예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시 예들의 전반에 걸친 내용을 토대로 정의되어야 한다.
실시 예들에 대한 설명들에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우 뿐 아니라, 그 중간에 다른 구성요소를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 실시 예들에서 사용되는 "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
본 실시 예들은 뉴럴 네트워크 기술 분야에 관한 것으로서 이하의 실시 예들이 속하는 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 사항들에 관해서는 자세한 설명을 생략한다.
하기 실시 예들에 대한 설명은 권리범위를 제한하는 것으로 해석되지 말아야 하며, 해당 기술분야의 당업자가 용이하게 유추할 수 있는 것은 실시 예들의 권리범위에 속하는 것으로 해석되어야 할 것이다. 이하 첨부된 도면들을 참조하면서 오로지 예시를 위한 실시 예들을 상세히 설명하기로 한다.
도 1은 일 실시 예에 따른 뉴럴 네트워크의 아키텍처를 설명하기 위한 도면이다.
도 1을 참고하면, 뉴럴 네트워크(1)는 딥 뉴럴 네트워크(Deep Neural Network, DNN) 또는 n-계층 뉴럴 네트워크(n-layers neural networks)의 아키텍처일 수 있다. DNN 또는 n-계층 뉴럴 네트워크는 컨볼루션 뉴럴 네트워크(Convolutional Neural Networks, CNN), 리커런트 뉴럴 네트워크(Recurrent Neural Networks, RNN), Deep Belief Networks, Restricted Boltzman Machines 등에 해당될 수 있다. 예를 들어, 뉴럴 네트워크(1)는 컨볼루션 뉴럴 네트워크(CNN)로 구현될 수 있으나, 이에 제한되지 않는다. 도 1에서는 뉴럴 네트워크(1)의 예시에 해당하는 컨볼루션 뉴럴 네트워크에서 일부의 컨볼루션 레이어가 도시되었지만, 컨볼루션 뉴럴 네트워크는 도시된 컨볼루션 레이어 외에도, 풀링 레이어(pooling layer), 풀리 커넥티드(fully connected) 레이어 등을 더 포함할 수 있다.
뉴럴 네트워크(1)는 입력 이미지, 피처맵들(feature maps) 및 출력을 포함하는 복수 레이어들을 갖는 아키텍처로 구현될 수 있다. 뉴럴 네트워크(1)에서 입력 이미지는 커널(kernel)이라 불리는 필터와의 컨볼루션 연산이 수행되고, 그 결과 피처맵들이 출력된다. 이 때 생성된 출력 피처맵들은 입력 피처맵들로서 다시 커널과의 컨볼루션 연산이 수행되고, 새로운 피처맵들이 출력될 수 있다. 이와 같은 컨볼루션 연산이 반복적으로 수행된 결과, 최종적으로는 뉴럴 네트워크(1)를 통한 입력 이미지의 특징들에 대한 인식 결과가 출력될 수 있다.
예를 들어, 도 1의 뉴럴 네트워크(1)에 24ⅹ24 픽셀 크기의 이미지가 입력된 경우, 입력 이미지는 커널과의 컨볼루션 연산을 통해 20ⅹ20 크기를 갖는 4채널의 피처맵들로 출력될 수 있다. 이후에도, 20ⅹ20 피처맵들은 커널과의 반복적인 컨볼루션 연산을 통해 크기가 줄어들면서, 최종적으로는 1ⅹ1 크기의 특징들이 출력될 수 있다. 뉴럴 네트워크(1)는 여러 레이어들에서 컨볼루션 연산 및 서브샘플링(또는 풀링) 연산을 반복적으로 수행함으로써 입력 이미지로부터 이미지 전체를 대표할 수 있는 강인한 특징들을 필터링하여 출력하고, 출력된 최종 특징들을 통해 입력 이미지의 인식 결과를 도출할 수 있다.
도 2는 일 실시 예에 따른 뉴럴 네트워크에서 입력 피처맵 및 출력 피처맵의 관계를 설명하기 위한 도면이다.
도 2를 참고하면, 뉴럴 네트워크의 어느 레이어(2)에서, 제1피처맵(FM1)은 입력 피처맵에 해당될 수 있고, 제2피처맵(FM2)는 출력 피처맵에 해당될 수 있다. 피처맵은 입력 데이터의 다양한 특징들이 표현된 데이터 세트를 의미할 수 있다. 피처맵들(FM1, FM2)은 2차원 매트릭스의 엘리먼트들을 갖거나 또는 3차원 매트릭스의 엘리먼트들을 가질 수 있고, 각각의 엘리먼트에는 픽셀 값이 정의될 수 있다. 피처 맵들(FM1, FM2)은 너비(W)(또는 칼럼이라고 함), 높이(H)(또는 로우라고 함) 및 깊이(C)를 가진다. 이때, 깊이(C)는 채널들의 개수에 해당될 수 있다.
제1피처맵(FM1) 및 커널의 웨이트맵(WM)에 대한 컨볼루션 연산이 수행될 수 있고, 그 결과 제2피처맵(FM2)이 생성될 수 있다. 웨이트맵(WM)은 각 엘리먼트에 정의된 웨이트로 제1피처맵(FM1)과 컨볼루션 연산을 수행함으로써 제1피처맵(FM1)의 특징들을 필터링한다. 웨이트맵(WM)은 제1피처맵(FM1)을 슬라이딩 윈도우 방식으로 시프트하면서 제1피처맵(FM1)의 윈도우들(또는 타일이라고도 함)과 컨볼루션 연산을 수행한다. 각 시프트 동안, 웨이트맵(WM)에 포함된 웨이트들 각각은 제1피처맵(FM1) 내 중첩된 윈도우의 픽셀 값들 각각과 곱해지고 더해질 수 있다. 제1피처맵(FM1)과 웨이트맵(WM)이 컨볼루션됨에 따라, 제2피처맵(FM2)의 하나의 채널이 생성될 수 있다. 도 1에는 하나의 커널에 대한 웨이트맵(WM)이 도시되었으나, 실제로는 복수의 커널들의 웨이트 맵들이 제1피처맵(FM1)과 각각 컨볼루션되어, 복수의 채널들의 제2피처맵(FM2)이 생성될 수 있다.
한편, 제2피처맵(FM2)은 다음 레이어의 입력 피처맵에 해당될 수 있다. 예를 들어, 제2피처맵(FM2)은 풀링(또는 서브샘플링) 레이어의 입력 피처맵이 될 수 있다.
도 1 및 도 2에서는 설명의 편의를 위하여 뉴럴 네트워크(1)의 개략적인 아키텍처에 대해서만 도시되어 있다. 하지만, 뉴럴 네트워크(1)는 도시된 바와 달리, 보다 많거나 적은 개수의 레이어들, 피처맵들, 커널들 등으로 구현될 수 있고, 그 크기들 또한 다양하게 변형될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
도 3은 일 실시 예에 따른 뉴럴 네트워크 장치(100)의 하드웨어 구성을 도시한 블록도이다.
뉴럴 네트워크 장치(100)는 PC(personal computer), 서버 디바이스, 모바일 디바이스, 임베디드 디바이스 등의 다양한 종류의 디바이스들로 구현될 수 있고, 구체적인 예로서 뉴럴 네트워크를 이용한 음성 인식, 영상 인식, 영상 분류 등을 수행하는 스마트폰, 태블릿 디바이스, AR(Augmented Reality) 디바이스, IoT(Internet of Things) 디바이스, 자율주행 자동차, 로보틱스, 의료기기 등에 해당될 수 있으나, 이에 제한되지 않는다. 나아가서, 뉴럴 네트워크 장치(100)는 위와 같은 디바이스에 탑재되는 전용 하드웨어 가속기(HW accelerator)에 해당될 수 있고, 뉴럴 네트워크 장치(100)는 뉴럴 네트워크 구동을 위한 전용 모듈인 NPU(neural processing unit), TPU(Tensor Processing Unit), Neural Engine 등과 같은 하드웨어 가속기일 수 있으나, 이에 제한되지 않는다.
도 3을 참고하면, 뉴럴 네트워크 장치(100)는 프로세서(120) 및 메모리(110)를 포함한다. 도 3에 도시된 뉴럴 네트워크 장치(100)에는 본 실시 예들와 관련된 구성요소들만이 도시되어 있다. 따라서, 뉴럴 네트워크 장치(100)에는 도 3에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다.
프로세서(120)는 뉴럴 네트워크 장치(100)를 실행하기 위한 전반적인 기능들을 제어하는 역할을 한다. 예를 들어, 프로세서(120)는 뉴럴 네트워크 장치(100) 내의 메모리(110)에 저장된 프로그램들을 실행함으로써, 뉴럴 네트워크 장치(100)를 전반적으로 제어한다. 프로세서(120)는 뉴럴 네트워크 장치(100) 내에 구비된 CPU(central processing unit), GPU(graphics processing unit), AP(application processor) 등으로 구현될 수 있으나, 이에 제한되지 않는다.
메모리(110)는 뉴럴 네트워크 장치(100) 내에서 처리되는 각종 데이터들을 저장하는 하드웨어로서, 예를 들어, 메모리(110)는 뉴럴 네트워크 장치(100)에서 처리된 데이터들 및 처리될 데이터들을 저장할 수 있다. 또한, 메모리(110)는 뉴럴 네트워크 장치(100)에 의해 구동될 애플리케이션들, 드라이버들 등을 저장할 수 있다. 메모리(110)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), CD-ROM, 블루레이 또는 다른 광학 디스크 스토리지, HDD(hard disk drive), SSD(solid state drive), 또는 플래시 메모리를 포함할 수 있다.
또는 메모리(110)는 온칩 메모리일 수 있다. 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 메모리(110)를 온칩 메모리 형태로만 구비하여, 외부 메모리에 대한 접근 없이 연산을 수행할 수 있다. 예를 들면, 메모리(110)는 온칩 메모리 형태로 구현된 SRAM일 수 있다. 이 경우 상술된 바와 달리 DRAM, ROM, HDD, SSD 등 외부 메모리로 주로 이용되는 종류의 메모리는 메모리(110)로 이용되지 않을 수 있다.
프로세서(120)는 메모리(110)로부터 뉴럴 네트워크 데이터, 예를 들어 이미지 데이터, 피처맵 데이터, 커널 데이터 등을 읽기/쓰기(read/write)하고, 읽기/쓰기된 데이터를 이용하여 뉴럴 네트워크를 실행할 수 있다. 뉴럴 네트워크가 실행될 때, 프로세서(120)는 출력 피처맵에 관한 데이터를 생성하기 위하여, 입력 피처맵과 커널 간의 컨볼루션 연산을 반복적으로 수행할 수 있다. 이때, 입력 피처맵의 채널 수, 커널의 채널 수, 입력 피처맵의 크기, 커널의 크기, 값의 정밀도(precision) 등의 다양한 팩터들에 의존하여 컨볼루션 연산의 연산량이 결정될 수 있다. 도 1에 도시된 뉴럴 네트워크(1)와 달리, 뉴럴 네트워크 장치(100)에서 구동되는 실제 뉴럴 네트워크는 보다 복잡한 아키텍처로 구현될 수 있다. 이에 따라 프로세서(120)는 수억에서 수백억에 다다를 정도로 매우 많은 연산량(operation count)의 컨볼루션 연산들을 수행하게 되고, 프로세서(120)가 컨볼루션 연산을 위해 메모리(110)에 액세스하는 빈도가 함께 비약적으로 증가될 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 뉴로모픽 하드웨어를 포함할 수 있다. 뉴로모픽 하드웨어는 CNN 매핑 등을 수행할 수 있다. 뉴로모픽 하드웨어는 외부 메모리를 이용하지 않고 온칩 메모리만을 이용하여 연산을 수행할 수 있다. 예를 들면, 뉴로모픽 하드웨어는 외부 메모리(예: 오프칩 메모리 등)를 이용하지 않고 온칩 메모리만을 이용하여 CNN 매핑 등을 수행함으로써, 이미지 처리하는 동안 메모리 업데이트 없이 연산을 수행할 수 있다.
일 실시 예에 따른 프로세서(120)는 복수개의 입력에 대한 연산을 수행할 수 있다. 프로세서(120)는 제 1 입력 및 제 2 입력을 포함하는 입력 데이터에 대한 연산을 수행할 수 있다. 제 1 입력 또는 제 2 입력은 입력 피처맵 또는 입력 이미지 데이터의 전부 또는 일부를 나타낼 수 있다. 예를 들면, 제 1 입력은 입력 피처맵 또는 입력 이미지 데이터의 제 1 영역에 대한 데이터를 나타내고, 제 2 입력은 입력 피처맵 또는 입력 이미지 데이터의 제 2 영역에 대한 데이터를 나타낼 수 있다.
일 실시 예에 따른 프로세서(120)는 CNN 매핑에서 여러 위치에서 재사용 되는 커널 각각을 물리적으로 다른 메모리에 배치하는 것이 아니라, 실제로 한 위치에만 배치하고 시간에 따라 다른 위치의 입력 이미지를 이용하여 여러 시간에 걸쳐 출력 데이터(예: 출력되는 이미지에 대한 데이터)에 대한 연산을 수행할 수 있다. 일 실시 예에 따른 프로세서(120)는 복수회에 걸쳐 출력 이미지의 각 영역에 대한 연산을 수행하여, 출력 데이터를 획득할 수 있다.
일 실시 예에 따른 프로세서(120)는 제 1 입력을 수신하고, 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득할 수 있다.
일 실시 예에 따라, 제 1 입력은 입력 피처맵의 제 1 영역에 대한 데이터를 포함할 수 있다.
일 실시 예에 따른 프로세서(120)는 제 1 입력과 복수개의 커널 간의 연산을 수행할 수 있다. 예를 들면, 프로세서(120)는 제 1 입력과 제 1 커널(예: 레드에 대한 커널) 간의 연산을 수행하여 제 1-1 결과를 획득하고, 제 1 입력과 제 2 커널(예: 그린에 대한 커널) 간의 연산을 수행하여 제 1-2 결과를 획득하고, 제 1 입력과 제 3 커널(예: 블루에 대한 커널) 간의 연산을 수행하여 제 1-3 결과를 획득할 수 있다. 프로세서(120)는 제 1-1 결과, 제 1-2 결과 및 제 1-3 결과를 이용하여 제 1 결과를 획득할 수 있다. 예를 들면, 프로세서(120)는 제 1-1 결과, 제 1-2 결과 및 제 1-3 결과를 더하여 제 1 결과를 획득할 수 있다.
일 실시 예에 따른 프로세서(120)는 제 2 입력을 제 1 입력이 수신된 시점에서 제 1 인터벌만큼 딜레이된 시점에 수신하고, 제 2 입력과 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득할 수 있다.
일 실시 예에 따라, 제 2 입력은 입력 피처맵의 제 2 영역에 대한 데이터를 포함할 수 있다.
일 실시 예에 따른 프로세서(120)는 제 1 입력이 수신된 시점에서 제 1 인터벌만큼 딜레이된 시점에 제 2 입력을 수신할 수 있다. 프로세서(120)는 수신한 제 2 입력과 복수개의 커널 간의 연산을 수행할 수 있다. 예를 들면, 프로세서(120)는 제 2 입력과 제 1 커널(예: 레드에 대한 커널) 간의 연산을 수행하여 제 2-1 결과를 획득하고, 제 2 입력과 제 2 커널(예: 그린에 대한 커널) 간의 연산을 수행하여 제 2-2 결과를 획득하고, 제 2 입력과 제 3 커널(예: 블루에 대한 커널) 간의 연산을 수행하여 제 2-3 결과를 획득할 수 있다. 프로세서(120)는 제 2-1 결과, 제 2-2 결과 및 제 2-3 결과를 이용하여 제 1 결과를 획득할 수 있다. 예를 들면, 프로세서(120)는 제 2-1 결과, 제 2-2 결과 및 제 2-3 결과를 더하여 제 2 결과를 획득할 수 있다. 또한, 제 1 결과를 획득할 때 이용된 복수개의 커널과 제 2 결과를 획득할 때 이용된 복수개의 커널은 동일할 수 있다.
일 실시 예에 따른 프로세서(120)는 제 1 결과와 제 2 결과를 이용하여 입력 데이터에 대한 출력 데이터를 획득할 수 있다.
입력 데이터는 피처맵 이미지 데이터를 포함할 수 있다. 예를 들면, 입력 데이터는 2D 이미지 데이터일 수 있다. 다른 예로, 입력 데이터는 3D 이미지 데이터일 수 있다.
입력 데이터가 이미지 데이터인 경우, 일 실시 예에 따른 프로세서(120)는 제 1 영역에 대한 처리 결과인 제 1 결과와 제 2 영역에 대한 처리 결과인 제 2 결과를 이용하여 입력 데이터에 대한 출력 데이터를 획득할 수 있다.
일 실시 예에 따를 때, 제 1 영역과 제 2 영역은 일부 중첩될 수 있다. 예를 들면 제 1 영역 및 제 2 영역이 2x2의 크기일 때, 1x2 크기의 영역이 제 1 영역과 제 2 영역 간에 중첩될 수 있다.
일 실시 예에 따를 때, 제 1 영역과 제 2 영역은 상호 인접할 수 있다. 예를 들면, 제 1 영역의 우측에 제 2 영역이 위치할 수 있다. 다른 예로, 제 1 영역의 아래측에 제 2 영역이 위치할 수 있다.
도 4는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 입력 데이터에 포함되는 복수개의 입력들을 복수회에 걸쳐 처리하는 일 예를 나타내는 도면이다.
입력 데이터(400)는 제 1 입력(411), 제 2 입력(412) 및 제 3 입력(413)을 포함할 수 있다.
복수개의 커널(421, 422)은 제 1 커널(421) 및 제 2 커널(422)을 포함할 수 있다.
제 1 결과(431, 432)는 제 1-1 결과(431) 및 제 1-2 결과(432)를 포함할 수 있고, 제 2 결과(441, 442)는 제 2-1 결과(441) 및 제 2-2 결과(442)를 포함할 수 있고, 제 3 결과(451, 452) 제 3-1 결과(451) 및 제 3-2 결과(452)를 포함할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력(411)과 복수개의 커널(421, 422) 간의 연산을 수행하여 제 1 결과(431, 432)를 획득하고, 제 2 입력(412)과 복수개의 커널(421, 422) 간의 연산을 수행하여 제 2 결과(441, 442)를 획득하고, 제 3 입력(413)과 복수개의 커널(421, 422) 간의 연산을 수행하여 제 3 결과(451, 452)를 획득할 수 있다.
입력 데이터(400)는 3D 이미지 데이터일 수 있다. 또한, 제 1 입력(411), 제 2 입력(412), 제 3 입력(413) 등은 입력 데이터(400)의 일부일 수 있다. 제 1 입력(411)과 제 2 입력(412)은 일부가 중첩될 수 있다. 또는 제 1 입력(411)과 제 2 입력(412)은 상호 인접할 수 있다.
제 1 결과(431, 432)에 포함되는 제 1-1 결과(431) 및 제 1-2 결과(432)는 서로 상이한 레이어에서의 결과 데이터를 나타낼 수 있다. 결과 데이터는 출력 이미지를 나타내는 데이터를 의미할 수 있다.
도 5는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 데이터 스트림을 생성하는 일 예를 나타내는 도면이다. 도 5를 참조하면, 도 5는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 입력 데이터(500)로부터 데이터 스트림(510, 520, 530, 540)을 획득하는 일 예를 도식적으로 나타낸다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 데이터(510), 제 2 데이터(520), 제 3 데이터(530) 및 제 4 데이터(540)를 포함하는 입력 데이터(500)는 제 1 데이터(510), 제 2 데이터(520), 제 3 데이터(530) 및 제 4 데이터(540)를 차례로 출력함으로써, 제 1 데이터(510), 제 2 데이터(520), 제 3 데이터(530) 및 제 4 데이터(540)로 이루어진 데이터 스트림(510, 520, 530, 540)을 생성할 수 있다.
또한, 생성된 데이터 스트림(510, 520, 530, 540)은 뉴럴 네트워크 장치(100)에 포함된 프로세서(120)로 전송되고, 프로세서(120)는 데이터 스트림(510, 520, 530, 540)과 복수개의 커널 간의 연산을 수행할 수 있다.
도 6은 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림의 일 예를 나타내는 도면이다. 도 6을 참조하면, 도 6은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 입력 데이터(500)로부터 생성된 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림(610, 620, 630)을 획득하는 일 예를 도식적으로 나타낸다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 데이터 스트림을 생성할 수 있다. 예를 들면, 제 1 데이터 스트림(610), 제 2 데이터 스트림(620) 및 제 3 데이터 스트림(630)은 서로 다른 딜레이 타임을 가질 수 있다. 제 1 데이터 스트림(610)의 딜레이 타임이 0 사이클일 때, 제 2 데이터 스트림(620)은 1 사이클의 딜레이 타임을 가지고, 제 3 데이터 스트림(630)은 2 사이클의 딜레이 타임을 가질 수 있다.
일 실시 예에 따른 딜레이 타임은 액손 딜레이 타임(axonal delay time)을 포함할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 뉴런별 액손 딜레이 타임과 여러 시넵스를 이용하여 데이터 스트림을 여러 번 복제하여 시간적으로 재정렬 함으로써, 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 생성할 수 있다.
도 7은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림에 대해서 커널과의 연산 결과를 획득하는 일 예를 나타내는 도면이다. 도 7을 참조하면, 도 7은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림(610, 620, 630)으로부터 복수개의 입력(710, 720, 730, 740)을 획득하고 복수개의 입력(710, 720, 730, 740)과 복수개의 커널 간의 연산을 통해 복수개의 결과(715, 725, 735, 745)를 획득하는 일 예를 도식적으로 나타낸다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림(610, 620, 630)으로부터 제 1 입력(710), 제 2 입력(720), 제 3 입력(730), 제 4 입력(740) 등을 획득할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력(710)과 복수개의 커널 간의 연산을 수행하여 제 1 결과(715)를 획득하고, 제 2 입력(720)과 복수개의 커널 간의 연산을 수행하여 제 2 결과(725)를 획득하고, 제 3 입력(730)과 복수개의 커널 간의 연산을 수행하여 제 3 결과(735)를 획득하고, 제 4 입력(740)과 복수개의 커널 간의 연산을 수행하여 제 4 결과(745)를 획득할 수 있다. 각 결과(715, 725, 735, 745)는 출력되는 이미지에 대한 데이터를 나타낼 수 있다. 예를 들면, 각 결과(715, 725, 735, 745)는 하나 이상의 픽셀에 대한 데이터를 포함할 수 있다. 또한 각 결과(715, 725, 735, 745)는 다음 레이어의 입력으로 이용될 수 있다. 예를 들면, 각 결과(715, 725, 735, 745)는 중첩되어 전송됨으로써 다음 레이어의 입력으로 이용될 수 있다.
도 8은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 입력과 커널 간의 연산을 수행하는 일 예를 나타내는 도면이다.
일 실시 예에 따라, 입력 데이터(810)는 4x4x3의 이미지 데이터이고, 수개의 커널(820)은 2x2x3의 커널로 구성되고, 출력 데이터(830)는 3x3x3의 이미지 데이터일 수 있다. 출력 데이터(830)의 첫번째 레이어는 제 1-1 결과(a), 제 2-1 결과(b), 제 3-1 결과(c), 제 4-1 결과(d), 제 5-1 결과(e), 제 6-1 결과(f), 제 7-1 결과(g), 제 8-1 결과(h) 및 제 9-1 결과(i)로 구성될 수 있다. 유사한 방식으로 출력 데이터(830)의 두번째 레이어는 제 1-2 결과 내지 제 9-2 결과로 구성되고, 출력 데이터(830)의 세번째 레이어는 제 1-3 결과 내지 제 9-3 결과로 구성될 수 있다.
도 9는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 획득하는 일 예를 나타내는 도면이다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 입력 데이터로부터 데이터 스트림(900, 901)을 생성할 수 있다. 뉴럴 네트워크 장치(100)는 생성된 데이터 스트림(900, 901)으로부터 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림(910, 920, 930, 940)을 생성할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 딜레이 타임이 0인 제 1 데이터 스트림(940), 딜레이 타임이 1인 제 2 데이터 스트림(930), 딜레이 타임이 4인 제 3 데이터 스트림(920), 딜레이 타임이 5인 제 4 데이터 스트림(910)을 채널 0에 대한 데이터 스트림(900)을 이용하여 생성할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 복수개의 입력을 획득할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 1 데이터 스트림(940) 내지 제 4 데이터 스트림(910)으로부터 동일한 사이클에 획득되는 데이터를 이용하여, 제 1 입력(950), 제 2 입력(960), 제 3 입력(970), 제 4 입력(990) 등을 획득할 수 있다. 제 1 입력(950) 내지 제 4 입력(990)은 입력 피처맵 또는 입력 이미지의 일부를 나타낼 수 있다. 예를 들면, 제 1 입력(950)은 입력 피처맵의 제 1 영역(픽셀 1, 2, 5, 6)에 대한 데이터를 나타내고, 제 2 입력(960)은 입력 피처맵의 제 2 영역(픽셀 2, 3, 6, 7)에 대한 데이터를 나타내고, 제 3 입력(970)은 입력 피처맵의 제 3 영역(픽셀 3, 4, 7, 8)에 대한 데이터를 나타내고, 제 4 입력(990)은 입력 피처맵의 제 4 영역(픽셀 5, 6, 9, 10)에 대한 데이터를 나타낼 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 획득되는 입력(950, 960, 970, 980, 990) 중 일부를 이용하여 출력 데이터를 생성할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 획득되는 입력(950, 960, 970, 980, 990) 중 제 1 입력(950), 제 2 입력(960, 제 3 입력(970) 및 제 4 입력(990)만을 이용하여 출력 데이터를 생성할 수 있다. 이 경우, 제 5 입력(980)은 출력 데이터 생성에 이용되지 않을 수 있다.
도 10은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 복수개의 영역에 대한 데이터를 획득하는 일 예를 나타내는 도면이다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 입력 데이터(1000)가 4x4의 이미지 데이터 또는 피처맵인 경우, 입력 데이터(1000)로부터 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림(1054, 1053, 1052, 1051)을 생성하고, 생성된 복수개의 데이터 스트림(1054, 1053, 1052, 1051)으로부터 복수개의 입력(1015, 1025, 1035)을 생성할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 딜레이 타임이 0인 제 1 데이터 스트림(1054), 딜레이 타임이 1인 제 2 데이터 스트림(1053), 딜레이 타임이 4인 제 3 데이터 스트림(1052), 딜레이 타임이 5인 제 4 데이터 스트림(1051)을 입력 데이터(1000)로부터 생성하고, 생성된 제 1 데이터 스트림(1054) 내지 제 4 데이터 스트림(1051)로부터 제 1 입력(1015), 제 2 입력(1025), 제 3 입력(1035) 등을 생성할 수 있다.
일 실시 예에 따른 복수개의 입력(1015, 1025, 1035)은 입력 데이터(1000)의 일부를 나타낼 수 있다. 예를 들면, 제 1 입력(1015)은 입력 데이터(1000)의 제 1 영역(1010)에 대한 데이터를 나타내고, 제 2 입력(1025)은 입력 데이터(1000)의 제 2 영역(1020)에 대한 데이터를 나타내고, 제 3 입력(1035)은 입력 데이터(1000)의 제 3 영역(1030)에 대한 데이터를 나타낼 수 있다.
도 11은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 제 1 입력과 제 2 입력으로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
단계 S1110에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득한다.
일 실시 예에 따라, 제 1 입력은 입력 피처맵 또는 입력 이미지 데이터의 제 1 영역에 대한 데이터를 포함할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력과 복수개의 커널 간의 연산을 수행할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 1 입력과 제 1 커널(예: 레드에 대한 커널) 간의 연산을 수행하여 제 1-1 결과를 획득하고, 제 1 입력과 제 2 커널(예: 그린에 대한 커널) 간의 연산을 수행하여 제 1-2 결과를 획득하고, 제 1 입력과 제 3 커널(예: 블루에 대한 커널) 간의 연산을 수행하여 제 1-3 결과를 획득할 수 있다. 뉴럴 네트워크 장치(100)는 제 1-1 결과, 제 1-2 결과 및 제 1-3 결과를 이용하여 제 1 결과를 획득할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 1-1 결과, 제 1-2 결과 및 제 1-3 결과를 더하여 제 1 결과를 획득할 수 있다.
단계 S1120에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력이 수신된 시점에서 제 1 인터벌만큼 딜레이된 시점에 수신된 제 2 입력과 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득한다. 제 2 결과의 획득에 이용되는 복수개의 커널은 단계 S1110에서 이용된 복수개의 커널과 동일할 수 있다.
일 실시 예에 따라, 제 2 입력은 입력 피처맵 또는 입력 이미지 데이터의 제 2 영역에 대한 데이터를 포함할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력이 수신된 시점에서 제 1 인터벌만큼 딜레이된 시점에 제 2 입력을 수신할 수 있다. 뉴럴 네트워크 장치(100)는 수신한 제 2 입력과 복수개의 커널 간의 연산을 수행할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 2 입력과 제 1 커널(예: 레드에 대한 커널) 간의 연산을 수행하여 제 2-1 결과를 획득하고, 제 2 입력과 제 2 커널(예: 그린에 대한 커널) 간의 연산을 수행하여 제 2-2 결과를 획득하고, 제 2 입력과 제 3 커널(예: 블루에 대한 커널) 간의 연산을 수행하여 제 2-3 결과를 획득할 수 있다. 뉴럴 네트워크 장치(100)는 제 2-1 결과, 제 2-2 결과 및 제 2-3 결과를 이용하여 제 1 결과를 획득할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 2-1 결과, 제 2-2 결과 및 제 2-3 결과를 더하여 제 2 결과를 획득할 수 있다.
단계 S1130에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 결과와 제 2 결과를 이용하여 입력 데이터에 대한 출력 데이터를 획득한다.
입력 데이터는 피처맵 또는 이미지 데이터를 포함할 수 있다. 예를 들면, 입력 데이터는 2D 이미지 데이터일 수 있다. 다른 예로, 입력 데이터는 3D 이미지 데이터일 수 있다.
입력 데이터가 이미지 데이터인 경우, 일 실시 예에 따른 프로세서(120)는 제 1 영역에 대한 처리 결과인 제 1 결과와 제 2 영역에 대한 처리 결과인 제 2 결과를 이용하여 입력 데이터에 대한 출력 데이터를 획득할 수 있다.
일 실시 예에 따를 때, 제 1 영역과 제 2 영역은 일부 중첩될 수 있다. 예를 들면 제 1 영역 및 제 2 영역이 2x2의 크기일 때, 1x2 크기의 영역이 제 1 영역과 제 2 영역 간에 중첩될 수 있으나 본 실시 예로 한정되지 않으며 다양한 크기에서 제 1 영역과 제 2 영역이 구현될 수 있다.
일 실시 예에 따를 때, 제 1 영역과 제 2 영역은 상호 인접할 수 있다. 예를 들면, 제 1 영역의 우측에 제 2 영역이 위치할 수 있다. 다른 예로, 제 1 영역의 아래측에 제 2 영역이 위치할 수 있으나 본 실시 예로 한정되지 않으며 다양한 상호 위치에서 제 1 영역과 제 2 영역이 구현될 수 있다.
도 12는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림으로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
단계 S1210에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖고 이미지 데이터를 나타내는 복수개의 데이터 스트림을 복수개의 입력단으로부터 수신한다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖고 이미지 데이터를 나타내는 복수개의 데이터 스트림을 획득할 수 있다. 뉴럴 네트워크 장치(100)는 이미지 데이터를 나타내는 입력 데이터로부터 데이터 스트림을 획득하고, 획득한 데이터 스트림을 복수회에 걸쳐 전송함으로써, 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 획득할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 생성된 복수개의 데이터 스트림을 복수개의 입력단을 통해 수신함으로써 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 획득할 수 있다.
단계 S1220에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 복수개의 입력단으로부터 수신되는 복수개의 데이터 스트림으로부터 제 1 영역을 나타내는 제 1 입력을 수신한다.
예를 들면, 뉴럴 네트워크 장치(100)는 복수개의 입력단에서 특정 시점에 획득되는 데이터를 제 1 입력으로 획득할 수 있다. 일 예로 뉴럴 네트워크 장치(100)는 제 6 사이클에 복수개의 입력단에서 획득되는 데이터를 제 1 입력으로 획득할 수 있다. (도 9 및 도 10 참조) 제 1 입력은 이미지 데이터의 제 1 영역을 나타낼 수 있다.
단계 S1230에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득한다.
예를 들면, 제 1 입력을 구성하는 제 1-1 입력과 제 1 커널간의 연산 결과인 제 1-1 연산 결과, 제 1 입력을 구성하는 제 1-2 입력과 제 2 커널간의 연산 결과인 제 1-2 연산 결과, 제 1 입력을 구성하는 제 1-3 입력과 제 3 커널간의 연산 결과인 제 1-3 연산 결과를 이용하여 제 1 결과를 획득할 수 있다. 일 예로, 뉴럴 네트워크 장치(100)는 제 1-1 연산 결과, 제 1-2 연산 결과 및 제 1-3 연산 결과를 더하여 제 1 결과를 생성할 수 있다.
단계 S1240에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 입력이 수신된 시점에서 제 1 인터벌만큼 딜레이된 시점에 복수개의 입력단으로부터 수신되는 복수개의 데이터 스트림으로부터 제 2 입력을 수신한다.
예를 들면, 뉴럴 네트워크 장치(100)는 복수개의 입력단에서 특정 시점에 획득되는 데이터를 제 2 입력으로 획득할 수 있다. 일 예로 뉴럴 네트워크 장치(100)는 제 7 사이클에 복수개의 입력단에서 획득되는 데이터를 제 2 입력으로 획득할 수 있다. (도 9 및 도 10 참조)
단계 S1250에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 2 입력이 제 2 영역을 나타내는 데이터인 경우 제 2 입력을 유효한 입력으로 결정한다.
제 2 영역은 제 1 영역에 대한 상대적 위치에 기초하여 결정될 수 있다.
예를 들면, 제 1 영역과 제 2 영역은 일부 중첩될 수 있다. 일 예로, 제 1 영역 및 제 2 영역이 2x2의 크기일 때, 1x2 크기의 영역이 제 1 영역과 제 2 영역 간에 중첩될 수 있다.
다른 예로, 제 1 영역과 제 2 영역은 상호 인접할 수 있다. 예를 들면, 제 1 영역의 우측에 제 2 영역이 위치할 수 있다. 다른 예로, 제 1 영역의 아래측에 제 2 영역이 위치할 수 있다.
여러가지 방식 중 기설정된 방식에 따라 제 2 영역이 정해질 수 있으며, 제 2 입력이 제 2 영역을 나타내는 데이터인 경우 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 2 입력을 유효한 입력으로 결정할 수 있다.
또한 단계 S1210 내지 단계 S1250에서 상술된 것과 유사한 방식으로, 도 10에 도시된 바와 같이, 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 7 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 3 입력으로 획득하고, 8 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 4 입력으로 획득하고, 10 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 5 입력으로 획득하고, 11 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 6 입력으로 획득하고, 12 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 7 입력으로 획득하고, 14 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 8 입력으로 획득하고, 15 사이클에 복수개의 입력단에서 획득되는 데이터를 유효한 제 9 입력으로 획득할 수 있다.
단계 S1260에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 2 입력이 유효한 입력인 경우, 제 2 입력과 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득한다.
예를 들면, 제 2 입력을 구성하는 제 2-1 입력과 제 1 커널간의 연산 결과인 제 2-1 연산 결과, 제 2 입력을 구성하는 제 2-2 입력과 제 2 커널간의 연산 결과인 제 2-2 연산 결과, 제 2 입력을 구성하는 제 2-3 입력과 제 3 커널간의 연산 결과인 제 2-3 연산 결과를 이용하여 제 2 결과를 획득할 수 있다. 일 예로, 뉴럴 네트워크 장치(100)는 제 2-1 연산 결과, 제 2-2 연산 결과 및 제 2-3 연산 결과를 더하여 제 2 결과를 생성할 수 있다.
단계 S1270에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 단계 S1230에서 획득된 제 1 결과와 단계 S1260에서 획득된 제 2 결과를 이용하여 입력 데이터에 대한 출력 데이터를 획득한다.
출력 데이터는 입력 데이터와 복수개의 커널과의 연산 결과를 포함할 수 있으며, 이미지 데이터에 대한 연산 결과인 출력 데이터가 한번에(예: 한 사이클에) 출력될 수도 있고, 순차적으로 출력될 수도 있다.
도 13은 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 제 1 입력 내지 제 3 입력을 이용하여 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
단계 S1310 및 단계 S1320은 각각 단계 S1110 및 단계 S1120에 대응되므로 전체적인 설명을 간단히 하기 위해 상세한 설명을 생략한다. 단계 S1310 및 단계 S1320에 대해서는 상술된 단계 S1110 및 단계 S1120에 대한 설명을 참조할 수 있다.
단계 S1330에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 2 입력이 수신된 시점에서 제 2 인터벌만큼 딜레이된 시점에 입력 데이터에 포함되는 제 3 입력을 수신한다.
제 2 인터벌은 제 1 인터벌과는 상이할 수 있다. 예를 들면 제 1 인터벌은 제 1 사이클에 해당할 수 있고 제 2 인터벌은 제 2 사이클에 해당할 수 있다.
단계 S1340에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 3 입력과 복수개의 커널 간의 연산을 수행하여 제 3 결과를 획득한다.
제 3 결과의 획득에 이용되는 복수개의 커널은 단계 S1310에서 이용된 복수개의 커널과 동일할 수 있다.
일 실시 예에 따라, 제 3 입력은 입력 피처맵 또는 입력 이미지 데이터의 제 3 영역에 대한 데이터를 포함할 수 있다.
일 실시 예에 따른 뉴럴 네트워크 장치(100)는 수신한 제 3 입력과 복수개의 커널 간의 연산을 수행할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 3 입력과 제 1 커널(예: 레드에 대한 커널) 간의 연산을 수행하여 제 3-1 결과를 획득하고, 제 3 입력과 제 2 커널(예: 그린에 대한 커널) 간의 연산을 수행하여 제 3-2 결과를 획득하고, 제 3 입력과 제 3 커널(예: 블루에 대한 커널) 간의 연산을 수행하여 제 3-3 결과를 획득할 수 있다. 뉴럴 네트워크 장치(100)는 제 3-1 결과, 제 3-2 결과 및 제 3-3 결과를 이용하여 제 3 결과를 획득할 수 있다. 예를 들면, 뉴럴 네트워크 장치(100)는 제 3-1 결과, 제 3-2 결과 및 제 3-3 결과를 더하여 제 3 결과를 획득할 수 있다.
단계 S1350에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 제 1 결과, 제 2 결과 및 제 3 결과를 이용하여 출력 데이터를 획득한다.
출력 데이터는 입력 데이터와 복수개의 커널과의 연산 결과를 포함할 수 있으며, 이미지 데이터에 대한 연산 결과인 출력 데이터가 한번에(예: 한 사이클에) 출력될 수도 있고, 순차적으로 출력될 수도 있다. 예를 들면, 제 1 결과, 제 2 결과 및 제 3 결과가 순차적으로 출력될 수 있다.
도 14는 일 실시 예에 따른 뉴럴 네트워크 장치(100)가 입력 데이터로부터 출력 데이터를 획득하는 방법을 나타내는 흐름도이다.
단계 S1410에서 일 실시 예에 따른 뉴럴 네트워크 장치(100) 는 입력 데이터로부터 데이터 스트림을 생성한다. 단계 S1410은 첫번째 레이어에서 수행될 수 있다.
단계 S1420에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 단계 S1410에서 생성된 데이터 스트림을 복제하고 시간적으로 재정렬 함으로써 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 획득한다.
단계 S1430에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 서로 다른 딜레이 타임을 갖는 복수개의 데이터 스트림을 특정 커널에 존재하는 메모리 어레이에 입력으로 이용하여 출력 스트림에 대한 연산을 수행한다. 단계 S1420, S1430은 중간 레이어서 수행될 수 있으며, 복수회에 걸쳐 반복적으로 수행될 수 있다.
단계 S1440에서 일 실시 예에 따른 뉴럴 네트워크 장치(100)는 여러 사이클에 걸쳐 발생되는 출력 스트림으로부터 출력 데이터를 획득한다. 또한 획득된 출력 데이터를 통해 출력되는 이미지를 생성할 수 있다. 예를 들면 뉴럴 네트워크 장치(100)는 3D 이미지를 생성할 수 있다. 또한, 단계 S1440은 마지막 레이어에서 수행될 수 있다.
도 15a 내지 15b는 일 실시 예에 따른 뉴로모픽(neuromorphic) 장치의 동작 방법을 설명하기 위한 도면이다.
도 15a를 참조하면, 뉴럴 네트워크 장치는 복수의 코어들을 포함할 수 있으며, 각각의 코어들은 RCA(Resistive Crossbar Memory Arrays)로 구현될 수 있다. 구체적으로, 각각의 코어는 복수의 프리 시냅틱 뉴런(presynaptic neuron, 1510), 복수의 포스트 시냅틱 뉴런(postsynaptic neuron, 1520), 및 복수의 프리 시냅틱 뉴런(1510)과 복수의 포스트 시냅틱 뉴런(1520) 사이의 각각의 연결을 제공하는 시냅스(1530)를 포함할 수 있다.
일 실시 예에서 뉴럴 네트워크 장치의 코어는, 4개의 프리 시냅틱 뉴런(1510), 4개의 포스트 시냅틱 뉴런(1520) 및 16개의 시냅스(1530)를 포함하고 있으나, 이들 개수는 다양하게 변형될 수 있다. 프리 시냅틱 뉴런(1510)의 개수가 N개(여기서, N은 2 이상의 자연수임)이고, 포스트 시냅틱 뉴런(1520)의 개수가 M개(여기서, M은 2 이상의 자연수이고, N과 같거나 다를 수 있음)인 경우, N*M개의 시냅스(1530)가 매트릭스 형태로 배열될 수 있다.
구체적으로, 복수의 프리 시냅틱 뉴런(1510) 각각과 연결되고 제1 방향(예를 들어, 가로 방향)으로 연장하는 배선(1512)과, 복수의 포스트 시냅틱 뉴런(1520) 각각과 연결되고 제1 방향과 교차하는 제2 방향(예를 들어, 세로 방향)으로 연장하는 배선(1522)이 제공될 수 있다. 이하, 설명의 편의를 위하여, 제1 방향으로 연장하는 배선(1512)을 로우 배선(row line)이라 하고, 제2 방향으로 연장하는 배선(1522)을 컬럼 배선(column line)이라 하기로 한다. 복수의 시냅스(1530)는 로우 배선(1512)과 컬럼 배선(1522)의 교차점마다 배치되어 대응하는 로우 배선(1512)과 대응하는 컬럼 배선(1522)을 서로 연결시킬 수 있다.
프리 시냅틱 뉴런(1510)은 신호 예컨대, 특정 데이터에 해당하는 신호를 생성하여 로우 배선(1512)으로 보내는 역할을 수행하고, 포스트 시냅틱 뉴런(1520)은 시냅스 소자(1530)를 거친 시냅틱 신호를 컬럼 배선(1522)을 통하여 수신하고 처리하는 역할을 수행할 수 있다. 프리 시냅틱 뉴런(1510)은 액손(axon)에 대응하고, 포스트 시냅틱 뉴런(1520)은 뉴런(neuron)에 대응할 수 있다. 그러나, 프리 시냅틱 뉴런인지 포스트 시냅틱 뉴런인지 여부는 다른 뉴런과의 상대적인 관계에 의해 결정될 수 있다. 예컨대, 프리 시냅틱 뉴런(1510)이 다른 뉴런과의 관계에서 시냅틱 신호를 수신하는 경우 포스트 시냅틱 뉴런으로 기능할 수 있다. 유사하게, 포스트 시냅틱 뉴런(1520)이 다른 뉴런과의 관계에서 신호를 보내는 경우 프리 시냅틱 뉴런으로 기능할 수 있다. 프리 시냅틱 뉴런(1510) 및 포스트 시냅틱 뉴런(1520)은 CMOS 등 다양한 회로로 구현될 수 있다.
프리 시냅틱 뉴런(1510)과 포스트 시냅틱 뉴런(1520) 사이의 연결은 시냅스(1530)를 통하여 이루어질 수 있다. 여기서, 시냅스(1530)는 양단에 인가되는 전기적 펄스 예컨대, 전압 또는 전류에 따라 전기적 전도도(electrical conductance) 혹은 웨이트(weight)가 변하는 소자이다.
시냅스(1530)는 예컨대, 가변 저항 소자를 포함할 수 있다. 가변 저항 소자는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자로서, 복수의 저항 상태를 가질 수 있는 다양한 물질 예컨대, 전이 금속 산화물, 페로브스카이트(perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 가변 저항 소자 및/또는 시냅스(1530)가 고저항 상태에서 저저항 상태로 변하는 동작을 셋(set) 동작이라 하고, 저저항 상태에서 고저항 상태로 변하는 동작을 리셋(reset) 동작이라 할 수 있다.
단, 코어의 시냅스(1530)는, RRAM, PRAM, FRAM, MRAM 등의 메모리 장치에 이용되는 가변 저항 소자와 달리, 셋 동작과 리셋 동작에서 급격한(abrupt) 저항 변화가 없고, 입력되는 전기적 펄스의 개수에 따라 전도도가 점진적으로 변화하는 아날로그 거동(analog behavior)을 보이는 등, 메모리에서의 가변 저항 소자와 구별되는 여러가지 특성을 갖도록 구현될 수 있다. 이는 메모리에서 가변 저항 소자에 요구되는 특성과 뉴럴 네트워크 장치의 코어에서 시냅스(1530)에 요구되는 특성이 서로 상이하기 때문이다.
위와 같은 뉴럴 네트워크 장치의 동작을 도 15b를 참조하여 설명하면 아래와 같다. 설명의 편의를 위하여 로우 배선(1512)을 위쪽에서부터 순서대로 제1 로우 배선(1512A), 제2 로우 배선(1512B), 제3 로우 배선(1512C) 및 제4 로우 배선(1512D)이라 칭할 수 있고, 컬럼 배선(1522)을 좌측에서부터 순서대로 제1 컬럼 배선(1522A), 제2 컬럼 배선(1522B), 제3 컬럼 배선(1522C) 및 제4 컬럼 배선(1522D)이라 칭할 수 있다.
도 15b를 참조하면, 최초 상태에서, 시냅스(1530) 전부는 전도도가 상대적으로 낮은 상태 즉, 고저항 상태에 있을 수 있다. 복수의 시냅스(1530)의 적어도 일부가 저저항 상태인 경우, 이들을 고저항 상태로 만드는 초기화 동작이 추가로 필요할 수 있다. 복수의 시냅스(1530) 각각은 저항 및/또는 전도도 변화에 요구되는 소정의 임계값을 가질 수 있다. 보다 구체적으로, 각 시냅스(1530)의 양단에 소정 임계값보다 작은 크기의 전압 또는 전류가 인가되면 시냅스(1530)의 전도도는 변하지 않고, 시냅스(1530)에 소정 임계값보다 큰 전압 또는 전류가 인가되면 시냅스(1530)의 전도도는 변화할 수 있다.
이 상태에서, 특정 데이터를 특정 컬럼 배선(1522)의 결과로 출력하는 동작을 수행하기 위하여, 프리 시냅틱 회로(1510)의 출력에 대응하여 특정 데이터에 해당하는 입력 신호가 로우 배선(1512)으로 들어올 수 있다. 이때, 입력 신호는 로우 배선(1512) 각각에 대한 전기적 펄스의 인가로 나타날 수 있다. 예컨대, 로우 배선(1512)으로 '0011'의 데이터에 해당하는 입력 신호가 들어오는 경우, '0'에 대응하는 로우 배선(1512) 예컨대, 제1 및 제2 로우 배선(1512A, 1512B)에는 전기적 펄스가 인가되지 않고, '1'에 대응하는 로우 배선(1512) 예컨대, 제3 및 제4 로우 배선(1512C, 1512D)에만 전기적 펄스가 인가될 수 있다. 이때, 컬럼 배선(1522)은 출력을 위하여 적절한 전압 또는 전류로 구동될 수 있다.
일례로서, 특정 데이터를 출력할 컬럼 배선(1522)이 이미 정하여진 경우, 이 컬럼 배선(1522)은 '1'에 대응하는 로우 배선(1512)과의 교차점에 위치하는 시냅스(1530)가 셋 동작시 요구되는 전압(이하, 셋 전압) 이상의 크기를 갖는 전압을 인가받도록 구동되고, 나머지 컬럼 배선(1522)은 나머지 시냅스(1530)가 셋 전압보다 작은 크기의 전압을 인가받도록 구동될 수 있다. 예컨대, 셋 전압의 크기가 Vset이고, '0011'의 데이터를 출력할 컬럼 배선(1522)이 제3 컬럼 배선(1522C)으로 정하여진 경우, 제3 컬럼 배선(1522C)과 제3 및 제4 로우 배선(1512C, 1512D)과의 교차점에 위치하는 제1 및 제2 시냅스(1530A, 1530B)가 Vset 이상의 전압을 인가받도록, 제3 및 제4 로우 배선(1512C, 1512D)에 인가되는 전기적 펄스의 크기는 Vset 이상일 수 있고 제3 컬럼 배선(1522C)에 인가되는 전압은 0V일 수 있다. 그에 따라 제1 및 제2 시냅스(1530A, 1530B)는 저저항 상태가 될 수 있다. 저저항 상태의 제1 및 제2 시냅스(1530A, 1530B)의 전도도는 전기적 펄스의 개수가 증가할수록 점진적으로 증가할 수 있다. 인가되는 전기적 펄스의 크기 및 폭은 실질적으로 일정할 수 있다. 제1 및 제2 시냅스(1530A, 1530B)를 제외한 나머지 시냅스(1530)는 Vset 보다 작은 전압을 인가받도록, 나머지 컬럼 배선 즉, 제1, 제2 및 제4 컬럼 배선(1522A, 1522B, 1522D)에 인가되는 전압은 0V와 Vset 사이의 값 예컨대, 1/2Vset의 값을 가질 수 있다. 그에 따라, 제1 및 제2 시냅스(1530A, 1530B)를 제외한 나머지 시냅스(1530)의 저항 상태는 변화하지 않을 수 있다. 이러한 경우의 전류 또는 전자의 흐름은 점선 화살표로 나타내었다.
다른 일례로서, 특정 데이터를 출력할 컬럼 배선(1522)이 정하여져 있지 않을 수도 있다. 이러한 경우, 특정 데이터에 해당하는 전기적 펄스를 로우 배선(1512)으로 인가하면서 컬럼 배선(1522) 각각에 흐르는 전류를 측정하여 가장 먼저 소정 임계 전류에 도달하는 컬럼 배선(1522) 예컨대, 제3 컬럼 배선(1522C)이 이 특정 데이터를 출력한 컬럼 배선(1522)이 될 수 있다.
이상으로 설명한 방식에 의하여, 서로 다른 데이터가 서로 다른 컬럼 배선(1522)에 각각 출력될 수 있다.
도 16a 내지 도 16b는 일 실시 예에 따른 벡터-행렬 곱셈과 뉴럴 네트워크 장치에서 수행되는 연산을 비교하기 위한 도면이다.
도 16a 내지 도 16b는 일 실시 예에 따른 벡터-행렬 곱셈과 뉴럴 네트워크 장치에서 수행되는 연산을 비교하기 위한 도면이다.
먼저 도 16a를 참조하면, 입력 피처맵과 커널 간의 컨벌루션 연산은 벡터-행렬 곱셈(vector-matrix multiplication)을 이용하여 수행될 수 있다. 예를 들어, 입력 피처맵의 픽셀 데이터는 행렬 X(1610)로 표현될 수 있고, 커널 값들은 행렬 W(1611)로 표현될 수 있다. 출력 피처맵의 픽셀 데이터는, 행렬 X(1610)와 행렬 W(1611) 간의 곱셈 연산 결과 값인 행렬 Y(1612)로 표현될 수 있다.
도 16b를 참조하면, 뉴럴 네트워크 장치의 코어를 이용하여 벡터 곱셈 연산이 수행될 수 있다. 도 16a와 비교하여 설명하면, 입력 피처맵의 픽셀 데이터는 코어의 입력 값으로 수신될 수 있으며, 입력 값은 전압(1620)일 수 있다. 또한, 커널 값들은 코어의 시냅스 즉, 메모리 셀에 저장될 수 있으며, 메모리 셀에 저장된 커널 값들은 컨덕턴스(1621)일 수 있다. 따라서, 코어의 출력 값은, 전압(1620) 및 컨덕턴스(1621) 간의 곱셈 연산 결과 값인 전류(1622)로 표현될 수 있다.
도 17은 일 실시 예에 따른 뉴럴 네트워크 장치에서 컨벌루션 연산이 수행되는 예시를 설명하기 위한 도면이다.
뉴럴 네트워크 장치는 입력 피처맵(1710)의 픽셀 데이터를 수신할 수 있고, 뉴럴 네트워크 장치의 코어(1700)는 RCA(Resistive Crossbar Memory Arrays)로 구현될 수 있다.
일 실시 예에서 코어(1700)가 NxM 크기의 행렬인 경우(N 및 M은 2 이상의 자연수임), 입력 피처맵(1710)의 픽셀 데이터 개수는 코어(1700)의 열(M)의 개수보다 작거나 같을 수 있다. 입력 피처맵(1710)의 픽셀 데이터는 부동 소수점 포맷 또는 고정 소수점 포맷의 파라미터일 수 있다. 한편, 다른 실시 예에서 입력 피처맵(1710)의 픽셀 데이터 개수는 코어(1700)의 열(M) 수보다 클 수 있으며, 이에 대해서는 도 18에서 상세히 설명하기로 한다.
뉴럴 네트워크 장치는 디지털 신호 형태의 픽셀 데이터를 수신할 수 있으며, DAC(Digital Analog Converter, 1720)를 이용하여, 수신된 픽셀 데이터를 아날로그 신호 형태의 전압으로 변환할 수 있다. 입력 피처맵(1710)의 픽셀 데이터는 1비트, 4비트 및 8비트 해상도(resolution) 등 다양한 비트 해상도 값을 가질 수 있다. 일 실시 예에서, 뉴럴 네트워크 장치는 DAC(1720)를 이용하여 픽셀 데이터를 전압으로 변환한 후, 전압을 코어(1700)의 입력 값(1701)으로 수신할 수 있다.
또한, 뉴럴 네트워크 장치의 코어(1700)에는 학습된 커널 값들이 저장될 수 있다. 커널 값들은 코어의 메모리 셀에 저장될 수 있으며 메모리 셀에 저장된 커널 값들은 컨덕턴스(1702)일 수 있다. 이 때, 뉴럴 네트워크 장치는 전압(1701)과 컨덕턴스(1702) 간의 벡터 곱셈 연산을 수행함으로써 출력 값을 산출할 수 있으며, 출력 값은 전류(1703)로 표현될 수 있다. 즉, 뉴럴 네트워크 장치는 코어(1700)를 이용하여 입력 피처맵과 커널 간의 컨벌루션 연산 결과와 동일한 결과 값을 출력할 수 있다.
코어(1700)에서 출력된 전류(1703)는 아날로그 신호이므로, 전류(1703)를 다른 코어의 입력 데이터로 사용하기 위해 뉴럴 네트워크 장치는 ADC(Analog Digital Converter, 1730)를 이용할 수 있다. 뉴럴 네트워크 장치는 ADC(1730)를 이용하여, 아날로그 신호인 전류(1703)를 디지털 신호로 변환할 수 있다. 일 실시 예에서 뉴럴 네트워크 장치는 ADC(1730)를 이용하여, 입력 피처맵(1710)의 픽셀 데이터와 동일한 비트 해상도를 갖도록 전류(1703)를 디지털 신호로 변환할 수 있다. 예를 들어, 입력 피처맵(1710)의 픽셀 데이터가 1비트 해상도인 경우, 뉴럴 네트워크 장치는 ADC(1730)를 이용하여 전류(1703)를 1비트 해상도의 디지털 신호로 변환할 수 있다.
뉴럴 네트워크 장치는 활성화 유닛(1740)을 이용하여, ADC(1730)에서 변환된 디지털 신호에 활성화 함수를 적용할 수 있다. 활성화 함수로는 Sigmoid 함수, Tanh 함수 및 ReLU(Rectified Linear Unit) 함수를 이용할 수 있으나, 디지털 신호에 적용할 수 있는 활성화 함수는 이에 제한되지 않는다.
활성화 함수가 적용된 디지털 신호는 다른 코어(1750)의 입력 값으로 이용될 수 있다. 활성화 함수가 적용된 디지털 신호가 다른 코어(1750)의 입력 값으로 이용되는 경우, 다른 코어(1750)에서 상술한 과정이 동일하게 적용될 수 있다.
도 18은 일 실시 예에 따른 서브 피처맵과 코어가 매칭되는 예시를 설명하기 위한 도면이다.
학습 및 추론에 이용되는 입력 피처맵(1810)은 다양한 크기를 가질 수 있는데, 뉴럴 네트워크 장치의 코어(1800)의 크기는 제한적이므로 단일 입력 피처맵(1810)의 픽셀 데이터 개수가 코어(1800)에서 수신할 수 있는 입력 값의 개수보다 많을 수 있다.
도 18을 참조하면, 입력 피처맵(1810)의 크기는 8x8이고, 코어(1800)의 크기는 16x16이다. 이 경우, 8x8 입력 피처맵(1810)의 픽셀 데이터 개수는 64개(=8x8)이므로 코어(1800)에서 수신할 수 있는 입력 값의 개수 16보다 더 큰 값을 갖는다.
뉴럴 네트워크 장치는 입력 피처맵(1810)의 픽셀 데이터 개수가 코어(1800)의 입력 값의 개수 즉, 열(M)의 개수보다 큰 경우, 입력 피처맵(1810)을 서브 피처맵(1811)으로 분할할 수 있다. 뉴럴 네트워크 장치는 코어(1800)의 크기 정보에 기초하여 입력 피처맵(1810)을 서브 피처맵(1811)으로 분할할 수 있다.
구체적으로, 입력 피처맵(1810)의 크기가 8x8이고 코어(1800)의 크기가 16x16인 경우, 뉴럴 네트워크 장치는 서브 피처맵들 각각의 픽셀 데이터 개수가 16개가 되도록 입력 피처맵(1810)을 4개의 서브 피처맵들로 분할할 수 있다. 뉴럴 네트워크 장치는 분할된 서브 피처맵들 각각을 별개의 코어들에 매칭시킬 수 있다. 예를 들어, 뉴럴 네트워크 장치는 서브 피처맵(1810)의 'aa'를 코어(1800)의 첫 번째 입력 값 'V1'으로 수신할 수 있고, 서브 피처맵(1810)의 'ab'를 코어(1800)의 두 번째 입력 값 'V2'으로 수신할 수 있으며, 서브 피처맵(1810)의 'dd'를 코어(1800)의 열여섯 번째 입력 값 'V16'으로 수신할 수 있다.
한편, 도 17에서 상술한 바와 같이, 서브 피처맵(1810)의 픽셀 데이터들은 디지털 신호(예를 들어, 1비트, 4비트 등)일 수 있으며, 뉴럴 네트워크 장치는 DAC(Digital Analog Converter)를 이용하여 픽셀 데이터들을 아날로그 신호로 변환한 후 변환된 값(전압 V)을 코어(1800)의 입력 값으로 수신할 수 있다.
도 19는 일 실시 예에 따른 코어에서 벡터 곱셈 연산이 수행되는 예시를 설명하기 위한 도면이다.
도 19은 일 실시 예에 따른 코어에서 벡터 곱셈 연산이 수행되는 예시를 설명하기 위한 도면이다. 도 19에 도시된 입력 피처맵(1910), 커널(1920), 서브 피처맵(1930) 및 코어(1900)의 크기는 예시적인 것이며, 도 19에 도시된 크기로 제한되지 않는다.
도 19을 참조하면, 도 18에서와 마찬가지로 입력 피처맵(1910)의 크기는 8x8이고, 코어(1900)의 크기는 16x16이다. 8x8 입력 피처맵(1910)의 픽셀 데이터 개수는 64개(=8x8)이므로 코어(1900)에서 수신할 수 있는 입력 값의 개수 16보다 더 큰 값을 갖는다. 뉴럴 네트워크 장치는 서브 피처맵들 각각의 픽셀 데이터 개수가 16개가 되도록 입력 피처맵(1910)을 4개의 서브 피처맵들로 분할할 수 있다.
2x2 크기를 갖는 커널(1920)은 입력 피처맵(1910)에서 2x2 픽셀 크기의 윈도우(또는 타일) 단위로 슬라이딩하면서 커널(1920)과 입력 피처맵(1910) 간의 컨벌루션 연산이 수행된다. 컨벌루션 연산은 입력 피처맵(1910)의 어느 윈도우의 각 픽셀 데이터, 및 원본 커널(1920)에서 대응 위치의 각 엘리먼트의 웨이트 간의 곱셈을 하여 획득된 값들을 모두 합산하여, 출력 피처맵의 각 픽셀 데이터를 구하는 연산을 의미한다.
도 19에서와 같이 입력 피처맵(1910)이 서브 피처맵들로 분할된 경우에도, 서브 피처맵(1930)과 커널(1920) 간의 컨벌루션 연산이 수행된다. 구체적으로, 커널(1920)은 먼저 서브 피처맵(1930)의 제1윈도우(1911a)와 컨벌루션 연산을 수행한다. 즉, 제1윈도우(1911a)의 각 픽셀 데이터(aa, ab, ba 및 bb)는 각각 커널(1920)의 엘리먼트 웨이트(W1, W2, W3 및 W4)와 곱해지고, 곱해진 결과 값들이 모두 합산됨으로써 출력 피처맵의 픽셀 데이터가 산출된다. 마찬가지 방식으로, 커널(1920)은 서브 피처맵(1930)의 제2윈도우(1911b) 내지 제9윈도우(1911c)와 컨벌루션 연산을 수행할 수 있다. 이하에서는 커널의 엘리먼트 웨이트를 커널 값으로 지칭하기로 한다.
상술한 컨벌루션 연산 과정은 코어(1900)에서 아래와 같이 수행될 수 있다.
뉴럴 네트워크 장치에서 서브 피처맵(1930)에 포함된 16개의 픽셀 데이터들(aa, ab, ac, ... dd)을 16x16 크기를 갖는 코어(1900)의 입력으로 수신할 수 있다. 또한, 뉴럴 네트워크 장치는 DAC(Digital Analog Converter)를 이용하여 디지털 신호 형태의 픽셀 데이터들을 아날로그 신호 형태의 전압(V1 내지 V16)으로 변환한 후, 전압(V1 내지 V16)을 코어(1900)의 입력으로 수신할 수 있다. 일 실시 예에서, 코어(1900)가 4비트 해상도의 픽셀 데이터를 입력으로 수신하는 경우 DAC 전력 소모 측면에서 바람직할 수 있다.
또한, 뉴럴 네트워크 장치의 코어(1900)에는 커널 값들(W1, W2, W3 및 W4)이 저장될 수 있다. 여기서, 커널 값들(W1, W2, W3 및 W4)은 뉴럴 네트워크에서 학습이 완료된 값들일 수 있다. 구체적으로, 커널 값들(W1, W2, W3 및 W4)은 코어(1900)의 시냅스 즉, 메모리 셀에 저장될 수 있다. 커널 값들(W1, W2, W3 및 W4)은 메모리 셀에 컨덕턴스 값(G1, G2, G3 및 G4)으로 저장될 수 있으며, 커널 값들 W1 내지 W4 각각은 메모리 셀에 저장된 컨덕턴스 값 G1 내지 G4에 대응된다. 한편, 코어(1900)의 메모리 셀들 중에서 컨덕턴스 값(G1, G2, G3 및 G4)이 저장되지 않은 메모리 셀들의 컨덕턴스 값은 '0'일 수 있다.
일 실시 예에서 뉴럴 네트워크 장치는 커널 값들을 초기화(initialization)할 수 있다. 초기화된 커널 값들은 코어(1900)의 메모리 셀에 컨덕턴스 값으로 저장될 수 있다. 초기화 방법으로는 가우시안 표준 정규 분포 방식, Xavier 초기화 방식 및 He 초기화 방식 등이 있으나, 이에 제한되지 않는다.
또한, 뉴럴 네트워크 장치는 초기화된 커널 값들을 분할된 서브 피처맵의 개수의 제곱근으로 나눌 수 있다. 일 실시 예에서 입력 피처맵(1910)이 4개의 서브 피처맵으로 분할된 경우, 뉴럴 네트워크 장치는 초기화된 커널 값들을
Figure pat00001
Figure pat00002
로 나눌 수 있다. 뉴럴 네트워크 장치는 나눗셈 연산이 수행된 커널 값들을 코어(1900)의 메모리 셀에 컨덕턴스 값으로 저장할 수 있다. He 초기화 방법을 이용하여 커널 값들을 초기화한 후, 이를 서브 피처맵의 개수의 제곱근으로 나눈 결과 값을 메모리 셀의 컨덕턴스 값으로 이용하는 경우 예측 정확도를 향상시킬 수 있다.
이하에서는 설명의 편의를 위하여 가로 방향의 로우 배선을 위쪽에서부터 순서대로 제1 로우 배선(1901a) 내지 제16 로우 배선(1901p)라 칭하고, 컬럼 배선을 좌측에서부터 순서대로 제1 컬럼 배선(1902a) 내지 제16 컬럼 배선(1902p)라고 칭하기로 한다.
제1 컬럼 배선(1902a) 부분을 살펴보면, 제1 로우 배선(1901a), 제2 로우 배선(1901b), 제5 로우 배선(1901e) 및 제6 로우 배선(1901f)과 교차하는 메모리 셀에는 컨덕턴스 값 G1, G2, G3 및 G4가 각각 저장된다. 또한, 제1 로우 배선(1901a), 제2 로우 배선(1901b), 제5 로우 배선(1901e) 및 제6 로우 배선(1901f) 각각에 대응되는 코어(1900)의 입력 값은 V1, V2, V5 및 V6이다. 전압과 컨덕턴스 간에는 옴의 법칙이 적용되므로, 메모리 셀에 저장된 컨덕턴스 값과 코어의 입력 전압 값 간의 벡터 곱셈 연산 결과, 코어(1900)의 제1 출력 값 I1은 아래의 수학식 1과 같이 산출될 수 있다.
Figure pat00003
커널 값들 W1 내지 W4 각각은 메모리 셀에 저장된 컨덕턴스 값 G1 내지 G4에 대응되며, 코어(1900)의 입력 값 V1, V2, V5 및 V6 각각은 픽셀 데이터 aa, ab, ba 및 bb에 대응된다. 즉, 코어(1900)의 제1 출력 값 I1은 커널(1920) 및 제1윈도우(1911a) 간의 컨벌루션 연산 결과에 대응된다.
또한, 제2 컬럼 배선(1902b) 부분을 살펴보면, 제2 로우 배선(1901b), 제3 로우 배선(1901c), 제6 로우 배선(1901f) 및 제7 로우 배선(1901e)과 교차하는 메모리 셀에는 컨덕턴스 값 G1, G2, G3 및 G4가 각각 저장된다. 코어(1900)의 제1 출력 값 I1을 산출했을 때와 마찬가지 방식으로, 코어(1900)의 제2 출력 값 I2는 아래의 수학식 2와 같이 산출될 수 있다. 코어(1900)의 제2 출력 값 I2는 커널(1920) 및 제2윈도우(1911b) 간의 컨벌루션 연산 결과에 대응된다.
Figure pat00004
상술한 과정에 따라, 뉴럴 네트워크 장치는 코어(1900)의 입력 값 및 메모리 셀에 저장된 컨덕턴스 값 간의 벡터 곱셈 연산을 수행함으로써, 제1 출력 값(I1) 내지 제16 출력 값(I16)을 산출할 수 있다.
한편, 도 19에서는 커널(1920)과 벡터 곱셈 연산이 수행되는 윈도우(1911a, 1911b, 1911c)가 9개이므로, 제1 컬럼 배선(1902a) 내지 제9 컬럼 배선(1902i) 상의 메모리 셀에만 컨덕턴스 값 G1, G2, G3 및 G4가 저장될 수 있다. 즉, 제10 컬럼 배선(1902j) 내지 제16 컬럼 배선(1902p) 상의 메모리 셀에 저장된 컨덕턴스 값은 전부 '0'일 수 있으며, 이 때 코어(1900)의 제10 출력 값 I10 내지 제16 출력 값 I16은 0이 된다.
코어(1900)에서 산출된 출력 값(I1 내지 I16)은 아날로그 신호이므로, 뉴럴 네트워크 장치는 ADC(Analog Digital Converter)를 이용하여 출력 값(I1 내지 I16)을 디지털 신호로 변환할 수 있다. 또한, 뉴럴 네트워크 장치는 ADC에서 변환된 디지털 신호에 활성화 함수를 적용한 후 이를 이용하여 다른 코어의 입력 값을 산출할 수 있다.
도 20은 일 실시 예에 따른 복수의 코어에서 산출된 출력 값들을 합성하는 방법을 설명하기 위한 도면이다.
도 20을 참조하면, 입력 피처맵(2010)의 크기는 4x4이고, 제1 내지 제5 코어(2001 내지 2005)의 크기는 4x4이다. 4x4 입력 피처맵(2010)의 픽셀 데이터 개수는 16개(=4x4)이므로, 제1 내지 제5 코어(2001 내지 2005)에서 수신할 수 있는 입력 값의 개수 4보다 더 큰 값을 갖는다. 뉴럴 네트워크 장치는 제1 내제 제4 서브 피처맵들(2011 내지 2014) 각각의 픽셀 데이터 개수가 4개가 되도록 입력 피처맵(2010)을 4개의 서브 피처맵들로 분할할 수 있다.
제1 서브 피처맵(2011)의 픽셀 데이터 'aa, ab, ba, bb'는 제1 코어(2001)의 입력으로 수신될 수 있다. 뉴럴 네트워크 장치는 DAC(Digital Analog Converter)를 이용하여 디지털 신호 형태의 픽셀 데이터들 'aa, ab, ba, bb'를 아날로그 신호 형태의 전압으로 변환한 후, 전압을 제1 코어(2001)의 입력으로 수신할 수 있다. 마찬가지 방식으로, 뉴럴 네트워크 장치는 제2 내지 제4 서브 피처맵(2012 내지 2014) 각각의 픽셀 데이터들을 아날로그 신호로 변환한 후 제2 내지 제4 코어(2002 내지 2004)의 입력으로 수신할 수 있다.
한편, 도 19에서 상술한 바와 같이, 제1 내지 제5 코어(2001 내지 2005)의 메모리 셀에는 초기화된 커널 값들이 컨덕턴스 값으로 저장될 수 있다. 일 실시 예에서 커널 값들의 초기화 방법으로는 He 초기화 방법이 이용될 수 있다. 뉴럴 네트워크 장치는 He 초기화 방법을 이용하여 커널 값들을 초기화한 후, 이를 서브 피처맵의 개수의 제곱근으로 나눈 결과 값을 메모리 셀의 컨덕턴스 값으로 저장할 수 있다.
뉴럴 네트워크 장치는 제1 내지 제4 코어(2001 내지 2004)의 메모리 셀에 저장된 컨덕턴스 값과 입력 전압 값 간의 벡터 곱셈 연산을 수행한다. 벡터 곱셈 연산이 수행된 결과, 제1 내지 제4 코어(2001 내지 2004)의 출력 값이 산출된다. 이 때, 제1 내지 제4 코어(2001 내지 2004) 각각은, 제1 내지 제4 서브 피처맵(2011 내지 2014)의 픽셀 데이터를 입력으로 수신하고 있으므로, 뉴럴 네트워크 장치는 제1 내지 제4 코어(2001 내지 2004) 각각에서 산출된 출력 값들을 합성(merge)할 수 있다. 뉴럴 네트워크 장치는 합성된 출력 값들을 새로운 코어의 입력 값으로 전송할 수 있다.
일 실시 예에서 뉴럴 네트워크 장치는 제1 내지 제4 코어(2001 내지 2004) 각각에서 산출된 출력 값들 중에서, 각 코어에서 동일한 순서를 갖는 컬럼 배선의 출력 값들을 합성할 수 있다. 예를 들어, 뉴럴 네트워크 장치는, 제1 코어(2001)의 첫 번째 컬럼 배선의 출력 값 I1, 제2 코어(2002)의 첫 번째 컬럼 배선의 출력 값 I2, 제3 코어(2003)의 첫 번째 컬럼 배선의 출력 값 I3 및 제4 코어(2004)의 첫 번째 컬럼 배선의 출력 값 I4를 합성할 수 있다. 뉴럴 네트워크 장치는 출력 값 I1 내지 I4를 합성한 후, 합성된 출력 값들을 제5 코어(2005)의 입력 값 V1으로 전송할 수 있다.
또한, 뉴럴 네트워크 장치는 제1 내지 제4 코어(2001 내지 2004)에서 산출된 출력 값 I1 내지 I4 각각에 웨이트 값 W1 내지 W4를 곱한 후, 웨이트 값이 곱해진 출력 값들을 합성할 수 있다. 즉, 제5 코어(2005)의 입력 값 V1은 아래의 수학식 3과 같이 산출될 수 있다.
Figure pat00005
여기서 웨이트 값 W1 내지 W4는 커널 값과 다른 값일 수 있으며, 뉴럴 네트워크에서 학습을 통해 결정된 값일 수 있다. 일 실시 예에서 웨이트 값 W1 내지 W4는 '1'일 수 있으나, 이에 제한되지 않는다.
마찬가지 방식으로, 뉴럴 네트워크 장치는 제1 내지 제4 코어(2001 내지 2004)에서 산출된 나머지 출력 값들을 합성한 후, 합성된 출력 값들을 제5 코어(2005)의 입력 값으로 전송할 수 있다.
한편, 제1 내지 제4 코어(2001 내지 2004)에서 산출된 출력 값들(또는 산출된 출력 값에 웨이트 값이 곱해진 결과 값들)은 아날로그 신호 형태(전류 값)이므로, 뉴럴 네트워크 장치는 ADC(Analog Digital Converter)를 이용하여 출력 값들을 디지털 신호로 변환할 수 있다. 또한, 뉴럴 네트워크 장치는 ADC에서 디지털 신호로 변환된 출력 값들에 ReLU 함수를 적용할 수 있다. 뉴럴 네트워크 장치는 활성화 함수가 적용된 출력 값들을 합성한 후, 합성된 출력 값들을 제5 코어(2005)의 입력 값으로 전송할 수 있다.
상술한 바와 같이, 입력 피처맵의 픽셀 데이터 개수가 코어의 입력 값의 개수보다 많은 경우, 입력 피처맵을 서브 피처맵으로 분할한 후 분할된 서브 피처맵들 각각을 별개의 코어들에 매칭시킬 수 있다. 뉴럴 네트워크 장치는 입력 피처맵을 상기와 같이 분할함으로써, DAC(Digital Analog Converter) 전력, ADC(Analog Digital Converter) 전력 및 칩 전력(Chip Power)의 소모량을 줄일 수 있으며, 나아가, 칩 면적을 줄일 수 있다.
도 21은 일 실시 예에 따른 뉴럴 네트워크 장치에서 뉴럴 네트워크를 구현하는 방법을 설명하는 흐름도이다.
도 21는 일 실시 예에 따른 뉴럴 네트워크 장치에서 뉴럴 네트워크를 구현하는 방법을 설명하는 흐름도이다. 도 21에 도시된, 뉴럴 네트워크 장치에서 뉴럴 네트워크를 구현하는 방법은, 앞서 설명된 도면들에서 설명된 실시 예들에 관련되므로, 이하 생략된 내용이라 할지라도, 앞서 도면들에서 설명된 내용들은 도 21의 방법에도 적용될 수 있다.
도 21를 참조하면, 단계 s2110에서 뉴럴 네트워크 장치는, 뉴럴 네트워크 장치를 구성하는 코어의 크기 정보에 기초하여 입력 피처맵을 서브 피처맵으로 분할할 수 있다. 입력 피처맵 및 코어의 크기는 행렬로 표현될 수 있는데, 입력 피처맵을 구성하는 픽셀 데이터 개수가 코어의 입력 값의 개수(열의 개수)보다 클 수 있다. 이 경우, 뉴럴 네트워크 장치는 분할된 서브 피처맵의 픽셀 데이터 개수가 코어의 입력 값의 개수와 갖거나 작아지도록 입력 피처맵을 복수의 서브 피처맵들로 분할할 수 있다.
단계 s2120에서 뉴럴 네트워크 장치는 서브 피처맵의 픽셀 데이터를 코어의 입력 값으로 수신할 수 있다.
서브 피처맵의 픽셀 데이터는 디지털 신호이므로, 픽셀 데이터를 코어의 입력 값으로 수신하기 위해 뉴럴 네트워크 장치는 DAC(Digital Analog Converter)를 이용하여 픽셀 데이터를 아날로그 신호(전압)로 변환할 수 있다. 한편, 일 실시 예에서 서브 피처맵의 픽셀 데이터는 4비트 해상도(resolution)의 디지털 신호일 수 있다.
단계 s2130에서 뉴럴 네트워크 장치는 서브 피처맵에 적용될 커널 값들을, 코어를 구성하는 메모리 셀들에 저장할 수 있다.
커널 값들은 코어의 메모리 셀에 저장될 수 있으며, 메모리 셀에 저장된 커널 값들은 컨덕턴스일 수 있다. 커널 값들은 별도의 뉴럴 네트워크에서 학습된 값들일 수 있으며, 별도의 뉴럴 네트워크 학습 시에 입력 피처맵 대신 분할된 서브 피처맵이 입력 데이터로 이용될 수 있다.
한편, 뉴럴 네트워크 장치는 He 초기화 방법을 이용하여 학습된 커널 값들을 초기화한 후, 이를 서브 피처맵의 개수의 제곱근으로 나눈 결과 값을 메모리 셀의 컨덕턴스 값으로 저장할 수 있다.
단계 s2140에서 뉴럴 네트워크 장치는 입력 값과, 메모리 셀들에 저장된 커널 값들 간의 벡터 곱셈 연산을 수행함으로써 코어의 출력 값을 산출할 수 있다.
전압과 컨덕턴스 간에는 옴의 법칙이 적용되므로, 뉴럴 네트워크 장치는 메모리 셀에 저장된 커널 값(컨덕턴스)과 코어의 입력 값(전압) 간의 벡터 곱셈 연산을 수행함으로써, 코어의 출력 값(전류)를 산출할 수 있다.
단계 s2150에서 뉴럴 네트워크 장치는 분할된 서브 피처맵 각각에 대응하는 코어에서 산출된 출력 값들을 합성(merge)할 수 있다.
뉴럴 네트워크 장치는 복수의 코어들 각각에서 산출된 출력 값들 중에서, 각 코어에서 동일한 순서를 갖는 컬럼 배선의 출력 값들을 합성할 수 있다. 또한, 뉴럴 네트워크 장치는 복수의 코어들 각각에서 산출된 출력 값들 각각에 웨이터 값을 곱한 후, 웨이트 값이 곱해진 출력 값들을 합성할 수 있다. 여기서 웨이트 값 W1 내지 W4는 커널 값과 다른 값일 수 있다.
단계 s2160에서 뉴럴 네트워크 장치는 합성된 출력 값들을 새로운 코어의 입력 값으로 전송할 수 있다.
코어에서 산출된 출력 값들(또는 산출된 출력 값에 웨이트 값이 곱해진 결과 값들)은 아날로그 신호 형태(전류)이므로, 뉴럴 네트워크 장치는 ADC(Analog Digital Converter)를 이용하여 출력 값들을 디지털 신호로 변환할 수 있다. 또한, 뉴럴 네트워크 장치는 ADC에서 디지털 신호로 변환된 출력 값들에 ReLU 함수를 적용할 수 있다. 뉴럴 네트워크 장치는 활성화 함수가 적용된 출력 값들을 합성한 후, 합성된 출력 값들을 새로운 코어의 입력 값으로 전송할 수 있다.
뉴럴 네트워크 장치는 합성된 출력 값들을 새로운 코어의 입력 값으로 전송한 후, 단계 s2120 내지 단계 s2150을 수행할 수 있다.
도 22는 일 실시 예에 따른 뉴럴 네트워크 장치 및 메모리를 도시한 블록도이다.
도 22을 참조하면, 뉴럴 네트워크 장치(100)는 프로세서(120) 및 온-칩 메모리(on-chip memory, 2210)를 포함할 수 있다. 도 22에 도시된 뉴럴 네트워크 장치(100)에는 본 실시 예들과 관련된 구성요소들만이 도시되어 있다. 따라서, 뉴럴 네트워크 장치(100)에는 도 22에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다.
뉴럴 네트워크 장치(100)는 스마트폰, 드론, 태블릿 디바이스, AR(Augmented Reality) 디바이스, IoT(Internet of Things) 디바이스, 자율주행 자동차, 로보틱스, 의료기기 등 저전력 뉴럴네트워크 구동이 필요한 디지털 시스템에 탑재될 수 있으나, 이에 제한되지 않는다.
뉴럴 네트워크 장치(100)는 복수의 온-칩 메모리(2210)를 포함할 수 있으며, 온-칩 메모리(2210) 각각은 복수의 코어들로 구성될 수 있다. 코어는 복수의 프리 시냅틱 뉴런(presynaptic neuron), 복수의 포스트 시냅틱 뉴런(postsynaptic neuron), 및 복수의 프리 시냅틱 뉴런과 복수의 포스트 시냅틱 뉴런 사이의 각각의 연결을 제공하는 시냅스 즉, 메모리 셀을 포함할 수 있다. 일 실시 예에서 코어는 RCA(Resistive Crossbar Memory Arrays)로 구현될 수 있다.
외부 메모리(2220)는 뉴럴 네트워크 장치(100)에서 처리되는 각종 데이터들을 저장하는 하드웨어로서, 외부 메모리(2220)는 뉴럴 네트워크 장치(100)에서 처리된 데이터들 및 처리될 데이터들을 저장할 수 있다. 또한, 외부 메모리(2220)는 뉴럴 네트워크 장치(100)에 의해 구동될 애플리케이션들, 드라이버들 등을 저장할 수 있다. 외부 메모리(2220)는 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 RAM(random access memory), ROM(read-only memory), EEPROM(electrically erasable programmable read-only memory), CD-ROM, 블루레이 또는 다른 광학 디스크 스토리지, HDD(hard disk drive), SSD(solid state drive), 또는 플래시 메모리를 포함할 수 있다.
프로세서(120)는 뉴럴 네트워크 장치(100)를 구동하기 위한 전반적인 기능들을 제어하는 역할을 한다. 예를 들어, 프로세서(120)는 뉴럴 네트워크 장치(100) 내의 온-칩 메모리(2210)에 저장된 프로그램들을 실행함으로써, 뉴럴 네트워크 장치(100)를 전반적으로 제어한다. 프로세서(120)는 뉴럴 네트워크 장치(100) 내에 구비된 CPU(central processing unit), GPU(graphics processing unit), AP(application processor) 등으로 구현될 수 있으나, 이에 제한되지 않는다. 프로세서(120)는 외부 메모리(2220)로부터 각종 데이터들을 리드/라이트(read/write)하고, 리드/라이트된 데이터를 이용하여 뉴럴 네트워크 장치(100)를 실행한다.
프로세서(120)는 코어의 크기 정보에 기초하여 입력 피처맵을 서브 피처맵으로 분할할 수 있고, 분할된 서브 피처맵의 픽셀 데이터를 코어의 입력 값으로 수신할 수 있다. 프로세서(120)는 DAC(Digital Analog Converter)를 이용하여 픽셀 데이터를 아날로그 신호(전압)로 변환할 수 있다.
프로세서(120)는 서브 피처맵에 적용될 커널 값들을, 코어를 구성하는 메모리 셀들에 저장할 수 있다. 커널 값들은 코어의 메모리 셀에 저장될 수 있으며, 메모리 셀에 저장된 커널 값들은 컨덕턴스일 수 있다. 또한, 프로세서(120)는 입력 값과, 메모리 셀들에 저장된 커널 값들 간의 벡터 곱셈 연산을 수행함으로써 코어의 출력 값을 산출할 수 있다.
프로세서(120)는 분할된 서브 피처맵 각각에 대응하는 코어에서 산출된 출력 값들을 합성(merge)할 수 있다. 구체적으로, 뉴럴 네트워크 장치는 복수의 코어들 각각에서 산출된 출력 값들 각각에 웨이터 값을 곱한 후, 웨이트 값이 곱해진 출력 값들을 합성할 수 있다. 한편, 코어에서 산출된 출력 값들(또는 산출된 출력 값에 웨이트 값이 곱해진 결과 값들)은 아날로그 신호 형태(전류)이므로, 프로세서(120)는 ADC(Analog Digital Converter)를 이용하여 출력 값들을 디지털 신호로 변환할 수 있다. 또한, 프로세서(120)는 ADC에서 디지털 신호로 변환된 출력 값들에 ReLU 함수를 적용할 수 있다.
프로세서(120)는 활성화 함수가 적용된 출력 값들을 합성한 후, 합성된 출력 값들을 새로운 코어의 입력 값으로 전송할 수 있다.
본 실시 예들에 따른 장치는 프로세서, 프로그램 데이터를 저장하고 실행하는 메모리, 디스크 드라이브와 같은 영구 저장부(permanent storage), 외부 장치와 통신하는 통신 포트, 터치 패널, 키(key), 버튼 등과 같은 사용자 인터페이스 장치 등을 포함할 수 있다. 소프트웨어 모듈 또는 알고리즘으로 구현되는 방법들은 상기 프로세서상에서 실행 가능한 컴퓨터가 읽을 수 있는 코드들 또는 프로그램 명령들로서 컴퓨터가 읽을 수 있는 기록 매체 상에 저장될 수 있다. 여기서 컴퓨터가 읽을 수 있는 기록 매체로 마그네틱 저장 매체(예컨대, ROM(read-only memory), RAM(random-access memory), 플로피 디스크, 하드 디스크 등) 및 광학적 판독 매체(예컨대, 시디롬(CD-ROM), 디브이디(DVD: Digital Versatile Disc)) 등이 있다. 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템들에 분산되어, 분산 방식으로 컴퓨터가 판독 가능한 코드가 저장되고 실행될 수 있다. 매체는 컴퓨터에 의해 판독가능하며, 메모리에 저장되고, 프로세서에서 실행될 수 있다.
본 실시 예에서 설명하는 특정 실행들은 예시들로서, 어떠한 방법으로도 기술적 범위를 한정하는 것은 아니다. 명세서의 간결함을 위하여, 종래 전자적인 구성들, 제어 시스템들, 소프트웨어, 상기 시스템들의 다른 기능적인 측면들의 기재는 생략될 수 있다. 또한, 도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.

Claims (21)

  1. 뉴럴 네트워크 장치에 있어서,
    적어도 하나의 프로그램이 저장된 메모리; 및
    상기 적어도 하나의 프로그램을 실행함으로써 뉴럴 네트워크를 구동하여 제 1 입력 및 제 2 입력을 포함하는 입력 데이터에 대한 연산을 수행하는 프로세서를 포함하고,
    상기 프로세서는,
    상기 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득하고, 상기 제 1 입력이 수신된 시점에서 제 1 인터벌(interval)만큼 딜레이된 시점에 수신된 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득하고, 상기 제 1 결과와 상기 제 2 결과를 이용하여 상기 입력 데이터에 대한 출력 데이터를 획득하는 장치.
  2. 제 1 항에 있어서,
    상기 뉴럴 네트워크 장치는 뉴로모픽 하드웨어를 포함하고,
    상기 뉴로모픽 하드웨어는 상기 제 1 입력과 상기 제 2 입력을 이용하여 CNN(Convolution Neural Network) 매핑을 수행하는 장치.
  3. 제 1 항에 있어서,
    상기 입력 데이터는 이미지 데이터를 포함하고,
    상기 제 1 입력은 상기 이미지 데이터의 제 1 영역에 대한 데이터를 포함하고, 상기 제 2 입력은 상기 이미지 데이터의 제 2 영역에 대한 데이터를 포함하는 장치.
  4. 제 3 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역은 일부 중첩되고 상호 인접한 장치.
  5. 제 4 항에 있어서,
    상기 프로세서는
    상기 제 2 입력이 유효한 입력인지 여부를 결정하고,
    상기 제 2 입력이 유효한 입력인 경우, 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 상기 제 2 결과를 획득하는 장치.
  6. 제 5 항에 있어서,
    상기 프로세서는
    상기 제 2 입력이 상기 제 2 영역을 구성하는 픽셀 데이터인 경우 상기 제 2 입력을 상기 유효한 입력으로 결정하는 장치.
  7. 제 1 항에 있어서,
    상기 프로세서는
    서로 다른 딜레이 타임을 갖고 이미지 데이터를 나타내는 복수개의 데이터 스트림을 복수개의 입력단으로부터 수신하고,
    상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 1 입력을 수신하고,
    상기 제 2 결과를 획득하는 단계는 상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 2 입력을 수신하는 장치.
  8. 제 7 항에 있어서,
    상기 제 1 입력은 제 1 사이클 동안 수신되고,
    상기 제 2 입력은 상기 제 1 사이클보다 상기 제 1 인터벌만큼 딜레이된 제 2 사이클 동안 수신되는 장치.
  9. 제 1 항에 있어서,
    상기 프로세서는
    상기 제 1 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 1 결과를 획득하고, 상기 제 2 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 2 결과를 획득하는 장치.
  10. 제 1 항에 있어서,
    상기 프로세서는 상기 제 2 입력이 수신된 시점에서 제 2 인터벌만큼 딜레이된 시점에 상기 입력 데이터에 포함되는 제 3 입력을 수신하고,
    상기 제 3 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 3 결과를 획득하고,
    상기 제 1 결과, 상기 제 2 결과 및 상기 제 3 결과를 이용하여 상기 출력 데이터를 획득하는 장치.
  11. 뉴럴 네트워크 장치가 제 1 입력 및 제 2 입력을 포함하는 입력 데이터에 대한 연산을 수행하는 방법에 있어서,
    상기 뉴럴 네트워크 장치가 포함하는 프로세서를 이용하여, 상기 제 1 입력과 복수개의 커널 간의 연산을 수행하여 제 1 결과를 획득하는 단계;
    상기 프로세서를 이용하여, 상기 제 1 입력이 수신된 시점에서 제 1 인터벌(interval)만큼 딜레이된 시점에 수신된 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 2 결과를 획득하는 단계; 및
    상기 제 1 결과와 상기 제 2 결과를 이용하여 상기 입력 데이터에 대한 출력 데이터를 획득하는 단계를 포함하는 방법.
  12. 제 11 항에 있어서,
    상기 뉴럴 네트워크 장치는 뉴로모픽 하드웨어를 포함하고,
    상기 뉴로모픽 하드웨어는 상기 제 1 입력과 상기 제 2 입력을 이용하여 CNN(Convolution Neural Network) 매핑을 수행하는 방법.
  13. 제 11 항에 있어서,
    상기 입력 데이터는 이미지 데이터를 포함하고,
    상기 제 1 입력은 상기 이미지 데이터의 제 1 영역에 대한 데이터를 포함하고, 상기 제 2 입력은 상기 이미지 데이터의 제 2 영역에 대한 데이터를 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 영역과 상기 제 2 영역은 일부 중첩되고 상호 인접한 방법.
  15. 제 14 항에 있어서,
    상기 제 2 결과를 획득하는 단계는
    상기 제 2 입력이 유효한 입력인지 여부를 결정하는 단계; 및
    상기 제 2 입력이 유효한 입력인 경우, 상기 제 2 입력과 상기 복수개의 커널 간의 연산을 수행하여 상기 제 2 결과를 획득하는 단계를 포함하는 방법.
  16. 제 15 항에 있어서,
    상기 제 2 입력이 상기 유효한 입력인지 여부를 결정하는 단계는
    상기 제 2 입력이 상기 제 2 영역을 구성하는 픽셀 데이터인 경우 상기 제 2 입력을 상기 유효한 입력으로 결정하는 단계를 포함하는 방법.
  17. 제 11 항에 있어서,
    서로 다른 딜레이 타임을 갖고 이미지 데이터를 나타내는 복수개의 데이터 스트림을 복수개의 입력단으로부터 수신하는 단계를 더 포함하고,
    상기 제 1 결과를 획득하는 단계는 상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 1 입력을 수신하는 단계를 포함하고,
    상기 제 2 결과를 획득하는 단계는 상기 복수개의 입력단으로부터 수신되는 상기 복수개의 데이터 스트림으로부터 상기 제 2 입력을 수신하는 단계를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 제 1 입력은 제 1 사이클 동안 수신되고,
    상기 제 2 입력은 상기 제 1 사이클보다 상기 제 1 인터벌만큼 딜레이된 제 2 사이클 동안 수신되는 방법.
  19. 제 11 항에 있어서,
    상기 제 1 결과를 획득하는 단계는 상기 제 1 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 1 결과를 획득하고,
    상기 제 2 결과를 획득하는 단계는 상기 제 2 입력과 상기 복수개의 커널 간의 연산 결과들을 더하여 상기 제 2 결과를 획득하는 방법.
  20. 제 11 항에 있어서,
    상기 프로세서를 이용하여, 상기 제 2 입력이 수신된 시점에서 제 2 인터벌만큼 딜레이된 시점에 상기 입력 데이터에 포함되는 제 3 입력을 수신하는 단계;
    상기 제 3 입력과 상기 복수개의 커널 간의 연산을 수행하여 제 3 결과를 획득하는 단계; 및
    상기 제 1 결과, 상기 제 2 결과 및 상기 제 3 결과를 이용하여 상기 출력 데이터를 획득하는 단계를 더 포함하는 방법.
  21. 제 11 항 내지 제 20 항 중 어느 한 항의 방법을 구현하기 위하여 기록매체에 저장된 컴퓨터 프로그램.
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