KR20190049126A - Package of electromechanical devices and method thereof - Google Patents

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Abstract

A method of manufacturing a package of electromechanical devices comprises the following steps of: (a) depositing a lower sacrificial layer on the top of a first passivation layer on the top of a substrate; (b) etching a portion of the lower sacrificial layer, and forming a metal layer by embedding the remainder of the lower sacrificial layer; (c) forming an electromechanical device by machining the metal layer; (d) depositing a second passivation layer on the top of the electromechanical device to form an active region of the electromechanical device; and (f) forming a through hole on the second passivation layer to remove the lower sacrificial layer.

Description

전기기계 소자 패키지 및 이의 제조 방법{PACKAGE OF ELECTROMECHANICAL DEVICES AND METHOD THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an electromechanical device package,

본 발명은 전기기계 소자 패키징 기술에 관한 것으로, 보다 상세하게는, 반도체 칩 상에 높은 집적도로 삼차원 집적이 가능한 전기기계 소자 패키지를 구현할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electromechanical device packaging technique, and more particularly, to an electromechanical device package capable of realizing an electromechanical device package capable of three-dimensional integration on a semiconductor chip at a high degree of integration and a method of manufacturing the same.

반도체의 재구성 로직을 구현하는 기술의 지속적인 개발에 따라 칩의 면적을 지속적으로 감소되고 있다. 그러나 이러한 면적 감소 만큼 성능 저하, 수율 저하, 금속 배선층의 증가 및 열손실이 초래하는 문제가 있다. 이를 극복하기 위하여 최근 트랜지스터와 다른 소자 간의 삼차원집적이 연구되고 있다. 그 중 CMOS-NEM 재구성 로직은 낮은 에너지소비, 낮은 제조비용, 높은 집적도와 같은 장점이 있다.The area of the chip is continuously being reduced due to the continuous development of the technology to implement the reconfiguration logic of the semiconductor. However, there is a problem in that performance decreases, yield decreases, increase in metal wiring layer, and heat loss are caused by such area decrease. In order to overcome this problem, three-dimensional integration between transistors and other devices has been studied. Among them, CMOS-NEM reconfiguration logic has advantages such as low energy consumption, low manufacturing cost, and high integration.

도 1은 종래 기술에서 제시하는 CMOS(Complementary Metal-Oxide Semiconductor)-NEM(Nano ElectroMechanical) 기반 재구성 로직의 삼차원 집적을 나타내는 모식도이다.1 is a schematic diagram illustrating the three-dimensional integration of CMOS (Complementary Metal-Oxide Semiconductor) -NEM (Nano ElectroMechanical) -based reconfiguration logic presented in the prior art.

도 1에서, 종래 기술은 이온빔(Focus Ion Beam) 기술을 이용하여 기 형성된 금속 배선층을 절단하는 방식으로 전자기계의 구성요소인 전극과 빔을 형성할 수 있다. 이후, CMOS-NEM 재구성 로직에서 NEM 장치의 기계 작동을 위한 공백 공간을 형성하기 위해 희생층의 방출 공정이 필요하고, 이러한 방출 공정은 공정의 마지막 단계에서 증기 HF 식각을 사용하여 전기기계 구조를 덮는 금속 간 유전체(IMD)를 제거할 수 있다. 그러나, 종래 기술은 이러한 과정 전반에서 IMD 및 금속 배선층의 손상을 야기하여 구조적 붕괴 가능성을 유발하므로 IMD 및 금속 배선층에 구조적으로 안정하지 못한 단점이 있다.In FIG. 1, the prior art can form a beam and an electrode, which are components of an electromechanical device, by cutting a pre-formed metal wiring layer using a Focus Ion Beam technique. Thereafter, a discharge process of the sacrificial layer is required to form a blank space for the mechanical operation of the NEM device in the CMOS-NEM reconfiguration logic, and this discharge process is performed using vapor HF etching at the end of the process to cover the electromechanical structure Intermetal dielectric (IMD) can be removed. However, the prior art has a disadvantage in that the IMD and the metal interconnection layer are structurally unstable due to the possibility of structural collapse due to damage to the IMD and the metal interconnection layer in this process.

한국등록특허 제10-0884260호는 마이크로 전자기계 시스템 소자의 패키징 방법 및 그패키지에 관한 것으로, 마이크로 전자기계 시스템 소자의 패키징 방법은 (a) 마이크로 전자기계 시스템(Micro Electro Mechanical Systems ; MEMS) 소자가 형성된 기판 상에 희생층을 증착하는 단계, (b) 상기 희생층 상부에 다공성 산화피막층을 형성하는 단계, (c) 상기 다공성 산화피막층에 형성된 다수의 기공을 통해 상기 다공성 산화피막층이 형성된 희생층의 내부를 식각하는 단계 및 (d) 상기 내부가 식각된 희생층 상에 차폐층을 형성하는 단계를 포함한다.Korean Patent No. 10-0884260 relates to a method of packaging a microelectromechanical system element and a package thereof, and a method of packaging a microelectromechanical system element comprises the steps of: (a) forming a microelectromechanical system (MEMS) (B) forming a porous anodic oxide layer on the sacrificial layer; (c) forming a sacrificial layer on the sacrificial layer through a plurality of pores formed in the porous anodic oxide layer; And (d) forming a shielding layer on the etched sacrificial layer.

한국공개특허공보 제10-2017-0064188호는 전기 소자의 패키징 방법에 관한 것으로, 미리 제작된 캡의 하면의 일 부분에 가접합 물질을 형성하는, 가접합 물질 형성 단계, 상기 가접합 물질이 형성된 상기 캡을 전자 소자가 실장된 소자 웨이퍼와 본딩시키는, 본딩 단계, 상기 캡과 상기 소자 웨이퍼 사이에 형성된 미세한 틈으로 액상의 접착 물질이 모세관력에 의해 스며들도록 상기 액상의 접착 물질을 상기 미세한 틈으로 주입하는, 접착 물질 주입 단계 및 상기 미세한 틈에 채워진 상기 액상의 접착 물질을 경화하는, 경화 단계를 포함한다.Korean Patent Laid-Open Publication No. 10-2017-0064188 relates to a packaging method of an electric element, which comprises: forming a bonding material on a part of a lower surface of a cap manufactured in advance; Bonding the cap to the device wafer on which the electronic device is mounted; bonding the liquid adhesive material to the fine gap so that the liquid adhesive material penetrates into the minute gap formed between the cap and the device wafer; And a curing step of curing the liquid adhesive material filled in the fine gap.

1. 한국등록특허 제10-0884260호1. Korean Patent No. 10-0884260 2. 한국공개특허공보 제10-2017-0064188호2. Korean Patent Publication No. 10-2017-0064188

본 발명의 일 실시예는 반도체 칩 상에 높은 집적도로 삼차원 집적이 가능한 전기기계 소자 패키지를 구현할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention is to provide an electromechanical device package capable of realizing an electromechanical device package capable of three-dimensional integration on a semiconductor chip at a high degree of integration, and a method of manufacturing the same.

본 발명의 일 실시예는 금속 배선층들 사이에 전기기계 소자의 작동을 위한 활성영역을 진공 패키징하여 다른 금속층에 영향을 주지 않고 하나의 금속층의 특정 영역 내에서 전기기계 소자 패키지를 제조할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.One embodiment of the present invention is a method of vacuum packaging an active area for the operation of an electromechanical device between metallization layers to produce an electromechanical device package capable of fabricating an electromechanical device package within a specific area of one metal layer without affecting the other metal layer Mechanical device package and a method of manufacturing the same.

본 발명의 일 실시예는 CMOS 공정의 후공정(backend)에서 사용되는 TEOS(Tetraethyl orthosilicate)를 기반으로 전기기계 소자 패키지를 제조할 수 있어 CMOS 공정 호환성을 향상시킬 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.One embodiment of the present invention relates to an electromechanical device package capable of manufacturing an electromechanical device package based on TEOS (Tetraethyl orthosilicate) used in a back end of a CMOS process, Method.

본 발명의 일 실시예는 기존의 반도체 칩보다 낮은 금속 배선층으로 높은 직접도를 구현할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention is to provide an electromechanical device package capable of realizing a high degree of directivity with a metal wiring layer lower than an existing semiconductor chip and a method of manufacturing the same.

본 발명의 일 실시예는 기존 CMOS 공정을 이용할 수 있어 높은 호환성과 함께 저비용으로 제조 가능한 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention is to provide an electromechanical device package and a method of manufacturing the same that can utilize a conventional CMOS process and can be manufactured at low cost with high compatibility.

본 발명의 일 실시예는 구조적으로 안정된 CMOS(complementary metal-oxide semiconductor)-NEM(Nano ElectroMechanical) 재구성 로직을 구현할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention is to provide an electromechanical device package capable of implementing a structurally stable CMOS (Complementary Metal-Oxide Semiconductor) -NEM (Nano ElectroMechanical) reconfiguration logic and a method of manufacturing the same.

본 발명의 일 실시예는 물리적 또는 화학적 외부환경요인으로부터 전기기계 소자를 보호해주는 진공 패키징을 구현할 수 있는 전기기계 소자 패키지 및 이의 제조 방법을 제공하고자 한다.An embodiment of the present invention seeks to provide an electromechanical device package and a method of manufacturing the same that can implement a vacuum packaging that protects electromechanical elements from physical or chemical external environmental factors.

실시예들 중에서, 전기기계 소자 패키지 제조 방법은 (a) 기판의 상부에 있는 제1 패시배이션층의 상부에 하부 희생층을 증착하는 단계, (b) 상기 하부 희생층의 일부를 식각하고 상기 하부 희생층의 나머지를 매립하여 금속층을 형성하는 단계, (c) 상기 금속층을 가공하여 전자기계 소자를 형성하는 단계, (d) 상기 전자기계 소자의 활성영역을 형성하기 위해 상기 전자기계 소자의 상부에 제2 패시배이션층을 증착하는 단계 및 (f) 상기 제2 패시배이션층에 관통공을 형성하여 상기 하부 희생층을 제거하는 단계를 포함한다.In embodiments, a method of manufacturing an electromechanical device package includes the steps of: (a) depositing a lower sacrificial layer on top of a first passivation layer on top of a substrate; (b) etching a portion of the lower sacrificial layer, (C) forming the electromechanical device by machining the metal layer; (d) forming an upper portion of the electromechanical device by etching the upper portion of the electromechanical device Depositing a second passivation layer on the second passivation layer; and (f) forming a through hole in the second passivation layer to remove the lower sacrificial layer.

상기 (a) 단계는 상기 기판에 층간 절연막으로서 형성된 절연층의 일부를 식각하고 상기 식각된 절연층의 상부에 상기 제1 패시배이션층을 증착하는 단계를 포함할 수 있다.The step (a) may include etching a part of the insulating layer formed as an interlayer insulating layer on the substrate, and depositing the first passivation layer on the etched insulating layer.

상기 제1 패시배이션층은 상기 트랜지스터와 연결된 트랜지스터 금속 배선층 상에 형성될 수 있다.The first passivation layer may be formed on the transistor metallization layer connected to the transistor.

상기 제1 패시배이션층은 증기 HF 식각에 대한 내식성이 제1 기준 값 이상이고 상기 하부 희생층과 상기 증기 HF 식각에 대한 선택비가 제2 기준 값 이상인 알루미늄 산화물로 구성될 수 있다.The first passivation layer may be composed of aluminum oxide having a corrosion resistance to steam HF etching of not less than a first reference value and a selectivity ratio to the lower sacrificial layer and the vapor HF etching not less than a second reference value.

상기 (b) 단계는 상기 하부 희생층의 중심부가 노출되도록 해당 중심부의 양단을 식각하는 단계 및 상기 노출된 하부 희생층의 중심부를 둘러싸도록 상기 제1 패시배이션층의 상부에 상기 금속층을 증착하는 단계를 포함할 수 있다.The step (b) includes etching both ends of the center portion of the lower sacrificial layer to expose the center portion of the lower sacrificial layer, and depositing the metal layer on the upper portion of the first passivation layer so as to surround the central portion of the exposed lower sacrificial layer Step < / RTI >

상기 (c) 단계는 상기 하부 희생층의 나머지와 접촉하는 상기 금속층의 상부 영역을 패터닝하거나 이온 빔 가공하여 동일 수직평면 상에서 상기 제1 패시배이션층과 이격되는 도전성 빔 라인 및 상기 도전성 빔 라인의 양측에서 상호 대향하는 전극들을 포함하는 상기 전자기계 소자를 형성하는 단계를 포함할 수 있다.Wherein the step (c) comprises patterning or ion beam processing an upper region of the metal layer in contact with the remainder of the lower sacrificial layer to form a conductive beam line spaced from the first passivation layer on the same vertical plane, And forming the electromechanical element including mutually opposing electrodes on both sides.

상기 (d) 단계는 (d-1) 상기 전자기계 소자의 상부에 상부 희생층을 증착하여 상기 상부 희생층과 상기 하부 희생층이 접촉되도록 하는 단계 및 (d-2) 상기 상부 희생층의 일부를 식각하고 상기 상부 희생층의 나머지가 매립되도록 상기 상부 희생층 상에 상기 제2 패시배이션층을 증착하는 단계를 포함할 수 있다.(D) depositing a top sacrificial layer on top of the electromechanical device to bring the top sacrificial layer and the bottom sacrificial layer into contact with each other, and (d-2) And depositing the second passivation layer on the top sacrificial layer such that the remainder of the top sacrificial layer is buried.

상기 (f) 단계는 상기 관통공을 통해 상기 상부 및 하부 희생층들을 식각하여 상기 전자기계 소자가 기계적으로 스위치하기 위한 상기 활성영역을 형성하는 단계를 포함할 수 있다.The step (f) may include etching the upper and lower sacrificial layers through the through-holes to form the active region for mechanically switching the electromechanical device.

상기 (f) 단계는 증기 HF 식각 공정을 통해 상기 활성영역을 형성하는 단계를 포함할 수 있다.The step (f) may include forming the active region through a vapor HF etching process.

상기 전기기계 소자 패키지 제조 방법은 (g) 상기 제2 패시배이션층의 상부에 차폐층을 증착하여 상기 하부 희생층의 제거를 통해 형성된 상기 활성영역을 진공 또는 공공 상태로 패키징하는 단계를 더 포함할 수 있다.(G) depositing a shielding layer on top of the second passivation layer to package the active region formed through removal of the lower sacrificial layer in a vacuum or a vacuum state can do.

상기 (g) 단계는 상기 활성영역 내부로 상기 차폐층의 구성 물질이 유입되지 않도록 스푸터링 공정을 통해 제3 기준 값 이상의 증착 속도로 상기 차폐층을 증착시키는 단계를 포함할 수 있다.The step (g) may include depositing the shielding layer at a deposition rate higher than a third reference value through a sputtering process so that the constituent material of the shielding layer does not flow into the active region.

실시예들 중에서, 전기기계 소자 패키지 제조 방법은 (a) 기판 상에 형성된 제1 패시배이션층의 상부에 하부 희생층을 증착하고, 상기 하부 희생층의 상부에 전자기계 소자를 형성하는 단계, (b) 상기 전자기계 소자의 상부에 상기 하부 희생층과 접촉하는 상부 희생층을 증착하고, 상기 상부 희생층의 상부에 제2 패시배이션층을 증착하는 단계 및 (f) 상기 제2 패시배이션층에 관통공을 형성하고, 상기 관통공을 통해 상기 상부 및 하부 희생층들을 제거하여 상기 전자기계 소자의 활성영역을 형성하는 단계를 포함한다.In embodiments, a method of manufacturing an electromechanical device package includes the steps of: (a) depositing a lower sacrificial layer on top of a first passivation layer formed on a substrate, forming an electromechanical device on top of the lower sacrificial layer, (b) depositing a top sacrificial layer on top of the electromechanical device in contact with the bottom sacrificial layer, and depositing a second passivation layer on top of the top sacrificial layer; and (f) Forming a through hole in the first layer and removing the upper and lower sacrificial layers through the through hole to form an active region of the electromechanical device.

실시예들 중에서, 전기기계 소자 패키지는 기판, 상기 기판의 상부에서 상기 기판에 기 형성되었던 희생층을 제거하여 상기 기판을 이격시킨 활성영역에 형성된 도전성 빔 라인과 상기 도전성 빔 라인의 양측에서 상호 대향하는 전극들로 구성되어 기계적으로 스위치되는 전자기계 소자를 포함하는 금속층 및 상기 금속층의 하부 및 상부에 형성되어 상기 금속층을 매립시키는 제1 및 제2 패시베이션층들을 포함한다.In embodiments, the electromechanical device package includes a substrate, a sacrificial layer formed on the substrate at the top of the substrate to remove the sacrificial layer, and a conductive beam line formed in the active region spaced apart from the substrate, And a first and a second passivation layers formed on lower and upper portions of the metal layer to fill the metal layer.

개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The disclosed technique may have the following effects. It is to be understood, however, that the scope of the disclosed technology is not to be construed as limited thereby, as it is not meant to imply that a particular embodiment should include all of the following effects or only the following effects.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 반도체 칩 상에 높은 집적도로 삼차원 집적이 가능한 전기기계 소자 패키지를 구현할 수 있다.An electromechanical device package and a manufacturing method thereof according to an embodiment of the present invention can realize an electromechanical device package capable of three-dimensional integration on a semiconductor chip with high degree of integration.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 금속 배선층들 사이에 전기기계 소자의 작동을 위한 활성영역을 진공 패키징하여 다른 금속층에 영향을 주지 않고 하나의 금속층의 특정 영역 내에서 전기기계 소자 패키지를 제조할 수 있다.An electromechanical device package and a method of manufacturing the same according to an embodiment of the present invention can be achieved by vacuum-packaging an active area for operation of an electromechanical device between metallization layers to form a metal film in a specific region of one metal layer An electromechanical device package can be manufactured.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 CMOS 공정의 후공정(backend)에서 사용되는 TEOS(Tetraethyl orthosilicate)를 기반으로 전기기계 소자 패키지를 제조할 수 있어 CMOS 공정 호환성을 향상시킬 수 있다.An electromechanical device package and a manufacturing method thereof according to an embodiment of the present invention can manufacture an electromechanical device package based on TEOS (Tetraethyl orthosilicate) used in a back end of a CMOS process, .

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 기존의 반도체 칩보다 낮은 금속 배선층으로 높은 직접도를 구현할 수 있다.The electromechanical device package and the method of manufacturing the same according to an embodiment of the present invention can realize a high degree of directivity with a metal wiring layer lower than a conventional semiconductor chip.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 기존 CMOS 공정을 이용할 수 있어 높은 호환성과 함께 저비용으로 제조 가능하다.The electromechanical device package and the manufacturing method thereof according to an embodiment of the present invention can use a conventional CMOS process and can be manufactured at low cost with high compatibility.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 구조적으로 안정된 CMOS(complementary metal-oxide semiconductor)-NEM(Nano ElectroMechanical) 재구성 로직을 구현할 수 있다.The electromechanical device package and the method of fabricating the same according to an embodiment of the present invention can realize a structurally stable CMOS (complementary metal-oxide semiconductor) -NEM (Nano ElectroMechanical) reconfiguration logic.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 및 이의 제조 방법은 물리적 또는 화학적 외부환경요인으로부터 전기기계 소자를 보호해주는 진공 패키징을 구현할 수 있다.An electromechanical device package and a manufacturing method thereof according to an embodiment of the present invention can realize a vacuum packaging that protects electromechanical elements from physical or chemical external environmental factors.

도 1은 종래 기술에서 제시하는 CMOS(Complementary Metal-Oxide Semiconductor)-NEM(Nano ElectroMechanical) 기반 재구성 로직의 삼차원 집적을 나타내는 모식도이다.
도 2는 본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법을 설명하는 공정도이다.
도 3은 도 1에서 설명하는 전기기계 소자 패키지 제조 방법의 일 실시예에 따른 CMOS-NEM 재구성 로직의 삼차원 집적을 나타내는 모식도이다.1 is a schematic diagram illustrating the three-dimensional integration of CMOS (Complementary Metal-Oxide Semiconductor) -NEM (Nano ElectroMechanical) -based reconfiguration logic presented in the prior art.
2 is a process diagram illustrating a method of manufacturing an electromechanical device package according to an embodiment of the present invention.
3 is a schematic diagram illustrating the three-dimensional integration of the CMOS-NEM reconstruction logic in accordance with one embodiment of the method of manufacturing the electromechanical device package illustrated in FIG.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The description of the present invention is merely an example for structural or functional explanation, and the scope of the present invention should not be construed as being limited by the embodiments described in the text. That is, the embodiments are to be construed as being variously embodied and having various forms, so that the scope of the present invention should be understood to include equivalents capable of realizing technical ideas. Also, the purpose or effect of the present invention should not be construed as limiting the scope of the present invention, since it does not mean that a specific embodiment should include all or only such effect.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.Meanwhile, the meaning of the terms described in the present application should be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms " first ", " second ", and the like are intended to distinguish one element from another, and the scope of the right should not be limited by these terms. For example, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" to another element, it may be directly connected to the other element, but there may be other elements in between. On the other hand, when an element is referred to as being "directly connected" to another element, it should be understood that there are no other elements in between. On the other hand, other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It is to be understood that the singular " include " or " have " are to be construed as including the stated feature, number, step, operation, It is to be understood that the combination is intended to specify that it does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.In each step, the identification code (e.g., a, b, c, etc.) is used for convenience of explanation, the identification code does not describe the order of each step, Unless otherwise stated, it may occur differently from the stated order. That is, each step may occur in the same order as described, may be performed substantially concurrently, or may be performed in reverse order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs, unless otherwise defined. Commonly used predefined terms should be interpreted to be consistent with the meanings in the context of the related art and can not be interpreted as having ideal or overly formal meaning unless explicitly defined in the present application.

도 2는 본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법을 설명하는 공정도이다. 보다 구체적으로, 도 2는, 도 3에 도시된 A-A' 단면과 같이, 기계적 스위칭 동작 영역을 중심으로 본 전기기계 소자 패키지에 대한 특정 단면을 나타낸다.2 is a process diagram illustrating a method of manufacturing an electromechanical device package according to an embodiment of the present invention. More specifically, Fig. 2 shows a specific cross-section for an electromechanical device package centered on a mechanical switching operating region, such as the A-A 'cross section shown in Fig.

이하, 본 발명에서는 도 2에 도시된 전기기계 소자 패키지를 예로 들어 전기기계 소자 패키지를 제조하는 전기기계 소자 패키지 제조 방법에 대한 일 실시예를 설명하도록 한다. Hereinafter, an embodiment of an electromechanical device package manufacturing method for manufacturing an electromechanical device package will be described with reference to the electromechanical device package shown in Fig.

도 2a 내지 도 2d는 전기기계 소자 패키지 제조 과정 중 하부 희생층이 형성되는 과정을 개략적으로 나타낸다.2A to 2D schematically show a process of forming a lower sacrificial layer in the process of manufacturing an electromechanical device package.

도 2a에서, 기판(205)이 준비되고 절연층(210)은 기판(205)에 적층될 수 있다. 일 실시예에서, 절연층(210)은 실리콘 옥사이드(SiO2)에 해당할 수 있다.In FIG. 2A, a substrate 205 is prepared and an insulating layer 210 may be laminated to the substrate 205. In one embodiment, the insulation layer 210 may correspond to a silicon oxide (SiO 2).

일 실시예에서, 기판(205)은 CMOS(Complementary Metal-Oxide Semiconductor) 공정으로 제조된 집적 회로들을 포함하는 기판에 해당할 수 있다. 보다 구체적으로, 기판(205)은 해당 과정 이전에 실리콘 기판 상에 기 형성된 적어도 하나의 트랜지스터 소자와 해당 트랜지스터 소자 상에 증착된 하부 절연막(ILD, inter-layer dielectric)을 포함하는 소자층을 포함할 수 있고, 해당 소자층의 상부에 형성되고 중간 금속층, 중간 비아 컨택 및 층간 절연막(IMD, Inter-Metal Dielectric)을 포함하는 적어도 하나의 중간층을 더 포함할 수 있다. 이때, 절연층(210)은 층간 절연막으로서 중간층 또는 소자층의 상부에 증착될 수 있고, 제1 비아 컨택(215)은 하부에 위치하는 중간 금속층과 중간 비아 컨택의 위치에 대응되는 절연층(210)의 일부를 식각하고 비아 컨택 물질의 증착하여 형성될 수 있다. 다른 일 실시예에서, 기판(205)은 벌크 실리콘 기판에 해당하고, 절연층(114)은 기판(205) 상에 증착된 매몰 산화막(Buried Oxide, BOX)에 해당할 수도 있다.In one embodiment, the substrate 205 may correspond to a substrate comprising integrated circuits fabricated in a CMOS (Complementary Metal-Oxide Semiconductor) process. More specifically, the substrate 205 includes at least one transistor element formed on a silicon substrate before the process, and an element layer including an inter-layer dielectric (ILD) deposited on the transistor element And at least one intermediate layer formed on top of the device layer and including an intermediate metal layer, a middle via contact, and an inter-metal dielectric (IMD) layer. At this time, the insulating layer 210 may be deposited as an interlayer insulating layer on the intermediate layer or the upper portion of the device layer, and the first via contact 215 may include an intermediate metal layer located at a lower portion and an insulating layer 210 May be etched and deposited by via contact material. In another embodiment, the substrate 205 corresponds to a bulk silicon substrate, and the insulating layer 114 may correspond to a buried oxide (BOX) deposited on the substrate 205.

이하, 편의상, 기판(205)은 기 형성된 트랜지스터와 하부 절연막을 포함하는 소자층을 포함하고, 절연층(210)은 소자층의 상부에 형성된 층간 절연막에 해당하는 것으로 가정한다.Hereinafter, for the sake of convenience, it is assumed that the substrate 205 includes an element layer including a formed transistor and a lower insulating film, and the insulating layer 210 corresponds to an interlayer insulating film formed on the element layer.

도 2b에서, 절연층(210)은 식각되어 전기기계 소자를 형성하기 위한 빈 공간으로서 홀을 형성할 수 있고, 일 실시예에서, 전기기계 소자의 단위 크기를 기초로 결정된 너비 및 깊이로 식각되어 형성될 수 있다.In FIG. 2B, the insulating layer 210 may be etched to form holes as voids for forming electromechanical elements, and in one embodiment, etched to a width and depth determined based on the unit size of the electromechanical element .

도 2c에서, 제1 패시배이션층(220)은 절연층(210)의 상부에 형성될 수 있다. 일 실시예에서, 제1 패시배이션층(220)은 기판(205)의 상부에 층간절연막으로서 형성되고 일부가 식각된 절연층(210) 상에 특정 기준 두께 이하로 얇게 증착될 수 있다. 일 실시예에서, 제1 패시배이션층(220)은 트랜지스터 소자와 연결된 하부 금속층 상에 형성될 수 있고, 하부 금속층과 절연층(210)을 사이에 두고 연결될 수 있다.In FIG. 2C, the first passivation layer 220 may be formed on top of the insulating layer 210. In one embodiment, the first passivation layer 220 may be deposited as an interlayer insulating film on top of the substrate 205 and thinly deposited on a partially etched insulating layer 210 below a certain reference thickness. In one embodiment, the first passivation layer 220 may be formed on a lower metal layer connected to the transistor elements, and may be connected to the lower metal layer via the insulating layer 210.

일 실시예에서, 제1 패시배이션층(220)은 원자 층 증착(Atomic Layer Deposition, ALD) 공정을 통해 증착될 수 있고, 알루미늄 산화물(Al2O3)에 해당할 수 있다. 일 실시예에서, 제1 패시배이션층(220)은 증기 HF 식각에 대한 내식성이 제1 기준 값 이상이고 하부 희생층(225)과 증기 HF 식각에 대한 선택비가 제2 기준 값 이상인 알루미늄 산화물로 구성될 수 있다. 즉, 제1 패시배이션층(220)의 증착 과정에 내식성과 내마모성이 기준 값 이상으로 높은 물질이 사용되는 것이 바람직하다고 할 것이다. 이때, 제1 및 제2 기준 값들은 설계자에 의해 설정될 수 있다.In one embodiment, the first passivation layer 220 may be deposited through an Atomic Layer Deposition (ALD) process and may correspond to aluminum oxide (Al 2 O 3 ). In one embodiment, the first passivation layer 220 is formed of aluminum oxide having a corrosion resistance to vapor HF etching of at least a first reference value and a selectivity to a lower sacrificial layer 225 and a vapor HF etch of at least a second reference value Lt; / RTI > That is, it is preferable that a material having a corrosion resistance and a wear resistance higher than a reference value is used in the deposition process of the first passivation layer 220. At this time, the first and second reference values may be set by a designer.

도 2d에서, 하부 희생층(225)은 기판(205)의 상부에 있는 제1 패시배이션층(220)의 상부에 증착될 수 있다. 일 실시예에서, 하부 희생층(225)은 제1 패시배이션층(220) 상에 전기기계 소자의 제조를 위해 추후의 단계에서 해당 영역을 식각하기 위한 희생층으로서 플라즈마 강화 화학 기상 증착(Plasma-enhanced Chemical Vapor Deposition, PECVD) 공정을 통해 증착될 수 있고, 전기기계 소자의 단위 크기 및 패키징되는 층과의 이격거리에 따라 증착 두께가 조절될 수 있다. 일 실시예에서, 하부 희생층(225)은 실리콘 옥사이드에 해당할 수 있다.In FIG. 2d, a lower sacrificial layer 225 may be deposited on top of the first passivation layer 220 at the top of the substrate 205. In one embodiment, the lower sacrificial layer 225 is deposited on the first passivation layer 220 by plasma enhanced chemical vapor deposition (" Plasma ") as a sacrificial layer for etching the region in a later step for the fabrication of the electromechanical device -enhanced Chemical Vapor Deposition (PECVD) process, and the deposition thickness can be adjusted according to the unit size of the electromechanical device and the distance from the packed layer. In one embodiment, the lower sacrificial layer 225 may correspond to silicon oxide.

일 실시예에서, 제1 패시배이션층(220)은 하부 희생층(225)의 형성 전에 하부 금속층과 상부 금속층 간의 연결을 위해 그 일부가 식각될 수 있다. 보다 구체적으로, 제1 패시배이션층(220)은 제1 비아 컨택(215)과 접촉하는 일부가 식각되어 제1 비아 컨택(215)의 상면을 노출시킬 수 있고, 이에 따라, 이후의 단계에서 일부가 식각된 하부 희생층(225)의 나머지가 금속층(230)으로 매립되면 해당 금속층(230)의 일부와 제1 비아 컨택(215)의 상면이 접촉되도록 하여 상호 연결시킬 수 있다.In one embodiment, the first passivation layer 220 may be partially etched for connection between the bottom metal layer and the top metal layer prior to formation of the bottom sacrificial layer 225. More specifically, the first passivation layer 220 may be partially etched to contact the first via contact 215 to expose the upper surface of the first via contact 215, A part of the metal layer 230 and the upper surface of the first via contact 215 are brought into contact with each other and interconnected when the remainder of the etched lower sacrificial layer 225 is buried in the metal layer 230.

도 2e 내지 도 2f는 전기기계 소자 패키지 제조 과정 중 금속층(230)이 형성되는 과정을 개략적으로 나타낸다.2E to 2F schematically illustrate the process of forming the metal layer 230 during the process of manufacturing the electromechanical device package.

도 2e에서, 하부 희생층(225)은 그 일부가 식각될 수 있고, 도 2f에서, 그 나머지가 매립되어 금속층(230)을 형성할 수 있다. 일 실시예에서, 하부 희생층(225)은 그 중심부가 노출되도록 해당 중심부의 양단이 식각될 수 있고, 해당 노출된 하부 희생층(225)의 중심부를 둘러싸도록 제1 패시배이션층(220)의 상부에 금속층(230)이 증착될 수 있다. 보다 구체적으로, 하부 희생층(225)은 전기기계 소자의 단위 크기 및 기계적 스위치를 위한 동작 범위를 고려하여 중심부를 기준으로 특정 기준 범위 이내의 너비 및 길이를 가지도록 그 양단 또는 테두리 영역이 식각될 수 있고, 금속층(230)은 하부 희생층(225) 중 식각된 영역을 제외한 나머지가 매립되도록 제1 패시배이션층(220)의 상부에 증착될 수 있다. 일 실시예에서, 금속층(230)은 알루미늄(Al)에 해당할 수 있다. 일 실시예에서, 금속층(230)은 앞서 서술한 것처럼, 이러한 과정을 통해 제1 비아 컨택(215)의 상면과 양단의 하면에서 각각 접촉할 수 있다.In FIG. 2E, the lower sacrificial layer 225 may be partially etched, and in FIG. 2F, the remainder may be buried to form the metal layer 230. In one embodiment, the lower sacrificial layer 225 may be etched at both ends of its center to expose its center portion, and the first passivation layer 220 may be formed to surround the central portion of the exposed lower sacrificial layer 225, A metal layer 230 may be deposited on top of the metal layer 230. More specifically, the lower sacrificial layer 225 is etched at both ends or edge regions so as to have a width and a length within a specific reference range based on the central portion in consideration of the unit size of the electromechanical device and the operation range for the mechanical switch And the metal layer 230 may be deposited on top of the first passivation layer 220 such that the remainder of the lower sacrificial layer 225 is buried except for the etched region. In one embodiment, the metal layer 230 may correspond to aluminum (Al). In one embodiment, the metal layer 230 may be in contact with the upper surface of the first via contact 215 and the lower surface of the opposite ends, respectively, through this process, as previously described.

도 2g는 전기기계 소자 패키지 제조 과정 중 전기기계 소자가 형성되는 과정을 개략적으로 나타낸다.FIG. 2G schematically shows a process of forming an electromechanical device in an electromechanical device package manufacturing process.

금속층(230)은 가공을 통해 전자기계 소자를 형성할 수 있다. 일 실시예에서, 금속층(230)은 하부 희생층(225)의 나머지와 접촉하는 상부 영역이 패터닝되거나 전자빔 또는 이온빔(Ion Beam)으로 가공되어 동일 수직평면 상에서 제1 패시배이션층(220)과 이격되는 도전성 빔 라인(230a) 및 해당 도전성 빔 라인(230a)의 양측에서 상호 대향하는 전극들(230b, 230c)을 포함하는 전자기계 소자를 형성할 수 있다. 일 실시예에서, 금속층(230)은 집속이온빔(Focused Ion Beam) 공정을 통해 하부 희생층(225)의 상면과 접촉하는 상부 영역에 집속된 이온 빔을 스캐닝하여 상부에 두 개의 관통된 홀을 형성할 수 있고, 해당 관통된 홀을 통해 하부 희생층(225)의 상면 일부를 노출시킬 수 있으며, 이러한 과정을 통해 특정 수직면 상에서 제1 패시배이션층(220)과 하부 희생층(225)을 두고 이격되며 전극들(230b, 230c)각각과 분리되어 이격되는 도전성 빔 라인(230a)을 형성할 수 있다. 일 실시예에서, 금속층(230)은 임프린트 리소그래피와 같은 포토 에칭 공정을 통해 패터닝되거나 나노 플라즈마 공정을 통해 도전성 빔 라인(230a)과 전극들(230b, 230c)을 동시 생성할 수 있다.The metal layer 230 can form an electromechanical element through processing. In one embodiment, the metal layer 230 may be patterned or topped with an electron beam or ion beam to contact the remainder of the lower sacrificial layer 225 to form a first passivation layer 220 The electromechanical device including the conductive beam line 230a spaced apart and the electrodes 230b and 230c facing each other on both sides of the conductive beam line 230a can be formed. In one embodiment, the metal layer 230 is scanned through the focused ion beam process to focus the focused ion beam onto the upper surface of the lower sacrificial layer 225 to form two perforated holes thereon And a portion of the upper surface of the lower sacrificial layer 225 may be exposed through the through holes. Through this process, the first passivation layer 220 and the lower sacrificial layer 225 may be formed on a specific vertical surface A conductive beam line 230a spaced apart from the electrodes 230b and 230c may be formed. In one embodiment, the metal layer 230 may be patterned through a photoetching process, such as imprint lithography, or may simultaneously generate the conductive beam line 230a and the electrodes 230b and 230c through a nano-plasma process.

일 실시예에서, 도전성 빔 라인(230a)의 양측에서 상호 대향하는 전극들(230b, 230c) 각각은 상호 대향하는 반대 방향으로 제1 패시배이션층(220)의 표면을 따라 연장되어 제1 비아 컨택(215)과 접촉되도록 형성될 수 있고, 서로 다른 수평면 상에 위치하는 제1 비아 컨택(215)과의 접촉을 위해 적어도 하나의 절곡 부위를 포함하는 형태로 형성될 수 있다.In one embodiment, each of the opposing electrodes 230b, 230c on opposite sides of the conductive beam line 230a extend along the surface of the first passivation layer 220 in opposite mutually opposite directions, Contact 215 and may be formed to include at least one bending region for contact with the first via contact 215 located on a different horizontal plane.

도 2h 내지 2i는 전기기계 소자 패키지 제조 과정 중 상부 희생층(235)이 형성되는 과정을 개략적으로 나타낸다.Figures 2h to 2i schematically illustrate the process of forming the upper sacrificial layer 235 during the fabrication of the electromechanical device package.

도 2h에서, 상부 희생층(235)은 전자기계 소자의 상부에 증착되어 하부 희생층(125)과 접촉될 수 있다. 일 실시예에서, 상부 희생층(235)은 이전 단계를 통해 기 형성된 도전성 빔 라인(230a) 및 전극들(230b, 230c) 중 적어도 일부가 매립되도록 해당 전자기계 소자의 상부에 플라즈마 강화 화학 기상 증착 공정을 통해 증착될 수 있고, 금속층(230)에 형성된 두 개의 관통된 홀 내부로 증착되어 하부 희생층(125)의 상면과 하부에서 접촉될 수 있다. 일 실시예에서, 상부 희생층(235)은 하부 희생층(125)과 동일한 물질로서 실리콘 옥사이드에 해당할 수 있다. 상부 희생층(235)은 적층된 후 CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화될 수 있다.In Fig. 2H, an upper sacrificial layer 235 may be deposited on top of the electromechanical element and contacted with the lower sacrificial layer 125. In one embodiment, top sacrificial layer 235 is deposited over the top of the electromechanical device such that at least some of the pre-formed conductive beam line 230a and electrodes 230b, 230c are buried through previous steps, And can be deposited into the two through holes formed in the metal layer 230 and contacted at the top and bottom of the bottom sacrificial layer 125. [ In one embodiment, upper sacrificial layer 235 may correspond to silicon oxide as the same material as lower sacrificial layer 125. The upper sacrificial layer 235 may be stacked and then planarized through a CMP (Chemical Mechanical Polishing) process.

도 2i에서, 상부 희생층(235)은 그 일부가 식각될 수 있다. 일 실시예에서, 상부 희생층(235)은 그 하부와 절곡면 없이 연장되도록 전극들(230b, 230c)의 상면과 접촉하는 양단의 일부가 식각되어 상부를 노출시킬 수 있다. 일 실시예에서, 상부 희생층(235)은 전기기계 소자의 활성영역(245) 형성을 위해 해당 전기기계 소자의 단위 크기 및 기계적 스위치를 위한 동작 범위를 고려하여 그 너비가 특정 기준 범위 이내의 너비를 가지도록 해당 양단의 일부가 식각될 수 있다. 일 실시예에서, 상부 희생층(235)의 두께에 따라 이후의 단계에서 활성영역(245)이 형성되었을 때 전기기계 소자의 기계적 스위치 영역과 상부의 제2 패시배이션층(240) 간의 이격 거리가 다르게 형성될 수 있고, 이러한 두께는 해당 스위치의 타깃 크기에 따라 조절될 수 있다.2I, the upper sacrificial layer 235 may be partially etched. In one embodiment, the upper sacrificial layer 235 may be etched to expose portions of the upper portions of the upper sacrificial layer 235 that are in contact with the upper surfaces of the electrodes 230b and 230c so that the upper sacrificial layer 235 extends without the lower portion and the curved surface. In one embodiment, the top sacrificial layer 235 may have a width that is within a certain reference range, in consideration of the unit size of the electromechanical device and the operating range for the mechanical switch for forming the active area 245 of the electromechanical device A part of the both ends may be etched so as to have a predetermined width. The distance between the mechanical switch region of the electromechanical device and the second passivation layer 240 at the top when the active region 245 is formed at a later stage depending on the thickness of the upper sacrificial layer 235, May be formed differently, and this thickness may be adjusted according to the target size of the switch.

도 2j 내지 2l는 전기기계 소자 패키지 제조 과정 중 제2 패시배이션층(240)이 형성되고 하부 희생층(225)이 제거되는 과정을 개략적으로 나타낸다.FIGS. 2J to 2L schematically show a process in which the second passivation layer 240 is formed and the lower sacrificial layer 225 is removed during the process of manufacturing the electromechanical device package.

도 2j에서, 제2 패시배이션층(240)은 전자기계 소자의 활성영역(245)을 형성하기 위해 전자기계 소자의 상부에 증착될 수 있다. 일 실시예에서, 제2 패시배이션층(240)은 상부 희생층(235)의 일부가 식각되면 그 나머지가 매립되도록 상부 희생층(235) 상에 증착될 수 있고, 이후에 진행될 HF 식각 공정의 영향 범위 내에 있으며 보호하고자 하는 영역 상에 증착될 수 있다. 일 실시예에서, 제2 패시배이션층(240)은 원자 층 증착 공정을 통해 증착될 수 있고, 제1 패시배이션층(220)과 동일한 물질일 수 있으며, 예를 들어, 실리콘 옥사이드에 해당할 수 있다. 제2 패시배이션층(240)은 적층된 후 CMP 공정을 통해 평탄화될 수 있다.2J, a second passivation layer 240 may be deposited on top of the electromechanical device to form the active region 245 of the electromechanical device. In one embodiment, the second passivation layer 240 may be deposited on the top sacrificial layer 235 such that once a portion of the top sacrificial layer 235 is etched, the remainder may be deposited, And can be deposited on the area to be protected. In one embodiment, the second passivation layer 240 may be deposited via an atomic layer deposition process and may be the same material as the first passivation layer 220, for example, can do. The second passivation layer 240 may be deposited and then planarized through a CMP process.

도 2k에서, 제2 패시배이션층(240)은 하부 희생층(225)을 제거하기 위한 관통공(240a, 240b)을 형성할 수 있다. 일 실시예에서, 제2 패시배이션층(240)은 상부 희생층(235)의 상면과 접촉되는 상부 영역에 상부 및 하부 희생층들(235, 225)을 제거하여 전기기계 소자의 활성영역(245)을 형성하기 위한 관통공(240a, 240b)을 적어도 하나 이상 형성할 수 있고, 해당 관통공(240a, 240b)을 특정 기준 너비 이내의 너비를 가지도록 미세 패터닝하여 추후에 해당 관통공(240a, 240b)의 상부에 차폐층(250) 적층 시 차폐층(250)이 활성영역(245) 내부로 유입되지 않도록 제어할 수 있다.In FIG. 2K, the second passivation layer 240 may form through holes 240a and 240b for removing the lower sacrificial layer 225. In one embodiment, the second passivation layer 240 is formed by removing the upper and lower sacrificial layers 235 and 225 in the upper region that is in contact with the upper surface of the upper sacrificial layer 235, And at least one through hole 240a and 240b for forming the through holes 240a and 240b and fine patterning the through holes 240a and 240b so as to have a width within a specific reference width, The shielding layer 250 can be prevented from flowing into the active region 245 when the shielding layer 250 is stacked on top of the active regions 241 and 240b.

일 실시예에서, 제2 패시배이션층(240)은 관통공(240a, 240b)의 형성 과정에서 하부에 위치한 제1 비아 컨택(215)에 대응되는 위치에 있는 일부 영역이 같이 패터닝될 수 있고, 해당 패터닝된 영역은 이후의 단계에서 제2 비아 컨택(255)을 형성하기 위한 공간으로서 활용될 수 있다.In one embodiment, the second passivation layer 240 may be patterned together with a portion of the second passivation layer 240 at a location corresponding to the first via contact 215 located at the bottom during the formation of the through-holes 240a and 240b , The patterned region may be utilized as a space for forming the second via contact 255 in a subsequent step.

도 2l에서, 하부 희생층(225)은 제2 패시배이션층(240)에 형성된 관통공(240a, 240b)을 통해 제거될 수 있다. 일 실시예에서, 상호 접촉되는 상부 및 하부 희생층들(235, 225)은 관통공(240a, 240b)을 통해 식각되어 전자기계 소자가 기계적으로 스위치하기 위한 활성영역(245)을 형성할 수 있다. 일 실시예에서, 상부 및 하부 희생층들(235, 225)은 증기 HF 식각 공정을 통해 그 잔여물이 선택적으로 제거되어 활성영역(245)을 형성할 수 있다. 이러한 제거 과정에서 해당 희생층들과 제1 및 제2 패시배이션층들(220), 240)을 형성하는 물질 간의 선택비를 고려하여 잔여물의 제거 효율을 개선할 수 있다. 이에 따라, 활성영역(245)이 형성된 도전성 빔 라인(230a)은 그 하부가 제1 패시배이션층(220)으로 지지되지 않도록 구조하여 스위칭 과정에서 유연하게 휘어질 수 있다.In FIG. 21, the lower sacrificial layer 225 may be removed through the through holes 240a and 240b formed in the second passivation layer 240. FIG. In one embodiment, the upper and lower sacrificial layers 235, 225 that are in contact with each other may be etched through the through-holes 240a, 240b to form an active region 245 for the electromechanical device to mechanically switch . In one embodiment, the upper and lower sacrificial layers 235, 225 may be selectively removed through a vapor HF etch process to form the active region 245. In this removal process, the removal efficiency of the residue can be improved in consideration of the selectivity between the sacrificial layers and the materials forming the first and second passivation layers 220 and 240. Accordingly, the conductive beam line 230a having the active region 245 formed therein is structured such that the lower portion thereof is not supported by the first passivation layer 220, so that the conductive beam line 230a can be flexibly bent during the switching process.

일 실시예에서, 상부 및 하부 희생층들(235, 225)은 하기의 화학식 1에 따라 식각될 수 있다. 보다 구체적으로, 상부 및 하부 희생층들(235, 225)은 등방성 식각인 증기 HF 식각에 대한 내식성이 제1 기준 값 미만이고 제1 및 제2 패시배이션층들(220, 240)과 증기 HF 식각에 대한 선택비가 제2 기준 값 미만일 수 있고, 이에 따라, HF에 반응하여 식각될 수 있다. 반면, 제1 및 제2 패시배이션층들(220, 240)은 이러한 식각 과정에서 주입되는 HF에 대한 내구성, 내식성 및 내마모성이 기준 값 이상으로 높은 물질이 사용되어 HF에 반응하지 않아 해당 식각으로부터 보호될 수 있다.In one embodiment, the upper and lower sacrificial layers 235 and 225 may be etched according to the following formula (1). More specifically, the upper and lower sacrificial layers 235 and 225 are formed by depositing the first and second passivation layers 220 and 240 and the vapor HF The selectivity for etching may be less than the second reference value, and thus may be etched in response to HF. On the other hand, the first passivation layer 220 and the second passivation layer 240 are formed of a material having a durability, corrosion resistance, and abrasion resistance higher than a reference value to HF injected during the etching process, Can be protected.

[화학식 1][Chemical Formula 1]

SiO2 + 4HF → SiF4(g) + 2H2OSiO 2 + 4HF? SiF 4 (g) + 2H 2 O

활성영역(245)은 상기 실시예들에 따라 형성되면 도전성 빔 라인(230a)을 하부에 위치한 제1 패시배이션층(220)과 이격시켜 기계적 스위칭을 위한 공공을 형성할 수 있다. 보다 구체적으로, 기계적 스위칭을 위한 도전성 빔 라인(230a)의 일단은, 도 2l에 도시된 것처럼, 그 하부에서 제1 패시배이션층(220)과 이격되고 양측에서 전극들(230b, 230c)과 이격될 수 있으며, 다른 일단은, 도 2l에 도시되어 있지는 않으나, 수평 구조부재로서 하중을 지지하는 보를 포함하여 해당 보를 통해 제1 패시배이션층(220)과 접촉할 수 있다.When the active region 245 is formed according to the above embodiments, the conductive beam line 230a may be spaced apart from the first passivation layer 220 located below to form a cavity for mechanical switching. More specifically, one end of the conductive beam line 230a for mechanical switching is spaced apart from the first passivation layer 220 at the bottom thereof, as shown in FIG. 21, and the electrodes 230b and 230c at both sides And the other end may contact the first passivation layer 220 through the beam including a beam supporting the load as a horizontal structural member, although not shown in FIG.

일 실시예에서, 활성영역(245)은 내부가 진공, 아진공 또는 공공 상태가 되도록 상부에 차폐층(250)이 적층되어 패키징 될 수 있고, 다른 일 실시예에서, 내부에 질소 가스 또는 비활성 가스가 주입된 후에 상부에 차폐층(250)이 적층되어 패키징 될 수도 있다.In one embodiment, the active region 245 may be packaged with the shielding layer 250 stacked on top such that the interior is in a vacuum, vacuum, or vacancy state, and in another embodiment, a nitrogen gas or an inert gas The shielding layer 250 may be stacked on the upper portion of the substrate 210 and then may be packaged.

도 2m 내지 도 2o는 전기기계 소자 패키지 제조 과정 중 차폐층(250)과 제2 비아 컨텍(255)이 형성되는 과정을 개략적으로 나타낸다.2M-2O schematically illustrate the process of forming the shield layer 250 and the second via contact 255 during the process of manufacturing the electromechanical device package.

도 2m에서, 차폐층(250)은 제2 패시배이션층(240)의 상부에 증착되어 하부 희생층(225)의 제거를 통해 형성된 활성영역(245)을 진공 또는 공공 상태로 패키징할 수 있다. 보다 구체적으로, 차폐층(250)은 활성영역(245)이 진공 또는 공공 상태로 밀폐되도록 제2 패시배이션층(240)의 상부에 형성될 수 있고, 스푸터링 또는 이온주입 공정을 통해 특정 너비 이하로 형성된 관통공(240a, 240b)을 통해 그 하부로 흘러내리지 않을 만큼의 빠른 속도로 증착될 수 있다. 일 실시예에서, 차폐층(250)은 활성영역(245) 내부로 그 구성 물질이 유입되지 않도록 스푸터링 공정을 통해 제3 기준 값 이상의 증착 속도로 증착될 수 있다. 일 실시예에서, 차폐층(250)은 강도가 높고 일반적인 금속보다 증착이 용이한 특성을 가지는 실리콘 옥사이드에 해당할 수 있고, 이에 따라, 패키징된 내부와 외부 간의 기압 차이에 따른 압력을 잘 견딜 수 있다.2M, a shield layer 250 may be deposited on top of the second passivation layer 240 to package the active region 245 formed through removal of the bottom sacrificial layer 225 in a vacuum or in a vacuum state . More specifically, the shield layer 250 may be formed on top of the second passivation layer 240 to seal the active region 245 in a vacuum or a pneumatic state, and may be formed by sputtering or ion implantation processes, Through the through holes 240a and 240b formed at a width equal to or less than the width of the through holes 240a and 240b. In one embodiment, the shield layer 250 may be deposited at a deposition rate above a third reference value through a sputtering process so that its constituent materials do not enter the active region 245. In one embodiment, the shielding layer 250 may correspond to a silicon oxide having a high strength and a property of being easier to deposit than a common metal, and thus can withstand pressure due to the pressure difference between the inside and the outside of the package have.

도 2n에서, 차폐층(250)은 하부에 위치한 제1 비아 컨택(215)에 대응되는 위치에 있는 일부 영역이 식각될 수 있고, 해당 식각된 영역은 앞서 서술한 제2 패시배이션층(240)의 패터닝된 영역와 같이, 이후의 단계에서 제2 비아 컨택(255)을 형성하기 위한 공간으로서 활용될 수 있다.In Figure 2n, the shield layer 250 may be etched in a portion corresponding to the underlying first via contact 215 and the etched region may be etched in the second passivation layer 240 As a patterned region of the second via contact 255 in a later step.

도 2o에서, 제2 비아 컨택(255)은 하부에 위치한 제1 비아 컨택(215)에 대응되도록 기 식각된 차폐층(250)의 일부 영역 및 제2 패시배이션층(240)의 일부 영역에 증착될 수 있다. 일 실시예에서, 제2 비아 컨택(255)은 제1 비아 컨택(215)의 비아 컨택 물질과 상이하거나 동일한 물질에 해당할 수 있다.2O, the second via contact 255 is formed in a portion of the shielded layer 250 that is etched to correspond to the underlying first via contact 215 and in a portion of the second passivation layer 240 Can be deposited. In one embodiment, the second via contact 255 may correspond to a material that is different or the same as the via contact material of the first via contact 215.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법은 다른 금속층에 영향을 주지 않고 하나의 금속층의 특정 영역 내에서 전기기계 소자 패키지를 제조할 수 있어 기존의 반도체 칩 위에 높은 집적도로 삼차원 집적이 가능하다.The method of manufacturing an electromechanical device package according to an embodiment of the present invention can manufacture an electromechanical device package in a specific region of one metal layer without affecting other metal layers, It is possible.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법은 CMOS 공정의 후공정(backend)에서 주로 사용되는 TEOS(Tetraethyl orthosilicate)를 기반으로 전기기계 소자 패키지를 제조할 수 있어 CMOS 공정 호환성을 향상시킬 수 있다.The method of manufacturing an electromechanical device package according to an embodiment of the present invention can manufacture an electromechanical device package based on TEOS (Tetraethyl orthosilicate), which is mainly used in a back end of a CMOS process, .

본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법은 저전력, 고집적 및 고성능을 위한 FPGA(field programmable gate array)를 구현할 수 있다.The method of fabricating an electromechanical device package according to an embodiment of the present invention can implement a field programmable gate array (FPGA) for low power, high integration, and high performance.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법은 CMOS 베이스라인 소자에 전기기계 소자를 이용하여 삼차원 집적함으로써 낮은 오프(off) 상태 전류 및 낮은 대기전력이 가능한 메모리/비메모리의 구현이 가능하다.The method of fabricating an electromechanical device package according to an embodiment of the present invention can implement a memory / non-memory capable of low off state current and low standby power by three-dimensionally integrating a CMOS base line device using an electromechanical device Do.

본 발명의 일 실시예에 따른 전기기계 소자 패키지 제조 방법은 전기기계 소자의 활성영역을 진공 패키징하여 외부환경에 둔감한 높은 내구성을 가지도록 구현할 수 있다.The method of manufacturing an electromechanical device package according to an embodiment of the present invention can be implemented to have high durability insensitive to the external environment by vacuum packaging the active region of the electromechanical device.

도 3은 도 1에서 설명하는 전기기계 소자 패키지 제조 방법의 일 실시예에 따라 제조된 전기기계 소자 패키지의 구조를 보여주는 사시도이다.3 is a perspective view showing the structure of an electromechanical device package manufactured in accordance with an embodiment of the method of manufacturing an electromechanical device package illustrated in FIG.

도 3을 참조하면, 전기기계 소자 패키지(300)는 기판(205), 금속층(230) 및 제1 및 제2 패시베이션층들(220, 240)을 포함한다.Referring to FIG. 3, an electromechanical device package 300 includes a substrate 205, a metal layer 230, and first and second passivation layers 220 and 240.

금속층(230)은 기판(205)의 상부에서 기판(205)에 기 형성되었던 희생층(하부 희생층(225)과 상부 희생층(235) 중 적어도 하나를 포함)을 제거하여 기판(205)을 이격시킨 활성영역(245)에 형성된 도전성 빔 라인(230a)과 해당 도전성 빔 라인(230a)의 양측에서 상호 대향하는 전극들(230b, 230c)로 구성되어 기계적으로 스위치되는 전자기계 소자를 포함한다.The metal layer 230 is removed from the substrate 205 by removing the sacrificial layer (including at least one of the lower sacrificial layer 225 and the upper sacrificial layer 235) And an electromechanical device consisting of a conductive beam line 230a formed in the active region 245 spaced apart and electrodes 230b and 230c facing each other on both sides of the conductive beam line 230a.

도전성 빔 라인(230a)은 희생층 제거를 통해 제1 및 제2 패시배이션층들(220, 240)과 이격되어 전기기계 소자의 기계적인 스위칭 과정에서 전극들(230b, 230c) 중 하나를 향해 절곡될 수 있다. 보다 구체적으로, 도전성 빔 라인(230a)은 스위칭 과정에서 전극들(230b, 230c) 중 하나의 전극 간에 정전기력이 발생하면 휘어질 수 있고, 예를 들어, 전극들(230b, 230c) 간의 전압 차이에 따라 발생하는 정전기력을 기반으로 스위칭 과정이 시작되면 이에 따라 도전성 빔 라인(230a)과 전극들(230b, 230c) 간에 전기적인 경로가 생성되거나 변경될 수 있다.The conductive beam line 230a is spaced apart from the first and second passivation layers 220 and 240 through the sacrificial layer removal to form a barrier layer 230a that is directed toward one of the electrodes 230b and 230c during the mechanical switching process of the electromechanical device. It can be bent. More specifically, when the electrostatic force is generated between one of the electrodes 230b and 230c during the switching process, the conductive beam line 230a may be bent, and the voltage difference between the electrodes 230b and 230c When the switching process is started based on the generated electrostatic force, an electrical path between the conductive beam line 230a and the electrodes 230b and 230c can be generated or changed.

전극들(230b, 230c)은 도전성 빔 라인(230a)을 중심으로 수평으로 대향하도록 배치되고 각각은 스위칭 과정에서 서로 다른 전압이 인가될 수 있다.The electrodes 230b and 230c are horizontally opposed to each other with respect to the conductive beam line 230a, and they may be applied with different voltages during the switching process.

제1 및 제2 패시베이션층들(220, 240)은 금속층(230)의 하부 및 상부에 형성되어 해당 금속층(230)을 매립시킨다.The first and second passivation layers 220 and 240 are formed under and over the metal layer 230 to fill the metal layer 230.

일 실시예에서, 전기기계 소자 패키지(300)는 다른 금속층에 영향을 주지 않고 하나의 금속층의 특정 영역 내에서 제조될 수 있어 기존의 반도체 칩 위에 높은 집적도로 삼차원 집적될 수 있다.In one embodiment, the electromechanical device package 300 can be fabricated in a specific area of one metal layer without affecting other metal layers, and can be three-dimensionally integrated with high density on existing semiconductor chips.

일 실시예에서, 전기기계 소자 패키지(300)는 도 1에 도시된 종래 기술과 비교하였을 때, IMD 및 금속 배선층에 대한 손상 없이 전기기계 소자의 활성영역(245)을 구조적으로 안정하게 제조할 수 있는 장점이 있다.In one embodiment, the electromechanical device package 300 is capable of structurally and stably manufacturing an active area 245 of an electromechanical device without damaging the IMD and metallization layer, as compared to the prior art shown in FIG. 1 There is an advantage.

상기에서는 도 3에 도시된 형태의 도전성 빔 라인(230a)과 전극들(230b, 230c) 및 활성영역(245)으로 구성된 전기기계 소자를 포함하는 전기기계 소자 패키지(300)를 예로 들어 설명하였으나, 그 밖의 다양한 형태의 전기기계 소자가 적용될 수 있음은 물론이다.Although the electro mechanical device package 300 including the electromechanical device composed of the conductive beam line 230a and the electrodes 230b and 230c and the active region 245 of the type shown in FIG. 3 has been described above, It is needless to say that various other types of electromechanical devices can be applied.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

205: 기판 210: 절연층
215: 제1 비아 컨택 220: 제1 패시배이션층
225: 하부 희생층 230: 금속층
235: 상부 희생층 240: 제2 패시배이션층
245: 활성영역 250: 차폐층
255: 제2 비아 컨택205: substrate 210: insulating layer
215: first via contact 220: first passivation layer
225: lower sacrificial layer 230: metal layer
235: upper sacrificial layer 240: second passivation layer
245: active area 250: shield layer
255: second via contact

Claims (13)

(a) 기판의 상부에 있는 제1 패시배이션층의 상부에 하부 희생층을 증착하는 단계;
(b) 상기 하부 희생층의 일부를 식각하고 상기 하부 희생층의 나머지를 매립하여 금속층을 형성하는 단계;
(c) 상기 금속층을 가공하여 전자기계 소자를 형성하는 단계;
(d) 상기 전자기계 소자의 활성영역을 형성하기 위해 상기 전자기계 소자의 상부에 제2 패시배이션층을 증착하는 단계; 및
(f) 상기 제2 패시배이션층에 관통공을 형성하여 상기 하부 희생층을 제거하는 단계를 포함하는 전기기계 소자 패키지 제조 방법.
(a) depositing a lower sacrificial layer on top of a first passivation layer on top of a substrate;
(b) etching a portion of the lower sacrificial layer and burying the remainder of the lower sacrificial layer to form a metal layer;
(c) processing the metal layer to form an electromechanical device;
(d) depositing a second passivation layer on top of the electromechanical device to form an active area of the electromechanical device; And
(f) forming a through hole in the second passivation layer to remove the lower sacrificial layer.
제1항에 있어서, 상기 (a) 단계는
상기 기판에 층간 절연막으로서 형성된 절연층의 일부를 식각하고 상기 식각된 절연층의 상부에 상기 제1 패시배이션층을 증착하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
The method of claim 1, wherein step (a)
Etching a part of the insulating layer formed as an interlayer insulating film on the substrate, and depositing the first passivation layer on the etched insulating layer.
제2항에 있어서, 상기 제1 패시배이션층은
상기 트랜지스터와 연결된 트랜지스터 금속 배선층 상에 형성되는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
The method of claim 2, wherein the first passivation layer
Wherein the transistor is formed on a metallization layer of the transistor connected to the transistor.
제1항에 있어서, 상기 제1 패시배이션층은
증기 HF 식각에 대한 내식성이 제1 기준 값 이상이고 상기 하부 희생층과 상기 증기 HF 식각에 대한 선택비가 제2 기준 값 이상인 알루미늄 산화물로 구성되는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
The method of claim 1, wherein the first passivation layer
Wherein the aluminum oxide has a corrosion resistance to steam HF etching of not less than a first reference value and a selectivity to the lower sacrificial layer and the vapor HF etching is not less than a second reference value.
제1항에 있어서, 상기 (b) 단계는
상기 하부 희생층의 중심부가 노출되도록 해당 중심부의 양단을 식각하는 단계; 및
상기 노출된 하부 희생층의 중심부를 둘러싸도록 상기 제1 패시배이션층의 상부에 상기 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
2. The method of claim 1, wherein step (b)
Etching both ends of the center portion of the lower sacrificial layer to expose the center portion of the lower sacrificial layer; And
Depositing the metal layer on top of the first passivation layer to surround the center of the exposed lower sacrificial layer.
제1항에 있어서, 상기 (c) 단계는
상기 하부 희생층의 나머지와 접촉하는 상기 금속층의 상부 영역을 패터닝하거나 이온 빔 가공하여 동일 수직평면 상에서 상기 제1 패시배이션층과 이격되는 도전성 빔 라인 및 상기 도전성 빔 라인의 양측에서 상호 대향하는 전극들을 포함하는 상기 전자기계 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
2. The method of claim 1, wherein step (c)
An upper region of the metal layer in contact with the remainder of the lower sacrificial layer is patterned or ion beam processed to form a conductive beam line spaced apart from the first passivation layer on the same vertical plane, And forming the electromechanical element including at least one of the first electrode and the second electrode.
제1항에 있어서, 상기 (d) 단계는
(d-1) 상기 전자기계 소자의 상부에 상부 희생층을 증착하여 상기 상부 희생층과 상기 하부 희생층이 접촉되도록 하는 단계; 및
(d-2) 상기 상부 희생층의 일부를 식각하고 상기 상부 희생층의 나머지가 매립되도록 상기 상부 희생층 상에 상기 제2 패시배이션층을 증착하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
2. The method of claim 1, wherein step (d)
(d-1) depositing an upper sacrificial layer on the electromechanical device to make the upper sacrificial layer and the lower sacrificial layer contact with each other; And
(d-2) etching the portion of the upper sacrificial layer and depositing the second passivation layer on the upper sacrificial layer so that the remainder of the upper sacrificial layer is buried. Method of manufacturing a package.
제7항에 있어서, 상기 (f) 단계는
상기 관통공을 통해 상기 상부 및 하부 희생층들을 식각하여 상기 전자기계 소자가 기계적으로 스위치하기 위한 상기 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
8. The method of claim 7, wherein step (f)
And etching the upper and lower sacrificial layers through the through holes to form the active region for mechanically switching the electromechanical element.
제8항에 있어서, 상기 (f) 단계는
증기 HF 식각 공정을 통해 상기 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
9. The method of claim 8, wherein step (f)
And forming the active region through a vapor HF etch process.
제1항에 있어서,
(g) 상기 제2 패시배이션층의 상부에 차폐층을 증착하여 상기 하부 희생층의 제거를 통해 형성된 상기 활성영역을 진공 또는 공공 상태로 패키징하는 단계를 더 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
The method according to claim 1,
(g) depositing a shielding layer on top of the second passivation layer to package the active region formed through removal of the lower sacrificial layer in a vacuum or a vacuum state. < RTI ID = 0.0 > Method of manufacturing a package.
제10항에 있어서, 상기 (g) 단계는
상기 활성영역 내부로 상기 차폐층의 구성 물질이 유입되지 않도록 스푸터링 공정을 통해 제3 기준 값 이상의 증착 속도로 상기 차폐층을 증착시키는 단계를 포함하는 것을 특징으로 하는 전기기계 소자 패키지 제조 방법.
11. The method of claim 10, wherein step (g)
Depositing the shielding layer at a deposition rate greater than or equal to a third reference value through a sputtering process so that the constituent material of the shielding layer does not flow into the active region.
(a) 기판 상에 형성된 제1 패시배이션층의 상부에 하부 희생층을 증착하고, 상기 하부 희생층의 상부에 전자기계 소자를 형성하는 단계;
(b) 상기 전자기계 소자의 상부에 상기 하부 희생층과 접촉하는 상부 희생층을 증착하고, 상기 상부 희생층의 상부에 제2 패시배이션층을 증착하는 단계; 및
(f) 상기 제2 패시배이션층에 관통공을 형성하고, 상기 관통공을 통해 상기 상부 및 하부 희생층들을 제거하여 상기 전자기계 소자의 활성영역을 형성하는 단계를 포함하는 전기기계 소자 패키지 제조 방법.
(a) depositing a lower sacrificial layer on top of a first passivation layer formed on a substrate, and forming an electromechanical device on top of the lower sacrificial layer;
(b) depositing a top sacrificial layer in contact with the bottom sacrificial layer on top of the electromechanical device, and depositing a second passivation layer on top of the top sacrificial layer; And
(f) forming a through hole in the second passivation layer, and removing the upper and lower sacrificial layers through the through hole to form an active region of the electromechanical device Way.
기판;
상기 기판의 상부에서 상기 기판에 기 형성되었던 희생층을 제거하여 상기 기판을 이격시킨 활성영역에 형성된 도전성 빔 라인과 상기 도전성 빔 라인의 양측에서 상호 대향하는 전극들로 구성되어 기계적으로 스위치되는 전자기계 소자를 포함하는 금속층; 및
상기 금속층의 하부 및 상부에 형성되어 상기 금속층을 매립시키는 제1 및 제2 패시베이션층들을 포함하는 전기기계 소자 패키지.
Board;
An electromechanical switch which is composed of a conductive beam line formed in an active region spaced apart from the substrate by removing a sacrificial layer formed on the substrate at the upper portion of the substrate and electrodes facing each other at both sides of the conductive beam line, A metal layer comprising a device; And
And first and second passivation layers formed on lower and upper portions of the metal layer to fill the metal layer.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024195961A1 (en) * 2023-03-17 2024-09-26 서울대학교산학협력단 Vacuum packaging method for semiconductor devices and semiconductor devices manufactured thereby

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084884A (en) * 1999-07-13 2001-03-30 Trw Inc Plane air bridge mems switch
KR100884260B1 (en) 2007-10-09 2009-02-17 한국과학기술원 Packaging method and package thereof micro electro mechanical systems devices
KR100995541B1 (en) * 2008-03-26 2010-11-22 한국과학기술원 Packaging method of micro electro mechanical systems devices and package thereof
JP2015223689A (en) * 2014-05-30 2015-12-14 株式会社東芝 Electronic component and manufacturing method of the same
US20160318755A1 (en) * 2015-04-29 2016-11-03 Invensense, Inc. Cmos-mems integrated device with selective bond pad protection
KR20170064188A (en) 2015-12-01 2017-06-09 한국과학기술원 Packaging method of electronic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084884A (en) * 1999-07-13 2001-03-30 Trw Inc Plane air bridge mems switch
KR100884260B1 (en) 2007-10-09 2009-02-17 한국과학기술원 Packaging method and package thereof micro electro mechanical systems devices
KR100995541B1 (en) * 2008-03-26 2010-11-22 한국과학기술원 Packaging method of micro electro mechanical systems devices and package thereof
JP2015223689A (en) * 2014-05-30 2015-12-14 株式会社東芝 Electronic component and manufacturing method of the same
US20160318755A1 (en) * 2015-04-29 2016-11-03 Invensense, Inc. Cmos-mems integrated device with selective bond pad protection
KR20170064188A (en) 2015-12-01 2017-06-09 한국과학기술원 Packaging method of electronic device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024195961A1 (en) * 2023-03-17 2024-09-26 서울대학교산학협력단 Vacuum packaging method for semiconductor devices and semiconductor devices manufactured thereby

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