KR20190046533A - Wafer level hermetic package manufacturing method - Google Patents

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김준철
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Abstract

The present invention provides a wafer level hermetic package manufacturing method which increases productivity of a hermetic package. According to an embodiment of the present invention, the wafer level hermetic package manufacturing method comprises: a substrate coupling step of coupling one surface of a base substrate, in which an object is formed on the one surface, and one surface of a cover substrate, in which a trench regulating a cap region covering the object is formed on the one surface, to face each other; and a cover substrate separating step of removing the other surface of the cover substrate to expose the trench and separating a cap from the cover substrate.

Description

웨이퍼 레벨 허메틱 패키지 제조방법{Wafer level hermetic package manufacturing method}[0001] Wafer level hermetic package manufacturing method [0002]

본 발명은 웨이퍼 레벨 허메틱 패키지 제조방법에 관한 것이다.The present invention relates to a wafer level hermetic package manufacturing method.

마이크로전기기계 시스템(Micro Electro Mechanical System, MEMS)은 다양한 기능 및 구조의 센서나 스위치 등 다양한 용도로 이용되고 있으며, 반도체 소자 역시 다양한 용도로 이용되고 있다. MEMS 또는 반도체 소자는 수분이나 미세 먼지 등의 입자에 의한 영향을 배제할 필요가 있으며, 이러한 목적을 위하여 패키징 기술이 발전하고 있다.BACKGROUND ART Microelectromechanical systems (MEMS) are used for various purposes such as sensors and switches having various functions and structures, and semiconductor devices are also used for various purposes. MEMS or semiconductor devices need to eliminate the influence of particles such as moisture and fine dust, and a packaging technique is developed for this purpose.

특히, 허메틱 실링(hermetic sealing)방식의 패키지는 반도체 소자 또는 MEMS 구조체가 형성된 베이스 기판의 상부에 커버(cover)를 결합하여, 커버와 베이스 기판으로 반도체 소자 또는 MEMS 구조체를 밀봉함으로써 외부 입자 등이 반도체 소자 또는 MEMS 구조체에 미치는 영향을 차단할 수 있다. Particularly, in the hermetic sealing type package, a cover is coupled to an upper part of a base substrate on which a semiconductor element or a MEMS structure is formed, and a semiconductor element or a MEMS structure is sealed with a cover and a base substrate, The influence on the semiconductor device or the MEMS structure can be blocked.

KR 10-2010-0026435 AKR 10-2010-0026435 A

본 발명의 일실시예에 따른 목적은, 베이스 기판에 캡이 밀봉 결합되는 허메틱 실링 구조를 웨이퍼 레벨에서 형성하되, 복수의 캡을 하나의 커버 기판을 이용하여 형성할 수 있는 웨이퍼 레벨 허메틱 패키지 제조방법을 제공하는 것이다.An object of an embodiment of the present invention is to provide a wafer level hermetic package capable of forming a hermetic sealing structure in which a cap is sealed to a base substrate at a wafer level, And a method for manufacturing the same.

또한, 웨이퍼 레벨에서 모든 공정을 수행하기 때문에, 허메틱 실링 구조를 형성한 다음, 캡 상에 기능층을 형성하거나 입출력 단자 연결용 커넥터를 형성하는 등의 추가 공정을 수행할 수 있는 웨이퍼 레벨 허메틱 패키지 제조방법을 제공하는 것이다.In addition, since all the processes are performed at the wafer level, wafer level hermetic devices capable of performing additional processes such as forming a hermetic sealing structure and then forming functional layers on the cap or forming connectors for connecting input and output terminals And to provide a package manufacturing method.

본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법은, 일면에 오브젝트가 형성된 베이스 기판에, 상기 오브젝트를 덮는 캡영역을 규정하는 트렌치가 일면에 형성된 커버 기판을 상기 베이스 기판의 일면과 상기 커버 기판의 일면이 마주보도록 결합하는 기판결합단계, 및 상기 커버 기판의 타면을 상기 트렌치가 노출되도록 제거하여 상기 커버 기판으로부터 캡을 분리하는 커버 기판 분리단계를 포함할 수 있다. A method of manufacturing a wafer level hermetic package according to an embodiment of the present invention includes the steps of forming a cover substrate having a base substrate on one side thereof with a trench defining a cap region covering the object, And a cover substrate separating step of separating the cap from the cover substrate by removing the other surface of the cover substrate so that the trench is exposed.

또한, 상기 분리단계 이후에, 베이스 기판을 절단선에 따라 분리하는 단계를 더 포함할 수 있다. Further, after the separating step, the step of separating the base substrate along the cutting line may further include separating the base substrate.

또한, 상기 분리단계 이후에, 상기 캡을 덮는 기능층을 형성하는 단계를 더 포함할 수 있다. Further, after the separating step, forming the functional layer covering the cap may be further included.

또한, 상기 기판결합단계는 상기 베이스 기판의 일면에 상기 오브젝트를 형성하고, 상기 오브젝트를 둘러싸는 제1 접합 패턴을 형성하며, 상기 오브젝트에 연결되어 전기신호를 전달하는 전극패턴 및 전극패턴과 연결된 패드를 형성하는 베이스 기판 준비단계, 상기 커버 기판의 일면에 상기 제1 접합 패턴에 대응하는 제2 접합 패턴을 형성하고, 상기 오브젝트를 덮는 공간부를 형성하며, 상기 공간부를 둘러싸서 캡 영역을 규정하는 트렌치를 형성하는 커버 기판 준비단계, 및 상기 베이스 기판의 상기 제1 접합 패턴과 상기 커버 기판의 제2 접합 패턴을 마주보도록 결합하는 결합단계를 포함할 수 있다. The substrate bonding step may include forming an object on one surface of the base substrate, forming a first bonding pattern surrounding the object, connecting an electrode pattern connected to the object and transmitting an electric signal, A second bonding pattern corresponding to the first bonding pattern is formed on one surface of the cover substrate, a space portion covering the object is formed, and a trench that surrounds the space portion and defines a cap region And a coupling step of coupling the first bonding pattern of the base substrate and the second bonding pattern of the cover substrate so as to face each other.

또한, 상기 커버 기판 분리단계 이후에, 상기 패드 상에 상기 캡의 높이보다 높은 커넥터를 형성하는 단계를 더 포함할 수 있다. Further, after the step of separating the cover substrate, a step of forming a connector higher than the height of the cap on the pad may be further included.

또한, 상기 트렌치는 상기 커버 기판의 일면에 상기 공간부의 깊이보다 깊게 형성될 수 있다.The trench may be formed on one surface of the cover substrate so as to be deeper than the depth of the space.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 일실시예에 따르면, 커버 기판에 복수의 공간부 및 트렌치를 형성하고, 베이스 기판에 커버 기판을 결합한 다음, 커버 기판의 타면을 제거하여 복수의 캡을 동시에 형성할 수 있어, 허메틱 패키지의 생산성이 향상된다.According to an embodiment of the present invention, a plurality of spacers and trenches are formed on a cover substrate, a cover substrate is coupled to a base substrate, and a plurality of caps can be simultaneously formed by removing the other surface of the cover substrate, The productivity of the package is improved.

또한, 복수의 허메틱 패키지를 일괄 생산하므로, 캡과 베이스 기판 사이의 정렬이 향상되고, 공정시간이 단축되며 불량률이 낮으며, 캡의 높이를 낮게 형성할 수 있어서 허메틱 실링 이후에 기능층 형성 또는 커넥터 형성 등의 추가 공정을 수행할 수 있는 이점이 있다.In addition, since a plurality of hermetic packages are produced in a batch, the alignment between the cap and the base substrate is improved, the process time is shortened, the defect rate is low, and the height of the cap can be made low, Or an additional process such as connector formation can be performed.

도 1은 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지의 단면도이다.
도 2는 베이스 기판을 준비하는 단계를 나타낸 단면도이다.
도 3은 커버 기판에 접합 패턴을 형성하는 단계를 나타낸 단면도이다.
도 4는 커버 기판에 공간부와 트렌치를 형성하는 단계를 나타낸 단면도이다.
도 5는 베이스 기판에 커버 기판을 결합하는 단계를 나타낸 단면도이다.
도 6은 커버 기판을 캡으로 분리하는 단계를 나타낸 단면도이다.
도 7은 캡 상에 기능층을 형성하는 단계를 나타낸 단면도이다.
도 8은 커넥터를 형성하는 단계를 나타낸 단면도이다.1 is a cross-sectional view of a wafer level hermetic package according to an embodiment of the present invention.
2 is a cross-sectional view showing a step of preparing a base substrate.
3 is a cross-sectional view showing a step of forming a bonding pattern on a cover substrate.
4 is a cross-sectional view showing a step of forming a space portion and a trench in a cover substrate.
5 is a cross-sectional view showing a step of coupling a cover substrate to a base substrate.
6 is a sectional view showing a step of separating the cover substrate into a cap.
7 is a cross-sectional view showing a step of forming a functional layer on a cap.
8 is a cross-sectional view showing a step of forming a connector.

본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다. BRIEF DESCRIPTION OF THE DRAWINGS The objects, particular advantages and novel features of one embodiment of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings and the preferred embodiments thereof. It should be noted that, in the present specification, the reference numerals are added to the constituent elements of the drawings, and the same constituent elements are assigned the same number as much as possible even if they are displayed on different drawings. Also, the terms " one side, " " first, " " first, " " second, " and the like are used to distinguish one element from another, no. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description of the present invention, a detailed description of known arts which may unnecessarily obscure the gist of an embodiment of the present invention will be omitted.

이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지의 단면도이며, 도 2 내지 도 8은 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법을 나타내는 공정단면도이다.FIG. 1 is a cross-sectional view of a wafer level hermetic package according to an embodiment of the present invention, and FIGS. 2 to 8 are process cross-sectional views illustrating a wafer level hermetic package manufacturing method according to an embodiment of the present invention.

본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지는 베이스 기판(100), 베이스 기판(100)의 일면에 형성되는 오브젝트(110), 오브젝트(110)를 덮어 허메틱 실링되는 캡(210), 캡(210)과 베이스 기판(100)을 연결하는 접합 패턴, 캡(210)을 덮는 기능층(240), 오브젝트(110)와 연결되어 전기신호를 전달하고, 오브젝트(110)로부터 캡(210) 외부까지 이어지는 전극패턴(120), 전극패턴(120)을 보호 및 절연하는 절연층(130), 전극패턴(120)에 연결되는 패드(140), 패드(140)에 연결되는 커넥터(160)를 포함한다. A wafer level hermetic package according to an embodiment of the present invention includes a base substrate 100, an object 110 formed on one surface of the base substrate 100, a cap 210 hermetically sealed to cover the object 110, A functional layer 240 covering the cap 210 and a cap 210 connected to the object 110 to transmit an electrical signal to the cap 210 and the base substrate 100, An insulating layer 130 for protecting and insulating the electrode pattern 120, a pad 140 connected to the electrode pattern 120, and a connector 160 connected to the pad 140. [ .

베이스 기판(100)은 실리콘 웨이퍼(Silicon wafer), 유리(Glass) 또는 세라믹(Ceramic) 등 다양한 재질로 형성될 수 있다. 베이스 기판(100)은 오브젝트(110), 전극패턴(120), 캡(210), 절연층(130), 커넥터(160) 등을 지지한다. 오브젝트(110)는 반도체 소자, 마이크로전기기계시스템(MEMS) 등 허메틱 실링에 의해 보호되는 대상물을 말한다. 오브젝트(110)는 베이스 기판(100)의 일면에 형성된다. 오브젝트(110)는 베이스 기판(100)의 일면 상에 형성되거나, 베이스 기판(100)의 일면에 임베디드 되거나 베이스 기판(100)을 이용하여 형성될 수도 있다.The base substrate 100 may be formed of various materials such as a silicon wafer, glass, or ceramic. The base substrate 100 supports the object 110, the electrode pattern 120, the cap 210, the insulating layer 130, the connector 160, and the like. Object 110 refers to an object that is protected by hermetic sealing, such as a semiconductor device, a microelectromechanical system (MEMS), or the like. The object 110 is formed on one side of the base substrate 100. The object 110 may be formed on one side of the base substrate 100, embedded on one side of the base substrate 100, or formed using the base substrate 100.

전극패턴(120)은 베이스 기판(100)의 일면에 형성될 수 있다. 전극패턴(120)은 오브젝트(110)와 연결되어 외부 회로와 오브젝트(110) 사이에 전기신호를 전달할 수 있다. 전극패턴(120)은 일단이 오브젝트(110)에 연결되고, 타단이 오브젝트(110)로부터 캡(210)이 결합되는 위치 바깥까지 이어질 수 있다. The electrode pattern 120 may be formed on one side of the base substrate 100. The electrode pattern 120 may be connected to the object 110 to transmit an electrical signal between the external circuit and the object 110. One end of the electrode pattern 120 may be connected to the object 110 and the other end may extend beyond the position where the cap 210 is coupled from the object 110.

절연층(130)은 전극패턴(120)을 보호 및 절연하며, 전극패턴(120)을 덮도록 베이스 기판(100)의 일면 상에 형성될 수 있다. 전극패턴(120)의 일단은 오브젝트(110)에 연결되고, 전극패턴(120)의 타단에는 전도성 재질의 패드(140)가 형성될 수 있다. 패드(140)는 외부 회로와 전기적 연결을 위하여 물리적인 접점을 제공할 수 있다. The insulating layer 130 protects and insulates the electrode patterns 120 and may be formed on one surface of the base substrate 100 to cover the electrode patterns 120. One end of the electrode pattern 120 may be connected to the object 110 and a conductive pad 140 may be formed at the other end of the electrode pattern 120. The pad 140 may provide a physical contact for electrical connection with an external circuit.

캡(210)은 실리콘 웨이퍼의 일부로 형성될 수 있으며, 베이스 기판(100) 상에 형성된 오브젝트(110)를 덮도록 일면에 공간부(211)가 형성될 수 있다. 캡(210)의 높이는 웨이퍼 레벨 반도체 공정에서 허용가능한 높이로 형성된다. 예를 들어 캡(210)의 높이는 100㎛ 이하일 수 있으며, 50㎛ 이하일 수도 있다. 캡(210)의 높이가 낮으므로 캡(210)이 허메틱 실링된 이후에 웨이퍼 레벨 패키지 공정을 이용하여 추가 공정을 수행할 수 있다.The cap 210 may be formed as a part of a silicon wafer and a space 211 may be formed on one surface thereof to cover the object 110 formed on the base substrate 100. The height of the cap 210 is formed at a height that is allowable in a wafer level semiconductor process. For example, the height of the cap 210 may be 100 탆 or less, or 50 탆 or less. Since the height of the cap 210 is low, additional processing may be performed using the wafer level package process after the cap 210 is hermetically sealed.

접합 패턴은 베이스 기판(100)과 캡(210)의 사이에 형성되어, 베이스 기판(100)과 캡(210)을 허메틱 실링이 형성되도록 결합시킨다. 제1 접합 패턴(150)은 공간부(211)가 형성된 캡(210)의 일면 상에 형성되며, 공간부(211)를 둘러싸도록 형성될 수 있다. 제2 접합 패턴(230)은 베이스 기판(100)의 오브젝트(110)가 형성된 일면 상에 형성되며, 오브젝트(110)를 둘러싸도록 제1 접합 패턴(150)에 대응하게 형성될 수 있다. 제2 접합 패턴(230)은 베이스 기판(100) 상에 형성된 절연층(130) 상에 형성될 수도 있다. 제1 접합 패턴(150)과 제2 접합 패턴(230)은 대응하는 위치에 형성된다. 제1 접합 패턴(150)과 제2 접합 패턴(230)은 Si, Au, Ge, Sn 등의 공융 접합이 가능한 재질로 형성되거나, 구리(Cu) 등의 금속 재질, 에폭시 등의 화합물이나 글라스(Glass) 재질 등으로 형성될 수 있다. A bonding pattern is formed between the base substrate 100 and the cap 210 to bond the base substrate 100 and the cap 210 to form a hermetic sealing. The first bonding pattern 150 may be formed on one surface of the cap 210 on which the space 211 is formed and may be formed to surround the space 211. The second bonding pattern 230 may be formed on one surface of the base substrate 100 on which the object 110 is formed and may be formed to correspond to the first bonding pattern 150 so as to surround the object 110. The second bonding pattern 230 may be formed on the insulating layer 130 formed on the base substrate 100. The first bonding pattern 150 and the second bonding pattern 230 are formed at corresponding positions. The first bonding pattern 150 and the second bonding pattern 230 may be formed of a material capable of eutectic bonding such as Si, Au, Ge, or Sn or may be formed of a metal such as copper or a compound such as epoxy or a glass Glass material or the like.

기능층(240)은 캡(210)을 덮도록 형성된다. 기능층(240)은 캡(210)과 베이스 기판(100)의 허메틱 실링을 더 견고히 하기 위하여, 캡(210)의 타면과 측면을 덮고 캡(210)과 베이스 기판(100)이 결합된 접합 패턴과 베이스 기판(100)의 일부까지 덮는 레이어 형상으로 형성될 수 있다. 기능층(240)은 절연물질로 형성되어 허메틱 패키지의 절연 기능을 향상시킬 수 있다. 또는 기능층(240)은 전도성 물질로 형성되어 캡(210) 내부의 오브젝트(110)에 영향을 미치는 전자기 영향을 차폐할 수도 있다. 본 실시예에 제한되지 않고, 기능층(240)은 웨이퍼 레벨 패키지 공정을 통해 이용할 수 있는 다양한 재질 및 형상으로 형성될 수 있다.The functional layer 240 is formed to cover the cap 210. The functional layer 240 covers the other surface and the side surface of the cap 210 and is bonded to the base substrate 100 by bonding the cap 210 and the base substrate 100, Pattern and a part of the base substrate 100 to form a layer shape. The functional layer 240 may be formed of an insulating material to improve the insulating function of the hermetic package. Or the functional layer 240 may be formed of a conductive material to shield electromagnetic effects that affect the object 110 within the cap 210. Without being limited to this embodiment, the functional layer 240 may be formed in a variety of materials and shapes that are available through a wafer level package process.

커넥터(160)는 전극패턴(120)과 연결된 패드(140) 상에 형성되며, 캡(210)의 높이보다 높은 기둥 형상으로 베이스 기판(100)의 일면에 수직하게 형성될 수 있다. 커넥터(160)는 구리(Cu), 알루미늄(Al) 등의 금속이나 합금으로 형성될 수 있다. 커넥터(160)의 끝단에는 솔더(161)(Solder)가 더 형성될 수 있다. 커넥터(160)는 플립칩(Flip chip) 방식으로 허메틱 패키지를 실장할 수 있도록 입출력 단자 기능을 한다. The connector 160 may be formed on the pad 140 connected to the electrode pattern 120 and may be vertically formed on one surface of the base substrate 100 in a column shape higher than the height of the cap 210. The connector 160 may be formed of a metal or alloy such as copper (Cu) and aluminum (Al). A solder 161 may be further formed at an end of the connector 160. The connector 160 functions as an input / output terminal for mounting a hermetic package by a flip chip method.

다음으로, 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법을 도면을 참조하여 설명한다. Next, a method of manufacturing a wafer level hermetic package according to an embodiment of the present invention will be described with reference to the drawings.

도 2 내지 도 8은 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법을 나타내는 공정단면도이다.FIGS. 2 to 8 are process cross-sectional views illustrating a wafer level hermetic package manufacturing method according to an embodiment of the present invention.

본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법은, 일면에 오브젝트(110)가 형성된 베이스 기판(100)에, 상기 오브젝트(110)를 덮는 캡영역(210AR)을 규정하는 트렌치(220)가 일면에 형성된 커버 기판(200)을 상기 베이스 기판(100)의 일면과 상기 커버 기판(200)의 일면이 마주보도록 결합하는 기판결합단계, 및 상기 커버 기판(200)의 타면을 상기 트렌치(220)가 노출되도록 제거하여 상기 커버 기판(200)으로부터 캡(210)을 분리하는 커버 기판(200) 분리단계를 포함할 수 있다.The method for fabricating a wafer level hermetic package according to an embodiment of the present invention includes the steps of forming a trench 220 defining a cap region 210AR covering the object 110 on a base substrate 100 having an object 110 formed on one surface thereof, A cover substrate 200 formed on one side of the cover substrate 200 so that one side of the cover substrate 200 faces the other side of the base substrate 100; And removing the cover substrate 200 from the cover substrate 200 by removing the cap 210 from the cover substrate 200. [

기판결합단계는 상기 베이스 기판(100)의 일면에 상기 오브젝트(110)를 형성하고, 상기 오브젝트(110)를 둘러싸는 제1 접합 패턴(150)을 형성하며, 상기 오브젝트(110)에 연결되어 전기신호를 전달하는 전극패턴(120) 및 전극패턴(120)과 연결된 패드(140)를 형성하는 베이스 기판(100) 준비단계, 상기 커버 기판(200)의 일면에 상기 제1 접합 패턴(150)에 대응하는 제2 접합 패턴(230)을 형성하고, 상기 오브젝트(110)를 덮는 공간부(211)를 형성하며, 상기 공간부(211)를 둘러싸서 캡(210) 영역을 규정하는 트렌치(220)를 형성하는 커버 기판(200) 준비단계, 및 상기 베이스 기판(100)의 상기 제1 접합 패턴(150)과 상기 커버 기판(200)의 제2 접합 패턴(230)을 마주보도록 결합하는 결합단계를 포함할 수 있다.The substrate bonding step may include forming the object 110 on one side of the base substrate 100 and forming a first bonding pattern 150 surrounding the object 110, A step of preparing a base substrate 100 for forming a pad 140 connected to the electrode pattern 120 and the electrode pattern 120 for transferring a signal to the first bonding pattern 150 on the one surface of the cover substrate 200, Forming a corresponding second bonding pattern 230 and forming a space 211 covering the object 110 and a trench 220 surrounding the space 211 to define a cap 210 region, And a coupling step of coupling the first bonding pattern 150 of the base substrate 100 and the second bonding pattern 230 of the cover substrate 200 so as to face each other, .

도 2는 베이스 기판(100)을 준비하는 단계를 나타낸 단면도이다. 도 2에 도시된 바와 같이, 베이스 기판(100) 준비단계에서 먼저 베이스 기판(100)의 일면에 오브젝트(110)를 형성한다. 반도체 소자 또는 MEMS 등의 오브젝트(110)는 베이스 기판(100) 상에 형성되거나, 베이스 기판(100)에 임베디드 되거나, 베이스 기판(100)을 이용하여 형성될 수 있다. 이미 완성된 오브젝트(110)를 베이스 기판(100)에 결합할 수도 있다.FIG. 2 is a cross-sectional view showing the step of preparing the base substrate 100. FIG. As shown in FIG. 2, an object 110 is first formed on one side of the base substrate 100 in the step of preparing a base substrate 100. An object 110 such as a semiconductor device or a MEMS may be formed on the base substrate 100, embedded in the base substrate 100, or formed using the base substrate 100. The already completed object 110 may be coupled to the base substrate 100. [

베이스 기판(100)의 일면에 오브젝트(110)가 형성되면, 오브젝트(110)와 외부 기판을 전기적으로 연결하기 위한 전극패턴(120)을 형성한다. 베이스 기판(100)에 오브젝트(110)를 형성하는 과정에서 전극패턴(120)이 함께 형성될 수 있다. 전극패턴(120)이 형성되면, 전극패턴(120)을 덮도록 베이스 기판(100)의 일면에 절연층(130)이 형성될 수 있다. 베이스 기판(100)에 오브젝트(110)를 형성하는 과정에서 전극패턴(120)과 절연층(130)이 함께 형성될 수 있다. 절연층(130)이 형성되면, 전극패턴(120)의 타단에 전도성 패드(140)를 형성하기 위한 공간을 위해 절연층(130)의 일부를 제거한다. 절연층(130) 일부가 제거되어 전극패턴(120)의 타단이 노출되면, 전극패턴(120)의 타단 상에 전도성 패드(140)를 형성한다. 전극패턴(120), 절연층(130) 및 전도성 패드(140)는 전기도금, 식각, 포토리소그래피, 화학기상증착 등의 공정을 사용하여 형성할 수 있다. 이러한 알려진 공정을 이용하여 베이스 기판(100) 상에 오브젝트(110), 전극패턴(120), 절연층(130), 도전성 패드(140)를 형성할 수 있다. When the object 110 is formed on one side of the base substrate 100, an electrode pattern 120 for electrically connecting the object 110 and the external substrate is formed. The electrode pattern 120 may be formed in the process of forming the object 110 on the base substrate 100. When the electrode pattern 120 is formed, the insulating layer 130 may be formed on one surface of the base substrate 100 to cover the electrode pattern 120. The electrode pattern 120 and the insulating layer 130 may be formed together in the process of forming the object 110 on the base substrate 100. When the insulating layer 130 is formed, a part of the insulating layer 130 is removed for a space for forming the conductive pad 140 at the other end of the electrode pattern 120. The conductive pad 140 is formed on the other end of the electrode pattern 120 when a part of the insulating layer 130 is removed and the other end of the electrode pattern 120 is exposed. The electrode pattern 120, the insulating layer 130, and the conductive pad 140 can be formed using processes such as electroplating, etching, photolithography, and chemical vapor deposition. The object 110, the electrode pattern 120, the insulating layer 130, and the conductive pad 140 can be formed on the base substrate 100 using the known processes.

베이스 기판(100)의 일면에 오브젝트(110), 전극패턴(120), 절연층(130), 도전성 패드(140)가 형성되면, 베이스 기판(100)의 절연층(130) 상에 제1 접합 패턴(150)을 형성한다. 제1 접합 패턴(150)은 허메틱 실링이 예정된 위치에 형성된다. 제1 접합 패턴(150)은 허메틱 실링을 위해 오브젝트(110)로부터 일정 간격 이격되고, 오브젝트(110)를 둘러싸도록 형성될 수 있다. 제1 접합 패턴(150)은 절연층(130) 상에 형성되어, 커버 기판(200)에 형성되는 제2 접합 패턴(230)이 베이스 기판(100)에 결합할 수 있는 영역을 제공한다. 제1 접합 패턴(150)이 금속일 경우, 도전성 패드(140)를 형성하면서 동시에 형성될 수도 있다.When the object 110, the electrode pattern 120, the insulating layer 130 and the conductive pad 140 are formed on one surface of the base substrate 100, Pattern 150 is formed. The first bonding pattern 150 is formed at the position where the hermetic sealing is scheduled. The first bonding pattern 150 may be spaced apart from the object 110 for hermetic sealing and may be formed to surround the object 110. The first bonding pattern 150 is formed on the insulating layer 130 to provide a region where the second bonding pattern 230 formed on the cover substrate 200 can be bonded to the base substrate 100. When the first bonding pattern 150 is a metal, the conductive pad 140 may be formed while being simultaneously formed.

다음으로, 커버 기판(200)을 준비하는 단계에서, 커버 기판(200)의 일면에 제1 접합 패턴(150), 공간부(211) 및 트렌치(220)를 형성한다.Next, in the step of preparing the cover substrate 200, a first bonding pattern 150, a space portion 211 and a trench 220 are formed on one surface of the cover substrate 200.

도 3은 커버 기판(200)에 접합 패턴을 형성하는 단계를 나타낸 단면도이다.3 is a cross-sectional view showing a step of forming a bonding pattern on the cover substrate 200. Fig.

제2 접합 패턴(230)은 커버 기판(200)의 일면에 형성되며, 허메틱 실링을 위하여 예정된 위치에 형성된다. 제2 접합 패턴(230)은 베이스 기판(100)에 형성되는 제1 접합 패턴(150)에 대응하는 위치에 형성될 수 있다. 제2 접합 패턴(230)은 베이스 기판(100)의 오브젝트(110)에 대응하는 커버 기판(200) 부분을 둘러싸도록 형성될 수 있다. The second bonding pattern 230 is formed on one surface of the cover substrate 200 and is formed at a predetermined position for hermetic sealing. The second bonding pattern 230 may be formed at a position corresponding to the first bonding pattern 150 formed on the base substrate 100. The second bonding pattern 230 may be formed to surround a portion of the cover substrate 200 corresponding to the object 110 of the base substrate 100.

도 4는 커버 기판(200)에 공간부(211)와 트렌치(220)를 형성하는 단계를 나타낸 단면도이다.4 is a cross-sectional view illustrating a step of forming a space portion 211 and a trench 220 on a cover substrate 200. FIG.

도 4에 도시된 바와 같이, 공간부(211)는 베이스 기판(100)에 형성된 오브젝트(110)에 대응하는 위치의 커버 기판(200) 일면에 형성된다. 공간부(211)는 커버 기판(200) 일면의 일부를 식각 등의 방법으로 제거한 홈 형상일 수 있다. 공간부(211)는 커버 기판(200)의 일면이 베이스 기판(100)의 일면과 결합할 때, 오브젝트(110)를 수용하는 공간을 제공한다. 공간부(211)는 커버 기판(200)의 일면에 어레이 형상으로 복수개 형성될 수 있다. 4, the space 211 is formed on one surface of the cover substrate 200 at a position corresponding to the object 110 formed on the base substrate 100. As shown in FIG. The space portion 211 may have a groove shape in which a part of one surface of the cover substrate 200 is removed by etching or the like. The space portion 211 provides a space for accommodating the object 110 when one surface of the cover substrate 200 is engaged with one surface of the base substrate 100. The plurality of space portions 211 may be formed in an array on one surface of the cover substrate 200.

트렌치(220)는 커버 기판(200)에서 이후에 캡(210)으로 형성될 부분인 캡영역(210AR)을 규정한다. 트렌치(220)는 커버 기판(200) 일면의 일부를 식각 등의 방법으로 제거한 홈 형상일 수 있다. 트렌치(220)의 측면 경계는 이후 공정을 거치면서 캡(210)의 외측면이 될 수 있다. 트렌치(220)는 커버 기판(200)에서 캡영역(210AR)을 분리하는 경계에 형성될 수 있다. 공간부(211)와 트렌치(220)는 공간부(211)를 식각하여 먼저 형성하고, 트렌치(220)를 나중에 식각하여 각각 형성할 수 있다. 또는, 커버 기판(200)의 공간부(211)와 트렌치(220)가 형성될 영역을 제1 깊이로 식각하여 공간부(211) 및 트렌치(220)의 일부를 형성하고, 트렌치(220)가 형성될 영역을 제2 깊이로 추가로 식각하여 트렌치(220)를 형성할 수 있다.The trench 220 defines a cap region 210AR that is a portion to be subsequently formed in the cap 210 in the cover substrate 200. [ The trench 220 may have a groove shape in which a part of one surface of the cover substrate 200 is removed by etching or the like. The lateral boundary of the trench 220 may be the outer surface of the cap 210 through subsequent processing. The trench 220 may be formed at a boundary separating the cap region 210AR from the cover substrate 200. [ The space portion 211 and the trench 220 may be formed by first etching the space portion 211 and etching the trench 220 later. A portion of the space portion 211 and the trench 220 is formed by etching the space portion 211 of the cover substrate 200 and the region where the trench 220 is to be formed to a first depth, The region to be formed may be further etched to a second depth to form the trench 220.

트렌치(220)의 깊이(H1)는 커버 기판(200)의 두께(T1)보다 작게 형성되며, 공간부(211)의 깊이(H2)는 트렌치(220)의 깊이(H1)보다 작게 형성된다. 트렌치(220)의 깊이(H1)가 너무 깊으면 커버 기판(200)을 베이스 기판(100)에 결합하는 웨이퍼 본딩 과정에서 커버 기판(200)에 균열이 발생할 우려가 있으므로, 트렌치(220)의 깊이(H1)는 커버 기판(200)이 충분한 강도를 가질 수 있을 정도로 선택될 필요가 있다. 또한, 트렌치(220)의 깊이(H1)는 캡(210)의 높이보다 같거나 크게 결정된다. 이후에 캡(210)을 분리하는 단계에서 커버 기판(200)의 타면을 적어도 트렌치(220)가 노출될 정도로 제거함으로써 캡(210)이 커버 기판(200)으로부터 분리되기 때문이다.The depth H1 of the trench 220 is formed to be smaller than the thickness T1 of the cover substrate 200 and the depth H2 of the space portion 211 is formed smaller than the depth H1 of the trench 220. [ If the depth H1 of the trench 220 is too deep, cracks may occur in the cover substrate 200 during the wafer bonding process of bonding the cover substrate 200 to the base substrate 100. Therefore, (H1) needs to be selected so that the cover substrate 200 can have sufficient strength. In addition, the depth H1 of the trench 220 is determined to be equal to or greater than the height of the cap 210. The cap 210 is separated from the cover substrate 200 by removing the other surface of the cover substrate 200 at least so as to expose at least the trench 220 in the step of separating the cap 210 thereafter.

도 5는 베이스 기판(100)에 커버 기판(200)을 결합하는 단계를 나타낸 단면도이다.5 is a cross-sectional view illustrating a step of coupling the cover substrate 200 to the base substrate 100. FIG.

도 5에 도시된 바와 같이, 결합단계에서 베이스 기판(100)의 제1 접합 패턴(150)과 커버 기판(200)의 제2 접합 패턴(230)을 마주보도록 결합한다. 커버 기판(200)의 일면을 아래로 향하도록 뒤집어 제2 접합 패턴(230)이 베이스 기판(100)의 제1 접합 패턴(150)과 마주보도록 정렬하고, 제1 접합 패턴(150) 및 제2 접합 패턴(230)이 용융되어 허메틱 실링되도록 열 및 압력을 가하여 베이스 기판(100)과 커버 기판(200)을 결합한다. 제1 접합 패턴(150)과 제2 접합 패턴(230)의 재질에 따라 결합 단계에서 가해지는 열 및 압력의 구체적인 수치는 변경될 수 있다.As shown in FIG. 5, the first bonding pattern 150 of the base substrate 100 and the second bonding pattern 230 of the cover substrate 200 are coupled so as to face each other in the bonding step. The second bonding pattern 230 is arranged to face the first bonding pattern 150 of the base substrate 100 so as to face the first bonding pattern 150 and the second bonding pattern 150, The base substrate 100 and the cover substrate 200 are bonded by applying heat and pressure so that the bonding pattern 230 is melted and sealed. Depending on the material of the first bonding pattern 150 and the second bonding pattern 230, specific values of heat and pressure applied in the bonding step can be changed.

도 6은 커버 기판(200)을 캡(210)으로 분리하는 단계를 나타낸 단면도이다. 6 is a sectional view showing the step of separating the cover substrate 200 into the cap 210. As shown in FIG.

도 6에 도시된 바와 같이, 커버 기판(200) 분리단계에서, 커버 기판(200)의 타면을 상기 트렌치(220)가 노출되도록 제거하여 상기 커버 기판(200)으로부터 캡(210)을 분리한다. 캡(210)은 트렌치(220)로 둘러싸인 커버 기판(200)의 캡영역(210AR)(도 4 참조)이 커버 기판(200)으로부터 분리되어 형성된다. 커버 기판(200)의 타면을 제거할 때, 화학기계적 연마(CMP) 등의 방법을 사용할 수 있다. 커버 기판(200)의 타면은 트렌치(220)가 노출될 때까지 제거되어, 트렌치(220)에 의하여 커버 기판(200)으로부터 캡(210)이 분리된다. 커버 기판(200)의 타면은 트렌치(220)가 노출된 다음에 미리 설정된 캡(210)의 높이까지 제거될 수 있다. 커버 기판(200)의 타면을 캡(210)의 높이까지 제거함으로써, 커버 기판(200)으로부터 복수의 캡(210)이 각각 분리된다.6, at the step of separating the cover substrate 200, the other surface of the cover substrate 200 is removed to expose the trench 220, and the cap 210 is separated from the cover substrate 200. The cap 210 is formed by separating the cap region 210AR (see Fig. 4) of the cover substrate 200 surrounded by the trench 220 from the cover substrate 200. Fig. When removing the other surface of the cover substrate 200, a method such as chemical mechanical polishing (CMP) may be used. The other surface of the cover substrate 200 is removed until the trench 220 is exposed and the cap 210 is removed from the cover substrate 200 by the trench 220. The other surface of the cover substrate 200 may be removed to the height of the predetermined cap 210 after the trench 220 is exposed. The plurality of caps 210 are separated from the cover substrate 200 by removing the other surface of the cover substrate 200 to the height of the cap 210. [

커버 기판(200)의 캡영역(210AR)(도 4 참조) 사이를 그라인딩 등을 이용하여 절단하는 경우에는 절단 과정에서 허메틱 실링이 파괴되거나, 캡(210)에 균열이 발생하는 등의 불량이 발생할 우려가 있다. 그러나, 커버 기판(200) 일면에 캡영역(210AR)을 둘러싸도록 트렌치(220)를 형성하고 커버 기판(200)의 타면을 제거하여 캡(210)을 분리하는 경우에는 커버 기판(200)과 접합 패턴에 가해지는 스트레스가 적어서 허메틱 실링이 파괴되거나 캡(210)에 균열이 발생하는 등의 불량이 발생하지 않는 이점이 있다. When the space between the cap regions 210AR (see FIG. 4) of the cover substrate 200 is cut by grinding or the like, defects such as breakage of the hermetic seal in the cutting process or cracking of the cap 210 occur There is a possibility of occurrence. However, when the trench 220 is formed so as to surround the cap region 210AR on one surface of the cover substrate 200 and the cap 210 is removed by removing the other surface of the cover substrate 200, There is an advantage in that the stress applied to the pattern is small so that the hermetic sealing is broken or the cap 210 is not cracked.

종래, 허메틱 실링 패키지를 제조함에 있어서 캡(210)을 먼저 제조하고, 베이스 기판(100)의 실링 위치에 캡(210)을 운반하여 결합하는 방식의 chip to wafer 공정이 사용되었다. 이는 캡(210)을 하나하나 운반함에 있어서 시간이 소요되고 정확한 위치에 운반하기 어려운 단점이 있으며, 캡(210)의 높이가 높게 형성되어 허메틱 실링 단계 이후에 웨이퍼 레벨에서 추가 공정을 수행하기 어려운 단점이 있다.Conventionally, in manufacturing a hermetic sealing package, a chip-to-wafer process in which a cap 210 is manufactured first and a cap 210 is transported to a sealing position of the base substrate 100 is used. This is disadvantageous in that it takes time to carry the cap 210 one by one and it is difficult to carry it to the correct position, and the height of the cap 210 is formed to be high so that it is difficult to carry out the additional process at the wafer level after the hermetic sealing step There are disadvantages.

이에 비하여, 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법은 커버 기판(200)에 복수의 공간부(211) 및 트렌치(220)를 형성하고, 베이스 기판(100)에 커버 기판(200)을 결합한 다음, 커버 기판(200)의 타면을 제거하여 복수의 캡(210)을 동시에 형성할 수 있다. 따라서 캡(210)과 베이스 기판(100) 사이의 정렬(alignment)이 향상되고, 복수의 허메틱 패키지를 일괄 생산하므로 공정시간이 단축되며 불량률이 낮은 이점이 있다. 또한, 캡(210)의 높이를 낮게 형성할 수 있음에 따라, 허메틱 실링 이후에 추가 공정을 수행할 수 있는 이점이 있다.In the method of manufacturing a wafer level hermetic package according to an embodiment of the present invention, a plurality of space portions 211 and trenches 220 are formed on a cover substrate 200 and a cover substrate 200, and then the other surface of the cover substrate 200 is removed to form a plurality of caps 210 at the same time. Accordingly, the alignment between the cap 210 and the base substrate 100 is improved, and a plurality of hermetic packages are collectively produced, which shortens the process time and reduces the defect rate. Further, since the height of the cap 210 can be reduced, there is an advantage that an additional process can be performed after the hermetic sealing.

상술한 커버 기판(200)으로부터 캡(210)을 분리하는 분리단계 이후에, 추가 공정을 수행하지 않고, 베이스 기판(100)을 절단선(S)에 따라 분리하는 단계가 수행될 수 있다. 분리단계가 수행되면, 베이스 기판(100) 상에 복수의 허메틱 실링 패키지가 형성되며, 베이스 기판(100)을 미리 결정된 절단선(S)을 따라 분리함으로써 복수의 웨이퍼 레벨 허메틱 패키지를 제조할 수 있다. After the separating step of separating the cap 210 from the cover substrate 200 described above, a step of separating the base substrate 100 along the cutting line S may be performed without further processing. When the separation step is performed, a plurality of hermetic sealing packages are formed on the base substrate 100, and a plurality of wafer level hermetic packages are manufactured by separating the base substrate 100 along a predetermined cutting line S .

도 7은 본 발명의 일실시예에 따른 웨이퍼 레벨 허메틱 패키지 제조방법에서 캡(210) 상에 기능층(240)을 형성하는 단계를 나타낸 단면도이다.7 is a cross-sectional view illustrating a step of forming a functional layer 240 on a cap 210 in a wafer level hermetic package manufacturing method according to an embodiment of the present invention.

도 7에 도시된 바와 같이, 기능층(240)을 형성하는 단계는 커버 기판(200) 분리단계와 베이스 기판(100)을 분리하는 단계 사이에 수행될 수 있는 추가공정이다. 상술한 바와 같이, 커버 기판(200)에 트렌치(220)를 형성하고 커버 기판(200)의 타면을 제거하는 방식으로 캡(210)을 형성할 수 있으므로, 캡(210)의 높이를 100㎛ 이하 또는 50㎛ 이하의 낮은 높이로 형성할 수 있고, 계속해서 웨이퍼 레벨 공정을 이용한 추가공정을 수행할 수 있는 것이다.7, the step of forming the functional layer 240 is an additional process that can be performed between the step of separating the cover substrate 200 and the step of separating the base substrate 100. As described above, since the cap 210 can be formed by forming the trench 220 on the cover substrate 200 and removing the other surface of the cover substrate 200, Or a low height of 50 mu m or less, and further, an additional process using a wafer level process can be performed.

기능층(240)은 금속 또는 절연물질 등 다양한 재료로 형성될 수 있다. 기능층(240)의 재질에 따라서 포토리소그래피, 선택적 도금 또는 화학기상증착(CVD) 등의 알려진 웨이퍼 레벨 공정을 사용할 수 있다. 기능층(240)은 캡(210)을 덮고 접합 패턴에 이어 베이스 기판(100)의 일부 영역까지 덮도록 형성되어 허메틱 실링의 밀폐도를 향상시키거나, 금속 재질로 형성되어 전자기 영향을 차폐하거나, 절연물질로 형성되어 전기적 절연성을 향상시킬 수 있다. 기능층(240)은 목적에 따라서 2개 이상의 층으로 형성될 수도 있으며, 메쉬 패턴 등의 특정한 형상을 가질 수도 있다.The functional layer 240 may be formed of various materials such as a metal or an insulating material. Depending on the material of the functional layer 240, a known wafer level process such as photolithography, selective plating or chemical vapor deposition (CVD) may be used. The functional layer 240 may be formed to cover the cap 210 and cover the partial area of the base substrate 100 following the bonding pattern to improve the degree of sealing of the hermetic sealing or may be formed of a metal material to shield the electromagnetic effect And is formed of an insulating material, so that the electrical insulation can be improved. The functional layer 240 may be formed of two or more layers depending on the purpose, and may have a specific shape such as a mesh pattern.

도 8은 커넥터(160)를 형성하는 단계를 나타낸 단면도이다.8 is a cross-sectional view showing the step of forming the connector 160. Fig.

도 8에 도시된 바와 같이, 커넥터(160)를 형성하는 단계는 커버 기판(200) 분리단계와 베이스 기판(100)을 분리하는 단계 사이에 수행될 수 있는 추가공정이다. 커넥터(160)를 형성하는 단계는 기능층(240)을 형성한 다음에 수행될 수도 있다. 커넥터(160)는 베이스 기판(100)면에 수직한 방향으로 형성될 수 있으며, 커넥터(160)의 높이는 플립칩(flip-chip) 방식의 실장이 가능하도록 캡(210)의 높이보다 높고, 캡(210)의 상면보다 높게, 또는 기능층(240)의 상면보다 높게 형성될 수 있다. 커넥터(160)는 베이스 기판(100) 상에 마스크를 형성하고 마스크의 전도성 패드(140) 상부에 오프닝(opening)을 형성한 다음 구리(Cu) 등의 금속을 충진하여 기둥 형상의 커넥터(160)를 형성하고 마스크를 제거하는 방법으로 형성될 수 있다.8, the step of forming the connector 160 is an additional step that can be carried out between the step of separating the cover substrate 200 and the step of separating the base substrate 100. As shown in Fig. The step of forming the connector 160 may be performed after the functional layer 240 is formed. The connector 160 may be formed in a direction perpendicular to the surface of the base substrate 100. The height of the connector 160 may be higher than the height of the cap 210 to allow a flip- May be formed higher than the upper surface of the functional layer 210 or higher than the upper surface of the functional layer 240. The connector 160 is formed by forming a mask on the base substrate 100 and forming an opening on the conductive pad 140 of the mask and filling the metal such as copper with the columnar connector 160, And removing the mask.

종래, 베이스 기판(100)이나 캡(210)에 형성되는 전도성 비아(Via)를 입출력단자로 이용하는 방식은 전도성 비아(Via)를 먼저 생성하고 허메틱 실링 공정을 수행하게 되는데, 허메틱 실링 공정의 고온이 전도성 비아(Via) 내부의 금속을 팽창시킴에 따라, 베이스 기판(100)이나 캡(210)에 균열이 생기는 등의 문제가 있으며, 전도성 비아(Via) 제조공정 자체에 소요되는 시간 및 비용이 높다. 이에 비하여, 기둥 형상의 커넥터(160)를 형성하는 공정은 허메틱 실링 공정 후에 수행될 수 있고, 전도성 비아(Via) 제조에 비하여 비용이 낮은 이점이 있다. Conventionally, in the method of using the conductive vias formed in the base substrate 100 or the cap 210 as input / output terminals, the conductive vias are first formed and the hermetic sealing process is performed. In the hermetic sealing process There is a problem that cracks are generated in the base substrate 100 or the cap 210 due to high temperature expansion of the metal in the conductive via vias and the time and cost required for the conductive via manufacturing process itself Is high. On the other hand, the process of forming the columnar connector 160 can be performed after the hermetic sealing process, and has a lower cost than the manufacturing of the conductive vias.

기능층(240)을 형성하는 단계 또는 커넥터(160)를 형성하는 단계를 수행한 다음, 미리 결정된 절단선을 따라 베이스 기판(100)을 절단함으로써 복수의 웨이퍼 레벨 허메틱 패키지를 제조할 수 있다. A plurality of wafer level hermetic packages can be manufactured by performing the step of forming the functional layer 240 or the step of forming the connector 160 and then cutting the base substrate 100 along a predetermined cutting line.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the same is by way of illustration and example only and is not to be construed as limiting the present invention. It is obvious that the modification and the modification are possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100: 베이스 기판
110: 오브젝트
120: 전극패턴
130: 절연층
140: 패드
150: 제1 접합 패턴
160: 커넥터
161: 솔더
200: 커버 기판
210: 캡
210AR: 캡영역
211: 공간부
220: 트렌치
230: 제2 접합 패턴
240: 기능층100: Base substrate
110: Object
120: electrode pattern
130: insulating layer
140: Pad
150: first bonding pattern
160: Connector
161: Solder
200: Cover substrate
210: cap
210AR: cap area
211:
220: trench
230: second bonding pattern
240: functional layer

Claims (6)

일면에 오브젝트가 형성된 베이스 기판에, 상기 오브젝트를 덮는 캡영역을 규정하는 트렌치가 일면에 형성된 커버 기판을 상기 베이스 기판의 일면과 상기 커버 기판의 일면이 마주보도록 결합하는 기판결합단계; 및
상기 커버 기판의 타면을 상기 트렌치가 노출되도록 제거하여 상기 커버 기판으로부터 캡을 분리하는 커버 기판 분리단계를 포함하는 웨이퍼 레벨 허메틱 패키지 제조방법.A substrate bonding step of bonding a cover substrate having a trench for defining a cap area covering the object on one surface of the base substrate having an object formed on one surface thereof so that one surface of the base substrate faces one surface of the cover substrate; And
And a cover substrate detaching step for removing the cap from the cover substrate by removing the other surface of the cover substrate to expose the trench. 청구항 1에 있어서,
상기 분리단계 이후에, 베이스 기판을 절단선에 따라 분리하는 단계를 더 포함하는 웨이퍼 레벨 허메틱 패키지 제조방법.The method according to claim 1,
Further comprising, after said separating step, separating the base substrate along a cutting line. 청구항 1에 있어서,
상기 분리단계 이후에, 상기 캡을 덮는 기능층을 형성하는 단계를 더 포함하는 웨이퍼 레벨 허메틱 패키지 제조방법.The method according to claim 1,
Further comprising, after said separating step, forming a functional layer to cover said cap. 청구항 1에 있어서,
상기 기판결합단계는
상기 베이스 기판의 일면에 상기 오브젝트를 형성하고, 상기 오브젝트를 둘러싸는 제1 접합 패턴을 형성하며, 상기 오브젝트에 연결되어 전기신호를 전달하는 전극패턴 및 전극패턴과 연결된 패드를 형성하는 베이스 기판 준비단계;
상기 커버 기판의 일면에 상기 제1 접합 패턴에 대응하는 제2 접합 패턴을 형성하고, 상기 오브젝트를 덮는 공간부를 형성하며, 상기 공간부를 둘러싸서 캡 영역을 규정하는 트렌치를 형성하는 커버 기판 준비단계; 및
상기 베이스 기판의 상기 제1 접합 패턴과 상기 커버 기판의 제2 접합 패턴을 마주보도록 결합하는 결합단계를 포함하는 웨이퍼 레벨 허메틱 패키지 제조방법.The method according to claim 1,
The substrate bonding step
Forming a first bonding pattern surrounding the object on one side of the base substrate and forming a pad connected to the electrode pattern and the electrode pattern connected to the object to transmit an electrical signal, ;
Forming a second bonding pattern corresponding to the first bonding pattern on one surface of the cover substrate, forming a space portion covering the object, and forming a trench defining the cap region by surrounding the space portion; And
And a coupling step of coupling the first bonding pattern of the base substrate and the second bonding pattern of the cover substrate so as to face each other. 청구항 4에 있어서,
상기 커버 기판 분리단계 이후에, 상기 패드 상에 상기 캡의 높이보다 높은 커넥터를 형성하는 단계를 더 포함하는 웨이퍼 레벨 허메틱 패키지 제조방법.The method of claim 4,
Further comprising forming a connector above the height of the cap on the pad after the cover substrate detachment step. 청구항 4에 있어서,
상기 트렌치는
상기 커버 기판의 일면에 상기 공간부의 깊이보다 깊게 형성되는 웨이퍼 레벨 허메틱 패키지 제조방법.The method of claim 4,
The trench
Wherein the cover substrate is formed on one surface of the cover substrate so as to be deeper than the depth of the space portion.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107201A (en) * 1996-05-20 1998-04-24 Harris Corp Lid air bridge
JP2006274833A (en) * 2005-03-28 2006-10-12 Denso Corp Waist gate valve control device for internal combustion engine
KR20100026435A (en) 2008-08-29 2010-03-10 재단법인서울대학교산학협력재단 Hermetic seal package by using metal silicide and method for fabricating the same
US20150197419A1 (en) * 2014-01-16 2015-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mems devices and methods for forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107201A (en) * 1996-05-20 1998-04-24 Harris Corp Lid air bridge
JP2006274833A (en) * 2005-03-28 2006-10-12 Denso Corp Waist gate valve control device for internal combustion engine
KR20100026435A (en) 2008-08-29 2010-03-10 재단법인서울대학교산학협력재단 Hermetic seal package by using metal silicide and method for fabricating the same
US20150197419A1 (en) * 2014-01-16 2015-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mems devices and methods for forming same

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