KR20190037931A - Led display apparatus and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 엘이디 디스플레이 장치에 관한 것으로서, 더 상세하게는, 박막 기판(TFB; Thin Film Board)과 도전성 광 투과판 사이에 미세한 크기를 갖는 다수의 픽셀 유닛이 어레이되고, 각 픽셀 유닛에 속한 엘이디 칩들이 개별 구동될 수 있는 엘이디 디스플레이 장치에 관한 것이다. The present invention relates to an LED display device, and more particularly, to an LED display device in which a plurality of pixel units having a minute size are arrayed between a thin film substrate (TFB) and a conductive light transmitting plate, To an LED display device which can be individually driven.
통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.In a typical full-color LED display device, each pixel consists of a red LED, a green LED, and a blue LED. In recent years, an LED display device has been proposed which constitutes each pixel with a red LED, a green LED, a blue LED and a white LED.
엘이디 디스플레이 장치 제작을 위해 RGB를 구현하기 위한 기술로 패키지 온 모듈 기술과 칩온 모듈 기술이 있다. 패키지 온 모듈 기술은, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여 이를 엘이디 디스플레이 장치에 적용하는 것으로서, 작은 크기의 디스플레이 장치에 이용되기 어렵고 디스플레이 장치의 해상도를 높이는데 어려움이 있다. 칩온 모듈 기술은 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 기판에 실장하여 모듈을 구성하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다. There are package-on module technology and chip-on-module technology for implementing RGB for manufacturing LED display device. The package-on-module technology is a method of modularizing a blue LED package, a green LED package, and a red LED package and applying the module to an LED display device, which is difficult to use in a small-sized display device and difficult to increase the resolution of the display device. The chip-on-module technology is a technology to construct a module by directly mounting a blue LED chip, a green LED chip, and a red LED chip on a substrate without putting it in a package. The technology can be implemented in a relatively small size compared to the package- And color reproducibility.
UHD, FHD 등 고화질의 디스플레이를 구현하기 위해서는 극히 소형 크기를 가지면서 개별 구동되는 R, G, B 엘이디 칩을 포함하는 다수의 픽셀이 요구된다. 픽셀을 구성하는 엘이디 칩들로서 래터럴 타입의 엘이디 칩을 이용하는 경우 와이어 본딩이 있어 엘이디 칩들의 간격과 디스플레이 장치의 크기를 최소화하기 어렵게 된다. 게다가, 와이어 본딩이 있을 경우, 언더필 공정을 진행하면 전기적 연결이 불안정하게 될 수 있다. 플립칩 타입의 엘이디 칩을 이용하는 경우 바닥면의 전극패드로 인해 전극패드간 간격 및 직사각형의 형상으로 이 또한 크기를 최소화하기 힘들다.In order to realize high quality display such as UHD and FHD, a plurality of pixels including R, G, and B LED chips having very small size and individually driven are required. When a lateral type LED chip is used as the LED chips constituting the pixel, it is difficult to minimize the interval of the LED chips and the size of the display device due to the wire bonding. In addition, if there is wire bonding, the electrical connection may become unstable if the underfill process is performed. When a flip chip type LED chip is used, it is difficult to minimize the size and the interval between the electrode pads and the shape of the rectangle due to the electrode pads on the bottom surface.
위 아래에 서로 다른 극성의 전극들을 구비한 버티컬 엘이디 칩은 소형화가 가능하여, UHD, FHD 등 고화질의 디스플레이용으로 관심을 받고 있다. 그러나, 종래 기술에 따르면, 버티컬 엘이디 칩 또한 상부 전극 측에 대하여 와이어 본딩이 여전히 필요하며, 또한, 기존에 알려진 엘이디 디스플레이 장치용 PCB의 제한된 면적으로 인해, 버티컬 엘이디 칩들을 기존 PCB에 본딩하여 엘이디 디스플레이 장치에 적용하기는 UHD, FHD 등 고화질의 디스플레이를 구현하기에는 한계가 있었다.Vertical LED chips having electrodes with different polarities on the upper and lower sides can be downsized and are attracting attention for high quality displays such as UHD and FHD. However, according to the related art, the vertical LED chip is still required to be wire-bonded to the upper electrode side, and due to the limited area of the PCB for the conventional LED display device, the vertical LED chips are bonded to the existing PCB, However, there are limitations in implementing high-quality displays such as UHD and FHD.
본 발명이 해결하고자 하는 과제는 복수개의 픽셀을 구성하는 복수개의 엘이디 칩들에 대하여 개별 입력단을 형성하는 박막 기판(TFB; Thin Film Board)과, 복수개의 엘이디 칩들에 대하여 공통 출력단을 형성하는 도전성 광 투과판을 포함하는 엘이디 디스플레이 장치 및 그 제조방법을 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a thin film board (TFB) for forming a separate input terminal for a plurality of LED chips constituting a plurality of pixels, a conductive light transmission And an LED display device including the plate and a method of manufacturing the same.
본 발명의 일측면에 따른 엘이디 디스플레이 장치는, 복수개의 픽셀 유닛을 형성하는 제1 버티컬 엘이디 칩들, 제2 버티컬 엘이디 칩들 및 제3 버티컬 엘이디 칩들; 상기 제1 버티컬 엘이디 칩들, 상기 제2 버티컬 엘이디 칩들 및 상기 제3 버티컬 엘이디 칩들의 상부 전극들과 공통적으로 전기 접속되어, 공통 전원 출력단을 형성하는 도전성 광 투과판; 및 상기 1 버티컬 엘이디 칩들의 하부 전극들과 개별적으로 전기 접속되는 패턴들을 포함하는 제1 도전성 패턴 박막, 상기 제2 버티컬 엘이디 칩들의 하부 전극들과 개별 전기 접속되는 패턴들을 포함하는 제2 도전성 패턴 박막, 상기 제3 버티컬 엘이디 칩들의 하부 전극들과 개별적으로 전기 접속되는 패턴들을 포함하는 제3 도전성 패턴 박막을 포함하여, 복수개의 개별 전원 입력단들을 형성하는 박막 기판을 포함한다.An LED display device according to an aspect of the present invention includes: first vertical LED chips, second vertical LED chips, and third vertical LED chips forming a plurality of pixel units; A conductive light transmitting plate electrically connected in common with the upper electrodes of the first vertical LED chips, the second vertical LED chips and the third vertical LED chips to form a common power output terminal; And a second conductive pattern thin film including patterns electrically connected to lower electrodes of the one vertical LED chips, and a second conductive pattern thin film including patterns electrically connected to lower electrodes of the second vertical LED chips, And a third conductive pattern thin film including patterns that are individually electrically connected to lower electrodes of the third vertical LED chips to form a plurality of discrete power input terminals.
일 실시예에 따라, 상기 제1 도전성 패턴 박막, 상기 제2 도전성 패턴 박막 및 상기 제3 도전성 패턴 박막은 서로 다른 높이에 위치한다.According to an embodiment, the first conductive pattern thin film, the second conductive pattern thin film, and the third conductive pattern thin film are located at different heights.
일 실시예에 따라, 상기 박막 기판은 상기 제1 버티컬 엘이디 칩의 하부 전극들과 상기 제1 도전성 패턴 박막의 패턴들을 연결하는 제1 비아들과, 상기 제2 버티컬 엘이디 칩의 하부 전극들과 상기 제2 도전성 패턴 박막의 패턴들을 연결하는 제2 비아들과, 상기 제3 버티컬 엘이디 칩의 하부 전극들과 상기 제3 도전성 패턴 박막의 패턴들을 연결하는 제3 비아들을 포함하며, 상기 제1 비아들의 높이와 상기 제2 비아들의 높이와 상기 제3 비아들의 높이는 서로 다르게 정해진다.According to an embodiment, the thin film substrate may include first vias connecting the lower electrodes of the first vertical LED chip and the patterns of the first conductive pattern thin film, lower vias of the second vertical LED chip, Second vias connecting the patterns of the second conductive pattern thin film and third vias connecting the patterns of the third conductive pattern thin film and the lower electrodes of the third vertical LED chip, The height of the second vias and the height of the third vias are set differently from each other.
일 실시예에 따라, 상기 박막 기판은 베이스 기판을 포함하며, 상기 베이스 기판 상에는 상기 제1 도전성 패턴 박막이 상기 제1 버티컬 엘이디 칩의 하부 전극들에 대응하는 패턴들을 포함하도록 형성되고, 상기 제1 도전성 패턴 박막 상에는 제1 절연막이 형성되고, 상기 제1 절연막 상에는 상기 제2 도전성 패턴 박막이 상기 제2 버티컬 엘이디 칩의 하부 전극들에 대응하는 패턴들을 포함하도록 형성되고, 상기 제2 도전성 패턴 박막 상에는 제2 절연막이 형성되고, 상기 제2 절연막 상에는 상기 제3 도전성 패턴 박막이 상기 제3 버티컬 엘이디 칩의 하부 전극들에 대응하는 패턴들을 포함하도록 형성되고, 상기 제3 도전성 패턴 박막 상에는 제3 절연막이 형성된다.According to one embodiment, the thin film substrate includes a base substrate, and the first conductive pattern thin film is formed to include patterns corresponding to lower electrodes of the first vertical LED chip, A first insulating layer is formed on the conductive pattern thin film and the second conductive pattern thin film is formed on the first insulating layer so as to include patterns corresponding to the lower electrodes of the second vertical LED chip, The third conductive pattern thin film is formed on the second insulating film so as to include patterns corresponding to the lower electrodes of the third vertical LED chip and a third insulating film is formed on the third conductive pattern thin film, .
일 실시예에 따라, 상기 박막 기판은 상기 도전성 광 투과판과 연결되어, 상기 제1 버티컬 엘이디 칩들, 상기 제2 버티컬 엘이디 칩들 및 상기 제3 버티컬 엘이디 칩들에 대하여 상기 공통 전원 출력단을 형성하는 공통 전극을 더 포함한다.According to one embodiment, the thin film substrate is connected to the conductive light transmitting plate, and the thin film substrate has a common electrode for forming the common power output terminal with respect to the first vertical LED chips, the second vertical LED chips and the third vertical LED chips. .
일 실시예에 따라, 상기 제3 절연막 상의 일부 영역에는 상기 도전성 광 투과판과 연결되는 공통 전극이 형성된다.According to one embodiment, a common electrode connected to the conductive light transmitting plate is formed on a part of the third insulating film.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩은 청색 엘이디 칩이고, 상기 제2 버티컬 엘이디 칩은 녹색 엘이디 칩이며, 상기 제3 버티컬 엘이디 칩은 적색 엘이디 칩인 것이 바람직하다.According to an embodiment, it is preferable that the first vertical LED chip is a blue LED chip, the second vertical LED chip is a green LED chip, and the third vertical LED chip is a red LED chip.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩들, 상기 제2 버티컬 엘이디 칩들 및 상기 제3 버티컬 엘이디 칩들 각각은 하부 전극으로부터 상부 전극을 향해 차례로 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함한다.According to an embodiment, each of the first vertical LED chips, the second vertical LED chips, and the third vertical LED chips may include a first conductive type semiconductor layer sequentially formed from the lower electrode toward the upper electrode, an active layer, Semiconductor layer.
일 실시예에 따라, 상기 도전성 광 투과판과 상기 박막 기판 사이에 절연성 언터필이 형성된다.According to one embodiment, an insulating insulator is formed between the conductive light transmitting plate and the thin film substrate.
일 실시예에 따라, 상기 도전성 광 투과판은 ITO(Indium Tin Oxide)를 포함한다.According to one embodiment, the conductive light transmitting plate includes ITO (Indium Tin Oxide).
본 발명이 다른 측면에 따라 엘이디 디스플레이 장치 제조방법이 제공되며, 이 엘이디 디스플레이 장치 제조방법은, 각각이 복수개의 도전성 패턴들로 구성되고, 높이가 서로 다른 제1 도전성 패턴 박막, 제2 도전성 패턴 박막 및 제3 도전성 패턴 박막을 포함하는 박막 기판을 제작하는 단계와; 각각이 하부 전극과 상부 전극 사이에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 제1 버티컬 엘이디 칩들, 제2 버티컬 엘이디 칩들 및 제3 버티컬 엘이디 칩들을 제작하는 단계와; 상기 제1 버티컬 엘이디 칩들의 하부 전극들이 상기 제1 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제1 버티컬 엘이디 칩들을 실장하는 단계와; 상기 제2 버티컬 엘이디 칩들의 하부 전극들이 상기 제2 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제2 버티컬 엘이디 칩들을 실장하는 단계와; 상기 제3 버티컬 엘이디 칩들의 하부 전극들이 상기 제3 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제3 버티컬 엘이디 칩들을 실장하는 단계와; 도전성 광 투과판을 상기 제1 버티컬 엘이디 칩들의 상부 전극들, 상기 제2 버티컬 엘이디 칩들의 상부 전극들 및 상기 제3 버티컬 엘이디 칩들의 상부 전극들과 상기 공통 전극에 올려 결합하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method for fabricating an LED display device, the method comprising the steps of: forming a first conductive pattern thin film having a plurality of conductive patterns, And a third conductive pattern thin film; Fabricating first vertical LED chips, second vertical LED chips, and third vertical LED chips each including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer between a lower electrode and an upper electrode; Mounting the first vertical LED chips on the thin film substrate such that the lower electrodes of the first vertical LED chips are electrically connected to the patterns of the first conductive pattern thin film individually; Mounting the second vertical LED chips on the thin film substrate such that lower electrodes of the second vertical LED chips are individually electrically connected to the patterns of the second conductive pattern film; Mounting the third vertical LED chips on the thin film substrate such that the lower electrodes of the third vertical LED chips are individually electrically connected to the patterns of the third conductive pattern thin film; And bonding the conductive light transmitting plate to the upper electrodes of the first vertical LED chips, the upper electrodes of the second vertical LED chips, and the upper electrodes of the third vertical LED chips and the common electrode.
일 실시예에 따라, 상기 박막 기판을 제작하는 단계는, 글래스 재료로 이루어진 베이스 기판 상에 상기 제1 도전성 패턴 박막을 형성하고, 상기 제1 도전성 패턴 박막 상에 형성된 제1 절연막을 형성하고, 상기 제1 절연막 상에 상기 제2 도전성 패턴 박막을 형성하고, 상기 제2 도전성 패턴 박막 상에 제2 절연막을 형성하고, 상기 제2 절연막 상에 상기 제3 도전성 패턴 박막을 형성하고, 상기 제3 도전성 패턴 박막 상에 제3 절연막을 형성하는 것을 포함하되, 상기 박막 기판에는 상기 박막 기판의 상면으로부터 상기 제1 도전성 패턴 박막의 패턴들까지 제1 깊이로 연장된 제1 비아와, 상기 박막 기판의 상면으로부터 제2 도전성 패턴 박막의 패턴들까지 제2 깊이로 연장된 제2 비아와, 상기 박막 기판의 상면으로부터 제3 도전성 패턴 박막의 패턴들까지 제3 깊이로 연장된 제3 비아가 형성된다.According to an embodiment, the step of fabricating the thin film substrate may include forming the first conductive pattern thin film on a base substrate made of a glass material, forming a first insulating film on the first conductive pattern thin film, Forming the second conductive pattern thin film on the first insulating film, forming a second insulating film on the second conductive pattern thin film, forming the third conductive pattern thin film on the second insulating film, And forming a third insulating layer on the patterned thin film, wherein the thin film substrate includes a first via extending from a top surface of the thin film substrate to a first depth of the patterns of the first conductive pattern thin film, To a second depth of the second conductive pattern thin film from the top surface of the thin film substrate to the third conductive pattern thin film pattern, The extension is formed as a third via.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩들을 실장하는 단계는, 상기 제1 버티컬 엘이디 칩들의 하부 전극들이 상기 제1 비아들에 연결되도록, 상기 제1 버티컬 엘이디 칩들 및 상기 제1 버티컬 엘이디 칩들이 형성된 기판을 포함하는 제1 웨이퍼를 상기 박막 기판 상에 본딩하는 단계와, 상기 제1 버티컬 엘이디 칩들로부터 상기 기판을 제거하는 단계를 포함한다.According to one embodiment, the mounting of the first vertical LED chips may include mounting the first vertical LED chips and the first vertical LED chips such that the lower electrodes of the first vertical LED chips are connected to the first vias, Bonding the first wafer including the substrate on which the first vertical LED chips are formed to the thin film substrate; and removing the substrate from the first vertical LED chips.
일 실시예에 따라, 상기 제1 버티컬 엘이디 칩들을 실장하는 단계는, 상기 제1 버티컬 엘이디 칩들의 하부 전극들이 상기 제1 비아들에 연결되도록, 상기 제1 버티컬 엘이디 칩들 및 상기 제1 버티컬 엘이디 칩들이 형성된 기판을 포함하는 제1 웨이퍼를 상기 박막 기판 상에 본딩하는 단계와, 상기 제1 버티컬 엘이디 칩들로부터 상기 기판을 제거하는 단계를 포함하고, 상기 제2 버티컬 엘이디 칩을 실장하는 단계는, 상기 제1 버티컬 엘이디 칩들이 상기 박막 기판 상에 실장된 상태에서, 상기 제2 버티컬 엘이디 칩들의 하부 전극들이 상기 제2 비아들에 연결되도록, 상기 제2 버티컬 엘이디 칩들 및 상기 제2 버티컬 엘이디 칩들이 형성된 기판을 포함하는 제2 웨이퍼를 상기 박막 기판 상에 본딩하는 단계와, 상기 제2 버티컬 엘이디 칩들로부터 상기 기판을 제거하는 단계를 포함한다.According to one embodiment, the mounting of the first vertical LED chips may include mounting the first vertical LED chips and the first vertical LED chips such that the lower electrodes of the first vertical LED chips are connected to the first vias, Bonding the first wafer including the substrate with the first vertical LED chip to the thin film substrate, and removing the substrate from the first vertical LED chips, wherein the step of mounting the second vertical LED chip comprises: In a state in which the first vertical LED chips are mounted on the thin film substrate, the second vertical LED chips and the second vertical LED chips are formed such that the lower electrodes of the second vertical LED chips are connected to the second vias Bonding a second wafer comprising a substrate onto the thin film substrate; and removing the second substrate from the second vertical LED chips Including a huge step.
일 실시예에 따라, 상기 제3 버티컬 엘이디 칩들을 실장하는 단계는, 상기 제1 버티컬 엘이디 칩들과 상기 제2 버티컬 엘이디 칩들이 상기 박막 기판 상에 실장된 상태에서, 상기 제3 버티컬 엘이디 칩들의 하부 전극들이 상기 제3 비아들에 연결되도록, 상기 제3 버티컬 엘이디 칩들을 상기 박막 기판 상에 실장하는 것을 포함한다.According to an embodiment, the mounting of the third vertical LED chips may include mounting the first vertical LED chips and the second vertical LED chips on the thin film substrate, And mounting the third vertical LED chips on the thin film substrate so that the electrodes are connected to the third vias.
본 발명에 따르면, 복수개의 픽셀을 구성하는 복수개의 엘이디 칩들에 대하여 개별 입력단을 형성하는 박막 기판(TFB; Thin Film Board)과, 복수개의 엘이디 칩들에 대하여 공통 출력단을 형성하는 도전성 광 투과판을 포함하는 엘이디 디스플레이 장치가 구현되며, 이 엘이디 디스플레이 장치는 다수의 픽셀 유닛 각각을 구성하는 버티컬 엘이디 칩들이 보다 작은 영역 안에 보다 간격으로 배치될 수 있다는 장점을 갖는다. 따라서, 엘이디 디스플레이 장치의 소형화가 가능하다. 또한, 박막 기판과 도전성 광 투과판 사이에 언더필 재료를 채워 넣는 것이 용이하다. 또한, 와이어 본딩을 생략하게 해주어, 시간 단축에 따른 공정 시간 소요 감소와 훨씬 작은 사이즈로 제작될 수 있다는 장점을 갖는다. 특히, 본 발명은 박막 기판에 제1, 제2 및 제3 도성 패턴 박막들을 형성하고 그 도전성 패턴 박막들이 각 버티컬 엘이디 칩에 대응되는 도전성 패턴을 가질 수 있으며, 도전성 패턴막들의 적절한 설계를 통해 모든 픽셀 유닛들의 버티컬 엘이디 칩들의 개별 구동이 가능하다는 장점 있다.According to the present invention, a thin film substrate (TFB) for forming individual input terminals for a plurality of LED chips constituting a plurality of pixels and a conductive light transmitting plate for forming a common output terminal for a plurality of LED chips And the LED display device has an advantage that the vertical LED chips constituting each of the plurality of pixel units can be arranged at a smaller interval in a smaller area. Therefore, miniaturization of the LED display device is possible. Further, it is easy to fill the underfill material between the thin film substrate and the conductive light transmitting plate. In addition, since the wire bonding is omitted, it is possible to reduce the time required for the process due to the shortening of the time and to manufacture the device with a much smaller size. Particularly, the present invention is characterized in that first, second and third conductive pattern thin films are formed on a thin film substrate and the conductive pattern thin films may have a conductive pattern corresponding to each vertical LED chip, And the individual driving of the vertical LED chips of the pixel units is possible.
도 1은 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치를 도시한 단면도이고,
도 2는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치를 부분적으로 도시한 부분 확대도이고,
도 3 내지 도 9는 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치 제조방법을 설명하기 위한 도면들이다.1 is a cross-sectional view illustrating an LED display device according to an embodiment of the present invention,
2 is a partially enlarged view of an LED display device according to an embodiment of the present invention,
3 to 9 are views for explaining a method of manufacturing an LED display device according to an embodiment of the present invention.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 엘이디 디스플레이 장치(1000)는 직사각형 또는 정사각형으로 형성되는 박막 기판(100)와, 상기 박막 기판(100)과 대략 동일한 형상과 면적을 가지며 상기 박막 기판(100)의 상부에 이격되어 위치하는 도전성 광 투과판(500)과, 상기 박막 기판(100)와 상기 도전성 광 투과판(500) 사이에 위치하며 행렬 배열로 어레이된 복수개의 픽셀 유닛(2)을 포함한다. 또한, 상기 다수의 픽셀 유닛(2) 각각은 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)과 제3 버티컬 엘이디 칩(400)을 포함한다.1, an
상기 박막 기판(100)은 상기 복수개의 픽셀 유닛(2)에 구비된 제1 버티컬 엘이디 칩(200)들과, 제2 버티컬 엘이디 칩(300)들과, 제3 버티컬 엘이디 칩(400)들 각각에 대한 개별 입력단들을 형성하도록 제공된다. 또한, 상기 도전성 광 투과판(500)은 상기 박막 기판(100)과 일정 간격 이격된 채 상기 박막 기판(100)의 상부에 위치하며, 상기 복수개의 픽셀 유닛(2)에 구비된 제1 제1 버티컬 엘이디 칩(200)들과, 제2 버티컬 엘이디 칩(300)들과, 제3 버티컬 엘이디 칩(400)들에 대하여 하나의 공통 출력단을 형성하도록 제공된다. The
상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은 상기 박막 기판(100)와 상기 광 투과판(500) 사이에 샌드위치 식으로 개재된다. 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400)은, 상부면 또는 하부면에 반대 극성의 반도체층을 모두 노출시키기 위한 구조, 예컨대 단차 구조가 필요하여 상부면 또는 하부면 면적을 줄이는데 제한적이었던 래터럴형 또는 플립칩형 엘이디칩과 달리, 상부면과 하부면에 각각 하나씩의 전극만이 필요하므로, 면적을 작게 하는데 제한이 거의 없고, 따라서, 기존 칩 스케일에 상응하는 면적 내에 통합적으로 들어갈 수 있다.The first
도 2에 도시된 바와 같이, 상기 제1 버티컬 엘이디 칩(200)은, 청색광을 발하는 질화갈륨 계열 반도체 칩으로서, 하부 전극(210)과 상부 전극(250)을 포함한다. 또한, 상기 제1 버티컬 엘이디 칩(200)은 상기 하부 전극(210)과 상기 상부 전극(250) 사이에 상기 하부 전극(210)으로부터 상기 상부 전극(250)을 향해 차례로 형성된 제1 도전형 반도체층(220), 활성층(230) 및 제2 도전형 반도체층(240)을 포함한다.As shown in FIG. 2, the first
상기 제2 버티컬 엘이디 칩(300)은, 녹색광을 발하는 질화갈륨 계열 반도체 칩으로서, 하부 전극(310)과 하부 전극(350)을 포함한다. 또한, 상기 제2 버티컬 엘이디 칩(300)은 상기 하부 전극(310)과 상기 상부 전극(350) 사이에 상기 하부 전극(310)으로부터 상기 상부 전극(350)을 향해 차례로 형성된 제1 도전형 반도체층(320), 활성층(330) 및 제2 도전형 반도체층(340)을 포함한다.The second
상기 제3 버티컬 엘이디 칩(400)은, 적색광을 발하는 갈륨 아세나이드 계열 반도체 칩으로서, 하부 전극(410)과 상부 전극(410)을 포함한다. 또한, 상기 제3 버티컬 엘이디 칩(400)은 상기 하부 전극(410)과 상기 상부 전극(450) 사이에 상기 하부 전극(410)으로부터 상기 상부 전극(450)을 향해 차례로 형성된 제1 도전형 반도체층(420), 활성층(430) 및 제2 도전형 반도체층(440)을 포함한다. The third
상기 상부 전극들(250, 350, 450)은 ITO와 같은 투명 전극을 이용할 수 있고, 상기 하부 전극들(210, 310, 410)은 금속 전극을 이용할 수 있다. 또한, 상기 상부 전극들(250, 350, 450)들 및/또는 상기 하부 전극들(210, 310, 410)이 생략될 수 있으며, 이 경우, 반도체층 또는 오믹 접촉층이 해당 엘이디 칩의 상부 및/또는 하부가 된다.The
본 실시예에 있어서, 상기 제1 버티컬 엘이디 칩(200), 상기 제2 버티컬 엘이디 칩(300) 및 상기 제3 버티컬 엘이디 칩(400) 각각의 하부 전극(210, 310, 410)은 제1 도전형 반도체층(220, 320, 420)과 연결되어 제1 도전형의 극성을 가지며, 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 각각의 상부 전극(250, 350, 450)은 제2 도전형 반도체층(240, 340, 440)과 연결되어 제2 도전형의 극성을 갖는다. 제1 도전형은 p형 또는 n형일 수 있고, 제2 도전형은 제1 도전형과 극성이 다른 n형 또는 p형일 수 있다.In this embodiment, the
한편, 상기 박막 기판(100)는 절연성 재료, 특히, 글래스 재료로 이루어진 베이스 기판(101)과, 상기 베이스 기판(101) 상에 형성된 제1 도전성 패턴 박막(110)과, 상기 제1 도전성 패턴 박막(110) 상에 형성된 제1 절연막(120)과, 상기 제1 절연막(120) 상에 형성되어 상기 제1 도전성 패턴 박막(110)과 전기적으로 절연되는 제2 도전성 패턴 박막(130)과, 상기 제2 도전성 패턴 박막(130) 상에 형성된 제2 절연막(140)과, 상기 제2 절연막(140) 상에 형성되어 상기 제2 도전성 패턴 박막(130)과 전기적으로 절연되는 제3 도전성 패턴 박막(150)과, 상기 제3 도전성 패턴 박막(150) 상에 형성된 제3 절연막(160)을 포함한다. 또한, 상기 박막 기판(100)은 상기 도전성 광 투과판(500)과 전기적으로 연결되어 상기 복수개 픽셀 유닛(2; 도 1 참조)에 구비된 모든 버티컬 엘이디 칩(200, 300, 400)들에 대하여 전원 출력단을 형성하는 공통 전극(170)을 포함한다.The
상기 제1 도전성 패턴 박막(110), 상기 제2 도전성 패턴 박막(130) 및 상기 제3 도전성 패턴 박막(150) 각각은 절연성 베이스 기판(101), 상기 제1 절연막(120), 제2 절연막(140) 상에 증착된 도전성 박막 각각이 예컨대 식각 등의 공정에 의해 패턴화되어 형성될 수 있다. 상기 제1 도전성 패턴 박막(110), 상기 제2 도전성 패턴 박막(130) 및 상기 제3 도전성 패턴 박막(150) 각각은 복수개의 도전성 패턴을 포함하며, 각 패턴은 전술한 엘이디 칩(200, 300, 400)들 각각에 대응되게 형성된다.Each of the first conductive pattern
또한, 상기 박막 기판(100)는 복수개의 픽셀 유닛(2)에 포함된 복수개의 엘이디 칩들(200, 300, 400) 중 제1 버티컬 엘이디 칩(200)의 하부 전극(210)들을 제1도전성 패턴 박막(110)에 포함된 패턴들에 연결하는 제1 비아들(181)과, 복수개의 픽셀 유닛(2)에 포함된 복수개의 엘이디 칩들(200, 300, 400) 중, 제2 버티컬 엘이디 칩(300)의 하부 전극(310)들을 제2도전성 패턴 박막(130)에 포함된 패턴들에 연결하는 제2 비아(182)와, 복수개의 픽셀 유닛(2)에 포함된 복수개의 엘이디 칩들(200, 300, 400) 중, 제3 버티컬 엘이디 칩(400)의 하부 전극(410)들을 제3도전성 패턴 박막(150)에 포함된 패턴들에 연결하는 제3 비아(183)를 포함한다.In addition, the
도면에는 제1 도전성 패턴 박막(110), 제2 도전성 패턴 박막(130) 및 제3 도전성 패턴 박막(150) 각각이 분리됨 없는 하나의 층으로 형성된 것으로 보여지지만, 실제, 1 도전성 패턴 박막(110), 제2 도전성 패턴 박막(130) 및 제3 도전성 패턴 박막(150) 각각은 상기 제1, 제2 또는 제3 버티컬 3엘이디 칩(200, 300, 400) 각각의 하부 전극들과 연결될 때 개별 입력단들을 형성하도록, 분리되어 있는 복수개의 도전성 패턴들로 이루어져 있다.Although the first conductive pattern
상기 제1 비아(181)들은, 상기 제1 버티컬 엘이디 칩(200)들의 하부 전극(210)들과 연결된 위치에서 모두 제1 깊이(h1)로 연장되어, 상기 제1 도전성 패턴 박막(110)의 패턴들에 연결되고, 상기 제2 비아(182)들은, 상기 제2 버티컬 엘이디 칩(300)들의 하부 전극(310)들과 연결된 위치에서 모두 제2 깊이(h2)로 연장되어, 상기 제2 도전성 패턴 박막(130)의 패턴들에 연결되며, 상기 제3 비아(183)들은, 상기 제3 버티컬 엘이디 칩(400)들의 하부 전극(410)들과 연결된 위치에서 모두 제3 깊이(h3)로 연장되어, 상기 제3 도전성 패턴 박막(150)의 패턴들에 연결된다. The
또한, 본 실시예에 따르면, 상기 박막 기판(100)에는 공통 전극(170)이 제공되며, 이 공통 전극(170)은 상기 제1 버티컬 엘이디 칩(200)들, 상기 제2 버티컬 엘이디 칩(300)들 및 상기 제3 버티컬 엘이디 칩(400)들의 상부 전극(250, 350, 450)들과 공통적으로 연결된 도전성 광 투과판(500)과 연결되어. 상기 제1 버티컬 엘이디 칩(200)들, 상기 제2 버티컬 엘이디 칩(300)들 및 상기 제3 버티컬 엘이디 칩(400)에 대한 공통 출력단을 형성한다.In addition, according to the present embodiment, the
따라서, 모든 픽셀 유닛(2)의 제1 버티컬 엘이디 칩(200)들, 제2 버티컬 엘이디 칩(300)들 및 제3 버티컬 엘이디 칩(400)들의 하부 전극(210, 310, 410)들이 제1 도전성 패턴 박막(110)의 도선성 패턴들, 제2 도전성 패턴 박막(130)의 도선성 패턴들, 제3 도전성 패턴 박막(150)의 도선성 패턴들에 개별적으로 연결되어 복수개의 개별 입력단들을 형성하고, 제1 버티컬 엘이디 칩(200)들이, 제2 버티컬 엘이디 칩(300)들 및 제3 버티컬 엘이디 칩(400)들의 상부 전극(250, 350, 450)들이 하나의 도전성 광 투과판(500)을 거쳐 박막 기판(100)에 구비된 공통 전극(170)에 연결되어 하나의 공통 출력단을 형성하므로, 상기 모든 픽셀 유닛(2)의 제1 버티컬 엘이디 칩(200)들이, 제2 버티컬 엘이디 칩(300)들 및 제3 버티컬 엘이디 칩(400)들은 개별 제어 가능한 상태가 가능하게 된다. 상기 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400)이 개별 제어됨으로써, 상기 픽셀 유닛(2)으로부터 나온 광이 다양한 색으로 변화될 수 있으며, 이에 따라, 풀 컬러 디스플레이의 구현이 가능하다.Accordingly, the
위와 같은 구성 하에서, 상기 픽셀 유닛(2)으로부터 나온 광의 색균일도(uniformity)를 높이도록, 상기 제1 버티컬 엘이디 칩(200)과 상기 제2 버티컬 엘이디 칩(300) 사이의 간격과 상기 제2 버티컬 엘이디 칩(300)과 상기 제3 버티컬 엘이디 칩(400) 사이의 간격이 같은 것이 바람직하다.The distance between the first
또한, 상기 박막 기판(100)와 상기 도전성 광 투과판 (500) 사이에는 제1 버티컬 엘이디 칩(200), 제2 버티컬 엘이디 칩(300) 및 제3 버티컬 엘이디 칩(400) 등을 외부 환경으로부터 보호하기 위한 전기 절연성 언더필이 채워져 형성될 수 있다.The first
이제 전술한 엘이디 디스플레이 제조장치 제조방법에 대해 설명한다Now, a manufacturing method of the LED display manufacturing apparatus will be described
먼저 도 3에 도시된 것과 같은 박막 기판(100)를 제작하는 단계가 수행된다. 상기 박막 기판(100) 제작을 위해, 상기 박막 기판(100)는 절연성 재료, 특히, 글래스 재료로 이루어진 베이스 기판(101) 상에 제1 도전성 패턴 박막(110)을 형성하고, 상기 제1 도전성 패턴 박막(110) 상에 형성된 제1 절연막(120)을 형성하고, 상기 제1 절연막(120) 상에 제2 도전성 패턴 박막(130)을 형성하고, 상기 제2 도전성 패턴 박막(130) 상에 제2 절연막(140)을 형성하고, 상기 제2 절연막(140) 상에 제3 도전성 패턴 박막(150)을 형성하고, 상기 제3 도전성 패턴 박막(150) 상에 제3 절연막(160)을 형성한다. 또한, 박막 기판(100)에는 상기 박막 기판(100)의 상면으로부터 제1 도전성 패턴 박막(110)의 도전성 패턴들까지 제1 깊이(h1)로 연장된 제1 비아(181)와, 상기 박막 기판(100)의 상면으로부터 제2 도전성 패턴 박막(130)의 도전성 패턴들까지 제2 깊이(h2)로 연장된 제2 비아(182)와, 상기 박막 기판(100)의 상면으로부터 제3 도전성 패턴 박막(150)의 도전성 패턴들까지 제3 깊이(h3)로 연장된 제3 비아(182)가 형성된다.First, a step of fabricating the
다음, 다수의 제1 버티컬 엘이디 칩(200), 다수의 제2 버티컬 엘이디 칩(300) 및 다수의 제3 버티컬 엘이디 칩(400)을 상기 박막 기판(100) 상에 실장하는 단계가 수행된다. 본 실시예에 있어서는, 제1 버티컬 엘이디 칩(200)과 제2 버티컬 엘이디 칩(300)이 사파이어 기판(201, 301) 상에서 성장된 질화갈륨계 반도체층을 포함하여 이루어진 것으로서, 이하 설명되는 바와 같이, 실장 공정 중에 사파이어 기판을 제거하는 것이 요구된다. 반면, 제3 버티컬 엘이디 칩(400)은 임의의 성장 기판 상에서 갈륨 아세나이드 계열 반도체층을 포함하여 이루어진 것으로 실장 공정 중에 성장 기판을 제거할 수도 있지만 도전성 성장 기판을 이용하는 경우에는 필수적인 것이 아님에 유의한다.Next, a plurality of first
제1 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 4의 (a)에 도시된 것과 같이 사파이어 기판(201)과 상기 사파이어 기판(201)에 형성된 다수의 제1 버티컬 엘이디 칩(200)을 포함하는 제1 웨이퍼(W1)가 준비된다. 그리고, 상기 다수의 제1 버티컬 엘이디 칩(200) 각각에는 하부 전극(210)이 형성된다. 상기 제1 버티컬 엘이디 칩(200)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함한다.4A, a
또한 제2 버티컬 엘이디 칩의 실장의 초기 단계들로서, 먼저 도 4의 (b)에 도시된 것과 같이 사파이어 기판(301)과 상기 사파이어 기판(301)에 형성된 다수의 제2 버티컬 엘이디 칩(300)을 포함하는 제2 웨이퍼(W2)가 준비된다. 그리고, 상기 다수의 제2 버티컬 엘이디 칩(300) 각각에는 하부 전극(310)이 형성된다. 상기 제2 버티컬 엘이디 칩(300)은 사파이어 기판 상에서 성장된 질화갈륨 계열의 n형 반도체층, 활성층 및 p형 반도체층을 포함한다.4 (b), the
다음 도 5에 도시된 바와 같이, 제1 버티컬 엘이디 칩(200)들의 하부 전극(210)들이 상기 박막 기판(100)의 제1 비아(181)들에 연결되도록, 제1 웨이퍼(W1)를 상기 박막 기판(100)에 본딩하는 단계와, 상기 다수의 제1 버티컬 엘이디 칩(200)으로부터 상기 사파이어 기판(201)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(201)이 제거되고 남은 다수의 제1 버티컬 엘이디 칩(200)이 박막 기판(100) 상에 실장된 상태로 존재하게 된다.5, the first wafers W1 are connected to the
또한 도 6에 도시된 바와 같이, 제2 버티컬 엘이디 칩(300)들의 하부 전극(310)들이 상기 박막 기판(100)의 제2 비아(182)들에 연결되도록, 제1 웨이퍼(W1)를 상기 박막 기판(100)에 본딩하는 단계와, 상기 다수의 제2 버티컬 엘이디 칩(300)으로부터 상기 사파이어 기판(301)을 제거하는 단계가 차례로 수행된다. 이에 의해, 사파이어 기판(301)이 제거되고 남은 다수의 제2 버티컬 엘이디 칩(300)이 박막 기판(100) 상에 실장된 상태로 존재하게 된다.6, the
또한, 도 7에 도시된 바와 같이, 제3 버티컬 엘이디 칩(400)의 하부 전극(410)들이 상기 제3 비아(183)들에 연결되도록 상기 박막 기판(100)에 다수의 제3 버티컬 엘이디 칩(400)을 본딩한다. 제3 버티컬 엘이디 칩(400)의 실장은, 제1 및 제2 버티컬 엘이디 칩의 실장 방식과 같이 유사하게 웨이퍼 상태로 실장한 후 기판을 분리할 수도 있고, 대안적으로, 웨이퍼 상태가 아닌 칩 상태로 실장할 수도 있다. 7, the
또한 도 8에 도시된 바와 같이, 수직 방향으로 기다란 하나의 공통 전극(170)을 상기 박막 기판(100) 상면의 특정 전극 패턴에 본딩하는 단계가 수행된다. 상기 공통 전극(170)은 예컨대, Cu, Au, Ag 등과 같이 전도성이 좋은 금속 또는 이를 포함하는 합금으로 이루어진다.8, a step of bonding one
다음 도 9에 도시된 바와 같이, 도전성 광 투과판(500)을 상기 제1 버티컬 엘이디 칩(200)들, 상기 제2 버티컬 엘이디 칩(300)들, 상기 제3 버티컬 엘이디 칩(400)들의 상부 전극(250, 350, 450)들과 상기 공통 전극(170)의 상면에 올려 결합하는 단계가 수행된다. 상기 도전성 광 투과판(500)은 ITO(Indium Tin Oxide)와 같은 도전성과 광 투과성을 갖는 재료에 의해 형성된다. 다음 도전성 광 투과판(500)과 상기 박막 기판(100) 사이에 절연성 언터필이 채워져 형성될 수 있다.9, the conductive
전술한 단계들에 의해, 도전성 광 투과판과 대면적 박막 기판 사이에 제1 버티컬 엘이디 칩, 제2 버티컬 엘이디 칩, 제3 버티컬 엘이디 칩을 포함하는 다수의 픽셀 유닛이 행렬 배열로 어레이된 하나의 패널형 엘이디 디스플레이 장치가 만들어질 수 있다.By the above-described steps, a plurality of pixel units including a first vertical LED chip, a second vertical LED chip, and a third vertical LED chip are arranged in a matrix array between the conductive light transmitting plate and the large-area thin film substrate A panel-type LED display device can be made.
100.......................................박막 기판
200.......................................제1 버티컬 엘이디 칩
300.......................................제2 버티컬 엘이디 칩
400.......................................제3 버티컬 엘이디 칩
500.......................................광 투과판
2.........................................픽셀 유닛100 .................................... Thin film substrate
200 .................................. First Vertical LED chip
300 ....................................... Second Vertical LED chip
400 ....................................... Third Vertical LED chip
500 ...................................... light transmission plate
2 ......................................... pixel unit
Claims (15)
상기 제1 버티컬 엘이디 칩들, 상기 제2 버티컬 엘이디 칩들 및 상기 제3 버티컬 엘이디 칩들의 상부 전극들과 공통적으로 전기 접속되어, 공통 전원 출력단을 형성하는 도전성 광 투과판; 및
상기 1 버티컬 엘이디 칩들의 하부 전극들과 개별적으로 전기 접속되는 패턴들을 포함하는 제1 도전성 패턴 박막, 상기 제2 버티컬 엘이디 칩들의 하부 전극들과 개별 전기 접속되는 패턴들을 포함하는 제2 도전성 패턴 박막, 상기 제3 버티컬 엘이디 칩들의 하부 전극들과 개별적으로 전기 접속되는 패턴들을 포함하는 제3 도전성 패턴 박막을 포함하여, 복수개의 개별 전원 입력단들을 형성하는 박막 기판을 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치.First vertical LED chips, third vertical LED chips and third vertical LED chips forming a plurality of pixel units;
A conductive light transmitting plate electrically connected in common with the upper electrodes of the first vertical LED chips, the second vertical LED chips and the third vertical LED chips to form a common power output terminal; And
A first conductive pattern thin film including patterns electrically connected to lower electrodes of the one vertical LED chips, a second conductive pattern thin film including patterns electrically connected to lower electrodes of the second vertical LED chips, And a third conductive pattern thin film including patterns electrically connected to lower electrodes of the third vertical LED chips, the thin film substrate forming a plurality of individual power input terminals.
각각이 하부 전극과 상부 전극 사이에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 제1 버티컬 엘이디 칩들, 제2 버티컬 엘이디 칩들 및 제3 버티컬 엘이디 칩들을 제작하는 단계와;
상기 제1 버티컬 엘이디 칩들의 하부 전극들이 상기 제1 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제1 버티컬 엘이디 칩들을 실장하는 단계와;
상기 제2 버티컬 엘이디 칩들의 하부 전극들이 상기 제2 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제2 버티컬 엘이디 칩들을 실장하는 단계와;
상기 제3 버티컬 엘이디 칩들의 하부 전극들이 상기 제3 도전성 패턴 박막의 패턴들과 개별적으로 전기 연결되도록, 상기 박막 기판 상에 상기 제3 버티컬 엘이디 칩들을 실장하는 단계와;
도전성 광 투과판을 상기 제1 버티컬 엘이디 칩들의 상부 전극들, 상기 제2 버티컬 엘이디 칩들의 상부 전극들 및 상기 제3 버티컬 엘이디 칩들의 상부 전극들과 상기 공통 전극에 올려 결합하는 단계를 포함하는 것을 특징으로 하는 엘이디 디스플레이 장치 제조방법.Fabricating a thin film substrate comprising a first conductive pattern thin film, a second conductive pattern thin film, and a third conductive pattern thin film, each of which is composed of a plurality of conductive patterns and having different heights;
Fabricating first vertical LED chips, second vertical LED chips, and third vertical LED chips each including a first conductive type semiconductor layer, an active layer, and a second conductive type semiconductor layer between a lower electrode and an upper electrode;
Mounting the first vertical LED chips on the thin film substrate such that the lower electrodes of the first vertical LED chips are electrically connected to the patterns of the first conductive pattern thin film individually;
Mounting the second vertical LED chips on the thin film substrate such that lower electrodes of the second vertical LED chips are individually electrically connected to the patterns of the second conductive pattern film;
Mounting the third vertical LED chips on the thin film substrate such that the lower electrodes of the third vertical LED chips are individually electrically connected to the patterns of the third conductive pattern thin film;
And bonding the conductive light transmitting plate to the upper electrodes of the first vertical LED chips, the upper electrodes of the second vertical LED chips and the upper electrodes of the third vertical LED chips and the common electrode Wherein the LED display device is a display device.
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