KR20190015902A - Semiconductor writing device and semiconductor device - Google Patents

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KR20190015902A KR1020170099686A KR20170099686A KR20190015902A KR 20190015902 A KR20190015902 A KR 20190015902A KR 1020170099686 A KR1020170099686 A KR 1020170099686A KR 20170099686 A KR20170099686 A KR 20170099686A KR 20190015902 A KR20190015902 A KR 20190015902A
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Abstract

According to an embodiment of the present invention, a semiconductor writing device comprises: a control signal generation unit generating a reserve driving signal and a reserve column selection signal based on a write command; a driving signal generation unit generating a driving signal in order to drive a write driver by adjusting an activation section of the reserve driving signal; and a column selecting signal generation unit generating a plurality of column selection signals which are sequentially activated based on the reserve column selection signal.

Description

반도체 기입 장치 및 반도체 장치{SEMICONDUCTOR WRITING DEVICE AND SEMICONDUCTOR DEVICE}Technical Field [0001] The present invention relates to a semiconductor writing apparatus and a semiconductor device,

본 발명은 반도체 장치에 관한 것으로, 특히 메모리 셀에 데이터를 기입하는 것에 관한 것이다.Field of the Invention [0002] The present invention relates to a semiconductor device, and more particularly to writing data into a memory cell.

반도체 장치에 데이터를 기입하기 위해서는 외부로부터 반도체 장치에 라이트 커맨드가 인가되어야 한다. 즉, 1회의 라이트 커맨드에 대응하여 1회의 라이트 동작이 수행된다.In order to write data into the semiconductor device, a write command must be applied to the semiconductor device from the outside. That is, one write operation is performed corresponding to one write command.

라이트 동작의 상세는 다음과 같다.Details of the write operation are as follows.

라이트 커맨드에 대응하여 입력부의 라이트 드라이버가 구동된다. 이에 따라 글로벌 입출력 라인으로 인가된 데이터는 로컬 입출력 라인으로 전송된다.The write driver of the input unit is driven in response to the write command. Accordingly, data applied to the global input / output line is transferred to the local input / output line.

로컬 입출력 라인으로 전송된 데이터는 컬럼선택신호에 의해 선택된 비트라인으로 전송된다. 이때, 컬럼선택신호는 컬럼 디코더에 의해 컬럼 어드레스를 디코딩함으로써 생성된다.Data transferred to the local input / output line is transferred to the bit line selected by the column select signal. At this time, the column select signal is generated by decoding the column address by the column decoder.

비트라인으로 전송된 데이터는 메모리 셀에 저장된다.The data transferred to the bit line is stored in the memory cell.

1회의 라이트 커맨드에 대응하여 1회의 라이트 동작이 수행되므로, 라이트 동작이 수회 반복될 필요가 있는 경우 라이트 동작의 속도에는 한계가 있게 된다.One write operation is performed in response to one write command, and therefore, when the write operation needs to be repeated several times, there is a limit to the write operation speed.

특히, 웨이퍼나 패키지 단계에서 메모리 셀에 데이터를 기입하고 기입된 데이터를 리드함으로써 반도체 장치를 테스트하는 경우가 있다. 이러한 테스트는 수많은 반도체 장치에 대해 수행되므로, 테스트 속도는 반도체 장치의 생산 속도와 직결된다. 따라서, 라이트 동작 속도를 향상시킬 필요성이 대두된다.Particularly, there is a case where a semiconductor device is tested by writing data into a memory cell at the wafer or package stage and reading the written data. Since this test is performed for a large number of semiconductor devices, the test speed is directly related to the production speed of the semiconductor device. Therefore, there is a need to improve the write operation speed.

본 발명의 실시예에 따른 반도체 기입 장치는, 라이트 커맨드에 기초하여 예비 구동신호 및 예비 컬럼선택신호를 생성하는 제어신호 생성부; 상기 예비 구동신호의 활성화 구간을 조정함으로써, 라이트 드라이버를 구동하기 위한 구동신호를 생성하는 구동신호 생성부; 및 상기 예비 컬럼선택신호에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호를 생성하는 컬럼선택신호 생성부를 포함한다.A semiconductor writing apparatus according to an embodiment of the present invention includes a control signal generation unit for generating a preliminary driving signal and a preliminary column selection signal based on a write command; A drive signal generator for generating a drive signal for driving the write driver by adjusting an activation period of the preliminary drive signal; And a column selection signal generator for generating a plurality of column selection signals sequentially activated based on the preliminary column selection signal.

본 발명의 실시예에 따른 반도체 장치는, 라이트 커맨드에 기초하여 예비 구동신호 및 예비 컬럼선택신호를 생성하는 제어신호 생성부; 상기 예비 구동신호의 활성화 구간을 조정함으로써 구동신호를 생성하는 구동신호 생성부; 상기 구동신호에 기초하여, 글로벌 입출력라인을 통해 입력된 데이터를 로컬 입출력라인으로 전송하는 입력부; 상기 예비 컬럼선택신호에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호를 생성하는 컬럼선택신호 생성부; 및 상기 컬럼선택신호에 기초하여 상기 로컬 입출력라인의 데이터를 비트라인-상기 복수의 컬럼선택신호에 각각 대응함-으로 전송하는 컬럼선택부; 을 포함한다.A semiconductor device according to an embodiment of the present invention includes: a control signal generator for generating a preliminary driving signal and a preliminary column selection signal based on a write command; A driving signal generator for generating a driving signal by adjusting an activation period of the preliminary driving signal; An input unit for transmitting data input through a global input / output line to a local input / output line based on the driving signal; A column selection signal generator for generating a plurality of column selection signals sequentially activated based on the preliminary column selection signal; And a column selector for transmitting the data of the local input / output line to a bit line, corresponding to the plurality of column select signals, based on the column select signal. .

본 발명의 실시예에 따르면 반도체 장치의 라이트 동작 속도를 향상시킬 수 있다.According to the embodiment of the present invention, the write operation speed of the semiconductor device can be improved.

본 발명의 실시예에 따르면 반도체 장치의 피크 전류 소모량을 증가시키지 않을 수 있다.According to the embodiment of the present invention, the peak current consumption of the semiconductor device may not be increased.

도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 구동신호 생성부의 구성도의 일 예.
도 3은 도 1의 컬럼선택신호 생성부의 구성도의 일 예.
도 4는 도 1의 반도체 장치의 신호들의 타이밍도.
도 5는 도 1의 컬럼선택신호 생성부의 구성도의 일 예.
도 6은 도 5의 컬럼선택신호 생성부가 이용된 경우 반도체 장치의 신호들의 타이밍도.
도 7은 도 1의 컬럼선택신호 생성부의 일 예.
도 8은 도 7의 컬럼선택신호 생성부가 이용된 경우 반도체 장치의 신호들의 타이밍도.
도 9는 도 1의 반도체 장치를 포함하는 반도체 시스템의 구성도.1 is a configuration diagram of a semiconductor device according to an embodiment of the present invention;
2 is an example of a configuration diagram of the drive signal generator of FIG.
3 is an example of a configuration diagram of a column selection signal generating unit of FIG.
4 is a timing diagram of signals of the semiconductor device of FIG.
5 is an example of a configuration diagram of a column selection signal generating unit of FIG.
6 is a timing diagram of signals of a semiconductor device when the column select signal generator of FIG. 5 is used.
7 is an example of the column selection signal generating unit of FIG.
8 is a timing diagram of signals of a semiconductor device when the column select signal generator of FIG. 7 is used.
Fig. 9 is a configuration diagram of a semiconductor system including the semiconductor device of Fig. 1; Fig.

도 1은 본 발명의 실시예에 따른 반도체 장치(1)의 구성도이다.1 is a configuration diagram of a semiconductor device 1 according to an embodiment of the present invention.

도 1을 참조하면, 반도체 장치(1)는 반도체 기입 장치(10), 입력부(500), 컬럼선택부(610, 620) 및 메모리 셀(710, 720)을 포함할 수 있다. 1, a semiconductor device 1 may include a semiconductor writing device 10, an input unit 500, column selectors 610 and 620, and memory cells 710 and 720.

반도체 기입 장치(10)는 입력부(500)와 컬럼선택부(610, 620)를 제어하여 메모리 셀(710, 720)에 데이터를 기입한다. 반도체 기입 장치(10)는 제어신호 생성부(100), 로우선택신호 생성부(X-DEC; 200), 구동신호 생성부(300) 및 컬럼선택신호 생성부(Y-DEC; 400)를 포함할 수 있다. The semiconductor writing apparatus 10 controls the input unit 500 and the column select units 610 and 620 to write data to the memory cells 710 and 720. The semiconductor writing apparatus 10 includes a control signal generating unit 100, a row selecting signal generating unit (X-DEC) 200, a driving signal generating unit 300, and a column selecting signal generating unit (Y-DEC) can do.

제어신호 생성부(100)는 액티브 커맨드(ACT)에 기초하여 예비 구동신호(PRE_BWEN) 및 예비 컬럼선택신호(PRE_YI)를 생성할 수 있다. 예비 구동신호(PRE_BWEN) 및 예비 컬럼선택신호(PRE_YI)는 소정의 폭을 갖는 펄스일 수 있다.The control signal generation unit 100 may generate the preliminary driving signal PRE_BWEN and the preliminary column selection signal PRE_YI based on the active command ACT. The preliminary driving signal PRE_BWEN and the preliminary column selecting signal PRE_YI may be pulses having a predetermined width.

로우선택신호 생성부(X-DEC; 200)는 라이트 커맨드(WR) 및 로우 어드레스(RADD)에 기초하여 복수의 워드라인 중 적어도 하나를 선택한다. 도 1에는 1개의 워드라인(WL) 및 1개의 비트라인(BL)만이 도시되어 있지만, 복수의 워드라인 및 비트라인이 포함될 수 있다. 로우 선택신호 생성부(200)는 로우 어드레스(RADD)를 디코딩한 결과에 따라 복수의 워드라인 중 하나를 선택할 수 있다. 이에 따라, 선택된 워드라인(WL)에 연결된 메모리 셀(710, 720)의 트랜지스터(TR1, TR2)가 턴온될 수 있다.The row select signal generator (X-DEC) 200 selects at least one of the plurality of word lines based on the write command WR and the row address RADD. Although only one word line WL and one bit line BL are shown in Fig. 1, a plurality of word lines and bit lines may be included. The row select signal generator 200 can select one of the plurality of word lines according to a result of decoding the row address RADD. Accordingly, the transistors TR1 and TR2 of the memory cells 710 and 720 connected to the selected word line WL can be turned on.

구동신호 생성부(300)는 예비 구동신호(PRE_BWEN)의 활성화 구간(펄스폭)을 조정함으로써 입력부(500)를 구동하기 위한 구동신호(BWEN)를 생성할 수 있다. The driving signal generating unit 300 may generate the driving signal BWEN for driving the input unit 500 by adjusting the activation period (pulse width) of the preliminary driving signal PRE_BWEN.

컬럼선택신호 생성부(Y-DEC; 400)는 예비 컬럼선택신호(PRE_YI) 및 컬럼 어드레스(CADD)에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호(YI1, YI2)를 생성할 수 있다. 복수의 컬럼선택신호(YI1, YI2)는 예비 컬럼선택신호(PRE_YI) 및/또는 예비 컬럼선택신호(PRE_YI)를 딜레이한 신호일 수 있다.The column selection signal generator (Y-DEC) 400 can generate a plurality of column selection signals YI1 and YI2 that are sequentially activated based on the preliminary column selection signal PRE_YI and the column address CADD. The plurality of column select signals YI1 and YI2 may be signals delayed by the preliminary column select signal PRE_YI and / or the preliminary column select signal PRE_YI.

입력부(500)는 글로벌 입출력라인(GIO)와 로컬 입출력라인(LIO1, LIO2)의 사이에 연결된다. 입력부(500)는 라이트 드라이버일 수 있다. 입력부(500)는 구동신호(BWEN)에 기초하여, 글로벌 입출력라인(GIO)을 통해 입력된 데이터를 로컬 입출력라인(LIO1, LIO2)으로 전송한다.The input unit 500 is connected between the global input / output line GIO and the local input / output lines LIO1 and LIO2. The input unit 500 may be a write driver. The input unit 500 transmits data input through the global input / output line GIO to the local input / output lines LIO1 and LIO2 based on the driving signal BWEN.

컬럼선택부(610, 620)는 로컬 입출력라인(LIO1, LIO2)과 비트라인(BL1, BL2)의 사이에 연결된다. 컬럼선택부(610, 620)는 컬럼선택신호(YI1, YI2)에 기초하여 상기 로컬 입출력라인(LIO1, LIO2)의 데이터를 비트라인(BL1, BL2)으로 전송한다. 컬럼선택신호(YI1, YI2)는 순차적으로 활성화되므로, 로컬 입출력라인(LIO1)의 데이터가 비트라인(BL1)으로 전송되는 동작과 로컬 입출력라인(LIO2)의 데이터가 비트라인(BL2)으로 전송되는 동작은 순차적으로 수행될 수 있다.The column selectors 610 and 620 are connected between the local input / output lines LIO1 and LIO2 and the bit lines BL1 and BL2. The column selectors 610 and 620 transmit the data of the local input / output lines LIO1 and LIO2 to the bit lines BL1 and BL2 based on the column select signals YI1 and YI2. The column select signals YI1 and YI2 are sequentially activated so that the operation of transferring the data of the local input / output line LIO1 to the bit line BL1 and the operation of transferring the data of the local input / output line LIO2 to the bit line BL2 The operation can be performed sequentially.

메모리 셀(710, 720)은 워드라인(WL)과 비트라인(BL1, BL2)의 사이에 연결된 셀 트랜지스터(TR1, TR2) 및 셀 캐패시터(C1, C2)를 포함한다. 선택된 워드라인(WL)에 연결된 셀 트랜지스터(TR1, TR2)는 턴온된 상태이므로, 비트라인(BL1, BL2)의 데이터는 셀 캐패시터(C1, C2)에 저장된다.The memory cells 710 and 720 include cell transistors TR1 and TR2 and cell capacitors C1 and C2 connected between the word line WL and the bit lines BL1 and BL2. Since the cell transistors TR1 and TR2 connected to the selected word line WL are in a turned-on state, the data of the bit lines BL1 and BL2 are stored in the cell capacitors C1 and C2.

도 2는 도 1의 구동신호 생성부(300)의 구성도의 일 예이다.2 is an example of a configuration diagram of the drive signal generator 300 of FIG.

도 2를 참조하면, 구동신호 생성부(300)는 예비 구동신호(PRE_BWEN)의 활성화 구간을 조정함으로써 입력부(500)를 구동하기 위한 구동신호(BWEN)를 생성한다. 구동신호 생성부(300)는 딜레이 회로(DLY; 310), 펄스 생성부(320), SR 래치(330) 및 선택 회로(340)를 포함할 수 있다.Referring to FIG. 2, the driving signal generator 300 generates a driving signal BWEN for driving the input unit 500 by adjusting the activation period of the preliminary driving signal PRE_BWEN. The driving signal generating unit 300 may include a delay circuit DLY 310, a pulse generating unit 320, an SR latch 330, and a selecting circuit 340.

딜레이 회로(310)는 예비 구동신호(PRE_BWEN)를 딜레이한다. 딜레이 회로(310)로서 공지의 RC 딜레이 회로가 이용될 수 있다.The delay circuit 310 delays the preliminary driving signal PRE_BWEN. As the delay circuit 310, a known RC delay circuit can be used.

펄스 생성부(320)는 딜레이된 예비 구동신호(DLY_PRE_BWEN)에 기초하여 리셋펄스(RST_PLS)를 생성한다. 펄스 생성부(320))는 딜레이된 예비 구동신호(PRE_BWEN)의 폴링 에지에서 리셋 펄스(RST_PLS)가 생성되도록 할 수 있다.The pulse generating unit 320 generates a reset pulse RST_PLS based on the delayed preliminary driving signal DLY_PRE_BWEN. Pulse generator 320) may cause the reset pulse RST_PLS to be generated at the falling edge of the delayed preliminary driving signal PRE_BWEN.

SR 래치(330)는 제어신호 생성부(100)에서 생성된 예비 구동신호(PRE_BWEN)를 셋 신호로 입력받고, 펄스 생성부(320)에서 생성된 리셋 펄스(RST_PLS)를 리셋 신호로 입력받아 구동신호(BWEN)를 출력한다. 이에 따라, 구동신호(BWEN)는 예비 구동신호(PRE_BWEN)의 라이징 에지부터 딜레이된 예비 구동신호(PRE_BWEN)의 폴링 에지까지 활성화될 수 있다.The SR latch 330 receives the preliminary driving signal PRE_BWEN generated by the control signal generating unit 100 as a set signal and receives the reset pulse RST_PLS generated by the pulse generating unit 320 as a reset signal, And outputs a signal BWEN. Accordingly, the driving signal BWEN can be activated from the rising edge of the preliminary driving signal PRE_BWEN to the falling edge of the preliminary driving signal PRE_BWEN delayed.

선택 회로(340)는 테스트모드 신호(TM)에 기초하여 제어신호 생성부(100)에서 생성된 예비 구동신호(PRE_BWEN)와 SR 래치(330)에서 생성된 구동신호(BWEN) 중 어느 하나를 구동신호(BWEN)로서 출력할 수 있다. 출력되는 구동신호(BWEN)에 의해 입력부(500)가 구동된다. 선택 회로(340)는 생략될 수 있으며, 이 경우 SR 래치(330)에서 출력되는 구동신호(BWEN)에 의해 입력부(500)가 구동된다.The selection circuit 340 drives either the preliminary driving signal PRE_BWEN generated in the control signal generator 100 or the driving signal BWEN generated in the SR latch 330 based on the test mode signal TM And output it as a signal BWEN. And the input unit 500 is driven by the output drive signal BWEN. The selection circuit 340 may be omitted, and in this case, the input unit 500 is driven by the drive signal BWEN output from the SR latch 330.

이러한 구성의 구동신호 생성부(300)에 의해 예비 구동신호(PRE_BWEN)의 활성화 구간이 조절되어 구동신호(BWEN)가 생성된다. 구동신호(BWEN)의 활성화 구간은 라이트 커맨드(WR)가 입력된 때로부터 다음 라이트 커맨드가 입력 가능한 시간까지의 지연 시간(tCCD; column to column delay)보다 적을 수 있다.The activation period of the preliminary driving signal PRE_BWEN is adjusted by the driving signal generation unit 300 having the above-described configuration to generate the driving signal BWEN. The activation period of the drive signal BWEN may be smaller than the delay time tCCD (column to column delay) from when the write command WR is input until when the next write command can be input.

도 3은 도 1의 컬럼선택신호 생성부(400)의 구성도의 일 예(400a)이다.FIG. 3 shows an example 400a of the column selection signal generator 400 of FIG.

도 3을 참조하면, 컬럼선택신호 생성부(400a)는 예비 컬럼선택신호(PRE_YI)에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호(Y<k>, Y<k+64>; 0≤k≤63인 정수)를 생성한다. 컬럼선택신호 생성부(400a)는 딜레이 회로(410), 선택회로(420) 및 디코더(DEC; 431, 432)를 포함할 수 있다.3, the column selection signal generator 400a includes a plurality of column selection signals Y <k>, Y <k + 64>, 0≤k (k) that are sequentially activated based on the preliminary column selection signal PRE_YI &Lt; / = 63). The column selection signal generator 400a may include a delay circuit 410, a selection circuit 420 and a decoder (DEC) 431 and 432.

딜레이회로(410)는 예비 컬럼선택신호(PRE_YI)를 딜레이한다. 딜레이회로(410)로서 공지의 RC 딜레이 회로가 이용될 수 있다.The delay circuit 410 delays the preliminary column selection signal PRE_YI. As the delay circuit 410, a known RC delay circuit can be used.

선택회로(420)는 딜레이회로(410)에 대응하여 배치되고, 테스트모드 신호(TM)에 기초하여, 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)와, 딜레이회로(410)에서 딜레이된 예비 컬럼선택신호(DLY_PRE_YI) 중 어느 하나를 디코더 인에이블 신호(DEC_EN)로서 디코더(432)에 제공한다. 선택회로(420)는 테스트모드 신호(TM)가 비활성화된 경우 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)를 디코더 인에이블 신호(DEC_EN)로서 출력하고, 테스트모드 신호(TM)가 활성화된 경우 딜레이회로(410)에서 딜레이된 예비 컬럼선택신호(DLY_PRE_YI)를 디코더 인에이블 신호(DEC_EN)로서 출력할 수 있다. 선택회로(420)는 멀티플렉서일 수 있다. The selection circuit 420 is arranged corresponding to the delay circuit 410 and generates a preliminary column selection signal PRE_YI generated by the control signal generation section 100 based on the test mode signal TM and a preliminary column selection signal PRE_YI generated by the delay circuit 410 ) To the decoder 432 as a decoder enable signal DEC_EN. The decoder 432 selects one of the preliminary column selection signals DLY_PRE_YI delayed by the decoder enable signal DEC_EN. The selection circuit 420 outputs the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 as a decoder enable signal DEC_EN when the test mode signal TM is inactivated and outputs the test mode signal TM The delay circuit 410 may output the delayed preliminary column selection signal DLY_PRE_YI as a decoder enable signal DEC_EN. The selection circuit 420 may be a multiplexer.

테스트모드 신호(TM)는 외부에서 반도체 장치(1)에 인가되는 신호일 수 있다. 버스트 타입(Burst Type), 버스트 랭쓰(BL, Burst Length), 카스 레이턴시(CL, Column address strobe signal Latency), 리드 레이턴시(RL, Read Latency) 등과 같은 제어 정보가 저장되는 영역을 일반적으로 모드 레지스터라고 한다. 이러한 모드 레지스터에 저장되는 각종 제어 정보의 값을 설정하는 것을 모드 레지스터 셋이라 한다. 모드 레지스터 셋은 모드 레지스터 설정 커맨드과 함께 어드레스 핀에 인가된 값에 의해 설정된다. 테스트모드 신호(TM)는 모드 레지스터 설정 커맨드에 의해 인가될 수 있다.The test mode signal TM may be a signal applied to the semiconductor device 1 from the outside. An area in which control information such as a burst type, a burst length (BL), a column address strobe signal latency (CL), a read latency (RL) do. Setting the value of various control information stored in the mode register is called a mode register set. The mode register set is set by the value applied to the address pin along with the mode register setting command. The test mode signal TM can be applied by a mode register setting command.

디코더(431)는 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)에 기초하여 구동되며, 컬럼 어드레스(CADD)를 디코딩함으로써 제1 컬럼선택신호 그룹(YI<0:63>)을 생성할 수 있다. 제1 컬럼선택신호 그룹(YI<0:63>)은 64개의 컬럼선택신호를 포함하며, 컬럼 어드레스(CADD)에 기초하여 그 중 하나의 컬럼선택신호(YI<k>, 0≤k≤63인 정수)가 활성화되고, 나머지 컬럼선택신호는 비활성화될 수 있다.The decoder 431 is driven based on the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 and decodes the column address CADD to generate the first column selection signal group YI <0:63> Can be generated. The first column selection signal group YI <0:63> includes 64 column selection signals, and based on the column address CADD, one of the column selection signals YI <k>, 0≤k≤63 And the remaining column selection signals can be inactivated.

디코더(432)는 디코더 인에이블 신호(DEC_EN)에 기초하여 구동되며, 컬럼 어드레스(CADD)를 디코딩함으로써 제2 컬럼선택신호 그룹(YI<64:127>)을 생성할 수 있다. 제2 컬럼선택신호 그룹(YI<64:127>)은 제1 컬럼선택신호 그룹(YI<0:63>)과 상이한 64개의 컬럼선택신호를 포함하며, 컬럼 어드레스(CADD)에 기초하여 그 중 하나의 컬럼선택신호(YI<k+64>, 0≤k≤63인 정수)가 활성화되고, 나머지 컬럼선택신호는 비활성화될 수 있다.The decoder 432 is driven based on the decoder enable signal DEC_EN and can generate the second column select signal group YI <64: 127> by decoding the column address CADD. The second column select signal group YI <64: 127> includes 64 column select signals different from the first column select signal group (YI <0: 63>), and based on the column address CADD, One column select signal (YI < k + 64 >, an integer with 0 &lt; = k &lt; = 63) is activated and the remaining column select signals can be deactivated.

디코더(431)와 디코더(432)는 동일한 컬럼 어드레스(CADD)를 디코딩할 수 있다. 따라서, 디코더(431)에서 출력되는 제1 컬럼선택신호 그룹(YI<0:63>)의 값과, 디코더(432)에서 출력되는 제2 컬럼선택신호 그룹(YI<64:127>)의 값은 동일할 수 있다. 예를 들어, 디코더(431)에서 출력되는 YI<0>가 하이 레벨이고 YI<1:63>이 로우 레벨이면, 디코더(432)에서 출력되는 YI<64>가 하이 레벨이고 YI<65:127>이 로우 레벨일 수 있다. 다만, 디코더(431)는 예비 컬럼선택신호(PRE_YI)에 의해 구동되고, 디코더(432)는 딜레이 회로(410)에 의해 딜레이된 예비 컬럼선택신호(DLY_PRE_YI)에 의해 구동되므로, YI<0>와 YI<64>는 순차적으로 활성화될 수 있다. 예를 들어, YI<0>가 먼저 하이 레벨이 된 이후에 Y<64>가 하이 레벨로 천이할 수 있다. The decoder 431 and the decoder 432 can decode the same column address CADD. Accordingly, the value of the first column selection signal group YI <0: 63> output from the decoder 431 and the value of the second column selection signal group YI <64: 127> output from the decoder 432 May be the same. For example, if YI <0> output from the decoder 431 is high level and YI <1: 63> is low level, YI <64> output from the decoder 432 is high level and YI < &Gt; may be low level. However, since the decoder 431 is driven by the preliminary column select signal PRE_YI and the decoder 432 is driven by the preliminary column select signal DLY_PRE_YI delayed by the delay circuit 410, YI < 0 > YI < 64 > can be activated sequentially. For example, Y <64> may transition to a high level after YI <0> first becomes a high level.

본 실시예에서, 제1 컬럼선택신호 그룹(YI<0:63>)과 제2 컬럼선택신호 그룹(YI<64:127>)에 속하는 컬럼선택신호들(YI<0:127>)은 128개의 비트라인에 일대일로 대응할 수 있다. 그리고, 128개의 비트라인은 하나의 워드라인에 연결될 수 있다.In this embodiment, the column selection signals YI <0: 127> belonging to the first column selection signal group YI <0:63> and the second column selection signal group YI <64: 127> One-to-one correspondence to the bit lines. And 128 bit lines can be connected to one word line.

도 4는 도 1의 반도체 장치(1)의 신호들의 타이밍도이다.4 is a timing diagram of signals of the semiconductor device 1 of FIG.

도 4를 참조하면, 타이밍 t41에서 라이트 커맨드(WR)가 입력된다. 이에 따라, 로우선택신호 생성부(200)는 로우 어드레스(RADD)에 기초하여 특정 워드라인(WL)을 활성화한다. 제어신호 생성부(100)는 예비 구동신호(PRE_BWEN) 및 예비 컬럼선택신호(PRE_YI)를 활성화한다. 본 실시예에서 예비 구동신호(PRE_BWEN) 및 예비 컬럼선택신호(PRE_YI)은 소정의 활성화 구간(펄스폭)을 갖는 펄스이며, 예비 구동신호(PRE_BWEN) 및 예비 컬럼선택신호(PRE_YI)의 펄스폭은 클럭 신호(CLK)의 주기(tCK)보다 작을 수 있다. 클럭 신호(CLK)는 외부로부터 반도체 장치(1)에 라이트 커맨드(WR)가 인가될 때 함께 인가되는 신호일 수 있다.Referring to Fig. 4, a write command WR is input at timing t41. Accordingly, the row selection signal generator 200 activates the specific word line WL based on the row address RADD. The control signal generator 100 activates the preliminary driving signal PRE_BWEN and the preliminary column selection signal PRE_YI. In this embodiment, the preliminary driving signal PRE_BWEN and the preliminary column selection signal PRE_YI are pulses having a predetermined activation period (pulse width), and the pulse widths of the preliminary driving signal PRE_BWEN and the preliminary column selection signal PRE_YI are May be smaller than the period tCK of the clock signal CLK. The clock signal CLK may be a signal that is applied together when the write command WR is applied to the semiconductor device 1 from the outside.

구동신호 생성부(300)는 예비 구동신호(PRE_BWEN)에 기초하여 구동신호(BWEN)를 활성화한다. 디코더(431)는 예비 컬럼선택신호(PRE_YI)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩하며, 이에 따라 제1 컬럼선택신호 그룹(Y<0:63>) 중 하나(Y<k>, 0≤k≤63인 정수)를 활성화한다.The driving signal generator 300 activates the driving signal BWEN based on the preliminary driving signal PRE_BWEN. The decoder 431 is driven by the preliminary column select signal PRE_YI to decode the column address CADD and accordingly generates one of the first column select signal groups Y <0:63> (Y <k>, 0 Lt; = k &lt; = 63).

타이밍 t42에서, 구동신호 생성부(300)의 딜레이회로(310)에서 딜레이된 예비 구동신호(DLY_PRE_BWEN)가 활성화된다. 또한, 컬럼선택신호 생성부(400a)의 딜레이회로(410)에서 딜레이된 예비 컬럼선택신호(DLY_PRE_YI)가 출력되며, 이에 따라 디코더(432)가 구동되어 제1 컬럼선택신호 그룹(Y<64:127>) 중 하나(Y<k+64>, 0≤k≤63인 정수)가 활성화된다.At timing t42, the preliminary driving signal DLY_PRE_BWEN delayed by the delay circuit 310 of the driving signal generating unit 300 is activated. The delayed preliminary column selection signal DLY_PRE_YI is outputted from the delay circuit 410 of the column selection signal generator 400a and the decoder 432 is driven to output the first column selection signal group Y < 127 >) (Y < k + 64 >, 0 &lt; k &lt;

타이밍 t43에서 딜레이된 예비 구동신호(DLY_PRE_BWEN)가 비활성화된다. 이에 따라 펄스생성회로(320)에서 리셋 펄스(RST_PLS)가 생성된다. 타이밍 t43에서 SR 래치(330)에 리셋 펄스가 입력됨에 따라, 타이밍 t41에서 활성화되었던 구동신호(BWEN)는 타이밍 t43에서 비활성화된다. 즉, 구동신호(BWEN)는 t41~t43 동안 활성화된다.The delayed preliminary driving signal DLY_PRE_BWEN is deactivated at the timing t43. Thus, a reset pulse RST_PLS is generated in the pulse generating circuit 320. [ As the reset pulse is input to the SR latch 330 at the timing t43, the drive signal BWEN which was activated at the timing t41 is deactivated at the timing t43. That is, the drive signal BWEN is activated for t41 to t43.

본 실시예에서 tCCD는 4*tCK라고 가정한다. 구동신호(BWEN)는 딜레이회로(310)의 딜레이시간에 컬럼선택신호(YI<k>, YI<k+64>)의 펄스폭을 더한 값에 해당하는 동안 활성화되며, 이는 tCCD보다 작다. 예비 구동신호(PRE_BWEN)에 비해 구동신호(BWEN)의 활성화 구간이 길어진다. 이에 따라 구동신호(BWEN)가 활성화되는 동안 2개의 컬럼선택신호(Y<k>, Y<k+64>)가 순차적으로 활성화될 수 있다. 따라서, 글로벌 입출력 라인(GIO)의 데이터가 로컬 입출력 라인(LIO1, LIO2)에 전송되어 있는 동안, 메모리 셀(710)에 라이트 동작(로컬 입출력 라인(LIO1)의 데이터가 비트라인(BL1)을 거쳐 셀 트랜지스터(TR1)에 저장되는 동작)과 메모리 셀(720)에 라이트 동작(로컬 입출력 라인(LIO2)의 데이터가 비트라인(BL2)을 거쳐 셀 트랜지스터(TR2)에 저장되는 동작)이 순차적으로 수행될 수 있다.In the present embodiment, it is assumed that tCCD is 4 * tCK. The driving signal BWEN is activated while the delay time of the delay circuit 310 corresponds to the sum of the pulse widths of the column selection signals YI < k >, YI < k + 64 >, which is smaller than tCCD. The activation period of the driving signal BWEN becomes longer than the preliminary driving signal PRE_BWEN. Accordingly, the two column selection signals Y <k>, Y <k + 64> can be sequentially activated while the driving signal BWEN is activated. Therefore, while the data of the global input / output line GIO is being transferred to the local input / output lines LIO1 and LIO2, the data in the local input / output line LIO1 is transferred to the memory cell 710 through the bit line BL1 The operation of storing data in the cell transistor TR1 via the bit line BL2 and the operation of storing data in the local input / output line LIO2 in the memory cell 720) .

도 5는 도 1의 컬럼선택신호 생성부의 구성도의 일 예(400b)이다.5 is an example (400b) of a configuration diagram of the column selection signal generation unit of FIG.

도 5의 컬럼선택신호 생성부(400b)는 3개의 딜레이 회로(511, 512, 513), 3개의 선택회로(521, 522, 523) 및 4개의 디코더(531, 532, 533, 534)를 포함한다. 도 5에서 컬럼선택신호 YI<0:127>은 4개의 그룹(YI<0:31>, YI<32:63>, YI<64:95>, YI<96:127>)로 나뉜다.5 includes three delay circuits 511, 512, 513, three selection circuits 521, 522, 523 and four decoders 531, 532, 533, 534 do. In FIG. 5, the column selection signals YI <0: 127> are divided into four groups (YI <0:31>, YI <32:63>, YI <64:95>, YI <96: 127>).

디코더(531)는 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)에 기초하여 구동되며, 컬럼 어드레스(CADD)를 디코딩함으로써 제1 컬럼선택신호 그룹(YI<0:31>)을 생성할 수 있다. 제1 컬럼선택신호 그룹(YI<0:31>)은 32개의 컬럼선택신호를 포함하며, 컬럼 어드레스(CADD)에 기초하여 그 중 하나의 컬럼선택신호(YI<k>, 0≤k≤31인 정수)가 활성화되고, 나머지 컬럼선택신호는 비활성화될 수 있다.딜레이 회로(511)는 도 3의 딜레이 회로(410)와 동일하며, 다만 도 3의 딜레이 회로(410)의 딜레이값이 3*tCK 였던 것과는 달리, 딜레이 회로(511)는 tCK의 딜레이값을 가질 수 있다.The decoder 531 is driven based on the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 and generates a first column selection signal group YI <0:31> by decoding the column address CADD. Can be generated. The first column select signal group YI < 0:31 > includes 32 column select signals, and based on the column address CADD, one of the column select signals YI < The delay circuit 511 is the same as the delay circuit 410 of FIG. 3 except that the delay value of the delay circuit 410 of FIG. 3 is 3 * Unlike tCK, the delay circuit 511 may have a delay value of tCK.

선택회로(521)는 테스트모드 신호(TM)에 기초하여 예비 컬럼선택신호(PRE_YI) 및 제1 딜레이된 예비 컬럼선택신호(DLY_PRE_YI1) 중 하나를 제1 디코더 인에이블 신호(DEC_EN1)로서 출력한다. 선택회로(521)는 테스트모드 신호(TM)가 비활성화된 경우 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)를 제1 디코더 인에이블 신호(DEC_EN1)로서 출력하고, 테스트모드 신호(TM)가 활성화된 경우 딜레이회로(511)에서 딜레이된 제1 딜레이된 예비 컬럼선택신호(DLY_PRE_YI1)를 제1 디코더 인에이블 신호(DEC_EN1)로서 출력할 수 있다. 선택회로(521)는 멀티플렉서일 수 있다. The selection circuit 521 outputs one of the preliminary column selection signal PRE_YI and the first delayed preliminary column selection signal DLY_PRE_YI1 as the first decoder enable signal DEC_EN1 based on the test mode signal TM. The selection circuit 521 outputs the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 as the first decoder enable signal DEC_EN1 when the test mode signal TM is inactivated, The first delayed preliminary column selection signal DLY_PRE_YI1 delayed by the delay circuit 511 can be output as the first decoder enable signal DEC_EN1 when the first preliminary column selection signal TM is activated. The selection circuit 521 may be a multiplexer.

디코더(532)는 제1 디코더 인에이블 신호(DEC_EN1)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩함으로써 제2 컬럼선택신호 그룹(Y<32:63>)을 생성한다. 디코더(532)는 예를 들어 컬럼선택신호(Y<k+32>)를 활성화하고, 제2 컬럼선택신호 그룹(Y<32:63>)의 나머지 컬럼선택신호들을 비활성화할 수 있다.The decoder 532 is driven by the first decoder enable signal DEC_EN1 to generate a second column select signal group Y <32:63> by decoding the column address CADD. Decoder 532 may activate the column select signal Y <k + 32>, for example, and deactivate the remaining column select signals of the second column select signal group Y <32:63>.

딜레이 회로(512)는 제1 딜레이된 예비 컬럼선택신호(DLY_PRE_YI1)를 딜레이하여 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)를 생성한다. 딜레이 회로(512)는 딜레이 회로(511)와 동일한 딜레이값(tCK)을 가질 수 있다. 따라서, 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)는 제1 딜레이된 예비 컬럼선택신호(DLY_PRE_YI1)에 비해 tCK만큼 딜레이될 수 있다.The delay circuit 512 delays the first delayed preliminary column selection signal DLY_PRE_YI1 to generate a second delayed preliminary column selection signal DLY_PRE_YI2. The delay circuit 512 may have the same delay value tCK as the delay circuit 511. [ Therefore, the second delayed preliminary column selection signal DLY_PRE_YI2 can be delayed by tCK compared to the first delayed preliminary column selection signal DLY_PRE_YI1.

선택회로(522)는 테스트모드 신호(TM)에 기초하여 예비 컬럼선택신호(PRE_YI) 및 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2) 중 하나를 제2 디코더 인에이블 신호(DEC_EN2)로서 출력한다. 선택회로(522)는 테스트모드 신호(TM)가 비활성화된 경우 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)를 제2 디코더 인에이블 신호(DEC_EN2)로서 출력하고, 테스트모드 신호(TM)가 활성화된 경우 딜레이회로(512)에서 딜레이된 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)를 제2 디코더 인에이블 신호(DEC_EN2)로서 출력할 수 있다. 선택회로(522)는 멀티플렉서일 수 있다. The selection circuit 522 outputs one of the preliminary column selection signal PRE_YI and the second delayed preliminary column selection signal DLY_PRE_YI2 as the second decoder enable signal DEC_EN2 based on the test mode signal TM. The selection circuit 522 outputs the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 as the second decoder enable signal DEC_EN2 when the test mode signal TM is inactivated, The second delayed preliminary column selection signal DLY_PRE_YI2 delayed by the delay circuit 512 can be output as the second decoder enable signal DEC_EN2 when the enable signal TM is activated. The selection circuit 522 may be a multiplexer.

디코더(533)는 제2 디코더 인에이블 신호(DEC_EN2)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩함으로써 제3 컬럼선택신호 그룹(Y<64:95>)을 생성한다. 디코더(533)는 예를 들어 컬럼선택신호(Y<k+64>)를 활성화하고, 제3 컬럼선택신호 그룹(Y<64:95>)의 나머지 컬럼선택신호들을 비활성화할 수 있다.The decoder 533 is driven by the second decoder enable signal DEC_EN2 to generate the third column select signal group Y <64:95> by decoding the column address CADD. The decoder 533 may activate the column select signal Y <k + 64>, for example, and deactivate the remaining column select signals of the third column select signal group Y <64:95>.

딜레이 회로(513)는 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)를 딜레이하여 제3 딜레이된 예비 컬럼선택신호(DLY_PRE_YI3)를 생성한다. 딜레이 회로(513)는 딜레이 회로(511) 및 딜레이 회로(512)와 동일한 딜레이값(tCK)을 가질 수 있다. 따라서, 제3 딜레이된 예비 컬럼선택신호(DLY_PRE_YI3)는 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)에 비해 tCK만큼 딜레이될 수 있다.The delay circuit 513 delays the second delayed preliminary column selection signal DLY_PRE_YI2 to generate a third delayed preliminary column selection signal DLY_PRE_YI3. The delay circuit 513 may have the same delay value tCK as the delay circuit 511 and the delay circuit 512. [ Thus, the third delayed preliminary column select signal DLY_PRE_YI3 can be delayed by tCK compared to the second delayed preliminary column select signal DLY_PRE_YI2.

선택회로(523)는 테스트모드 신호(TM)에 기초하여 예비 컬럼선택신호(PRE_YI) 및 제3 딜레이된 예비 컬럼선택신호(DLY_PRE_YI3) 중 하나를 제3 디코더 인에이블 신호(DEC_EN3)로서 출력한다. 선택회로(523)는 테스트모드 신호(TM)가 비활성화된 경우 제어신호 생성부(100)에서 생성된 예비 컬럼선택신호(PRE_YI)를 제3 디코더 인에이블 신호(DEC_EN3)로서 출력하고, 테스트모드 신호(TM)가 활성화된 경우 딜레이회로(513)에서 딜레이된 제3 딜레이된 예비 컬럼선택신호(DLY_PRE_YI3)를 제3 디코더 인에이블 신호(DEC_EN3)로서 출력할 수 있다. 선택회로(523)는 멀티플렉서일 수 있다. The selection circuit 523 outputs one of the preliminary column selection signal PRE_YI and the third delayed preliminary column selection signal DLY_PRE_YI3 as the third decoder enable signal DEC_EN3 based on the test mode signal TM. The selection circuit 523 outputs the preliminary column selection signal PRE_YI generated by the control signal generation unit 100 as the third decoder enable signal DEC_EN3 when the test mode signal TM is inactivated, The third delayed preliminary column selection signal DLY_PRE_YI3 delayed by the delay circuit 513 can be output as the third decoder enable signal DEC_EN3 when the enable signal TM is activated. The selection circuit 523 may be a multiplexer.

디코더(534)는 제3 디코더 인에이블 신호(DEC_EN3)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩함으로써 제4 컬럼선택신호 그룹(Y<96:127>)을 생성한다. 디코더(534)는 예를 들어 컬럼선택신호(Y<k+96>)를 활성화하고, 제4 컬럼선택신호 그룹(Y<64:95>)의 나머지 컬럼선택신호들을 비활성화할 수 있다.The decoder 534 is driven by a third decoder enable signal DEC_EN3 to generate a fourth column select signal group Y <96: 127> by decoding the column address CADD. The decoder 534 may activate the column select signal Y < k + 96 >, for example, and deactivate the remaining column select signals of the fourth column select signal group Y < 64:95 >.

본 실시예에서 제1 컬럼선택신호 그룹(Y<0:31>), 제2 컬럼선택신호 그룹(Y<32:63>), 제3 컬럼선택신호 그룹(Y<64:95>) 및 제4 컬럼선택신호 그룹(Y<96:127>)에 속하는 컬럼선택신호들(Y<0:127>)은 비트라인과 일대일로 대응할 수 있다. 그리고, 128개의 비트라인들은 하나의 워드라인에 연결될 수 있다. In this embodiment, the first column selection signal group Y <0:31>, the second column selection signal group Y <32:63>, the third column selection signal group Y <64:95> Column select signals (Y <0: 127>) belonging to the four column select signal group (Y <96: 127>) can correspond one-to-one with the bit line. And 128 bit lines can be connected to one word line.

도 6은 도 5의 컬럼선택신호 생성부(400b)가 이용된 경우 반도체 장치(1)의 신호들의 타이밍도이다. 구동신호 생성부(300)에 의해 생성되는 예비 구동신호(PRE_BWEN), 딜레이된 예비 구동신호(DLY_PRE_BWEN), 리셋 펄스(RST_PLS) 및 구동신호(BWEN)는 도 4와 동일하므로 설명을 생략한다.6 is a timing chart of signals of the semiconductor device 1 when the column select signal generator 400b of FIG. 5 is used. The preliminary driving signal PRE_BWEN, the delayed preliminary driving signal DLY_PRE_BWEN, the reset pulse RST_PLS, and the driving signal BWEN generated by the driving signal generating unit 300 are the same as those in FIG.

도 6을 참조하면, 타이밍 t61에서 라이트 커맨드(WR)가 입력되고, 제어신호 생성부(100)에 의해 예비 컬럼선택신호(PRE_YI)가 활성화된다. 디코더(531)는 예비 컬럼선택신호(PRE_YI)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩하며, 이에 따라 제1 컬럼선택신호 그룹(Y<0:31>) 중 하나(Y<k>, 0≤k≤31인 정수)가 활성화된다.Referring to FIG. 6, a write command WR is input at timing t61, and a preliminary column selection signal PRE_YI is activated by the control signal generation unit 100. As shown in FIG. The decoder 531 is driven by the preliminary column select signal PRE_YI to decode the column address CADD and accordingly generates one of the first column select signal groups Y <0:31> (Y <k>, 0 Lt; = k &lt; = 31) is activated.

타이밍 t62에서, 컬럼선택신호 생성부(400b)의 딜레이회로(511)에서 딜레이된 제1 딜레이된 예비 컬럼선택신호(DLY_PRE_YI1)가 출력되며, 이에 따라 디코더(532)가 구동되어 제2 컬럼선택신호 그룹(Y<31:63>) 중 하나(Y<k+32>)가 활성화된다.At the timing t62, the first delayed preliminary column selection signal DLY_PRE_YI1 delayed by the delay circuit 511 of the column selection signal generation section 400b is output, and accordingly, the decoder 532 is driven to output the second column selection signal One of the groups (Y < k: 32 >) is activated.

타이밍 t63에서, 컬럼선택신호 생성부(400b)의 딜레이회로(512)에서 딜레이된 제2 딜레이된 예비 컬럼선택신호(DLY_PRE_YI2)가 출력되며, 이에 따라 디코더(533)가 구동되어 제3 컬럼선택신호 그룹(Y<64:95>) 중 하나(Y<k+64>)가 활성화된다.At timing t63, the second delayed preliminary column selection signal DLY_PRE_YI2 delayed by the delay circuit 512 of the column selection signal generation section 400b is output, and accordingly, the decoder 533 is driven to output the third column selection signal One of the groups (Y <64: 95>) (Y <k + 64>) is activated.

타이밍 t64에서, 컬럼선택신호 생성부(400b)의 딜레이회로(513)에서 딜레이된 제3 딜레이된 예비 컬럼선택신호(DLY_PRE_YI3)가 출력되며, 이에 따라 디코더(534)가 구동되어 제4 컬럼선택신호 그룹(Y<96:127>) 중 하나(Y<k+96>)가 활성화된다.At timing t64, the third delayed preliminary column selection signal DLY_PRE_YI3 delayed by the delay circuit 513 of the column selection signal generation section 400b is output. Accordingly, the decoder 534 is driven to output the fourth column selection signal One of the groups (Y < k: 96 >) is activated.

본 실시예에서는 tCCD 동안 도 4의 경우에 비해 제3 컬럼선택신호 그룹에 속하는 컬럼선택신호(Y<k+64>) 및 제4 컬럼선택신호 그룹에 속하는 컬럼선택신호(Y<k+96>)이 추가로 활성화된다. 이에 따라, 제3 컬럼선택신호 그룹에 대응하는 비트라인에 연결된 메모리 셀과 제4 컬럼선택신호 그룹에 대응하는 비트라인에 연결된 메모리 셀에도 추가로 라이트 동작이 가능해지기 때문에, 라이트 속도가 더욱향상될 수 있다.In this embodiment, during the tCCD, the column selection signal Y <k + 64> belonging to the third column selection signal group and the column selection signal Y <k + 96> belonging to the fourth column selection signal group, ) Is further activated. As a result, the memory cell connected to the bit line corresponding to the third column select signal group and the memory cell connected to the bit line corresponding to the fourth column select signal group are further enabled to perform a write operation, .

도 7은 도 1의 컬럼선택신호 생성부(400)의 일 예(400c)이다.FIG. 7 shows an example 400c of the column selection signal generator 400 of FIG.

도 7을 참조하면, 컬럼선택신호 생성부(400c)는 딜레이 회로(710), 선택회로(720) 및 디코더(731, 732)를 포함한다.7, the column selection signal generator 400c includes a delay circuit 710, a selection circuit 720, and decoders 731 and 732. [

디코더(731)는 예비 컬럼선택신호(PRE_YI)를 디코딩하여 제1 컬럼선택신호 그룹(Y<0:31>) 및 제2 컬럼선택신호 그룹(Y<32:63>)을 생성한다. 제1 컬럼선택신호 그룹(Y<0:31>)와 제2 컬럼선택신호 그룹(Y<32:63>)은 동일한 값을 가질 수 있다. 예를 들어, 디코더(731)는 제1 컬럼선택신호 그룹(Y<0:31>) 중 하나(Y<k>)와 제2 컬럼선택신호 그룹(Y<32:63>) 중 하나(Y<k+32>)를 활성화하고, 제1 컬럼선택신호 그룹(Y<0:31>)과 제2 컬럼선택신호 그룹(Y<32:63>)의 나머지 신호들은 비활성화할 수 있다.The decoder 731 decodes the preliminary column select signal PRE_YI to generate a first column select signal group Y <0:31> and a second column select signal group Y <32:63>. The first column select signal group Y <0:31> and the second column select signal group Y <32:63> may have the same value. For example, the decoder 731 selects one of the first column select signal group Y <0:31> (Y <k>) and the second column select signal group Y <32:63> <k + 32>) and deactivate the remaining signals of the first column select signal group (Y <0:31>) and the second column select signal group (Y <32:63>).

딜레이 회로(710)는 예비 컬럼선택신호(PRE_YI)를 딜레이하여 딜레이된 예비 컬럼선택신호(DLY_PRE_YI)를 생성한다. 도 7의 딜레이 회로(710)는 도 3의 딜레이 회로(410)와 마찬가지로 3*tCK만큼의 딜레이값을 가질 수 있다.The delay circuit 710 delays the preliminary column selection signal PRE_YI to generate a delayed preliminary column selection signal DLY_PRE_YI. The delay circuit 710 of FIG. 7 can have a delay value of 3 * tCK as in the delay circuit 410 of FIG.

선택회로(720)는 도 3의 선택회로(420)와 마찬가지로, 테스트모드 신호(TM)에 기초하여 예비 컬럼선택신호(PRE_YI) 및 딜레이된 예비 컬럼선택신호(DLY_PRE_YI) 중 하나를 디코더 인에이블 신호(DEC_EN)로서 출력한다. The selection circuit 720 selects one of the preliminary column selection signal PRE_YI and the delayed preliminary column selection signal DLY_PRE_YI based on the test mode signal TM as the decoder enable signal (DEC_EN).

디코더(732)는 디코더 인에이블 신호(DEC_EN)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩함으로써 제3 컬럼선택신호 그룹(Y<64:95>) 및 제4 컬럼선택신호 그룹(Y<96:127>)을 생성한다. 제3 컬럼선택신호 그룹(Y<64:95>)과 제4 컬럼선택신호 그룹(Y<96:127>)은 동일한 값을 가질 수 있다. 디코더(732)는 제3 컬럼선택신호 그룹(Y<64:95>) 중 하나(Y<k+64>)와 제4 컬럼선택신호 그룹(Y<96:127>) 중 하나(Y<k+96>)를 활성화하고, 제3 컬럼선택신호 그룹(Y<64:95>)과 제4 컬럼선택신호 그룹(Y<96:127>)의 나머지 컬럼선택신호들을 비활성화할 수 있다.The decoder 732 is driven by a decoder enable signal DEC_EN to decode the column address CADD to thereby generate a third column select signal group Y <64:95> and a fourth column select signal group Y < 127 >). The third column select signal group Y <64:95> and the fourth column select signal group Y <96: 127> may have the same value. The decoder 732 selects one of the third column select signal group Y <64:95> (Y <k + 64>) and the fourth column select signal group Y < +96 >) and deactivate the remaining column select signals of the third column select signal group Y <64:95> and the fourth column select signal group Y <96: 127>.

본 실시예에서 제1 컬럼선택신호 그룹(Y<0:31>), 제2 컬럼선택신호 그룹(Y<32:63>), 제3 컬럼선택신호 그룹(Y<64:95>) 및 제4 컬럼선택신호 그룹(Y<96:127>)에 속하는 컬럼선택신호들(Y<0:127>)은 비트라인과 일대일로 대응할 수 있다. 그리고, 128개의 비트라인들은 하나의 워드라인에 연결될 수 있다. In this embodiment, the first column selection signal group Y <0:31>, the second column selection signal group Y <32:63>, the third column selection signal group Y <64:95> Column select signals (Y <0: 127>) belonging to the four column select signal group (Y <96: 127>) can correspond one-to-one with the bit line. And 128 bit lines can be connected to one word line.

도 8은 도 7의 컬럼선택신호 생성부(400c)가 이용된 경우 반도체 장치(1)의 신호들의 타이밍도이다. 예비 구동신호(PRE_BWEN), 딜레이된 예비 구동신호(DLY_PRE_BWEN), 리셋 신호(RESET) 및 구동신호(BWEN)의 타이밍도는 도 3에서와 동일하므로 그에 대한 설명은 생략한다.8 is a timing diagram of signals of the semiconductor device 1 when the column select signal generating section 400c of FIG. 7 is used. The timing charts of the preliminary driving signal PRE_BWEN, the delayed preliminary driving signal DLY_PRE_BWEN, the reset signal RESET, and the driving signal BWEN are the same as those in FIG. 3, and a description thereof will be omitted.

도 8을 참조하면, 타이밍 t81에서 디코더(731)는 예비 컬럼선택신호(PRE_YI)에 의해 구동되어 컬럼 어드레스(CADD)를 디코딩하며, 이에 따라 제1 컬럼선택신호 그룹(Y<0:31>) 중 하나(Y<k>) 및 제2 컬럼선택신호 그룹(Y<32:63>) 중 하나(Y<k+32>, 0≤k≤31)가 활성화된다.8, at a timing t81, the decoder 731 is driven by the preliminary column select signal PRE_YI to decode the column address CADD, and accordingly the first column select signal group Y <0:31> (Y < k + 32 >, 0 < k &lt; 31) of the first column selection signal group (Y &

타이밍 t82에서, 컬럼선택신호 생성부(400c)의 딜레이회로(710)에서 딜레이된 예비 컬럼선택신호(DLY_PRE_YI)가 활성화되며, 이에 따라 디코더(732)가 구동되어 제3 컬럼선택신호 그룹(Y<64:95>) 중 하나(Y<k+64>) 및 제4 컬럼선택신호 그룹(Y<96:127>) 중 하나(Y<k+96>)가 활성화된다.The preliminary column selection signal DLY_PRE_YI delayed by the delay circuit 710 of the column selection signal generation section 400c is activated at timing t82 so that the decoder 732 is driven to generate the third column selection signal group Y < (Y &lt; k + 64 &gt;) and one of the fourth column selection signal group Y &lt; 96: 127 &gt;

도 4에서 tCCD 동안 2개의 컬럼선택신호(Y<k>, Y<k+32>)가 활성화되었던 반면, 본 실시예에서는 4개의 컬럼선택신호(Y<k>, Y<k+32>, Y<k+64>, Y<k+96>)가 활성화된다. 이에 따라, 4개의 컬럼선택신호에 대응하는 비트라인에 연결된 메모리 셀에 라이트 동작이 가능해지기 때문에, 라이트 속도가 더욱 향상될 수 있다.In the present embodiment, four column select signals (Y < k >, Y < k + 32 >, Y & Y &lt; k + 64 &gt;, Y &lt; k + 96 &gt; Thus, since the write operation is enabled to the memory cells connected to the bit lines corresponding to the four column select signals, the write speed can be further improved.

도 9는 도 1의 반도체 장치(1)를 포함하는 반도체 시스템(1000)의 구성도이다.9 is a configuration diagram of a semiconductor system 1000 including the semiconductor device 1 of FIG.

도 9에 도시된 바와 같이, 반도체 시스템(1000)은 반도체 장치(1), 컨트롤러(2) 및 호스트(3)를 포함할 수 있다. 반도체 장치(1)는 예를 들어 디램이나 플래시 메모리와 같은 메모리 장치일 수 있다. 컨트롤러(2)는 이러한 메모리 장치를 제어하는 메모리 컨트롤러일 수 있다. 반도체 장치(1)와 컨트롤러(2)는 점선으로 표시한 바와 같이 하나의 모듈로 구성될 수도 있다. 호스트(3)는 예를 들면 중앙 처리 장치(CPU)로서, 본 발명의 일련의 동작을 수행하기 위한 각종 커맨드를 전송하는 테스트 장비일 수 있다.9, the semiconductor system 1000 may include a semiconductor device 1, a controller 2, and a host 3. The semiconductor device 1 may be a memory device such as, for example, a DRAM or a flash memory. The controller 2 may be a memory controller that controls such a memory device. The semiconductor device 1 and the controller 2 may be constituted by one module as indicated by a dotted line. The host 3 may be, for example, a central processing unit (CPU), and may be a test equipment for transmitting various commands for performing a series of operations of the present invention.

호스트(3)는 반도체 장치(1)를 액세스하기 위해 컨트롤러(2)로 리퀘스트(REQ) 및 데이터(DATA)를 전송할 수 있다. 호스트(3)는 반도체 장치(1)에 데이터를 저장시키기 위해 데이터를 컨트롤러(2)로 전송할 수 있다. 또한, 호스트(3)는 컨트롤러(2)를 통해 반도체 장치(1)로부터 출력된 데이터를 수신할 수 있다. 컨트롤러(2)는 리퀘스트(REQ)에 응답하여 데이터 정보, 어드레스 정보, 메모리 설정 정보, 라이트 리퀘스트, 리드 리퀘스트 등을 반도체 장치(1)에 제공하여 라이트 또는 리드 동작이 수행되도록 반도체 장치(1)를 제어할 수 있다. 컨트롤러(2)는 호스트(3)와 반도체 장치(1) 사이의 통신을 중계할 수 있다. 컨트롤러(2)는 호스트(3)로부터 리퀘스트(REQ)와 데이터(DATA)를 수신하고, 반도체 장치(1)의 동작을 제어하기 위하여 데이터(DQ), 데이터 스트로브 (DQS), 커맨드(CMD), 메모리 어드레스(ADD) 및 클럭(CLK)등을 생성하여 반도체 장치(1)로 제공할 수 있다. 또한, 컨트롤러(2)는 반도체 장치(1)로부터 출력된 데이터(DQ) 및 데이터 스트로브(DQS)를 호스트(3)로 제공할 수 있다. The host 3 can transmit the request REQ and the data DATA to the controller 2 in order to access the semiconductor device 1. [ The host 3 may transmit data to the controller 2 to store the data in the semiconductor device 1. [ Further, the host 3 can receive the data output from the semiconductor device 1 via the controller 2. The controller 2 supplies the semiconductor device 1 with data information, address information, memory setting information, write request, read request, and the like in response to the request REQ, and controls the semiconductor device 1 to perform a write or read operation Can be controlled. The controller 2 can relay the communication between the host 3 and the semiconductor device 1. [ The controller 2 receives the request REQ and the data DATA from the host 3 and transmits the data DQ, the data strobe DQS, the command CMD, A memory address ADD, a clock CLK, and the like to be provided to the semiconductor device 1. The controller 2 can also provide the host 3 with the data DQ and the data strobe DQS output from the semiconductor device 1. [

본 실시예에서, 호스트(3)로부터의 리퀘스트(REQ)에 대응하여 컨트롤러(2)는 커맨드 신호(CMD)를 생성한다. 커맨드 신호(CMD)에는 칩 선택 신호(CSb), 로우 어드레스 스트로브 신호(RASb), 컬럼 어드레스 스트로브 신호(CASb), 라이트 인에이블 신호(WEb)가 포함될 수 있다. 반도체 장치(1)는 커맨드(CMD) 신호에 기초하여 테스트 신호(TM)를 생성할 수 있다. 또한, 호스트(3)로부터의 라이트 리퀘스트(REQ)에 대응하여 컨트롤러(2)는 라이트 커맨드 신호(CMD, WR)를 생성한다. 반도체 장치(1)는 라이트 커맨드 신호(CMD, WR)에 기초하여 라이트 동작을 수행할 수 있다.In the present embodiment, the controller 2 generates the command signal CMD in response to the request REQ from the host 3. The command signal CMD may include a chip selection signal CSb, a row address strobe signal RASb, a column address strobe signal CASb, and a write enable signal WEb. The semiconductor device 1 can generate the test signal TM based on the command CMD signal. The controller 2 generates the write command signals CMD and WR in response to the write request REQ from the host 3. The semiconductor device 1 can perform a write operation based on the write command signals CMD and WR.

도 9에서는 호스트(3)와 컨트롤러(2)를 물리적으로 분리된 구성으로 도시되었으나, 컨트롤러(2)가 호스트(3)의 중앙처리장치(CPU), 애플리케이션 프로세서(AP), 그래픽처리장치(GPU)와 같은 프로세서에 포함(내장)되거나 SoC(System On Chip)의 형태로 이들 프로세서들과 함께 하나의 칩으로 구현될 수 있다. 9 shows a configuration in which the host 3 and the controller 2 are physically separated from each other but the controller 2 is connected to the central processing unit CPU of the host 3, the application processor AP, the graphics processing unit GPU ) Or may be implemented as a single chip along with these processors in the form of SoC (System On Chip).

반도체 장치(1)는 컨트롤러(2)로부터 커맨드(CMD), 메모리 어드레스 신호(ADD), 데이터(DQ), 데이터 스트로브(DQS) 및 클럭 신호(CLK) 등을 수신하고, 신호들에 기초하여 데이터 수신 동작을 수행할 수 있다.The semiconductor device 1 receives a command CMD, a memory address signal ADD, a data DQ, a data strobe DQS and a clock signal CLK from the controller 2, It is possible to perform a receiving operation.

반도체 장치(1)는 복수의 메모리 뱅크를 포함할 수 있고, 메모리 어드레스 신호(ADD)에 기초하여 데이터(DQ)를 메모리의 뱅크 중 특정 영역에 저장할 수 있다. 또한, 반도체 장치(1)는 컨트롤러(2)로부터 수신된 커맨드(CMD) 및 어드레스(ADD)와 데이터 스트로브(DQS) 등에 기초하여 데이터 송신 동작을 수행할 수 있다. 메모리는 메모리 어드레스 신호(ADD), 데이터(DQ) 및 데이터 스트로브(DQS)에 기초하여 메모리 뱅크 중의 특정 영역에 저장된 데이터를 컨트롤러(2)로 송신할 수 있다. The semiconductor device 1 may include a plurality of memory banks and may store the data DQ in a specific one of the banks of the memory based on the memory address signal ADD. The semiconductor device 1 can perform a data transmission operation based on the command CMD and the address ADD and the data strobe DQS received from the controller 2. [ The memory can transmit data stored in a specific area in the memory bank to the controller 2 based on the memory address signal ADD, the data DQ and the data strobe DQS.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The embodiments of the present invention have been described in detail above. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. It will be clear to those who have.

참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시 예에 따라 달라질 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다. Although the present invention has been fully described by way of example with reference to the accompanying drawings, it is to be understood that the invention is not limited to the disclosed embodiments. In addition, the configuration of the active high or the active low for indicating the activation state of the signal and the circuit may vary according to the embodiment. The change of the circuit is too many cases, and the change of the circuit can be inferred easily by any ordinary expert, so an enumeration thereof will be omitted.

Claims (19)

라이트 커맨드에 기초하여 예비 구동신호 및 예비 컬럼선택신호를 생성하는 제어신호 생성부;
상기 예비 구동신호의 활성화 구간을 조정함으로써, 라이트 드라이버를 구동하기 위한 구동신호를 생성하는 구동신호 생성부; 및
상기 예비 컬럼선택신호에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호를 생성하는 컬럼선택신호 생성부
를 포함하는 반도체 기입 장치.A control signal generator for generating a preliminary driving signal and a preliminary column selection signal based on a write command;
A drive signal generator for generating a drive signal for driving the write driver by adjusting an activation period of the preliminary drive signal; And
A column selection signal generation unit for generating a plurality of column selection signals sequentially activated based on the preliminary column selection signal,
And a semiconductor memory device. 제1항에 있어서,
상기 구동신호가 활성화되어 있는 동안 상기 복수의 컬럼선택신호는 순차적으로 활성화되는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the plurality of column selection signals are sequentially activated while the driving signal is activated. 제2항에 있어서,
상기 복수의 컬럼선택신호에 각각 대응하는 비트라인들은 상기 라이트 드라이버에 연결된 것을 특징으로 하는 반도체 기입 장치.3. The method of claim 2,
And bit lines corresponding to the plurality of column select signals are connected to the write driver. 제1항에 있어서,
상기 비트라인들은 하나의 워드라인에 연결된 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the bit lines are connected to one word line. 제1항에 있어서,
상기 구동신호의 활성화 구간은 라이트 커맨드가 입력된 때로부터 다음 라이트 커맨드가 입력 가능한 시간까지의 지연 시간(tCCD; column to column delay)보다 적은 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the activation period of the driving signal is smaller than a delay time tCCD (column to column delay) from when the write command is input to when the next write command is input. 제1항에 있어서,
상기 복수의 컬럼선택신호 중, 적어도 2개의 컬럼선택신호가 동시에 활성화되는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein at least two column selection signals among the plurality of column selection signals are activated at the same time. 제1항에 있어서,
상기 구동신호 생성부는,
상기 제어신호 생성부에서 생성된 예비 구동신호를 딜레이하는 딜레이회로;
상기 딜레이된 예비 구동신호를 기초로 펄스를 생성하는 펄스생성회로; 및
상기 제어신호 생성부에서 생성된 예비 구동신호를 셋 신호로 입력받고, 상기 펄스생성회로에서 생성된 펄스를 리셋 신호로 입력받아 상기 구동신호를 출력하는 SR 래치회로;
를 포함하는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the drive signal generating unit comprises:
A delay circuit for delaying the preliminary driving signal generated by the control signal generator;
A pulse generating circuit for generating a pulse based on the delayed preliminary driving signal; And
An SR latch circuit receiving a preliminary driving signal generated by the control signal generator as a set signal, receiving a pulse generated in the pulse generating circuit as a reset signal, and outputting the driving signal;
Wherein the semiconductor memory device comprises a semiconductor memory device. 제7항에 있어서,
상기 구동신호 생성부는,
테스트모드 신호에 기초하여 상기 제어신호 생성부에서 생성된 예비 구동신호와 상기 SR 래치회로에서 출력된 구동신호 중 어느 하나를 상기 구동신호로서 출력하는 선택회로
를 더 포함하는 것을 특징으로 하는 반도체 기입 장치.8. The method of claim 7,
Wherein the drive signal generating unit comprises:
A selection circuit for outputting, as the driving signal, either the preliminary driving signal generated by the control signal generation unit or the driving signal output from the SR latch circuit based on the test mode signal,
Further comprising a semiconductor memory device. 제1항에 있어서,
상기 컬럼선택신호 생성부는,
상기 예비 컬럼선택신호가 입력되는 딜레이회로;
상기 예비 컬럼선택신호에 기초하여 컬럼어드레스를 디코딩함으로써 상기 컬럼선택신호 중 하나를 생성하는 제1 디코더; 및
상기 딜레이회로에 대응하고, 상기 딜레이회로의 출력신호에 기초하여 상기 컬럼어드레스를 디코딩함으로써 상기 컬럼선택신호 중 다른 하나를 생성하는 제2 디코더
를 포함하는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the column selection signal generation unit comprises:
A delay circuit for receiving the preliminary column selection signal;
A first decoder for generating one of the column selection signals by decoding a column address based on the preliminary column selection signal; And
And a second decoder corresponding to the delay circuit and generating another one of the column selection signals by decoding the column address based on an output signal of the delay circuit,
Wherein the semiconductor memory device comprises a semiconductor memory device. 제9항에 있어서,
상기 컬럼선택신호 생성부는,
상기 딜레이 회로에 대응하고, 테스트모드 신호에 기초하여, 상기 제어신호 생성부에서 생성된 예비 컬럼선택신호와 상기 딜레이회로에서 딜레이된 예비 컬럼선택신호 중 어느 하나를 상기 제2 디코더에 제공하는 적어도 하나의 선택회로
를 더 포함하는 것을 특징으로 하는 반도체 기입 장치.10. The method of claim 9,
Wherein the column selection signal generation unit comprises:
At least one of the preliminary column selection signal corresponding to the delay circuit and the preliminary column selection signal delayed in the delay circuit is provided to the second decoder based on the test mode signal, Selection circuit
Further comprising a semiconductor memory device. 제1항에 있어서,
상기 컬럼선택신호 생성부는,
상기 예비 컬럼선택신호가 입력되고 직렬로 연결된 복수의 딜레이회로; 및
상기 복수의 딜레이회로에 각각 대응하고, 대응하는 딜레이회로의 출력신호에 기초하여 컬럼어드레스를 디코딩함으로써 상기 컬럼선택신호를 생성하는 복수의 디코더;
를 포함하는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the column selection signal generation unit comprises:
A plurality of delay circuits to which the preliminary column select signal is input and which are serially connected; And
A plurality of decoders respectively corresponding to the plurality of delay circuits and generating the column selection signal by decoding a column address based on an output signal of a corresponding delay circuit;
Wherein the semiconductor memory device comprises a semiconductor memory device. 제1항에 있어서,
상기 컬럼선택신호 생성부는,
상기 예비 컬럼선택신호가 입력되는 딜레이회로;
상기 예비 컬럼선택신호에 기초하여 컬럼어드레스를 디코딩함으로써 2 이상의 상기 컬럼선택신호를 생성하는 제1 디코더; 및
상기 딜레이회로에 대응하고, 상기 딜레이회로의 출력신호에 기초하여 상기 컬럼어드레스를 디코딩함으로써 2 이상의 상기 컬럼선택신호-상기 제1 디코더에서 생성되는 컬럼선택신호와 상이함-를 생성하는 제2 디코더
를 포함하는 것을 특징으로 하는 반도체 기입 장치.The method according to claim 1,
Wherein the column selection signal generation unit comprises:
A delay circuit for receiving the preliminary column selection signal;
A first decoder for generating at least two column selection signals by decoding a column address based on the preliminary column selection signal; And
A second decoder responsive to said delay circuit for generating said column select signal - different from a column select signal generated by said first decoder by decoding said column address based on an output signal of said delay circuit;
Wherein the semiconductor memory device comprises a semiconductor memory device. 라이트 커맨드에 기초하여 예비 구동신호 및 예비 컬럼선택신호를 생성하는 제어신호 생성부;
상기 예비 구동신호의 활성화 구간을 조정함으로써 구동신호를 생성하는 구동신호 생성부;
상기 구동신호에 기초하여, 글로벌 입출력라인을 통해 입력된 데이터를 복수의 로컬 입출력라인으로 전송하는 입력부;
상기 예비 컬럼선택신호에 기초하여 순차적으로 활성화되는 복수의 컬럼선택신호를 생성하는 컬럼선택신호 생성부; 및
상기 컬럼선택신호에 기초하여 상기 로컬 입출력라인의 데이터를 상기 로컬 입출력라인에 대응하는 비트라인-상기 복수의 컬럼선택신호에 각각 대응함-으로 전송하는 컬럼선택부;
을 포함하는 반도체 장치.A control signal generator for generating a preliminary driving signal and a preliminary column selection signal based on a write command;
A driving signal generator for generating a driving signal by adjusting an activation period of the preliminary driving signal;
An input unit for transmitting data input through a global input / output line to a plurality of local input / output lines based on the driving signal;
A column selection signal generator for generating a plurality of column selection signals sequentially activated based on the preliminary column selection signal; And
A column selector for transmitting the data of the local input / output line based on the column selection signal to a bit line corresponding to the local input / output line, the column selection signal corresponding to the plurality of column selection signals;
&Lt; / RTI &gt; 제13항에 있어서,
상기 구동신호가 활성화되어 있는 동안 상기 복수의 컬럼선택신호는 순차적으로 활성화되는 것을 특징으로 하는 반도체 장치.14. The method of claim 13,
Wherein the plurality of column selection signals are sequentially activated while the driving signal is activated. 제13항에 있어서,
상기 비트라인들은 하나의 워드라인에 연결된 것을 특징으로 하는 반도체 장치.14. The method of claim 13,
Wherein the bit lines are connected to one word line. 제13항에 있어서,
상기 비트라인 및 상기 컬럼선택신호는 복수의 그룹으로 나누어지고,
상기 컬럼선택신호 생성부는 상이한 그룹에 속하는 컬럼선택신호를 순차적으로 활성화하는 것을 특징으로 하는 반도체 장치.14. The method of claim 13,
The bit line and the column selection signal are divided into a plurality of groups,
Wherein the column selection signal generation unit sequentially activates column selection signals belonging to different groups. 제16항에 있어서,
상기 컬럼선택신호 생성부는,
상기 컬럼선택신호의 각 그룹에 대응하는 디코더를 포함하고,
상기 디코더들은 상기 예비 컬럼선택신호 또는 상기 예비 컬럼선택신호를 딜레이한 신호에 기초하여 구동되고,
상기 디코더들의 각각은 컬럼 어드레스를 디코딩함으로써 대응하는 그룹의 컬럼선택신호를 생성하는 것을 특징으로 하는 반도체 장치.17. The method of claim 16,
Wherein the column selection signal generation unit comprises:
A decoder corresponding to each group of column select signals,
Wherein the decoders are driven based on a signal obtained by delaying the preliminary column selection signal or the preliminary column selection signal,
And each of the decoders generates a column selection signal of a corresponding group by decoding a column address. 제13항에 있어서,
상기 비트라인 및 상기 컬럼선택신호는 복수의 그룹으로 나누어지고,
상기 컬럼선택신호 생성부는 상이한 그룹에 속하는 컬럼선택신호를 동시에 활성화하는 것을 특징으로 하는 반도체 장치.14. The method of claim 13,
The bit line and the column selection signal are divided into a plurality of groups,
Wherein the column selection signal generation unit simultaneously activates column selection signals belonging to different groups. 제18항에 있어서,
상기 컬럼선택신호 생성부는,
상기 동시에 활성화되는 컬럼선택신호가 속하는 컬럼선택신호 그룹들에 공통으로 대응하는 복수의 디코더를 포함하고,
상기 디코더는 상기 예비 컬럼선택신호 또는 상기 예비 컬럼선택신호를 딜레이한 신호에 기초하여 구동되고,
상기 디코더들의 각각은 컬럼 어드레스를 디코딩함으로써 대응하는 그룹들의 컬럼선택신호들을 생성하는 것을 특징으로 하는 반도체 장치.19. The method of claim 18,
Wherein the column selection signal generation unit comprises:
And a plurality of decoders corresponding in common to the column selection signal groups to which the column selection signals activated at the same time belong,
Wherein the decoder is driven based on a signal obtained by delaying the preliminary column selection signal or the preliminary column selection signal,
Wherein each of the decoders generates column select signals of corresponding groups by decoding a column address.
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