KR20190006262A - Method and apparatus for monitoring relative processor - Google Patents

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KR20190006262A
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Abstract

According to embodiments of the present invention, provided is a mechanism which performs independent data exchange in a MOSI signal, generated in a first processor, from a MISO signal generated in a second processor to monitor the second processor and performs independent data exchange in a MOSI signal in the second processor from the MOSI signal to monitor the first processor. According to embodiments of the present invention, the processors can monitor each other in two personal devices or systems through one SPI channel.

Description

상대 프로세서를 감시하기 위한 방법 및 장치{METHOD AND APPARATUS FOR MONITORING RELATIVE PROCESSOR}[0001] METHOD AND APPARATUS FOR MONITORING RELATIVE PROCESSOR [0002]

본 발명의 실시 예들은 상대 프로세서를 감시하기 위한 방법 및 장치에 관한 것으로서, 더욱 상세하게는, SPI 통신에서 상대 프로세서를 감시하기 위한 방법 및 장치에 관한 것이다.Embodiments of the present invention relate to a method and apparatus for monitoring an opponent processor, and more particularly, to a method and apparatus for monitoring an opponent processor in an SPI communication.

일반적으로, SPI(Serial Peripheral Interface) 통신은 시스템 내에서 프로세서에 프로그램 및 데이터를 써 넣거나 읽을 때 사용하는 시리얼 계열의 직렬 통신으로서, 프레임을 구분하거나 여러 개의 슬레이브 중 특정 슬레이브의 프로세서를 선택하기 위한 CS(Chip Select) 신호와, 마스터와 슬레이브 간의 전송 신호를 동기화하기 위한 클럭 신호에 해당하는 SCK 신호와, 마스터에서 슬레이브로 보내는 요청(request) 신호에 해당하는 MOSI 신호와, 요청(request)에 반응하여 슬레이브에서 마스터로 보내는 응답(response) 신호에 해당하는 MISO 신호로 이루어진다.Serial Peripheral Interface (SPI) communication is serial serial communication used to write or read programs and data to / from a processor in a system. The serial communication is divided into a frame or a CS for selecting a processor of a specific slave among a plurality of slaves A SCK signal corresponding to a clock signal for synchronizing a transmission signal between a master and a slave, a MOSI signal corresponding to a request signal sent from the master to the slave, And a MISO signal corresponding to a response signal sent from the slave to the master.

이를 통해, 예컨대, 마스터의 프로세서가 보내고 싶은 신호는 MOSI 핀으로 보내고, 슬레이브의 프로세서가 그에 해당하는 응답 신호를 MISO 핀으로 전송함으로써, SPI 통신이 이루어진다.In this way, for example, the signal of the master processor to be sent is sent to the MOSI pin, and the processor of the slave sends the corresponding response signal to the MISO pin, so that the SPI communication is performed.

이와 같은 SPI 통신을 프로세서 감시에 사용하면, 마스터의 프로세서는 주도적으로 요청하거나 대답(answer)을 하고, 슬레이브의 프로세서는 1개의 SPI 채널을 통해 해당 대답이 올바른지를 확인하게 되면, 1개의 프로세서만을 감시하는 단점을 가지고 있다.When the SPI communication is used to monitor the processor, the master processor requests or answers the master, and when the slave processor confirms that the answer is correct through one SPI channel, only one processor .

이런 단점을 극복하기 위하여, 마스터와 슬레이브 프로세서 간 상호 감시를 위해서는 2개의 SPI 채널을 사용하여 프로세서의 상호 감시가 이루어질 수 있는데, 예를 들면, 마스터의 프로세서가 하나의 SPI 채널의 요청 MISO 신호를 슬레이브 프로세서로 보내고, 슬레이브의 프로세서는 MISO 신호에 대한 응답으로서 다른 SPI 채널의 응답(response) MOSI 신호를 마스터 프로세서로 보냄으로써, 프로세서간의 상호 감시가 이루어지는 단점을 가진다.In order to overcome this drawback, mutual monitoring of the processor can be performed using two SPI channels for mutual monitoring between the master and the slave processors. For example, a master's processor can send a request MISO signal of one SPI channel to a slave Processor, and the processor of the slave sends a response MOSI signal of the other SPI channel as a response to the MISO signal to the master processor, thereby causing mutual monitoring between the processors.

미국공개특허 US2011/0072102호(2011.03.24)U.S. Published Patent Application No. US2011 / 0072102 (Mar. 24, 2011)

전술한 문제점을 해결하기 위한, 본 발명의 실시 예들은 하나의 SPI 채널을 통해 상호 프로세서를 감시하기 위한 프로세서 감시 방법 및 장치를 제공하는데 그 목적이 있다.In order to solve the above-described problems, it is an object of the present invention to provide a processor monitoring method and apparatus for monitoring mutual processors through one SPI channel.

전술한 목적을 달성하기 위한 본 발명의 일 실시 예는 (a) 제1 프로세서에서 발생된 MOSI(Master Out Slave In) 신호를 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 단계; 및 (b) 상기 제2 프로세서에서 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 단계를 포함하는 프로세서 감시 장치에서의 프로세서 감시 방법을 제공한다.According to an aspect of the present invention, there is provided a method for controlling a master out of slave (MOSI) signal generated in a first processor, Monitoring the second processor utilizing data for exchanging data with the second processor-to-processor watchdog via independently defined MOSI signals; And (b) defining the MISO signal independently from the MOSI signal in the second processor and utilizing the independently exchanged MISO signal to exchange data relating to the first processor-to-processor watchdog And a processor monitoring device for monitoring the processor.

일 실시 예에서, 상기 (a) 단계는 CS(Chip Select) 신호의 제1 주기 동안, 상기 MOSI 신호에서 제1 워치독 키를 생성하는 단계 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계를 포함할 수 있다.In one embodiment, step (a) includes generating a first watchdog key in the MOSI signal during a first period of a Chip Select (CS) signal and generating the first watchdog key in response to the MOSI signal To the second processor via the second processor.

일 실시 예에서, 상기 (b) 단계는 상기 제1 주기 동안, 상기 MISO 신호에서 제2 워치독 키를 생성하는 단계 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계를 포함할 수 있다.In one embodiment, step (b) includes generating a second watchdog key in the MISO signal during the first period and transmitting the generated second watchdog key to the first processor via the MISO signal And transmitting the data.

일 실시 예에서, 상기 (a) 단계는 상기 제2 프로세서로부터 수신된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 단계를 더 포함할 수 있다.In one embodiment, step (a) may further comprise generating a second watchdog answer in response to a second watchdog key received from the second processor.

일 실시 예에서, 상기 (b) 단계는 상기 제1 프로세서로부터 수신된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 단계를 더 포함할 수 있다.In one embodiment, step (b) may further comprise generating a first watchdog answer corresponding to a first watchdog key received from the first processor.

일 실시 예에서, 상기 (a) 단계는 상기 CS(Chip Select) 신호의 제2 주기 동안, 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계, 상기 생성된 제1 워치독 대답을 상기 제2 프로세서로부터 수신하는 단계 및 상기 수신된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 단계를 더 포함할 수 있다.In one embodiment, step (a) comprises: during the second period of the CS (Chip Select) signal, transmitting the generated second watchdog answer to the second processor via the MOSI signal, Further comprising receiving a first watchdog answer from the second processor and verifying whether the first watchdog answer is appropriate for the first watchdog answer by comparing the received first watchdog answer with a correct answer of the first watchdog can do.

일 실시 예에서, 상기 (b) 단계는 상기 제2 주기 동안, 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계, 상기 생성된 제2 워치독 대답을 상기 제1 프로세서로부터 수신하는 단계 및 상기 수신된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 단계를 더 포함할 수 있다.In one embodiment, step (b) includes transmitting the generated first watchdog answer through the MISO signal to the first processor during the second period, and transmitting the generated second watchdog answer to the first processor The method may further include receiving from the first processor and verifying whether the second watchdog answer is appropriate for the second watchdog answer by comparing the received second watchdog answer with the correct answer of the second watchdog.

일 실시 예에서, 상기 (a) 단계는 상기 CS 신호의 제3 주기 동안, 상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계를 더 포함할 수 있다.In one embodiment, step (a) may further comprise, during a third period of the CS signal, transmitting a result of the validity check of the first watchdog answer to the second processor via the MOSI signal .

일 실시 예에서, 상기 (b) 단계는 상기 제3 주기 동안, 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계를 더 포함할 수 있다.In one embodiment, step (b) may further comprise, during the third period, transmitting a result of the adequacy verification of the second watchdog answer to the first processor via the MISO signal.

또한, 전술한 목적을 달성하기 위한 본 발명의 다른 실시 예는 제1 프로세서; 및 상기 제1 프로세서로부터 하나의 SPI 채널로 연결된 제2 프로세서를 포함하는 프로세서 감시 장치를 제공하고, 상기 제1 프로세서는 MOSI(Master Out Slave In) 신호를 상기 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 제1 상대 프로세서 감시부를 포함하며, 상기 제2 프로세서는 상기 하나의 SPI 채널을 통해 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 제2 상대 프로세서 감시부를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a computer system comprising: a first processor; And a second processor coupled to the first processor via an SPI channel, wherein the first processor receives a Master Out Slave In (MOSI) signal from the MISO (Master In Slave Out) signal, and monitors the second processor by utilizing it for data exchange with respect to the second processor-to-processor watchdog via independently defined MOSI signals, wherein the first processor- 2 processor independently defines the MISO signal over the one SPI channel from the MOSI signal and utilizes independently for defining data exchange with respect to the watchdog between the first processor through a prescribed MISO signal, And a second counter processor monitoring unit for monitoring the second counter processor.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 제1 워치독 키를 생성하는 제1 워치독 키 생성부 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 워치독 송신부를 포함할 수 있다.In another embodiment, the first opponent processor monitoring unit includes a first watch dog key generating unit for generating a first watch dog key and a second watch dog key generating unit for transmitting the generated watch dog key to the second processor through the MOSI signal 1 watchdog transmitter.

다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 제2 워치독 키를 생성하는 제2 워치독 키 생성부 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 워치독 송신부를 포함할 수 있다.In another embodiment, the second opponent processor monitoring unit includes a second watch dog key generating unit for generating a second watch dog key and a second watch dog key generating unit for sending the generated watch dog key to the first processor via the MISO signal 2 watchdog transmitter.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 제2 워치독 송신부로부터 수신된 제2 워치독 키를 확인하는 제2 워치독 확인부 및 상기 확인된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 제2 워치독 대답 생성부를 포함할 수 있다.In another embodiment, the first opponent processor monitoring unit includes a second watchdog checking unit for checking a second watchdog key received from the second watchdog transmitter, and a second watchdog checking unit for checking the second watchdog key, And a second watchdog response generator for generating a poison reply.

다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 제1 프로세서로부터 수신된 제1 워치독 키를 확인하는 제1 워치독 확인부 및 상기 확인된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 제1 워치독 대답 생성부를 포함할 수 있다.In another embodiment, the second opponent processor monitoring unit includes a first watchdog confirmation unit for confirming a first watchdog key received from the first processor and a second watchdog verification unit for verifying the first watchdog answer And a second watchdog response generator for generating a first watchdog response generator.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 상기 제2 상대 프로세서 감시부의 각 구성은 CS(Chip Select) 신호에서 발생되는 워치독 설정을 위한 제1 주기 동안에 동작될 수 있다.In another embodiment, each configuration of the first and second opponent processor monitoring units may be operated during a first period for setting a watchdog generated in a CS (Chip Select) signal.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제2 워치독 대답 송신부, 상기 제2 프로세서로부터 제1 워치독 대답을 상기 MISO 신호를 통해 수신하여 확인하는 제1 워치독 대답 확인부 및 상기 확인된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 제1 상대 워치독 검증부를 더 포함할 수 있다.In another embodiment, the first opponent processor monitoring unit includes a second watchdog answer sending unit for transmitting the generated second watchdog answer to the second processor via the MOSI signal, a second watchdog answer sending unit for sending a first watchdog answer A first watchdog answer acknowledgment unit for receiving and verifying the first watchdog answer via the MISO signal and a second watchdog answer verification unit for verifying the correctness of the first watchdog answer by comparing the verified first watchdog answer with the correct answer of the first watchdog 1 relative watchdog verification unit.

다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제1 워치독 대답 송신부, 상기 제1 프로세서로부터 제2 워치독 대답을 상기 MOSI 신호를 통해 수신하여 확인하는 제2 워치독 대답 확인부 및 상기 확인된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 제2 상대 워치독 검증부를 더 포함할 수 있다.In another embodiment, the second opponent processor monitoring unit includes a first watchdog answer sending unit for transmitting the generated first watchdog answer to the first processor via the MISO signal, a second watchdog answer sending unit for sending a second watchdog answer A second watchdog answer acknowledgment unit for receiving and verifying the second watchdog answer via the MOSI signal and a second watchdog answer verification unit for verifying whether the second watchdog answer is correct or not by comparing the second watchdog answer with the correct answer of the second watchdog 2 relative watchdog verification unit.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 제2 상대 프로세서 감시부의 각 구성은 상기 CS 신호에서 발생되는 적정성 검증을 위한 제2 주기 동안에 동작될 수 있다.In another embodiment, each configuration of the first and second opponent processor monitoring units may be operated during a second period for appropriateness verification generated in the CS signal.

다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 제1 워치독 대답의 적정성검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 검증 결과 송신부를 더 포함할 수 있다.In another embodiment, the second opponent processor monitoring unit may further include a first verification result transmitting unit for transmitting a result of the adequacy verification of the first watchdog answer to the second processor via the MOSI signal.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 검증 결과 송신부를 더 포함할 수 있다.In another embodiment, the first opponent processor monitoring unit may further include a second verification result transmitting unit that transmits a result of the verification of the adequacy of the second watchdog answer to the first processor via the MISO signal.

다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 제2 상대 프로세서 감시부의 각 구성은 상기 CS 신호에서 발생되는 적정성 검증 결과를 상대 프로세서로 보내기 위한 제3 주기 동안에 동작될 수 있다.In another embodiment, each configuration of the first and second opponent processor monitoring units may be operated during a third period for sending the result of the adequacy check generated in the CS signal to the counterpart processor.

이상과 같이, 본 발명의 실시 예들은 프로세서가 두 개인 장치 또는 시스템에서도 1개의 SPI 채널로 상호 감시 가능한 효과가 있다.As described above, the embodiments of the present invention have an effect that mutual monitoring can be performed with one SPI channel even in a device or a system having two processors.

또한, 본 발명의 실시 예들은 1개의 SPI 채널을 통해 상대 프로세서를 감시하기 때문에, SPI 채널 감소로 인한 고속 데이터 전송이 가능하고, 치명적인 시스템다운 현상으로부터 프로세서 안정성을 도모시키는 효과가 있다.In addition, since embodiments of the present invention monitor the counterpart processor via one SPI channel, high-speed data transmission due to reduction of the SPI channel is possible, and the processor stability is improved from a fatal system down phenomenon.

또한, 본 발명의 실시 예들은 워치독을 이용한 프로세서 상호 감시를 통해 치명적인 시스템다운 현상을 방지하는 효과가 있다.In addition, embodiments of the present invention have the effect of preventing a catastrophic system down phenomenon through processor mutual monitoring using a watchdog.

이하에 첨부되는 도면들은 본 발명의 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are included to provide a further understanding of the invention and are incorporated in and constitute a part of this specification, It is to be understood, however, that the technical features of the present invention are not limited to the specific drawings, and the features disclosed in the drawings may be combined with each other to constitute a new embodiment.

이하에 첨부되는 도면들은 본 발명의 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 프로세서 감시 방법을 나타낸 순서도이다.
도 2는 본 발명에 따른 도 1의 프로세서 감시 방법을 실현하는 장치 구성을 나타낸 도면이다.
도 3은 본 발명에 따른 110 단계 및 120 단계를 보다 구체적으로 나타낸 흐름도이다.
도 4는 본 발명의 일 실시 예에 따른 프로세서 감시 장치를 나타낸 블럭 구성도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 6은 본 발명의 일 실시 예에 따른 제2 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 7은 본 발명에 따른 CS 신호, MOSI 신호 및 MISO 신호의 각 프레임 구성을 예시적으로 나타낸 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are included to provide a further understanding of the invention and are incorporated in and constitute a part of this specification, It is to be understood, however, that the technical features of the present invention are not limited to the specific drawings, and the features disclosed in the drawings may be combined with each other to constitute a new embodiment.
1 is a flowchart illustrating a processor monitoring method according to an embodiment of the present invention.
2 is a diagram showing a configuration of an apparatus for realizing the processor monitoring method of FIG. 1 according to the present invention.
3 is a flowchart illustrating steps 110 and 120 according to the present invention.
4 is a block diagram illustrating a processor monitoring apparatus according to an embodiment of the present invention.
5 is a block diagram illustrating a first counter processor monitoring unit according to an embodiment of the present invention.
FIG. 6 is a block diagram illustrating a second opponent processor monitoring unit according to an embodiment of the present invention. Referring to FIG.
FIG. 7 is a diagram illustrating each frame structure of the CS signal, the MOSI signal, and the MISO signal according to the present invention.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시 예들에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예들에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 본 실시 예들은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시 예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.The description of the present invention is merely for the purpose of structural and functional explanation, and the scope of the present invention should not be construed as being limited by the embodiments described herein. In other words, since the embodiments can be variously modified and have various forms, the scope of the present invention should be understood to include equivalents capable of realizing technical ideas. Also, the purpose or effect of the present invention should not be construed as limiting the scope of the present invention, since it does not mean that a specific embodiment should include all or only such effect.

한편, 이하의 실시 예들 및 특허청구범위에서 개시되는 용어들은 단지 특정한 일례를 설명하기 위하여 사용된 것이지 이들로부터 제한되는 것은 아니다.It is to be understood, however, that the terminology used herein is for the purpose of describing particular embodiments only, and is not intended to be limiting of the invention.

예를 들면, 이하의 실시 예들 및 특허청구범위에서 개시되는 '및/또는'은 열거되는 관련 항목들 중 하나 이상의 항목에 대한 임의의 및 모든 가능한 조합들을 포함하는 것으로 이해되어야 한다.For example, the following embodiments and the " and / or " disclosed in the claims should be understood to include any and all possible combinations of one or more of the listed related items.

또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 '포함하다' 또는 '담다' 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것으로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함하는 것으로 이해되어야 한다.It is also to be understood that the terms such as 'include' or 'including', as disclosed in the following embodiments and claims, mean that a component can be implanted unless otherwise specifically stated, But should be understood to include further elements.

또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 단수 표현인 '상기'는 아래위 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현도 포함하는 것으로 이해될 수 있다.It is also to be understood that the singular forms "a", "an", "an" and "the" as used in the following embodiments and claims are intended to include plural representations unless the context clearly dictates otherwise.

또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 "제1"과 "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.Furthermore, the terms "first" and "second" and the like, which are disclosed in the following embodiments and claims, are for distinguishing one element from another element, . For example, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 제1 프로세서 및 제2 프로세서는 예컨대, 차량에 구비되는 복수의 프로세서로서 이중 어느 하나는 마스터 프로세서일 수 있고, 나머지 하나는 슬레이브 프로세서일 수 있다. 상기 슬레이브 프로세서는 복수 개일 수 있다. 그러나 제1 프로세서 및 제2 프로세서는 차량에 적용되는 프로세서에 한정되지 않고 다른 전자 장치의 프로세서일 수도 있음은 물론이다.Further, the first processor and the second processor disclosed in the following embodiments and claims may be, for example, a plurality of processors provided in a vehicle, either of which may be a master processor and the other may be a slave processor. The slave processor may be a plurality of slave processors. However, it goes without saying that the first processor and the second processor are not limited to the processor to be applied to the vehicle, but may be processors of other electronic devices.

이를 토대로, 이하의 실시 예의 설명 및 특허청구범위에 개시되는 워치독(WatchDog) 데이터들은 외부의 어떤 영향(예컨대, 주로 서지 노이즈)에 의해, 프로그램이 잘못되어 정상적으로 동작하지 않고 프로그램이 한쪽으로 치우치게 될 때, 한마디로 프로그램 폭주가 되어 정상적으로 돌아가지 않는 경우를 의미하는 것으로 이해되어야 한다.On the basis of this, watchdog data disclosed in the following description of the embodiments and the claims is not limited to the case where the program is misoperated due to some external influences (for example, mainly surge noise) and the program is biased to one side , In other words, the program is runaway and does not return normally.

일반적인 가전제품이라면 그냥 전원을 OFF시켰다가 다시 ON시키면 Reset이 걸리면서 풀리지만 산업용 기기의 경우 사람이 없을 때 이러한 현상이 발생하면 치명적인 사고를 일으킬 수 있다. 따라서 상기 워치독 데이터는 프로그램 폭주를 감시하고자 하면 다시 Reset을 해줄 때 사용된다.In general household appliances, if you turn off the power and then turn it on again, it will be released while it is reset, but if it happens in the case of people without industrial equipment, it can cause a fatal accident. Therefore, the watchdog data is used to reset the program if it is desired to monitor the program runaway.

이에 따라, 이하의 실시 예들 및 특허청구범위에서 개시되는 제1 프로세서 및 제2 프로세서는 하나의 SPI 채널을 통해 전술한 워치독 데이터들을 사용하여 프로세서를 상호 감시하기 위한 방법과 장치에 대해 각 도면을 참조하여 다양한 실시 예를 통해 설명하고자 한다.Accordingly, the first and second processors disclosed in the following embodiments and claims are directed to a method and apparatus for mutually monitoring a processor using the above-described watchdog data over one SPI channel. Reference will be made to various embodiments.

<프로세서 감시 방법의 실시 예>&Lt; Embodiment of Processor Monitoring Method >

도 1은 본 발명의 일 실시 예에 따른 프로세서 감시 방법을 나타낸 순서도이고, 도 2는 본 발명에 따른 도 1의 프로세서 감시 방법을 실현하는 장치 구성을 나타낸 도면이다.FIG. 1 is a flowchart illustrating a processor monitoring method according to an embodiment of the present invention, and FIG. 2 is a diagram illustrating an apparatus configuration for implementing the processor monitoring method of FIG. 1 according to the present invention.

언급된 도 2는 도 1을 설명할 때 보조적으로 인용하기로 한다.The above-mentioned FIG. 2 will be supplementarily referred to when describing FIG.

도 1을 참조하면, 일 실시 예에 따른 프로세서 감시 방법은 제1 프로세서 및 제2 프로세서를 통해 상호 프로세서 감시를 위하여 110 단계 및 120 단계를 포함한다.Referring to FIG. 1, a processor monitoring method according to an exemplary embodiment includes steps 110 and 120 for mutual processor monitoring through a first processor and a second processor.

언급된 제1 프로세서(200)는 도 2에서와 같이 마스터로 가정하고, 제2 프로세서(300)는 복수의 슬레이브로 가정할 경우, 상기 제1 프로세서(200) 및 제2 프로세서(300)는 SPI 통신에서 각각 하나의 SPI 채널을 통해 상대 프로세서를 감시하는 역할을 한다.The first processor 200 and the second processor 300 are assumed to be masters as shown in FIG. 2, and the second processor 300 is assumed to be a plurality of slaves, In the communication, each SPI channel monitors the other processor.

이러한 제1 프로세서(200) 및 제2 프로세서(300)는 전자 제어 유닛(ECU) 또는 제어기(마스터와 슬레이브 제어기)에 포함되는 제어 프로세서를 가리킬 수 있다. 그러나 이에 한정되지 않고 다양한 하드웨어 구성에 포함될 수 있다. 이러한 제1 프로세서(200) 및 제2 프로세서(300)는 각각 메모리(201, 301)를 포함할 수 있다.The first processor 200 and the second processor 300 may refer to a control processor included in an electronic control unit (ECU) or a controller (master and slave controller). However, the present invention is not limited thereto and can be included in various hardware configurations. The first processor 200 and the second processor 300 may include memories 201 and 301, respectively.

언급된 메모리(201, 301)는 랜덤 액세스 메모리("RAM"), 판독 전용 메모리("ROM"), 자기 또는 광학 디스크 등의 정적 저장 디바이스, 또는 임의의 기타 타입의 컴퓨터 판독 가능한 매체로 이루어질 수 있다.The memories 201 and 301 mentioned may consist of a random access memory ("RAM"), a read only memory ("ROM"), a static storage device such as a magnetic or optical disk, or any other type of computer readable medium have.

이와 같이, 도시된 전술한 제1 프로세서(200) 및 제2 프로세서(300)를 통해 실현되는 도 1의 110 단계 및 120 단계는 다음과 같다.The steps 110 and 120 of FIG. 1, which are realized through the first processor 200 and the second processor 300, are as follows.

110 단계에서, 제1 프로세서(200)는 하나의 SPI 채널에 실리는 MOSI(Master Out Slave In) 신호를 발생시키고, 발생된 MOSI 신호를 제2 프로세서(300)에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용함으로써, 상대방의 제2 프로세서를 감시할 수 있다.In step 110, the first processor 200 generates a Master Out Slave In (MOSI) signal to be placed on one SPI channel and outputs the generated MOSI signal to the MISO (Master In Slave Out ) Signal and utilizes it to exchange data with respect to the second processor-to-processor watchdog via independently defined MOSI signals, thereby monitoring the second processor of the other party.

제1 프로세서에서 주체적으로 실시되는 데이터 교환은 제1 워치독 키 생성과 송신, 제2 워치독 키 수신과 이를 통한 제2 워치독 대답 생성과 송신 및 제1 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.The exchange of data, which is effected by the first processor, comprises the steps of generating and sending a first watchdog key, receiving a second watchdog key, generating a second watchdog answer via it and receiving a transmittal and first watchdog answer and verifying the suitability thereof Exchange.

이때, 상기 수신은 제1 프로세서(200)가 제2 프로세서(300)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 송신은 제1 프로세서(200)가 제2 프로세서(300)로 해당 데이터를 전달해주는 과정을 의미할 수 있다.In this case, the reception means that the first processor 200 receives the corresponding data from the second processor 300, and the transmission is performed when the first processor 200 transmits the corresponding data to the second processor 300 It can mean the process of giving.

반면, 120 단계에서, 제2 프로세서는 하나의 SPI 채널에 실리는 MISO 신호를 발생시키고, 발생된 MISO 신호를 전술한 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용함으로써, 상대방의 제1 프로세서를 감시할 수 있다.On the other hand, in step 120, the second processor generates a MISO signal carried on one SPI channel, and independently defines the generated MISO signal from the above-mentioned MOSI signal, By utilizing it to exchange data related to the watchdog, it is possible to monitor the other party's first processor.

제2 프로세서에서 주체적으로 실시되는 데이터 교환은 제2 워치독 키 생성과 송신, 제1 워치독 키 수신과 이를 통한 제1 워치독 대답 생성과 송신 및 제2 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.The data exchange, which is effected by the second processor, is related to the generation and transmission of the second watchdog key, reception of the first watchdog key, generation of the first watchdog answer through it and reception of the transmission and second watchdog answer, Exchange.

이때, 상기 송신은 제2 프로세서(300)가 제1 프로세서(200)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 수신은 제2 프로세서(300)가 제1 프로세서(200)로부터 해당 데이터를 전달받는 과정을 의미할 수 있다.Herein, the transmission refers to a process in which the second processor 300 receives the corresponding data from the first processor 200, and the reception is a process in which the second processor 300 transmits the corresponding data from the first processor 200 It can mean the receiving process.

이와 같이, MISO 신호 및 MISO 신호가 서로 독립적으로 규정되어 제1 프로세서 및 제2 프로세서에서 각각 상대방의 워치독 정보를 획득하기 위한 데이터 교환이 이루어짐으로써, 기존의 두 SPI 채널을 통한 상대방 프로세서 감시보다 SPI 채널 자원을 아끼고, 그 만큼의 고속 데이터 전송이 가능한 장점을 가질 수 있다.In this way, since the MISO signal and the MISO signal are independently defined to exchange data for acquiring the watchdog information of the counterpart in each of the first processor and the second processor, the SPI It is possible to save the channel resources and to have a merit that high-speed data transmission is possible.

이하에서는, 전술한 110 단계 및 120 단계에 대해 보다 구체적으로 설명하고자 한다.Hereinafter, steps 110 and 120 will be described in more detail.

<각 단계의 구체적인 실시 예><Specific Embodiment of Each Step>

도 3은 본 발명에 따른 110 단계 및 120 단계를 보다 구체적으로 나타낸 흐름도이다.3 is a flowchart illustrating steps 110 and 120 according to the present invention.

도 3을 참조하면, 일 실시 예에 따른 110 단계는 111 단계 내지 117 단계를 포함하고, 120 단계는 121 단계 내지 127 단계를 포함할 수 있다. 각 단계는 는 CS(Chip Select) 신호의 주기에 따라 실행되므로, 순서에 관계없이 필요에 따라 기술하기로 한다.Referring to FIG. 3, step 110 according to an embodiment includes steps 111 to 117, and step 120 may include steps 121 to 127. Since each step is executed according to the cycle of the CS (Chip Select) signal, it will be described as necessary regardless of the order.

먼저, 111 단계에서, 제1 프로세서(200)는 CS(Chip Select) 신호의 제1 주기 동안, MOSI 신호에 실릴 제1 워치독 키(first watchdog key)를 생성하여 메모리(201)에 저장할 수 있다.First, in step 111, the first processor 200 may generate a first watchdog key to be loaded on the MOSI signal for a first period of a CS (Chip Select) signal and store the first watchdog key in the memory 201 .

언급된 제1 주기는 제1 프로세서(200) 및/또는 제2 프로세서(300) 각자에서 워치독 설정과 관련한 주기일 수 있다.The first period referred to may be a period associated with the watchdog setting in each of the first processor 200 and / or the second processor 300.

112 단계에서, 제1 프로세서(200)는 CS 신호의 제1 주기 동안, 메모리(201)에 저장된 데이터로부터 제1 워치독 키를 추출하여 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다. 이러면, 상기 제2 프로세서(300)는 제1 프로세서(200)로부터 수신된 제1 워치독 키를 메모리(301)에 저장할 수 있다.In step 112, the first processor 200 may extract the first watchdog key from the data stored in the memory 201 for a first period of the CS signal and transmit it to the second processor 300 via the MOSI signal . In this case, the second processor 300 may store the first watchdog key received from the first processor 200 in the memory 301.

121 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, MISO 신호에 실릴 제2 워치독 키(second watchdog key)를 생성하여 메모리(301)에 저장할 수 있다.In step 121, the second processor 300 may generate and store in a memory 301 a second watchdog key to be placed on the MISO signal for a first period of the CS signal.

122 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, 메모리(301)에 저장된 데이터로부터 제2 워치독 키를 추출하여 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 상기 제1 프로세서(200)는 제1 프로세서(300)로부터 수신된 제2 워치독 키를 메모리(201)에 저장할 수 있다.In step 122, the second processor 300 may extract the second watchdog key from the data stored in the memory 301 during the first period of the CS signal and transmit it to the first processor 200 via the MISO signal . In this case, the first processor 200 may store the second watchdog key received from the first processor 300 in the memory 201.

113 단계에서, 제1 프로세서(200)는 CS 신호의 제1 주기 동안, 제2 프로세서(300)로부터 수신된 제2 워치독 키를 메모리(201)에 저장하고, 저장된 제2 워치독 키를 이용하여 제2 워치독 대답을 생성하며, 생성된 제2 워치독 대답을 메모리(201)에 저장할 수 있다.In step 113, the first processor 200 stores the second watchdog key received from the second processor 300 in the memory 201 during the first period of the CS signal, and uses the stored second watchdog key To generate a second watchdog answer, and store the generated second watchdog answer in the memory 201.

반면, 123 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, 제1 프로세서(200)로부터 수신된 제1 워치독 키를 메모리(301)에 저장하고, 저장된 제1 워치독 키를 이용하여 제1 워치독 대답을 생성하며, 생성된 제1 워치독 대답을 메모리(301)에 저장할 수 있다.On the other hand, in step 123, the second processor 300 stores the first watchdog key received from the first processor 200 in the memory 301 during the first period of the CS signal, To generate a first watchdog answer and store the generated first watchdog answer in memory 301. [

이와 같이, CS 신호의 제1 주기 동안, 각 프로세서(200, 300)에서 워치독 설정이 완료될 수 있다.As such, during the first period of the CS signal, the watchdog configuration may be completed in each processor 200, 300.

114 단계에서, 제1 프로세서(200)는 CS 신호의 제2 주기 동안, 메모리(201)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다.In step 114, the first processor 200 may transmit the second watchdog answer stored in the memory 201 to the second processor 300 via the MOSI signal during the second period of the CS signal.

115 단계에서, 제1 프로세서(200)는 전술한 CS 신호의 제2 주기 동안, 제2 프로세서(300)의 메모리(301)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제2 프로세서(300)로부터 수신하여 메모리(201)에 저장할 수 있다.The first processor 200 receives the first watchdog answer stored in the memory 301 of the second processor 300 through the MISO signal for a second period of the CS signal described above, And store it in the memory 201. [

116 단계에서, 제1 프로세서(200)는 CS 신호의 제2 주기 동안, 메모리(201)에 저장된 제1 워치독 대답과 메모리(201)에서 가지고 있는 제1 워치독의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(201)에 저장할 수 있다.In step 116, the first processor 200 compares the first watchdog answer stored in the memory 201 with the correct answer of the first watchdog stored in the memory 201 during the second period of the CS signal, It is possible to verify whether or not the poison answer is appropriate, and store the result in the memory 201.

예를 들면, 제1 워치독 대답과 제1 워치독의 정답이 일치하면, 제1 워치독 대답이 적정한 것으로 간주하고, 제1 워치독 대답과 제1 워치독의 정답이 일치하지 않으면, 제1 워치독 대답이 비 적정한 것으로 간주할 수 있다.For example, if the answer of the first watchdog answer matches the answer of the first watchdog, the first watchdog answer is deemed appropriate, and if the answer of the first watchdog answer does not match the correct answer of the first watchdog, Watchdog answers can be considered unreasonable.

124 단계에서, 제2 프로세서(300)는 전술한 CS 신호의 제2 주기 동안, 메모리(301)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 제1 프로세서(200)는 제2 프로세서(300)로부터 수신된 제1 워치독 대답을 메모리(201)에 저장할 수 있게 된다.In step 124, the second processor 300 may transmit the first watchdog answer stored in the memory 301 to the first processor 200 via the MISO signal during the second period of the CS signal described above. The first processor 200 is then enabled to store the first watchdog answer received from the second processor 300 in the memory 201.

125 단계에서, 제2 프로세서(300)는 CS 신호의 제2 주기 동안, 제1 프로세서(200)로부터 제2 워치독 대답을 MOSI 신호를 통해 수신하고, 수신된 제2 워치독 대답을 메모리(301)에 저장할 수 있다.In step 125, the second processor 300 receives a second watchdog answer from the first processor 200 over the MOSI signal for a second period of the CS signal, and sends the received second watchdog answer to the memory 301 ). &Lt; / RTI &gt;

126 단계에서, 제2 프로세서(300)는 CS 신호의 제2 주기 동안, 메모리(301)에 저장된 제2 워치독 대답과 메모리(301)에서 가지고 있는 제2 워치독의 정답과 비교하여 제2 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(301)에 저장할 수 있다.In step 126, the second processor 300 compares the second watchdog answer stored in the memory 301 with the correct answer of the second watchdog in the memory 301 during the second period of the CS signal, It is possible to verify the adequacy of the poison answer and store the result in the memory 301. [

예를 들면, 제2 워치독 대답과 제2 워치독의 정답이 일치하면, 제2 워치독 대답이 적정한 것으로 간주할 수 있고, 제2 워치독 대답과 제2 워치독의 정답이 일치하지 않으면, 제2 워치독 대답이 비 적정한 것으로 간주할 수 있다.For example, if the answer of the second watchdog answer matches the answer of the second watchdog, then the second watchdog answer may be deemed appropriate, and if the answer of the second watchdog answer does not match the answer of the second watchdog, The second Watchdog answer may be considered unreasonable.

117 단계에서, 제1 프로세서(200)는 CS 신호의 제3 주기 동안, 전술한 제1 워치독 대답의 적정성 검증 결과를 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다. 이러면, 제2 프로세서(300)는 제1 프로세서(200)로부터 수신된 제1 워치독 대답의 적정성 검증 결과를 확인하여 메모리(301)에 저장할 수 있게 된다.In step 117, the first processor 200 may transmit the result of the above-described verification of the adequacy of the first watchdog answer to the second processor 300 via the MOSI signal during the third period of the CS signal. Then, the second processor 300 can confirm the result of the verification of the adequacy of the first watchdog answer received from the first processor 200 and store it in the memory 301.

마지막으로, 127 단계에서, 제2 프로세서(300)는 CS 신호의 제3 주기 동안, 전술한 제2 워치독 대답의 적정성 검증 결과를 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 제1 프로세서(200)는 제2 프로세서(300)로부터 수신된 제2 워치독 대답의 적정성 검증 결과를 확인하여 메모리(301)에 저장할 수 있게 된다.Finally, at step 127, the second processor 300 may transmit the result of the above-described verification of the adequacy of the second watchdog answer to the first processor 200 via the MISO signal during the third period of the CS signal. Then, the first processor 200 can confirm the result of the verification of the adequacy of the second watchdog answer received from the second processor 300 and store it in the memory 301.

이와 같이, 본 실시 예에서는 CS 신호의 제1 내지 제2 주기 동안, 각 프로세서(200, 300)에서 워치독 설정에 따른 상대 프로세서에 대한 적정성 여부를 하나의 SPI 채널 상에서 검증함으로써, 각 프로세서(200, 300)에서 상대 프로세서를 감시할 수 있는 장점을 가질 수 있다.As described above, in the present exemplary embodiment, during the first to second periods of the CS signal, whether the processor 200 or 300 verifies the suitability of the counter processor according to the watchdog setting on a single SPI channel, , 300) to monitor the opponent processor.

<프로세서 감시 장치의 실시 예>&Lt; Embodiment of Processor Monitoring Apparatus >

도 4는 본 발명의 일 실시 예에 따른 프로세서 감시 장치를 나타낸 블럭 구성도이다.4 is a block diagram illustrating a processor monitoring apparatus according to an embodiment of the present invention.

도 4를 참조하면, 일 실시 예에 따른 프로세서 감시 장치는 상대 프로세서를 감시하기 위하여 SPI 통신을 하는 제1 프로세서(400) 및 제2 프로세서(500)를 포함한다.Referring to FIG. 4, a processor monitoring apparatus according to an embodiment includes a first processor 400 and a second processor 500 that perform SPI communication to monitor a counterpart processor.

여기서, 제1 프로세서(400)는 SPI 통신의 하나의 SPI 채널을 통해 제2 프로세서(500)를 실질적으로 감시하는 제1 상대 프로세서 감시부(410) 및 메모리(401)를 포함하며, 제2 프로세서(500)는 SPI 통신의 하나의 SPI 채널을 통해 제1 프로세서(400)를 실질적으로 감시하는 제2 상대 프로세서 감시부(510) 및 메모리(501)를 포함할 수 있다.Here, the first processor 400 includes a first mover processor monitoring unit 410 and a memory 401 that substantially monitor the second processor 500 through one SPI channel of the SPI communication, (500) may include a second m processor monitoring unit (510) and a memory (501) that substantially monitor the first processor (400) through one SPI channel of the SPI communication.

언급된 메모리(401, 501)는 랜덤 액세스 메모리("RAM"), 판독 전용 메모리("ROM"), 자기 또는 광학 디스크 등의 정적 저장 디바이스, 또는 임의의 기타 타입의 컴퓨터 판독 가능한 매체로 이루어질 수 있다.The memories 401 and 501 mentioned may consist of a random access memory ("RAM"), a read only memory ("ROM"), a static storage device such as a magnetic or optical disk, or any other type of computer readable medium have.

일 실시 예에서, 제1 상대 프로세서 감시부(410)는 하나의 SPI 채널에 실리는 MOSI(Master Out Slave In) 신호를 발생시키고, 발생된 MOSI 신호를 제2 프로세서(500)에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 제2 프로세서(500)간 워치독과 관련한 데이터 교환함으로써, 상대방의 제2 프로세서(500)를 감시할 수 있다.In one embodiment, the first opponent processor monitor 410 generates a MOSI (Master Out Slave In) signal carried on one SPI channel and outputs the generated MOSI signal to the MISO Master In Slave Out) signal and exchanges data related to the watchdog between the second processors 500 through independently defined MOSI signals, thereby monitoring the second processor 500 of the other party.

여기서, 제1 상대 프로세서 감시부(410)의 데이터 교환은 제1 워치독 키 생성과 송신, 제2 워치독 키 수신과 이를 통한 제2 워치독 대답 생성과 송신 및 제1 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.Here, the data exchange of the first counterpart processor monitoring unit 410 includes a first watchdog key generation and transmission, a second watchdog key reception and a second watchdog answer generation and transmission and a first watchdog answer reception via it It may be an exchange relating to the adequacy verification.

이때, 상기 수신은 제1 상대 프로세서 감시부(410)가 제2 프로세서(500)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 송신은 제1 상대 프로세서 감시부(410)가 제2 프로세서(500)로 해당 데이터를 전달해주는 과정을 의미할 수 있다.In this case, the reception means that the first counter processor monitoring unit 410 receives the corresponding data from the second processor 500, and the transmission is performed when the first counter processor monitoring unit 410 receives the data from the second processor 500 ) To the corresponding data.

일 실시 예에서, 메모리(401)는 전술한 제1 상대 프로세서 감시부(410)에서 처리된 정보, 예컨대 데이터 교환한 정보를 저장하는 역할을 한다.In one embodiment, the memory 401 serves to store information processed by the first opponent processor monitoring unit 410, for example, data exchanged.

반면, 일 실시 예에 따른 제2 상대 프로세서 감시부(510)는 하나의 SPI 채널에 실리는 MISO 신호를 발생시키고, 발생된 MISO 신호를 전술한 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 제1 프로세서(400)간 워치독과 관련한 데이터 교환함으로써, 상대방의 제1 프로세서(400)를 감시할 수 있다.Meanwhile, the second counter processor monitoring unit 510 according to an embodiment generates a MISO signal to be carried in one SPI channel, independently defines the generated MISO signal from the MOSI signal described above, The second processor 400 can monitor the other party's first processor 400 by exchanging data with respect to the watchdog between the first processors 400 through the signal.

여기서, 제2 상대 프로세서 감시부(510)의 데이터 교환은 제2 워치독 키 생성과 송신, 제1 워치독 키 수신과 이를 통한 제1 워치독 대답 생성과 송신 및 제2 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.Here, the data exchange of the second opponent processor monitoring unit 510 includes a second watchdog key generation and transmission, a first watchdog key reception and a first watchdog answer generation through it and a transmission and a second watchdog answer reception and It may be an exchange relating to the adequacy verification.

이때, 상기 송신은 제2 상대 프로세서 감시부(510)가 제1 프로세서(400)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 수신은 제2 상대 프로세서 감시부(510)가 제1 프로세서(400)로부터 해당 데이터를 전달받는 과정을 의미할 수 있다.Herein, the transmission refers to a process in which the second opponent processor monitoring unit 510 receives the corresponding data from the first processor 400, and the second opponent processor monitoring unit 510 receives the data from the first processor 400 And receiving the corresponding data.

일 실시 예에서, 메모리(501)는 전술한 제2 상대 프로세서 감시부(510)에서 처리된 정보, 예컨대 데이터 교환한 정보를 저장하는 역할을 한다.In one embodiment, the memory 501 serves to store information processed by the second opponent processor monitoring unit 510, for example, data exchanged.

이와 같이, 본 실시 예에서는 MISO 신호 및 MISO 신호가 서로 독립적으로 규정되어 제1 프로세서 및 제2 프로세서에서 상대방의 워치독 정보를 획득하기 위한 데이터 교환이 이루어짐으로써, 기존의 두 SPI 채널을 통한 상대방 프로세서 감시보다 SPI 채널 자원을 아끼고, 그 만큼의 고속 데이터 전송이 가능한 장점을 가질 수 있다.As described above, in the present embodiment, the MISO signal and the MISO signal are defined independently of each other, so that data exchange for acquiring the watchdog information of the counterpart in the first processor and the second processor is performed, SPI channel resources can be saved rather than monitoring, and high-speed data transmission can be achieved.

이하에서는, 전술한 제1과 제2 상대 프로세서 감시부(410, 510)에 대해 보다 구체적으로 설명하기로 한다.Hereinafter, the first and second opponent processor monitoring units 410 and 510 will be described in more detail.

<각 구성의 구체적인 실시 예><Specific Embodiment of Each Configuration>

도 5는 본 발명의 일 실시 예에 따른 제1 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.5 is a block diagram illustrating a first counter processor monitoring unit according to an embodiment of the present invention.

도 5를 참조하면, 일 실시 예에 따른 제1 상대 프로세서 감시부(410)는 제1 워치독 키 생성부(411), 제1 워치독 송신부(412), 제2 워치독 확인부(413), 제2 워치독 대답 생성부(414), 제2 워치독 대답 송신부(415), 제1 워치독 대답 확인부(416), 제1 상대 워치독 검증부(417) 및 제1 검증 결과 송신부(418)를 포함할 수 있다.5, the first processor watchdog unit 410 includes a first watchdog key generator 411, a first watchdog transmitter 412, a second watchdog verification unit 413, The second watchdog response generating unit 414, the second watchdog answer transmitting unit 415, the first watchdog answer confirming unit 416, the first relative watchdog verifying unit 417, and the first verification result transmitting unit 418 &lt; / RTI &gt;

일 실시 예에서, 제1 워치독 키 생성부(411)는 CS(Chip Select) 신호의 제1 주기 동안, MOSI 신호에 실릴 제1 워치독 키(first watchdog key)를 생성할 수 있다.In one embodiment, the first watchdog key generator 411 may generate a first watchdog key to be loaded on the MOSI signal during a first period of a Chip Select (CS) signal.

생성된 제1 워치독 키는 메모리(201)에 저장되며, 언급된 제1 주기는 전술한 제1 워치독 키 생성부(411)뿐만 아니라, 이하의 해당 구성에서 실시되는 워치독 설정과 관련한 주기일 수 있다.The generated first watchdog key is stored in the memory 201. The first period mentioned is not only the first watchdog key generating unit 411 described above, but also a cycle related to the watchdog setting performed in the following configuration Lt; / RTI &gt;

일 실시 예에서, 제1 워치독 송신부(412)는 CS 신호의 제1 주기 동안, 메모리(401)에 저장된 데이터로부터 제1 워치독 키를 추출하여 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제1 워치독 송신부(412)로부터 수신된 제1 워치독 키를 메모리(501)에 저장할 수 있다.In one embodiment, the first watchdog transmitter 412 extracts the first watchdog key from the data stored in memory 401 during the first period of the CS signal and transmits it to the second processor 500 via the MOSI signal can do. In this case, the second processor 500 may store the first watchdog key received from the first watchdog transmitter 412 in the memory 501.

일 실시 예에서, 제2 워치독 확인부(413)는 CS 신호의 제1 주기 동안, 제2 프로세서(500)로부터 수신된 제2 워치독 키를 확인하여 메모리(401)에 저장시킬 수 있다.In one embodiment, the second watchdog verification unit 413 may identify and store the second watchdog key received from the second processor 500 in the memory 401 during the first period of the CS signal.

일 실시 예에서, 제2 워치독 대답 생성부(414)는 CS 신호의 제1 주기 동안, 메모리(401)에 저장된 제2 워치독 키를 이용하여 제2 워치독 대답을 생성할 수 있다. 생성된 제2 워치독 대답은 메모리(401)에 저장될 수 있다.In one embodiment, the second watchdog answer generator 414 may generate a second watchdog answer using the second watchdog key stored in the memory 401 during the first period of the CS signal. The generated second watchdog answer may be stored in the memory 401.

일 실시 예에서, 제2 워치독 대답 송신부(415)는 CS 신호의 제2 주기 동안, 메모리(401)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제2 워치독 대답을 메모리(501)에 저장할 수 있다.In one embodiment, the second watchdog answer transmission unit 415 may transmit a second watchdog answer stored in the memory 401 to the second processor 500 via the MOSI signal during the second period of the CS signal . Then, the second processor 500 may store the second watchdog answer in the memory 501.

한편, 언급된 제2 주기는 전술한 제2 워치독 대답 송신부(415)뿐만 아니라, 이하의 해당 구성에서 실시되는 CS 신호의 적정성 검증을 위한 주기일 수 있다.On the other hand, the second cycle mentioned above may be a cycle for verifying the suitability of the CS signal implemented in the following configuration, as well as the second watch dog response transmission unit 415 described above.

일 실시 예에서, 제1 워치독 대답 확인부(416)는 전술한 CS 신호의 제2 주기 동안, 제2 프로세서(500)의 메모리(501)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제2 프로세서(500)로부터 수신하여 확인하고, 메모리(201)에 저장시킬 수 있다.In one embodiment, the first watchdog answer acknowledgment unit 416 receives the first watchdog answer stored in the memory 501 of the second processor 500 via the MISO signal during the second period of the CS signal described above 2 processor 500, and can store it in the memory 201. [

일 실시 예에서, 제1 상대 워치독 검증부(417)는 CS 신호의 제2 주기 동안, 메모리(401)에 저장된 제1 워치독 대답과 메모리(401)에서 가지고 있는 제1 워치독의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(401)에 저장할 수 있다.In one embodiment, the first relative watchdog verifier 417 receives the first watchdog answer stored in the memory 401 and the correct answer of the first watchdog in the memory 401 during the second period of the CS signal, It is possible to verify whether or not the first watchdog answer is appropriate, and store the result in the memory 401. [

예를 들면, 제1 워치독 대답과 제1 워치독의 정답이 일치하면, 제1 워치독 대답이 적정한 것으로 간주하고, 제1 워치독 대답과 제1 워치독의 정답이 일치하지 않으면, 제1 워치독 대답이 비 적정한 것으로 간주할 수 있다.For example, if the answer of the first watchdog answer matches the answer of the first watchdog, the first watchdog answer is deemed appropriate, and if the answer of the first watchdog answer does not match the correct answer of the first watchdog, Watchdog answers can be considered unreasonable.

마지막으로, 일 실시 예에 따른 제1 검증 결과 송신부(418)는 CS 신호의 제3 주기 동안, 전술한 제1 워치독 대답의 적정성 검증 결과를 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제1 프로세서(400)로부터 수신된 제1 워치독 대답의 적정성 검증 결과를 확인하여 메모리(501)에 저장시킬 수 있다.Lastly, the first verification result transmitter 418 according to an embodiment transmits the result of the above-described verification of the adequacy of the first watchdog answer to the second processor 500 through the MOSI signal during the third period of the CS signal . In this case, the second processor 500 can confirm the result of the adequacy check of the first watchdog answer received from the first processor 400 and store it in the memory 501.

언급된 제3 주기는 제1 검증 결과 송신부(418)에서 실시되는 CS 신호의 적정성 검증 결과를 상대 프로세서로 보내기 위한 주기일 수 있다.The third cycle mentioned above may be a cycle for sending the result of the CS signal suitability verification performed in the first verification result transmission unit 418 to the counterpart processor.

이와 같이, 본 실시 예에서는 전술한 구성들로 인해, 제1 프로세서(400)는 독립적인 MOSI 신호 및 MISO 신호 통해 주고받는 워치독 정보를 이용하여 제2 프로세서(500)를 하나의 SPI 채널에서 감시할 수 있는 장점을 줄 수 있다.As described above, in the present embodiment, the first processor 400 monitors the second processor 500 from one SPI channel using the independent MOSI signal and the watchdog information exchanged through the MISO signal, I can give you an advantage.

도 6은 본 발명의 일 실시 예에 따른 제2 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.FIG. 6 is a block diagram illustrating a second opponent processor monitoring unit according to an embodiment of the present invention. Referring to FIG.

도 6을 참조하면, 일 실시 예에 따른 제2 상대 프로세서 감시부(510)는 제2 워치독 키 생성부(511), 제2 워치독 송신부(512), 제1 워치독 확인부(513), 제1 워치독 대답 생성부(514), 제1 워치독 대답 송신부(515), 제2 워치독 대답 확인부(516), 제2 상대 워치독 검증부(517) 및 제2 검증 결과 송신부(518)를 포함할 수 있다.Referring to FIG. 6, the second MO processor monitor 510 includes a second watch dog key generator 511, a second watchdog transmitter 512, a first watchdog verifier 513, A first watchdog response generating unit 514, a first watchdog answer transmitting unit 515, a second watchdog answer confirming unit 516, a second relative watchdog verifying unit 517, and a second verification result transmitting unit 518).

먼저, 일 실시 예에서, 제2 워치독 키 생성부(511)는 전술한 CS 신호의 제1 주기 동안, MISO 신호에 실릴 제2 워치독 키(second watchdog key)를 생성하여 메모리(501)에 저장시킬 수 있다.First, in one embodiment, the second watch dog key generation unit 511 generates a second watch dog key to be loaded on the MISO signal during the first period of the CS signal described above, and stores the generated second watch dog key in the memory 501 Can be stored.

일 실시 예에서, 제2 워치독 송신부(512)는 전술한 CS 신호의 제1 주기 동안, 메모리(501)에 저장된 데이터로부터 제2 워치독 키를 추출하여 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 상기 제1 프로세서(400)는 제2 워치독 송신부(512)로부터 수신된 제2 워치독 키를 메모리(401)에 저장시킬 수 있다.In one embodiment, the second watchdog transmitter 512 extracts the second watchdog key from the data stored in the memory 501 during the first period of the CS signal described above, and transmits the second watchdog key to the first processor 400 via the MISO signal. As shown in FIG. In this case, the first processor 400 may store the second watchdog key received from the second watchdog transmitter 512 in the memory 401.

일 실시 예에서, 제1 워치독 확인부(513)는 전술한 CS 신호의 제1 주기 동안, 제1 프로세서(400)로부터 수신된 제1 워치독 키를 확인하여 메모리(501)에 저장시킬 수 있다.In one embodiment, the first watchdog verification unit 513 may identify and store the first watchdog key received from the first processor 400 in the memory 501 during the first period of the CS signal described above have.

일 실시 예에서, 제1 워치독 대답 생성부(514)는 전술한 CS 신호의 제1 주기 동안, 메모리(501)에 저장된 제1 워치독 키를 이용하여 제1 워치독 대답을 생성하며, 생성된 제1 워치독 대답을 메모리(501)에 저장시킬 수 있다.In one embodiment, the first watchdog answer generator 514 generates a first watchdog answer using the first watchdog key stored in the memory 501 during the first period of the CS signal described above, The first watchdog answer may be stored in the memory 501.

일 실시 예에서, 제1 워치독 대답 송신부(515)는 전술한 CS 신호의 제2 주기 동안, 메모리(501)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 제1 프로세서(400)는 제1 워치독 대답 송신부(515)로부터 수신된 제1 워치독 대답을 메모리(401)에 저장할 수 있다.In one embodiment, the first watchdog answer transmission unit 515 transmits the first watchdog answer stored in the memory 501 to the first processor 400 via the MISO signal during the second period of the CS signal described above . The first processor 400 may then store the first watchdog answer received from the first watchdog answer sender 515 in the memory 401. [

일 실시 예에서, 제2 워치독 대답 확인부(516)는 전술한 CS 신호의 제2 주기 동안, 제1 프로세서(400)의 메모리(401)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 수신하여 확인하고, 이 결과를 메모리(501)에 저장시킬 수 있다.In one embodiment, the second watchdog answer acknowledgment 516 receives a second watchdog answer stored in the memory 401 of the first processor 400 via the MOSI signal during the second period of the CS signal described above And store the result in the memory 501. [0214] FIG.

일 실시 예에서, 제2 상대 워치독 검증부(517)는 전술한 CS 신호의 제2 주기 동안, 메모리(501)에 저장된 제2 워치독 대답과 메모리(501)에서 가지고 있는 제2 워치독 메모리(501)에 의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(501)에 저장할 수 있다.In one embodiment, the second relative watchdog verifier 517 may compare the second watchdog answer stored in the memory 501 with the second watchdog memory 501 stored in the memory 501 during the second period of the above- It is possible to verify the adequacy of the first watchdog answer in comparison with the correct answer to the memory 501 and store the result in the memory 501. [

예를 들면, 제2 워치독 대답과 제2 워치독의 정답이 일치하면, 제2 워치독 대답이 적정한 것으로 간주하고, 제2 워치독 대답과 제2 워치독의 정답이 일치하지 않으면, 제2 워치독 대답이 비 적정한 것으로 간주할 수 있다.For example, if the answer of the second watchdog answer matches the answer of the second watchdog, then the second watchdog answer is deemed appropriate, and if the answer of the second watchdog answer does not match the answer of the second watchdog, Watchdog answers can be considered unreasonable.

마지막으로, 일 실시 예에 따른 제2 검증 결과 송신부(518)는 전술한 CS 신호의 제3 주기 동안, 전술한 제2 워치독 대답의 적정성 검증 결과를 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 제1 프로세서(400)는 제2 프로세서(500)로부터 수신된 제2 워치독 대답의 적정성 검증 결과를 확인하여 메모리(401)에 저장시킬 수 있다.Lastly, the second verification result transmitter 518 according to the embodiment transmits the above-mentioned verification result of the adequacy of the second watchdog answer to the first processor 400 through the MISO signal during the third period of the CS signal described above Can be transmitted. In this case, the first processor 400 can confirm the result of the adequacy check of the second watchdog answer received from the second processor 500 and store it in the memory 401.

이와 같이, 본 실시 예에서는 전술한 구성들로 인해, 제2 프로세서(500)는 독립적인 MOSI 신호 및 MISO 신호 통해 주고받는 워치독 정보를 이용하여 제1 프로세서(400)를 하나의 SPI 채널에서 감시할 수 있는 장점을 줄 수 있다.As described above, in the present embodiment, because of the above-described configurations, the second processor 500 monitors the first processor 400 from one SPI channel using the independent MOSI signal and the watchdog information exchanged through the MISO signal I can give you an advantage.

<각 신호 정보의 실시 예>&Lt; Embodiment of each signal information >

도 7은 본 발명에 따른 CS 신호, MOSI 신호 및 MISO 신호의 각 프레임 구성을 예시적으로 나타낸 도면이다.FIG. 7 is a diagram illustrating each frame structure of the CS signal, the MOSI signal, and the MISO signal according to the present invention.

도 7을 참조하면, 일 실시 예에 따른 CS 신호는 예컨대, 워치독 설정을 위한 제1 주기, 적정성 검증을 위한 제2 주기 및 검증 결과를 전송하기 위한 제3 주기를 포함할 수 있다.Referring to FIG. 7, the CS signal according to an embodiment may include, for example, a first period for setting up a watchdog, a second period for validity verification, and a third period for transmitting a verification result.

이런 경우, 도 7에 도시된 MOSI 신호는 CS 신호의 제1 주기 동안 제2 프로세서로 전송되는 프레임으로서, 제1 프로세서에 의해 생성된 첫 번째의 제1 워치독 키 정보 및 상기 제1 프로세서가 제2 프로세서를 셋업하기 위한 정보 등을 담을 수 있고, MISO 신호는 CS 신호의 제1 주기 동안 제1 프로세서로 전송되는 프레임으로서, 제2 프로세서에 의해 생성된 제2 워치독 키 정보 및 제2 프로세서가 제1 프로세서를 셋업하기 위한 정보를 담을 수 있다.In this case, the MOSI signal shown in FIG. 7 is a frame to be transmitted to the second processor during the first period of the CS signal, in which the first first watch dog key information generated by the first processor and the first watch dog key information generated by the first processor 2 processor, and the MISO signal is transmitted to the first processor during the first period of the CS signal, wherein the second watch dog key information generated by the second processor and the second processor And may contain information for setting up the first processor.

이어서, 도 7에 도시된 MOSI 신호는 CS 신호의 제2 주기 동안 제2 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제1 워치독 키 정보의 두 번째에 해당하는 두 번째의 제1 워치독 키 정보 및 제2 워치독 키를 이용해 생성된 첫 번째의 제2 워치독 대답 정보를 담을 수 있고, MISO 신호는 CS 신호의 제2 주기 동안 제1 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제2 워치독 키 정보의 두 번째에 해당하는 두 번째의 제2 워치독 키 정보 및 제1 워치독 키를 이용해 생성된 첫 번째의 제1 워치독 대답 정보를 담을 수 있다.7 is a frame transmitted to the second processor during the second period of the CS signal. The MOSI signal is a frame of the second watchdog key of the second corresponding to the first first watchdog key information, Information and the first second watchdog answer information generated using the second watchdog key, and wherein the MISO signal is a frame transmitted to the first processor during a second period of the CS signal, The second watchdog key information corresponding to the second of the watchdog key information, and the first first watchdog answer information generated using the first watchdog key.

더 나아가, 도 7에 도시된 MOSI 신호는 CS 신호의 제3 주기 동안 제2 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제1 워치독 키 정보의 세 번째에 해당하는 세 번째의 제1 워치독 키 정보와, 제2 프로세서로부터 수신된 제1 워치독 대답에 대해 적정성 검증 결과인 제1 워치독 상태 정보, 및 전술한 첫 번째 제2 워치독 대답 정보의 두 번째에 해당하는 두 번째의 제2 워치독 대답 정보를 담을 수 있다.7 is a frame to be transmitted to the second processor during the third period of the CS signal. The MOSI signal is a third one of the third watchdogs corresponding to the third one of the first first watchdog key information Key information, first watchdog status information as a result of the adequacy verification for the first watchdog answer received from the second processor, and second second watchdog answer information corresponding to the second of the first second watchdog answer information, It can contain watchdog answer information.

그리고 도 7에 도시된 MISO 신호는 CS 신호의 제3 주기 동안 제1 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제2 워치독 키 정보의 세 번째에 해당하는 세 번째의 제2 워치독 키 정보와, 제1 프로세서로부터 수신된 제2 워치독 대답에 대해 적정성 검증 결과인 제2 워치독 상태 정보, 및 전술한 첫 번째 제1 워치독 대답 정보의 두 번째에 해당하는 두 번째의 제1 워치독 대답 정보를 담을 수 있다.The MISO signal shown in FIG. 7 is a frame transmitted to the first processor during the third period of the CS signal. The MISO signal is the third watchdog key information corresponding to the third of the first second watchdog key information Second watchdog status information that is the result of the adequacy verification for the second watchdog answer received from the first processor, and second watchdog status information corresponding to the second of the first first watchdog answer information, Answer information can be included.

이와 같이, 본 실시 예에서는 하나의 SPI 채널에서 각 독립인 MOSI 신호 및 MISO 신호를 통해 상대 프로세서를 감시할 수 있고, SPI 채널 절약으로 고속 통신이 가능하다.As described above, in this embodiment, the relative processor can be monitored through each independent MOSI signal and MISO signal in one SPI channel, and high-speed communication is possible by SPI channel saving.

이상에서 설명된 프로세서 감시 방법은 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다.The processor monitoring method described above can be implemented in the form of program instructions that can be executed through various computer components and recorded in a computer-readable medium.

컴퓨터 판독 가능한 매체는 프로세서에 의해 액세스 가능한 임의의 매체일 수 있다. 이러한 매체는 휘발성 및 비휘발성 매체 둘 다, 착탈식과 비착탈식 매체, 저장 매체 및 컴퓨터 저장 매체를 포함할 수 있다.The computer readable medium may be any medium accessible by the processor. Such media can include both volatile and nonvolatile media, removable and non-removable media, storage media, and computer storage media.

언급된 저장 매체는 RAM, 플래시 메모리, ROM, EPROM, 전기적으로 소거 가능한 판독 전용 메모리("EEPROM"), 레지스터, 하드 디스크, 착탈식 디스크, 콤팩트 디스크 판독 전용 메모리("CD-ROM"), 또는 공지된 임의의 기타 형태의 저장 매체를 포함할 수 있다.(ROM), an electrically erasable read only memory ("EEPROM"), a register, a hard disk, a removable disk, a compact disk read-only memory ("CD- ROM"), Lt; RTI ID = 0.0 &gt; a &lt; / RTI &gt; storage medium.

언급된 컴퓨터 저장 매체는, 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 또는 그 밖의 데이터와 같은 정보를 저장하기 위한 임의의 방법이나 기술로 구현되는 착탈형(removable)과 고정형(non-removable), 및 휘발성과 비휘발성 매체를 포함한다.The computer storage media discussed include removable and non-removable, nonvolatile, and volatile storage media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data, And non-volatile media.

이러한 컴퓨터 저장 매체는 RAM, ROM, EPROM, EEPROM, 플래시 메모리, 다른 고체 메모리 기술, CDROM, 디지털 다용도 디스크(DVD), 또는 다른 광 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치를 포함할 수 있다.Such computer storage media may be embodied as program instructions, such as RAM, ROM, EPROM, EEPROM, flash memory, other solid state memory technology, CDROMs, digital versatile disks (DVDs) or other optical storage, magnetic cassettes, magnetic tape, magnetic disk storage, Lt; RTI ID = 0.0 &gt; and / or &lt; / RTI &gt;

언급된 프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함될 수 있다.Examples of the mentioned program instructions may include machine language code such as those generated by the compiler, as well as high-level language code that may be executed by a computer using an interpreter or the like.

이상에서와 같이, 본 출원의 바람직한 실시 예 들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and detail may be made therein without departing from the spirit and scope of the invention as defined by the following claims And changes may be made without departing from the spirit and scope of the invention.

200, 400: 제1 프로세서
201, 301, 401, 501: 메모리
300, 500: 제2 프로세서
410: 제1 상대 프로세서 감시부
411: 제1 워치독 키 생성부 412: 제1 워치독 송신부
413: 제2 워치독 확인부 414: 제2 워치독 대답 생성부
415: 제2 워치독 대답 송신부 416: 제1 워치독 대답 확인부
417: 제1 상대 워치독 검증부 418: 제1 검증 결과 송신부
510: 제2 상대 프로세서 감시부 511: 제2 워치독 키 생성부
512: 제2 워치독 송신부 513: 제1 워치독 확인부
514: 제1 워치독 대답 생성부 515: 제1 워치독 대답 송신부
516: 제2 워치독 대답 확인부 517: 제2 상대 워치독 검증부
518: 제2 검증 결과 송신부200, 400: a first processor
201, 301, 401, 501: memory
300, 500: second processor
410: First counter processor monitoring unit
411: first watch dog key generator 412: first watch dog transmitter
413: second watchdog verification unit 414: second watchdog response generation unit
415: Second watchdog answer transmission unit 416: First watchdog answer confirmation unit
417: first relative watch dog verification unit 418: first verification result transmission unit
510: second counter processor monitoring unit 511: second watch dog key generator
512: second watchdog transmitter 513: first watchdog verifier
514: First watchdog answer generating unit 515: First watchdog answer transmitting unit
516: Second Watchdog Acknowledgment Unit 517: Second Relative Watchdog Verification Unit
518: second verification result transmitter

Claims (12)

(a) 제1 프로세서에서 발생된 MOSI(Master Out Slave In) 신호를 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 단계; 및
(b) 상기 제2 프로세서에서 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 단계;
를 포함하는, 프로세서 감시 장치에서의 프로세서 감시 방법.(a) independently defining a Master Out Slave In (MOSI) signal generated in a first processor from a MISO (Master In Slave Out) signal generated in a second processor, and outputting, via an independently defined MOSI signal, Monitoring the second processor by exchanging data related to an inter-watchdog; And
(b) defining the MISO signal independently of the MOSI signal in the second processor and monitoring the first processor for exchanging data with respect to the first processor-to-processor watchdog via an independently defined MISO signal step;
Wherein the processor monitoring device comprises: 제1항에 있어서,
상기 (a) 단계는,
CS(Chip Select) 신호의 제1 주기 동안, 상기 MOSI 신호에서 제1 워치독 키를 생성하는 단계; 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
를 포함하고,
상기 (b) 단계는,
상기 제1 주기 동안, 상기 MISO 신호에서 제2 워치독 키를 생성하는 단계; 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
를 포함하는, 프로세서 감시 방법.The method according to claim 1,
The step (a)
Generating a first watchdog key in the MOSI signal during a first period of a Chip Select (CS) signal; And transmitting the generated first watchdog key to the second processor via the MOSI signal;
Lt; / RTI &gt;
The step (b)
Generating, during the first period, a second watch dog key in the MISO signal; And transmitting the generated second watchdog key to the first processor via the MISO signal;
Gt; 제2항에 있어서,
상기 (a) 단계는,
상기 제2 프로세서로부터 수신된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 단계;
를 더 포함하고,
상기 (b) 단계는,
상기 제1 프로세서로부터 수신된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 단계;
를 더 포함하는, 프로세서 감시 방법.3. The method of claim 2,
The step (a)
Generating a second watchdog answer in response to a second watchdog key received from the second processor;
Further comprising:
The step (b)
Generating a first watchdog answer in response to a first watchdog key received from the first processor;
Further comprising the steps of: 제3항에 있어서,
상기 (a) 단계는,
상기 CS(Chip Select) 신호의 제2 주기 동안, 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
상기 생성된 제1 워치독 대답을 상기 제2 프로세서로부터 수신하는 단계; 및
상기 수신된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 단계;
를 더 포함하는 프로세서 감시 방법.The method of claim 3,
The step (a)
Transmitting the generated second watchdog answer to the second processor via the MOSI signal during a second period of the Chip Select signal;
Receiving the generated first watchdog answer from the second processor; And
Verifying whether the first watchdog answer is appropriate for the first watchdog answer by comparing the received first watchdog answer with the correct answer of the first watchdog;
Lt; / RTI &gt; 제4항에 있어서,
상기 (b) 단계는,
상기 제2 주기 동안, 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
상기 생성된 제2 워치독 대답을 상기 제1 프로세서로부터 수신하는 단계; 및
상기 수신된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 단계;
를 더 포함하는, 프로세서 감시 방법.5. The method of claim 4,
The step (b)
Transmitting, during the second period, the generated first watchdog answer to the first processor via the MISO signal;
Receiving the generated second watchdog answer from the first processor; And
Verifying whether the second watchdog answer is correct or not by comparing the received second watchdog answer with a correct answer of the second watchdog;
Further comprising the steps of: 제5항에 있어서,
상기 (a) 단계는,
상기 CS 신호의 제3 주기 동안, 상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
를 더 포함하고,
상기 (b) 단계는,
상기 제3 주기 동안, 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
를 더 포함하는, 프로세서 감시 방법.6. The method of claim 5,
The step (a)
Transmitting, during a third period of the CS signal, a result of the validity check of the first watchdog answer to the second processor via the MOSI signal;
Further comprising:
The step (b)
Transmitting, during the third period, the result of the adequacy verification of the second watchdog answer to the first processor via the MISO signal;
Further comprising the steps of: 제1 프로세서; 및
상기 제1 프로세서로부터 하나의 SPI 채널로 연결된 제2 프로세서;를 포함하고,
상기 제1 프로세서는,
MOSI(Master Out Slave In) 신호를 상기 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 제1 상대 프로세서 감시부;
를 포함하며,
상기 제2 프로세서는,
상기 하나의 SPI 채널을 통해 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 제2 상대 프로세서 감시부;
를 포함하는, 프로세서 감시 장치.A first processor; And
And a second processor coupled from the first processor to one SPI channel,
Wherein the first processor comprises:
A Master Out Slave In (MOSI) signal is independently defined from a MISO (Master In Slave Out) signal generated by the second processor, and data is exchanged with respect to the second processor-to-processor watchdog through an independently defined MOSI signal A first processor monitoring the first processor by monitoring the second processor using the first processor;
/ RTI &gt;
Wherein the second processor comprises:
A processor that independently identifies the MISO signal on the one SPI channel from the MOSI signal and utilizes the independently exchanged MISO signal to exchange data related to the first processor- 2 relative processor monitor;
The processor monitoring device. 제7항에 있어서,
상기 제1 상대 프로세서 감시부는,
제1 워치독 키를 생성하는 제1 워치독 키 생성부; 및
상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 워치독 송신부;
를 포함하고,
상기 제2 상대 프로세서 감시부는,
제2 워치독 키를 생성하는 제2 워치독 키 생성부; 및
상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 워치독 송신부;
를 포함하는, 프로세서 감시 장치.8. The method of claim 7,
Wherein the first relative processor-
A first watch dog key generating unit for generating a first watch dog key; And
A first watchdog transmitter for transmitting the generated first watchdog key to the second processor via the MOSI signal;
Lt; / RTI &gt;
Wherein the second relative processor-
A second watch dog key generating unit for generating a second watch dog key; And
A second watchdog transmitter for transmitting the generated second watchdog key to the first processor via the MISO signal;
The processor monitoring device. 제8항에 있어서,
상기 제1 상대 프로세서 감시부는,
상기 제2 워치독 송신부로부터 수신된 제2 워치독 키를 확인하는 제2 워치독 확인부; 및
상기 확인된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 제2 워치독 대답 생성부;
를 포함하고,
상기 제2 상대 프로세서 감시부는,
상기 제1 프로세서로부터 수신된 제1 워치독 키를 확인하는 제1 워치독 확인부; 및
상기 확인된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 제1 워치독 대답 생성부;
를 포함하는, 프로세서 감시 장치.9. The method of claim 8,
Wherein the first relative processor-
A second watchdog confirmation unit for confirming a second watchdog key received from the second watchdog transmitter; And
A second watchdog answer generator for generating a second watchdog answer in response to the verified second watchdog key;
Lt; / RTI &gt;
Wherein the second relative processor-
A first watchdog checking unit for checking a first watchdog key received from the first processor; And
A first watchdog answer generator for generating a first watchdog answer in response to the identified first watchdog key;
The processor monitoring device. 제9항에 있어서,
상기 제1 상대 프로세서 감시부는,
상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제2 워치독 대답 송신부;
상기 제2 프로세서로부터 제1 워치독 대답을 상기 MISO 신호를 통해 수신하여 확인하는 제1 워치독 대답 확인부; 및
상기 확인된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 제1 상대 워치독 검증부;
를 더 포함하는 프로세서 감시 장치.10. The method of claim 9,
Wherein the first relative processor-
A second watchdog response transmission section for transmitting the generated second watchdog answer via the MOSI signal to the second processor;
A first watchdog answer acknowledgment unit receiving and verifying a first watchdog answer via the MISO signal from the second processor; And
A first relative watchdog verifier for verifying whether the first watchdog answer is correct or not by comparing the first watchdog answer with the correct answer of the first watchdog;
The processor monitoring device further comprising: 제10항에 있어서,
상기 제2 상대 프로세서 감시부는,
상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제1 워치독 대답 송신부;
상기 제1 프로세서로부터 제2 워치독 대답을 상기 MOSI 신호를 통해 수신하여 확인하는 제2 워치독 대답 확인부; 및
상기 확인된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 제2 상대 워치독 검증부;
를 더 포함하는, 프로세서 감시 장치.11. The method of claim 10,
Wherein the second relative processor-
A first watchdog answer transmission unit transmitting the generated first watchdog answer to the first processor via the MISO signal;
A second watchdog answer acknowledgment unit receiving and confirming a second watchdog answer from the first processor via the MOSI signal; And
A second relative watchdog verifier for verifying whether the second watchdog response is correct or not by comparing the second watchdog response with the correct answer of the second watchdog;
The processor monitoring device further comprising: 제11항에 있어서,
상기 제2 상대 프로세서 감시부는,
상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 검증 결과 송신부;
를 더 포함하고,
상기 제1 상대 프로세서 감시부는,
상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 검증 결과 송신부;
를 더 포함하는, 프로세서 감시 장치.12. The method of claim 11,
Wherein the second relative processor-
A first verification result transmission unit for transmitting a result of the adequacy verification of the first watchdog answer to the second processor through the MOSI signal;
Further comprising:
Wherein the first relative processor-
A second verification result transmission unit for transmitting a result of the adequacy verification of the second watchdog answer to the first processor via the MISO signal;
The processor monitoring device further comprising:
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