KR20190004631A - Multi-layered ceramic capacitor - Google Patents
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Abstract
Description
본 발명은 적층 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor.
적층 세라믹 커패시터(Multi-Layered Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다.Multilayer Ceramic Capacitor (MLCC) is an important chip component used in industries such as communication, computer, home appliance, and automobile due to its small size, high capacity, and easy mounting. Especially, , Digital TV, and other electric, electronic, and information communication devices.
최근에는 전자 기기의 소형화 및 고성능화에 따라 적층 세라믹 커패시터 또한 소형화 및 고용량화되는 추세이며, 이런 흐름에 따라 적층 세라믹 커패시터의 고신뢰성을 확보하는 중요도가 높아지고 있다.In recent years, with the miniaturization and high performance of electronic devices, multilayer ceramic capacitors are also becoming smaller and higher in capacity, and the importance of ensuring high reliability of multilayer ceramic capacitors is increasing with this trend.
이러한 적층 세라믹 커패시터의 고신뢰성을 확보하기 위한 방안으로, 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 스트레스에 의해 발생하는 크랙(crack) 발생을 방지하기 위해, 외부 전극에 도전성 수지층을 적용하는 기술이 개시되어 있다. In order to secure high reliability of such a multilayer ceramic capacitor, in order to absorb tensile stress generated in a mechanical or thermal environment and to prevent cracks caused by stress, a conductive resin layer Is disclosed.
이러한 도전성 수지층은 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 형성되며, 적층 세라믹 커패시터의 외부 전극의 소결 전극층과 도금층 사이를 전기적 및 기계적으로 접합시켜주는 역할을 하고, 회로 기판 실장 중에 공정 온도에 따른 기계적 및 열적 응력 및 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 한다. The conductive resin layer is formed using a paste containing Cu, glass frit, and a thermosetting resin. The conductive resin layer electrically and mechanically bonds the sintered electrode layer of the external electrode of the multilayer ceramic capacitor and the plating layer, And serves to protect the multilayer ceramic capacitor from mechanical and thermal stresses depending on the process temperature and the bending impact of the substrate during circuit board mounting.
그러나, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 소재의 기본적인 물성에 의해서 휨충격이나 열충격, 수분 또는 염소수 등의 흡습에 의해 신뢰성 항목에 대한 물성이 변화될 가능성이 있다. However, when a paste containing Cu, glass frit and a thermosetting resin is used, the physical properties of the reliability item may be changed due to moisture absorption such as warpage, thermal shock, water or chlorine due to the basic physical properties of the material .
즉, Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하는 경우에는 칩 내부에 잔류응력이 존재할 수 있고, 휨충격을 그대로 세라믹 바디에 전달하게 되며, 유리 프릿의 성분에 따라서 내화학성 특성이 약화될 수 있는 문제점이 있다. That is, when a paste containing Cu, glass frit and a thermosetting resin is used, residual stress may exist in the chip, and the bending impact may be transmitted to the ceramic body as it is. Depending on the composition of the glass frit, There is a problem that the characteristics can be weakened.
본 발명의 목적은 내습신뢰성이 우수하며, 내부등가직렬저항(ESR, Equivalent Series Resistor)이 낮고, 기계적 응력에 대한 저항성이 우수한 적층 세라믹 커패시터를 제공하기 위함이다. An object of the present invention is to provide a multilayer ceramic capacitor excellent in moisture and humidity reliability, low in internal equivalent series resistance (ESR), and excellent in resistance to mechanical stress.
본 발명의 일 실시 형태는 유전체층 및 내부 전극을 포함하는 바디와, 상기 바디의 일면에 배치되는 외부 전극을 포함하며, 상기 외부 전극은 상기 내부 전극과 접촉되는 제1 도전성 수지층; 및 상기 제1 도전성 수지층 상에 배치되는 제2 도전성 수지층을 포함하고, 상기 제1 및 제2 도전성 수지층은 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 금속간 화합물 및 베이스 수지를 포함하며, 상기 제1 도전성 수지층의 금속간 화합물의 면적분율이 상기 제2 도전성 수지층보다 높은 적층 세라믹 커패시터를 제공할 수 있다. According to an embodiment of the present invention, there is provided a plasma display panel comprising a body including a dielectric layer and an internal electrode, and an external electrode disposed on one side of the body, wherein the external electrode is in contact with the internal electrode; And a second conductive resin layer disposed on the first conductive resin layer, wherein the first and second conductive resin layers comprise a plurality of metal particles, an intermetallic compound surrounding the plurality of metal particles, and a base resin And an area fraction of the intermetallic compound of the first conductive resin layer is higher than that of the second conductive resin layer.
본 발명의 일 실시 형태에 따르면, 금속간 화합물의 면적분율이 높은 제1 도전성 수지층을 포함함으로써, 내습신뢰성이 향상되며, 내부등가직렬저항(ESR, Equivalent Series Resistor)이 낮고, 휨 강도 등의 기계적인 응력에 대한 저항성 및 내화학성 특성을 향상시킬 수 있는 효과가 있다. According to one embodiment of the present invention, by including the first conductive resin layer having a high area fraction of the intermetallic compound, moisture resistance can be improved, and an equivalent equivalent series resistance (ESR) There is an effect that resistance to mechanical stress and chemical resistance characteristics can be improved.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 I-I'선 단면도이다.
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다.
도 4는 종래의 적층 세라믹 커패시터의 B 영역 부근의 단면을 촬영한 사진이다.
도 5는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 촬영한 사진이다.1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a sectional view taken along the line I-I 'in Fig.
3 is an enlarged cross-sectional view of the region B in Fig.
4 is a photograph of a cross section of a conventional multilayer ceramic capacitor in the vicinity of the B region.
5 is a photograph of a cross section of a multilayer ceramic capacitor according to an embodiment of the present invention in the vicinity of a region B;
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Further, the embodiments of the present invention are provided for a more complete description of the present invention to the ordinary artisan. Accordingly, the shapes, sizes, etc. of the elements in the drawings may be exaggerated for clarity. In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols. Further, throughout the specification, when an element is referred to as " including " an element, it means that the element may include other elements as well, without departing from the other elements unless specifically stated otherwise.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다. 도 2는 도 1의 I-I'선 단면도이다. 1 is a perspective view schematically showing a multilayer ceramic capacitor according to an embodiment of the present invention. 2 is a sectional view taken along the line I-I 'in Fig.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는 바디(110) 및 제1 및 제2 외부 전극(130, 140)을 포함한다.Referring to FIGS. 1 and 2, a multilayer
바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 액티브 영역의 상하 부에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.The
본 발명의 일 실시 형태에서, 바디(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다.In one embodiment of the present invention, the
즉, 바디(110)는, 내부 전극의 배치에 따른 두께 차이 및 모서리부의 연마로 인하여, 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.That is, the
본 발명의 실시 형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면에서 X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 폭 방향, Z 방향은 제3 방향, 두께 방향 또는 적층 방향으로 정의될 수 있다. In order to clearly explain the embodiment of the present invention, when defining the direction of the hexahedron, the X direction is the first direction or the longitudinal direction, the Y direction is the second direction or the width direction, the Z direction is the third direction, And can be defined as a lamination direction.
또한, 바디(110)에서, Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 X방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로 정의하고, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되고 Y방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의한다. 이때, 제1 면(1)은 실장 면이 될 수 있다.In the
상기 액티브 영역은 복수의 유전체층(111)과, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)이 번갈아 적층되는 구조로 이루어질 수 있다.The active region may have a structure in which a plurality of
유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The
이때, 유전체층(111)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바디(110)의 크기와 용량을 고려하여 1 층의 두께는 소성 후 0.1 내지 10 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.At this time, the thickness of the
제1 및 제2 내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다.The first and second
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 유전체층(111)을 사이에 두고 유전체층(111)의 적층 방향을 따라 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.The first and second
이러한 제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(130, 140)과 각각 전기적으로 연결될 수 있다.The first and second
따라서, 제1 및 제2 외부 전극(130, 140)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(121, 122)의 서로 중첩되는 영역의 면적과 비례하게 된다.Therefore, when a voltage is applied to the first and second
이러한 제1 및 제2 내부 전극(121, 122)의 두께는 용도에 따라 결정될 수 있으며, 예를 들어 세라믹 바디(110)의 크기와 용량을 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The conductive metal included in the first and second
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 상기 액티브영역의 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.The upper and lower covers 112 and 113 may have the same material and configuration as the
즉, 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 액티브 영역의 상하 면에 각각 Z방향으로 적층하여 형성된 것으로 볼 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121,122)의 손상을 방지하는 역할을 수행할 수 있다.That is, the upper and lower covers 112 and 113 may be formed by stacking a single dielectric layer or two or more dielectric layers on the upper and lower surfaces of the active region in the Z direction, respectively. Basically, The second
제1 및 제2 외부 전극(130, 140)은 제1 도전성 수지층(131, 141), 제1 도전성 수지층(131, 141) 상에 배치되는 제2 도전성 수지층(132, 142) 및 도금층(133, 134, 143, 144)을 각각 포함할 수 있다. The first and second
도금층(133, 134, 143, 144)은 예컨대 니켈 도금층(133, 143)과 주석 도금층(134, 144)이 순서대로 적층된 구조일 수 있다. The
도 3은 도 2의 B 영역을 확대하여 도시한 단면도이다. 3 is an enlarged cross-sectional view of the region B in Fig.
상기 B 영역은 제1 외부 전극(130)의 일부를 확대하여 도시하였으나, 제1 외부 전극(130)은 제1 내부 전극(121)과 전기적으로 접속하며, 제2 외부 전극(130)은 제2 내부 전극(122)과 접속하는 차이가 있을 뿐, 제1 외부 전극(130)과 제2 외부 전극(140)의 구성은 유사하므로, 이하 제1 외부 전극(130)을 기준으로 설명하나 이는 제2 외부 전극(140)에 관한 설명을 포함하는 것으로 본다. The first
도 3에 도시된 바와 같이, 제1 및 제2 도전성 수지층(131, 132)은 복수의 금속 입자(131a, 132a), 상기 복수의 금속 입자를 둘러싸는 금속간 화합물(131b, 132b) 및 베이스 수지(131c, 132c)를 포함하며, 상기 제2 도전성 수지층(132)의 금속간 화합물(132b)의 면적분율보다 상기 제1 도전성 수지층(131)의 금속간 화합물(131b)의 면적분율이 높다. As shown in FIG. 3, the first and second
제1 및 제2 도전성 수지층(131, 132)은 베이스 수지(131c, 132c)에 복수의 금속 입자(131a, 132a)가 분산되어 있고, 금속간 화합물(131b, 132b)이 금속 입자(131a, 132a)를 둘러싸고 있는 형태이다. The first and second
제1 및 제2 도전성 수지층(131, 132)은 내부 전극(121)과 도금층(133)을 전기적 및 기계적으로 접합시켜주는 역할을 하며, 적층 세라믹 커패시터를 기판에 실장할 때 기계적 또는 열적 환경에서 발생하는 인장 스트레스(stress)를 흡수하여 크랙(crack)이 발생하는 것을 방지하고, 기판의 휨 충격으로부터 적층 세라믹 커패시터를 보호하는 역할을 할 수 있다. The first and second
금속 입자(131a, 132a)는 Ag 및 Cu 중 하나 이상을 포함할 수 있으며, 보다 바람직하게는 Ag로 이루어질 수 있다. The
금속간 화합물(131b, 132b)은 용융된 상태로 복수의 금속 입자(131a, 132a)를 둘러싸 서로 연결하는 역할을 하며, 이에 바디(110) 내부의 응력을 최소화시키고, 고온 부하와 내습 부하 특성을 향상시킬 수 있다. The
이때, 금속간 화합물(131b, 132b)은 베이스 수지(132c)의 경화 온도 보다 낮은 융점을 가진 금속을 포함할 수 있다. At this time, the
즉, 금속간 화합물(131b, 132b)이 베이스 수지(132c)의 경화 온도보다 낮은 융점을 가진 금속을 포함하기 때문에, 베이스 수지(132c)의 경화 온도보다 낮은 융점을 가진 금속이 건조 및 경화 공정을 거치는 과정에서 용융되고, 금속 입자의 일부와 금속간 화합물을 형성하여 금속 입자(132a)를 둘러싸게 된다. 이때, 금속간 화합물은 바람직하게 300℃ 이하의 저융점 금속을 포함할 수 있다. That is, since the
예를 들어, 213~220℃의 융점을 가지는 Sn을 포함할 수 있다. 건조 및 경화 공정을 거치는 과정에서 Sn이 용융되며, 용융된 Sn이 Ag 또는 Cu와 같은 고융점의 금속 입자를 모세관 현상에 의해 적시게 되고, Ag 또는 Cu 금속 입자의 일부와 반응하여 Ag3Sn, Cu6Sn5, Cu3Sn 등의 금속간 화합물을 형성하게 된다. 반응에 참여하지 않은 Ag 또는 Cu는 도 3에 도시된 바와 같이, 금속 입자(131a, 132a) 형태로 남게 된다. 제2 도전성 수지층(132)의 금속간 화합물(132b)의 면적분율보다 상기 제1 도전성 수지층(131)의 금속간 화합물(131b)의 면적분율이 높다. 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 촬영한 사진인 도 5에 도시된 바와 같이, 제1 도전성 수지층에는 금속간 화합물이 치밀하게 형성되어 있으며, 이에 반해 제2 도전성 수지층의 금속간 화합물은 네트워크 형태로 형성되어 있다. For example, Sn having a melting point of 213 to 220 캜. During the drying and curing process, Sn is melted. The molten Sn is precipitated by the capillary phenomenon of metal particles having a high melting point such as Ag or Cu and reacts with a part of Ag or Cu metal particles to form Ag 3 Sn, Cu 6 Sn 5 , and Cu 3 Sn. Ag or Cu not participating in the reaction remains in the form of
제1 도전성 수지층에는 금속간 화합물이 치밀하게 형성되어 있어 수분 침투 경로가 줄어들게 되어 내습신뢰성이 향상되며, 내부 전극과의 전기적 연결성이 향상되어 ESR(Equivalent Series Resistor)이 낮아지며, 휨 강도 등의 기계적인 응력에 대한 저항성도 증가된다. The intermetallic compound is densely formed in the first conductive resin layer to reduce moisture infiltration path, thereby improving the moisture resistance reliability. The electrical connection with the internal electrode is improved to lower the ESR (Equivalent Series Resistor) The resistance to stress is also increased.
이때, 제1 도전성 수지층은 금속간 화합물을 60~75 면적% 포함하고, 제2 도전성 수지층은 금속간 화합물을 50 면적% 이하(0 면적%는 제외)로 포함할 수 있다. In this case, the first conductive resin layer may contain 60 to 75% by area of the intermetallic compound, and the second conductive resin layer may include 50% by area or less of the intermetallic compound (excluding 0% by area).
제1 도전성 수지층의 금속간 화합물이 60 면적% 미만인 경우에는 내습 신뢰성이 열위할 수 있으며, 75 면적% 초과인 경우에는 바디와의 접착성이 열위할 수 있다. When the intermetallic compound of the first conductive resin layer is less than 60% by area, moisture resistance reliability may be poor. When the intermetallic compound is more than 75% by area, adhesiveness to the body may be poor.
제2 도전성 수지층의 금속간 화합물이 50 면적% 초과인 경우에는 제1 도전성 수지층의 금속간 화합물을 60면적% 이상 형성되도록 하기 어려우며, 그 하한은 특별히 제한할 필요는 없으나, 예를 들어 10 면적% 이상일 수 있다. When the intermetallic compound of the second conductive resin layer is more than 50% by area, it is difficult to form the intermetallic compound of the first conductive resin layer by 60% or more by area. The lower limit of the intermetallic compound is not particularly limited, Area%.
한편, 제1 도전성 수지층의 금속간 화합물(131b)은, 내부 전극(121)과 금속간 화합물(131b)의 계면에 금속간 화합물의 저융점 금속이 내부 전극의 금속 성분과 결합하여 형성된 금속간 화합물을 포함할 수 있다. On the other hand, the
베이스 수지(132c)는 전기 절연성을 가지는 열경화성 수지를 포함할 수 있다.The
이때, 상기 열경화성 수지는 예컨대 에폭시 수지일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. At this time, the thermosetting resin may be, for example, an epoxy resin, but the present invention is not limited thereto.
베이스 수지(132c)는 바디(110)와 도금층(133) 사이를 기계적으로 접합시켜 주는 역할을 한다.The
종래의 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 도전성 수지층을 형성하는 경우에는, 유리 프릿 성분이 Cu 입자와 Ni 내부 전극 간의 합금형성을 돕고 바인터(binder) 역할을 수행하여 실링(sealing)을 해주는 역할을 한다. 즉, 유리 프릿 성분이 녹는 온도와 Cu의 소결온도 및 Cu와 Ni간의 합금 형성 온도가 비슷한 경우에 구리입자의 소결이 일어나 치밀화가 진행되고 Cu와 Ni간의 합금형성으로 내부 전극과의 연결이 금속 결합으로 진행이 되며 유리 프릿 성분은 그 빈 공간을 메우는 역할을 하게 된다. 그러나, 그 형성온도가 700~900℃에서 이루어지며 잔류응력이 남아 있게 되어서 방사 크랙 등의 문제가 발생할 수 있다. 또한, 유리 프릿 성분에 따라서 도금액에 대한 내화학성 특성이 약화될 수 있는 문제가 발생할 수 있다. In the case of forming a conductive resin layer by using a paste containing conventional Cu, glass frit and thermosetting resin, the glass frit component helps to form an alloy between the Cu particle and the Ni inner electrode and acts as a binder To perform sealing. That is, when the temperature at which the glass frit component melts, the sintering temperature of Cu, and the alloy forming temperature between Cu and Ni are similar, sintering of the copper particles occurs and densification proceeds. As a result of the alloy formation between Cu and Ni, And the glass frit component serves to fill the void space. However, the formation temperature is 700 to 900 DEG C, residual stress remains, and problems such as spinning cracks may occur. Further, there may arise a problem that the chemical resistance property to the plating solution may be weakened depending on the glass frit component.
반면에, 본 발명에서는 Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 저융점의 페이스트를 이용하여 제1 및 제 2도전성 수지층을 형성할 수 있으며, 낮은 온도에서 금속간 화합물을 형성시키고, 제1 도전성 수지층에는 금속간 화합물이 치밀하게 형성되도록 함으로써, 상술한 문제점들을 해결할 수 있다. On the other hand, in the present invention, the first and second conductive resin layers can be formed using a paste having a low melting point including Ag powder, Sn-based solder powder, and base resin, and an intermetallic compound is formed at a low temperature, And the intermetallic compound is densely formed in the first conductive resin layer, the above-described problems can be solved.
Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 저융점의 페이스트의 경우에는 에폭시 경화를 통해서 형성되기 때문에 잔류응력의 발생이 상대적으로 적으며, 금속간 화합물이 형성되면서 부피가 감소하기 때문에 부피가 팽창하는 Cu-Ni의 합금보다 잔류응력의 발생을 효과적으로 억제할 수 있다. 또한, 제1 도전성 수지층에 금속간 화합물이 치밀하게 형성되기 때문에 내부 전극과의 전기적 연결성을 향상시킬 수 있으며, 수분 흡습이나 도금액 침투와 같은 경로가 차단되어 내습 신뢰성을 향상시킬 수 있다. In the case of low-melting paste containing Ag powder, Sn-based solder powder, and base resin, since the epoxy resin is formed through epoxy curing, the residual stress is relatively less generated and the volume decreases as the intermetallic compound is formed. The generation of residual stress can be effectively suppressed as compared with the alloy of Cu-Ni expanding. Further, since the intermetallic compound is densely formed in the first conductive resin layer, the electrical connection with the internal electrode can be improved and the path such as moisture absorption or plating solution penetration can be blocked, thereby improving the moisture resistance reliability.
도 4는 Cu, 유리 프릿(glass frit) 및 열경화성 수지를 포함하는 페이스트를 이용하여 도전성 수지층을 형성하는 종래의 적층 세라믹 커패시터의 B 영역 부근의 단면을 현미경으로 촬영한 사진이다. 도 5는 Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 저융점의 페이스트를 이용하여 도전성 수지층을 형성하는 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 B 영역 부근의 단면을 현미경으로 촬영한 사진이다.4 is a photograph of a cross section of a conventional multilayer ceramic capacitor in the vicinity of region B, which is formed by using a paste containing Cu, glass frit, and a thermosetting resin, to form a conductive resin layer. 5 is a sectional view of a multilayer ceramic capacitor according to an embodiment of the present invention in which a conductive resin layer is formed using a low melting point paste containing Ag powder, Sn-based solder powder, and base resin, It's a picture.
도 4의 경우 밀도가 균일한 하나의 도전성 수지층이 형성되어 있으나, 도 5의 경우에는 제1 도전성 수지층에는 금속간 화합물이 치밀하게 형성되어 있으며, 제2 도전성 수지층의 금속간 화합물은 네트워크 형태로 형성되어 있는 것을 확인할 수 있다. In FIG. 4, one conductive resin layer having uniform density is formed. In the case of FIG. 5, the intermetallic compound is densely formed in the first conductive resin layer, and the intermetallic compound in the second conductive resin layer is a network As shown in FIG.
이때, Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 저융점의 페이스트에 있어서, Sn계 솔더 파우더는 녹는점이 상이한 2종 이상의 Sn계 솔더를 포함할 수 있다. At this time, in the paste having a low melting point including the Ag powder, the Sn-based solder powder and the base resin, the Sn-based solder powder may include two or more Sn-based solders having different melting points.
예를 들어, Ag 파우더, 녹는점이 상이한 2종 이상의 Sn계 솔더를 포함하는 Sn계 솔더 파우더 및 베이스 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 페이스트를 제조할 수 있다. 상기 페이스트를 바디에 도포 및 건조한 후, 4.6℃/분의 승온속도로 350℃까지 승온하고 유지하여 경화를 실시한다. 경화시 녹는점이 낮은 Sn계 솔더가 먼저 녹아서 유동성이 증가하여 내부 전극 쪽으로 이동되는 액상의 솔더 성분이 많아지게 되어서 더욱 치밀한 구조의 제1 도전성 수지층을 형성할 수 있다. For example, an Ag powder, a Sn-based solder powder including two or more Sn-based solders having different melting points, and a base resin are mixed and dispersed using a 3-roll mill to prepare a paste . The paste is coated on the body and dried, and then heated to 350 DEG C at a temperature raising rate of 4.6 DEG C / minute to hold and cure the paste. The Sn-based solder having a low melting point at the time of curing is first melted to increase the fluidity, and the liquid solder component moving toward the internal electrode is increased, so that the first conductive resin layer having a more dense structure can be formed.
또한, Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 저융점의 페이스트에 있어서, Sn계 솔더 파우더는 입자 크기가 상이한 2종 이상의 Sn계 솔더를 포함할 수 있다. In addition, in the paste having a low melting point including the Ag powder, the Sn-based solder powder and the base resin, the Sn-based solder powder may include two or more Sn-based solders having different particle sizes.
예를 들어, Ag 파우더, 입자 크기가 상이한 2종 이상의 Sn계 솔더를 포함하는 Sn계 솔더 파우더 및 베이스 수지를 혼합한 후, 3-롤 밀(3-roll mill)을 이용하여 분산시킴으로써 페이스트를 제조할 수 있다. 상기 페이스트를 바디에 도포 및 건조한 후, 4.6℃/분의 승온속도로 350℃까지 승온하고 유지하여 경화를 실시한다. 열경화시 Sn계 솔더의 입자 크기가 클수록 유동성이 증가하므로 입자가 큰 Sn계 솔더가 먼저 내부 전극 쪽으로 이동하여 더욱 치밀한 구조의 제1 도전성 수지층을 형성할 수 있다. For example, an Ag powder, a Sn-based solder powder containing two or more Sn-based solders having different particle sizes, and a base resin are mixed and dispersed using a 3-roll mill to prepare a paste can do. The paste is coated on the body and dried, and then heated to 350 DEG C at a temperature raising rate of 4.6 DEG C / minute to hold and cure the paste. As the particle size of the Sn-based solder increases, the fluidity increases as the Sn-based solder is thermally cured, so that the Sn-based solder having a large particle size first moves toward the internal electrode, thereby forming the first conductive resin layer having a more dense structure.
Sn계 솔더 파우더는 예를 들어, Sn계 솔더 파우더는 Sn, Sn96 . 5Ag3 . 0Cu0 .5, Sn42Bi58 및 Sn72Bi28 중에서 선택된 1종 이상을 포함할 수 있다. Sn-based solder powder, for example, Sn-based solder powder is Sn, Sn 96 . 5 Ag 3 . 0 Cu 0 .5, may include Sn 42 Bi and Sn 58 Bi 72 28 at least one selected from.
Ag 파우더에 포함된 Ag의 입자 크기는 0.5~3㎛일 수 있으며, 형태는 특별히 제한하지 않는다. The particle size of Ag contained in the Ag powder may be 0.5 to 3 占 퐉, and the form is not particularly limited.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, and that various changes and modifications may be made therein without departing from the scope of the invention. It will be obvious to those of ordinary skill in the art.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
130, 140: 제1 및 제2 외부 전극
131, 141: 제1 도전성 수지층
132, 142: 제2 도전성 수지층
131a, 132a: 금속 입자
131b, 132b: 금속간 화합물
131c, 132c: 베이스 수지
133, 134, 143, 144: 도금층100: Multilayer Ceramic Capacitor
110: Body
111: dielectric layer
121 and 122: first and second inner electrodes
130, 140: first and second outer electrodes
131, 141: the first conductive resin layer
132, 142: a second conductive resin layer
131a, 132a: metal particles
131b, 132b: intermetallic compound
131c and 132c: base resin
133, 134, 143, 144: Plating layer
Claims (10)
상기 외부 전극은 상기 내부 전극과 접촉되는 제1 도전성 수지층; 및 상기 제1 도전성 수지층 상에 배치되는 제2 도전성 수지층을 포함하고,
상기 제1 및 제2 도전성 수지층은 복수의 금속 입자, 상기 복수의 금속 입자를 둘러싸는 금속간 화합물 및 베이스 수지를 포함하며, 상기 제1 도전성 수지층의 금속간 화합물의 면적분율이 상기 제2 도전성 수지층보다 높은 적층 세라믹 커패시터.
A body including a dielectric layer and an internal electrode, and an external electrode disposed on one side of the body,
Wherein the external electrode comprises: a first conductive resin layer in contact with the internal electrode; And a second conductive resin layer disposed on the first conductive resin layer,
Wherein the first and second conductive resin layers comprise a plurality of metal particles, an intermetallic compound surrounding the plurality of metal particles, and a base resin, wherein an area fraction of the intermetallic compound in the first conductive resin layer A multilayer ceramic capacitor higher than the conductive resin layer.
상기 제1 도전성 수지층은 금속간 화합물을 60~75 면적% 포함하고,
상기 제2 도전성 수지층은 금속간 화합물을 50 면적% 이하(0 면적%는 제외)로 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first conductive resin layer contains 60 to 75% by area of an intermetallic compound,
Wherein the second conductive resin layer contains 50% by area or less of intermetallic compound (excluding 0% by area).
상기 금속 입자는 Ag 및 Cu 중 하나 이상을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the metal particles comprise at least one of Ag and Cu.
상기 금속간 화합물은 Ag3Sn, Cu6Sn5 및 Cu3Sn 중 하나 이상을 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the intermetallic compound comprises at least one of Ag 3 Sn, Cu 6 Sn 5, and Cu 3 Sn.
상기 외부 전극은,
상기 제2 도전성 수지층 상에 배치되는 도금층을 더 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
The external electrode
And a plating layer disposed on the second conductive resin layer.
상기 제1 및 제 2도전성 수지층은 Ag 파우더, Sn계 솔더 파우더 및 베이스 수지를 포함하는 페이스트를 열경화하여 제조된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first and second conductive resin layers are formed by thermally curing a paste containing Ag powder, Sn-based solder powder, and base resin.
상기 페이스트는 Sn계 솔더 파우더는 입자 크기가 상이한 2종 이상의 Sn계 솔더를 포함하는 적층 세라믹 커패시터.
The method according to claim 6,
Wherein the Sn-based solder powder includes two or more Sn-based solders having different particle sizes.
상기 Sn계 솔더 파우더는 녹는점이 상이한 2종 이상의 Sn계 솔더를 포함하는 적층 세라믹 커패시터.
The method according to claim 6,
Wherein the Sn-based solder powder includes two or more Sn-based solders having different melting points.
상기 Sn계 솔더 파우더는 Sn, Sn96 . 5Ag3 . 0Cu0 .5, Sn42Bi58 및 Sn72Bi28 중에서 선택된 1종 이상을 포함하는 적층 세라믹 커패시터.
The method according to claim 6,
The Sn-based solder powder is Sn, Sn 96 . 5 Ag 3 . 0 Cu 0 .5, a multilayer ceramic capacitor comprising a Sn 42 Bi and Sn 58 Bi 72 28 at least one selected from.
상기 Ag 파우더에 포함된 Ag의 입자 크기는 0.5~3㎛인 적층 세라믹 커패시터.
The method according to claim 6,
Wherein the Ag powder contained in the Ag powder has a particle size of 0.5 to 3 占 퐉.
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