KR20180098436A

KR20180098436A - 등가 트랜스포머를 이용한 전력 증폭기

Info

Publication number: KR20180098436A
Application number: KR1020170024730A
Authority: KR
Inventors: 김기진; 안광호
Original assignee: 전자부품연구원
Priority date: 2017-02-24
Filing date: 2017-02-24
Publication date: 2018-09-04
Anticipated expiration: 2037-02-24
Also published as: KR101901510B1; US10236846B2; US20180248528A1

Abstract

등가 트랜스포머를 이용한 전력 증폭기가 제공된다. 본 발명의 실시예에 따른 전력 증폭기는, 증폭기들, 증폭기들에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 T-라인들을 포함한다. 이에 의해, 전력 증폭기에서 등가 트랜스포머를 이용한 파워 결합을 통해, 삽입 손실을 감소시켜 출력 파워 효율 하락을 방지할 수 있다.

Description

등가 트랜스포머를 이용한 전력 증폭기{Power Amplifier Using Equivalent Transformer}

본 발명은 통신 부품 관련 기술에 관한 것으로, 더욱 상세하게는 차세대 5G 이동통신, WiFi를 위한 통신 부품, 모듈, 시스템에 사용되는 전력 증폭기에 관한 것이다.

도 1은 고출력 PA(Power Amplifier)의 출력 파워 결합 구조를 보여주고 있다. 도 1에서 Port 1은 안테나로 신호를 출력하는 전력 증폭기 포트이고 Port 2~5는 PA를 이루고 있는 개별 PA들의 출력 포트들을 의미한다.

RF 고출력 PA를 얻기 위해서 개별 PA들의 출력 파워들을 묶어 고출력을 만드는데, 도 1과 같이 Wilkinson Combiner를 Series로 연결하는 방법이 가장 손쉽게 고 출력 증폭기를 만드는 방법이다.

Wilkinson Combiner는 λ/4파장 길이를 가지는 트랜스미션 라인으로 구성되어 있는데 일반적으로 칩에서 구현하기 쉽지 않은 크기이다. 게다가 최근 칩의 동작 주파수가 높아짐에 따라 Wilkinson Combiner를 칩에 디자인하는 것은 삽입 손실 문제를 야기한다.

Wilkinson Combiner로 2개의 개별 PA의 출력을 합치는 경우, 3dB 출력 파워가 증가하는 효과가 있지만, 이때 발생하는 삽입 손실이 크면 파워를 결합하는 효과가 떨어지기 때문에 Wilkinson Combiner를 여러 단 붙여가면서 Cascade로 연결하더라도 높은 파워를 얻지 못한다는 문제점을 가지고 있다.

도 2에는 Bus Bar Type의 파워 결합을 하는 전력 증폭기 매칭 구조를 도시하였다. 두 개의 개별 PA를 임피던스 매칭이 가능한 특성임피던스를 가지는 λ/4파장 트랜스미션 라인을 활용하여 파워를 결합하는 구조를 취하고 있다.

이 구조는 Wilkinson 구조보다 삽입 손실이 적고 트랜스미션 라인의 소모 면적도 더 작아 칩에서 고출력 파워 결합을 할 때 가장 많이 사용되는 구조이다. 하지만 이 구조 역시 λ/4파장의 라인을 cascade로 연결하면서 발생하는 삽입손실에 의해 효율이 떨어진다. 또한, 칩 면적의 대부분이 매칭회로로 사용되고 있어 보완이 필요하다.

도 3은 트랜스포머를 사용하여 전압을 결합을 하는 전력 증폭기 매칭구조를 도시하였다. λ/4파장을 사용했던 기존 매칭회로와는 달리, 소형 트랜스포머를 사용함으로써 작은 매칭회로 크기와 삽입손실 개선에 강점을 가지고 있는 구조이다.

하지만, 도 3에 보이는 것처럼 기생 Capacitor에 의한 leakage current로 인해 전압이 coupling 되는 정도가 Transformer의 위치마다 다르게 되고 결국 이는 삽입 손실 증가 및 출력 파워의 효율 하락으로 연결된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 삽입 손실 증가에 의한 출력 파워 효율 하락을 방지하기 위한 방안으로, 등가 트랜스포머를 이용한 전력 증폭기를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 전력 증폭기는, 제1 증폭기; 제1 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제1 T-라인; 제2 증폭기; 및 제2 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제2 T-라인;을 포함한다.

그리고, 제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는 연결되어 있을 수 있다.

또한, 제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는 접지되어 있을 수 있다.

그리고, 제1 T-라인은, 제1 트랜스포머와 등가 회로일 수 있다.

또한, 제2 T-라인은, 제2 트랜스포머와 등가 회로일 수 있다.

그리고, 제1 T-라인은, 제1 단자 측의 제1 라인의 임피던스는 L1-M이고, 제2 단자 측의 제2 라인의 임피던스는 L2-M이며, 제3 단자 측의 제3 라인의 임피던스는 M이고, L1은 제1 트랜스포머의 1차 코일의 인덕턴스이고, L2는 제1 트랜스포머의 2차 코일의 인덕턴스이고, M은 1차 코일과 2차 코일의 상호 인덕턴스일 수 있다.

또한, 제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는, 지그재그 패턴일 수 있다.

그리고, 본 발명의 일 실시예에 따른 전력 증폭기는, 제3 증폭기; 제3 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제3 T-라인; 제4 증폭기; 제4 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제4 T-라인;을 더 포함할 수 있다.

또한, 본 발명의 일 실시예에 따른 전력 증폭기는, 제1 T-라인의 제2 단자와 제2 T-라인의 제2 단자에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제5 T-라인; 및 제3 T-라인의 제2 단자와 제4 T-라인의 제2 단자에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제6 T-라인;을 더 포함할 수 있다.

한편, 본 발명의 다른 실시예에 따른, 전력 증폭 방법은, 제1 증폭기가, 신호를 증폭하는 단계; 제2 증폭기가, 신호를 증폭하는 단계; 및 제1 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제1 T-라인과 제2 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제2 T-라인이, 제1 증폭기에서 증폭된 신호와 제2 증폭기에서 증폭된 신호를 결합하는 단계;를 포함한다.

한편, 본 발명의 다른 실시예에 따른, 파워 결합기는, 제1 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제1 T-라인; 및 제2 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제2 T-라인;을 포함한다.

한편, 본 발명의 다른 실시예에 따른, 파워 결합 방법은, 제1 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제1 T-라인이, 제1 증폭기에서 증폭된 신호를 입력받는 단계; 제2 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제2 T-라인이, 제2 증폭기에서 증폭된 신호를 입력받는 단계; 및 제1 T-라인과 제2 T-라인이, 제1 증폭기에서 증폭된 신호와 제2 증폭기에서 증폭된 신호를 결합하는 단계;를 포함한다.

이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 전력 증폭기에서 등가 트랜스포머를 이용한 파워 결합을 통해, 삽입 손실을 감소시켜 출력 파워 효율 하락을 방지할 수 있다.

특히, 본 발명의 실시예들은, 차세대 이동통신에 사용될 밀리미터 웨이브 고 출력 전력 증폭기에 적용되어, 밀리미터 증폭기의 파워 효율 증가에 의한 성능을 개선하고 전체 칩 면적을 줄이는데 크게 기여할 수 있다.

도 1은 Wilkinson Combiner를 이용한 PA 출력 구조,
도 2는 Bus Bar 타입 파워 결합 구조,
도 3은 트랜스포머(Transformer)를 이용한 파워 결합 구조,
도 4는 T-라인 트랜스포머 등가 회로,
도 5는 T-라인들을 이용한 2단 전력 증폭기의 회로도,
도 6은 T-라인들을 이용한 N단 전력 증폭기의 회로도이다.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.

크기가 작은 장점을 가지고 있는 트랜스포머(Transformer)를 이용한 파워 결합기에서 기생 캐패시턴스에 의한 파워 효율 하락을 해소하기 위해, 본 발명의 실시예에서는 트랜스포머와 등가인 T-라인(T-Line)들을 이용하여 파워를 결합하는 구조의 전력 증폭기를 제시한다.

도 4는 트랜스포머(transformer)의 T-라인 등가 회로를 도시한 도면이다. 구체적으로, 도 4의 상부는 트랜스포머를 모델링한 회로도이고, 하부는 상부 회로의 등가회로인 T-라인 회로이다.

트랜스포머의 특징을 나타내는 파라미터로는 matching을 위한 L1, L2 값과 결합도라고 할 수 있는 Mutual coupling factor인 M 값이 있다. L1은 트랜스포머의 1차 코일의 인덕턴스이고, L2는 트랜스포머의 2차 코일의 인덕턴스이며, M은 1차 코일과 2차 코일의 상호 인덕턴스이다.

이하에서, 도 4의 하부에 도시된 T-라인 등가회로를 이용한 전력 증폭기에 대해 도 5를 참조하여 상세히 설명한다. 도 5는 T-라인들을 이용한 전력 증폭기의 회로도이다.

본 발명의 실시예에 따른 전력 증폭기는, 도 5에 도시된 바와 같이, 증폭기 #1(111), 증폭기 #2(112), T-라인 #1(121), T-라인 #2(122)를 포함한다.

여기서, T-라인 #1(121)과 T-라인 #2(122)는, 파워 결합기를 구성한다. 즉, T-라인 #1(121)과 T-라인 #2(122)는, 증폭기 #1(111) 및 증폭기 #2(112)와 임피던스 매칭하면서 증폭기 #1(111)에서 증폭된 신호와 증폭기 #2(112)에서 증폭된 신호를 결합하여 안테나가 연결된 출력단으로 전달한다.

T-라인 #1(121)은, 트랜스포머 #1과 등가 회로로, 단자-1 측의 라인-1의 임피던스는 L1-M이고, 단자-2 측의 라인-2의 임피던스는 L2-M이며, 단자-3 측의 라인-3의 임피던스는 M이다. 여기서, L1은 트랜스포머 #1의 1차 코일의 인덕턴스이고, L2는 트랜스포머 #1의 2차 코일의 인덕턴스이며, M은 1차 코일과 2차 코일의 상호 인덕턴스이다.

T-라인 #2(122)는, 트랜스포머 #2와 등가 회로로, 단자-1 측의 라인-1의 임피던스는 L1-M이고, 단자-2 측의 라인-2의 임피던스는 L2-M이며, 단자-3 측의 라인-3의 임피던스는 M이다. 여기서, L1은 트랜스포머 #2의 1차 코일의 인덕턴스이고, L2는 트랜스포머 #2의 2차 코일의 인덕턴스이며, M은 1차 코일과 2차 코일의 상호 인덕턴스이다.

T-라인 #1(121)은, 단자-1이 증폭기 #1(111)에 연결되고, 단자-2가 출력단에 연결된다. T-라인 #2(122)는, 단자-1이 증폭기 #2(112)에 연결되고, 단자-2가 출력단에 연결된다.

또한, T-라인 #1(121)의 단자-3과 T-라인 #2(122)의 단자-3은 연결되어 있으며, 접지되어 있다.

고출력 개별 증폭기(111,112)의 경우, 트랜지스터의 열 문제 등을 이유로 물리적인 거리를 두고 배치되어야 하는데, 이를 연결하는 라인이 T-라인(121, 122)에 의한 매칭 회로에 포함되어 있어 인터커넥션 때문에 발생하는 추가적인 삽입 손실을 제거할 수 있다.

즉, 트랜스포머를 이용한 파워 결합기의 단점인 기생 캐패시터에 의한 leakage current 문제의 경우, 도 5에 도시된 바와 같이 트랜스포머를 등가 회로인 T-라인으로 변환하였을 때에는 leakage current가 발생하지 않아, 파워 결합시 손실을 최소화할 수 있다.

또한, 매칭에 필요한 L1, L2, M 값을 구현하는데 필요로 하는 라인 길이가 기존의 Wilkinson Combiner나 Bus Bar 타입 파워 결합 구조 보다 짧아 파워 결합에 발생되는 손실을 최소화할 수 있다. 이는 전체 전력 증폭기 크기 축소에도 큰 영향을 미친다.

한편, M 값이 높을수록 트랜스포머를 이용한 파워 전달 효율이 높아지는데, 칩에 구현되는 트랜스포머에서 M 값을 높이는데 한계가 있었다. 하지만, 도 5에 제시된 본 발명의 실시예에 따른 전력 증폭기에서는 M 값을 자유롭게 바꿀 수 있고, 특히 자유롭게 높일 수 있어 파워 결합시 보다 유리한 조건을 손쉽게 설정할 수 있다.

특히, 도 5에 도시된 바와 같이, 또한, T-라인 #1(121)과 T-라인 #2(122)의 라인-3(M)들을 지그재그 패턴으로 형성하여 작은 면적으로 라인-3의 길이를 증가시켜 M을 높일 수 있다.

또한, 라인-1(L1-M)은 증폭기(111,112)와 연결하기 위해, 라인-2(L2-M)는 출력단에 연결하기 위해, 반드시 필요한 라인들이며, T-라인의 전체 길이는 λ/4보다 훨씬 짧기 때문에, T-라인을 활용하여 파워 결합을 하면 작은 크기의 파워 결합과 낮은 삽입 손실을 동시에 확보할 수 있다.

지금까지 설명한 파워 증폭기에서의 파워 결합은 2단 파워 결합이었다. 하지만, 파워 결합을 N단으로 확장할 수 있으며, 이 구조를 도 6에 제시하였다. 도 6은 T-라인 등가회로들로 N단 파워 결합하는 전력 증폭기의 회로도이다.

T-라인 #1(121)과 T-라인 #2(122)로 결합한 파워와 T-라인 #3(123)과 T-라인 #4(124)로 결합한 파워를, T-라인 #5(125)와 T-라인 #6(126)으로 다시 결합하며, 이를 N개의 증폭기가 연결된 경우로 확장가능한 구조이다.

앞서 언급한 것처럼 작은 크기와 길이로 삽입손실을 낮출 수 있어 파워를 결합하는데 유리할 뿐만 아니라,　매칭을 위한 트랜스포머의 변수들을 파워를 결합하면서 다양하게 바꿀 수 있어, 기존 기술들 보다 광 대역으로 파워를 결합할 수 있는 자유도를 가지고 있다.

지금까지, 등가 트랜스포머를 이용한 전력 증폭기에 대해 바람직한 실시예들을 들어 상세히 설명하였다.

본 발명의 실시예들에 따르면, 전력 증폭기에서 등가 트랜스포머를 이용한 파워 결합을 통해 삽입 손실 증가에 의한 출력 파워 효율 하락을 방지할 수 있고, 특히 차세대 이동통신에 사용될 밀리미터 웨이브 고 출력 전력 증폭기에 적용되어, 밀리미터 증폭기의 파워 효율 증가에 의한 성능을 개선하고 전체 칩 면적을 줄이는데 크게 기여할 수 있다.

나아가, 본 발명의 실시예에 따른 전력 증폭기는, 차세대 이동통신으로 준비 중인 5G 이동통신 Front End module과 고속 WiFi인 차세대 Gbps WiFi Front End Module에 적용 가능하다.

한편, 전력 증폭기를 구성하는 파워 결합기를 구현하는 경우에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

111, 112, 113, 114 : 증폭기
121, 122, 123, 124, 125, 126 : T-라인

Claims

제1 증폭기;
제1 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제1 T-라인;
제2 증폭기; 및
제2 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제2 T-라인;을 포함하는 것을 특징으로 하는 전력 증폭기.
청구항 1에 있어서,
제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는 연결되어 있는 것을 특징으로 하는 전력 증폭기.
청구항 2에 있어서,
제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는 접지되어 있는 것을 특징으로 하는 전력 증폭기.
청구항 3에 있어서,
제1 T-라인은,
제1 트랜스포머와 등가 회로인 것을 특징으로 하는 전력 증폭기.
청구항 4에 있어서,
제2 T-라인은,
제2 트랜스포머와 등가 회로인 것을 특징으로 하는 전력 증폭기.
청구항 4에 있어서,
제1 T-라인은,
제1 단자 측의 제1 라인의 임피던스는 L1-M이고,
제2 단자 측의 제2 라인의 임피던스는 L2-M이며,
제3 단자 측의 제3 라인의 임피던스는 M이고,
L1은 제1 트랜스포머의 1차 코일의 인덕턴스이고,
L2는 제1 트랜스포머의 2차 코일의 인덕턴스이고,
M은 1차 코일과 2차 코일의 상호 인덕턴스인 것을 특징으로 하는 전력 증폭기.
청구항 2에 있어서,
제1 T-라인의 제3 단자와 제2 T-라인의 제3 단자는,
지그재그 패턴인 것을 특징으로 하는 전력 증폭기.
청구항 1에 있어서,
제3 증폭기;
제3 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제3 T-라인;
제4 증폭기;
제4 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제4 T-라인;을 더 포함하는 것을 특징으로 하는 전력 증폭기.
청구항 8에 있어서,
제1 T-라인의 제2 단자와 제2 T-라인의 제2 단자에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제5 T-라인;
제3 T-라인의 제2 단자와 제4 T-라인의 제2 단자에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제6 T-라인;을 더 포함하는 것을 특징으로 하는 전력 증폭기.
제1 증폭기가, 신호를 증폭하는 단계;
제2 증폭기가, 신호를 증폭하는 단계; 및
제1 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제1 T-라인과 제2 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제2 T-라인이, 제1 증폭기에서 증폭된 신호와 제2 증폭기에서 증폭된 신호를 결합하는 단계;를 포함하는 것을 특징으로 하는 전력 증폭 방법.
제1 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제1 T-라인; 및
제2 증폭기에 제1 단자가 연결되고, 출력 측에 제2 단자가 연결되는 제2 T-라인;을 포함하는 것을 특징으로 하는 파워 결합기.
제1 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제1 T-라인이, 제1 증폭기에서 증폭된 신호를 입력받는 단계;
제2 증폭기에 제1 단자가 연결되고 출력 측에 제2 단자가 연결되는 제2 T-라인이, 제2 증폭기에서 증폭된 신호를 입력받는 단계; 및
제1 T-라인과 제2 T-라인이, 제1 증폭기에서 증폭된 신호와 제2 증폭기에서 증폭된 신호를 결합하는 단계;를 포함하는 것을 특징으로 하는 파워 결합 방법.