KR20180092149A - Memory device of adaptively determining memory bandwidth and operating method thereof - Google Patents

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KR20180092149A
KR20180092149A KR1020170017559A KR20170017559A KR20180092149A KR 20180092149 A KR20180092149 A KR 20180092149A KR 1020170017559 A KR1020170017559 A KR 1020170017559A KR 20170017559 A KR20170017559 A KR 20170017559A KR 20180092149 A KR20180092149 A KR 20180092149A
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연세대학교 산학협력단
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Abstract

The present invention relates to a memory device which can variably determine a memory bandwidth, and an operation method thereof. According to an embodiment of the present invention, the memory device comprises: a bit information obtaining unit for obtaining bandwidth bit information; a column address obtaining unit for obtaining a first column address; a column decoder for determining a second column address corresponding to the remaining bit except at least a part of a bit corresponding to the obtained bandwidth bit information in the obtained first column address; and a data pass management unit for variously determining a data path range for data identified from an obtained row address and the determined second column address.

Description

메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법{MEMORY DEVICE OF ADAPTIVELY DETERMINING MEMORY BANDWIDTH AND OPERATING METHOD THEREOF}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device and a memory device,

본 발명은 메모리 장치에서 메모리 대역폭을 가변적으로 결정할 수 있는 기술적 사상에 관한 것으로, 메모리 장치에서 데이터를 입출력 하기 위한 데이터 경로의 범위를 데이터를 입출력하기 위하여 소모되는 범위만큼 가변적으로 결정하는 장치 및 그 동작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for variably determining a memory bandwidth in a memory device, and more particularly to an apparatus and method for determining a range of a data path for inputting / outputting data in a memory device, ≪ / RTI >

종래의 메모리 장치는 하나의 어드레스에 의해 접근되는 고정 단위의 데이터를 데이터 입출력 버퍼를 통해 출력하고, 고정 단위의 데이터를 시스템 버스에 로드(load)하였다.Conventional memory devices output fixed unit data accessed by one address through a data input / output buffer, and load fixed unit data onto a system bus.

만일 시스템에서 실제로 필요한 부분이 고정 단위의 데이터 중 일부분 데이터일 경우 일부분 데이터를 제외한 나머지 데이터들을 위한 에너지를 낭비할 뿐만 아니라, 다른 목적을 위해 사용할 수 있는 메모리 대역폭까지 낭비하는 문제점이 발생할 수 있다.If the part actually required by the system is a part of the fixed unit of data, not only a part of the data but also the energy for the remaining data may be wasted, and the memory bandwidth that can be used for other purposes may be wasted.

즉, 종래의 메모리 장치는 메모리 대역폭 보다 작은 범위의 데이터를 처리할 경우 메모리 대역폭에 상응하는 데이터 패스를 이용하지만, 일부의 데이터만 이용하게 될 경우 불필요한 에너지를 낭비할 수 있다.That is, a conventional memory device uses a data path corresponding to a memory bandwidth when processing data in a range smaller than a memory bandwidth, but may waste unnecessary energy when only a part of data is used.

또한, 종래의 메모리 장치는 고정된 메모리 대역폭에 상응하는 대역폭을 갖는 주변장치에 한정적으로 연결될 수 있는 단점이 있다.In addition, conventional memory devices have the disadvantage that they can be limitedly connected to peripheral devices having a bandwidth corresponding to a fixed memory bandwidth.

따라서, 메모리 대역폭을 가변적으로 조절하여 활용할 수 있는 메모리 장치가 제안될 필요성이 있다.Therefore, there is a need to propose a memory device capable of adjusting and utilizing the memory bandwidth variably.

한국공개특허 제10-2004-0052006호, "입출력 대역폭을 조절할 수 있는 메모리 장치"Korean Patent Publication No. 10-2004-0052006, "memory device capable of controlling input / output bandwidth" 미국공개특허 제7788451호, "APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB-BASED MEMORY SUB-SYSTEM"US-A-7788451, "APPARATUS AND METHOD FOR DATA BYPASS FOR A BI-DIRECTIONAL DATA BUS IN A HUB- BASED MEMORY SUB- 한국공개특허 제10-2015-0031400호, "고 대역폭 메모리 및 저 대역폭 메모리에 연결되는 응용 프로세서를 포함하는 반도체 장치 및 그것의 채널 인터리빙 방법"Korean Patent Publication No. 10-2015-0031400, "Semiconductor device including application processor connected to high-bandwidth memory and low-bandwidth memory and channel interleaving method thereof" 한국공개특허 제10-2015-0051418호, "반도체 메모리 장치"Korean Patent Publication No. 10-2015-0051418, "Semiconductor Memory Device"

본 발명은 메모리 대역폭을 가변적으로 결정할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention provides a memory device capable of variably determining a memory bandwidth and an operation method thereof.

본 발명은 데이터를 입출력하기 위한 데이터 패스의 범위를 데이터를 입출력하기 위하여 소모되는 범위만큼 가변적으로 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention provides a memory device and a method of operating the memory device for determining a range of a data path for inputting and outputting data as much as a range consumed for inputting and outputting data.

본 발명은 열디코더를 통하여 열 주소 및 대역폭 비트 정보를 획득하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention provides a memory device and a method of operating the same that obtains column address and bandwidth bit information through a column decoder.

본 발명은 열 주소 및 대역폭 비트 정보를 고려하여 데이터의 입출력과 관련된 데이터 패스의 범위를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention provides a memory device and a method of operating the memory device for determining a range of a data path related to input / output of data in consideration of column address and bandwidth bit information.

본 발명은 열디코더를 통하여 입력된 전체 열 주소에서 대역폭 비트 정보에 상응하는 하위 비트를 제외한 나머지 비트에 상응하는 열 주소의 데이터를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.The present invention provides a memory device and a method of operating the same that determine data of a column address corresponding to a remaining bit excluding a lower bit corresponding to bandwidth bit information in an entire column address inputted through a column decoder.

본 발명은 대역폭 비트 정보에 기초하여 메모리 대역폭을 가변적으로 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention is directed to a memory device that variably determines a memory bandwidth based on bandwidth bit information and an operation method thereof.

본 발명은 전체 데이터의 사이즈에 기초하여 데이터의 입출력과 관련된 데이터 패스의 최대 데이터 패스를 결정하는 메모리 장치 및 그 동작 방법을 제공하고자 한다.The present invention aims to provide a memory device and a method of operating the same that determine a maximum data path of a data path related to input / output of data based on the size of the entire data.

본 발명은 대역폭 비트 정보에 기초하여 메모리 대역폭을 가변적으로 설정함으로써 서로 다른 대역폭을 갖는 주변장치들과 가변적으로 연결할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.The present invention provides a memory device capable of variably connecting peripheral devices having different bandwidths by variably setting a memory bandwidth based on bandwidth bit information, and an operation method thereof.

본 발명은 다수의 데이터 패스들을 통하여 출력되는 데이터를 직렬화기를 이용하여 순차적으로 출력할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.The present invention provides a memory device capable of sequentially outputting data output through a plurality of data paths using a serializer, and an operation method thereof.

본 발명은 순차적으로 입력되는 데이터를 병렬화기를 통하여 다수의 데이터 패스들을 통하여 동시에 입력할 수 있는 메모리 장치 및 그 동작 방법을 제공하고자 한다.The present invention provides a memory device capable of simultaneously inputting sequentially inputted data through a plurality of data paths through a parallelizer and an operation method thereof.

본 발명의 일실시예에 따르면 메모리 장치는 대역폭 비트 정보를 획득하는 비트 정보 획득부, 제1 열 주소를 획득하는 열 주소 획득부, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더, 및 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함할 수 있다.According to an embodiment of the present invention, a memory device includes a bit information obtaining unit for obtaining bandwidth bit information, a column address obtaining unit for obtaining a first column address, a memory unit for storing the obtained bandwidth bit information A column decoder for determining a second column address corresponding to the remaining bits except for at least some bits corresponding to the first column address and a range of data paths for the data identified from the determined second column address and the obtained row address, And a data path management unit for variably determining the data path.

본 발명의 일실시예에 따르면 메모리 장치는 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.According to an embodiment of the present invention, the memory device may determine the second column address corresponding to the remaining bits excluding the number of the lower bits corresponding to the obtained bandwidth bit information from the bits of the first column address.

본 발명의 일실시예에 따르면 메모리 장치는 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 획득된 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정할 수 있다.According to an embodiment of the present invention, the memory device may determine a second column address for connecting at least one data line included in the determined range and a row data store for storing data related to the obtained row address.

본 발명의 일실시예에 따르면 메모리 장치는 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정할 수 있다.According to an embodiment of the present invention, the memory device may determine the maximum range of the data path based on the size of the data associated with the row address.

본 발명의 일실시예에 따르면 메모리 장치는 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정할 수 있다.According to an embodiment of the present invention, the memory device may determine the range of the data path for the identified data in the determined maximum range based on the bandwidth bit information.

본 발명의 일실시예에 따르면 메모리 장치는 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하기 위한 병렬 변환부를 더 포함할 수 있다.According to an embodiment of the present invention, the memory device may further include a parallel conversion unit for simultaneously inputting at least one input to the row data storage unit through at least one data path.

본 발명의 일실시예에 따르면 메모리 장치는 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하기 위한 직렬 변환부를 더 포함할 수 있다.According to an embodiment of the present invention, the memory device may further include a serial converter for sequentially outputting at least one output of the identified data output through the at least one data path included in the determined range one by one .

본 발명의 일실시예에 따르면 메모리 장치는 서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득하는 비트 정보 획득부, 제1 열 주소를 획득하는 열 주소 획득부, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더, 및 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함할 수 있다.According to an embodiment of the present invention, a memory device includes a bit information obtaining unit for obtaining bandwidth bit information set according to a memory bandwidth of a selected one of a plurality of peripheral devices having different memory bandwidths, A column decoder for determining a second column address corresponding to the remaining bits except for at least some bits corresponding to the obtained bandwidth bit information in the bits of the obtained first column address, And a data path management unit for variably determining a range of a data path for the data identified from the determined second column address and the obtained row address.

본 발명의 일실시예에 따르면 적어도 하나 이상의 주변장치는 내부 메모리 컨트롤러, 외부 메모리 컨트롤러, 고 대역폭 메모리(high bandwidth memory, HBM) 장치의 메모리 컨트롤러 중 어느 하나를 포함할 수 있다.According to one embodiment of the present invention, the at least one peripheral device may include any one of an internal memory controller, an external memory controller, and a memory controller of a high bandwidth memory (HBM) device.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 비트 정보 획득부에서, 대역폭 비트 정보를 획득하는 단계, 열 주소 획득부에서, 제1 열 주소를 획득하는 단계, 열 디코더에서, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계, 및 데이터 패스 관리부에서, 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함할 수 있다.According to an embodiment of the present invention, an operation method of a memory device includes the steps of obtaining bandwidth bit information in a bit information obtaining section, obtaining a first column address in a column address obtaining section, Determining a second column address corresponding to the remaining bits, except for at least some bits corresponding to the obtained bandwidth bit information, in a bit of the first column address; and in the data path management section, And determining a range of data paths for data identified from the addressed row.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 열 디코더에서, 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계를 포함할 수 있다.According to an embodiment of the present invention, a method of operating a memory device further comprises, in the column decoder, a second column corresponding to the remaining bits excluding bits of the first column address, the lower bits corresponding to the obtained bandwidth bit information, And determining an address.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 열 디코더에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는 단계를 포함할 수 있다.According to an embodiment of the present invention, there is provided a method of operating a memory device, the method comprising: in a column decoder, a second column for connecting at least one data line included in the determined range and a row data storage section for storing data related to the row address, And determining an address.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 데이터 패스 관리부에서, 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a method of operating a memory device may further comprise, in the data path manager, determining a maximum range of the data path based on a size of data associated with the row address have.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 상기 데이터 패스 관리부에서, 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함할 수 있다.According to an embodiment of the present invention, a method of operating a memory device includes: in the data path manager, determining a range of a data path for the identified data in the determined maximum range based on the bandwidth bit information . ≪ / RTI >

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 병렬 변환부에서, 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a method of operating a memory device may further include simultaneously inputting at least one input to the row data storage unit through at least one data path in the parallel conversion unit.

본 발명의 일실시예에 따르면 메모리 장치의 동작 방법은 직렬 변환부에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a method of operating a memory device includes sequentially outputting at least one output of the identified data output through at least one data path included in the determined range, As shown in FIG.

본 발명의 일실시예에 따르면 메모리 장치는 대역폭 비트 정보를 이용하여 데이터의 입출력에 요구되는 메모리 대역폭을 가변적으로 설정함으로써 불필요한 메모리 대역폭의 낭비를 방지할 수 있다.According to an embodiment of the present invention, the memory device can variably set a memory bandwidth required for inputting and outputting data by using bandwidth bit information, thereby preventing waste of unnecessary memory bandwidth.

또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터의 입출력에 요구되는 메모리 대역폭을 가변적으로 설정함으로써 다른 메모리 대역폭을 갖는 주변장치들과 연결될 수 있다.In addition, according to an embodiment of the present invention, the memory device can be connected to peripheral devices having different memory bandwidths by variably setting a memory bandwidth required for inputting and outputting data.

또한, 본 발명의 일실시예에 따르면 메모리 장치는 직렬변환기(serializer) 및 병렬변환기(deserializer)를 통하여 데이터 패스들의 수를 변환하여 메모리 장치의 회로 구성의 복잡도를 감소시킬 수 있다.In addition, according to an embodiment of the present invention, the memory device may reduce the complexity of the circuit configuration of the memory device by converting the number of data passes through a serializer and a deserializer.

또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터의 사이즈에 기초하여 데이터 패스의 최대 범위를 설정하고, 설정된 최대 범위에서 대역폭 비트 정보를 이용하여 데이터 패스의 범위를 가변적으로 설정할 수 있다.Also, according to an embodiment of the present invention, the memory device may set the maximum range of the data path based on the size of the data, and may variably set the range of the data path using the bandwidth bit information in the set maximum range.

또한, 본 발명의 일실시예에 따르면 메모리 장치는 데이터 패스의 범위에 상응하는 데이터와 관련된 열 주소들을 동시에 결정함으로써 데이터의 입출력의 효율성을 증가시킬 수 있다.In addition, according to an embodiment of the present invention, the memory device can increase the efficiency of data input / output by simultaneously determining column addresses related to data corresponding to the range of the data path.

도 1 및 도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.
도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법과 관련된 흐름도를 도시한다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.
도 5는 본 발명의 일실시예에 따른 메모리 장치가 대역폭이 다른 주변장치와 데이터를 교환하는 동작과 관련된 블록도를 도시한다.
도 6은 본 발명의 일실시예에 따른 메모리 장치가 데이터 패스 변환부를 통하여 데이터 패스의 수를 변환하는 동작과 관련된 블록도를 도시한다.1 and 2 show a block diagram of a memory device according to an embodiment of the invention.
3 illustrates a flow diagram associated with a method of operation of a memory device in accordance with an embodiment of the present invention.
4A and 4B show block diagrams related to the operation of the memory device according to an embodiment of the present invention to determine the range and column address of the data path using the bandwidth bit information.
5 illustrates a block diagram associated with an operation in which a memory device according to an embodiment of the present invention exchanges data with a peripheral device having a different bandwidth.
6 shows a block diagram related to an operation in which a memory device according to an embodiment of the present invention converts the number of datapaths through a datapath transformer.

이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.Hereinafter, various embodiments of the present document will be described with reference to the accompanying drawings.

실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood that the embodiments and terminologies used herein are not intended to limit the invention to the particular embodiments described, but to include various modifications, equivalents, and / or alternatives of the embodiments.

하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.The following terms are defined in consideration of functions in various embodiments and may vary depending on the intention of a user, an operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.In connection with the description of the drawings, like reference numerals may be used for similar components.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The singular expressions may include plural expressions unless the context clearly dictates otherwise.

본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.In this document, the expressions "A or B" or "at least one of A and / or B" and the like may include all possible combinations of the items listed together.

"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.Expressions such as " first, "" second," " first, "or" second, " But is not limited to those components.

어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.When it is mentioned that some (e.g., first) component is "(functionally or communicatively) connected" or "connected" to another (second) component, May be connected directly to the component, or may be connected through another component (e.g., a third component).

본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.As used herein, the term "configured to" is intended to encompass all types of information, including, but not limited to, " , "" Made to "," can do ", or" designed to ".

어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.In some situations, the expression "a device configured to" may mean that the device can "do " with other devices or components.

예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.For example, a processor configured (or configured) to perform the phrases "A, B, and C" may be implemented by executing one or more software programs stored in a memory device or a dedicated processor (e.g., an embedded processor) , And a general purpose processor (e.g., a CPU or an application processor) capable of performing the corresponding operations.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.Also, the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'.

즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.

도 1은 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.1 shows a block diagram of a memory device according to an embodiment of the invention.

구체적으로, 도 1은 본 발명의 일실시예에 따른 메모리 장치의 구성 요소들을 예시한다. 이하 사용되는 '..부', '..기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.In particular, Figure 1 illustrates components of a memory device in accordance with an embodiment of the present invention. Hereinafter, terms such as "part," "group," and the like are used to denote units for processing at least one function or operation, and may be implemented by hardware, software, or a combination of hardware and software.

도 1을 참고하면, 본 발명의 일실시예에 따른 메모리 장치(100)는 열 디코더(110) 및 데이터 패스 관리부(120)를 포함한다. 또한, 열 디코더(110)는 비트 정보 획득부(112) 및 열 주소 획득부(114)를 포함할 수 있다.Referring to FIG. 1, a memory device 100 according to an embodiment of the present invention includes a column decoder 110 and a data path manager 120. In addition, the column decoder 110 may include a bit information obtaining unit 112 and a column address obtaining unit 114.

본 발명의 일실시예에 따르면 비트 정보 획득부(112)는 메모리 장치(100)의 메모리 대역폭을 가변적으로 설정하기 위한 대역폭 비트 정보를 획득할 수 있다.According to an embodiment of the present invention, the bit information obtaining unit 112 may obtain bandwidth bit information for variably setting the memory bandwidth of the memory device 100. [

예를 들어, 비트 정보 획득부(112)는 비트(bit)를 수신하는 메모리 장치(100)에서 열 디코더(110)에 연결되는 핀(pin)들 중 어느 하나를 포함할 수 있다.For example, the bit information obtaining unit 112 may include any one of the pins connected to the column decoder 110 in the memory device 100 receiving the bit.

또한, 비트 정보 획득부(112)는 적어도 하나 이상의 주변장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득할 수 있다. 여기서, 주변장치의 메모리 대역폭은 주변장치로부터 전달되는 정보 및 저장부(미도시)에 저장된 주변장치의 규격 정보를 포함할 수 있다.In addition, the bit information obtaining unit 112 may obtain the bandwidth bit information set according to the memory bandwidth of at least one or more peripheral devices. Here, the memory bandwidth of the peripheral device may include information transmitted from the peripheral device and specification information of the peripheral device stored in the storage (not shown).

본 발명의 일실시예에 따르면 열 주소 획득부(114)는 제1 열 주소를 획득할 수 있다. 예를 들어, 열 주소 획득부(114)는 제1 열 주소를 수신하는 메모리 장치(100)에서 열 디코더(110)에 연결되는 핀들 중 어느 하나일 수 있다.According to an embodiment of the present invention, the column address obtaining unit 114 may obtain the first column address. For example, the column address acquisition unit 114 may be any of the pins connected to the column decoder 110 in the memory device 100 receiving the first column address.

또한, 열 주소 획득부(114)는 데이터 패스(data path)를 통하여 입력 또는 출력되는 데이터를 식별하기 위한 제1 열 주소를 획득할 수 있다. 여기서, 제1 열 주소는 열 디코더(110)에 의하여 비트 정보로 획득할 수 있다. 예를 들어, 데이터 패스는 데이터 라인을 포함할 수 있다.In addition, the column address obtaining unit 114 may obtain a first column address for identifying data input or output through a data path. Here, the first column address can be obtained as bit information by the column decoder 110. For example, the data path may include a data line.

예를 들어, 열 주소 획득부(114)는 제1 열 주소를 4비트 정보로 "0110"으로 획득할 수 있다.For example, the column address obtaining unit 114 may obtain the first column address as 4-bit information as "0110 ".

본 발명의 일실시예에 따르면 열 디코더(110)는 열 주소 획득부(114)에 의하여 획득된 제1 열 주소의 비트에서 비트 정보 획득부(112)에 의하여 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.According to an embodiment of the present invention, the column decoder 110 may receive at least the bits corresponding to the bit width information obtained by the bit information obtaining unit 112 from the bits of the first column address obtained by the column address obtaining unit 114 It is possible to determine the second column address corresponding to the remaining bits except for some bits.

또한, 열 디코더(110)는 비트 정보 획득부(112)에 의하여 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다. 예를 들어, 제1 열 주소의 비트가 "1000"일 경우, 하위 비트는 "00"일 수 있고, 나머지 비트는 "10"일 수 있다.In addition, the column decoder 110 can determine a second column address corresponding to the remaining bits excluding the number of lower bits corresponding to the bit width information obtained by the bit information obtaining unit 112 from the bits of the first column address have. For example, when the bit of the first column address is "1000 ", the lower bit may be " 00" and the remaining bits may be "10 ".

예를 들어, 대역폭 비트 정보가 "0"일 경우, 대역폭 비트 정보에 상응하는 개수는 없을 수 있고, 대역폭 비트 정보가 "1"일 경우, 대역폭 비트 정보에 상응하는 개수는 하나일 수 있고, 대역폭 비트 정보가 "2"일 경우, 대역폭 비트 정보에 상응하는 개수는 두 개일 수 있다.For example, when the bandwidth bit information is "0 ", there may not be a number corresponding to the bandwidth bit information, and when the bandwidth bit information is" 1 ", the number corresponding to the bandwidth bit information may be one, When the bit information is "2 ", the number corresponding to the bandwidth bit information may be two.

또한, 열 디코더(110)는 제1 열 주소 및 대역폭 비트 정보에 기초하여 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부와 데이터 패스를 연결하기 위한 제2 열 주소를 결정할 수 있다.In addition, the column decoder 110 may determine a second column address for connecting the data path with a row data store for storing data related to the row address based on the first column address and the bandwidth bit information.

본 발명의 일실시예에 따른 데이터 패스 관리부(120)는 열 디코더(110)에 의하여 결정된 제2 열 주소와 행 주소 획득부(미도시)에 의하여 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 가변적으로 결정할 수 있다. 예를 들어, 데이터 패스의 범위는 데이터 패스 관리부(120)에 의하여 활성화되는 데이터 패스의 개수를 포함할 수 있다.The data path management unit 120 according to an exemplary embodiment of the present invention may include a second column address determined by the column decoder 110 and a data path for data identified from a row address obtained by a row address obtaining unit Can be variably determined. For example, the range of the datapath may include the number of datapaths that are activated by the datapath manager 120.

예를 들어, 데이터 패스는 제2 열 주소 및 행 주소로부터 식별되는 데이터를 출력하기 위한 회선일 수 있다.For example, the data path may be a line for outputting data identified from the second column address and the row address.

또한, 데이터 패스 관리부(120)는 행 주소 획득부에 의하여 획득된 행 주소와 관련된 데이터의 크기에 기초하여 데이터 패스의 최대 범위를 결정할 수 있다. 예를 들어, 데이터 패스 관리부(120)는 행 주소와 관련된 데이터가 "16"일 경우 데이터 패스의 최대 범위를 "16"으로 결정할 수 있다.Also, the data path management unit 120 can determine the maximum range of the data path based on the size of the data related to the row address obtained by the row address obtaining unit. For example, the data path management unit 120 can determine the maximum range of the data path to be "16 " when the data associated with the row address is" 16 ".

또한, 데이터 패스 관리부(120)는 대역폭 비트 정보에 기초하여 데이터 패스의 최대 범위에서 제2 열 주소 및 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 결정할 수 있다.In addition, the data path management unit 120 can determine the range of the data path for the data identified from the second column address and the row address in the maximum range of the data path based on the bandwidth bit information.

본 발명의 다른실시예에 따르면 메모리 장치(100)는 데이터 패스 변환부(130)을 포함할 수 있다. 또한, 데이터 패스 변환부(130)는 병렬 변환부(132) 및 직렬 변환부(134)를 포함할 수 있다.According to another embodiment of the present invention, the memory device 100 may include a data path conversion unit 130. [ The data path conversion unit 130 may include a parallel conversion unit 132 and a serial conversion unit 134.

본 발명의 일실시예에 따르면 병렬 변환부(132)는 적어도 하나 이상의 데이터 패스를 통하여 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력할 수 있다. 예를 들어, 적어도 하나 이상의 데이터 라인은 데이터 패스의 범위에 포함될 수 있다.According to an embodiment of the present invention, the parallel conversion unit 132 may simultaneously input at least one input to the row data storage unit through at least one data path. For example, at least one or more data lines may be included in the range of the data path.

본 발명의 일실시예에 따르면 직렬 변환부(134)는 제2 열 주소 및 행 주소로부터 식별되는 데이터에 대하여 결정된 데이터 패스의 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력할 수 있다.According to an exemplary embodiment of the present invention, the serializer 134 may receive at least one of the identified data output through the at least one data path included in the range of the data path determined for the data identified from the second column address and the row address One or more outputs can be sequentially output one by one.

도 2는 본 발명의 일실시예에 따른 메모리 장치의 블록도를 도시한다.2 shows a block diagram of a memory device according to an embodiment of the invention.

구체적으로, 도 2는 본 발명의 일실시예에 따른 메모리 장치의 구성요소들을 보다 구체적으로 예시한다.Specifically, FIG. 2 illustrates more specifically components of a memory device according to an embodiment of the present invention.

도 2를 참고하면, 메모리 장치(200)는 행 디코더(210), 메모리 어레이(220), 데이터 패스 관리부(230), 및 열 디코더(240)을 포함한다.2, the memory device 200 includes a row decoder 210, a memory array 220, a data path manager 230, and a column decoder 240.

메모리 장치(200)는 행 디코더(210)을 통하여 행 주소(212)를 수신하고, 수신된 행 주소(212)에 상응하는 데이터를 메모리 어레이(220)를 통하여 데이터 패스 관리부(230)에 저장할 수 있다.The memory device 200 may receive the row address 212 via the row decoder 210 and store the data corresponding to the received row address 212 in the data path manager 230 via the memory array 220 have.

또한, 메모리 장치(200)는 열 디코더(240)를 통하여 열 주소(242) 및 대역폭 비트 정보(244)를 수신할 수 있다. 여기서, 열 주소(242)는 제1 열 주소 및 제2 열 주소를 포함할 수 있다.The memory device 200 may also receive the column address 242 and the bandwidth bit information 244 via the column decoder 240. Here, the column address 242 may include a first column address and a second column address.

또한, 메모리 장치(200)는 열 디코더(240)를 통하여 열 주소(242) 및 대역폭 비트 정보(244)에 기초하여 데이터 패스 관리부(230)에 저장된 데이터 중 일부를 선택하기 위한 제2 열 주소를 결정할 수 있다.The memory device 200 also receives a second column address for selecting some of the data stored in the data path manager 230 based on the column address 242 and the bandwidth bit information 244 via the column decoder 240 You can decide.

또한, 메모리 장치(200)는 데이터 패스 관리부(230)에 저장된 데이터 중 제2 열 주소에 상응하는 데이터를 선택하여 데이터 패스를 통하여 출력할 수 있다.Also, the memory device 200 may select data corresponding to the second column address of the data stored in the data path management unit 230 and output the selected data through the data path.

또한, 메모리 장치(200)는 대역폭 비트 정보(244)에 기초하여 가변 데이터 패스(250)을 설정할 수 있다. 예를 들어, 가변 데이터 패스(250)는 활성 데이터 패스(252) 및 최대 데이터 패스(254)를 포함할 수 있다.In addition, the memory device 200 may set the variable data path 250 based on the bandwidth bit information 244. For example, the variable data path 250 may include an active data path 252 and a maximum data path 254.

예를 들어, 메모리 장치(200)는 대역폭 비트 정보(244)가 "n"일 경우 활성 데이터 패스(252)는 "2n"으로 설정할 수 있다. 즉, 메모리 장치(200)는 대역폭 비트 정보(244)가 "2"일 경우 활성 데이터 패스(252)를 "4"로 설정할 수 있다.For example, memory device 200 if the bandwidth information bit 244 is in the "n" activity data path 252 may be set to "2 n". That is, the memory device 200 may set the active data path 252 to "4 " when the bandwidth bit information 244 is" 2 ".

예를 들어, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기에 기초하여 최대 데이터 패스(254)를 설정할 수 있다. 즉, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기가 8비트일 경우, 최대 데이터 패스(254)를 8비트의 크기로 설정할 수 있다.For example, the memory device 200 may set the maximum data path 254 based on the size of the data corresponding to the row address. That is, when the size of the data corresponding to the row address is 8 bits, the memory device 200 can set the maximum data path 254 to a size of 8 bits.

또한, 메모리 장치(200)는 행 주소에 상응하는 데이터의 크기가 8개의 데이터 패스들에 상응할 경우, 최대 데이터 패스(254)를 8개로 설정할 수 있다.In addition, if the size of the data corresponding to the row address corresponds to eight data paths, the memory device 200 can set the maximum data path 254 to eight.

도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법과 관련된 흐름도를 도시한다.3 illustrates a flow diagram associated with a method of operation of a memory device in accordance with an embodiment of the present invention.

구체적으로, 도 3은 본 발명의 일실시예에 따른 메모리 장치의 동작 방법이 대역폭 비트 정보 및 열 주소에 기초하여 식별된 데이터에 대한 데이터 패스의 범위를 결정하는 동작을 예시한다.Specifically, FIG. 3 illustrates an operation in which a method of operation of a memory device according to an embodiment of the present invention determines the extent of a datapath for data identified based on bandwidth bit information and column address.

도 3을 참고하면, 단계(301)에서 메모리 장치의 동작 방법은 대역폭 비트 정보 및 제1 열 주소를 획득한다. 즉, 메모리 장치의 동작 방법은 비트 정보 획득부에서 메모리 대역폭을 가변적으로 설정할 수 있는 대역폭 비트 정보를 획득하고, 데이터를 선택하기 위한 제1 열 주소를 획득할 수 있다. 예를 들어, 메모리 대역폭은 메모리 장치가 데이터를 입출력하기 위한 데이터 패스의 범위를 포함할 수 있다. 여기서, 데이터의 입력은 메모리 장치의 쓰기 동작에 상응할 수 있고, 데이터의 출력은 메모리 장치의 읽기 동작에 상응할 수 있다.Referring to FIG. 3, in step 301, a method of operation of a memory device obtains bandwidth bit information and a first column address. That is, in the operation method of the memory device, the bit information obtaining unit may obtain the bandwidth bit information capable of variably setting the memory bandwidth, and obtain the first column address for selecting the data. For example, the memory bandwidth may include a range of data paths for the memory device to input and output data. Here, the input of data may correspond to the write operation of the memory device, and the output of the data may correspond to the read operation of the memory device.

단계(303)에서 메모리 장치의 동작 방법은 제1 열주소에서 제2 열 주소를 결정한다. 구체적으로, 메모리 장치의 동작 방법은 열 디코더에서 획득된 제1 열 주소의 비트에서 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정할 수 있다.The method of operation of the memory device in step 303 determines the second column address in the first column address. Specifically, the method of operation of the memory device may determine a second column address corresponding to the remaining bits except for at least some bits corresponding to the bandwidth bit information obtained in the bits of the first column address obtained in the column decoder.

예를 들어, 메모리 장치의 동작 방법은 제1 열 주소의 비트에 상응하는 "0110"에서 대역폭 비트 정보에 상응하는 개수의 하위 비트인 2개의 비트를 "0110"에서 제외하고, 나머지 비트에 상응하는 "01"비트에 해당하는 제2 열 주소를 결정할 수 있다.For example, a method of operation of a memory device may include the steps of excluding two bits, " 0110 ", " 0110 ", which is the lower number of bits corresponding to the bandwidth bit information in "0110" The second column address corresponding to the "01" bit can be determined.

단계(305)에서 메모리 장치의 동작 방법은 제2 열 주소 및 행 주소에 기초하여 데이터 패스의 범위를 결정할 수 있다. 즉, 메모리 장치의 동작 방법은 단계(303)에서 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스의 범위를 가변적으로 결정할 수 있다.The method of operation of the memory device in step 305 may determine the range of the datapath based on the second column address and the row address. That is, the method of operation of the memory device may variably determine the range of data paths for data identified from the second column address and the obtained row address determined in step 303. [

또한, 메모리 장치의 동작 방법은 행 데이터 저장부에 저장된 행 데이터를 제2 열 주소에 기초하여 선택한 후, 선택된 행 데이터를 결정된 범위에 포함되는 적어도 하나의 데이터 패스를 통하여 출력할 수 있다.Also, the method of operating the memory device may select the row data stored in the row data storage unit based on the second column address, and then output the selected row data through at least one data path included in the determined range.

도 4a 및 도 4b는 본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.4A and 4B show block diagrams related to the operation of the memory device according to an embodiment of the present invention to determine the range and column address of the data path using the bandwidth bit information.

본 발명의 일실시예에 따른 메모리 장치가 대역폭 비트 정보를 이용하여 데이터 패스의 범위 및 열 주소를 결정하는 동작과 관련된 블록도를 도시한다.There is shown a block diagram associated with an operation in which a memory device in accordance with an embodiment of the present invention uses bandwidth bit information to determine the range and column address of a datapath.

구체적으로, 도 4a 및 도 4b는 메모리 장치가 대역폭 비트 정보에 기초하여 데이터 패스의 범위를 가변적으로 결정하고, 가변적으로 결정된 데이터 패스의 범위를 통하여 열 주소, 행 주소, 및 대역폭 비트 정보에 기초하여 식별된 데이터에 대한 데이터 패스의 범위를 결정하는 동작과 관련된 구성 요소들을 예시한다.Specifically, FIGS. 4A and 4B illustrate how the memory device variably determines the range of the datapath based on the bandwidth bit information, and based on the column address, row address, and bandwidth bit information over a range of variably determined datapaths ≪ / RTI > illustrates the components involved in determining the extent of the data path for the identified data.

보다 구체적으로, 도 4a는 대역폭 비트 정보가 "0"일 경우, 메모리 장치의 동작과 관련된 구성요소들을 예시하고, 도 4b는 대역폭 비트 정보가 "2"일 경우, 메모리 장치의 동작과 관련된 구성요소들을 예시한다.More specifically, FIG. 4A illustrates components associated with operation of the memory device when the bandwidth bit information is "0 ", and FIG. 4B illustrates components associated with operation of the memory device when the bandwidth bit information is & .

도 4a를 참고하면, 메모리 장치(400)는 데이터 패스 관리부(410) 및 열 디코더(430)를 포함한다.Referring to FIG. 4A, the memory device 400 includes a data path management unit 410 and a column decoder 430.

열 디코더(430)는 대역폭 비트 정보(424)를 "0"으로 획득하고, 제1 열 주소의 비트(422)를 "0110"으로 획득할 수 있다. 예를 들어, 열 디코더(420)는 제1 열 주소의 비트(422)를 이용하여 전체 열 주소에 상응하는 제1 열 주소에서 제2 열 주소(426)를 선택할 수 있다.The column decoder 430 may obtain the bandwidth bit information 424 as "0" and the bit 422 of the first column address as "0110 ". For example, the column decoder 420 may use bit 422 of the first column address to select the second column address 426 in the first column address corresponding to the entire column address.

열 디코더(430)는 대역폭 비트 정보(424)를 "0"으로 획득할 경우, 제1 열 주소의 비트(422)에 따라 전체 열 주소 중 6번째 열 주소를 결정하고, 결정된 6번째 열 주소를 데이터 패스 관리부(410)로 전달할 수 있다. 여기서, 제2 열 주소(426)은 6번째 열 주소에 해당할 수 있다.The column decoder 430 determines the sixth column address of the entire column address according to the bit 422 of the first column address when the bandwidth bit information 424 is obtained as "0 & To the data path management unit 410. Here, the second column address 426 may correspond to the sixth column address.

메모리 패스 관리부(410)는 제2 열 주소(426)와 획득된 행 주소를 통하여 하나의 데이터를 식별하고, 식별된 데이터의 데이터 패스(440)의 범위를 하나로 결정하여 제2 열 주소(426)와 행 주소에 의하여 식별된 데이터를 결정된 데이터 패스(440)를 통하여 출력할 수 있다.The memory path management unit 410 identifies one data through the second column address 426 and the acquired row address and determines the range of the data path 440 of the identified data as one, And the data identified by the row address through the determined data path 440.

다음으로, 도 4b를 참고하면, 메모리 장치(450)는 데이터 패스 관리부(460) 및 열 디코더(480)를 포함한다.Next, referring to FIG. 4B, the memory device 450 includes a data path management unit 460 and a column decoder 480. FIG.

열 디코더(480)는 대역폭 비트 정보(474)를 "2"를 획득하고, 제1 열 주소의 비트(472)를 "0110"으로 획득할 수 있다.The column decoder 480 may obtain a "2" for the bandwidth bit information 474 and a bit 472 of the first column address as "0110".

열 디코더(480)는 대역폭 비트 정보(474)를 "2"로 획득할 경우, 제1 열 주소의 비트(472)에서 대역폭 비트 정보(474)의 수에 상응하는 적어도 하나의 비트를 고려하지 않고, 나머지 비트들과 일치하는 열 주소들을 동시에 선택할 수 있다.The column decoder 480 does not consider at least one bit corresponding to the number of bandwidth bit information 474 in the bit 472 of the first column address when acquiring the bandwidth bit information 474 to "2 " , Column addresses matching the remaining bits can be selected at the same time.

즉, 열 디코더(480)는 제1 열주소의 비트(472)에 해당하는 "0110"에서 대역폭 비트 정보(474)의 수에 상응하는 두 개의 비트를 제외한 나머지 비트(476)에 상응하는 "01"을 결정할 수 있다.That is, the column decoder 480 receives the bit number 472 corresponding to the bit 472 of the first column address, i.e., "01 " corresponding to the remaining bits 476 excluding two bits corresponding to the number of the bandwidth bit information 474, Can be determined.

또한, 열 디코더(480)는 나머지 비트(476)에 상응하는 "01"에 해당하는 제2 열 주소(478)를 결정할 수 있다. 예를 들어, 열 디코더(480)는 나머지 비트(476)에 기초하여 열 주소를 선택할 경우, 대역폭 비트 정보(474)의 수에 기초하여 전체 열 주소를 구분할 수 있다.The column decoder 480 may also determine a second column address 478 corresponding to "01 " corresponding to the remaining bits 476. For example, the column decoder 480 can identify the entire column address based on the number of the bit width information 474 when selecting the column address based on the remaining bits 476. [

즉, 열 디코더(480)는 나머지 비트(476)를 결정한 후, 전체 열 주소에 상응하는 제1 열 주소를 4개의 그룹들로 구분하고, 나머지 비트(476)에 상응하는 2번째 그룹에 포함되는 제2 열 주소(478)를 결정할 수 있다.That is, after the remaining bits 476 are determined, the column decoder 480 divides the first column address corresponding to the entire column address into four groups, and the second column corresponding to the remaining bits 476 A second column address 478 may be determined.

또한, 열 디코더(480)는 나머지 비트(476)를 이용하여 다수의 열 주소들을 동시에 결정할 수 있고, 획득되는 전체 열 주소를 모두 고려하지 않고, 메모리 장치(450)의 메모리 동작을 지원할 수 있다.The column decoder 480 can also use the remaining bits 476 to determine multiple column addresses simultaneously and can support the memory operation of the memory device 450 without considering all the column addresses obtained.

메모리 패스 관리부(460)는 제2 열 주소(478)와 획득된 행 주소를 통하여 하나의 데이터를 식별하고, 식별된 데이터의 데이터 패스(490)의 범위를 데이터 개수에 따라 네 개로 결정하여 제2 열 주소(478)와 행 주소에 의하여 식별된 데이터를 결정된 데이터 패스(490)를 통하여 출력할 수 있다.The memory path management unit 460 identifies one data through the second column address 478 and the acquired row address and determines the range of the data path 490 of the identified data to four according to the number of data, The column address 478 and the data identified by the row address may be output via the determined data path 490.

또한, 메모리 패스 관리부(460)는 대역폭 비트 정보(474)에 기초하여 데이터 패스(490)를 가변적으로 활성화할 수 있다. 예를 들어, 열 디코더(480)가 대역폭 비트 정보(474)를 임의의 수에 해당하는 "n"으로 획득할 경우, 메모리 패스 관리부(460)는 "2n"에 상응하는 데이터 패스의 범위를 활성화할 수 있다.In addition, the memory path management unit 460 can variably activate the data path 490 based on the bit width information 474. For example, to obtain the "n" column decoder 480 is that the bandwidth-bit information 474 for the random number, a memory path management unit 460, the range of the data path corresponding to "2 n" Can be activated.

예를 들어, 메모리 패스 관리부(460)는 획득된 대역폭 비트 정보(474)가 "1"일 경우, 2개의 데이터 패스들을 포함하는 데이터 패스의 범위를 결정할 수 있다.For example, the memory path management unit 460 can determine the range of the data path including the two data paths when the obtained bandwidth bit information 474 is "1 ".

도 5는 본 발명의 일실시예에 따른 메모리 장치가 대역폭이 다른 주변장치와 데이터를 교환하는 동작과 관련된 블록도를 도시한다.5 illustrates a block diagram associated with an operation in which a memory device according to an embodiment of the present invention exchanges data with a peripheral device having a different bandwidth.

구체적으로, 도 5는 메모리 장치(500)가 서로 다른 메모리 대역폭을 갖는 제1 주변장치(540)와 제2 주변장치(550) 중 어느 하나와 선택적으로 데이터를 교환하기 위하여 대역폭 비트 정보를 이용하고, 대역폭 비트 정보에 기초하여 데이터를 교환하기 위한 데이터 패스(530)의 범위를 가변적으로 결정하는 동작과 관련된 구성요소들을 예시한다.In particular, FIG. 5 illustrates that memory device 500 uses bandwidth bit information to selectively exchange data with either the first peripheral device 540 or the second peripheral device 550, which have different memory bandwidths And variably determines the range of data paths 530 for exchanging data based on the bandwidth bit information.

도 5를 참고하면, 메모리 장치(500)는 선택 연결부(510)를 통하여 제1 주변장치(540) 및 제2 주변장치(550)와 연결되고, 데이터 패스(530) 중 활성화된 데이터 패스에 해당하는 데이터 패스는 데이터 처리부(520)를 통하여 제1 주변장치(540) 및 제2 주변장치(550)와 데이터를 교환할 수 있다. 예를 들어, 선택 연결부(510)는 아비터(arbiter)를 포함할 수 있다.5, the memory device 500 is connected to the first peripheral device 540 and the second peripheral device 550 via the select connection 510 and corresponds to the active data path of the data path 530 The data path may exchange data with the first peripheral device 540 and the second peripheral device 550 through the data processing unit 520. [ For example, the select connection 510 may include an arbiter.

예를 들어, 메모리 장치(500)는 선택 연결부(510)를 통하여 제1 주변장치(540) 및 제2 주변장치(550) 중 어느 하나로부터 메모리 요청을 수신할 수 있다.For example, the memory device 500 may receive a memory request from either the first peripheral device 540 or the second peripheral device 550 via the select connection 510.

예를 들어, 메모리 요청은 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나가 메모리 장치(500)와 메모리의 읽기 또는 쓰기 동작을 요청하는 메시지를 포함할 수 있다. 또한, 메모리 요청은 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 대한 정보를 포함할 수 있다.For example, a memory request may include a message that either the first peripheral device 540 and the second peripheral device request a read or write operation of the memory device 500 and the memory. The memory request may also include information about the memory bandwidth of either the first peripheral device 540 or the second peripheral device.

이때, 메모리 장치(500)는 도 1에 도시된 구성 요소들을 포함할 수 있다. At this time, the memory device 500 may include the components shown in FIG.

메모리 장치(500)는 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 대한 정보에 기초하여 설정된 대역폭 비트 정보를 획득할 수 있다.The memory device 500 may obtain the bandwidth bit information set based on information on the memory bandwidth of either the first peripheral device 540 or the second peripheral device.

다시 말해, 메모리 장치(500)의 비트 정보 획득부는 서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득할 수 있다. In other words, the bit information obtaining unit of the memory device 500 can obtain the bandwidth bit information set according to the memory bandwidth of any one of the plurality of peripheral devices having different memory bandwidths.

이때, 대역폭 비트 정보는 주변 장치로부터 별도의 정보 라인을 통해 수신하거나, 선택 연결부(510)를 통하여 특정 주변 장치가 선택되면 메모리 장치(500) 해당 주변 장치가 어떤 대역폭을 쓰는지를 알고 있을 수 있고, 알고 있는 대역폭 비트 정보를 열 디코더로 입력할 수 있다. At this time, the bandwidth bit information may be received through a separate information line from the peripheral device, or when the specific peripheral device is selected through the selection connection part 510, it may know the bandwidth used by the peripheral device of the memory device 500, The known bandwidth bit information can be input to the column decoder.

메모리 장치(500)는 제1 주변장치(540) 및 제2 주변 장치 중 어느 하나의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 이용하여 데이터 패스(530)를 가변적으로 활성화할 수 있다.The memory device 500 may variably activate the data path 530 using the bandwidth bit information set according to the memory bandwidth of either the first peripheral device 540 or the second peripheral device.

또한, 메모리 장치(500)는 가변적으로 활성화된 데이터 패스(530)를 통하여 도 4에 대한 설명에 예시된 메모리 장치(500)의 동작을 수행할 수 있다.In addition, the memory device 500 may perform operations of the memory device 500 illustrated in the description of FIG. 4 through the variably activated data path 530. [

또한, 제1 주변장치(540) 및 제2 주변장치(550)는 PIM(Processing In Memory) 구조에서 내부 연산 처리를 위한 내부 메모리 컨트롤러 및 외부 연산을 처리하기 위한 외부 메모리 컨트롤러를 포함할 수 있다. 또한, 제1 주변장치(540) 및 제2 주변장치(550)는 고 대역폭 메모리(High Bandwidth Memory, HBM) 장치의 메모리 컨트롤러일 수 있다.In addition, the first peripheral device 540 and the second peripheral device 550 may include an internal memory controller for internal operation processing in a processing in memory (PIM) structure and an external memory controller for processing external operations. In addition, the first peripheral device 540 and the second peripheral device 550 may be memory controllers of a high bandwidth memory (HBM) device.

예를 들어, 메모리 장치(500)는 HBM 및 HMC(Hybrid Memory Cube)를 포함할 수 있다.For example, the memory device 500 may include an HBM and a Hybrid Memory Cube (HMC).

예를 들어, 스택 방식의 메모리 규격은 HBM과 HMC가 존재할 수 있고, HBM과 HMC를 총칭하여 3차원 스택 방식의 메모리 장치라 칭할 수 있다. For example, stacked memory standards may include HBM and HMC, and HBM and HMC may be collectively referred to as a three-dimensional stacked memory device.

다른 실시예에 따라 제1 주변장치(540) 및 제2 주변장치(550) 중 어느 하나가 메모리 장치(500)의 메모리 대역폭을 가변적으로 설정하기 위해 대역폭 비트 정보를 설정하고, 설정된 대역폭 비트 정보를 메모리 요청과 동시에 메모리 장치(500)로 전달할 수 있다.According to another embodiment, either the first peripheral device 540 or the second peripheral device 550 may set the bandwidth bit information to variably set the memory bandwidth of the memory device 500, and may set the set bandwidth bit information To the memory device 500 at the same time as the memory request.

도 6은 본 발명의 일실시예에 따른 메모리 장치가 데이터 패스 변환부를 통하여 데이터 패스의 수를 변환하는 동작과 관련된 블록도를 도시한다.6 shows a block diagram related to an operation in which a memory device according to an embodiment of the present invention converts the number of datapaths through a datapath transformer.

구체적으로, 도 6은 메모리 장치가 데이터 패스 변환부에 포함된 직렬 변환부 및 병렬 변환부를 통하여 입출력되는 데이터를 처리함으로써 가변적으로 증가될 수 있는 데이터 패스의 개수를 조절하는 동작과 관련된 구성요소들을 예시한다.Specifically, FIG. 6 exemplifies the components related to the operation of adjusting the number of data paths that can be variably increased by processing data input / output through the serial conversion unit and the parallel conversion unit included in the data path conversion unit. do.

도 6을 참고하면, 메모리 장치(600)는 데이터 패스 관리부(610), 열 디코더(630), 및 데이터 패스 변환부(650)을 포함한다.Referring to FIG. 6, the memory device 600 includes a data path manager 610, a column decoder 630, and a datapath converter 650.

열 디코더(630)은 대역폭 비트 정보(640)를 2비트로 수신하고, 제1 열 주소의 비트(622)를 "0110"으로 수신하여, 제1 열 주소의 비트(622)에서 대역폭 비트 정보(640)에 상응하는 하위 비트를 제외한 나머지 비트(626)에 상응하는 제2 열 주소(628)을 데이터 패스 관리부(610)로 전달한다.The column decoder 630 receives the bit width information 640 in two bits and receives the bit address 622 of the first column address as "0110 " to generate bit width information 640 To the data path management unit 610, a second column address 628 corresponding to the remaining bits 626 excluding the lower bits corresponding to the second column address 628.

데이터 패스 관리부(610)는 제2 열 주소(628)과 행 디코더(미도시)를 통하여 획득한 행 주소를 이용하여 식별된 데이터에 대한 데이터 패스(640)의 범위를 네 개로 결정한다.The data path management unit 610 determines the range of the data path 640 for the identified data by using the second column address 628 and the row address obtained through the row decoder (not shown) as four.

데이터 패스 변환부(650)는 데이터 패스(640)과 연결되어 데이터 패스(640)를 통하여 출력 또는 입력되는 데이터를 전달할 수 있다. 또한, 데이터 패스 변환부(650)는 직렬 변환부(652) 및 병렬 변환부(654)를 포함할 수 있다.The data path conversion unit 650 may be connected to the data path 640 and may transmit data output or input through the data path 640. The data path conversion unit 650 may include a serial conversion unit 652 and a parallel conversion unit 654.

직렬 변환부(652)는 데이터 패스(640)를 통하여 동시에 출력되는 다수의 데이터를 순차적으로 하나의 데이터로 출력할 수 있다. 반면에 병렬 변환부(654)는 입력되는 하나의 데이터를 누적하여 동시에 데이터 패스(640)를 통하여 입력할 수 있다.The serializer 652 can sequentially output a plurality of data simultaneously output through the data path 640 as one data. On the other hand, the parallel conversion unit 654 can accumulate one input data and simultaneously input the accumulated data through the data path 640.

즉, 직렬 변환부(652)는 데이터 패스(640)를 통하여 동시에 출력되는 네 개의 데이터를 하나씩 순차적으로 출력할 수 있다. 반면에 병렬 변환부(654)는 하나씩 입력되는 데이터를 누적하여 동시에 네 개의 데이터를 데이터 패스(640)를 통하여 입력할 수 있다. 여기서, 출력은 메모리의 읽기 동작을 포함할 수 있고, 입력은 메모리의 쓰기 동작을 포함할 수 있다.That is, the serializer 652 can sequentially output the four data simultaneously output through the data path 640. On the other hand, the parallel conversion unit 654 accumulates data input one by one and inputs four data through the data path 640 at the same time. Here, the output may include a read operation of the memory, and the input may include a write operation of the memory.

예를 들어, 메모리 장치(600)는 메모리 읽기 동작에서 나머지 비트(626)에 해당하는 4, 5, 6, 7번째의 열 주소와 관련된 데이터를 직렬 변환부(652)를 통해 순차적으로 출력할 수 있다.For example, the memory device 600 may sequentially output data associated with the 4th, 5th, 6th, and 7th column addresses corresponding to the remaining bits 626 in the memory read operation through the serial conversion unit 652 have.

또한, 메모리 장치(600)는 메모리 쓰기 동작에서 네 차례 순차적으로 입력되는 데이터를 병렬 변환부(654)를 통하여 나머지 비트(626)에 해당하는 4, 5, 6, 7 번째의 열 주소와 관련된 행 주소 저장부에 4, 5, 6, 7번째로 순차적으로 입력할 수 있다.The memory device 600 receives the data sequentially input four times in the memory write operation through the parallel conversion unit 654 to the row related to the 4th, 5th, 6th, and 7th column addresses corresponding to the remaining bits 626 It is possible to sequentially input the 4th, 5th, 6th, and 7th addresses in the address storage unit.

즉, 메모리 장치(600)는 메모리 읽기 동작 및 쓰기 동작에서 다수의 데이터 패스를 통하여 출력되는 데이터를 하나의 데이터 패스를 통하여 순차적으로 출력할 수 있고, 하나의 입력을 다수의 데이터 패스들을 통하여 동시에 입력할 수 있다.That is, the memory device 600 can sequentially output data output through a plurality of data paths in a memory read operation and a write operation through a single data path, and simultaneously input one input through a plurality of data paths can do.

상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.In the above-described specific embodiments, elements included in the invention have been expressed singular or plural in accordance with the specific embodiments shown.

그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.It should be understood, however, that the singular or plural representations are selected appropriately for the sake of convenience of description and that the above-described embodiments are not limited to the singular or plural constituent elements, , And may be composed of a plurality of elements even if they are represented by a single number.

한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.While the invention has been shown and described with reference to certain exemplary embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims.

그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited by the illustrated embodiments, but should be determined by the scope of the appended claims, as well as the appended claims.

100: 메모리 장치 110: 열 디코더
112: 비트 정보 획득부 114: 열 주소 획득부
120: 데이터 패스 관리부 130: 데이터 패스 변환부
132: 병렬 변환부 134: 직렬 변환부100: memory device 110: column decoder
112: bit information obtaining unit 114: column address obtaining unit
120: Data path management unit 130: Data path conversion unit
132: parallel conversion unit 134: serial conversion unit

Claims (16)

대역폭 비트 정보를 획득하는 비트 정보 획득부;
제1 열 주소를 획득하는 열 주소 획득부;
상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더; 및
상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함하는
메모리 장치.
A bit information obtaining unit for obtaining bandwidth bit information;
A column address obtaining unit for obtaining a first column address;
A column decoder for determining a second column address corresponding to the remaining bits except for at least some bits corresponding to the obtained bandwidth bit information in the bits of the obtained first column address; And
And a data path management unit for variably determining a range of a data path for data identified from the determined second column address and the obtained row address
Memory device.
제1항에 있어서,
상기 열 디코더는,
상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는
메모리 장치.
The method according to claim 1,
The column decoder comprises:
Determining a second column address corresponding to the remaining bits excluding the number of lower bits corresponding to the obtained bandwidth bit information from the bits of the first column address
Memory device.
제1항에 있어서,
상기 열 디코더는,
상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 획득된 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는
메모리 장치.
The method according to claim 1,
The column decoder comprises:
Determining a second column address for connecting at least one or more data lines included in the determined range and a row data store for storing data related to the obtained row address
Memory device.
제3항에 있어서,
상기 데이터 패스 관리부는,
상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는
메모리 장치.
The method of claim 3,
The data path management unit,
Determining a maximum range of the data path based on the size of the data associated with the row address
Memory device.
제4항에 있어서,
상기 데이터 패스 관리부는,
상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는
메모리 장치.
5. The method of claim 4,
The data path management unit,
Determining a range of data paths for the identified data in the determined maximum range based on the bandwidth bit information
Memory device.
제3항에 있어서,
적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하기 위한 병렬 변환부를 더 포함하는
메모리 장치.
The method of claim 3,
And a parallel conversion unit for simultaneously inputting at least one input to the row data storage unit through at least one data path
Memory device.
제1항에 있어서,
상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하기 위한 직렬 변환부를 더 포함하는
메모리 장치.
The method according to claim 1,
And a serial converter for sequentially outputting at least one output of the identified data output through at least one or more data paths included in the determined range one by one
Memory device.
서로 다른 메모리 대역폭을 갖는 복수의 주변장치들 중 선택된 어느 하나의 주변 장치의 메모리 대역폭에 따라 설정된 대역폭 비트 정보를 획득하는 비트 정보 획득부;
제1 열 주소를 획득하는 열 주소 획득부;
상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 열 디코더; 및
상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 가변적으로 결정하는 데이터 패스 관리부를 포함하는
메모리 장치.
A bit information acquiring unit for acquiring bandwidth bit information set according to a memory bandwidth of one selected peripheral device among a plurality of peripheral devices having different memory bandwidths;
A column address obtaining unit for obtaining a first column address;
A column decoder for determining a second column address corresponding to the remaining bits except for at least some bits corresponding to the obtained bandwidth bit information in the bits of the obtained first column address; And
And a data path management unit for variably determining a range of a data path for data identified from the determined second column address and the obtained row address
Memory device.
제8항에 있어서,
상기 적어도 하나 이상의 주변장치는,
내부 메모리 컨트롤러, 외부 메모리 컨트롤러, 고 대역폭 메모리(high bandwidth memory, HBM) 장치의 메모리 컨트롤러 중 어느 하나를 포함하는
메모리 장치.
9. The method of claim 8,
Wherein the at least one peripheral device comprises:
A memory controller of an internal memory controller, an external memory controller, a high bandwidth memory (HBM) device,
Memory device.
비트 정보 획득부에서, 대역폭 비트 정보를 획득하는 단계;
열 주소 획득부에서, 제1 열 주소를 획득하는 단계;
열 디코더에서, 상기 획득된 제1 열 주소의 비트에서 상기 획득된 대역폭 비트 정보에 상응하는 적어도 일부의 비트를 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계; 및
데이터 패스 관리부에서, 상기 결정된 제2 열 주소와 획득된 행 주소로부터 식별되는 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함하는
메모리 장치의 동작 방법.
Obtaining, at a bit information acquiring unit, bandwidth bit information;
In the column address obtaining section, obtaining a first column address;
Determining, at the column decoder, a second column address corresponding to the remaining bits, except for at least some bits corresponding to the obtained bandwidth bit information, in the bits of the obtained first column address; And
Determining in the data path manager a range of data paths for the data identified from the determined second column address and the obtained row address,
A method of operating a memory device.
제10항에 있어서,
상기 제2 열 주소를 결정하는 단계는,
상기 열 디코더에서, 상기 획득된 대역폭 비트 정보에 상응하는 개수의 하위 비트를 상기 제1 열 주소의 비트로부터 제외한 나머지 비트에 상응하는 제2 열 주소를 결정하는 단계를 포함하는
메모리 장치의 동작 방법.
11. The method of claim 10,
Wherein determining the second column address comprises:
Determining, in the column decoder, a second column address corresponding to the remaining bits, excluding a number of lower bits corresponding to the obtained bandwidth bit information, from the bits of the first column address
A method of operating a memory device.
제10항에 있어서,
상기 제2 열 주소를 결정하는 단계는,
상기 열 디코더에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 라인과 상기 행 주소와 관련된 데이터를 저장하는 행 데이터 저장부를 연결하기 위한 제2 열 주소를 결정하는 단계를 포함하는
메모리 장치의 동작 방법.
11. The method of claim 10,
Wherein determining the second column address comprises:
Determining, in the column decoder, a second column address for connecting at least one or more data lines included in the determined range and a row data store for storing data related to the row address
A method of operating a memory device.
제12항에 있어서,
상기 데이터 패스(data path)의 범위를 결정하는 단계는,
상기 데이터 패스 관리부에서, 상기 행 주소와 관련된 데이터의 크기에 기초하여 상기 데이터 패스(data path)의 최대 범위를 결정하는 단계를 더 포함하는
메모리 장치의 동작 방법.
13. The method of claim 12,
Wherein determining the range of the data path comprises:
And in the data path manager, determining a maximum range of the data path based on the size of the data associated with the row address
A method of operating a memory device.
제13항에 있어서,
상기 데이터 패스(data path)의 범위를 결정하는 단계는,
상기 데이터 패스 관리부에서, 상기 대역폭 비트 정보에 기초하여 상기 결정된 최대 범위에서 상기 식별된 데이터에 대한 데이터 패스(data path)의 범위를 결정하는 단계를 포함하는
메모리 장치의 동작 방법.
14. The method of claim 13,
Wherein determining the range of the data path comprises:
And in the data path manager, determining a range of a data path for the identified data in the determined maximum range based on the bandwidth bit information
A method of operating a memory device.
제12항에 있어서,
병렬 변환부에서, 적어도 하나 이상의 데이터 패스를 통하여 상기 행 데이터 저장부에 적어도 하나 이상의 입력을 동시에 입력하는 단계를 더 포함하는
메모리 장치의 동작 방법.
13. The method of claim 12,
And a step of simultaneously inputting at least one input to the row data storage unit through at least one data path in the parallel conversion unit
A method of operating a memory device.
제10항에 있어서,
직렬 변환부에서, 상기 결정된 범위에 포함되는 적어도 하나 이상의 데이터 패스를 통하여 출력되는 상기 식별된 데이터의 적어도 하나 이상의 출력을 하나씩 순차적으로 출력하는 단계를 더 포함하는
메모리 장치의 동작 방법.11. The method of claim 10,
And sequentially outputting at least one output of the identified data output through at least one or more data paths included in the determined range, one by one, one by one in the serial conversion unit
A method of operating a memory device.
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