KR20180071717A - Semiconductor using uneven surface and method of manufacturing using uneven surface - Google Patents
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Abstract
Description
본 발명은 요철을 이용한 반도체 제조용 부품 및 그의 제조방법에 관한 것으로서, 더욱 상세하게는 요철이 형성된 모재 상에 표면 에너지가 높은 부분에서 높은 증착률을 나타내는 성질을 이용하여 단시간에 균일한 증착층을 형성하는 방법에 관한 것이다.The present invention relates to a component for semiconductor manufacturing using irregularities and a method of manufacturing the same, and more particularly, to a method of manufacturing a component for forming a uniform deposition layer in a short period of time by utilizing a property of exhibiting a high deposition rate in a high- .
반도체 제조 장치 부품의 생산에 있어서, 반도체 제조 장치 부품 상에 존재하는 증착층은 다양한 방식으로 증착되어 사용된다. 반도체 제조 장치 부품은 일반적으로 평평한 모재 상에 가열로 내에서 가스를 모재에 공급하는 방식으로 증착이 수행된다.In the production of semiconductor manufacturing apparatus parts, the deposition layers present on the semiconductor manufacturing apparatus parts are deposited and used in various ways. Semiconductor manufacturing apparatus parts are generally deposited on a flat base material in such a manner that gas is supplied to the base material in a heating furnace.
이 때 모재 상에 증착층을 형성하는 기술이 반도체 제조용 부품의 품질을 크게 좌우할 수 있다. 종래에는 모재에 균질한 증착층을 형성하기 위하여, 모재의 표면을 연삭가공하여 결함이 없게 하거나, 증착층이 뷸균일하게 형성되는 것을 방지하기 위한 다양한 연구가 수행되어 왔다. At this time, the technique of forming the deposition layer on the base material can greatly influence the quality of the semiconductor manufacturing component. In order to form a homogeneous deposition layer on a base material in the past, various researches have been carried out in order to prevent the formation of defects or to form a uniform deposition layer by grinding the surface of the base material.
한편, 증착 재료의 가격이 일반적으로 반도체 제조용 부품의 생산비에 있어서 높은 비율을 차지하고 있기 때문에, 증착층을 형성하는 과정에서 유사한 실험 환경에서 모재 상에 증착 효율을 더 높이기 위한 다양한 시도가 진행되어 왔다.On the other hand, since the cost of the evaporation material generally accounts for a high proportion of the production cost of parts for semiconductor manufacturing, various attempts have been made to increase the deposition efficiency on the base material in a similar experimental environment in the process of forming the evaporation layer.
본 발명의 목적은, 평면형 모재의 에지부에 두껍게 증착층이 형성되는것을 발견하고 이를 이용하여 증착 효율을 향상시키고자 한 것으로, 평면형 모재가 아니라 모재 상에 복수 개의 요철을 형성하여 상기 요철의 높은 표면 에너지를 활용하기 위한 것이다. 본 발명은 표면에너지가 높은 에지 부분에서 높은 증착률을 나타내는 효과를 이용하여 똑같은 양의 증착 가스를 분사하더라도 더 높은 증착 효율을 확보할 수 있는 방법을 제공하기 위한 것이다. 그러나, 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to find a deposition layer thick on an edge portion of a flat base material and to improve the deposition efficiency by using the deposition layer and to form a plurality of projections and depressions on a base material instead of a flat base material, To utilize surface energy. The present invention is intended to provide a method for securing a higher deposition efficiency even when the same amount of deposition gas is injected by utilizing the effect of exhibiting a high deposition rate at an edge portion having a high surface energy. However, the problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.
본 발명의 제1 측면에 따르면, 요철이 형성된 면을 포함하는 모재를 준비하는 단계; 상기 모재 상에 화학적 기상 증착법으로 증착층을 형성하는 단계; 및 상기 증착층을 가공하는 단계;를 포함하는, 요철 모재를 이용한 반도체 제조용 부품의 제조방법을 제공한다.According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a base material including a surface with irregularities; Forming a vapor deposition layer on the base material by chemical vapor deposition; And a step of processing the deposition layer. The present invention also provides a method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 모재는, 그라파이트, SiC또는 둘 다를 포함하는 것일 수 있다. The base material may be graphite, SiC, or both.
상기 요철의 평균 높이는, 0.01 mm 내지 50 mm 인 것일 수 있다.The average height of the irregularities may be 0.01 mm to 50 mm.
상기 요철의 평균 높이 대비 상기 요철간 평균 간격 길이의 비는 1:0.5 내지 1: 4 인 것일 수 있다.The ratio of the average interval length of the irregularities to the average height of the irregularities may be 1: 0.5 to 1: 4.
상기 요철이 형성된 면 중 요철 면적의 총 합은, 20 % 내지 80 % 인 것일 수 있다.The total sum of the concavo-convex areas in the irregularities may be 20% to 80%.
상기 요철은 일정한 패턴이 반복 형성되는 것일 수 있다.The irregularities may be a pattern in which a predetermined pattern is repeatedly formed.
상기 요철은 단면이 삼각형, 사각형 및 반구형으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다.The irregularities may include at least any one selected from the group consisting of triangular, square and hemispherical sections.
상기 증착층을 형성하는 단계의 증착 온도는, 1000 ℃ 이상 1900 ℃ 이하인 것일 수 있다. The deposition temperature in the step of forming the deposition layer may be 1000 ° C or higher and 1900 ° C or lower.
상기 증착층을 형성하는 단계의 증착 온도는 증착 시작시의 온도보다 증착 종료시의 온도가 더 높은 것일 수 있다.The deposition temperature of the deposition layer may be higher than the deposition start temperature.
본 발명의 제2 측면에 따르면, 복수 개의 요철을 포함하는 모재; 및 상기 모재 표면상에 형성된 증착층;을 포함하는, 요철 모재를 포함하는 반도체 제조용 부품을 제공한다.According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, And a deposition layer formed on the surface of the base material.
상기 반도체 제조용 부품은 요철 모재를 포함하는 반도체 제조용 부품의 제조방법에 의해 형성된 것일 수 있다.The semiconductor manufacturing component may be formed by a manufacturing method of a semiconductor manufacturing component including a rough base material.
상기 증착층은 복수 개의 증착층을 포함하는 것일 수 있다.The deposition layer may include a plurality of deposition layers.
상기 복수 개의 증착층은 상이한 성분을 포함하는 것일 수 있다.The plurality of deposition layers may contain different components.
상기 반도체 제조용 부품은, 상기 요철과 요철 사이의 비증착 공간을 포함하는 것일 수 있다.The semiconductor manufacturing component may include a non-deposition space between the concavities and convexities.
상기 요철은 일정한 패턴이 반복 형성되는 것이고, 상기 요철의 평균 높이는, 상기 모재의 두께 대비 10 % 내지 50 % 인 것일 수 있다.The irregularities may be a pattern in which a predetermined pattern is repeatedly formed, and the average height of the irregularities may be 10% to 50% of the thickness of the base material.
상기 요철이 형성된 면 중 요철 면적의 총 합은, 20 % 내지 80 % 인 것일 수 있다.The total sum of the concavo-convex areas in the irregularities may be 20% to 80%.
본 발명의 요철을 이용한 반도체 제조용 부품 및 그의 제조방법은 표면에너지가 높은 부분에서 높은 증착률을 나타내는 효과를 이용하는 것으로, 요철이 형성된 모재에 증착 공정을 수행하면 기존의 공정 시간보다 짧게 소요되어 효율적이고, 경제적인 효과를 나타낼 수 있다.The component for semiconductor manufacturing using the unevenness of the present invention and the manufacturing method thereof utilize the effect of exhibiting a high deposition rate in a portion having a high surface energy. When a deposition process is performed on a base material having unevenness, , And can exhibit economic effects.
도 1은 평평한 모재 상에 증착층이 형성된 상태의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 요철을 이용한 반도체 제조용 부품의 단면도이다.
도 3은 도 2의 a 상에 복수 개의 증착층이 형성된 단면도이다.1 is a cross-sectional view of a state in which a deposition layer is formed on a flat base material.
2 is a cross-sectional view of a part for manufacturing a semiconductor using irregularities according to an embodiment of the present invention.
3 is a cross-sectional view in which a plurality of deposition layers are formed on a in FIG.
이하 첨부된 도면을 참고하여 본 발명의 실시예들을 상세히 설명한다. 본 발명을 설명함에 있어서, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 또한, 본 명세서에서 사용되는 용어들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. In addition, terms used in this specification are terms used to appropriately express the preferred embodiments of the present invention, which may vary depending on the user, the intention of the operator, or the practice of the field to which the present invention belongs. Therefore, the definitions of these terms should be based on the contents throughout this specification.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.
이하, 본 발명의 요철 모재를 이용한 반도체 제조용 부품 및 그의 제조 방법에 대하여 실시예 및 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본 발명이 이러한 실시예 및 도면에 제한되는 것은 아니다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a semiconductor manufacturing component using a rough base material according to the present invention and a manufacturing method thereof will be described in detail with reference to embodiments and drawings. However, the present invention is not limited to these embodiments and drawings.
본 발명의 발명자는 증착 과정에서, 모재의 모서리 부분에 편평한 부분보다 증착이 많이 되는 현상이 발생함을 발견하였다. 이를 본 발명자는 step coverage 효과라고 부르고 있는데, 본 발명은 이러한 특징에 주목하여, 모재에 증착되는 증착 효율을 높일 수 있는 방법을 고안한 것이다.The inventors of the present invention have found that deposition occurs more frequently in a corner portion of a base material than in a flat portion in a deposition process. The inventors of the present invention have called this step coverage effect. The present invention has focused on this feature and devised a method for increasing the deposition efficiency of deposition on a base material.
본 발명의 제1 측면에 따르면, 요철이 형성된 면을 포함하는 모재를 준비하는 단계; 상기 모재 상에 화학적 기상 증착법으로 증착층을 형성하는 단계; 및 상기 증착층을 가공하는 단계;를 포함하는, 요철 모재를 이용한 반도체 제조용 부품의 제조방법을 제공한다. 일반적으로 CVD 또는 PVD 등의 증착 공정으로 반도체 소자를 제조할 때, 평면형 모재를 사용하는데, 이 때 증착층이 모재의 중앙부보다 평면형 모재의 에지부에 두껍게 증착되는 문제점이 있다. According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: preparing a base material including a surface with irregularities; Forming a vapor deposition layer on the base material by chemical vapor deposition; And a step of processing the deposition layer. The present invention also provides a method of manufacturing a component for semiconductor manufacturing using a rough base material. In general, when a semiconductor device is manufactured by a CVD or PVD deposition process, a flat base material is used. In this case, the deposition layer is thickly deposited on the edge portion of the planar base material rather than the center portion of the base material.
도 1은 모재 상에 증착층이 형성된 상태의 단면도이다. 도 1을 참고하면, 평평한 모재(10) 상에 증착층(20)을 형성할 때, 상기 모재(10)의 평평한 면보다는 모서리와 같은 에지부의 표면에너지가 더 높아, 에지부에 증착이 집중적으로 이루어진다. 이를 step coverage 효과라고 부를 수 있다. 그 결과, 도 1에서와 같이, 모재(10)의 평평한 면보다 모서리에 상기 증착층(20)이 더 두껍게 형성되는 현상이 일어나는 것을 확인할 수 있다. 이러한 효과를 이용하여, 본 발명의 일 측면에서는 모재에 요철을 의도적으로 형성함으로써, 같은 증착 조건에서도 모재 상에 더 많은 증착량을 유도할 수 있다. 즉, 본 발명의 일 측면에 따르면, 모재 상에 요철을 특정한 조건으로 형성함으로써, 요철이 없는 모재에 비해서 증착 효율을 향상시킬 수 있는 효과가 있는 것이다..FIG. 1 is a cross-sectional view of a state in which a deposition layer is formed on a base material. 1, when the
상기 모재는, 그라파이트, SiC 또는 둘 다를 포함하는 것일 수 있다. 상기 모재는 SiC 및/또는 탄소 물질을 포함하는 군에서 선택될 수 있는 것으로, 증착하려는 증착층의 물질 또는 형상에 따라 다양하게 상기 모재를 합성 또는 변경하여 사용할 수 있다. The base material may be graphite, SiC, or both. The base material may be selected from the group including SiC and / or carbon materials. The base material may be variously synthesized or modified depending on the material or shape of the deposition layer to be deposited.
상기 요철의 평균 높이는, 0.01 mm 내지 50 mm 인 것일 수 있다. 상기 요철의 평균 높이는 평평한 모재의 두께를 기준으로, 형성된 요철들의 높이의 평균치를 말하는 것이다. 상기 요철의 평균 높이가 0.01 mm 미만의 경우 본 발명에서 의도한 step coverage 효과가 효과적으로 구현되지 않는 문제가 생길 수 있고, 상기 요철의 평균 높이가 50 mm 초과의 경우, 요철의 높이가 너무 높아 요철 사이에 균질한 증착층이 형성되지 않는 문제가 생길 수 있다.The average height of the irregularities may be 0.01 mm to 50 mm. The average height of the irregularities refers to an average value of the heights of the irregularities formed on the basis of the thickness of the flat base metal. If the average height of the concavities and convexities is less than 0.01 mm, there is a problem that the step coverage effect is not implemented effectively in the present invention. When the average height of the concavities and convexities exceeds 50 mm, A problem may arise that a homogeneous deposition layer is not formed.
상기 요철의 평균 높이 대비 상기 요철간 평균 간격 길이의 비는 1 : 0.5 내지 1 : 4 인 것일 수 있다. 상기 요철의 평균 높이 대비 상기 요철간 평균 간격 길이의 비가 1 : 0.5 미만의 경우, 요철간 간격이 너무 좁아, 요철 사이의 홈에 증착층이 균질하게 형성되지 않거나 또는 증착이 되지 않는 공간이 발생하는 문제가 생길 수 있고, 1 : 4를 초과할 경우 요철간 간격이 너무 넓어 모재 전체 증착면에 있어서 step coverage 효과가 효과적으로 구현되지 않는 문제가 생길 수 있다. The ratio of the average interval length of the irregularities to the average height of the irregularities may be 1: 0.5 to 1: 4. When the ratio of the average height of the irregularities to the average height of the irregularities is less than 1: 0.5, the interval between the irregularities is too narrow, and the space in which the deposition layer is not uniformly formed in the grooves between the irregularities, If the ratio is more than 1: 4, the interval between the irregularities is too wide, so that the step coverage effect on the entire deposition surface of the base material may not be effectively realized.
상기 요철이 형성된 면 중 요철 면적의 총 합은, 20 % 내지 80 % 인 것일 수 있다. 상기 요철이 형성된 면 중 요철 면적의 총 합은, 전체 면적을 기준으로 요철이 형성된 면의 비율을 나타낸 것으로, 상기 요철이 형성된 면 중 상기 요철 면적의 총 합이 20 % 미만이라면, 상기 모재 상에 형성되는 요철의 양이 너무 적어 본 발명의 효과를 예상하기 어려운 문제가 있을 수 있고 요철이 형성된 면 중 상기 요철 면적의 총 합이 80 %를 초과하게 되면, 요철 간의 간격이 좁아지게 되어, 요철 사이의 깊은 홈이 형성된 부분에는 증착층이 형성되지 않는 문제가 있을 수 있다.The total sum of the concavo-convex areas in the irregularities may be 20% to 80%. The total sum of the concavo-convex areas on the concavo-convex surface indicates the ratio of the concavo-convex planes on the basis of the total area. If the total sum of the concavo-convex areas is less than 20% There may be a problem that the effect of the present invention is difficult to anticipate, and when the total sum of the concavo-convex areas exceeds 80%, the interval between the concavo-convex parts becomes narrow, There may be a problem that the vapor deposition layer is not formed in the portion where the deep groove is formed.
상기 요철은 일정한 패턴이 반복 형성되는 것일 수 있다. 상기 요철은 일정한 패턴이 반복 형성되는 것으로, 일정한 패턴을 가지는 상기 요철 상에 증착층이 동일한 형상으로 증착되어 균질한 형태로 증착층이 형성될 수 있다. The irregularities may be a pattern in which a predetermined pattern is repeatedly formed. The concavities and convexities are repeatedly formed in a uniform pattern, and the vapor deposition layers may be deposited in the same shape on the concavities and convexities having a uniform pattern to form a vapor deposition layer in a homogeneous form.
상기 요철은 단면이 삼각형, 사각형 및 반구형으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다. 도 2는 본 발명의 일 실시예에 따른 요철을 이용한 반도체 제조용 부품이다. 도 2를 참고하면, 상기 모재(100)에 상기 요철(130)이 형성되고, 그 상에 증착층(140)이 형성된 것을 나타낸 것이다. 도 2에 형성된 상기 요철은 그 단면이 삼각형, 사각형 및 반구형일 수 있다. The irregularities may include at least any one selected from the group consisting of triangular, square and hemispherical sections. 2 is a part for manufacturing a semiconductor using irregularities according to an embodiment of the present invention. 2, the
도 2의 a는 상기 요철의 단면이 사각형인 것으로, 상기 요철(130)과 상기 모재(100)의 평평한 면(120)이 90 ° 를 이루고, 상기 증착층(140)은 상기 요철(130)의 모서리 부분, 즉 표면에너지가 높은 부분에 집중되어 생성되기 때문에, 상기 모재의 평평한 면(120)에 비증착 공간(110)이 형성될 수 있다. 가공에 의하여 제거될 부분에 해당하기 때문에, 이는 효율적인 증착일 수 있다.2 (a) is a cross-sectional view of the concavo-convex 130. The concavo-convex 130 has a
도 2의 b는 상기 요철(130)의 단면이 삼각형 형태인 것이다. 도 2의 b는 도 2의 a와 달리 비증착 공간(110)이 형성되지 않는 특징이 있다.2B shows a cross section of the concavity and
도 2의 c는 상기 요철(130)이 함몰된 반구형인 형태이다. 도 2의 c 또한 도 2이 a와 같이 상기 공간(110)이 형성될 수도 있다. 2C is a hemispherical shape in which the
상기 증착층을 형성하는 단계의 증착 온도는, 1000 ℃ 이상 1900 ℃ 이하인 것일 수 있다. 상기 증착층을 형성하는 단계의 증착 온도가 상기 범위를 벗어나는 1000 ℃ 미만이라면, 온도가 너무 낮아 증착 속도가 느려지고 생산성에 문제가 생길 수 있다. 상기 증착층을 형성하는 단계의 증착 온도가 1900 ℃ 를 초과하면, 증착 물질의 상 변화가 초래되고, 잔류 응력이 형성되어 박리가 발생하는 문제가 생길 수 있다.The deposition temperature in the step of forming the deposition layer may be 1000 ° C or higher and 1900 ° C or lower. If the deposition temperature in the step of forming the deposition layer is less than 1000 占 폚, which is out of the above range, the temperature is too low to cause a slow deposition rate and a problem in productivity. If the deposition temperature in the step of forming the deposition layer exceeds 1900 占 폚, a phase change of the deposition material is caused, and a residual stress is formed and peeling may occur.
상기 증착층을 형성하는 단계의 증착 온도는 증착 시작시의 온도보다 증착 종료시의 온도가 더 높은 것일 수 있다. 증착 시작시에는 상대적으로 낮은 온도로 증착을 시작할 수 있다. 이 때 형성되는 증착층은 비교적 생성 속도는 느리지만, 모재 전체에 증착 되지 않는 면 없이 고르게 균질한 증착층을 형성할 수 있다. 어느 정도 모재 전체 면에 증착층이 형성되면, 이후 온도를 높여서 증착을 수행할 수 있다. 이 때 형성되는 증착층은 상대적으로 빠르게 생성되는데, 이미 동일한 성분이 증착되어 있는 표면 위로 증착되는 것이기 때문에, 표면에너지가 높게 형성되어 속도가 빠르더라도 전체 면에 고르게 증착층이 형성될 수 있는 것이다. 본 발명의 일 측면에서는 이러한 효과를 이용하여, 증착 시작시에는 낮은 온도로 출발하여 증착 종료시에는 높은 온도로 마무리되는 증착 방법을 제공한다.The deposition temperature of the deposition layer may be higher than the deposition start temperature. At the beginning of the deposition, the deposition can be started at a relatively low temperature. The vapor deposition layer formed at this time is relatively slow in the production rate, but a homogeneous vapor deposition layer can be uniformly formed without being deposited on the entire base material. Once the deposition layer is formed to a certain extent on the entire surface of the base material, the deposition can be performed after increasing the temperature. Since the deposition layer formed at this time is relatively rapidly formed, the surface layer is formed on the surface on which the same component is already deposited. Therefore, even if the surface energy is high and the speed is high, the deposition layer can be uniformly formed on the entire surface. In one aspect of the present invention, there is provided a deposition method using such an effect, starting at a low temperature at the start of deposition and finishing at a high temperature at the end of deposition.
본 발명의 제2 측면에 따르면, 복수 개의 요철을 포함하는 모재; 및 상기 모재 표면상에 형성된 증착층;을 포함하는, 요철 모재를 포함하는 반도체 제조용 부품을 제공한다. 본 발명의 요철을 이용한 반도체 제조용 부품은 종래 기술의 문제점을 응용하여, 표면에너지가 높은 부분에서 높은 증착률을 나타내는 효과를 이용하는 것으로, 요철이 형성된 모재에 증착 공정을 수행하면 기존의 공정 시간보다 짧게 소요되어 효율적이고, 경제적인 효과를 나타낼 수 있다. 상기 요철은 프레스와 같은 물리적인 공정 또는 함침과 같은 화학적인 공정을 통해서 제조될 수 있는 것으로, 본 발명은 평평한 모재의 표면에 요철을 형성하여 사용한다.According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, And a deposition layer formed on the surface of the base material. The component for semiconductor manufacturing using the unevenness of the present invention utilizes the effect of exhibiting a high deposition rate in a portion having a high surface energy by applying the problems of the prior art. When a deposition process is performed on a base material on which unevenness is formed, It is possible to obtain an efficient and economical effect. The irregularities can be produced through a chemical process such as a physical process such as a press or a chemical process such as impregnation, and the present invention forms irregularities on the surface of a flat base material.
상기 반도체 제조용 부품은 요철 모재를 포함하는 반도체 제조용 부품의 제조방법에 의해 형성된 것일 수 있다. 본 발명의 요철이 형성된 모재를 이용할 경우, 상기 반도체 제조용 부품을 용이하게 형성할 수 있다.The semiconductor manufacturing component may be formed by a manufacturing method of a semiconductor manufacturing component including a rough base material. When the base material having the unevenness of the present invention is used, the semiconductor manufacturing component can be easily formed.
상기 증착층은 복수 개의 증작층을 포함하는 것일 수 있다.The vapor deposition layer may include a plurality of vapor deposition layers.
도 3은 도 2의 a 상에 복수 개의 증착층이 형성된 단면도이다. 필요에 따라 두거운 증착층이 필요할 수 있는데, 본 발명의 일 측면에 따르면 복 수의 증착층을 나누어 형성할 수도 있다. 단일 층으로 두꺼운 증착층을 형성할 경우, 이상 조직이 성장하여 증착층의 균질성이 떨어지고 궁극적으로 제품의 품질 저하를 야기할 수 있다. 따라서, 본 발명의 일 측면에서는, 증착층을 복수 개로 나누어 형성하는 것일 수 있다.3 is a cross-sectional view in which a plurality of deposition layers are formed on a in FIG. According to one aspect of the present invention, a plurality of vapor deposition layers may be separately formed, if necessary. When a thick deposition layer is formed with a single layer, the abnormal structure grows and the uniformity of the deposition layer is deteriorated and ultimately, the quality of the product may deteriorate. Therefore, in one aspect of the present invention, the vapor deposition layer may be divided into a plurality of vapor deposition layers.
필요에 따라 상기 복수 개의 증착층은 상이한 성분을 포함하는 것일 수 있다. 상기 복수 개의 증착층을 형성하는 가스는 서로 상이한 성분을 사용하여, 상기 복수 개의 증착층은 서로 상이한 것일 수 있다. 비용적인 측면을 고려하여, 내부에는 저가의 증착층을 형성하고, 표면층을 원하는 물성이 확보되는 증착층을 형성하여 경제성을 확보할 수도 있다.If necessary, the plurality of deposition layers may contain different components. The gases forming the plurality of deposition layers may be different from each other, and the plurality of deposition layers may be different from each other. Considering the cost aspect, it is also possible to form an inexpensive vapor deposition layer in the inside and to form a vapor deposition layer which secures the desired physical properties of the surface layer, thereby ensuring economical efficiency.
상기 반도체 제조용 부품은, 상기 요철과 요철 사이의 비증착 공간을 포함하는 것일 수 있다. 본 발명의 일 측면에서는 요철과 요철 사이의 간격이 좁게 형성되고 요철은 상대적으로 평균 높이가 높게 형성될 경우, 모재의 요철과 요철 사이에는 비증착 공간(110)이 형성될 수도 있다(도 3 참조). The semiconductor manufacturing component may include a non-deposition space between the concavities and convexities. In one aspect of the present invention, when the interval between the concavities and convexities is narrow and the concavities and convexities are relatively high in average height, a
이러한 비증착 공간은 일반적으로는 증착층의 균일성을 떨어뜨리는 것으로 취급되어 가급적 생성되지 않는 방향으로 모재 상에 증착층을 형성하지만, 생산성 측면을 고려한다면 의도적으로 비증착 공간을 포함하도록 증착층을 형성할 수도 있다. 즉, 비증착 공간의 부피 만큼 증착 물질이 절약되기 때문에 생산성이 증가하는 효과가 발생될 수 있다. 따라서 본 발명의 일 측면에서는 이러한 비증착 공간을 포함하는 반도체 제조용 부품을 제공할 수 있다.Such a non-deposition space generally treats the uniformity of the deposition layer as being degraded, so that the deposition layer is formed on the base material in a direction that is not produced as much as possible. However, considering the productivity, the deposition layer is intentionally formed to include the non- . That is, since the deposition material is saved by the volume of the non-deposition space, the productivity may be increased. Therefore, in one aspect of the present invention, it is possible to provide a component for manufacturing a semiconductor including such a non-deposition space.
도 3을 참조하면, 상기 비증착 공간 상으로도 두께가 상당부분 두꺼운 증착층이 형성되는 것이기에, 플라즈마에 의해 반도체 제조용 부품이 식각될 때 비증착 공간이 노출될 정도로 식각되지 않는다. 즉, 상기 비증착 공간이 식각되어 노출되기 전에 이미 모재의 요철부분이 노출될 것이므로 그 전에 반도체 제조용 부품은 수명을 다하여 교환을 필요로 하는 것일 수 있다. 따라서, 비증착 공간은 반도체 제조용 부품에 포함되더라도, 반도체 제조 과정에서 제품의 품질에 영향을 미치지 않을 수 있다. Referring to FIG. 3, since the deposition layer having a considerable thickness is formed also in the non-deposition space, when the component for semiconductor manufacturing is etched by plasma, the non-deposition space is not etched to such an extent that the non-deposition space is exposed. That is, since the uneven portion of the base material is exposed before the non-evaporated space is etched and exposed, the parts for semiconductor manufacturing may require replacement for a long life. Thus, even if the non-deposition space is included in a component for semiconductor manufacturing, it may not affect the quality of the product in the semiconductor manufacturing process.
상기 증착층은, 전자빔 또는 열 증착기(e-beam or thermal evaporator), 레이저 에너지원을 이용한 PLD(pulsed laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 및 스퍼터링(sputtering) 등의 물리적인 증착 방법(physical vapor deposition : PVD)과 일렉트로플레이팅(electroplating) 또는 금속 유기 화학 증기 증착법(metaloganic chemical vapor deposition) 등의 화학반응을 이용하는 화학적인 증착 방법(chemical vapor deposition : CVD) 으로 제조되는 방법에서 선택되는 적어도 어느 하나를 포함하는 것일 수 있다. The deposition layer may be a physical layer such as an electron beam or a thermal evaporator, a pulsed laser deposition (PLD) using a laser energy source, a dual-type thermal evaporator, and a sputtering. In a method that is manufactured by chemical vapor deposition (CVD) using chemical reactions such as physical vapor deposition (PVD) and electroplating or metaloganic chemical vapor deposition And may include at least any one selected.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 제한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible. Therefore, the scope of the present invention should not be limited by the described embodiments, but should be determined by the equivalents of the appended claims, as well as the appended claims.
10 : 일반적인 기술의 모재
20 : 일반적인 기술의 모재에 증착된 증착층
100 : 요철이 형성된 모재
110 : 비증착 공간
120 : 모재의 평평한 면
130 : 모재 상의 요철
140 : 증착층
141 : 추가 증착층10: Base material of general technology
20: Deposition layer deposited on a base material of general technology
100: Base material having irregularities
110: Non-deposition space
120: flat surface of the base material
130: unevenness on base metal
140:
141: additional deposition layer
Claims (16)
상기 모재 상에 화학적 기상 증착법으로 증착층을 형성하는 단계; 및
상기 증착층을 가공하는 단계;를 포함하는,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
Preparing a base material including a surface on which unevenness is formed;
Forming a vapor deposition layer on the base material by chemical vapor deposition; And
And processing the deposition layer.
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 모재는, 그라파이트, SiC 또는 둘 다를 포함하는 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the base material comprises graphite, SiC or both.
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 요철의 평균 높이는, 0.01 mm 내지 50 mm인 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the average height of the irregularities is 0.01 mm to 50 mm.
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 요철의 평균 높이 대비 상기 요철간 평균 간격 길이의 비는 1:0.5 내지 1: 4 인 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the ratio of the average height of the irregularities to the average interval length of the irregularities is 1: 0.5 to 1: 4.
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 요철이 형성된 면 중 요철 면적의 총 합은, 20 % 내지 80 % 인 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the total sum of the concavo-convex areas in the irregularities is 20% to 80%
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 요철은 일정한 패턴이 반복 형성되는 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the concavities and convexities are repeatedly formed in a predetermined pattern,
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 요철은 단면이 삼각형, 사각형 및 반구형으로 이루어진 군에서 선택되는 적어도 어느 하나를 포함하는 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the concavities and convexities include at least any one selected from the group consisting of triangular,
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 증착층을 형성하는 단계의 증착 온도는, 1000 ℃ 이상 1900 ℃ 이하인 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the deposition temperature in the step of forming the deposition layer is 1000 占 폚 or more and 1900 占 폚 or less,
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 증착층을 형성하는 단계의 증착 온도는 증착 시작시의 온도보다 증착 종료시의 온도가 더 높은 것인,
요철 모재를 이용한 반도체 제조용 부품의 제조방법.
The method according to claim 1,
Wherein the deposition temperature of the deposition layer is higher than the deposition start temperature,
A method of manufacturing a component for semiconductor manufacturing using a rough base material.
상기 모재 표면상에 형성된 증착층;을 포함하는,
요철 모재를 포함하는 반도체 제조용 부품.
A base material including a plurality of irregularities; And
And a deposition layer formed on the surface of the base material.
A component for semiconductor manufacturing comprising a rough base material.
상기 반도체 제조용 부품은,
제1항 내지 제9항의 반도체 제조용 부품의 제조방법에 의해 형성된 것인,
요철 모재를 포함하는 반도체 제조용 부품.
11. The method of claim 10,
The semiconductor manufacturing component includes:
A manufacturing method of a semiconductor manufacturing part according to any one of claims 1 to 9,
A component for semiconductor manufacturing comprising a rough base material.
상기 증착층은 복수 개의 증착층을 포함하는 것인,
요철 모재를 포함하는 반도체 제조용 부품.
11. The method of claim 10,
Wherein the deposition layer comprises a plurality of deposition layers.
A component for semiconductor manufacturing comprising a rough base material.
상기 복수 개의 증착층은 상이한 성분을 포함하는 것인,
요철 모재를 포함하는 반도체 제조용 부품.
13. The method of claim 12,
Wherein the plurality of deposition layers comprise different components.
A component for semiconductor manufacturing comprising a rough base material.
상기 반도체 제조용 부품은, 상기 요철과 요철 사이의 비증착 공간을 포함하는 것인,
요철 모재를 포함하는 반도체 제조용 부품.
11. The method of claim 10,
Wherein the semiconductor manufacturing component includes a non-evaporated space between the concave and convex portions and the concavo-
A component for semiconductor manufacturing comprising a rough base material.
상기 요철은 일정한 패턴이 반복 형성되는 것이고,
상기 요철의 평균 높이는, 상기 모재의 두께 대비 10 % 내지 50 % 인 것인,
요철 모재를 포함하는 반도체 제조용 부품.
11. The method of claim 10,
The irregularities are a pattern in which a predetermined pattern is repeatedly formed,
Wherein the average height of the irregularities is 10% to 50% of the thickness of the base material.
A component for semiconductor manufacturing comprising a rough base material.
상기 요철이 형성된 면 중 요철 면적의 총 합은, 20 % 내지 80 % 인 것인,
요철 모재를 포함하는 반도체 제조용 부품.11. The method of claim 10,
Wherein the total sum of the concavo-convex areas in the irregularities is 20% to 80%
A component for semiconductor manufacturing comprising a rough base material.
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