KR20180065228A

KR20180065228A - Multi stacked memory device

Info

Publication number: KR20180065228A
Application number: KR1020160165773A
Authority: KR
Inventors: 이현의; 윤원주; 유혜승
Original assignee: 삼성전자주식회사
Priority date: 2016-12-07
Filing date: 2016-12-07
Publication date: 2018-06-18

Abstract

One objective of the present invention is to provide a stacked memory device capable of effectually performing impedance adjustment of a slave memory die. The stacked memory device includes a master memory die and a first slave memory die disposed on the master memory die. The master memory die includes a master impedance terminal connected to an impedance adjustment resistor and a master impedance adjustment circuit connected to the master impedance terminal. The first slave memory die includes a first slave impedance terminal connected to the master impedance adjustment circuit and a first slave impedance adjustment circuit connected to the first slave impedance terminal.

Description

[0001] MULTI STACKED MEMORY DEVICE [0002]

본 발명은 적층형 메모리 장치에 관한 것으로, 보다 상세하게는 임피던스 조정 회로를 포함하는 적층형 메모리 장치에 관한 것이다.The present invention relates to a stacked memory device, and more particularly, to a stacked memory device including an impedance adjustment circuit.

메모리 장치의 용량을 증대시키기 위한 방법의 일환으로 메모리 장치의 다이를 여러 개 적층하는 구조가 사용될 수 있다. 이러한 메모리 장치 구조에서 외부와의 인터페이스는 마스터 메모리 다이가 담당하게 되며, 마스터 메모리 다이의 임피던스 조정은 외부 임피던스 조정 저항을 이용하여 수행될 수 있다. As a method for increasing the capacity of the memory device, a structure for stacking several dies of the memory device can be used. In this memory device structure, the interface with the outside is performed by the master memory die, and the impedance adjustment of the master memory die can be performed by using an external impedance adjusting resistor.

그러나 상기 마스터 메모리 다이 위에 적층되는 슬레이브 메모리 다이의 경우에는 임피던스 조정이 어려워 메모리 장치의 신호 무결성(SIGNAL INTEGRITY)이 감소하는 문제점이 있다. However, in the case of a slave memory die stacked on the master memory die, it is difficult to adjust the impedance, so that the signal integrity of the memory device is reduced.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 슬레이브 메모리 다이의 임피던스 조정을 적절하게 수행할 수 있는 적층형 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a stacked memory device capable of appropriately adjusting the impedance of a slave memory die.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 적층형 메모리 장치는 마스터 메모리 다이 및 상기 마스터 메모리 다이 상에 배치되는 제1 슬레이브 메모리 다이를 포함한다. 상기 마스터 메모리 다이는 임피던스 조정 저항에 연결되는 마스터 임피던스 단자 및 상기 마스터 임피던스 단자에 연결되는 마스터 임피던스 조정 회로를 포함한다. 상기 제1 슬레이브 메모리 다이는 상기 마스터 임피던스 조정 회로에 연결되는 제1 슬레이브 임피던스 단자 및 상기 제1 슬레이브 임피던스 단자에 연결되는 제1 슬레이브 임피던스 조정 회로를 포함한다. According to an aspect of the present invention, a stacked memory device includes a master memory die and a first slave memory die disposed on the master memory die. The master memory die includes a master impedance terminal connected to an impedance adjusting resistor and a master impedance adjusting circuit connected to the master impedance terminal. The first slave memory die includes a first slave impedance terminal coupled to the master impedance adjustment circuit and a first slave impedance adjustment circuit coupled to the first slave impedance terminal.

본 발명의 실시예들에 따른 적층형 메모리 장치는 마스터 메모리 다이의 마스터 임피던스 조정 회로를 슬레이브 메모리 다이의 슬레이브 임피던스 조정 회로와 연결하여, 상기 마스터 메모리 다이의 상기 마스터 임피던스 조정 회로를 이용하여 상기 슬레이브 메모리 다이의 임피던스 조정을 수행하므로, 상기 슬레이브 메모리 다이의 임피던스 조정을 적절하게 수행할 수 있다. 따라서, 상기 적층형 메모리 장치의 신호 무결성을 향상시킬 수 있다. A stacked memory device in accordance with embodiments of the present invention includes a master impedance adjustment circuit of a master memory die coupled to a slave impedance adjustment circuit of a slave memory die, The impedance adjustment of the slave memory die can be properly performed. Therefore, the signal integrity of the stacked memory device can be improved.

도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치를 나타내는 사시도이다.
도 2는 도 1의 적층형 메모리 장치를 포함하는 메모리 패키지를 나타내는 단면도이다.
도 3은 도 1의 마스터 메모리 다이의 마스터 임피던스 조정 회로를 나타내는 회로도이다.
도 4a 및 도 4b는 도 1의 마스터 메모리 다이의 마스터 임피던스 조정 회로 및 도 1의 제1 슬레이브 메모리 다이의 슬레이브 임피던스 조정 회로의 연결 관계를 나타내는 회로도이다.
도 5는 도 3의 마스터 임피던스 조정 회로의 제2 풀-업부를 나타내는 회로도이다.
도 6은 도 1의 마스터 메모리 다이를 나타내는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 마스터 메모리 다이의 마스터 임피던스 조정 회로를 나타내는 회로도이다.
도 8은 본 발명의 일 실시예에 따른 적층형 메모리 장치를 포함하는 메모리 패키지를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 1 is a perspective view showing a stacked memory device according to an embodiment of the present invention.
2 is a cross-sectional view illustrating a memory package including the stacked memory device of FIG.
3 is a circuit diagram showing a master impedance adjustment circuit of the master memory die of FIG.
4A and 4B are circuit diagrams showing a connection relationship between the master impedance adjusting circuit of the master memory die of FIG. 1 and the slave impedance adjusting circuit of the first slave memory die of FIG.
5 is a circuit diagram showing a second pull-up section of the master impedance adjustment circuit of Fig.
Figure 6 is a block diagram illustrating the master memory die of Figure 1;
7 is a circuit diagram showing a master impedance adjustment circuit of a master memory die of a stacked memory device according to an embodiment of the present invention.
8 is a cross-sectional view illustrating a memory package including a stacked memory device according to an embodiment of the present invention.
9 is a block diagram illustrating a computing system including a stacked memory device in accordance with an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치(1000)를 나타내는 사시도이다. 도 2는 도 1의 적층형 메모리 장치(1000)를 포함하는 메모리 패키지를 나타내는 단면도이다.1 is a perspective view showing a stacked memory device 1000 according to an embodiment of the present invention. 2 is a cross-sectional view showing a memory package including the stacked memory device 1000 of FIG.

도 1 및 도 2를 참조하면, 적층형 메모리 장치(1000)는 복수의 메모리 다이들(200a, 200b, 200c, 200d, 200e, 200f, 200g, 200h)을 포함한다. Referring to FIGS. 1 and 2, a stacked memory device 1000 includes a plurality of memory dies 200a, 200b, 200c, 200d, 200e, 200f, 200g, and 200h.

예를 들어, 상기 적층형 메모리 장치(1000) 중 최하단에 배치되는 메모리 다이는 마스터 메모리 다이(200a)일 수 있다. 상기 적층형 메모리 장치(1000) 중 상기 마스터 메모리 다이를 제외한 나머지 메모리 다이들(200b 내지 200h)은 슬레이브 메모리 다이일 수 있다. For example, the memory die disposed at the bottom of the stacked memory device 1000 may be the master memory die 200a. The remaining memory dies 200b through 200h of the stacked memory device 1000 except for the master memory die may be a slave memory die.

상기 메모리 다이들은 본딩 와이어(BW)를 통해 이웃한 메모리 다이에 연결될 수 있다. 예를 들어, 제1 메모리 다이(200a)는 상기 본딩 와이어(BW)를 통해 제2 메모리 다이(200b)에 연결될 수 있다. 상기 제2 메모리 다이(200b)는 상기 본딩 와이어(BW)를 통해 제3 메모리 다이(200c)에 연결될 수 있다. 상기 제3 메모리 다이(200c)는 상기 본딩 와이어(BW)를 통해 제4 메모리 다이(200d)에 연결될 수 있다.The memory dies may be connected to neighboring memory dies via bonding wires (BW). For example, the first memory die 200a may be connected to the second memory die 200b via the bonding wire BW. The second memory die 200b may be connected to the third memory die 200c via the bonding wire BW. The third memory die 200c may be connected to the fourth memory die 200d via the bonding wire BW.

상기 적층형 메모리 장치(1000)는 메모리 패키지 형태를 이룰 수 있다. 상기 메모리 패키지는 베이스 기판(120) 및 베이스 기판(120) 상에 형성되는 적층형 메모리 장치(1000)를 포함할 수 있다. 상기 적층형 메모리 장치(1000)는 순차적으로 적층되는 제1 내지 제n 메모리 다이들(200a 내지 200n)을 포함할 수 있다. 도 1에서는 상기 적층형 메모리 장치(1000)가 8개의 메모리 다이들을 포함하는 것으로 도시하였으나, 본 발명은 상기 메모리 다이들의 개수에 한정되지 않는다. The stacked memory device 1000 may take the form of a memory package. The memory package may include a base substrate 120 and a stacked memory device 1000 formed on the base substrate 120. The stacked memory device 1000 may include first through n-th memory dies 200a through 200n sequentially stacked. Although the stacked memory device 1000 is illustrated as including eight memory dies in FIG. 1, the present invention is not limited to the number of memory dies.

제1 내지 제n 메모리 다이들(200a 내지 200n) 각각은 입출력 패드들을 포함할 수 있다. 예를 들어, 입출력 패드들은 데이터 입출력 패드들, 커맨드 패드들, 어드레스 패드들, 임피던스 조정 패드들을 포함할 수 있다.Each of the first to n < th > memory dies 200a to 200n may include input / output pads. For example, the input / output pads may include data input / output pads, command pads, address pads, and impedance adjustment pads.

상기 임피던스 조정 패드들은 하나의 메모리 다이 내에 2개씩 배치될 수 있다. 예를 들어, 제1 메모리 다이(200a)는 제1 조정 패드(PD1a) 및 제2 조정 패드(PD2a)를 포함할 수 있다. 예를 들어, 상기 제1 조정 패드(PD1a)는 상기 제1 메모리 다이(200a)와 베이스 기판(120)을 연결할 수 있다. 상기 제2 조정 패드(PD2a)는 상기 제1 메모리 다이(200a)와 상기 제2 메모리 다이(200b)를 서로 연결할 수 있다. 예를 들어, 제2 메모리 다이(200b)는 제1 조정 패드(PD1b) 및 제2 조정 패드(PD2b)를 포함할 수 있다. 예를 들어, 상기 제1 조정 패드(PD1b)는 상기 제2 메모리 다이(200b)와 상기 제1 메모리 다이(200a)를 연결할 수 있다. 상기 제2 조정 패드(PD2b)는 상기 제2 메모리 다이(200b)와 상기 제3 메모리 다이(200c)를 서로 연결할 수 있다. 예를 들어, 상기 최상단의 다이(200n)에는 하나의 임피던스 조정 패드(PDn)만이 배치될 수 있다. The impedance adjustment pads may be arranged in two in a single memory die. For example, the first memory die 200a may include a first adjustment pad PD1a and a second adjustment pad PD2a. For example, the first adjustment pad PD1a may connect the first memory die 200a and the base substrate 120. [ The second adjustment pad PD2a may connect the first memory die 200a and the second memory die 200b to each other. For example, the second memory die 200b may include a first adjustment pad PD1b and a second adjustment pad PD2b. For example, the first adjustment pad PD1b may connect the second memory die 200b and the first memory die 200a. The second adjustment pad PD2b may connect the second memory die 200b and the third memory die 200c to each other. For example, only one impedance adjustment pad PDn may be disposed in the uppermost die 200n.

일 실시예에서, 제1 내지 제n 메모리 다이들(200a 내지 200n)은 입출력 패드들이 형성된 면이 위를 향하도록 적층될 수 있다. 일 실시예에서, 입출력 패드들은 제1 내지 제n 메모리 다이들(200a 내지 200n) 각각의 일 모서리에 인접하여 배열될 수 있다. 이 때, 입출력 패드들이 노출되도록, 제1 내지 제n 메모리 다이들(200a 내지 200n)은 도 2에 도시된 것처럼 계단 형태로 적층될 수 있다. 이와 같이 계단 형태로 적층된 상태에서, 제1 내지 제n 메모리 다이들(200a 내지 200n)은 입출력 패드들 및 본딩 와이어(BW)를 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(120)과도 전기적으로 연결될 수 있다.In one embodiment, the first to n < th > memory dies 200a to 200n may be stacked so that the side on which the input / output pads are formed faces upward. In one embodiment, the input / output pads may be arranged adjacent one corner of each of the first to n < th > memory dies 200a to 200n. At this time, the first to n < th > memory dies 200a to 200n may be stacked in a stepwise manner as shown in Fig. 2 so that the input / output pads are exposed. The first through n-th memory dies 200a through 200n may be electrically connected to each other through the input / output pads and the bonding wires BW and may be electrically connected to the base substrate 120 Can be connected.

입출력 패드들 및 본딩 와이어(BW)에 의해 제1 채널이 형성될 수 있다. 한편, 도시하지는 않았지만, 제1 내지 제n 메모리 다이들(200a 내지 200n) 각각은 칩 인에이블 신호들을 수신하기 위한 입출력 패드들 및 본딩 와이어를 더 포함할 수 있다.The first channel may be formed by the input / output pads and the bonding wire BW. On the other hand, although not shown, each of the first to n < th > memory dies 200a to 200n may further include input / output pads and bonding wires for receiving chip enable signals.

적층된 메모리 다이들(200a 내지 200n)과 본딩 와이어(BW)는 밀봉 부재(160)로 고정될 수 있고, 메모리 다이들(200a 내지 200n) 사이에는 접착 부재(180)가 개재될 수 있다. 베이스 기판(120)의 하면에는 외부 장치와의 전기적인 연결을 위한 도전성 범프들(140)이 형성될 수 있다.The stacked memory dies 200a to 200n and the bonding wire BW may be fixed by the sealing member 160 and the adhesive member 180 may be interposed between the memory dies 200a to 200n. On the lower surface of the base substrate 120, conductive bumps 140 for electrical connection with an external device may be formed.

도 3은 도 1의 마스터 메모리 다이(200a)의 마스터 임피던스 조정 회로(300a)를 나타내는 회로도이다. 3 is a circuit diagram showing a master impedance adjustment circuit 300a of the master memory die 200a of FIG.

도 1 내지 도 3을 참조하면, 상기 임피던스 조정 동작은, 공정, 전압 및 온도(Process, Voltage and Temperature; PVT)의 변동에 무관하도록 상기 메모리 장치의 데이터 입출력 단자에 대한 출력 및/또는 종단 임피던스를 외부 저항을 이용하여 일정하게 조정하는 동작을 나타낸다.1 to 3, the impedance adjustment operation may be performed by adjusting the output and / or the terminal impedance of the data input / output terminal of the memory device to be independent of variations in process, voltage and temperature (PVT) And shows an operation of constantly adjusting using an external resistor.

상기 마스터 메모리 다이(200a)는 마스터 임피던스 조정 회로(300a)를 포함한다. 상기 마스터 임피던스 조정 회로(300a)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다. The master memory die 200a includes a master impedance adjustment circuit 300a. The master impedance adjustment circuit 300a may perform the impedance adjustment operation based on the impedance adjustment enable signal ZQEN.

예를 들어, 상기 임피던스 조정 동작은 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함할 수 있다. 상기 마스터 임피던스 조정 회로(300a)는 상기 임피던스 조정 동작의 결과로서 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)을 발생할 수 있다.For example, the impedance adjustment operation may include a pull-up impedance adjustment operation and a pull-down impedance adjustment operation. The master impedance adjustment circuit 300a outputs a pull-up adjustment code PUZQCD, a pull-down adjustment code PDZQCD, a pull-up voltage VPUZQ and a pull-down voltage VPDZQ as a result of the impedance adjustment operation Lt; / RTI >

상기 마스터 임피던스 조정 회로(300a)는 마스터 임피던스 단자(301a)를 통해 임피던스 조정 저항(RZQ)과 연결될 수 있다. 상기 임피던스 조정 저항(RZQ)의 일단은 상기 마스터 임피던스 단자(301a)와 연결되고 타단은 접지 전압(VSS)과 연결될 수 있다.The master impedance adjusting circuit 300a may be connected to the impedance adjusting resistor RZQ via the master impedance terminal 301a. One end of the impedance adjustment resistor RZQ may be connected to the master impedance terminal 301a and the other end may be connected to a ground voltage VSS.

상기 마스터 임피던스 조정회로(300a)는 제1 비교부(310a), 풀-업 제어부(320a), 제1 풀-업부(330a), 제2 풀-업부(340a), 제2 비교부(350a), 풀-다운 제어부(360a) 및 풀-다운부(370a)를 포함할 수 있다.The master impedance adjustment circuit 300a includes a first comparator 310a, a pull-up controller 320a, a first pull-up part 330a, a second pull-up part 340a, a second comparator 350a, A pull-down control unit 360a, and a pull-down unit 370a.

상기 마스터 임피던스 조정회로(300a)는 온-오프 컨트롤부(380a) 및 모니터링부(390a)를 더 포함할 수 있다. The master impedance adjustment circuit 300a may further include an on-off control unit 380a and a monitoring unit 390a.

상기 제1 풀-업부(330a)는 전원 전압(VCCQ)과 상기 마스터 임피던스 단자(301a) 사이에 연결되고, 임피던스 조정 저항(RZQ)은 마스터 임피던스 단자(301a)와 접지 전압(VSS) 사이에 연결될 수 있다. 제2 풀-업부(340a)는 전원 전압(VCCQ)과 제1 노드(N1a) 사이에 연결되고, 풀-다운부(370a)는 제1 노드(N1a)와 접지 전압(VSS) 사이에 연결될 수 있다. 다시 말하면, 제1 풀-업부(330a) 및 임피던스 조정 저항(RZQ)은 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결되고, 제2 풀-업부(340a) 및 풀-다운부(370a)는 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결될 수 있다.The first pull-up section 330a is connected between the power supply voltage VCCQ and the master impedance terminal 301a and the impedance adjusting resistor RZQ is connected between the master impedance terminal 301a and the ground voltage VSS . The second pull-up section 340a is connected between the power supply voltage VCCQ and the first node N1a and the pull-down section 370a can be connected between the first node N1a and the ground voltage VSS. have. In other words, the first pull-up section 330a and the impedance adjustment resistor RZQ are connected in series between the power supply voltage VCCQ and the ground voltage VSS, and the second pull-up section 340a and the pull- The first switch 370a may be connected in series between the power supply voltage VCCQ and the ground voltage VSS.

제1 비교부(310a)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 마스터 임피던스 단자(301a)의 전압과 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 기준 전압(VREF)은 전원 전압(VCCQ)의 레벨의 절반(즉, VCCQ/2)에 상응할 수 있다.The first comparator 310a can compare the voltage of the master impedance terminal 301a with the reference voltage VREF based on the impedance adjustment enable signal ZQEN. For example, the reference voltage VREF may correspond to half of the level of the power supply voltage VCCQ (i.e., VCCQ / 2).

풀-업 제어부(320a) 및 제1 풀-업부(330a)는 제1 비교부(310a)의 출력에 기초하여 상기 풀-업 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-업 제어부(320a)는 상기 제1 비교부(310a)의 출력에 기초하여 풀-업 조정 코드(PUZQCD)를 제어하고, 풀-업 조정 코드(PUZQCD)에 기초하여 제1 풀-업부(330a)의 임피던스가 조절될 수 있다. 이 때, 상기 마스터 임피던스 단자(301a)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-업 조정 코드(PUZQCD)의 값이 변경될 수 있다. 상기 마스터 임피던스 단자(301a)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-업 제어부(320a)는 상기 풀-업 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 마스터 임피던스 단자(301a)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-업 조정 코드(PUZQCD)의 값을 최종 풀-업 조정 코드로서 출력하여 제2 풀-업부(340a) 및 데이터 입출력 버퍼에 제공할 수 있다.The pull-up control unit 320a and the first pull-up unit 330a may perform the pull-up impedance adjustment operation based on the output of the first comparator 310a. For example, the pull-up control unit 320a controls the pull-up adjustment code PUZQCD based on the output of the first comparator 310a, and controls the pull-up control code PUZQCD based on the pull- The impedance of the pull-up part 330a can be adjusted. At this time, the value of the pull-up adjustment code PUZQCD may be changed until the voltage of the master impedance terminal 301a becomes equal to the reference voltage VREF. When the voltage of the master impedance terminal 301a becomes equal to the reference voltage VREF, the pull-up control unit 320a determines that the pull-up impedance adjustment operation is completed, Up adjustment code PUZQCD at the time when the voltage and the reference voltage VREF become equal to each other may be output as the final pull-up adjustment code and provided to the second pull-up unit 340a and the data input / output buffer.

제2 풀-업부(340a)는 제1 풀-업부(330a)와 실질적으로 동일한 구성을 가질 수 있다. 풀-업 조정 코드(PUZQCD)에 기초하여 제2 풀-업부(340a)의 임피던스가 조절될 수 있으며, 따라서 상기 제2 풀-업부(340a)의 임피던스는 상기 제1 풀-업부(330a)의 임피던스와 실질적으로 동일할 수 있다.The second pull-up section 340a may have substantially the same configuration as the first pull-up section 330a. The impedance of the second pull-up section 340a may be adjusted based on the pull-up adjustment code PUZQCD so that the impedance of the second pull- May be substantially equal to the impedance.

제2 비교부(350a)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 제1 노드(N1a)의 전압과 기준 전압(VREF)을 비교할 수 있다.The second comparator 350a can compare the voltage of the first node N1a with the reference voltage VREF based on the impedance adjustment enable signal ZQEN.

풀-다운 제어부(360a) 및 풀-다운부(370a)는 제2 비교부(350a)의 출력에 기초하여 상기 풀-다운 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-다운 제어부(360a)는 상기 제2 비교부(350a)의 출력에 기초하여 풀-다운 조정 코드(PDZQCD)를 제어하고, 풀-다운 조정 코드(PDZQCD)에 기초하여 풀-다운부(370a)의 임피던스가 조절될 수 있다. 이 때, 상기 제1 노드(N1a)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-다운 조정 코드(PDZQCD)의 값이 변경될 수 있다. 상기 제1 노드(N1a)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-다운 제어부(360a)는 상기 풀-다운 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 제1 노드(N1a)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-다운 조정 코드(PDZQCD)의 값을 최종 풀-다운 조정 코드로서 출력하여 데이터 입출력 버퍼에 제공할 수 있다.The pull-down control unit 360a and the pull-down unit 370a may perform the pull-down impedance adjustment operation based on the output of the second comparator 350a. For example, the pull-down control unit 360a controls the pull-down adjustment code PDZQCD based on the output of the second comparator 350a and outputs the pull-down adjustment code PDZQCD based on the pull- The impedance of the down portion 370a can be adjusted. At this time, the value of the pull-down regulation code PDZQCD may be changed until the voltage of the first node N1a becomes equal to the reference voltage VREF. When the voltage of the first node N1a becomes equal to the reference voltage VREF, the pull-down control unit 360a determines that the pull-down impedance adjustment operation is completed, It is possible to output the value of the pull-down adjustment code PDZQCD at the time when the voltage becomes equal to the reference voltage VREF as the final pull-down adjustment code and provide it to the data input / output buffer.

상술한 바와 같이 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함하는 임피던스 조정 동작이 모두 완료된 경우에, 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 출력될 수 있다. 풀-업 전압(VPUZQ)은 상기 마스터 임피던스 단자(301a)의 전압에 상응하며, 풀-다운 전압(VPDZQ)은 상기 제1 노드(N1a)의 전압에 상응할 수 있다.Up adjustment code PUZQCD, a pull-down adjustment code PDZQCD, a pull-up adjustment code PDUQCD, and a full-up adjustment code PDUQCD when the impedance adjustment operation including the pull-up impedance adjustment operation and the pull- The voltage VPUZQ and the pull-down voltage VPDZQ can be output. The pull-up voltage VPUZQ corresponds to the voltage of the master impedance terminal 301a, and the pull-down voltage VPDZQ corresponds to the voltage of the first node N1a.

상기 모니터링부(390a)는 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390a)는 상기 풀-다운부(370a)에 연결되어, 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390a)는 상기 풀-다운부(370a)의 최하위 비트가 0과 1사이에서 토글될 때, 상기 임피던스 조정 동작이 종료된 것으로 판단할 수 있다. The monitoring unit 390a can determine whether or not the impedance adjustment operation of the master impedance adjustment circuit 300a is completed. For example, the monitoring unit 390a may be connected to the pull-down unit 370a to determine whether the impedance adjustment operation of the master impedance adjustment circuit 300a is completed. For example, the monitoring unit 390a may determine that the impedance adjustment operation is completed when the least significant bit of the pull-down unit 370a is toggled between 0 and 1.

상기 모니터링부(390a)는 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작 종료 신호를 상기 온-오프 컨트롤부(380a)에 출력할 수 있다. The monitoring unit 390a may output an impedance adjustment operation end signal of the master impedance adjustment circuit 300a to the on-off control unit 380a.

본 실시예에서, 온-오프 컨트롤부(380a)는 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작 종료 신호를 수신하면, 상기 제2 풀-업부(340a)를 턴 오프시킬 수 있다. In this embodiment, the on-off control unit 380a can turn off the second pull-up unit 340a upon receiving the impedance adjustment operation end signal of the master impedance adjustment circuit 300a.

도시하지는 않았지만, 제1 풀-업부(330a), 제2 풀-업부(340a) 및 풀-다운부(370a)는 풀-업 조정 코드(PUZQCD) 또는 풀-다운 조정 코드(PDZQCD)에 기초하여 선택적으로 턴 온되고 병렬 연결되는 복수의 트랜지스터들을 각각 포함하여 구현될 수도 있다. 실시예에 따라서, 제1 풀-업부(330a), 제2 풀-업부(340a) 및 풀-다운부(370a)는 상기 복수의 트랜지스터들과 각각 연결되는 복수의 저항들을 더 포함하여 구현될 수도 있다. 또한 도시하지는 않았지만, 상기 마스터 임피던스 조정회로(300a)는 기준 전압(VREF)을 발생하는 기준 전압 발생부를 더 포함할 수도 있다.Although not shown, the first pull-up section 330a, the second pull-up section 340a and the pull-down section 370a are configured to generate a pull-down adjustment code PUZQCD or pull-down adjustment code PDZQCD based on the pull- And may include a plurality of transistors that are selectively turned on and connected in parallel. Depending on the embodiment, the first pull-up section 330a, the second pull-up section 340a, and the pull-down section 370a may be implemented further comprising a plurality of resistors each coupled to the plurality of transistors have. Although not shown, the master impedance adjustment circuit 300a may further include a reference voltage generator for generating a reference voltage VREF.

도 4a 및 도 4b는 도 1의 마스터 메모리 다이(200a)의 마스터 임피던스 조정 회로(300a) 및 도 1의 제1 슬레이브 메모리 다이(200b)의 슬레이브 임피던스 조정 회로(300b)의 연결 관계를 나타내는 회로도이다. 4A and 4B are circuit diagrams showing the connection relationship between the master impedance adjusting circuit 300a of the master memory die 200a of FIG. 1 and the slave impedance adjusting circuit 300b of the first slave memory die 200b of FIG. 1 .

도 4a 및 도 4b를 참조하면, 상기 마스터 임피던스 조정 회로(300a)는 마스터 임피던스 단자(301a)를 통해 임피던스 조정 저항(RZQ)과 연결될 수 있다. 상기 임피던스 조정 저항(RZQ)의 일단은 상기 마스터 임피던스 단자(301a)와 연결되고 타단은 접지 전압(VSS)과 연결될 수 있다.4A and 4B, the master impedance adjusting circuit 300a may be connected to the impedance adjusting resistor RZQ through the master impedance terminal 301a. One end of the impedance adjustment resistor RZQ may be connected to the master impedance terminal 301a and the other end may be connected to a ground voltage VSS.

상기 마스터 임피던스 조정회로(300a)의 동작은 도 3에서 설명한 바와 같다. The operation of the master impedance adjusting circuit 300a is the same as that described with reference to FIG.

상기 제1 슬레이브 임피던스 조정 회로(300b)는 제1 슬레이브 임피던스 단자(301b)를 통해 상기 마스터 임피던스 조정 회로(300a)와 연결될 수 있다. The first slave impedance adjusting circuit 300b may be connected to the master impedance adjusting circuit 300a via the first slave impedance terminal 301b.

도 4a 및 도 4b의 A 노드를 통해 도시한 바와 같이, 상기 제1 슬레이브 임피던스 조정 회로(300b)는 제1 슬레이브 임피던스 단자(301b)를 통해 상기 마스터 임피던스 조정 회로(300a)의 풀-다운부(370a)에 연결될 수 있다. 4A and 4B, the first slave impedance adjustment circuit 300b is connected to the pull-down portion 300a of the master impedance adjustment circuit 300a via the first slave impedance terminal 301b 370a.

상기 마스터 임피던스 조정 회로(300a)의 상기 모니터링부(390a)는 상기 마스터 임피던스 조정 회로(300a)의 임피던스 동작이 종료하면 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작 종료 신호를 상기 제1 슬레이브 임피던스 조정 회로(300b)에 전달한다. The monitoring unit 390a of the master impedance adjusting circuit 300a may output an impedance adjusting operation end signal of the master impedance adjusting circuit 300a to the first slave impedance 300a when the impedance operation of the master impedance adjusting circuit 300a is completed. To the adjustment circuit 300b.

상기 마스터 임피던스 조정 동작 종료 신호에 의해 상기 마스터 임피던스 조정 회로(300a)의 제2 풀-업부(340a)는 턴 오프되므로, 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작 시에 상기 제1 슬레이브 임피던스 단자(301b)는 상기 마스터 임피던스 조정 회로(300a)의 제1 노드(N1a)를 통해 상기 마스터 임피던스 조정 회로(300a)의 풀-다운부(370a)에 연결될 수 있다.Since the second pull-up part 340a of the master impedance adjusting circuit 300a is turned off by the master impedance adjusting operation end signal, the first pull-up part 340a of the master impedance adjusting circuit 300a is turned off during the impedance adjusting operation of the first slave impedance adjusting circuit 300b. The slave impedance terminal 301b may be connected to the pull-down portion 370a of the master impedance adjustment circuit 300a via the first node N1a of the master impedance adjustment circuit 300a.

상기 제1 슬레이브 임피던스 조정 회로(300b)는 제1 비교부(310b), 풀-업 제어부(320b), 제1 풀-업부(330b), 제2 풀-업부(340b), 제2 비교부(350b), 풀-다운 제어부(360b) 및 풀-다운부(370b)를 포함할 수 있다.The first slave impedance adjusting circuit 300b includes a first comparator 310b, a pull-up controller 320b, a first pull-up part 330b, a second pull-up part 340b, 350b, a pull-down control unit 360b and a pull-down unit 370b.

상기 제1 슬레이브 임피던스 조정 회로(300b)는 온-오프 컨트롤부(380b) 및 모니터링부(390b)를 더 포함할 수 있다. The first slave impedance adjustment circuit 300b may further include an on-off control unit 380b and a monitoring unit 390b.

상기 제1 풀-업부(330b)는 전원 전압(VCCQ)과 상기 제1 슬레이브 임피던스 단자(301b) 사이에 연결되고, 임피던스 조정 저항(RZQ)은 제1 슬레이브 임피던스 단자(301b)와 접지 전압(VSS) 사이에 연결될 수 있다. 제2 풀-업부(340b)는 전원 전압(VCCQ)과 제1 노드(N1b) 사이에 연결되고, 풀-다운부(370b)는 제1 노드(N1b)와 접지 전압(VSS) 사이에 연결될 수 있다. 다시 말하면, 제1 풀-업부(330b) 및 임피던스 조정 저항(RZQ)은 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결되고, 제2 풀-업부(340b) 및 풀-다운부(370b)는 전원 전압(VCCQ)과 접지 전압(VSS) 사이에 직렬로 연결될 수 있다.The first pull-up section 330b is connected between the power supply voltage VCCQ and the first slave impedance terminal 301b and the impedance adjustment resistor RZQ is connected between the first slave impedance terminal 301b and the ground voltage VSS ). &Lt; / RTI > The second pull-up section 340b is connected between the power supply voltage VCCQ and the first node N1b and the pull-down section 370b is connected between the first node N1b and the ground voltage VSS. have. In other words, the first pull-up section 330b and the impedance adjustment resistor RZQ are connected in series between the power supply voltage VCCQ and the ground voltage VSS, and the second pull- And the power supply line 370b may be connected in series between the power supply voltage VCCQ and the ground voltage VSS.

제1 비교부(310b)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 제1 슬레이브 임피던스 단자(301b)의 전압과 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 기준 전압(VREF)은 전원 전압(VCCQ)의 레벨의 절반(즉, VCCQ/2)에 상응할 수 있다.The first comparator 310b can compare the voltage of the first slave impedance terminal 301b with the reference voltage VREF based on the impedance adjustment enable signal ZQEN. For example, the reference voltage VREF may correspond to half of the level of the power supply voltage VCCQ (i.e., VCCQ / 2).

풀-업 제어부(320b) 및 제1 풀-업부(330b)는 제1 비교부(310b)의 출력에 기초하여 상기 풀-업 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-업 제어부(320b)는 상기 제1 비교부(310b)의 출력에 기초하여 풀-업 조정 코드(PUZQCD)를 제어하고, 풀-업 조정 코드(PUZQCD)에 기초하여 제1 풀-업부(330b)의 임피던스가 조절될 수 있다. 이 때, 상기 제1 슬레이브 임피던스 단자(301b)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-업 조정 코드(PUZQCD)의 값이 변경될 수 있다. 상기 제1 슬레이브 임피던스 단자(301b)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-업 제어부(320b)는 상기 풀-업 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 제1 슬레이브 임피던스 단자(301b)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-업 조정 코드(PUZQCD)의 값을 최종 풀-업 조정 코드로서 출력하여 제2 풀-업부(340b) 및 데이터 입출력 버퍼에 제공할 수 있다.The pull-up control unit 320b and the first pull-up unit 330b may perform the pull-up impedance adjustment operation based on the output of the first comparator 310b. For example, the pull-up control unit 320b may control the pull-up adjustment code PUZQCD based on the output of the first comparison unit 310b, The impedance of the pull-up part 330b can be adjusted. At this time, the value of the pull-up adjustment code PUZQCD may be changed until the voltage of the first slave impedance terminal 301b becomes equal to the reference voltage VREF. When the voltage of the first slave impedance terminal 301b becomes equal to the reference voltage VREF, the pull-up control unit 320b determines that the pull-up impedance adjustment operation is completed. If the voltage of the first slave impedance terminal 301b is equal to the reference voltage VREF, Up adjustment code PUZQCD at the time when the voltage of the first pull-up resistor 301b becomes equal to the reference voltage VREF as a final pull-up adjustment code and supplies the same to the second pull-up part 340b and the data input / output buffer can do.

제2 풀-업부(340b)는 제1 풀-업부(330b)와 실질적으로 동일한 구성을 가질 수 있다. 풀-업 조정 코드(PUZQCD)에 기초하여 제2 풀-업부(340b)의 임피던스가 조절될 수 있으며, 따라서 상기 제2 풀-업부(340b)의 임피던스는 상기 제1 풀-업부(330b)의 임피던스와 실질적으로 동일할 수 있다.The second pull-up section 340b may have substantially the same configuration as the first pull-up section 330b. The impedance of the second pull-up part 340b may be adjusted based on the pull-up adjustment code PUZQCD so that the impedance of the second pull- May be substantially equal to the impedance.

제2 비교부(350b)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 제1 노드(N1b)의 전압과 기준 전압(VREF)을 비교할 수 있다.The second comparator 350b can compare the voltage of the first node N1b with the reference voltage VREF based on the impedance adjustment enable signal ZQEN.

풀-다운 제어부(360b) 및 풀-다운부(370b)는 제2 비교부(350b)의 출력에 기초하여 상기 풀-다운 임피던스 조정 동작을 수행할 수 있다. 예를 들어, 풀-다운 제어부(360b)는 상기 제2 비교부(350b)의 출력에 기초하여 풀-다운 조정 코드(PDZQCD)를 제어하고, 풀-다운 조정 코드(PDZQCD)에 기초하여 풀-다운부(370b)의 임피던스가 조절될 수 있다. 이 때, 상기 제1 노드(N1b)의 전압과 기준 전압(VREF)이 같아질 때까지 풀-다운 조정 코드(PDZQCD)의 값이 변경될 수 있다. 상기 제1 노드(N1b)의 전압과 기준 전압(VREF)이 같아지는 경우에, 풀-다운 제어부(360b)는 상기 풀-다운 임피던스 조정 동작이 완료된 것으로 판단하고, 상기 제1 노드(N1b)의 전압과 기준 전압(VREF)이 같아지는 시점의 풀-다운 조정 코드(PDZQCD)의 값을 최종 풀-다운 조정 코드로서 출력하여 데이터 입출력 버퍼에 제공할 수 있다.The pull-down control unit 360b and the pull-down unit 370b may perform the pull-down impedance adjustment operation based on the output of the second comparator 350b. For example, the pull-down control unit 360b may control the pull-down adjustment code PDZQCD based on the output of the second comparator 350b, and may control the pull-down adjustment code PDZQCD based on the pull- The impedance of the down portion 370b can be adjusted. At this time, the value of the pull-down regulation code PDZQCD may be changed until the voltage of the first node N1b becomes equal to the reference voltage VREF. When the voltage of the first node N1b becomes equal to the reference voltage VREF, the pull-down control unit 360b determines that the pull-down impedance adjustment operation is completed, It is possible to output the value of the pull-down adjustment code PDZQCD at the time when the voltage becomes equal to the reference voltage VREF as the final pull-down adjustment code and provide it to the data input / output buffer.

상술한 바와 같이 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함하는 임피던스 조정 동작이 모두 완료된 경우에, 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)이 출력될 수 있다. 풀-업 전압(VPUZQ)은 상기 제1 슬레이브 임피던스 단자(301b)의 전압에 상응하며, 풀-다운 전압(VPDZQ)은 상기 제1 노드(N1b)의 전압에 상응할 수 있다.Up adjustment code PUZQCD, a pull-down adjustment code PDZQCD, a pull-up adjustment code PDUQCD, and a full-up adjustment code PDUQCD when the impedance adjustment operation including the pull-up impedance adjustment operation and the pull- The voltage VPUZQ and the pull-down voltage VPDZQ can be output. The pull-up voltage VPUZQ corresponds to the voltage of the first slave impedance terminal 301b, and the pull-down voltage VPDZQ corresponds to the voltage of the first node N1b.

상기 모니터링부(390b)는 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390b)는 상기 풀-다운부(370b)에 연결되어, 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390b)는 상기 풀-다운부(370b)의 최하위 비트가 0과 1사이에서 토글될 때, 상기 임피던스 조정 동작이 종료된 것으로 판단할 수 있다. The monitoring unit 390b can determine whether or not the impedance adjustment operation of the first slave impedance adjusting circuit 300b is completed. For example, the monitoring unit 390b may be connected to the pull-down unit 370b to determine whether the impedance adjustment operation of the first slave impedance adjusting circuit 300b is completed. For example, the monitoring unit 390b may determine that the impedance adjustment operation is completed when the least significant bit of the pull-down unit 370b is toggled between 0 and 1. [

상기 모니터링부(390b)는 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작 종료 신호를 상기 온-오프 컨트롤부(380b)에 출력할 수 있다. The monitoring unit 390b may output the impedance adjustment operation end signal of the first slave impedance adjustment circuit 300b to the on-off control unit 380b.

본 실시예에서, 온-오프 컨트롤부(380b)는 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작 종료 신호를 수신하면, 상기 제2 풀-업부(340b)를 턴 오프시킬 수 있다. In this embodiment, the on-off control unit 380b can turn off the second pull-up unit 340b upon receiving the impedance adjustment operation end signal of the first slave impedance adjusting circuit 300b.

제2 슬레이브 메모리 다이(200c)의 제2 슬레이브 임피던스 조정 회로는 제1 슬레이브 메모리 다이(200b)의 제1 슬레이브 임피던스 조정 회로(300b)와 동일한 회로 구성을 가질 수 있다. The second slave impedance adjustment circuit of the second slave memory die 200c may have the same circuit configuration as the first slave impedance adjustment circuit 300b of the first slave memory die 200b.

또한, 상기 마스터 메모리 다이(200a)의 마스터 임피던스 조정 회로(300a)와 상기 제1 슬레이브 메모리 다이(200b)의 제1 슬레이브 임피던스 조정 회로(300b)가 연결되는 방식과 같은 방식으로, 제2 슬레이브 메모리 다이의 제2 슬레이브 임피던스 조정 회로는 제2 슬레이브 임피던스 단자를 통해 상기 제1 슬레이브 임피던스 조정 회로(300b)와 연결될 수 있다. In the same manner as the manner in which the master impedance adjusting circuit 300a of the master memory die 200a and the first slave impedance adjusting circuit 300b of the first slave memory die 200b are connected, The second slave impedance adjustment circuit of the die may be connected to the first slave impedance adjustment circuit 300b via the second slave impedance terminal.

도 4b의 B 노드를 통해 상기 제2 슬레이브 임피던스 조정 회로는 제2 슬레이브 임피던스 단자를 통해 상기 제1 슬레이브 임피던스 조정 회로(300b)의 풀-다운부(370b)에 연결될 수 있다. The second slave impedance adjustment circuit may be connected to the pull-down portion 370b of the first slave impedance adjustment circuit 300b through the second slave impedance terminal via the node B in Fig. 4B.

도시하지 않았으나, 제3 슬레이브 메모리 다이(200d)의 제3 슬레이브 임피던스 조정 회로는 제2 슬레이브 메모리 다이(200c)의 제2 슬레이브 임피던스 조정 회로와 동일한 회로 구성을 가질 수 있다. Although not shown, the third slave impedance adjusting circuit of the third slave memory die 200d may have the same circuit configuration as the second slave impedance adjusting circuit of the second slave memory die 200c.

또한, 상기 제2 슬레이브 메모리 다이(200c)의 제2 슬레이브 임피던스 조정 회로는 제2 슬레이브 임피던스 단자를 통해 상기 제1 슬레이브 임피던스 조정 회로(300b)와 연결되는 것과 같은 방식으로, 상기 제3 슬레이브 메모리 다이(200d)의 제3 슬레이브 임피던스 조정 회로는 제3 슬레이브 임피던스 단자를 통해 상기 제2 슬레이브 임피던스 조정 회로와 연결될 수 있다. Also, the second slave impedance adjustment circuit of the second slave memory die 200c may be coupled to the third slave memory die 200c in a manner such that it is connected to the first slave impedance adjustment circuit 300b via a second slave impedance terminal. The third slave impedance adjusting circuit of the second slave impedance adjusting circuit 200d may be connected to the second slave impedance adjusting circuit through the third slave impedance terminal.

도 5는 도 3의 마스터 임피던스 조정 회로(300a)의 제2 풀-업부(340a)를 나타내는 회로도이다.5 is a circuit diagram showing a second pull-up section 340a of the master impedance adjustment circuit 300a of FIG.

도 3 내지 도 5를 참조하면, 상기 제2 풀-업부(340a)는 상기 모니터링부(390a)에서 생성되는 상기 마스터 임피던스 조정 회로(300a)의 임피던스 조정 동작 종료 신호를 수신하는 온-오프 컨트롤부(380a)의 제어에 의해 상기 제2 풀-업부(340a)는 턴 오프될 수 있다. 3 to 5, the second pull-up unit 340a includes an on-off control unit 300a for receiving an impedance adjustment operation end signal of the master impedance adjustment circuit 300a generated by the monitoring unit 390a, The second pull-up unit 340a may be turned off under the control of the control unit 380a.

상기 제2 풀-업부(340a)는 복수의 스위칭 소자들(SW1 내지 SWm)을 포함하고, 상기 스위칭 소자들(SW1 내지 SWm)은 임피던스 조정 동작 시에 상기 풀-업 조정 코드(PUZQCD)에 기초하여 턴 온 및 턴 오프가 제어된다. 상기 풀-업 조정 코드(PUZQCD)는 각 스위칭 소자들(SW1 내지 SWm)을 제어하는 제어 코드(C1, C2, ..., Cm)를 포함할 수 있다. 상기 임피던스 조정 동작 시에 상기 임피던스 조정 동작 종료 신호(EN)는 영향을 미치지 않을 수 있다. The second pull-up section 340a includes a plurality of switching elements SW1 to SWm, and the switching elements SW1 to SWm are connected to the pull-up control code PUZQCD in the impedance adjustment operation So that turn-on and turn-off are controlled. The pull-up adjustment code PUZQCD may include control codes C1, C2, ..., Cm for controlling the respective switching elements SW1 to SWm. The impedance adjustment operation end signal EN may not affect the impedance adjustment operation.

상기 임피던스 조정 동작 종료 신호(EN)가 수신되면, 상기 온-오프 컨트롤부(380a)는 상기 풀-업 조정 코드(PUZQCD)에 제어 코드(C1, C2, ..., Cm)와 관계 없이 상기 스위칭 소자들(SW1 내지 SWm)이 턴 오프 되도록 할 수 있다. When the impedance adjustment operation end signal EN is received, the on-off control unit 380a outputs the pull-up control code PUZQCD to the pull-up control code PUZQCD regardless of the control codes C1, C2, The switching elements SW1 to SWm can be turned off.

따라서, 상기 임피던스 조정 동작 종료 신호(EN)가 수신되면, 상기 온-오프 컨트롤부(380a)에 의해 상기 제2 풀-업부(340a)는 턴 오프되지만, 상기 풀-다운부(370a)는 턴 오프되지 않으므로, 상기 마스터 임피던스 조정 회로(300a)의 상기 풀-다운부(370a)는 상기 제1 슬레이브 임피던스 단자(310b)에 의해 상기 제1 슬레이브 임피던스 조정 회로(300b)에 연결되어 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작에 이용될 수 있다. Accordingly, when the impedance adjustment operation end signal EN is received, the second pull-up unit 340a is turned off by the on-off control unit 380a, but the pull-down unit 370a is turned off The pull-down portion 370a of the master impedance adjusting circuit 300a is connected to the first slave impedance adjusting circuit 300b by the first slave impedance terminal 310b, Can be used for the impedance adjustment operation of the impedance adjustment circuit 300b.

본 실시예에 따르면, 상기 적층형 메모리 장치(1000)는 마스터 메모리 다이(200a)의 마스터 임피던스 조정 회로(300a)를 슬레이브 메모리 다이(200b)의 슬레이브 임피던스 조정 회로(300b)와 연결하여, 상기 마스터 메모리 다이(200a)의 상기 마스터 임피던스 조정 회로(300a)를 이용하여 상기 슬레이브 메모리 다이(200b)의 임피던스 조정을 수행하므로, 상기 슬레이브 메모리 다이(200b)의 임피던스 조정을 적절하게 수행할 수 있다. 이와 같은 방식으로 제2 슬레이브 메모리 다이(200c)의 임피던스 조정은 제1 슬레이브 메모리 다이(200b)의 임피던스 조정 회로를 이용하여 수행할 수 있다. 따라서, 상기 적층형 메모리 장치(100)의 신호 무결성을 향상시킬 수 있다.The stacked memory device 1000 connects the master impedance adjustment circuit 300a of the master memory die 200a with the slave impedance adjustment circuit 300b of the slave memory die 200b, Impedance adjustment of the slave memory die 200b is performed using the master impedance adjusting circuit 300a of the die 200a so that the impedance adjustment of the slave memory die 200b can be appropriately performed. In this manner, the impedance adjustment of the second slave memory die 200c can be performed using the impedance adjustment circuit of the first slave memory die 200b. Therefore, the signal integrity of the stacked memory device 100 can be improved.

도 6은 도 1의 마스터 메모리 다이(200a)를 나타내는 블록도이다.6 is a block diagram illustrating the master memory die 200a of FIG.

도 6을 참조하면, 마스터 메모리 다이(200a)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함한다.6, the master memory die 200a includes a control logic 210, a refresh control circuit 215, an address register 220, a bank control logic 230, a row address multiplexer 240, a column address latch A row decoder, a column decoder, a memory cell array, a sense amplifier section, an input / output gating circuit 290, and a data input / output buffer 295.

상기 메모리 셀 어레이는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 6에는 4개의 뱅크들을 포함하는 마스터 메모리 다이(200a)의 예가 도시되어 있으나, 실시예에 따라서, 마스터 메모리 다이(200a)는 임의의 수의 뱅크들을 포함할 수 있다.The memory cell array may include first through fourth bank arrays 280a, 280b, 280c, and 280d. The row decoder includes first to fourth bank row decoders 260a, 260b, 260c and 260d connected to the first to fourth bank arrays 280a, 280b, 280c and 280d, The decoder includes first to fourth bank column decoders 270a, 270b, 270c and 270d connected to the first to fourth bank arrays 280a, 280b, 280c and 280d, respectively, The first to fourth bank sense amplifiers 285a, 285b, 285c, and 285d connected to the fourth bank arrays 280a, 280b, 280c, and 280d, respectively. The first to fourth bank arrays 280a to 280d and the first to fourth bank sense amplifiers 285a to 285d and the first to fourth bank row decoders 260a and 260b , 260c and 260d and the first to fourth bank column decoders 270a, 270b, 270c and 270d may constitute first to fourth banks, respectively. Although an example of a master memory die 200a including four banks is shown in FIG. 6, depending on the embodiment, the master memory die 200a may include any number of banks.

어드레스 레지스터(220)는 메모리 컨트롤러(도 1의 20)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.The address register 220 can receive the address ADDR including the bank address BANK_ADDR, the row address ROW_ADDR and the column address COL_ADDR from the memory controller 20 in Fig. The address register 220 provides the received bank address BANK_ADDR to the bank control logic 230 and provides the received row address ROW_ADDR to the row address multiplexer 240 and stores the received column address COLADDR To the column address latch 250.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.The bank control logic 230 may generate bank control signals in response to the bank address BANK_ADDR. In response to the bank control signals, a bank row decoder corresponding to the bank address (BANK_ADDR) of the first to fourth bank row decoders 260a, 260b, 260c and 260d is activated, and the first to fourth bank columns A bank column decoder corresponding to the bank address BANK_ADDR of the decoders 270a, 270b, 270c, and 270d may be activated.

리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변화시키는 리프레쉬 카운터를 포함할 수 있다.The refresh control circuit 215 can generate the refresh address REF_ADDR when the refresh command is received. For example, the refresh control circuit 215 may include a refresh counter that sequentially changes the refresh address REF_ADDR from the first address to the last address of the memory cell array.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.The row address multiplexer 240 may receive the row address ROW_ADDR from the address register 220 and receive the refresh address REF_ADDR from the refresh control circuit 215. [ The row address multiplexer 240 may selectively output the row address ROW_ADDR or the refresh address REF_ADDR. The row address output from the row address multiplexer 240 may be applied to the first through fourth bank row decoders 260a, 260b, 260c, and 260d, respectively.

제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.The bank row decoder activated by the bank control logic 230 among the first to fourth bank row decoders 260a, 260b, 260c and 260d decodes the row address output from the row address multiplexer 240, Lt; RTI ID = 0.0 > wordline < / RTI > For example, the activated bank row decoder may apply a word line drive voltage to a word line corresponding to a row address.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.The column address latch 250 may receive the column address COL_ADDR from the address register 220 and temporarily store the received column address COL_ADDR. The column address latch 250 may apply the temporarily stored column address COL_ADDR to the first to fourth bank column decoders 270a, 270b, 270c, and 270d, respectively.

제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.The bank column decoder activated by the bank control logic 230 among the first to fourth bank column decoders 270a to 270d outputs the bank address BANK_ADDR and the column address COL_ADDR) can be activated.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.The input / output gating circuit 290 includes circuits for gating the input / output data, and includes input data mask logic, a read data latch for storing data output from the first to fourth bank arrays 280a, 280b, 280c, And write drivers for writing data to the first to fourth bank arrays 280a, 280b, 280c, and 280d.

제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.Data DQ to be read out from one bank array of the first to fourth bank arrays 280a, 280b, 280c and 280d is sensed by a sense amplifier corresponding to the one bank array, and the read data latches Lt; / RTI > The data DQ stored in the read data latches may be provided to the memory controller via the data input / output buffer 295. [ Data DQ to be written to one bank array of the first to fourth bank arrays 280a, 280b, 280c, and 280d may be provided to the data input / output buffer 295 from the memory controller. Data DQ provided to the data input / output buffer 295 may be written to the one bank array through the write drivers.

제어 로직(210)은 마스터 메모리 다이(200a)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 마스터 메모리 다이(200a)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 마스터 메모리 다이(200a)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 마스터 메모리 다이(200a)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.The control logic 210 may control the operation of the master memory die 200a. For example, the control logic 210 may generate control signals such that the master memory die 200a performs a write or read operation. The control logic 210 may include a command decoder 211 for decoding the command CMD received from the memory controller and a mode register 212 for setting the operation mode of the master memory die 200a. For example, the command decoder 211 decodes the write enable signal / WE, the row address strobe signal / RAS, the column address strobe signal / CAS, the chip select signal / CS, (CMD). &Lt; / RTI > In addition, the control logic 210 may further receive a clock signal (CLK) and a clock enable signal (/ CKE) for driving the master memory die 200a in a synchronous manner.

도 3의 마스터 임피던스 조정 회로(300a)는 데이터 입출력 버퍼(295)에 연결될 수 있다. 마스터 임피던스 단자(301a)는 상기 마스터 임피던스 조정 회로(300a)에 연결될 수 있다. 상기 임피던스 단자(301a)에는 임피던스 조정 저항이 연결되며, 상기 마스터 임피던스 조정 회로(300a)는 상기 임피던스 조정 저항을 이용하여 상기 마스터 메모리 다이(200a)의 임피던스 조정 동작을 수행한다.The master impedance adjustment circuit 300a of FIG. 3 may be connected to the data input / output buffer 295. [ The master impedance terminal 301a may be connected to the master impedance adjustment circuit 300a. An impedance adjustment resistor is connected to the impedance terminal 301a and the master impedance adjustment circuit 300a performs an impedance adjustment operation of the master memory die 200a using the impedance adjustment resistor.

도 7은 본 발명의 일 실시예에 따른 적층형 메모리 장치의 마스터 메모리 다이의 마스터 임피던스 조정 회로를 나타내는 회로도이다.7 is a circuit diagram showing a master impedance adjustment circuit of a master memory die of a stacked memory device according to an embodiment of the present invention.

본 실시예에 따른 적층형 메모리 장치는 임피던스 조정 회로의 온-오프 컨트롤부를 제외하면, 도 1 내지 도 6의 적층형 메모리 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.The stacked memory device according to the present embodiment is substantially the same as the stacked memory device shown in Figs. 1 to 6 except for the on / off control portion of the impedance adjustment circuit, so that the same reference numerals are used for the same or similar components, Duplicate description is omitted.

도 1, 도 2 및 도 7을 참조하면, 상기 마스터 메모리 다이(200a)는 마스터 임피던스 조정 회로(305a)를 포함한다. 상기 마스터 임피던스 조정 회로(305a)는 임피던스 조정 인에이블 신호(ZQEN)에 기초하여 상기 임피던스 조정 동작을 수행할 수 있다. 1, 2, and 7, the master memory die 200a includes a master impedance adjustment circuit 305a. The master impedance adjustment circuit 305a may perform the impedance adjustment operation based on the impedance adjustment enable signal ZQEN.

예를 들어, 상기 임피던스 조정 동작은 풀-업 임피던스 조정 동작 및 풀-다운 임피던스 조정 동작을 포함할 수 있다. 상기 마스터 임피던스 조정 회로(305a)는 상기 임피던스 조정 동작의 결과로서 풀-업 조정 코드(PUZQCD), 풀-다운 조정 코드(PDZQCD), 풀-업 전압(VPUZQ) 및 풀-다운 전압(VPDZQ)을 발생할 수 있다.For example, the impedance adjustment operation may include a pull-up impedance adjustment operation and a pull-down impedance adjustment operation. The master impedance adjustment circuit 305a controls the impedance of the pull-up voltage VPUZQ and the pull-down voltage VPDZQ as a result of the impedance adjustment operation to the pull-down adjustment code PUZQCD, the pull- Lt; / RTI >

상기 마스터 임피던스 조정 회로(305a)는 마스터 임피던스 단자(301a)를 통해 임피던스 조정 저항(RZQ)과 연결될 수 있다. 상기 임피던스 조정 저항(RZQ)의 일단은 상기 마스터 임피던스 단자(301a)와 연결되고 타단은 접지 전압(VSS)과 연결될 수 있다.The master impedance adjusting circuit 305a may be connected to the impedance adjusting resistor RZQ via the master impedance terminal 301a. One end of the impedance adjustment resistor RZQ may be connected to the master impedance terminal 301a and the other end may be connected to a ground voltage VSS.

상기 마스터 임피던스 조정회로(305a)는 제1 비교부(310a), 풀-업 제어부(320a), 제1 풀-업부(330a), 제2 풀-업부(340a), 제2 비교부(350a), 풀-다운 제어부(360a) 및 풀-다운부(370a)를 포함할 수 있다.The master impedance adjusting circuit 305a includes a first comparator 310a, a pull-up controller 320a, a first pull-up part 330a, a second pull-up part 340a, a second comparator 350a, A pull-down control unit 360a, and a pull-down unit 370a.

상기 마스터 임피던스 조정회로(305a)는 온-오프 컨트롤부(380a) 및 모니터링부(390a)를 더 포함할 수 있다. The master impedance adjustment circuit 305a may further include an on-off control unit 380a and a monitoring unit 390a.

상기 모니터링부(390a)는 상기 마스터 임피던스 조정 회로(305a)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390a)는 상기 풀-다운부(370a)에 연결되어, 상기 마스터 임피던스 조정 회로(305a)의 임피던스 조정 동작의 종료 여부를 판단할 수 있다. 예를 들어, 상기 모니터링부(390a)는 상기 풀-다운부(370a)의 최하위 비트가 0과 1사이에서 토글될 때, 상기 임피던스 조정 동작이 종료된 것으로 판단할 수 있다. The monitoring unit 390a can determine whether or not the impedance adjustment operation of the master impedance adjustment circuit 305a is completed. For example, the monitoring unit 390a may be connected to the pull-down unit 370a to determine whether the impedance adjustment operation of the master impedance adjustment circuit 305a is completed. For example, the monitoring unit 390a may determine that the impedance adjustment operation is completed when the least significant bit of the pull-down unit 370a is toggled between 0 and 1.

상기 모니터링부(390a)는 상기 마스터 임피던스 조정 회로(305a)의 임피던스 조정 동작 종료 신호를 상기 온-오프 컨트롤부(380a)에 출력할 수 있다. The monitoring unit 390a can output an impedance adjustment operation end signal of the master impedance adjustment circuit 305a to the on-off control unit 380a.

본 실시예에서, 온-오프 컨트롤부(380a)는 상기 마스터 임피던스 조정 회로(305a)의 임피던스 조정 동작 종료 신호를 수신하면, 상기 제1 풀-업부(330a) 및 상기 제2 풀-업부(340a)를 모두 턴 오프시킬 수 있다. In this embodiment, when the on-off control unit 380a receives the impedance adjustment operation end signal of the master impedance adjustment circuit 305a, the first pull-up unit 330a and the second pull-up unit 340a Can be turned off.

상기 마스터 임피던스 조정 동작 종료 신호에 의해 상기 마스터 임피던스 조정 회로(305a)의 제2 풀-업부(340a)는 턴 오프되므로, 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작 시에 상기 제1 슬레이브 임피던스 단자(301b)는 상기 마스터 임피던스 조정 회로(305a)의 제1 노드(N1a)를 통해 상기 마스터 임피던스 조정 회로(305a)의 풀-다운부(370a)에 연결될 수 있다.Since the second pull-up part 340a of the master impedance adjusting circuit 305a is turned off by the master impedance adjusting operation end signal, the impedance of the first slave impedance adjusting circuit 300b is adjusted The slave impedance terminal 301b may be connected to the pull-down portion 370a of the master impedance adjustment circuit 305a through the first node N1a of the master impedance adjustment circuit 305a.

상기 마스터 임피던스 조정 동작 종료 신호에 의해 상기 마스터 임피던스 조정 회로(305a)의 제1 풀-업부(330a)는 턴 오프되므로, 상기 마스터 임피던스 조정 회로(305a)의 전력 소모를 감소시킬 수 있다. The first pull-up section 330a of the master impedance adjusting circuit 305a is turned off by the master impedance adjusting operation end signal, so that the power consumption of the master impedance adjusting circuit 305a can be reduced.

도시하지 않았으나, 본 실시예에서, 제1 슬레이브 임피던스 조정 회로(300b)의 온-오프 컨트롤부(380b)는 상기 제1 슬레이브 임피던스 조정 회로(300b)의 임피던스 조정 동작 종료 신호를 수신하면, 상기 제1 풀-업부(330b) 및 상기 제2 풀-업부(340b)를 모두 턴 오프시킬 수 있다. Although not shown, in this embodiment, when the on-off control unit 380b of the first slave impedance adjusting circuit 300b receives the impedance adjusting operation end signal of the first slave impedance adjusting circuit 300b, The first pull-up unit 330b and the second pull-up unit 340b may be turned off.

본 실시예에 따르면, 상기 적층형 메모리 장치(1000)는 마스터 메모리 다이(200a)의 마스터 임피던스 조정 회로(305a)를 슬레이브 메모리 다이(200b)의 슬레이브 임피던스 조정 회로(300b)와 연결하여, 상기 마스터 메모리 다이(200a)의 상기 마스터 임피던스 조정 회로(305a)를 이용하여 상기 슬레이브 메모리 다이(200b)의 임피던스 조정을 수행하므로, 상기 슬레이브 메모리 다이(200b)의 임피던스 조정을 적절하게 수행할 수 있다. 이와 같은 방식으로 제2 슬레이브 메모리 다이(200c)의 임피던스 조정은 제1 슬레이브 메모리 다이(200b)의 임피던스 조정 회로를 이용하여 수행할 수 있다. 따라서, 상기 적층형 메모리 장치(100)의 신호 무결성을 향상시킬 수 있다.The stacked memory device 1000 connects the master impedance adjustment circuit 305a of the master memory die 200a to the slave impedance adjustment circuit 300b of the slave memory die 200b, Impedance adjustment of the slave memory die 200b is performed using the master impedance adjusting circuit 305a of the die 200a so that impedance adjustment of the slave memory die 200b can be appropriately performed. In this manner, the impedance adjustment of the second slave memory die 200c can be performed using the impedance adjustment circuit of the first slave memory die 200b. Therefore, the signal integrity of the stacked memory device 100 can be improved.

도 8은 본 발명의 일 실시예에 따른 적층형 메모리 장치를 포함하는 메모리 패키지를 나타내는 단면도이다.8 is a cross-sectional view illustrating a memory package including a stacked memory device according to an embodiment of the present invention.

본 실시예에 따른 적층형 메모리 장치는 본딩 와이어 대신 관통 실리콘 비아(through silicon via: TSV)를 통해 복수의 메모리 다이들이 연결되는 것을 제외하면, 도 1 내지 도 6의 적층형 메모리 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.The stacked memory device according to the present embodiment is substantially the same as the stacked memory device of FIGS. 1 to 6 except that a plurality of memory dies are connected through a through silicon via (TSV) instead of a bonding wire, The same reference numerals are used for the same or similar components, and redundant explanations are omitted.

도 1 및 도 8을 참조하면, 적층형 메모리 장치(1000)는 복수의 메모리 다이들(200a, 200b, 200c, 200d, 200e, 200f, 200g, 200h)을 포함한다. Referring to FIGS. 1 and 8, a stacked memory device 1000 includes a plurality of memory dies 200a, 200b, 200c, 200d, 200e, 200f, 200g, and 200h.

상기 메모리 다이들은 TSV를 통해 이웃한 메모리 다이에 연결될 수 있다. 예를 들어, 제1 메모리 다이(200a)는 상기 TSV를 통해 제2 메모리 다이(200b)에 연결될 수 있다. 상기 제2 메모리 다이(200b)는 상기 TSV를 통해 제3 메모리 다이(200c)에 연결될 수 있다. 상기 제3 메모리 다이(200c)는 상기 TSV를 통해 제4 메모리 다이(200d)에 연결될 수 있다.The memory dies may be connected to a neighboring memory die via a TSV. For example, the first memory die 200a may be connected to the second memory die 200b via the TSV. The second memory die 200b may be connected to the third memory die 200c via the TSV. The third memory die 200c may be connected to the fourth memory die 200d via the TSV.

상기 적층형 메모리 장치(1000)는 메모리 패키지 형태를 이룰 수 있다. 상기 적층형 메모리 장치(1000)는 베이스 기판(120) 및 베이스 기판(120) 상에 형성되는 적층형 메모리 장치(1000)를 포함할 수 있다. 상기 적층형 메모리 장치(1000)는 순차적으로 적층되는 제1 내지 제n 메모리 다이들(200a 내지 200n)을 포함할 수 있다.The stacked memory device 1000 may take the form of a memory package. The stacked memory device 1000 may include a base substrate 120 and a stacked memory device 1000 formed on the base substrate 120. [ The stacked memory device 1000 may include first through n-th memory dies 200a through 200n sequentially stacked.

제1 내지 제n 메모리 다이들(200a 내지 200n) 각각은 관통 실리콘 비아(through silicon via: TSV)들(190)을 포함할 수 있다. TSV들(190) 각각은 제1 내지 제n 메모리 다이들(200a 내지 200n) 중 하나의 일부 또는 전부를 관통하여 형성될 수 있다. 예를 들어, TSV들(190)은 데이터 입출력 TSV들, 커맨드 TSV들, 어드레스 TSV들, 임피던스 조정 TSV들을 포함할 수 있다.Each of the first through n < th > memory dies 200a through 200n may include through silicon via (TSV) Each of the TSVs 190 may be formed through some or all of one of the first through n th memory dies 200a through 200n. For example, TSVs 190 may include data input / output TSVs, command TSVs, address TSVs, and impedance adjustment TSVs.

일 실시예에서, TSV들(190)은 제1 내지 제n 메모리 다이들(200a 내지 200n) 내의 2개의 위치에 교대로 형성될 수 있다. 이와 같이 적층된 상태에서, 제1 내지 제n 메모리 다이들(200a 내지 200n)은 TSV들(190) 및 도전성 물질(195)을 통해 서로 전기적으로 연결될 수 있고, 베이스 기판(120)과도 전기적으로 연결될 수 있다. 한편, 도시하지는 않았지만, 메모리 다이들(200a 내지 200n) 사이에는 접착 부재 또는 절연 물질이 개재될 수도 있다.In one embodiment, the TSVs 190 may be alternately formed at two locations within the first through n th memory dies 200a through 200n. The first to nth memory dies 200a to 200n may be electrically connected to each other through the TSVs 190 and the conductive material 195 and may be electrically connected to the base substrate 120 . On the other hand, although not shown, an adhesive member or an insulating material may be interposed between the memory dies 200a to 200n.

도 9는 본 발명의 일 실시예에 따른 적층형 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 9 is a block diagram illustrating a computing system including a stacked memory device in accordance with an embodiment of the present invention.

도 9를 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 시스템 컨트롤러(2200) 및 메모리 시스템(2300)을 포함한다. 컴퓨팅 시스템(2000)은 입력 장치(2400), 출력 장치(2500) 및 저장 장치(2600)를 더 포함할 수 있다.9, a computing system 2000 includes a processor 2100, a system controller 2200, and a memory system 2300. The computing system 2000 may further include an input device 2400, an output device 2500, and a storage device 2600.

메모리 시스템(2300)은 복수의 메모리 모듈들(2340) 및 메모리 모듈들(2340)을 제어하기 위한 메모리 컨트롤러(2320)를 포함한다. 메모리 모듈들(2340)은 적어도 하나의 적층형 메모리 장치를 포함하며, 메모리 컨트롤러(2320)는 시스템 컨트롤러(2200)에 포함될 수 있다. 상기 적층형 메모리 장치, 메모리 컨트롤러(2320) 및 메모리 시스템(2300)은 본 발명의 실시예들에 따라 동작할 수 있다.The memory system 2300 includes a plurality of memory modules 2340 and a memory controller 2320 for controlling the memory modules 2340. The memory modules 2340 include at least one stacked memory device, and the memory controller 2320 may be included in the system controller 2200. The stacked memory device, memory controller 2320 and memory system 2300 may operate in accordance with embodiments of the present invention.

프로세서(2100)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(2100)는 프로세서 버스를 통하여 시스템 컨트롤러(2200)에 연결될 수 있다. 시스템 컨트롤러(2200)는 확장 버스를 통하여 입력 장치(2400), 출력 장치(2500) 및 저장 장치(2600)에 연결될 수 있다. 이에 따라, 프로세서(2100)는 시스템 컨트롤러(2200)를 통하여 입력 장치(2400), 출력 장치(2500), 또는 저장 장치(2600)를 제어할 수 있다.Processor 2100 may execute certain calculations or tasks. Processor 2100 may be coupled to system controller 2200 via a processor bus. The system controller 2200 may be coupled to the input device 2400, the output device 2500, and the storage device 2600 via an expansion bus. Accordingly, the processor 2100 can control the input device 2400, the output device 2500, or the storage device 2600 through the system controller 2200. [

본 발명은 반도체 메모리 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터, 웨어러블 시스템, IoT 시스템, VR 시스템, AR 시스템 등에 유용하게 적용될 수 있다.The present invention can be applied to semiconductor memory devices and various devices and systems including the same. For example, the present invention may be applied to mobile phones, smart phones, PDAs, PMPs, digital cameras, camcorders, PCs, server computers, workstations, laptops, digital TVs, Card, printer, wearable system, IoT system, VR system, AR system, and the like.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims. It can be understood that it is possible.

1000: 적층형 메모리 장치 200a 내지 200n: 메모리 다이
300a, 300b: 임피던스 조정 회로 301a, 301b: 임피던스 단자
305a: 임피던스 조정 회로 2000: 컴퓨팅 시스템1000: stacked type memory devices 200a to 200n: memory die
300a, 300b: impedance adjusting circuits 301a, 301b: impedance terminal
305a: Impedance adjustment circuit 2000: Computing system

Claims

Master memory die; And
A first slave memory die disposed on the master memory die,
Wherein the master memory die comprises a master impedance terminal connected to an impedance adjusting resistor and a master impedance adjusting circuit connected to the master impedance terminal,
Wherein the first slave memory die comprises a first slave impedance terminal coupled to the master impedance adjustment circuit and a first slave impedance adjustment circuit coupled to the first slave impedance terminal.

2. The system of claim 1, further comprising a second slave memory die disposed on the first slave memory die,
Wherein the second slave memory die comprises a second slave impedance terminal connected to the first slave impedance adjusting circuit and a second slave impedance adjusting circuit connected to the second slave impedance terminal.

2. The master impedance adjustment circuit according to claim 1,
A first master pull-up section;
A second master pull-up section;
A master pull-up control unit for adjusting an impedance of the first master pull-up unit and an impedance of the second master pull-up unit;
Master pull-down section; And
And a master pull-down control section for adjusting an impedance of the master pull-down section,
The first master pull-up unit is connected to the master impedance terminal,
The second master pull-up unit is connected to the first master pull-up unit,
And the master pull-down portion is connected to the second master pull-up portion.

4. The semiconductor device according to claim 3, wherein the first slave impedance adjusting circuit comprises:
A first pull-up section;
A second pull-up section;
A pull-up control unit for adjusting an impedance of the first pull-up unit and an impedance of the second pull-up unit;
Pull-down portion; And
And a pull-down control section for adjusting an impedance of the pull-down section,
The first pull-up unit is connected to the master pull-down unit,
The second pull-up unit is connected to the first pull-up unit,
And wherein the pull-down portion is coupled to the second pull-up portion.

5. The stacked memory device according to claim 4, wherein the master impedance adjustment circuit further comprises a master monitoring unit for determining the end of the impedance adjustment operation of the master impedance adjustment circuit.

The system according to claim 5, further comprising: a master on-off controller for turning off the second master pull-up unit based on the determination of the master monitoring unit and initiating an impedance adjustment operation of the first slave impedance adjustment circuit Wherein the memory device is a memory device.

6. The method of claim 5, further comprising the steps of: turning off the first master pull-up unit and the second master pull-up unit based on the determination of the master monitoring unit, - < / RTI > off controller.

6. The stacked memory device of claim 5, wherein the master monitoring unit is connected to the master pull-down unit.