KR20180048211A - Multi-stack graphene structure and Device comprising thereof - Google Patents

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Abstract

According to the present invention, a multi-stack graphene structure includes a graphene stack on which a graphene layer including amorphous graphene and a thin film dielectric layer are stacked, and an electric field forming unit which applies an electric field to the graphene layer. Accordingly, the present invention can increase optical characteristic modulation efficiency.

Description

멀티스택 그래핀 구조와 이를 포함하는 디바이스{Multi-stack graphene structure and Device comprising thereof}A multi-stack graphene structure and a device including the multi-

본 개시는 멀티스택 그래핀 구조와 이를 포함하는 디바이스에 관한 것이다.The present disclosure relates to multi-stack graphene structures and devices comprising same.

최근에는 나노 전자학(nanoelectronics), 광 전자학(optoelectronics), 화학 센서 등과 같은 다양한 분야에 응용이 가능한 그래핀에 대한 연구가 활발하게 이루어지고 있다. 그래핀은 탄소원자들이 2차원적으로 연결되어 육각형 벌집(hexagonal honeycomb) 구조를 가지는 결정성(crystalline) 물질로서, 원자 크기 수준의 매우 얇은 두께를 가지고 있다. 그래핀은 실리콘(Si)에 비해 높은 전기 이동도 및 우수한 열특성을 가지며, 화학적으로 안정하고, 표면적이 넓다는 장점을 가지고 있다. 그래핀은 화학기상증착법(CVD; Chemical Vapor Deposition)에 의해 합성하거나, 또는 그라파이트(graphite)를 한 겹씩 떼어냄으로써 얻어질 수 있다.In recent years, research into graphene, which can be applied to various fields such as nanoelectronics, optoelectronics, and chemical sensors, has been actively conducted. Graphene is a crystalline material with a hexagonal honeycomb structure in which carbon atoms are two-dimensionally connected and has a very thin thickness of atomic size level. Graphene has the advantages of high electrical mobility and excellent thermal properties compared to silicon (Si), chemically stable, and wide surface area. Graphene can be synthesized by chemical vapor deposition (CVD), or it can be obtained by removing one layer of graphite.

본 개시는 멀티스택 그래핀 구조와 이를 포함하는 디바이스에 관한 것을 제공하고자 한다.The present disclosure is directed to a multi-stack graphene structure and a device comprising the same.

일 실시예에 따른 멀티스택 그래핀 구조는 비정질 그래핀을 포함하는 그래핀층과 박막 유전층이 교대로 적층된 그래핀 스택; 및 상기 그래핀층에 전기장을 인가하는 전기장 형성부;를 포함한다.A multi-stack graphene structure according to one embodiment includes a graphene stack in which a graphene layer including amorphous graphene and a thin-film dielectric layer are alternately stacked; And an electric field forming unit for applying an electric field to the graphene layer.

상기 멀티스택 그래핀 구조는, 상기 그래핀 스택을 2개 이상 포함할 수 있다.The multi-stack graphene structure may include two or more graphene stacks.

상기 비정질 그래핀은 패턴을 형성할 수 있다.The amorphous graphene can form a pattern.

상기 패턴은 1차원 패턴, 2차원 패턴 중 어느 하나를 포함할 수 있다.The pattern may include any one of a one-dimensional pattern and a two-dimensional pattern.

상기 비정질 그래핀은 비정질 탄소원자층(amorphous single carbon atomic layer)일 수 있다.The amorphous graphene may be an amorphous single carbon atomic layer.

상기 박막 유전층의 두께는 20 nm 이하일 수 있다.The thickness of the thin film dielectric layer may be 20 nm or less.

상기 박막 유전층은 상기 그래핀층 상에 ALD(atomic layer deposition) 방법으로 형성될 수 있다.The thin film dielectric layer may be formed on the graphene layer by an ALD (atomic layer deposition) method.

상기 박막 유전층은 Al2O3, HfO2, SiO2, Si3N4, ZrO2, Ta2O5 중 적어도 하나의 소재로 형성될 수 있다.Wherein the thin film dielectric layer comprises Al 2 O 3 , HfO 2 , SiO 2, Si 3 N 4, ZrO 2, Ta 2 O 5 As shown in FIG.

다른 실시예에 따른 멀티스택 그래핀 구조는, 비정질 그래핀을 포함하며 서로 이격된 복수의 그래핀층; 상기 복수의 그래핀층의 사이마다 마련되는 박막 유전층; 및 상기 복수의 그래핀층에 전기장을 인가하는 전기장 형성부;를 포함한다.A multi-stack graphene structure according to another embodiment includes a plurality of graphene layers including amorphous graphenes and spaced apart from each other; A thin film dielectric layer provided between the plurality of graphene layers; And an electric field forming unit applying an electric field to the plurality of graphene layers.

상기 비정질 그래핀은 패턴을 형성할 수 있다.The amorphous graphene can form a pattern.

상기 박막 유전층의 두께는 20 nm 이하일 수 있다.The thickness of the thin film dielectric layer may be 20 nm or less.

상기 박막 유전층은 ALD(atomic layer deposition) 방법으로 형성될 수 있다.The thin film dielectric layer may be formed by an ALD (atomic layer deposition) method.

일 실시예에 따른 디바이스는 전술한 실시예에 따른 멀티스택 그래핀 구조를 포함한다.The device according to one embodiment includes a multi-stack graphene structure according to the above-described embodiment.

상기 디바이스는, 기판; 상기 기판 상에 마련되는 게이트 옥사이드;를 더 포함하고, 상기 멀티스택 그래핀 구조는 상기 게이트 옥사이드 상에 마련될 수 있다.The device comprising: a substrate; And a gate oxide provided on the substrate, wherein the multi-stack graphene structure may be provided on the gate oxide.

상기 디바이스는, 상기 기판과 상기 게이트 옥사이드 사이에 마련되는 반사층;을 더 포함할 수 있다.The device may further include a reflective layer provided between the substrate and the gate oxide.

상기 게이트 옥사이드와 상기 박막 유전층은 동일한 재료로 형성될 수 있다.The gate oxide and the thin film dielectric layer may be formed of the same material.

상기 게이트 옥사이드와 상기 박막 유전층은 상이한 재료로 형성될 수 있다.The gate oxide and the thin film dielectric layer may be formed of different materials.

상기 디바이스는, 기판; 상기 기판 상에 마련되는 웨이브가이드(waveguide);를 더 포함하고, 상기 멀티스택 그래핀 구조는 상기 웨이브가이드의 상부나 하부에 마련될 수 있다.The device comprising: a substrate; And a waveguide provided on the substrate, wherein the multi-stack graphene structure may be provided on the top or bottom of the waveguide.

상기 디바이스는 웨이브가이드와 상기 멀티스택 그래핀 구조 사이에 마련되는 유전층;을 더 포함할 수 있다.The device may further include a dielectric layer provided between the waveguide and the multi-stack graphene structure.

상기 디바이스는, 상기 웨이브가이드의 일면에 광을 조사하는 광원;을 더 포함할 수 있다.The device may further include a light source for irradiating light on one surface of the waveguide.

상기 디바이스는, 상기 웨이브가이드 적어도 일면에 마련되며, 광을 입사 (coupling)시키거나 외부로 출광시킬 수 있는 그레이팅(grating);을 더 포함할 수 있다.The device may further include a grating provided on at least one surface of the waveguide and capable of coupling light or outputting light to the outside.

본 개시에 따른 멀티스택 그래핀 구조는 복수 개의 그래핀 스택을 포함하여 광학 특성 변조 효율을 향상시킬 수 있다. 그래핀 스택은 비정질 그래핀을 포함하여 얇은 두께의 박막 유전층을 형성할 수 있다. 따라서, 복수 개의 그래핀 스택을 포함하는 멀티스택 그래핀 구조의 총 두께가 수십 nm 정도로 얇을 수 있다. 또한, 박막 유전층의 두께가 얇음으로써 복수 개의 그래핀 스택 사이의 간격이 좁아져 전기장 효율이 향상될 수 있다. The multi-stack graphene structure according to the present disclosure may include a plurality of graphene stacks to improve optical modulation efficiency. The graphene stack can form a thin-film dielectric layer including amorphous graphene. Therefore, the total thickness of the multi-stack graphene structure including a plurality of graphene stacks may be as thin as several tens of nanometers. Further, since the thickness of the thin film dielectric layer is small, the gap between the plurality of graphene stacks can be narrowed, and the electric field efficiency can be improved.

본 개시에 따른 디바이스는 멀티스택 그래핀 구조를 포함하여, 다양한 광 변조 기능을 수행할 수 있다. 예를 들어, 디바이스는 광 변조 소자(optical modulator), 전계 변조 메타 렌즈(electronically tunable meta-surface lens), 빔 스티어링 소자(Beam Steering Device), 라이다(lidar) 등의 기능을 수행할 수 있다.A device according to the present disclosure may include a multi-stack graphene structure to perform various optical modulation functions. For example, the device can perform functions such as an optical modulator, an electronically tunable meta-surface lens, a beam steering device, and a lidar.

도 1은 일 실시예에 따른 멀티스택 그래핀 구조를 개략적으로 나타내는 단면도이다.
도 2는 도 1에 따른 멀티스택 그래핀 구조를 개략적으로 나타내는 사시도이다.
도 3은 다른 실시예에 따른 멀티스택 그래핀 구조를 개략적으로 나타내는 사시도이다.
도 4는 또 다른 실시예에 따른 멀티스택 그래핀 구조를 개략적으로 나타내는 단면도이다.
도 5는 일 실시예에 따른 디바이스를 개략적으로 나타내는 단면도이다.
도 6은 도 5에 따른 디바이스를 개략적으로 나타내는 사시도이다.
도 7은 게이트 옥사이드의 두께를 결정하기 위한 시뮬레이션 결과를 나타내는 그래프이다.
도 8은 다른 실시예에 따른 디바이스를 개략적으로 나타내는 단면도이다.
도 9는 단일 그래핀층의 흡수 특성을 나타내는 그래프이다.
도 10은 멀티스택 그래핀 구조의 흡수 특성을 나타내는 그래프이다.
도 11은 단일 그래핀층과 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다.
도 12는 단일 그래핀층의 위상 변화 특성을 나타내는 그래프이다.
도 13은 멀티스택 그래핀 구조의 위상 변화 특성을 나타내는 그래프이다.
도 14는 스택 개수에 따른 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다.
도 15는 스택 개수에 따른 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다.
도 16은 또 다른 실시예에 따른 디바이스를 개략적으로 나타내는 단면도이다.1 is a cross-sectional view schematically illustrating a multi-stack graphene structure according to an embodiment.
2 is a perspective view schematically showing a multi-stack graphene structure according to FIG.
3 is a perspective view schematically showing a multi-stack graphene structure according to another embodiment.
4 is a cross-sectional view schematically illustrating a multi-stack graphene structure according to another embodiment.
5 is a cross-sectional view schematically showing a device according to an embodiment.
Fig. 6 is a perspective view schematically showing the device according to Fig. 5;
7 is a graph showing the simulation result for determining the thickness of the gate oxide.
8 is a cross-sectional view schematically showing a device according to another embodiment.
9 is a graph showing absorption characteristics of a single graphene layer.
10 is a graph showing absorption characteristics of a multi-stack graphene structure.
11 is a graph comparing the performance of a single graphene layer and a multi-stack graphene structure.
12 is a graph showing phase change characteristics of a single graphene layer.
13 is a graph showing phase change characteristics of a multi-stack graphene structure.
14 is a graph comparing the performance of a multi-stack graphene structure according to the number of stacks.
15 is a graph comparing the performance of a multi-stack graphene structure according to the number of stacks.
16 is a cross-sectional view schematically showing a device according to another embodiment.

이하, 첨부된 도면들을 참조하여, 멀티스택 그래핀 구조와 이를 포함하는 디바이스에 대해 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조부호는 동일한 구성요소를 나타낸다.Hereinafter, with reference to the accompanying drawings, a multi-stack graphene structure and a device including the same will be described in detail. The width and thickness of the layers or regions illustrated in the accompanying drawings may be somewhat exaggerated for clarity and ease of description. Like reference numerals refer to like elements throughout the specification.

본 개시에서 사용되는 용어는 실시예들에서 구성요소들의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 실시예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 실시예에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시예의 전반에 걸친 내용을 토대로 정의되어야 한다. Although the terminology used in the present disclosure has taken into account the function of the components in the embodiments, it has been possible to select general terms which are currently widely used, but this may vary depending on the intention or circumstance of a technician working in the field, . In addition, in certain cases, there may be a term arbitrarily selected by the applicant, in which case the meaning thereof will be described in detail in the description of the corresponding embodiment. Therefore, the term used in the present embodiment should be defined based on the meaning of the term, not on the name of a simple term, but on the contents of the present embodiment.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by terms. Terms are used only for the purpose of distinguishing one component from another.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.The singular expressions include plural expressions unless the context clearly dictates otherwise. Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

그래핀(graphene)은 탄소의 동소체 중 하나로 복수개의 탄소 원자들이 모여 2차원 평면을 형성하는 구조를 가질 수 있다. 그래핀을 형성하는 탄소 원자들은 육각형의 결정 구조를 이루도록 마련되는데, 이때, 탄소 원자들은 육각형의 꼭짓점에 위치할 수 있다. 그래핀의 결정 구조는, 한 꼭짓점에 세 개의 결합이 붙는 sp2 결합 구조에 의해 형성된다. 이러한 그래핀의 결정구조는 높은 안정성을 가진다. 또한 그래핀은 각 탄소 원자마다 120도의 사잇각을 가지는 3개의 화학 결합을 가지므로 완전 평면구조를 가질 수 있다. 그래핀은 단일 원자 두께의 얇은 막으로 형성될 수 있다.Graphene is one of the carbon isotopes and can have a structure in which a plurality of carbon atoms gather to form a two-dimensional plane. The carbon atoms forming the graphene are arranged to form a hexagonal crystal structure, where the carbon atoms can be located at the vertex of the hexagon. The crystal structure of graphene is formed by an sp2 bond structure with three bonds at one corner. The crystal structure of such graphene has high stability. Also, graphene has three chemical bonds with an angle of 120 degrees for each carbon atom, so it can have a perfectly planar structure. Graphene can be formed into a thin film with a single atomic thickness.

CVD 공정을 이용한 그래핀의 성장에 있어서, 결정 구조를 가지는 그래핀은 그래핀과 결정 구조가 유사한 기판 위에서 1000℃ 정도의 온도를 인가하여 성장할 수 있다. 결정 구조의 유사성은 그래핀과 기판 사이의 격자 불일치(lattice mismatch)의 정도로 결정될 수 있다. 예를 들어, fcc(face centered cubic) 결정 구조를 가지는 구리(Cu)나 니켈(Ni)은 그래핀과 5% 미만의 낮은 결정 불일치를 가진다. 이러한 구리(Cu)나 니켈(Ni)은 결정성 그래핀을 성장시키기 용이한 전이 금속일 수 있다.In the growth of graphene using a CVD process, graphene having a crystal structure can be grown by applying a temperature of about 1000 ° C on a substrate having a crystal structure similar to that of graphene. The similarity of the crystal structure can be determined by the degree of lattice mismatch between the graphene and the substrate. For example, copper (Cu) or nickel (Ni) with a fcc (face centered cubic) crystal structure has graphene and a low crystal mismatch of less than 5%. Such copper (Cu) or nickel (Ni) may be a transition metal that facilitates the growth of crystalline graphene.

비정질 그래핀(amorphous graphene)은 비정질의 결합구조를 가지는 단일 원자 두께의 탄소층을 포함할 수 있다. 비정질 그래핀은, 육각형의 결정 구조를 가지는 그래핀과 달리, sp2 결합 구조를 유지하면서 오각형, 칠각형의 탄소 결합 구조를 다수 포함한다. 이러한 비정질 그래핀은 장거리 질서(long range order)가 존재하지 않는 탄소 단일막일 수 있다. 요컨대 비정질 그래핀은 랜덤(random)한 탄소 결합 구조를 가지는 그래핀일 수 있다. The amorphous graphene may comprise a single atom thick carbon layer having an amorphous bonding structure. Unlike graphene, which has a hexagonal crystal structure, amorphous graphene contains many pentagonal and hexagonal carbon-bonded structures while maintaining the sp 2 bond structure. Such amorphous graphene may be a carbon monolayer without a long range order. In short, the amorphous graphene may be a graphene having a random carbon-bonded structure.

비정질 그래핀은 촉매역할을 하는 기판의 결정 구조가 그래핀과 상이하고, CVD로 성장 공정을 진행하는 900 ~ 1100 도의 고온에서도 탄소의 용해도가 매우 낮은 경우, 그리고 성장 속도를 빠르도록 공정 조건을 유지하면, 단일 원자 두께의 탄소층이 비정질의 결합구조를 가지며 성장됨으로써 형성될 수 있다. 비정질 그래핀 형성에 이용되는 기판은 게르마늄 결정 구조를 포함할 수 있다. 비정질 그래핀은 적층된 복층(multi-layer) 구조를 가지도록 소자에 적용될 수 있다. 또는, 비정질 그래핀은 한 층(single-layer)의 탄소원자들로 구성되는 비정질 탄소원자층(ACM; Amorphous Carbon Monolayer)일 수 있다. Amorphous graphene has a crystal structure differing from that of graphene in that the substrate serves as a catalyst, and when the solubility of carbon is very low even at a high temperature of 900 to 1100 ° C., , A carbon layer of a single atom thickness can be formed by growing with an amorphous bonding structure. The substrate used for amorphous graphene formation may comprise a germanium crystal structure. Amorphous graphene can be applied to a device to have a stacked multi-layer structure. Alternatively, the amorphous graphene may be an amorphous carbon monolayer (ACM) composed of single-layer carbon atoms.

비정질 그래핀은 결정 그래핀과 같이 sp2 결합 탄소원자들을 가지고 있어서, π-결합(π-bond)에 의한 전기 전도도, 광흡수, 광전자 발생 등과 같은 특성을 가질 수 있다. 결정 그래핀의 표면 상에는 20 nm 미만의 고품질의 박막 유전층을 성막하기는 매우 어려울 수 있다. 반면, 비정질 그래핀은 오각형, 육각형 및 칠각형의 다양한 탄소링 구조를 포함하여, 비정질 그래핀은 국소적으로 표면에너지의 차이를 가질 수 있다. 따라서, 비정질 그래핀은 그 표면 상에 전구체(precursor)의 물리적 흡착이 가능하게 하여 고품질의 박막 유전층 성장이 가능하게 할 수 있다. 이러한 비정질 그래핀의 특징을 이용하여, 20nm 이하의 고품질의 박막 유전층이 비정질 그래핀 상부에 성막될 수 있다. 따라서, 복수의 그래핀과 박막 유전층이 번갈아가며 스택되는 멀티스택 그래핀 구조를 형성함에 있어서, 비정질 그래핀을 이용하는 경우에는 멀티스택 그래핀의 형성이 용이하면서도 두께를 얇게 할 수 있다. 따라서, 비정질 그래핀은 sp2 결합에 의한 전기 전도도, 광흡수, 광전자 발생 등과 같은 특성을 가지면서도, 그래핀의 표면 상에 두께 20 nm 미만의 박막 유전층을 성막할 수 있다.Amorphous graphene, like crystalline graphene, has sp 2 -bonding carbon atoms, which can have characteristics such as electrical conductivity, light absorption, and photoelectron generation by a π-bond. It may be very difficult to form a thin film dielectric layer of high quality of less than 20 nm on the surface of crystal graphene. Amorphous graphene, on the other hand, can include a variety of carbon ring structures in pentagonal, hexagonal, and hexagonal shapes, and amorphous graphenes can have local surface energy differences. Thus, amorphous graphene can physically adsorb a precursor on its surface, enabling high-quality thin film dielectric layer growth. Using this characteristic of amorphous graphene, a high quality thin film dielectric layer of 20 nm or less can be formed on top of the amorphous graphene. Therefore, in the case of using the amorphous graphene in forming the multi-stack graphene structure in which a plurality of graphenes and the thin film dielectric layers are alternately stacked, the formation of the multi-stack graphene can be facilitated and the thickness can be reduced. Thus, amorphous graphene can form a thin film dielectric layer having a thickness of less than 20 nm on the surface of graphene, while having characteristics such as electrical conductivity, light absorption, photoelectron generation, etc. due to sp2 bonding.

도 1은 일 실시예에 따른 멀티스택 그래핀 구조(100)를 개략적으로 나타내는 단면도이다. 도 2는 도 1에 따른 멀티스택 그래핀 구조(100)를 개략적으로 나타내는 사시도이다.1 is a cross-sectional view schematically illustrating a multi-stack graphene structure 100 according to one embodiment. 2 is a perspective view schematically illustrating a multi-stack graphene structure 100 according to FIG.

도 1 및 도 2를 참조하면, 멀티스택 그래핀 구조(100)는 그래핀층(110), 박막 유전층(120), 및 전기장 형성부(130)를 포함할 수 있다. 멀티스택 그래핀 구조(100)는 복수 개의 그래핀 스택(ST1, ST2)를 포함할 수 있다. 각각의 그래핀 스택(ST1, ST2)는 적어도 하나의 그래핀층(110)과 적어도 하나의 박막 유전층(120)을 포함할 수 있다.Referring to FIGS. 1 and 2, a multi-stack graphene structure 100 may include a graphene layer 110, a thin film dielectric layer 120, and an electric field forming portion 130. The multi-stack graphene structure 100 may include a plurality of graphene stacks ST1 and ST2. Each of the graphene stacks ST1 and ST2 may include at least one graphene layer 110 and at least one thin film dielectric layer 120. [

그래핀층(110)은 제 1 그래핀층(111), 제 2 그래핀층(112), 제 3 그래핀층(113)을 포함할 수 있다. 그래핀층(110)은 비정질 그래핀이다. 도 2를 참조하면, 제 1 그래핀층(111), 제 2 그래핀층(112), 제 3 그래핀층(113)은 평면 형태의 비정질 그래핀 층(Amorphous graphene layer)이다. 예를 들어, 제 1 그래핀층(111), 제 2 그래핀층(112), 제 3 그래핀층(113)은 한 층의 탄소원자들로 구성되는 비정질 탄소원자층이다. 예를 들어, 제 1 그래핀층(111), 제 2 그래핀층(112), 제 3 그래핀층(113)은 두께가 1nm 이하 일 수 있다. 결정성 그래핀의 두께는 대략 0.35 nm 임에 반해, 비정질 그래핀의 경우는 오각형 및 칠각형 탄소 결합 구조가 완전한 평면구조가 아닐 수 있다. 전체적으로 좌굴(buckling)이 발생한 비정질 그래핀은 단일 원자층 두께가 0.4 내지 0.5 nm 일 수 있다. The graphene layer 110 may include a first graphene layer 111, a second graphene layer 112, and a third graphene layer 113. The graphene layer 110 is amorphous graphene. Referring to FIG. 2, the first graphene layer 111, the second graphene layer 112, and the third graphene layer 113 are planar amorphous graphene layers. For example, the first graphene layer 111, the second graphene layer 112, and the third graphene layer 113 are amorphous carbon atom layers composed of one layer of carbon atoms. For example, the first graphene layer 111, the second graphene layer 112, and the third graphene layer 113 may have a thickness of 1 nm or less. The thickness of crystalline graphene is approximately 0.35 nm, whereas for amorphous graphene, pentagonal and hexagonal carbon-bonded structures may not be perfectly planar. Amorphous graphene, where buckling occurs as a whole, may have a single atomic layer thickness of 0.4 to 0.5 nm.

박막 유전층(120;thin-film dielectric layer)은 제 1 박막 유전층(121), 제 2 박막 유전층(122)을 포함할 수 있다. 박막 유전층(120)은 다양한 종류의 유전 물질로 형성될 수 있다. 예를 들어, 박막 유전층(120)은 상기 박막 유전층은 Al2O3, HfO2, SiO2, Si3N4, ZrO2, Ta2O5 중 적어도 하나의 소재로 형성 될 수 있다. 박막 유전층(120)은 20 nm 이하의 두께를 가질 수 있다. 예를 들어, 박막 유전층(120)은 ALD 방법으로 비정질 그래핀을 포함하는 그래핀층(110)상에 직접 형성될 수 있다. 예를 들어, 제 1 박막 유전층(121)은 비정질 그래핀을 포함하는 제 1 그래핀층(111) 상에 ALD 방법으로 형성될 수 있다. 예를 들어, 제 2 박막 유전층(122)은 비정질 그래핀을 포함하는 제 2 그래핀층(112) 상에 ALD 방법으로 형성될 수 있다. The thin-film dielectric layer 120 may include a first thin-film dielectric layer 121, a second thin-film dielectric layer 122, The thin film dielectric layer 120 may be formed of various types of dielectric materials. For example, the thin film dielectric layer 120 may comprise a thin dielectric layer comprising Al 2 O 3 , HfO 2 , SiO 2, Si 3 N 4, ZrO 2, Ta 2 O 5 As shown in FIG. The thin film dielectric layer 120 may have a thickness of 20 nm or less. For example, the thin film dielectric layer 120 may be formed directly on the graphene layer 110 comprising amorphous graphene by the ALD method. For example, the first thin film dielectric layer 121 may be formed by an ALD process on a first graphene layer 111 comprising amorphous graphene. For example, the second thin film dielectric layer 122 may be formed by an ALD process on a second graphene layer 112 comprising amorphous graphene.

박막 유전층(120)은 멀티 레이어일 수 있다. 예를 들어, 박막 유전층(120)은 다양한 소재의 유전 물질로 형성된 복수의 레이어를 포함할 수 있다. 예를 들어, 제 1 박막 유전층(121), 제 2 박막 유전층(122) 중 적어도 하나는 멀티 레이어 일 수 있다. 박막 유전층(120)의 구조 및 소재는 멀티스택 반도체 구조(100)의 구체적 작동 조건에 따라 다르게 결정될 수 있다. The thin film dielectric layer 120 may be a multilayer. For example, the thin film dielectric layer 120 may comprise a plurality of layers formed of dielectric materials of various materials. For example, at least one of the first thin film dielectric layer 121 and the second thin dielectric layer 122 may be a multilayer. The structure and material of the thin film dielectric layer 120 may be determined differently depending on the specific operating conditions of the multi-stack semiconductor structure 100.

복수의 그래핀 스택(ST1, ST2)은 제 1 그래핀 스택(ST1)과 제 2 그래핀 스택(ST2)을 포함할 수 있다. 각각의 그래핀 스택(ST1, ST2)은 비정질 그래핀을 포함하는 그래핀층(110)과 박막 유전층(120)이 적층된 구조를 포함 할 수 있다. 예를 들어, 각각의 그래핀 스택(ST1, ST2)은 서로 이격된 두 그래핀층(110)과 두 그래핀층(110)의 사이에 마련되는 박막 유전층(120)을 포함할 수 있다. 도 2를 참조하면, 서로 이격된 두 그래핀층(110)과 두 그래핀층(110)의 사이에 마련되는 박막 유전층(120)이 서로 빈공간을 가지도록 도시되어 있으나 이는 편의를 위한 것으로 발명의 내용이 한정되는 것은 아니다. 예를 들어, 박막 유전층(120)은 서로 이격되는 두 그래핀층(110)의 사이에 빈틈없이 끼워 질 수 있다. 또한, 박막 유전층(120)은 단일 레이어로 도시되어 있으나, 이에 한정되는 것은 아니다. The plurality of graphene stacks ST1 and ST2 may include a first graphene stack ST1 and a second graphene stack ST2. Each of the graphene stacks ST1 and ST2 may include a structure in which a graphene layer 110 including amorphous graphene and a thin film dielectric layer 120 are stacked. For example, each of the graphene stacks ST1 and ST2 may include two graphene layers 110 spaced from each other and a thin film dielectric layer 120 provided between the two graphene layers 110. [ Referring to FIG. 2, two graphene layers 110 separated from each other and a thin film dielectric layer 120 provided between two graphene layers 110 are shown to have an empty space therebetween. However, But is not limited thereto. For example, the thin dielectric layer 120 can be tightly sandwiched between two graphene layers 110 that are spaced apart from one another. In addition, although the thin film dielectric layer 120 is shown as a single layer, it is not limited thereto.

제 1 그래핀 스택(ST1)은 제 1 그래핀층(111), 제 1 박막 유전층(121), 제 2 그래핀층(112)을 포함할 수 있다. 제 2 그래핀 스택(ST2)은 제 2 그래핀층(112), 제 2 박막 유전층(122), 제 3 그래핀층(113)을 포함할 수 있다. 예를 들어, 제 1 그래핀 스택(ST1)과 제 2 그래핀 스택(ST2)은 제 2 그래핀층(112)을 서로 공유할 수 있다. 복수의 그래핀 스택(ST1, ST2)의 숫자가 늘어날수록, 멀티스택 그래핀 구조(100)는 광 변조 효율(efficiency of optical modulation)이 향상될 수 있다.The first graphene stack ST1 may include a first graphene layer 111, a first thin film dielectric layer 121, and a second graphene layer 112. The second graphene stack ST2 may include a second graphene layer 112, a second thin film dielectric layer 122, and a third graphene layer 113. For example, the first graphene stack ST1 and the second graphene stack ST2 may share the second graphene layer 112 with each other. As the number of the plurality of graphene stacks (ST1, ST2) increases, the efficiency of optical modulation can be improved in the multi-stack graphene structure (100).

전기장 형성부(130)는 그래핀층(110)에 전기장을 인가할 수 있다. 예를 들어, 전기장 형성부(130)는 제 1 그래핀층(111), 제 2 그래핀층(112), 제 3 그래핀층(113)에 각기 별도의 전압을 인가할 수 있다. 예를 들어, 전기장 형성부(130)는 제 1 그래핀층(111)에 전기장 E1을 인가하고, 제 2 그래핀층(112)에 전기장 E2를 인가하고, 제 3 그래핀층(113)에 전기장 E3를 인가할 수 있다. 전기장 형성부(130)는 그래핀층(110)에 전기장을 인가함으로써, 멀티스택 그래핀 구조(100)의 전기 광학적 특성을 변조할 수 있다. 예를 들어, 전기장 형성부(130)는 그래핀층(110)에 전기장을 인가함으로써, 멀티스택 그래핀 구조(100)의 굴절률을 변경할 수 있다. 예를 들어, 전기장 형성부(130)는 그래핀층(110)에 전기장을 인가함으로써, 멀티스택 그래핀 구조(100)에 인가되는 광의 진폭이나 위상 등의 광 특성을 변조할 수 있다.The electric field forming unit 130 may apply an electric field to the graphene layer 110. For example, the electric field forming unit 130 may apply a separate voltage to the first graphene layer 111, the second graphene layer 112, and the third graphene layer 113, respectively. For example, the electric field forming unit 130 applies an electric field E1 to the first graphene layer 111, an electric field E2 to the second graphene layer 112, and an electric field E3 to the third graphene layer 113 . The electric field forming portion 130 can modulate the electro-optic characteristics of the multi-stack graphene structure 100 by applying an electric field to the graphene layer 110. For example, the electric field forming portion 130 can change the refractive index of the multi-stack graphene structure 100 by applying an electric field to the graphene layer 110. For example, the electric field forming unit 130 can modulate optical characteristics such as amplitude or phase of light applied to the multi-stack graphene structure 100 by applying an electric field to the graphene layer 110. [

도 3은 다른 실시예에 따른 멀티스택 그래핀 구조(200)를 개략적으로 나타내는 사시도이다. 도 3을 참조하면, 멀티스택 그래핀 구조(200)는 그래핀층(210), 박막 유전층(220), 및, 전기장 형성부(230)를 포함할 수 있다. 3 is a perspective view schematically illustrating a multi-stack graphene structure 200 according to another embodiment. Referring to FIG. 3, a multi-stack graphene structure 200 may include a graphene layer 210, a thin film dielectric layer 220, and an electric field forming portion 230.

그래핀층(210)은 비정질 그래핀의 패턴을 포함할 수 있다. 그래핀층(210)은 비정질 그래핀 패턴을 포함하는 제 1 그래핀층(211), 비정질 그래핀 패턴을 포함하는 제 2 그래핀층(212), 비정질 그래핀 패턴을 포함하는 제 3 그래핀층(213)을 포함할 수 있다. 제 1 그래핀층(211)은 비정질 그래핀의 패턴(211-1, 211-2, 211-3, 211-4, 211-5)을 포함할 수 있다. 제 2 그래핀층(212)은 비정질 그래핀의 패턴(212-1, 212-2, 212-3, 212-4, 212-5)을 포함할 수 있다. 제 3 그래핀층(213)은 비정질 그래핀의 패턴(213-1, 213-2, 213-3, 213-4, 213-5)을 포함할 수 있다.The graphene layer 210 may comprise a pattern of amorphous graphene. The graphene layer 210 includes a first graphene layer 211 including an amorphous graphene pattern, a second graphene layer 212 including an amorphous graphene pattern, a third graphene layer 213 including an amorphous graphene pattern, . ≪ / RTI > The first graphene layer 211 may include amorphous graphene patterns 211-1, 211-2, 211-3, 211-4, and 211-5. The second graphene layer 212 may include patterns 212-1, 212-2, 212-3, 212-4, and 212-5 of amorphous graphene. The third graphene layer 213 may include patterns 213-1, 213-2, 213-3, 213-4, and 213-5 of amorphous graphene.

예를 들어, 비정질 그래핀의 패턴은 1차원 패턴이거나 2차원 패턴일 수 있다. 예를 들어, 1차원 패턴은 선형 스트라이프 패턴을 포함할 수 있다. 예를 들어, 비정질 그래핀이 1차원 패턴을 가질 때, 멀티스택 그래핀 구조(200)는 빔 스티어링 기능을 가질 수 있다. 예를 들어, 2차원 패턴은 여러 형상의 비정질 그래핀 패턴이 2차원적으로 배열될 수 있다. 예를 들어, 비정질 그래핀이 원형, 타원형, 사각형, 직사각형, 다각형 중 어느 하나의 형상을 가지고, 2차원으로 배열 될 수 있다. 예를 들어, 비정질 그래핀이 2차원 패턴을 가질 때, 멀티스택 그래핀 구조(200)는 변조 메타표면 렌즈(tunable metasurface lens) 기능을 가질 수 있다.For example, the pattern of amorphous graphene may be a one-dimensional pattern or a two-dimensional pattern. For example, the one-dimensional pattern may include a linear stripe pattern. For example, when the amorphous graphene has a one-dimensional pattern, the multi-stack graphene structure 200 may have a beam-steering function. For example, a two-dimensional pattern can be a two-dimensional array of amorphous graphene patterns of various shapes. For example, the amorphous graphene may have a shape of a circle, an ellipse, a rectangle, a rectangle, or a polygon, and may be arranged in two dimensions. For example, when amorphous graphenes have a two-dimensional pattern, the multi-stack graphene structure 200 may have a tunable metasurface lens function.

도 3을 참조하면, 제 1 그래핀층(211)은 선형 스트라이프 패턴을 형성하는 제 1-1 비정질 그래핀(211-1), 제 1-2 비정질 그래핀(211-2), 제 1-3 비정질 그래핀(211-3), 제 1-4 비정질 그래핀(211-4), 제 1-5 비정질 그래핀(211-5)을 포함할 수 있다. 예를 들어, 제 1-1 비정질 그래핀(211-1), 제 1-2 비정질 그래핀(211-2), 제 1-3 비정질 그래핀(211-3), 제 1-4 비정질 그래핀(211-4), 제 1-5 비정질 그래핀(211-5)은 적정 비정질 그래핀을 포함할 수 있다. 예를 들어, 제 1-1 비정질 그래핀(211-1), 제 1-2 비정질 그래핀(211-2), 제 1-3 비정질 그래핀(211-3), 제 1-4 비정질 그래핀(211-4), 제 1-5 비정질 그래핀(211-5)은 서로 간에 일정 간격만큼 이격될 수 있다. 예를 들어, 제 1 그래핀층(211)의 비정질 그래핀 영역을 제외한 나머지 영역은 유전 물질로 형성 될 수 있다. 예를 들어, 상기 유전 물질은 박막 유전층(220)과 동일한 소재로 형성될 수 있다. 그러나 이에 한정되는 것은 아니다. 예를 들어, 상기 유전 물질은 공기(air)를 포함할 수 있다.Referring to FIG. 3, the first graphene layer 211 includes a first-first amorphous graphene 211-1, a first-second amorphous graphene 211-2, a first-third amorphous graphene 211-2, Amorphous graphene 211-3, first-fourth amorphous graphene 211-4, and first-fifth amorphous graphene 211-5. For example, the first amorphous graphene 211-1, the first amorphous graphene 211-2, the first amorphous graphene 211-3, the first amorphous graphene 211-3, (211-4), and the first to fifth amorphous graphenes (211-5) may include amorphous graphene. For example, the first amorphous graphene 211-1, the first amorphous graphene 211-2, the first amorphous graphene 211-3, the first amorphous graphene 211-3, The first to fifth amorphous grains 211 - 4 and 211 - 5 may be spaced apart from each other by a predetermined distance. For example, the region other than the amorphous graphene region of the first graphene layer 211 may be formed of a dielectric material. For example, the dielectric material may be formed of the same material as the thin film dielectric layer 220. However, the present invention is not limited thereto. For example, the dielectric material may comprise air.

도 3을 참조하면, 제 2 그래핀층(212)은 선형 스트라이프 패턴을 형성하는 제 2-1 비정질 그래핀(212-1), 제 2-2 비정질 그래핀(212-2), 제 2-3 비정질 그래핀(212-3), 제 2-4 비정질 그래핀(212-4), 제 2-5 비정질 그래핀(212-5)을 포함할 수 있다. 제 3 그래핀층(213)은 선형 스트라이프 패턴을 형성하는 제 3-1 비정질 그래핀(213-1), 제 3-2 비정질 그래핀(213-2), 제 3-3 비정질 그래핀(213-3), 제 3-4 비정질 그래핀(213-4), 제 3-5 비정질 그래핀(213-5)을 포함할 수 있다.Referring to FIG. 3, the second graphene layer 212 includes a second-1-amorphous graphene 212-1, a second-2-amorphous graphene 212-2, a second- Amorphous graphene 212-3, second 2-4 amorphous graphene 212-4, and second 2-5 amorphous graphene 212-5. The third graphene layer 213 includes third-1 amorphous graphene 213-1, third-2 amorphous graphene 213-2, third 3-3 amorphous graphene 213-1, 3), third 3-4 amorphous graphene 213-4, and third 3-5 amorphous graphene 213-5.

예를 들어, 그래핀층(110)을 평면에 수직한 방향에서 내려다 봤을 때, 제 1 그래핀층(211)의 비정질 그래핀 패턴(211-1, 211-2, 211-3, 211-4, 211-5)과 제 2 그래핀층(212)의 비정질 그래핀 패턴(212-1, 212-2, 212-3, 212-4, 212-5)은 서로 얼라인(align)될 수 있다. 예를 들어, 그래핀층(110) 평면에 수직한 방향에서 내려다 봤을 때, 제 2 그래핀층(212)의 비정질 그래핀 패턴(212-1, 212-2, 212-3, 212-4, 212-5)과 제 3 그래핀층(213)의 비정질 그래핀 패턴(213-1, 213-2, 213-3, 213-4, 213-5)은 서로 얼라인(align)될 수 있다. 그러나 이에 한정되는 것은 아니며, 비정질 그래핀 패턴들은 서로 간에 다소 미스얼라인 될 수도 있다. 예를 들어, 각기 다른 그래핀층(210)의 비정질 그래핀은 서로 마주하여 전기장을 형성할 수 있다. 예를 들어, 각기 다른 그래핀층(210)의 비정질 그래핀은 서로 마주하여 공진기(resonator)로 기능할 수 있다. For example, when the graphene layer 110 is viewed from a direction perpendicular to the plane, the amorphous graphene patterns 211-1, 211-2, 211-3, 211-4, 211 of the first graphene layer 211 -5, and amorphous graphene patterns 212-1, 212-2, 212-3, 212-4, and 212-5 of the second graphene layer 212 may be aligned with each other. 212-2, 212-3, 212-4, 212-2, 212-3, 212-3, 212-3, and 212-4 of the second graphene layer 212, as viewed from a direction perpendicular to the plane of the graphene layer 110, 5 and amorphous graphene patterns 213-1, 213-2, 213-3, 213-4, and 213-5 of the third graphene layer 213 can be aligned with each other. However, the amorphous graphene patterns may be slightly misaligned with each other. For example, the amorphous graphenes of different graphene layers 210 may face each other to form an electric field. For example, the amorphous graphenes of different graphene layers 210 may function as resonators facing each other.

박막 유전층(220)은 제 1 그래핀층(211)과 제 2 그래핀층(212) 사이에 마련되는 제 1 박막유전층(221)과, 제 2 그래핀층(212)과 제 3 그래핀층(213) 사이에 마련되는 제 2 박막유전층(222)을 포함할 수 있다. 박막 유전층(220)에 대한 설명은 도 1 및 도 2에서 기술된 바와 같으므로 중복되는 내용은 생략한다.The thin film dielectric layer 220 includes a first thin film dielectric layer 221 provided between the first and second graphene layers 211 and 212 and a second thin film dielectric layer 221 between the second and third graphene layers 212 and 213, And a second thin-film dielectric layer 222 provided on the second thin-film dielectric layer. The description of the thin film dielectric layer 220 is the same as that described with reference to FIG. 1 and FIG. 2, so duplicate description will be omitted.

전기장 형성부(230)는 그래핀층(210)에 전기장을 인가할 수 있다. 예를 들어, 전기장 형성부(230)는 제 1 그래핀층(211), 제 2 그래핀층(212), 제 3 그래핀층(213)에 각기 별도의 전압을 인가할 수 있다. 예를 들어, 전기장 형성부(230)는 제 1 그래핀층(211)에 전기장 E1을 인가하고, 제 2 그래핀층(212)에 전기장 E2를 인가하고, 제 3 그래핀층(213)에 전기장 E3를 인가할 수 있다. 예를 들어, 전기장 형성부(230)는 제 1 그래핀층(211)의 비정질 그래핀의 패턴(211-1, 211-2, 211-3, 211-4, 211-5), 제 2 그래핀층(212)의 비정질 그래핀의 패턴(212-1, 212-2, 212-3, 212-4, 212-5), 제 3 그래핀층(213)의 비정질 그래핀의 패턴(213-1, 213-2, 213-3, 213-4, 213-5)에 각기 다른 전기장을 인가할 수도 있다.The electric field forming unit 230 may apply an electric field to the graphene layer 210. For example, the electric field forming unit 230 may apply a separate voltage to the first graphene layer 211, the second graphene layer 212, and the third graphene layer 213. For example, the electric field forming unit 230 applies an electric field E1 to the first graphene layer 211, an electric field E2 to the second graphene layer 212, and an electric field E3 to the third graphene layer 213 . For example, the electric field forming unit 230 may include patterns 211-1, 211-2, 211-3, 211-4, and 211-5 of amorphous graphene of the first graphene layer 211, The patterns 212-1, 212-2, 212-3, 212-4 and 212-5 of the amorphous graphene 212 of the third graphene layer 213 and the patterns 213-1 and 213-2 of the amorphous graphene 213 of the third graphene layer 213 -2, 213-3, 213-4, and 213-5, respectively.

도 4는 또 다른 실시예에 따른 멀티스택 그래핀 구조(300)를 개략적으로 나타내는 단면도이다. 4 is a cross-sectional view schematically illustrating a multi-stack graphene structure 300 according to another embodiment.

도 4를 참조하면, 멀티스택 그래핀 구조(300)는 그래핀층(310), 박막 유전층(320), 및, 전기장 형성부(330)를 포함할 수 있다. 멀티스택 그래핀 구조(300)는 n 개의 그래핀 스택(ST1, ST2, … , STn-1, STn)을 포함할 수 있다. 각각의 그래핀 스택(ST1, ST2, … , STn-1, STn)은 적어도 하나의 그래핀층(310)과 적어도 하나의 박막 유전층(320)을 포함할 수 있다.Referring to FIG. 4, the multi-stack graphene structure 300 may include a graphene layer 310, a thin film dielectric layer 320, and an electric field forming portion 330. The multi-stack graphene structure 300 may include n graphene stacks ST1, ST2, ..., STn-1, STn. Each of the graphene stacks ST1, ST2, ..., STn-1, STn may include at least one graphene layer 310 and at least one thin film dielectric layer 320. [

도 4를 참조하면, n 개의 그래핀 스택(ST1, ST2, … , STn-1, STn)은 서로 이격되는 두 개의 그래핀층(310)과 그 사이에 마련되는 하나의 박막 유전층(320)을 포함할 수 있다. 예를 들어, 제 1 그래핀 스택(ST1)과 제 2 그래핀 스택(ST2)은 하나의 그래핀층(310)을 서로 공유할 수 있다. 예를 들어, 제 n-1 그래핀 스택(STn-1)과 제 n 그래핀 스택(STn)은 하나의 그래핀층(310)을 서로 공유할 수 있다. 예를 들어, 그래핀 스택의 개수 n이 늘어날수록, 멀티스택 그래핀 구조(300)는 광 변조 효율이 향상될 수 있다. 형성 비용 절감 및 형성 효율을 위해서, 멀티스택 그래핀 구조(300)는 얇은 두께 d300 를 가질 수 있다. 예를 들어, 멀티스택 그래핀 구조(300)의 두께 d300 은 50 nm 이하일 수 있다. 예를 들어, n = 10 인 멀티스택 그래핀 구조(300)의 두께 d300 은 30 nm 이하 일 수 있다. 예를 들어, 그래핀층(310) 하나의 두께 lG 와 박막 유전층 하나의 두께 l0 의 합은 3 nm 이하일 수 있다. 본 실시예에 따른, 멀티스택 그래핀 구조(300)는 그래핀층(310)이 비정질 그래핀을 포함하므로, 그래핀층(310) 하나의 두께 lG 와 박막 유전층 하나의 두께 l0 의 합이 3 nm 이하인 조건을 만족할 수 있다. 그러나, 종래의 결정 그래핀을 이용하는 경우에는, 얇은 박막 유전층의 두께가 30 nm를 초과하도록 형성되므로, 얇은 멀티스택 그래핀 구조(300)의 구현이 용이하지 않을 수 있다.Referring to FIG. 4, n graphene stacks ST1, ST2, ..., STn-1, STn include two graphene layers 310 spaced from each other and one thin film dielectric layer 320 interposed therebetween can do. For example, the first graphene stack ST1 and the second graphene stack ST2 may share one graphene layer 310 with each other. For example, the n-1 graphene stack STn-1 and the nth graphene stack STn may share one graphene layer 310 with each other. For example, as the number n of graphene stacks increases, the multi-stack graphene structure 300 may have improved light modulation efficiency. For the formation cost reduction and formation efficiency, the multi-stack graphene structure 300 can have a thin thickness d 300 . For example, the thickness d 300 of the multi-stack graphene structure 300 may be 50 nm or less. For example, the thickness d 300 of the multi-stack graphene structure 300 with n = 10 may be 30 nm or less. For example, the sum of one thickness l G of graphene layer 310 and one thickness l 0 of the thin film dielectric layer may be less than or equal to 3 nm. According to this embodiment, the multi-stack graphene structure 300 includes the graphene layer 310 including amorphous graphene, so that the sum of the thickness l G of one graphene layer 310 and the thickness l 0 of one thin- nm or less can be satisfied. However, in the case of using conventional crystal graphene, the thin multi-stack graphene structure 300 may not be easy to implement because the thickness of the thin film dielectric layer is formed to exceed 30 nm.

도 5는 일 실시예에 따른 디바이스(400)를 개략적으로 나타내는 단면도이다. 도 6은 도 5에 따른 디바이스(400)를 개략적으로 나타내는 사시도이다.5 is a cross-sectional view schematically showing a device 400 according to one embodiment. 6 is a perspective view schematically showing a device 400 according to FIG.

도 5 및 도 6을 참조하면, 디바이스(400)는 기판(SUB), 반사층(RL;Refelecting layer), 게이트 옥사이드(GO;Gate Oxide) 및 도 1에 따른 멀티스택 그래핀 구조(100)를 포함할 수 있다. 본 실시예에 따른 디바이스(400)는 반사형 광 변조 소자로 기능할 수 있다.5 and 6, the device 400 includes a substrate SUB, a reflective layer (RL), a gate oxide (GO), and a multi-stack graphene structure 100 according to FIG. can do. The device 400 according to the present embodiment can function as a reflective optical modulation element.

기판(SUB)은 디바이스(400)를 지지하기 위한 일체의 소재로 형성될 수 있다. 예를 들어, 기판(SUB)은 반도체 소재로 형성 될 수 있다. 예를 들어, 기판(SUB)은 광 투과성 소재로 형성 될 수 있다. 반사층(RL)은 디바이스(400) 상부에서의 입사광(lin)을 반사시킬 수 있다. 예를 들어, 반사층(RL)은 금속 소재로 형성될 수 있다. 예를 들어, 반사층(RL)은 Au로 형성될 수 있다. 게이트 옥사이드(GO)는 멀티스택 그래핀 구조(100)와 반사층(RL)을 전기적으로 절연할 수 있다. 예를 들어, 게이트 옥사이드(GO)는 유전체 물질로 형성 될 수 있다. 예를 들어, 게이트 옥사이드(GO)는 멀티스택 그래핀 구조(100)의 박막 유전층과 동일한 소재로 형성될 수 있다. 예를 들어, 게이트 옥사이드(GO)는 Al2O3, HfO2, SiO2, Si3N4, ZrO2, Ta2O5 중 적어도 하나의 소재로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 게이트 옥사이드(GO)는 멀티스택 그래핀 구조(100)의 박막 유전층과 상이한 소재로 형성될 수 있다. 게이트 옥사이드(GO)의 두께는, 멀티스택 그래핀 구조(100)과 최대 전기장을 형성할 수 있도록 적정 두께 dGO 로 형성될 수 있다. 자세한 내용은 도 7에서 후술한다.The substrate SUB may be formed of an integral material for supporting the device 400. [ For example, the substrate SUB may be formed of a semiconductor material. For example, the substrate SUB may be formed of a light-transmitting material. The reflective layer RL may reflect the incident light l in the upper portion of the device 400. For example, the reflective layer RL may be formed of a metal material. For example, the reflective layer RL may be formed of Au. The gate oxide GO can electrically insulate the multi-stack graphene structure 100 from the reflective layer RL. For example, the gate oxide (GO) may be formed of a dielectric material. For example, the gate oxide (GO) may be formed of the same material as the thin film dielectric layer of the multi-stack graphene structure (100). For example, the gate oxide (GO) may be Al2O3, HfO2, SiO 2, Si 3 N 4, ZrO 2, Ta 2 O 5 As shown in FIG. However, the present invention is not limited thereto, and the gate oxide (GO) may be formed of a material different from the thin film dielectric layer of the multi-stack graphene structure 100. The thickness of the gate oxide GO may be formed to a proper thickness d GO so as to form a maximum electric field with the multi-stack graphene structure 100. Details will be described later with reference to FIG.

도 5를 참조하면, 디바이스(400)는 디바이스(400)로의 입사광(lin)을 변조시킨 출사광(lout)을 외부로 사출시킬 수 있다. 입사광(lin)은 멀티스택 그래핀 구조(100) 및 게이트 옥사이드(GO)를 투과하고, 반사층(RL)에서 반사되어 다시 멀티스택 그래핀 구조(100) 및 게이트 옥사이드(GO)를 투과할 수 있다. 입사광(lin)은 멀티스택 그래핀 구조(100)를 통과하는 동안 광 특성이 변조될 수 있다. 예를 들어, 입사광은 진폭, 위상 등이 변조될 수 있다. 입사광(lin)의 변조 정도는 전기장 형성부(130)에 의해 조절될 수 있다. 전기장 형성부(130)가 효과적으로 그래핀층(도 1의 110)에 전기장을 형성하기 위해, 반사층(RL)은 그라운드로 기능할 수 있다. Referring to FIG. 5, the device 400 may emit outgoing light l out by modulating incident light l in to the device 400. The incident light l in is transmitted through the multi-stack graphene structure 100 and the gate oxide GO and is reflected by the reflective layer RL to be transmitted through the multi-stack graphene structure 100 and the gate oxide GO have. The incident light (l in ) may be modulated in optical characteristics while passing through the multi-stack graphene structure (100). For example, the incident light can be modulated in amplitude, phase, and the like. The modulation degree of the incident light I in can be adjusted by the electric field forming unit 130. In order for the electric field forming portion 130 to effectively form an electric field in the graphene layer (110 in FIG. 1), the reflective layer RL can function as a ground.

디바이스(400)는 전술한 실시예에 따른 멀티스택 그래핀 구조를 포함할 수 있으며, 도 1에 따른 멀티스택 그래핀 구조(100)에 한정되는 것은 아니다. 예를 들어, 디바이스가 멀티스택 그래핀 구조(200)를 포함하는 경우에는, 빔 스티어링 소자로 기능할 수 있다.The device 400 may include a multi-stack graphene structure according to the embodiment described above and is not limited to the multi-stack graphene structure 100 according to FIG. For example, if the device includes a multi-stack graphene structure 200, it may function as a beam steering element.

도 7은 게이트 옥사이드의 두께를 결정하기 위한 시뮬레이션 결과를 나타내는 그래프이다. 본 실시예는 도 6의 디바이스(400)을 기준으로 시뮬레이션 하였다. 7 is a graph showing the simulation result for determining the thickness of the gate oxide. This embodiment has been simulated based on the device 400 of FIG.

도 7을 참조하면, 그래프의 x축은 거리를, 그래프의 y축은 전기장의 세기를 의미한다. 디바이스(400)의 게이트 옥사이드(GO)의 아래면을 기준거리 0 μm 로 하였을 때, 게이트 옥사이드(GO)의 위면이 dGO 만큼에 해당하고, 멀티스택 그래핀 구조(100)의 위면이 dGO+d100 에 해당할 수 있다. 디바이스(400)의 작동 파장을 3.6 μm 으로 가정하였을 때, 거리에 따른 디바이스(400)의 전기장 세기는 도 7과 같이 도시될 수 있다. 멀티스택 그래핀 구조(100)가 전기장 세기 함수의 극대점 영역에 위치하는 것이 디바이스(400)의 광 변조 효율이 향상될 수 있다. 따라서, 게이트 옥사이드(GO)의 두께 dGO 는 전기장 세기 함수의 첫번째 극대점에 멀티스택 그래핀 구조(100)이 위치할 수 있도록 결정될 수 있다. 예를 들어, 게이트 옥사이드(GO)의 두께 dGO 는 500 nm 내외 일 수 있다.Referring to FIG. 7, the x-axis of the graph represents the distance and the y-axis of the graph represents the electric field strength. When the lower surface of the gate oxide GO of the device 400 is set to a reference distance of 0 占 퐉, the top surface of the gate oxide GO becomes d GO , And the top surface of the multi-stack graphene structure 100 may correspond to d GO + d 100 . Assuming that the operating wavelength of the device 400 is 3.6 占 퐉, the electric field intensity of the device 400 depending on the distance can be shown as in Fig. The multi-stack graphene structure 100 is positioned in the maximum point region of the electric field intensity function, so that the light modulation efficiency of the device 400 can be improved. Therefore, the thickness d GO of the gate oxide (GO) May be determined such that the multi-stack graphene structure 100 may be located at the first maximum of the electric field intensity function. For example, the thickness d GO of the gate oxide (GO) may be around 500 nm.

도 8은 다른 실시예에 따른 디바이스(500)를 개략적으로 나타내는 단면도이다. 도 8을 참조하면, 디바이스(500)는 기판(SUB), 게이트 옥사이드(GO;Gate Oxide) 및 도 1에 따른 멀티스택 그래핀 구조(100)를 포함할 수 있다. 멀티스택 그래핀 구조는 도 1의 실시예에 한정되는 것은 아니며 전술한 실시예에 따른 일체의 멀티스택 그래핀 구조 중 어느 하나를 포함할 수 있다. 본 실시예에 따른 디바이스(500)은 투과형 광 변조 디바이스로 기능할 수 있다.8 is a cross-sectional view schematically showing a device 500 according to another embodiment. 8, a device 500 may include a substrate SUB, a gate oxide (GO), and a multi-stack graphene structure 100 according to FIG. The multi-stack graphene structure is not limited to the embodiment of FIG. 1 but may include any one of the multi-stack graphene structures according to the above-described embodiments. The device 500 according to the present embodiment can function as a transmissive optical modulation device.

기판(SUB)은 디바이스(500)를 지지하기 위한 일체의 소재로 형성될 수 있다. 기판(SUB)은 디바이스(500)의 작동 영역의 광을 투과할 수 있는 소재로 형성될 수 있다. 예를 들어, 기판(SUB)은 유리나 투과성 플라스틱으로 형성 될 수 있다. 게이트 옥사이드(GO)는 유전체 물질로 형성 될 수 있다. 예를 들어, 게이트 옥사이드(GO)는 멀티스택 그래핀 구조(100)의 박막 유전층과 동일한 소재로 형성될 수 있다. 예를 들어, 게이트 옥사이드(GO)는 Al2O3로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니며, 게이트 옥사이드(GO)는 멀티스택 그래핀 구조(100)의 박막 유전층과 상이한 소재로 형성될 수 있다. 예를 들어, 게이트 옥사이드(GO)의 두께는 디바이스(500)의 작동 영역의 광이 투과될 수 있는 만큼의 두께일 수 있다. 예를 들어, 게이트 옥사이드(GO)의 두께는 멀티스택 그래핀 구조(100)가 전기장 세기 그래프의 첫번째 극대점에 위치할 수 있도록 결정될 수 있다.The substrate SUB may be formed of an integral material for supporting the device 500. The substrate SUB may be formed of a material that can transmit light in the operating region of the device 500. [ For example, the substrate SUB may be formed of glass or a transparent plastic. The gate oxide GO may be formed of a dielectric material. For example, the gate oxide (GO) may be formed of the same material as the thin film dielectric layer of the multi-stack graphene structure (100). For example, the gate oxide (GO) may be formed of Al 2 O 3 . However, the present invention is not limited thereto, and the gate oxide (GO) may be formed of a material different from the thin film dielectric layer of the multi-stack graphene structure 100. For example, the thickness of the gate oxide GO may be as thick as the light of the operating region of the device 500 can be transmitted. For example, the thickness of the gate oxide (GO) can be determined so that the multi-stack graphene structure 100 can be located at the first maximum of the field strength graph.

도 9는 단일 그래핀층의 흡수 특성을 나타내는 그래프이다. 도 10은 멀티스택 그래핀 구조의 흡수 특성을 나타내는 그래프이다. 도 11은 단일 그래핀층과 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다.9 is a graph showing absorption characteristics of a single graphene layer. 10 is a graph showing absorption characteristics of a multi-stack graphene structure. 11 is a graph comparing the performance of a single graphene layer and a multi-stack graphene structure.

도 9를 참조하면, 그래프의 x축은 광의 파장(μm)을 나타내고, 그래프의 y축은 광 흡수율을 나타낸다. 본 시뮬레이션에 이용된 디바이스는 단일 그래핀층을 포함하는 디바이스이다. 그래핀에 전기장을 인가하지 않은 경우는 실선으로 도시되고, 0.5 eV 의 전기장을 인가한 경우는 점선으로 도시된다. 점선의 광흡수율과 실선의 광흡수율의 크기 비율이 증폭율(enhancement factor)로 정의 될 수 있다. 도 11을 참조하면, 단일 그래핀층을 포함하는 디바이스의 증폭율은 점선으로 도시된다.Referring to FIG. 9, the x-axis of the graph represents the wavelength (μm) of light, and the y-axis of the graph represents the light absorption rate. The device used in this simulation is a device including a single graphene layer. The case where no electric field is applied to the graphenes is shown by a solid line, and the case where an electric field of 0.5 eV is applied is indicated by a dotted line. The ratio of the light absorption rate of the dotted line to the light absorption rate of the solid line can be defined as an enhancement factor. Referring to Figure 11, the amplification factor of a device comprising a single graphene layer is shown in dashed lines.

도 10을 참조하면, 그래프의 x축은 광의 파장(μm)을 나타내고, 그래프의 y축은 광 흡수율을 나타낸다. 본 시뮬레이션에 이용된 디바이스는 10개의 그래핀 스택을 포함하는 디바이스이다. 그래핀에 전기장을 인가하지 않은 경우는 실선으로 도시되고, 0.5 eV 의 전기장을 인가한 경우는 쇄선으로 도시된다. 점선의 광흡수율과 실선의 광흡수율의 크기 비율이 증폭율로 정의 될 수 있다. 도 11을 참조하면, 단일 그래핀층을 포함하는 디바이스의 증폭율은 쇄선으로 도시된다.Referring to Fig. 10, the x-axis of the graph represents the wavelength (m) of light, and the y-axis of the graph represents the light absorption rate. The device used in this simulation is a device including 10 graphene stacks. The case where no electric field is applied to the graphenes is shown by a solid line, and the case where an electric field of 0.5 eV is applied is shown by a chain line. The ratio of the light absorption rate of the dotted line to the light absorption rate of the solid line can be defined as the amplification factor. Referring to Figure 11, the amplification factor of a device comprising a single graphene layer is shown in dashed lines.

도 9와 도 10을 비교하면, 10개의 그래핀 스택을 포함하는 디바이스의 광흡수 효율의 극대값이 0.6 정도 임에 반해 멀티스택 그래핀 구조를 가지지 않는 디바이스의 광흡수 효율은 0.15 정도이다. 도 11을 참조하면, 쇄선으로 도시된 10개의 그래핀 스택을 포함하는 디바이스의 증폭율은 점선으로 도시된 단일 그래핀층을 포함하는 디바이스의 증폭율에 비해 7 배 이상 차이난다. 따라서, 멀티스택 그래핀 구조의 광 변조 효율이 단일 그래핀 구조에 비해 향상될 수 있다.Comparing FIG. 9 and FIG. 10, the maximum absorption efficiency of a device including ten graphene stacks is about 0.6, while a device having no multi-stack graphene structure has a light absorption efficiency of about 0.15. Referring to FIG. 11, the amplification factor of a device comprising ten graphene stacks, shown in phantom lines, is at least seven times greater than the amplification factor of a device comprising a single graphene layer, shown in dashed lines. Therefore, the light modulation efficiency of the multi-stack graphene structure can be improved as compared with the single graphene structure.

도 12는 단일 그래핀층의 위상 변화 특성을 나타내는 그래프이다. 도 13은 멀티스택 그래핀 구조의 위상 변화 특성을 나타내는 그래프이다. 12 is a graph showing phase change characteristics of a single graphene layer. 13 is a graph showing phase change characteristics of a multi-stack graphene structure.

도 12를 참조하면, 그래프의 x축은 광의 파장(μm)을 나타내고, 그래프의 y축은 위상 변화(°)를 나타낸다. 본 시뮬레이션에 이용된 디바이스는 단일 그래핀층을 포함하는 디바이스이다. 그래핀에 전기장을 인가하지 않은 경우는 실선으로 도시되고, 0.5 eV 의 전기장을 인가한 경우는 점선으로 도시된다. 디바이스의 작동영역인 3.6 μm 에서 전기장을 인가한 경우와 그렇지 않은 경우의 차이는 4.3°이다.Referring to FIG. 12, the x-axis of the graph represents the wavelength (μm) of light, and the y-axis of the graph represents the phase change (°). The device used in this simulation is a device including a single graphene layer. The case where no electric field is applied to the graphenes is shown by a solid line, and the case where an electric field of 0.5 eV is applied is indicated by a dotted line. The difference between the case where the electric field is applied at 3.6 μm and the case where the electric field is applied is 4.3 °.

도 13을 참조하면, 그래프의 x축은 광의 파장(μm)을 나타내고, 그래프의 y축은 위상 변화(°)를 나타낸다. 본 시뮬레이션에 이용된 디바이스는 10개의 그래핀 스택을 포함하는 디바이스이다. 그래핀에 전기장을 인가하지 않은 경우는 실선으로 도시되고, 0.5 eV 의 전기장을 인가한 경우는 점선으로 도시된다. 디바이스의 작동영역인 3.6 μm 에서 전기장을 인가한 경우와 그렇지 않은 경우의 차이는 42°이다.Referring to FIG. 13, the x-axis of the graph represents the wavelength (μm) of light, and the y-axis of the graph represents the phase change (°). The device used in this simulation is a device including 10 graphene stacks. The case where no electric field is applied to the graphenes is shown by a solid line, and the case where an electric field of 0.5 eV is applied is indicated by a dotted line. The difference between the case where the electric field is applied and the case where the electric field is applied at 3.6 μm, which is the operating range of the device, is 42 °.

도 12와 도 13을 비교하면, 10개의 그래핀 스택을 포함하는 디바이스의 위상 변화와 단일 그래핀층을 포함하는 디바이스의 위상 변화는 9배 이상 차이난다. 따라서, 멀티스택 그래핀 구조의 광 변조 효율이 단일 그래핀 구조에 비해 향상될 수 있다.Comparing FIG. 12 with FIG. 13, the phase change of a device including 10 graphene stacks and the phase change of a device including a single graphene layer are 9 times or more different. Therefore, the light modulation efficiency of the multi-stack graphene structure can be improved as compared with the single graphene structure.

도 14는 스택 개수에 따른 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다. 도 15는 스택 개수에 따른 멀티스택 그래핀 구조의 성능을 비교하는 그래프이다. 도 14 및 도 15을 참조하면, 디바이스의 그래핀 스택의 개수를 1 부터 10까지 올려가며 디바이스의 광 변조 효율을 시뮬레이션한 그래프가 도시된다. 14 is a graph comparing the performance of a multi-stack graphene structure according to the number of stacks. 15 is a graph comparing the performance of a multi-stack graphene structure according to the number of stacks. Referring to FIGS. 14 and 15, there is shown a graph simulating the light modulation efficiency of a device by increasing the number of graphene stacks of the device from 1 to 10. FIG.

도 14 를 참조하면, 그래프의 x축은 광의 파장(μm)을 나타내고, 그래프의 y축은 증폭율을 나타낸다. 증폭율에 대한 정의는 도 9 내지 11에서 전술한바 중복되는 내용은 생략한다. 그래핀 스택의 개수가 증가함에 따라, 디바이스의 증폭율이 점차 상승할 수 있다. Referring to FIG. 14, the x-axis of the graph represents the wavelength (μm) of light, and the y-axis of the graph represents the amplification factor. The definition of the amplification factor is the same as that described in Figs. As the number of graphene stacks increases, the amplification factor of the device may gradually increase.

도 15를 참조하면, 그래프의 x축은 그래핀 스택의 개수를 나타내고, 그래프의 y축은 디바이스의 작동 파장인 1.28 μm 을 기준으로 도 14 그래프의 증폭율 값을 나타낸다. 그래핀 스택의 개수가 증가함에 따라, 디바이스의 증폭율이 점차 상승할 수 있다. 도 15를 참조하면, 그래핀 스택의 개수가 6에서 7로 상승할 때, 증폭율이 상승률이 최대일 수 있다. Referring to FIG. 15, the x-axis of the graph represents the number of graphene stacks, and the y-axis of the graph represents the amplification factor of the graph of FIG. 14 based on the device operating wavelength of 1.28 μm. As the number of graphene stacks increases, the amplification factor of the device may gradually increase. Referring to FIG. 15, when the number of graphene stacks rises from 6 to 7, the rate of amplification can be maximized.

예를 들어, 그래핀 스택의 적정 개수는 다음과 같은 방법으로 도출할 수 있다. 첫째, 디바이스의 작동 파장을 먼저 설정한다. 둘째, 그래핀 스택의 개수에 따른 광 변조 효율을 시뮬레이션한다. 셋째, 그래핀 스택의 개수 증가에 따른 디바이스의 증폭율 증가 정도가 최대인 시점의 그래핀 스택의 개수를 도출한다. 넷째, 도출된 그래핀 스택의 개수를 그래핀 스택의 적정 개수로 판단한다.For example, the appropriate number of graphene stacks can be derived in the following way. First, set the operating wavelength of the device first. Second, we simulate the optical modulation efficiency according to the number of graphene stacks. Third, it derives the number of graphene stacks at the point where the degree of increase in the amplification factor of the device increases with the increase in the number of graphene stacks. Fourthly, the number of derived graphene stacks is determined as a proper number of graphene stacks.

도 16은 또 다른 실시예에 따른 디바이스(600)를 개략적으로 나타내는 단면도이다. 도 16을 참조하면, 디바이스(600)는 기판(SUB), 웨이브가이드(WG;Gate Oxide) 및 도 1에 따른 멀티스택 그래핀 구조(100)를 포함할 수 있다. 멀티스택 그래핀 구조는 도 1의 실시예에 한정되는 것은 아니며 전술한 실시예에 따른 일체의 멀티스택 그래핀 구조 중 어느 하나를 포함할 수 있다. 본 실시예에 따른 디바이스(600)는 광 변조기(optical modulator)로 기능 할 수 있다.16 is a cross-sectional view schematically showing a device 600 according to another embodiment. 16, a device 600 may include a substrate SUB, a gate guide (WG), and a multi-stack graphene structure 100 according to FIG. The multi-stack graphene structure is not limited to the embodiment of FIG. 1 but may include any one of the multi-stack graphene structures according to the above-described embodiments. The device 600 according to the present embodiment may function as an optical modulator.

웨이브가이드(WG)는 전반사를 통해 광을 일 방향으로 안내할 수 있다. 예를 들어, 광원(ls;light source)가 웨이브가이드(WG)의 일면으로 입사광(lin)을 조사할 수 있다. 웨이브가이드(WG)는 내부로 입사된 입사광(lin)이 광손실 없이 전달되어 출사광(lout)으로 출광되도록 할 수 있다. 예를 들어, 웨이브가이드(WG)는 기판(SUB)을 비롯한 주변보다 고 굴절률을 가질 수 있다. 멀티스택 그래핀 구조(100)는 웨이브가이드(WG)의 일면 상에 마련될 수 있다. 예를 들어, 멀티스택 그래핀 구조(100)는 웨이브가이드(WG)의 상부면에 마련되거나 또는 하부면에 마련될 수 있다. The waveguide WG can guide light in one direction through total reflection. For example, a light source ls may irradiate the incident light l in one surface of the waveguide WG. The waveguide WG can transmit the incident light l in which the light is incident without loss of light and emit the light as the outgoing light l out . For example, the waveguide WG may have a higher refractive index than the periphery including the substrate SUB. The multi-stack graphene structure 100 may be provided on one side of the waveguide WG. For example, the multi-stack graphene structure 100 may be provided on the upper surface of the waveguide WG or on the lower surface thereof.

멀티스택 그래핀 구조(100)와 웨이브가이드(WG)의 사이에 유전층(미도시)이 더 마련될 수 있다. 유전층은 Al2O3, HfO2, SiO2, Si3N4, ZrO2, Ta2O5 중 적어도 하나의 소재로 형성 될 수 있다. 유전층은 멀티스택 그래핀 구조(100)와 웨이브가이드(WG)의 사이를 전기적으로 절연할 수 있을 만큼의 두께를 가질 수 있다. A dielectric layer (not shown) may be further provided between the multi-stack graphene structure 100 and the waveguide WG. The dielectric layer may include Al 2 O 3 , HfO 2 , SiO 2, Si 3 N 4, ZrO 2, Ta 2 O 5 As shown in FIG. The dielectric layer may have a thickness sufficient to electrically isolate the multi-stack graphene structure 100 from the waveguide WG.

웨이브가이드(WG) 상에 전기적으로 튜너블(tunable)한 멀티스택 그래핀 구조(100)가 마련됨으로써, 웨이브가이드(WG)를 포함하는 디바이스(600)의 전기적 특성이 변조될 수 있다. 디바이스(600)는 멀티 스택 그래핀 구조(100)와 웨이브가이드(WG)를 지나가는 투명 파동(evanescent wave)과의 커플링(coupling)을 통해 전기 변조기(electronic modulator)로서의 성능을 향상시킬 수 있다. 예를 들어, 멀티 스택 그래핀 구조(100)의 도입을 통해, 그래핀과 웨이브가이드(WG)를 지나가는 투명 파동(evanescent wave)간의 커플링(coupling)이 될 수 있는 길이가 연장될 수 있다. 예를 들어, 디바이스(600)는 멀티스택 그래핀 구조(100)를 포함함으로써 양자제어 스타크 효과(Quantum-confined Stark effect)를 이용한 반도체를 이용하는 웨이브가이드 디바이스에 비해 더 강한 대간전이(interband optical transition)를 가질 수 있다. 예를 들어, 디바이스(600)는 넓은 작동 영역에서 기능(Broadband operation)이 가능하다. 예를 들어, 디바이스(600)는 멀티스택 그래핀 구조(100)를 포함함으로써, 빠른 속도의 작동이 가능하다. 예를 들어, 디바이스(600)는 멀티스택 그래핀 구조(100)를 포함함으로써, 통상의 CMOS 공정으로 생성될 수 있어 공정이 가능하고 생산 비용을 절감할 수 있다. The electrical characteristics of the device 600 including the waveguide WG can be modulated by providing a multi-stack graphene structure 100 that is electrically tunable on the waveguide WG. The device 600 may improve performance as an electronic modulator by coupling the multi-stack graphene structure 100 and the evanescent wave passing through the waveguide WG. For example, through the introduction of the multi-stack graphene structure 100, the length that can be the coupling between the graphene and the evanescent wave passing through the waveguide WG can be extended. For example, the device 600 includes a multi-stack graphene structure 100 to provide a stronger interband optical transition compared to waveguide devices using semiconductors using a quantum-confined Stark effect, Lt; / RTI > For example, the device 600 is capable of performing a broadband operation in a wide operating area. For example, the device 600 includes a multi-stack graphene structure 100, allowing for high speed operation. For example, device 600 includes a multi-stack graphene structure 100, which can be fabricated in a conventional CMOS process, enabling processability and reduced production costs.

디바이스(600)는, 웨이브가이드(WG)의 적어도 일면에 마련되며, 광을 입사 (coupling)시키거나 외부로 출광시킬 수 있는 그레이팅(grating;미도시)을 더 포함할 수 있다. 예를 들어, 그레이팅은 입사광(lin)이 입사되는 일면에 마련될 수 있다. 예를 들어, 그레이팅은 출사광(lout)이 출광되는 일면에 마련될 수 있다. 그레이팅은 여러 종류의 1차원 그레이팅, 2차원 그레이팅을 포함할 수 있으며 특별한 실시예에 한정되지 않는다. 예를 들어, 그레이팅은 선형 그레이팅(line and space grating)을 가질 수 있다. 예를 들어, 그레이팅은 2차원 패턴이 주기적으로 반복되는 2차원 그레이팅 일 수 있다. 상기 2차원 패턴은 다각형, 원형, 타원형 등의 다양한 형상을 가지며 특별한 실시예에 한정되지 않는다. The device 600 may further include a grating (not shown) provided on at least one surface of the waveguide WG and capable of coupling light or outputting light to the outside. For example, the grating may be provided on one side where incident light lin is incident. For example, the grating may be provided on one side where the outgoing light lout is emitted. The grating may include various kinds of one-dimensional gratings, two-dimensional gratings, and is not limited to a particular embodiment. For example, the grating may have a line and space grating. For example, the grating may be a two-dimensional grating in which the two-dimensional pattern is periodically repeated. The two-dimensional pattern has various shapes such as polygonal, circular, elliptical, and the like, and is not limited to a specific embodiment.

지금까지, 본 발명의 이해를 돕기 위하여 멀티스택 그래핀 구조와 이를 포함하는 디바이스에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.Up to now, to facilitate understanding of the present invention, an exemplary embodiment of a multi-stack graphene structure and a device including the multi-stack graphene structure has been described and shown in the accompanying drawings. It should be understood, however, that such embodiments are merely illustrative of the present invention and not limiting thereof. And it is to be understood that the invention is not limited to the details shown and described. Since various other modifications may occur to those of ordinary skill in the art.

100 : 멀티스택 그래핀 구조
110 : 그래핀층
111 : 제 1 그래핀층
112 : 제 2 그래핀층
113 : 제 3 그래핀층
120 : 박막 유전층
121 : 제 1 박막유전층
122 : 제 2 박막유전층
130 : 전기장 형성부
213-1, 213-2, 213-3, 213-4, 213-5 : 비정질 그래핀
RL : 반사층
GO : 게이트 옥사이드
SUB : 기판
WG : 웨이브가이드100: Multi-stack graphene structure
110: graphene layer
111: first graphene layer
112: second graphene layer
113: Third graphene layer
120: thin film dielectric layer
121: first thin film dielectric layer
122: second thin film dielectric layer
130: electric field forming part
213-1, 213-2, 213-3, 213-4, and 213-5: amorphous graphene
RL: Reflective layer
GO: Gate oxide
SUB: Substrate
WG: Wave Guide

Claims (21)

비정질 그래핀을 포함하는 그래핀층과 박막 유전층이 교대로 적층된 그래핀 스택; 및
상기 그래핀층에 전기장을 인가하는 전기장 형성부;를 포함하는 멀티스택 그래핀 구조.A graphene stack in which a graphene layer containing amorphous graphene and a thin film dielectric layer are alternately stacked; And
And an electric field forming unit applying an electric field to the graphene layer. 제 1 항에 있어서,
상기 멀티스택 그래핀 구조는, 상기 그래핀 스택을 2개 이상 포함하는 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the multi-stack graphene structure comprises at least two graphene stacks. 제 1 항에 있어서,
상기 비정질 그래핀은 패턴을 형성하는 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the amorphous graphene forms a pattern. 제 3 항에 있어서,
상기 패턴은 1차원 패턴, 2차원 패턴 중 어느 하나를 포함하는 멀티스택 그래핀 구조.The method of claim 3,
Wherein the pattern comprises one of a one-dimensional pattern and a two-dimensional pattern. 제 1 항에 있어서,
상기 비정질 그래핀은 비정질 탄소원자층(amorphous single carbon atomic layer)인 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the amorphous graphene is an amorphous single carbon atomic layer. 제 1 항에 있어서,
상기 박막 유전층의 두께는 20 nm 이하인 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the thin film dielectric layer has a thickness of 20 nm or less. 제 1 항에 있어서,
상기 박막 유전층은 상기 그래핀층 상에 ALD(atomic layer deposition) 방법으로 형성되는 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the thin film dielectric layer is formed by an atomic layer deposition (ALD) method on the graphene layer. 제 1 항에 있어서,
상기 박막 유전층은 Al2O3, HfO2, SiO2, Si3N4, ZrO2, Ta2O5 중 적어도 하나의 소재로 형성되는 멀티스택 그래핀 구조.The method according to claim 1,
Wherein the thin film dielectric layer comprises Al 2 O 3 , HfO 2 , SiO 2, Si 3 N 4, ZrO 2, Ta 2 O 5 Gt; a < / RTI > multi-stack graphene structure. 비정질 그래핀을 포함하며 서로 이격된 복수의 그래핀층;
상기 복수의 그래핀층의 사이마다 마련되는 박막 유전층; 및
상기 복수의 그래핀층에 전기장을 인가하는 전기장 형성부;를 포함하는 멀티스택 그래핀 구조.A plurality of graphene layers comprising amorphous graphene and spaced apart from each other;
A thin film dielectric layer provided between the plurality of graphene layers; And
And an electric field forming unit applying an electric field to the plurality of graphene layers. 제 9 항에 있어서,
상기 비정질 그래핀은 패턴을 형성하는 멀티스택 그래핀 구조.10. The method of claim 9,
Wherein the amorphous graphene forms a pattern. 제 9 항에 있어서,
상기 박막 유전층의 두께는 20 nm 이하인 멀티스택 그래핀 구조.10. The method of claim 9,
Wherein the thin film dielectric layer has a thickness of 20 nm or less. 제 9 항에 있어서,
상기 박막 유전층은 ALD(atomic layer deposition) 방법으로 형성되는 멀티스택 그래핀 구조.10. The method of claim 9,
Wherein the thin film dielectric layer is formed by an ALD (atomic layer deposition) method. 제 1 항에 따른 멀티스택 그래핀 구조;를 포함하는 디바이스.12. A device comprising a multi-stack graphene structure according to claim 1. 제 13 항에 있어서,
상기 디바이스는,
기판;
기판 상에 마련되는 게이트 옥사이드;를 더 포함하고,
상기 멀티스택 그래핀 구조는 상기 게이트 옥사이드 상에 마련되는 디바이스.14. The method of claim 13,
The device comprising:
Board;
And a gate oxide provided on the substrate,
Wherein the multi-stack graphene structure is provided on the gate oxide. 제 14 항에 있어서,
상기 디바이스는,
상기 기판과 상기 게이트 옥사이드 사이에 마련되는 반사층;을 더 포함하는 디바이스.15. The method of claim 14,
The device comprising:
And a reflective layer provided between the substrate and the gate oxide. 제 14 항에 있어서,
상기 게이트 옥사이드와 상기 박막 유전층은 동일한 재료로 형성되는 디바이스.15. The method of claim 14,
Wherein the gate oxide and the thin film dielectric layer are formed of the same material. 제 14 항에 있어서,
상기 게이트 옥사이드와 상기 박막 유전층은 상이한 재료로 형성되는 디바이스.15. The method of claim 14,
Wherein the gate oxide and the thin film dielectric layer are formed of different materials. 제 13 항에 있어서,
상기 디바이스는,
기판;
상기 기판 상에 마련되는 웨이브가이드(waveguide);를 더 포함하고,
상기 멀티스택 그래핀 구조는 상기 상기 웨이브가이드의 상부나 하부에 마련되는 디바이스.14. The method of claim 13,
The device comprising:
Board;
And a waveguide provided on the substrate,
Wherein the multi-stack graphene structure is provided at the top or bottom of the waveguide. 제 18 항에 있어서,
상기 웨이브가이드의 일면에 광을 조사하는 광원;을 더 포함하는 디바이스.19. The method of claim 18,
And a light source for irradiating light to one surface of the waveguide. 제 18 항에 있어서,
상기 웨이브가이드와 상기 멀티스택 그래핀 구조 사이에 마련되는 유전층;을 더 포함하는 디바이스.19. The method of claim 18,
And a dielectric layer provided between the waveguide and the multi-stack graphene structure. 제 18 항에 있어서,
상기 웨이브가이드 적어도 일면에 마련되며, 광을 상기 웨이브가이드의 내부로 입사 (coupling)시키거나 상기 웨이브가이드의 외부로 출광시킬 수 있는 그레이팅(grating);을 더 포함하는 디바이스.19. The method of claim 18,
And a grating provided on at least one surface of the waveguide and capable of coupling light to the inside of the waveguide or outputting the light to the outside of the waveguide.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047206A (en) * 2005-11-01 2007-05-04 삼성전기주식회사 Spatial optical modulator having a protective layer on a light reflective layer
KR20130042906A (en) * 2011-10-19 2013-04-29 삼성전자주식회사 Optical modulator using graphene
KR20140046471A (en) * 2011-07-27 2014-04-18 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 Nanopore sensors for biomolecular characterization
KR20160044977A (en) * 2014-10-16 2016-04-26 삼성전자주식회사 Method for forming amorphous carbon monolayer and electronic device having the amorphous carbon monolayer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047206A (en) * 2005-11-01 2007-05-04 삼성전기주식회사 Spatial optical modulator having a protective layer on a light reflective layer
KR20140046471A (en) * 2011-07-27 2014-04-18 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 Nanopore sensors for biomolecular characterization
KR20130042906A (en) * 2011-10-19 2013-04-29 삼성전자주식회사 Optical modulator using graphene
KR20160044977A (en) * 2014-10-16 2016-04-26 삼성전자주식회사 Method for forming amorphous carbon monolayer and electronic device having the amorphous carbon monolayer

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