KR20180046339A - light detecting device and method for manufacturing the same - Google Patents

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Abstract

The present invention relates to a photodetecting element of a germanium on insulator structure for forming a polycrystalline silicon layer and a polycrystalline germanium layer on a substrate and a manufacturing method thereof. The photodetecting element of the present invention comprises: a substrate; a first insulating layer on the substrate; a first polycrystalline silicon layer on the first insulating layer; a second insulating layer located on the first polysilicon layer and including a first opening part exposing the first polysilicon layer; a polycrystalline germanium layer located on the first polycrystalline silicon layer in the first opening part; and a second polycrystalline silicon layer located on the polycrystalline germanium layer and different from the first polycrystalline silicon layer in the first opening part.

Description

광 검출 소자 및 그의 제조 방법{light detecting device and method for manufacturing the same}[0001] The present invention relates to a light detecting device and a method of manufacturing the same,

본 발명은 광 검출 소자 및 그의 제조 방법에 관한 것으로, 구체적으로 게르마늄 온 인슐레이터 구조를 갖는 광 검출 소자 및 그의 제조 방법이다. The present invention relates to a photodetecting device and a method of manufacturing the same, and more specifically, to a photodetecting device having a germanium on insulator structure and a manufacturing method thereof.

이동 통신 산업의 급속한 발전으로 인해 정보통신용 소자 성능의 초고속, 초고집적화 및 저전력화에 대한 요구가 증가하고 있다. 이에 따라, 반도체 소자의 기판으로서 실리콘 온 인슐레이터(Silicon on Insulator: SOI) 기판이 이용되고 있다. 최근, 실리콘에 비해 전자 및 정공 이동도(Mobility) 가 우수한 게르마늄의 특성을 이용하기 위해 게르마늄 온 인슐레이터(Germanium on Insulator: GeOI) 기판에 대한 연구가 진행되고 있다.With the rapid development of the mobile communication industry, there is a growing demand for high-speed, ultra-high integration and low power consumption of information communication device performance. Accordingly, a silicon-on-insulator (SOI) substrate is used as a substrate of a semiconductor device. Recently, research on germanium on insulator (GeOI) substrates has been carried out in order to utilize the characteristics of germanium excellent in electron and hole mobility compared to silicon.

본 발명이 해결하고자 하는 과제는 다결정 실리콘 층과 다결정 게르마늄 층을 기판 상에 형성하는 게르마늄 온 인슐레이터 구조의 광 검출 소자 및 그의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a photodetector having a germanium on-insulator structure for forming a polycrystalline silicon layer and a polycrystalline germanium layer on a substrate, and a method for manufacturing the same.

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.

본 발명에 따른 광 검출 소자는, 기판; 상기 기판 상의 제1 절연 층; 상기 제1 절연 층 상의 제1 다결정 실리콘 층; 상기 제1 다결정 실리콘 층 상에 위치되고, 상기 제1 다결정 실리콘 층을 노출시키는 제1 개구부를 포함하는 제2 절연 층; 상기 제1 개구부 내에서, 상기 제1 다결정 실리콘 층 상에 위치되는 다결정 게르마늄 층; 및 상기 제1 개구부 내에서, 상기 다결정 게르마늄 층 상에 위치되고, 상기 제1 다결정 실리콘 층과 상이한 제2 다결정 실리콘 층을 포함한다. A photodetecting device according to the present invention includes: a substrate; A first insulating layer on the substrate; A first polycrystalline silicon layer on the first insulating layer; A second insulating layer located on the first polysilicon layer and including a first opening exposing the first polysilicon layer; A polycrystalline germanium layer located on the first polycrystalline silicon layer within the first opening; And a second polycrystalline silicon layer located on the polycrystalline germanium layer within the first opening, the second polycrystalline silicon layer being different from the first polycrystalline silicon layer.

일 실시 예에서, 상기 제2 다결정 실리콘 층과 상기 제2 절연 층 상에 위치되는 제3 절연 층; 상기 제3 및 제2 절연 층들을 관통하여, 상기 제1 다결정 실리콘 층과 연결되는 적어도 하나의 제1 비아; 및 상기 제3 절연 층을 관통하여, 상기 제2 다결정 실리콘 층과 연결되는 적어도 하나의 제2 비아를 더 포함할 수 있다. In one embodiment, a third insulating layer is disposed on the second polysilicon layer and the second insulating layer. At least one first via connected to the first polysilicon layer through the third and second insulating layers; And at least one second via connected to the second polycrystalline silicon layer through the third insulating layer.

일 실시 예에서, 상기 제1 및 제2 비아들의 각각과 연결되는 상기 제3 절연 층 상의 복수의 금속 패턴들을 더 포함할 수 있다. In one embodiment, it may further comprise a plurality of metal patterns on the third insulating layer connected to each of the first and second vias.

일 실시 예에서, 상기 제1 다결정 실리콘 층은 p형 불순물 및 n형 불순물 중 어느 하나를 포함하고, 상기 제2 다결정 실리콘 층은 상기 p형 불순물 및 상기 n형 불순물 중 나머지 하나를 포함할 수 있다. In one embodiment, the first polycrystalline silicon layer may include any one of a p-type impurity and an n-type impurity, and the second polycrystalline silicon layer may include the other one of the p-type impurity and the n-type impurity .

일 실시 예에서, 상기 제2 절연 층은, 상기 제1 다결정 실리콘 층과 접하는 제1 면과, 상기 제1 면과 대향되며 상기 제1 면과 중첩되는 제2 면을 포함하며, 상기 다결정 게르마늄 층은, 상기 제2 다결정 실리콘 층과 접하며 상기 제1 및 제2 면들 사이에 위치되는 제4 면을 포함할 수 있다. In one embodiment, the second insulating layer includes a first surface in contact with the first polycrystalline silicon layer, and a second surface opposite the first surface and overlapping the first surface, wherein the polycrystalline germanium layer May include a fourth surface in contact with the second polycrystalline silicon layer and located between the first and second surfaces.

일 실시 예에서, 상기 제2 및 제4 면들 간의 이격 거리는 100nm 내지 200nm일 수 있다. In one embodiment, the spacing distance between the second and fourth faces may be between 100 nm and 200 nm.

일 실시 예에서, 상기 제2 다결정 실리콘 층은, 상기 다결정 게르마늄 층과 접하는 제5 면과, 상기 제5 면과 대향된 제6 면을 포함하고, 상기 제2 면과 상기 제6 면은 동일 평면 상에 위치될 수 있다. In one embodiment, the second polycrystalline silicon layer includes a fifth surface in contact with the layer of polycrystalline germanium and a sixth surface opposite to the fifth surface, wherein the second surface and the sixth surface are coplanar Lt; / RTI >

일 실시 예에서, 상기 제2 다결정 실리콘 층은, 상기 다결정 게르마늄 층과 접하는 제5 면과, 상기 제5 면과 대향된 제6 면을 포함하고, 상기 제4 및 제6 면들 간의 이격 거리는, 상기 제2 및 제4 면들 간의 이격 거리와 동일할 수 있다. In one embodiment, the second polycrystalline silicon layer includes a fifth surface in contact with the layer of polycrystalline germanium and a sixth surface opposite to the fifth surface, the spacing distance between the fourth and sixth surfaces being less than May be equal to the separation distance between the second and fourth sides.

일 실시 예에서, 상기 제1 다결정 실리콘 층은, 상기 제1 개구부와 중첩되고, 상기 제1 절연 층을 향해 함몰된 제2 개구부를 포함할 수 있다. In one embodiment, the first polycrystalline silicon layer may include a second opening overlapped with the first opening and recessed toward the first insulating layer.

일 실시 예에서, 상기 제1 및 제2 절연 층들의 각각은, 산화물(oxide), 질화물(nitride), 및 산질화물(Oxynitrides) 중 적어도 어느 하나를 포함할 수 있다. In one embodiment, each of the first and second insulating layers may include at least one of oxide, nitride, and oxynitrides.

본 발명에 따른 광 검출 소자의 제조 방법은, 기판 상에 제1 절연 층과, 제1 다결정 실리콘 층을 순차적으로 적층하고; 상기 제1 다결정 실리콘 층 상에 제2 절연 층을 형성하고; 상기 제2 절연 층을 식각하여, 상기 제1 다결정 실리콘 층의 제1 영역을 노출시키는 제1 개구부를 형성하고; 상기 제1 영역 상에 상기 다결정 게르마늄 층을 형성하고; 그리고, 상기 다결정 게르마늄 층 상에 상기 제1 다결정 실리콘 층과 상이한 제2 다결정 실리콘 층을 형성하는 것을 포함한다.A manufacturing method of a photodetecting device according to the present invention comprises: sequentially laminating a first insulating layer and a first polycrystalline silicon layer on a substrate; Forming a second insulating layer on the first polysilicon layer; Etching the second insulating layer to form a first opening exposing a first region of the first polycrystalline silicon layer; Forming the polycrystalline germanium layer on the first region; And forming a second polycrystalline silicon layer different from the first polycrystalline silicon layer on the polycrystalline germanium layer.

일 실시 예에서, 상기 제2 다결정 실리콘 층과 상기 제2 절연 층 상에 제3 절연 층을 형성하고; 상기 제2 및 제3 절연 층들을 식각하여, 상기 제1 다결정 실리콘 층을 노출시키는 적어도 하나의 제1 비아 개구부를 형성하고; 상기 제3 절연 층을 식각하여, 상기 제2 다결정 실리콘 층을 노출시키는 적어도 하나의 제2 비아 개구부를 형성하고; 상기 제1 비아 개구부 내에 상기 제1 다결정 실리콘 층과 연결되는 제1 비아를 형성하고, 상기 제2 비아 개구부 내에 상기 제2 다결정 실리콘 층과 연결되는 제2 비아를 형성하는 것을 더 포함할 수 있다. In one embodiment, a third insulating layer is formed on the second polycrystalline silicon layer and the second insulating layer; Etching the second and third insulating layers to form at least one first via opening exposing the first polysilicon layer; Etching the third insulating layer to form at least one second via opening exposing the second polysilicon layer; Forming a first via connected to the first polycrystalline silicon layer in the first via opening and forming a second via in the second via opening to be connected to the second polycrystalline silicon layer.

일 실시 예에서, 상기 제3 절연 층 상에 상기 제1 및 제2 비아들과 연결되는 복수의 금속 패턴들을 형성하는 것을 더 포함할 수 있다. In one embodiment, the method may further comprise forming a plurality of metal patterns on the third insulating layer that are connected to the first and second vias.

일 실시 예에서, 상기 제1 다결정 실리콘 층은 n형 불순물 및 p형 불순물 중 어느 하나를 포함하고, 상기 제2 다결정 실리콘 층은 상기 n형 불순물 및 상기 p형 불순물 중 나머지 하나를 포함할 수 있다. In one embodiment, the first polycrystalline silicon layer may include any one of an n-type impurity and a p-type impurity, and the second polycrystalline silicon layer may include the other one of the n-type impurity and the p-type impurity .

일 실시 예에서, 상기 제2 절연 층은 상기 제1 다결정 실리콘 층과 접하는 제1 면과, 상기 제1 면과 대향된 제2 면을 포함하고, 상기 다결정 게르마늄 층을 형성하는 것은, 제1 공정 가스를 사용하여, 상기 제1 영역으로부터 상기 제1 및 제2 면들 사이의 위치까지 상기 다결정 게르마늄 층을 성장시키는 것을 포함하고, In one embodiment, the second insulating layer includes a first surface in contact with the first polysilicon layer and a second surface opposite to the first surface, wherein forming the polycrystalline germanium layer comprises: Using a gas to grow said polycrystalline germanium layer from said first region to a position between said first and second faces,

상기 제2 다결정 실리콘 층을 형성하는 것은, 제2 공정 가스를 사용하여, 상기 다결정 게르마늄 층으로부터 상기 제2 면과 동일한 위치까지 상기 제2 다결정 실리콘 층을 성장시키는 것을 포함하는Forming the second polycrystalline silicon layer comprises growing the second polycrystalline silicon layer from the polycrystalline germanium layer to the same position as the second surface using a second process gas

일 실시 예에서, 상기 다결정 게르마늄 층을 성장시키는 것은, 350℃ 내지 700℃의 온도 및 30torr 내지 80torr의 압력 내에서 수행될 수 있다. In one embodiment, the growth of the polycrystalline germanium layer can be performed at a temperature of from 350 DEG C to 700 DEG C and a pressure of from 30 torr to 80 torr.

일 실시 예에서, 상기 제2 다결정 실리콘 층을 성장시키는 것은, 400℃ 내지 600℃의 온도 및 30torr 내지 760torr의 압력 내에서 수행될 수 있다. In one embodiment, growing the second polycrystalline silicon layer can be performed at a temperature of 400 ° C to 600 ° C and a pressure of 30 torr to 760 torr.

일 실시 예에서, 상기 제1 공정 가스는 GeH4(g) 가스를 포함하고, 상기 제2 공정 가스는 SiH4(g) 가스, SiH2Cl2(g) 가스 및 SiCl4(g) 가스 중 어느 하나를 포함할 수 있다. In one embodiment, the first process gas comprises a GeH 4 (g) gas and the second process gas comprises a SiH 4 (g) gas, a SiH 2 Cl 2 (g) gas, and a SiCl 4 And may include any one of them.

일 실시 예에서, 상기 다결정 게르마늄 층은 감압화학기상증착공정(RPCVD) 또는 초고진동화학기상증착공정(UHVCVD)을 이용하여, 상기 제1 다결정 실리콘 층 상에 형성될 수 있다. In one embodiment, the polycrystalline germanium layer may be formed on the first polycrystalline silicon layer using a reduced pressure chemical vapor deposition process (RPCVD) or a ultra high vibration chemical vapor deposition process (UHVCVD).

일 실시 예에서, 상기 제1 개구부를 형성한 후, 상기 제1 영역에 상기 제1 절연 층을 향해 함몰된 제2 개구부를 형성하는 것을 더 포함할 수 있다. In one embodiment, after forming the first opening, forming the second opening in the first region, the second opening being recessed toward the first insulating layer.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명의 실시 예들에 따르면, 다결정 실리콘 층과 다결정 게르마늄 층을 기판 상에 형성하여 게르마늄 온 인슐레이터 구조를 형성할 수 있다. According to embodiments of the present invention, a polycrystalline silicon layer and a polycrystalline germanium layer may be formed on a substrate to form a germanium on insulator structure.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the effects mentioned above, and other effects not mentioned can be clearly understood by those skilled in the art from the description of the claims.

도 1은 본 발명의 실시 예들에 따른 광 검출 소자를 나타낸 단면도이다.
도 2은 도 1의 A 영역의 확대도이다.
도 3는 도 1의 광 검출 소자의 변형 예를 나타낸 단면도이다.
도 4는 도 1의 광 검출 소자의 제조 방법을 나타낸 플로우 차트이다.
도 5 내지 도 12은 도 1의 광 검출 소자의 제조 방법을 나타낸 단면도들이다. 1 is a cross-sectional view showing a light detecting element according to embodiments of the present invention.
2 is an enlarged view of the area A in Fig.
3 is a cross-sectional view showing a modification of the photodetecting device of Fig.
4 is a flowchart showing a manufacturing method of the photodetecting device of Fig.
FIGS. 5 to 12 are cross-sectional views illustrating a method of manufacturing the photodetecting device of FIG.

이하, 도면을 참조하여, 본 발명의 개념 및 이에 따른 실시 예들에 대해 상세히 설명하기로 한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a concept of the present invention and embodiments according to the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시 예들에 따른 광 검출 소자를 나타낸 단면도이다. 도 2은 도 1의 A 영역의 확대도이다. 도 1의 단면도는 광 검출 소자의 종단면도일 수 있다. 1 is a cross-sectional view showing a light detecting element according to embodiments of the present invention. 2 is an enlarged view of the area A in Fig. The sectional view of Fig. 1 may also be a longitudinal section of the photodetecting device.

도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 광 검출 소자(1)는 기판(10), 제1 절연 층(20), 제1 다결정 실리콘 층(30), 제2 절연 층(60), 다결정 게르마늄 층(40), 및 제2 다결정 실리콘 층(50)을 포함할 수 있다. 광 검출 소자(1)는 제3 절연 층(70), 제1 비아(80), 제2 비아(85) 및 금속 패턴들(90)을 더 포함할 수 있다.1 and 2, the photodetecting device 1 according to the embodiment of the present invention includes a substrate 10, a first insulating layer 20, a first polycrystalline silicon layer 30, a second insulating layer 60, a polycrystalline germanium layer 40, and a second polycrystalline silicon layer 50. The photodetecting device 1 may further include a third insulating layer 70, a first via 80, a second via 85, and metal patterns 90.

기판(10)은 벌크 실리콘 기판일 수 있다. 기판(10)은 서로 대향된 상면과 하면을 가질 수 있다. 기판(10) 상에 제1 절연 층(20)이 위치될 수 있다. 제1 절연 층(20)은 기판(10)의 상면을 완전히 덮을 수 있다. 제1 절연 층(20)은 산화물(oxide), 질화물(nitride), 및 산질화물(Oxynitrides) 중 적어도 어느 하나를 포함할 수 있다. The substrate 10 may be a bulk silicon substrate. The substrate 10 may have upper and lower surfaces opposite to each other. A first insulating layer 20 may be located on the substrate 10. The first insulating layer 20 can completely cover the upper surface of the substrate 10. [ The first insulating layer 20 may include at least one of oxide, nitride, and oxynitrides.

제1 다결정 실리콘 층(30)은 제1 절연 층(20) 상에 위치될 수 있다. 실시 예에서, 제1 다결정 실리콘 층(30)은 제1 절연 층(20)의 중심 영역과 중첩될 수 있다. 제1 다결정 실리콘 층(30)은 제1 절연 층(20)의 일부를 덮을 수 있다. 제1 다결정 실리콘 층(30)은 n형 불순물 및 p형 불순물 중 어느 하나를 포함할 수 있다. 기판(10), 제1 절연 층(20) 및 제1 다결정 실리콘 층(30)은 실리콘 온 인슐레이터(Silicon on insulator, SOI) 구조를 형성할 수 있다. 제1 다결정 실리콘 층(30)은 서로 대향된 상면과 하면을 포함할 수 있다. 제1 다결정 실리콘 층(30)의 높이는 대략 50nm 내지 대략 1000nm일 수 있다. 여기서, 제1 다결정 실리콘 층(30)의 높이는 제1 다결정 실리콘 층(30)의 상면(33)과 하면(31) 간의 이격 거리(D3)를 의미할 수 있다. The first polysilicon layer 30 may be located on the first insulating layer 20. In an embodiment, the first polycrystalline silicon layer 30 may overlap the central region of the first insulating layer 20. The first polycrystalline silicon layer 30 may cover a part of the first insulating layer 20. The first polycrystalline silicon layer 30 may include any one of an n-type impurity and a p-type impurity. The substrate 10, the first insulating layer 20 and the first polysilicon layer 30 may form a silicon on insulator (SOI) structure. The first polycrystalline silicon layer 30 may include upper and lower surfaces opposed to each other. The height of the first polycrystalline silicon layer 30 may be approximately 50 nm to approximately 1000 nm. The height of the first polycrystalline silicon layer 30 may mean a distance D3 between the upper surface 33 and the lower surface 31 of the first polycrystalline silicon layer 30.

제2 절연 층(60)은 제1 다결정 실리콘 층(30) 상에 위치될 수 있다. 제2 절연 층(60)은 서로 대향된 제1 면(61)과 제2 면(63)을 가질 수 있다. 제1 면(61)은 제1 다결정 실리콘 층(30)과 접할 수 있다. 제2 면(63)은 제3 절연 층(70)과 접할 수 있다. 제1 면(61)과 제2 면(63)은 서로 중첩될 수 있다. 제2 절연 층(60)은 제1 다결정 실리콘 층(30)의 일부를 노출시키는 제1 개구부(65)를 포함할 수 있다. 예를 들면, 제1 다결정 실리콘 층(30)의 제1 영역(PA)은 제1 개구부(65)를 통해 노출될 수 있다. 제1 개구부(65)의 높이는 제1 다결정 실리콘 층(30)의 상면(33), 및 제2 면(63) 간의 이격 거리(D0, 이하, 제1 이격 거리)일 수 있다. 제2 절연 층(60)은 산화물(oxide), 질화물(nitride), 및 산질화물(Oxynitrides) 중 적어도 어느 하나를 포함할 수 있다. 제2 절연 층(60)은 제1 개구부(65)와 이격되고, 제1 다결정 실리콘 층(30)을 노출시키는 적어도 하나의 제1 서브 개구부(67)를 포함할 수 있다. The second insulating layer 60 may be located on the first polycrystalline silicon layer 30. The second insulating layer 60 may have a first surface 61 and a second surface 63 facing each other. The first surface 61 may be in contact with the first polysilicon layer 30. The second surface 63 may be in contact with the third insulating layer 70. The first surface 61 and the second surface 63 may overlap each other. The second insulating layer 60 may include a first opening 65 exposing a portion of the first polysilicon layer 30. For example, the first region PA of the first polycrystalline silicon layer 30 may be exposed through the first opening 65. The height of the first opening 65 may be a distance D0 between the top surface 33 of the first polycrystalline silicon layer 30 and the second surface 63 (hereinafter referred to as a first spacing distance). The second insulating layer 60 may include at least one of oxide, nitride, and oxynitrides. The second insulating layer 60 may include at least one first sub-opening 67 spaced apart from the first opening 65 and exposing the first polysilicon layer 30.

다결정 게르마늄 층(40)은 제1 다결정 실리콘 층(30) 상에 위치될 수 있다. 즉, 실리콘 온 인슐레이터 구조 상에 다결정 게르마늄 층(40)이 제공될 수 있다. 이에 따라, 광 검출 소자(1)는 다결정 게르마늄 온 인슐레이터 구조를 형성할 수 있다. 다결정 게르마늄 층(40)은 진성(i형) 반도체 층일 수 있다. 다결정 게르마늄 온 인슐레이터 구조에서, 다결정 게르마늄 층(40)은 낮은 에너지 밴드 갭을 가질 수 있다. 이에 따라, 다결정 게르마늄 온 인슐레이터 구조는 저 전압 설계, 광 검출 소자(1)에 적용에 유리할 수 있다. 다결정 게르마늄 층은 광자를 효과적으로 흡수할 수 있다. 다결정 게르마늄 층(40)은 흡수된 광자를 이용하여, 제1 다결정 실리콘 층(30) 또는 제2 다결정 실리콘 층(50)으로 흐르는 전류를 생성할 수 있다. The polycrystalline germanium layer 40 may be located on the first polycrystalline silicon layer 30. That is, a polycrystalline germanium layer 40 may be provided on the silicon-on-insulator structure. Accordingly, the photodetecting element 1 can form a polycrystalline germanium on insulator structure. The polycrystalline germanium layer 40 may be an intrinsic (i-type) semiconductor layer. In the polycrystalline germanium on-insulator structure, the polycrystalline germanium layer 40 may have a low energy bandgap. Accordingly, the polycrystalline germanium on insulator structure can be advantageous for application to the photodetecting device 1 with a low voltage design. The polycrystalline germanium layer can effectively absorb photons. The polycrystalline germanium layer 40 can generate an electric current flowing to the first polycrystalline silicon layer 30 or the second polycrystalline silicon layer 50 using the absorbed photons.

다결정 게르마늄 층(40)은 제1 개구부(65) 내에 위치될 수 있다. 다결정 게르마늄 층(40)은 제1 다결정 실리콘 층(30)의 일부를 덮을 수 있다. 다결정 게르마늄 층(40)은 다결정의 게르마늄을 포함할 수 있다. The polycrystalline germanium layer 40 may be located within the first opening 65. The polycrystalline germanium layer 40 may cover a portion of the first polycrystalline silicon layer 30. The polycrystalline germanium layer 40 may comprise polycrystalline germanium.

다결정 게르마늄 층(40)은 제1 다결정 실리콘 층(30)의 일부와 중첩될 수 있다. 다결정 게르마늄 층(40)은 서로 대향된 제3 및 제4 면들(41, 43)을 가질 수 있다. 제3 면(41)은 제1 다결정 실리콘 층(30)과 접할 수 있다. 제4 면(43)은 제2 면(63)보다 제1 다결정 실리콘 층(30)과 인접할 수 있다. 즉, 제4 면(43)은 제2 면(63)의 아래에 위치될 수 있다. 제4 면(43)은 제2 다결정 실리콘 층(50)과 접할 수 있다. 다결정 게르마늄 층(40)의 높이는 제3 면(41)과 제4 면(43) 간의 제2 이격 거리(D1)일 수 있다. 제2 이격 거리(D1)은 제1 면(61)과 제4 면(43) 간의 이격 거리와 동일할 수 있다. 제1 및 제2 이격 거리들(D0, D1) 간의 차는 대략 100nm 내지 대략 200nm일 수 있다. 즉, 제2 및 제4 면들(63, 43) 간의 이격 거리는 대략 100nm 내지 대략 200nm일 수 있다. The polycrystalline germanium layer 40 may overlap with a portion of the first polycrystalline silicon layer 30. The polycrystalline germanium layer 40 may have third and fourth faces 41, 43 opposed to each other. The third surface 41 can be in contact with the first polysilicon layer 30. The fourth surface 43 may be adjacent to the first polysilicon layer 30 than the second surface 63. That is, the fourth surface 43 may be positioned below the second surface 63. [ The fourth surface 43 may be in contact with the second polycrystalline silicon layer 50. The height of the polycrystalline germanium layer 40 may be a second distance D1 between the third surface 41 and the fourth surface 43. [ The second spacing distance D1 may be the same as the spacing distance between the first surface 61 and the fourth surface 43. [ The difference between the first and second spacings D0 and D1 may be approximately 100 nm to approximately 200 nm. That is, the spacing distance between the second and fourth faces 63, 43 may be approximately 100 nm to approximately 200 nm.

제2 다결정 실리콘 층(50)은 다결정 게르마늄 층(40)에 위치될 수 있다. 제2 다결정 실리콘 층(50)은 제2 개구부(37) 내에 위치될 수 있다. 제2 다결정 실리콘 층(50)은 다결정 게르마늄 층(40)을 완전히 덮을 수 있다. 제2 다결정 실리콘 층(50)은 제1 다결정 실리콘 층(30)의 일부와 중첩될 수 있다. 제2 다결정 실리콘 층(50)과 제1 다결정 실리콘 층(30)은 서로 도전형이 다를 수 있다. 제1 다결정 실리콘 층(30)은 n형 불순물 및 p형 불순물 중 어느 하나를 포함하고, 제2 다결정 실리콘 층(50)은 n형 불순물 및 p형 불순물 중 나머지 하나를 포함할 수 있다. 예를 들면, 제1 다결정 실리콘 층(30)은 n형 반도체 층일 수 있고, 제2 다결정 실리콘 층(50)은 p형 반도체 층일 수 있다. 실시 예에서, 제1 다결정 실리콘 층(30), 다결정 게르마늄 층(40), 및 제2 다결정 실리콘 층(50)은 P-I-N 또는 N-I-P 다이오드 구조를 형성할 수 있다. The second polycrystalline silicon layer 50 may be located in the polycrystalline germanium layer 40. The second polycrystalline silicon layer 50 may be located in the second opening 37. The second polycrystalline silicon layer 50 may completely cover the polycrystalline germanium layer 40. The second polycrystalline silicon layer 50 may be overlapped with a portion of the first polycrystalline silicon layer 30. The second polycrystalline silicon layer 50 and the first polycrystalline silicon layer 30 may have different conductivity types from each other. The first polycrystalline silicon layer 30 may include any one of an n-type impurity and a p-type impurity, and the second polycrystalline silicon layer 50 may include the other one of the n-type impurity and the p-type impurity. For example, the first polycrystalline silicon layer 30 may be an n-type semiconductor layer, and the second polycrystalline silicon layer 50 may be a p-type semiconductor layer. In an embodiment, the first polycrystalline silicon layer 30, the polycrystalline germanium layer 40, and the second polycrystalline silicon layer 50 may form a P-I-N or N-I-P diode structure.

제2 다결정 실리콘 층(50)은 서로 대향된 제5 면(51)과 제6 면(53)을 포함할 수 있다. 제5 면(51)은 다결정 게르마늄 층(40)의 제4 면(43)과 접할 수 있다. 제6 면(53)은 제3 절연 층(70)과 접할 수 있다. 제2 다결정 실리콘 층(50)의 높이는 제5 및 제6 면들(51, 53) 간의 이격 거리(D2)일 수 있다. 제5 및 제6 면들(51, 53) 간의 이격 거리(D2)는 제2 및 제5 면들(43, 51) 간의 이격 거리와 동일할 수 있다. 제6 면(53)은 제2 절연 층(60)의 제2 면(63)과 동일 평면 상에 위치될 수 있다.The second polycrystalline silicon layer 50 may include a fifth surface 51 and a sixth surface 53 facing each other. The fifth side 51 may be in contact with the fourth side 43 of the polycrystalline germanium layer 40. The sixth surface (53) may be in contact with the third insulating layer (70). The height of the second polycrystalline silicon layer 50 may be a distance D2 between the fifth and sixth surfaces 51 and 53. [ The spacing distance D2 between the fifth and sixth sides 51 and 53 may be the same as the spacing distance between the second and fifth faces 43 and 51. [ The sixth surface 53 may be coplanar with the second surface 63 of the second insulating layer 60.

제3 절연 층(70)은 제2 다결정 실리콘과 제2 절연 층(60) 상에 위치될 수 있다. 제3 절연 층(70)은 산화물(oxide), 질화물(nitride), 및 산질화물(Oxynitrides) 중 적어도 어느 하나를 포함할 수 있다. The third insulating layer 70 may be located on the second polycrystalline silicon and the second insulating layer 60. The third insulating layer 70 may include at least one of oxide, nitride, and oxynitrides.

제3 절연 층(70)은 그를 관통하는 적어도 하나의 제2 서브 개구부(77), 및 적어도 하나의 제3 서브 개구부(75)를 포함할 수 있다. 제2 및 제3 서브 개구부들(75, 77)은 서로 이격될 수 있다. 제2 서브 개구부(77)는 제1 서브 개구부(67)와 수직하게 중첩될 수 있다. 제1 및 제2 서브 개구부들(67, 77)은 제1 다결정 실리콘 층(30)을 노출시키는 제1 비아 개구부(O1)를 구성할 수 있다. The third insulating layer 70 may include at least one second sub-opening 77 through it, and at least one third sub-opening 75. The second and third sub-openings 75, 77 may be spaced apart from one another. The second sub-opening 77 may be superimposed perpendicular to the first sub-opening 67. The first and second sub-openings 67,77 may constitute a first via opening O1 that exposes the first polysilicon layer 30.

제3 서브 개구부(75)는 제2 다결정 실리콘 층(50)을 노출하는 할 수 있다. 이하, 제3 서브 개구부(75)는 제2 비아 개구부(O2)라고 지칭한다. The third sub-opening 75 may expose the second polycrystalline silicon layer 50. Hereinafter, the third sub opening 75 is referred to as a second via opening O2.

제1 비아(80)은 제1 비아 개구부(O1) 내에 위치될 수 있다. 즉, 제1 비아(80)은 제2 및 제3 절연 층들(60, 70)을 관통하여, 제1 다결정 실리콘 층(30)과 연결될 수 있다. 실시 예에서, 제1 비아(80)은 평면적 관점에서, 링 형상으로 제공될 수 있다. 제1 비아(80)은 도전성의 금속 물질을 포함할 수 있다. The first via 80 may be located within the first via opening O1. That is, the first via 80 may penetrate the second and third insulating layers 60 and 70 and may be connected to the first polycrystalline silicon layer 30. In an embodiment, the first via 80 may be provided in a ring shape, in plan view. The first via 80 may comprise a conductive metal material.

제2 비아(85)는 제2 비아 개구부(O2) 내에 위치될 수 있다. 즉, 제2 비아(85)는 제3 절연 층(70)을 관통하여, 제2 다결정 실리콘 층(50)과 연결될 수 있다. 실시 예에서, 제2 비아(85)는 평면적 관점에서, 링 형상으로 제공될 수 있다. 제2 비아(85)는 도전성 금속 물질을 포함할 수 있다. The second via 85 may be located in the second via opening O2. That is, the second vias 85 may penetrate the third insulating layer 70 and may be connected to the second polycrystalline silicon layer 50. In an embodiment, the second vias 85 may be provided in a ring shape, from a plan viewpoint. The second vias 85 may comprise a conductive metal material.

금속 패턴들(90)은 제3 절연 층(70) 상에 위치될 수 있다. 금속 패턴들(90)의각각은 평면적 관점에서, 링 형상으로 제공될 수 있다. 금속 패턴들(90)은 제1 및 제2 비아들(80, 85)의 각각과 연결될 수 있다. 제1 및 제2 비아들(80, 85)의 각각은 금속 패턴들(90)과 수직하게 중첩될 수 있다. 금속 패턴들(90)의 각각은 서로 이격될 수 있다. 이에 따라, 금속 패턴들(90)은 제1 및 제2 다결정 실리콘 층들(30, 50)과 전기적으로 연결될 수 있다. 금속 패턴들(90)은 도전성 금속 물질 또는 금속 화합물을 포함할 수 있다. 예를 들어, 금속 패턴들(90)은 Al, Cu, Ti, TiN, Pt, Ta 또는 이들의 화합물을 포함할 수 있다. 금속 패턴들(90)은 전극의 기능을 할 수 있다. 다결정 게르마늄 층(40)에서 생성된 전류는 제1 및 제2 다결정 실리콘 층들(30, 50)과, 제1 및 제2 비아들(80, 85)들을 통해 금속 패턴들(90)로 흐를 수 있다. The metal patterns 90 may be located on the third insulating layer 70. Each of the metal patterns 90 may be provided in a ring shape, from a plan viewpoint. The metal patterns 90 may be connected to each of the first and second vias 80, 85. Each of the first and second vias 80 and 85 may be vertically overlapped with the metal patterns 90. Each of the metal patterns 90 may be spaced apart from each other. Accordingly, the metal patterns 90 may be electrically connected to the first and second polycrystalline silicon layers 30 and 50. The metal patterns 90 may comprise a conductive metal material or a metal compound. For example, the metal patterns 90 may include Al, Cu, Ti, TiN, Pt, Ta, or a compound thereof. The metal patterns 90 may function as an electrode. The current generated in the polycrystalline germanium layer 40 can flow through the first and second polycrystalline silicon layers 30 and 50 and the metal patterns 90 through the first and second vias 80 and 85 .

도 3은 도 1의 광 검출 소자의 변형 예를 나타낸 단면도이다. 도 3는 도 1의 단면도와 대응하는 종단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명한 실시 예와 실질적으로 동일한 구성요소에 대한 설명은 생략하거나 간략히 설명한다.3 is a cross-sectional view showing a modification of the photodetecting device of FIG. Fig. 3 is a cross-sectional view corresponding to Fig. 1; Fig. For the sake of brevity, descriptions of components substantially the same as those described with reference to Figs. 1 and 2 are omitted or briefly described.

도 3을 참조하면, 광 검출 소자(1)는 기판(10), 제1 절연 층(20), 제1 다결정 실리콘 층(30), 제2 절연 층(60), 다결정 게르마늄 층(40), 제2 다결정 실리콘 층(50), 제3 절연 층(70), 제1 비아(80), 제2 비아(85) 및 금속 패턴들(90)을 포함할 수 있다. 3, the photodetecting device 1 includes a substrate 10, a first insulating layer 20, a first polycrystalline silicon layer 30, a second insulating layer 60, a polycrystalline germanium layer 40, A second via layer 80, a second polysilicon layer 50, a third insulating layer 70, a first via 80, a second via 85, and metal patterns 90.

도 3의 제1 다결정 실리콘 층(30)의 높이는 도 1의 제1 다결정 실리콘 층(30, 도 1 참조)의 높이보다 클 수 있다. 제1 다결정 실리콘 층(30)의 높이(D3')는 제2 다결정 실리콘 층(50)의 높이(D3, 도 1 참조)보다 클 수 있다. The height of the first polysilicon layer 30 of FIG. 3 may be greater than the height of the first polysilicon layer 30 (FIG. 1) of FIG. The height D3 'of the first polysilicon layer 30 may be greater than the height D3 of the second polysilicon layer 50 (see FIG. 1).

제1 다결정 실리콘 층(30)은 제1 절연 층(20)을 향해 함몰된 제2 개구부(37)를 포함할 수 있다. 상세하게, 제1 다결정 실리콘 층(30)은 서로 대향된 상면과 하면을 가질 수 있다. 제1 다결정 실리콘 층(30)의 상면(33)은 제1 절연 층(20)을 향해 함몰된 영역을 가질 수 있다. 상기 함몰된 영역이 제2 개구부(37)일 수 있다. 이에 따라, 제2 개구부(37)는 홈 형상으로 제공될 수 있다. 제2 개구부(37)는 제1 개구부(65)와 중첩될 수 있다. The first polysilicon layer 30 may include a second opening 37 that is recessed toward the first insulating layer 20. In detail, the first polysilicon layer 30 may have upper and lower surfaces opposite to each other. The upper surface 33 of the first polycrystalline silicon layer 30 may have a recessed region toward the first insulating layer 20. The recessed area may be the second opening 37. [ Accordingly, the second opening 37 can be provided in a groove shape. The second opening 37 may overlap with the first opening 65.

다결정 게르마늄 층(40)은 제1 및 제2 개구부들(37, 65) 내에 위치될 수 있다. 이에 따라, 광 검출 소자(1)는 다결정 게르마늄 층(40)과 제2 다결정 실리콘 층(50)의 높이 변화 없이, 제1 다결정 실리콘 층(30)의 높이를 증가시킬 수 있다. 이에 따라, 도 2의 제1 비아(80)의 저항은 도 1의 제1 비아(80)의 저항보다 작을 수 있다.The polycrystalline germanium layer 40 may be located in the first and second openings 37, 65. Thus, the photodetecting element 1 can increase the height of the first polycrystalline silicon layer 30 without changing the height of the polycrystalline germanium layer 40 and the second polycrystalline silicon layer 50. [ Accordingly, the resistance of the first via 80 of FIG. 2 may be less than the resistance of the first via 80 of FIG.

도 4는 도 1의 광 검출 소자의 제조 방법을 나타낸 플로우 차트이다. 도 5 내지 도 12는 도 1의 광 검출 소자의 제조 방법을 나타낸 단면도들이다. 도 5 내지 도 12는 도 1의 단면도에 대응하는 종단면도이다.4 is a flowchart showing a manufacturing method of the photodetecting device of Fig. 5 to 12 are cross-sectional views illustrating a method of manufacturing the photodetecting device of FIG. 5 to 12 are longitudinal sectional views corresponding to the sectional views of FIG.

도 1, 도 4 및 도 5을 참조하면, 기판(10) 상에 제1 절연 층(20)을 형성할 수 있다. 제1 절연 층(20)은 기판(10)의 상면을 완전히 덮을 수 있다. 제1 절연 층(20)은 절연 물질의 증착에 의해 형성될 수 있다. 실시 예에서, 절연 물질은 산화물, 질화물, 및 산질화물 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다. Referring to FIGS. 1, 4, and 5, a first insulating layer 20 may be formed on a substrate 10. The first insulating layer 20 can completely cover the upper surface of the substrate 10. [ The first insulating layer 20 may be formed by evaporation of an insulating material. In an embodiment, the insulating material may include, but is not limited to, at least one of oxide, nitride, and oxynitride.

제1 다결정 실리콘 층(30)은 제1 절연 층(20)의 상면 상에 제공될 수 있다. 이에 따라, 제1 절연 층(20)과, 제1 다결정 실리콘 층(30)은 기판(10) 상에 순차적으로 적층될 수 있다(S10). 제1 다결정 실리콘 층(30)은 제1 절연 층(20)의 상면을 완전히 덮을 수 있다. The first polysilicon layer 30 may be provided on the upper surface of the first insulating layer 20. Accordingly, the first insulating layer 20 and the first polycrystalline silicon layer 30 can be sequentially stacked on the substrate 10 (S10). The first polycrystalline silicon layer 30 may completely cover the upper surface of the first insulating layer 20.

제1 다결정 실리콘 층(30)은 제1 절연 층(20)의 상면을 종자층(seed layer)으로하여 성장할 수 있다. 제1 다결정 실리콘 층(30)은 화학 기상 증착(CVD) 공정을 통해 성장될 수 있다. CVD는 감압화학기상증착(RPCVD) 또는 초고진동화학기상증착(UHVCVD) 등을 포함할 수 있다. The first polycrystalline silicon layer 30 may be grown with the upper surface of the first insulating layer 20 as a seed layer. The first polycrystalline silicon layer 30 can be grown through a chemical vapor deposition (CVD) process. The CVD may include decompression chemical vapor deposition (RPCVD) or ultra high frequency chemical vapor deposition (UHVCVD).

실시 예에서, 원료 가스를 제1 절연 층(20)에 제공할 수 있다. 원료 가스는 SiH4 가스, SiH2Cl2 가스, 및 SiCl4 가스 중 어느 하나일 수 있다. 이때, 대략 400℃ 내지 대략 600℃의 공정 온도 및/또는 대략 30torr 내지 760torr의 공정 압력이 제공될 수 있다. SiH4 가스는 실리콘(Si)과 H2 가스로 분해될 수 있다. 분해된 Si는 제1 절연 층(20)의 상면 상에서 비정질 상태로 성장할 수 있다. 공정 온도가 높아질 때, 비정질의 Si는 결정화될 수 있다. 이에 따라, 결정화된 제1 다결정 실리콘 층(30)이 형성될 수 있다. 제1 다결정 실리콘 층(30)을 성장시키기 위한 운반 가스는 수소(H2) 가스를 사용할 수 있다. 원료 가스의 유량은 50sccm 내지 500sccm일 수 있고, 운반 가스의 유량은 5slm 내지 50slm일 수 있다. 제1 다결정 실리콘 층(30)은 대략 50nm 내지 1000nm의 높이(D3)를 갖도록 성장할 수 있다. In the embodiment, the source gas may be provided in the first insulating layer 20. [ The source gas may be any one of SiH 4 gas, SiH 2 Cl 2 gas, and SiCl 4 gas. At this time, process temperatures of about 400 ° C to about 600 ° C and / or process pressures of about 30 torr to 760 torr may be provided. The SiH 4 gas can be decomposed into silicon (Si) and H 2 gas. The decomposed Si may grow in an amorphous state on the upper surface of the first insulating layer 20. [ When the process temperature is high, amorphous Si can be crystallized. Thus, the crystallized first polycrystalline silicon layer 30 can be formed. The carrier gas for growing the first polycrystalline silicon layer 30 may use hydrogen (H 2 ) gas. The flow rate of the raw material gas may be from 50 sccm to 500 sccm, and the flow rate of the carrier gas may be from 5 slm to 50 slm. The first polycrystalline silicon layer 30 may grow to have a height D3 of approximately 50 nm to 1000 nm.

제1 다결정 실리콘 층(30)을 증착시키기 위한 원료 가스는 제1 도핑 물질을 포함하는 도핑 가스를 포함할 수 있다. 이에 따라, 제1 도핑 물질이 제1 다결정 실리콘 층(30)에 도핑될 수 있다. 제1 도핑 물질의 도핑 농도는 1014 ~ 1021 cm- 3 일 수 있으나, 이에 한정되지 않는다. 실시 예에서, 제1 도핑 물질은 B, Al, Ga, In 등의 3족 원소 및 N, P, As, Sb 등 5족 원소 중 어느 하나일 수 있다. 예를 들면, 도핑 가스는 B2H6 가스 또는 PH3 가스일 수 있다. 이에 따라, 제1 다결정 실리콘 층(30)은 p형 반도체 층 또는 n형 반도체 층일 수 있다. The source gas for depositing the first polycrystalline silicon layer 30 may include a doping gas containing a first doping material. Thus, a first doping material can be doped into the first polycrystalline silicon layer 30. [ A first doping concentration of the doping material is 10 14 ~ 10 21 cm - 3 days, but can, and the like. In an embodiment, the first doping material may be any one of Group 3 elements such as B, Al, Ga, and In, and Group 5 elements such as N, P, As, and Sb. For example, the doping gas may be a B 2 H 6 gas or a PH 3 gas. Accordingly, the first polycrystalline silicon layer 30 may be a p-type semiconductor layer or an n-type semiconductor layer.

제1 다결정 실리콘 층(30)은 대략 700℃ 내지 대략 900℃의 온도로 열처리될 수 있다. 제1 다결정 실리콘 층(30)이 열처리됨으로써, 실리콘 결정의 결정성이 향상되고, 제1 다결정 실리콘 층(30)이 매끈한 상면을 가질 수 있다. The first polycrystalline silicon layer 30 may be heat treated at a temperature of about 700 [deg.] C to about 900 [deg.] C. The first polycrystalline silicon layer 30 is heat-treated, whereby the crystallinity of the silicon crystal is improved, and the first polycrystalline silicon layer 30 can have a smooth upper surface.

도 1, 도 4 및 도 6을 참조하면, 제1 다결정 실리콘 층(30)의 일부를 식각하여, 제1 절연 층(20)을 노출시킬 수 있다. 예를 들면, 제1 다결정 실리콘 층(30)은 건식 식각되어, 노출 개구부(35)를 가질 수 있다. 노출 개구부(35)를 통해 제1 절연 층(20)은 외부로 노출될 수 있다(S20). Referring to FIGS. 1, 4, and 6, a portion of the first polysilicon layer 30 may be etched to expose the first insulation layer 20. For example, the first polycrystalline silicon layer 30 may be dry-etched to have an exposure opening 35. The first insulating layer 20 may be exposed to the outside through the exposed opening 35 (S20).

도 1, 도 4 및 도 7을 참조하면, 제1 다결정 실리콘 층(30)과 노출된 제1 절연 층(20) 상에 제2 절연 층(60)이 제공될 수 있다(S30). 제2 절연 층(60)은 노출된 제1 절연 층(20)과 제1 다결정 실리콘 층(30)을 완전히 덮을 수 있다. 제2 절연 층(60)은 절연 물질의 증착에 의해 형성될 수 있다. 실시 예에서, 절연 물질은 산화물, 질화물, 및 산질화물 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다. Referring to FIGS. 1, 4 and 7, a second insulating layer 60 may be provided on the first polysilicon layer 30 and the exposed first insulating layer 20 (S30). The second insulating layer 60 may completely cover the exposed first insulating layer 20 and the first polycrystalline silicon layer 30. The second insulating layer 60 may be formed by evaporation of an insulating material. In an embodiment, the insulating material may include, but is not limited to, at least one of oxide, nitride, and oxynitride.

도 1, 도 4 및 도 8를 참조하면, 제2 절연 층(60)을 식각하여, 제1 다결정 실리콘의 제1 영역(PA)을 노출시키는 제1 개구부(65)를 형성할 수 있다(S40). 즉, 제1 다결정 실리콘의 상면의 일부가 노출될 수 있다. 실시 예에서, 제2 절연 층(60)은 건식 식각 방법을 통해 식각될 수 있으나, 이에 한정되지 않는다. 제1 개구부(65)의 폭은 제1 다결정 실리콘 층(30)의 폭보다 작을 수 있다. 제1 개구부(65)는 제1 다결정 실리콘 층(30)만 노출할 수 있다. Referring to FIGS. 1, 4 and 8, the second insulating layer 60 may be etched to form a first opening 65 exposing the first region PA of the first polysilicon (S40 ). That is, a part of the upper surface of the first polycrystalline silicon can be exposed. In an embodiment, the second insulating layer 60 may be etched through a dry etching method, but is not limited thereto. The width of the first opening 65 may be smaller than the width of the first polycrystalline silicon layer 30. The first opening 65 may expose only the first polycrystalline silicon layer 30.

이와 달리, 다른 실시 예에서, 제2 절연 층(60)에 제2 개구부(37, 도 3 참조)를 형성한 후, 제1 영역(PA)의 일부를 식각할 수 있다. 이에 따라, 제1 영역(PA)에 제1 절연 층(20)을 향해 함몰된 제2 개구부(37)를 형성할 수 있다. 제2 개구부(37)는 홈 형상일 수 있고, 제1 개구부(65)와 중첩될 수 있다.Alternatively, in another embodiment, after forming the second opening 37 (see FIG. 3) in the second insulating layer 60, a portion of the first area PA may be etched. Accordingly, the second opening 37, which is recessed toward the first insulating layer 20, can be formed in the first region PA. The second opening 37 may have a groove shape and may overlap with the first opening 65.

도 1, 도 4 및 도 9을 참조하면, 제1 다결정 실리콘 층(30)의 제1 영역(PA) 상에 다결정 게르마늄 층(40)을 형성할 수 있다(S50). 다결정 게르마늄 층(40)은 제1 영역(PA)을 완전히 덮을 수 있다. 다결정 게르마늄 층(40)은 제1 개구부(65)의 일부를 완전히 채울 수 있다. Referring to FIGS. 1, 4 and 9, a polycrystalline germanium layer 40 may be formed on the first region PA of the first polycrystalline silicon layer 30 (S50). The polycrystalline germanium layer 40 may completely cover the first region PA. The polycrystalline germanium layer 40 may completely fill a portion of the first opening 65.

다결정 게르마늄 층(40)은 제1 공정 가스를 사용하여 제1 영역(PA)으로부터 제1 및 제2 면들(61, 63) 사이의 소정의 위치까지 성장할 수 있다. 다결정 게르마늄 층(40)은 선택적 에피탁시 성장(Selective Epitaxial Growth: SEG)으로 형성될 수 있다. 예를 들면, 다결정 게르마늄 층(40)은 제1 다결정 실리콘 층(30)의 상면(33)을 종자층으로하여 성장할 수 있다. 다결정 게르마늄 층(40)은 화학 기상 증착(CVD) 공정을 통해 성장될 수 있다. CVD 공정은 감압화학기상증착(RPCVD) 공정 또는 초고진동화학기상증착(UHVCVD) 공정 등을 포함할 수 있다. 제1 공정 가스는 원료 가스와 운반 가스를 포함할 수 있다. The polycrystalline germanium layer 40 may grow from the first region PA to a predetermined position between the first and second sides 61, 63 using the first process gas. The polycrystalline germanium layer 40 may be formed with Selective Epitaxial Growth (SEG). For example, the polycrystalline germanium layer 40 may grow with the upper surface 33 of the first polycrystalline silicon layer 30 as a seed layer. The polycrystalline germanium layer 40 may be grown through a chemical vapor deposition (CVD) process. The CVD process may include a reduced pressure chemical vapor deposition (RPCVD) process or a ultra high vibration chemical vapor deposition (UHVCVD) process. The first process gas may include a source gas and a carrier gas.

실시 예에서, 원료 가스를 제1 다결정 실리콘 층(30)의 제1 영역(PA)에 제공될 수 있다. 원료 가스는 수소에 5% 내지 30% 희석된 GeH4 가스일 수 있다. 이 때, 대략 350℃ 내지 대략 700℃의 공정 온도 및/또는 대략 30torr 내지 대략 80torr의 공정 압력이 제공될 수 있다. GeH4 가스는 게르마늄(Ge)과 H2 가스로 분해될 수 있다. 분해된 Ge는 제1 영역(PA)의 상면 상에 비정질 상태로 성장할 수 있다. 공정 온도가 높아질 때, 비정질의 게르마늄이 결정화될 수 있다. 이에 따라, 결정화된 다결정 게르마늄 층(40)이 형성될 수 있다. 다결정 게르마늄 층(40)을 성장시키기 위한 운반 가스는 수소(H2) 가스를 사용할 수 있다. 원료 가스의 유량은 10sccm 내지 200sccm일 수 있고, 운반 가스의 유량은 10slm 내지 50slm일 수 있다. In an embodiment, a source gas may be provided in the first region PA of the first polycrystalline silicon layer 30. The source gas may be GeH 4 diluted with 5% to 30% Gas. At this time, process temperatures of about 350 DEG C to about 700 DEG C and / or process pressures of about 30 torr to about 80 torr may be provided. The GeH 4 gas can be decomposed into germanium (Ge) and H 2 gas. The decomposed Ge may grow in an amorphous state on the upper surface of the first region PA. When the process temperature is high, amorphous germanium can crystallize. Thus, a crystallized polycrystalline germanium layer 40 can be formed. The carrier gas for growing the polycrystalline germanium layer 40 may be hydrogen (H 2 ) gas. The flow rate of the raw material gas may be 10 sccm to 200 sccm, and the flow rate of the carrier gas may be 10 slm to 50 slm.

다결정 게르마늄 층(40)은 제4 면(43)이 제2 면(63)보다 아래에 위치되도록 성장될 수 있다. 다결정 게르마늄 층(40)은 제2 면(63)과 제4 면(43) 간의 이격 거리가 대략 100nm 내지 대략 200nm이 되도록 성장할 수 있다. The polycrystalline germanium layer 40 may be grown such that the fourth side 43 is located below the second side 63. The polycrystalline germanium layer 40 may grow such that the distance between the second surface 63 and the fourth surface 43 is approximately 100 nm to approximately 200 nm.

제2 다결정 실리콘 층(50)은 다결정 게르마늄 층(40) 상에 형성될 수 있다(S60). 제2 다결정 실리콘 층(50)은 제1 개구부(65) 내에 위치될 수 있다. 제2 다결정 실리콘 층(50)은 제1 개구부(65)의 나머지를 채울 수 있다. A second polycrystalline silicon layer 50 may be formed on the polycrystalline germanium layer 40 (S60). The second polycrystalline silicon layer 50 may be located in the first opening 65. The second polycrystalline silicon layer 50 may fill the remainder of the first opening 65.

제2 다결정 실리콘 층(50)은 제2 공정 가스를 사용하여, 다결정 게르마늄 층(40)으로부터 제2 면(63)과 동일한 위치까지 성장할 수 있다. 제2 다결정 실리콘 층(50)은 선택적 에피탁시 성장으로 형성될 수 있다. 예를 들면, 제2 다결정 실리콘 층(50)은 다결정 게르마늄 층(40)의 제4 면(43)을 종자층(seed layer)으로하여 성장할 수 있다. 제2 다결정 실리콘 층(50)은 화학 기상 증착(CVD) 공정을 통해 성장될 수 있다. 제2 다결정 실리콘 층(50)은 제1 다결정 실리콘 층(30)과 대략 동일한 방법으로 성장할 수 있다. 제2 다결정 실리콘 층(50)은 대략 100nm 내지 대략 200nm의 높이를 갖도록 성장할 수 있다. 실시 예에서, 제2 다결정 실리콘 층(50)의 제5면은 제2 면(63)과 동일 평면 상에 위치될 수 있다. 즉, 제2 다결정 실리콘 층(50)은 제5 면(51)이 제2 면(63)과 동일한 위치까지 성장할 수 있다. 하지만, 제5 면(51)이 제2 면(63)보다 아래 또는 위에 위치될 수 있다. 즉, 제2 면(63)과 제5 면(51)이 동일 평면 상에 위치되지 않을 수 있다. 이때, 제2 면(63)과 제5 면(51)은 화학적 기계적 연마 공정(CMP)을 통해 동일 평면 상에 위치될 수 있다. The second polycrystalline silicon layer 50 may grow from the polycrystalline germanium layer 40 to the same position as the second surface 63, using the second process gas. The second polycrystalline silicon layer 50 may be formed by selective epitaxial growth. For example, the second polycrystalline silicon layer 50 may grow with the fourth surface 43 of the polycrystalline germanium layer 40 as a seed layer. The second polycrystalline silicon layer 50 may be grown through a chemical vapor deposition (CVD) process. The second polycrystalline silicon layer 50 can grow in approximately the same manner as the first polycrystalline silicon layer 30. [ The second polycrystalline silicon layer 50 may grow to have a height of about 100 nm to about 200 nm. In an embodiment, the fifth side of the second polycrystalline silicon layer 50 may be coplanar with the second side 63. That is, the second polysilicon layer 50 may grow to the same position as the second surface 63 of the fifth surface 51. However, the fifth surface 51 may be located below or above the second surface 63. That is, the second surface 63 and the fifth surface 51 may not be located on the same plane. At this time, the second surface 63 and the fifth surface 51 may be located on the same plane through a chemical mechanical polishing process (CMP).

전술한 제2 공정 가스는 원료 가스와 운반 가스를 포함할 수 있다. 제2 다결정 실리콘 층(50)을 성장시키기 위한 원료 가스는 제2 도핑 물질을 포함하는 도핑 가스를 포함할 수 있다. 이에 따라, 제2 도핑 물질이 제2 다결정 실리콘 층(50)에 도핑될 수 있다. 제2 도핑 물질은 B, Al, Ga, In 등의 3족 원소 및 N, P, As, Sb 등 5족 원소 중 어느 하나일 수 있다. 제2 다결정 실리콘 층(50)은 p형 반도체 층 또는 n형 반도체 층일 수 있다. The second process gas may include a source gas and a carrier gas. The source gas for growing the second polycrystalline silicon layer 50 may include a doping gas containing a second doping material. Thus, a second doping material can be doped into the second polycrystalline silicon layer 50. The second doping material may be any one of a Group 3 element such as B, Al, Ga, and In, and a Group 5 element such as N, P, As, and Sb. The second polycrystalline silicon layer 50 may be a p-type semiconductor layer or an n-type semiconductor layer.

제2 도핑 물질은 제1 도핑 물질과 상이할 수 있다. 예를 들면, 제1 도핑 물질이 3족 원소, 및 5족 원소 중 어느 하나이고, 제2 도핑 물질은 3족 원소 및 5족 원소 중 나머지일 수 있다. 제2 다결정 실리콘 층(50)은 대략 700℃ 내지 대략 900℃의 온도로 열처리될 수 있다. The second doping material may be different from the first doping material. For example, the first doping material may be any one of a Group 3 element and a Group 5 element, and the second doping material may be a remainder of a Group 3 element and a Group 5 element. The second polycrystalline silicon layer 50 may be heat treated at a temperature of about 700 [deg.] C to about 900 [deg.] C.

제2 공정 가스는 HCl 가스를 더 포함할 수 있다. HCl 가스는 제2 다결정 실리콘 층(50)의 성장의 선택성을 향상시킬 수 있다. HCl 가스의 유량은 대략 10sccm 내지 대략 sccm일 수 있다. The second process gas may further comprise HCl gas. The HCl gas may enhance the selectivity of the growth of the second polycrystalline silicon layer 50. The flow rate of the HCl gas may be approximately 10 sccm to approximately sccm.

도 1, 도 4 및 도 10을 참조하면, 제3 절연 층(70)이 제2 절연 층(60)과 제2 다결정 실리콘 층(50) 상에 형성될 수 있다(S70). 제3 절연 층(70)은 제1 및 제2 절연 층들(20, 60)이 형성 방법과 동일한 방법으로 형성될 수 있다. Referring to FIGS. 1, 4 and 10, a third insulating layer 70 may be formed on the second insulating layer 60 and the second polycrystalline silicon layer 50 (S70). The third insulating layer 70 may be formed in the same manner as the first and second insulating layers 20 and 60.

도 1, 도 4 및 도 11를 참조하면, 제2 및 제3 절연 층들(60, 70)을 식각하여, 적어도 하나의 제1 비아 개구부(O1)를 형성할 수 있다. 제1 비아 개구부(O1)는 제1 다결정 실리콘 층(30)을 노출할 수 있다. Referring to FIGS. 1, 4 and 11, the second and third insulating layers 60 and 70 may be etched to form at least one first via opening O1. The first via opening O1 may expose the first polycrystalline silicon layer 30.

제3 절연 층(70)을 식각하여, 적어도 하나의 제2 비아 개구부(O2)를 형성할 수 있다. 제2 비아 개구부(O2)는 제2 절연 층(60)을 관통할 수 있다. 제2 비아 개구부(O2)는 제2 다결정 실리콘 층(50)을 노출할 수 있다. The third insulating layer 70 may be etched to form at least one second via opening O2. The second via opening O2 may pass through the second insulating layer 60. [ The second via opening O2 may expose the second polycrystalline silicon layer 50.

도 1, 도 4 및 도 12을 참조하면, 제1 비아 개구부(O1) 내에 제1 다결정 실리콘층과 연결되는 제1 비아(80)을 형성할 수 있다(S80). 제2 비아 개구부(O2) 내에 제2 다결정 실리콘 층(50)과 연결되는 제2 비아(85)을 형성할 수 있다(S85). 실시 예에서, 제1 비아(80)은 제1 비아 개구부(O1) 내에 도전성 금속 물질을 충진하여 형성되고, 제2 비아(85)는 제2 비아 개구부(O2) 내에 도전성 금속 물질을 충진하여 형성될 수 있다. 제1 비아(80)와 제2 비아(85)의 형성 순서는 바뀔 수 있다. Referring to FIGS. 1, 4 and 12, a first via 80 connected to the first polysilicon layer in the first via opening O1 may be formed (S80). A second via 85 connected to the second polycrystalline silicon layer 50 in the second via opening O2 may be formed (S85). In an embodiment, the first via 80 is formed by filling a conductive metal material in the first via opening O1 and the second via 85 is formed by filling a conductive metal material in the second via opening O2 . The order of forming the first vias 80 and the second vias 85 may be changed.

도 1 및 도 4를 참조하면, 제3 절연 층(70) 상에 복수의 금속 패턴들(90)이 형성될 수 있다(S90). Referring to FIGS. 1 and 4, a plurality of metal patterns 90 may be formed on the third insulating layer 70 (S90).

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It should be understood that various modifications may be made by those skilled in the art without departing from the spirit and scope of the present invention.

1: 광 검출 소자 10: 기판
20: 제1 절연 층 30: 제1 다결정 실리콘 층
37: 제2 개구부 40: 다결정 게르마늄 층
50: 제2 다결정 실리콘 층 60: 제2 절연 층
65: 제1 개구부 67: 제1 비아 개구부
70: 제3 절연 층 80: 제1 비아
85: 제2 비아 90: 금속 패턴들1: photodetecting element 10: substrate
20: first insulating layer 30: first polycrystalline silicon layer
37: second opening 40: polycrystalline germanium layer
50: second polycrystalline silicon layer 60: second insulating layer
65: first opening 67: first via opening
70: third insulating layer 80: first via
85: second via 90: metal patterns

Claims (20)

기판;
상기 기판 상의 제1 절연 층;
상기 제1 절연 층 상의 제1 다결정 실리콘 층;
상기 제1 다결정 실리콘 층 상에 위치되고, 상기 제1 다결정 실리콘 층을 노출시키는 제1 개구부를 포함하는 제2 절연 층;
상기 제1 개구부 내에서, 상기 제1 다결정 실리콘 층 상에 위치되는 다결정 게르마늄 층; 및
상기 제1 개구부 내에서, 상기 다결정 게르마늄 층 상에 위치되고, 상기 제1 다결정 실리콘 층과 상이한 도전형을 갖는 제2 다결정 실리콘 층을 포함하는 광 검출 소자.Board;
A first insulating layer on the substrate;
A first polycrystalline silicon layer on the first insulating layer;
A second insulating layer located on the first polysilicon layer and including a first opening exposing the first polysilicon layer;
A polycrystalline germanium layer located on the first polycrystalline silicon layer within the first opening; And
And a second polycrystalline silicon layer located on the polycrystalline germanium layer in the first opening and having a conductivity type different from that of the first polycrystalline silicon layer. 제1항에 있어서,
상기 제2 다결정 실리콘 층과 상기 제2 절연 층 상에 위치되는 제3 절연 층;
상기 제3 및 제2 절연 층들을 관통하여, 상기 제1 다결정 실리콘 층과 연결되는 적어도 하나의 제1 비아; 및
상기 제3 절연 층을 관통하여, 상기 제2 다결정 실리콘 층과 연결되는 적어도 하나의 제2 비아를 더 포함하는 광 검출 소자.The method according to claim 1,
A third insulating layer disposed on the second polycrystalline silicon layer and the second insulating layer;
At least one first via connected to the first polysilicon layer through the third and second insulating layers; And
And at least one second via penetrating the third insulating layer and connected to the second polycrystalline silicon layer. 제2항에 있어서,
상기 제1 및 제2 비아들의 각각과 연결되는 상기 제3 절연 층 상의 복수의 금속 패턴들을 더 포함하는 광 검출 소자.3. The method of claim 2,
And a plurality of metal patterns on the third insulating layer connected to each of the first and second vias. 제1항에 있어서,
상기 제1 다결정 실리콘 층은 p형 불순물 및 n형 불순물 중 어느 하나를 포함하고,
상기 제2 다결정 실리콘 층은 상기 p형 불순물 및 상기 n형 불순물 중 나머지를 포함하는 광 검출 소자.The method according to claim 1,
Wherein the first polycrystalline silicon layer includes any one of a p-type impurity and an n-type impurity,
And the second polycrystalline silicon layer comprises the remaining of the p-type impurity and the n-type impurity. 제1항에 있어서,
상기 제2 절연 층은, 상기 제1 다결정 실리콘 층과 접하는 제1 면과, 상기 제1 면과 대향되며 상기 제1 면과 중첩되는 제2 면을 포함하며,
상기 다결정 게르마늄 층은, 상기 제2 다결정 실리콘 층과 접하며 상기 제1 및 제2 면들 사이에 위치되는 제4 면을 포함하는 광 검출 소자.The method according to claim 1,
The second insulating layer includes a first surface in contact with the first polycrystalline silicon layer and a second surface opposed to the first surface and overlapping the first surface,
Wherein the polycrystalline germanium layer comprises a fourth surface that is in contact with the second polycrystalline silicon layer and is located between the first and second surfaces. 제5항에 있어서,
상기 제2 및 제4 면들 간의 이격 거리는 100nm 내지 200nm인 광 검출 소자. 6. The method of claim 5,
And a distance between the second and fourth surfaces is 100 nm to 200 nm. 제5항에 있어서,
상기 제2 다결정 실리콘 층은, 상기 다결정 게르마늄 층과 접하는 제5 면과, 상기 제5 면과 대향된 제6 면을 포함하고,
상기 제2 면과 상기 제6 면은 동일 평면 상에 위치되는 광 검출 소자. 6. The method of claim 5,
The second polycrystalline silicon layer includes a fifth surface in contact with the polycrystalline germanium layer and a sixth surface opposite to the fifth surface,
And the second surface and the sixth surface are located on the same plane. 제5항에 있어서,
상기 제2 다결정 실리콘 층은, 상기 다결정 게르마늄 층과 접하는 제5 면과, 상기 제5 면과 대향된 제6 면을 포함하고,
상기 제4 및 제6 면들 간의 이격 거리는, 상기 제2 및 제4 면들 간의 이격 거리와 동일한 광 검출 소자. 6. The method of claim 5,
The second polycrystalline silicon layer includes a fifth surface in contact with the polycrystalline germanium layer and a sixth surface opposite to the fifth surface,
And a separation distance between the fourth and sixth surfaces is equal to a separation distance between the second and fourth surfaces. 제1항에 있어서,
상기 제1 다결정 실리콘 층은, 상기 제1 개구부와 중첩되고, 상기 제1 절연 층을 향해 함몰된 제2 개구부를 포함하는 광 검출 소자. The method according to claim 1,
Wherein the first polycrystalline silicon layer includes a second opening overlapped with the first opening and being recessed toward the first insulating layer. 제1항에 있어서,
상기 제1 및 제2 절연 층들의 각각은, 산화물(oxide), 질화물(nitride), 및 산질화물(Oxynitrides) 중 적어도 어느 하나를 포함하는 광 검출 소자.The method according to claim 1,
Wherein each of the first and second insulating layers includes at least one of oxide, nitride, and oxynitrides. 기판 상에 제1 절연 층과, 제1 다결정 실리콘 층을 순차적으로 적층하고;
상기 제1 다결정 실리콘 층 상에, 상기 제1 다결정 실리콘 층과 접하는 제1 면과, 상기 제1 면과 대향된 제2 면을 갖는 제2 절연 층을 형성하고;
상기 제2 절연 층을 식각하여, 상기 제1 다결정 실리콘 층의 제1 영역을 노출시키는 제1 개구부를 형성하고;
상기 제1 영역 상에 다결정 게르마늄 층을 형성하고; 그리고,
상기 다결정 게르마늄 층 상에 상기 제1 다결정 실리콘 층과 상이한 제2 다결정 실리콘 층을 형성하는 것을 포함하고,
상기 다결정 게르마늄 층을 형성하는 것은,
제1 공정 가스를 사용하여, 상기 제1 영역으로부터 상기 제1 및 제2 면들 사이의 위치까지 상기 다결정 게르마늄 층을 성장시키는 것을 포함하는 광 검출 소자의 형성 방법. Sequentially stacking a first insulating layer and a first polycrystalline silicon layer on a substrate;
Forming a second insulating layer on the first polycrystalline silicon layer, the first insulating layer having a first surface in contact with the first polycrystalline silicon layer and a second surface opposite to the first surface;
Etching the second insulating layer to form a first opening exposing a first region of the first polycrystalline silicon layer;
Forming a polycrystalline germanium layer on the first region; And,
And forming a second polycrystalline silicon layer on the polycrystalline germanium layer different from the first polycrystalline silicon layer,
To form the polycrystalline germanium layer,
And growing the polycrystalline germanium layer from the first region to a position between the first and second surfaces using a first process gas. 제11항에 있어서,
상기 제2 다결정 실리콘 층과 상기 제2 절연 층 상에 제3 절연 층을 형성하고;
상기 제2 및 제3 절연 층들을 식각하여, 상기 제1 다결정 실리콘 층을 노출시키는 적어도 하나의 제1 비아 개구부를 형성하고;
상기 제3 절연 층을 식각하여, 상기 제2 다결정 실리콘 층을 노출시키는 적어도 하나의 제2 비아 개구부를 형성하고;
상기 제1 비아 개구부 내에 상기 제1 다결정 실리콘 층과 연결되는 제1 비아를 형성하고,
상기 제2 비아 개구부 내에 상기 제2 다결정 실리콘 층과 연결되는 제2 비아를 형성하는 것을 더 포함하는 광 검출 소자의 형성 방법.12. The method of claim 11,
Forming a third insulating layer on the second polycrystalline silicon layer and the second insulating layer;
Etching the second and third insulating layers to form at least one first via opening exposing the first polysilicon layer;
Etching the third insulating layer to form at least one second via opening exposing the second polysilicon layer;
Forming a first via in the first via opening to be connected to the first polysilicon layer,
And forming a second via in the second via opening to be connected to the second polycrystalline silicon layer. 제12항에 있어서,
상기 제3 절연 층 상에 상기 제1 및 제2 비아들과 연결되는 복수의 금속 패턴들을 형성하는 것을 더 포함하는 광 검출 소자의 형성 방법. 13. The method of claim 12,
And forming a plurality of metal patterns connected to the first and second vias on the third insulating layer. 제11항에 있어서,
상기 제1 다결정 실리콘 층은 n형 불순물 및 p형 불순물 중 어느 하나를 포함하고,
상기 제2 다결정 실리콘 층은 상기 n형 불순물 및 상기 p형 불순물 중 나머지를 포함하는 광 검출 소자의 형성 방법. 12. The method of claim 11,
Wherein the first polycrystalline silicon layer includes any one of an n-type impurity and a p-type impurity,
And the second polycrystalline silicon layer comprises the remaining of the n-type impurity and the p-type impurity. 제11항에 있어서,
상기 다결정 게르마늄 층을 성장시키는 것은, 350℃ 내지 700℃의 온도 및 30torr 내지 80torr의 압력 내에서 수행되는 광 검출 소자의 형성 방법.12. The method of claim 11,
Wherein the growth of the polycrystalline germanium layer is performed at a temperature of 350 DEG C to 700 DEG C and a pressure of 30 torr to 80 torr. 제11항에 있어서,
상기 제2 다결정 실리콘 층을 형성하는 것은, 제2 공정 가스를 사용하여, 상기 다결정 게르마늄 층으로부터 상기 제2 면과 동일한 위치까지 상기 제2 다결정 실리콘 층을 성장시키는 것을 포함하는 광 검출 소자의 형성 방법.12. The method of claim 11,
Forming the second polycrystalline silicon layer includes growing the second polycrystalline silicon layer from the polycrystalline germanium layer to the same position as the second surface by using a second process gas . 제16항에 있어서,
상기 제2 다결정 실리콘 층을 성장시키는 것은, 400℃ 내지 600℃의 온도 및 30torr 내지 760torr의 압력 내에서 수행되는 광 검출 소자의 형성 방법.17. The method of claim 16,
Wherein growing the second polycrystalline silicon layer is performed at a temperature of 400 ° C to 600 ° C and a pressure of 30 torr to 760 torr. 제16항에 있어서,
상기 제1 공정 가스는 GeH4(g) 가스를 포함하고,
상기 제2 공정 가스는 SiH4(g) 가스, SiH2Cl2(g) 가스 및 SiCl4(g) 가스 중 어느 하나를 포함하는 광 검출 소자의 형성 방법.17. The method of claim 16,
The first process gas comprises a 4 (g) GeH gas,
Wherein the second process gas comprises any one of SiH 4 (g) gas, SiH 2 Cl 2 (g) gas and SiCl 4 (g) gas. 제11항에 있어서,
상기 다결정 게르마늄 층은 감압화학기상증착공정(RPCVD) 또는 초고진동화학기상증착공정(UHVCVD)을 이용하여, 상기 제1 다결정 실리콘 층 상에 형성되는 광 검출 소자의 형성 방법.12. The method of claim 11,
Wherein the polycrystalline germanium layer is formed on the first polycrystalline silicon layer using a reduced pressure chemical vapor deposition process (RPCVD) or an ultra high vibration chemical vapor deposition process (UHVCVD). 제11항에 있어서,
상기 제1 개구부를 형성한 후, 상기 제1 영역에 상기 제1 절연 층을 향해 함몰된 제2 개구부를 형성하는 것을 더 포함하는 광 검출 소자의 형성 방법.12. The method of claim 11,
Further comprising forming a second opening in the first region that is recessed toward the first insulating layer after forming the first opening.
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