KR20180038939A - Memory system keeping backward compatibility and host device - Google Patents

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조희창
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Abstract

A memory system includes a storage device and a host device. The storage device includes a memory device and a device controller that stores device information including the level of a power supply voltage required for the memory device. The host device includes: a host controller for transmitting a query command for receiving device information from a device controller during a power setting interval; and a power management integrated circuit for supplying a power supply voltage of a first level to the memory device during the power setting interval and supplying one of the power supply voltage of the first level or a power supply voltage of a second level to the memory device after the power setting period. The power supply voltage of the first level is lower than the power supply voltage of the second level. Accordingly, the memory system can maintain downward compatibility.

Description

하위 호환성을 유지하는 메모리 시스템 및 호스트 장치{MEMORY SYSTEM KEEPING BACKWARD COMPATIBILITY AND HOST DEVICE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a memory system and a host device,

본 발명은 호스트 장치, 스토리지 장치 및 메모리 시스템에 관한 것으로, 보다 상세하게는 하위 호환성을 유지하는 호스트 장치 및 메모리 시스템에 관한 것이다.The present invention relates to a host device, a storage device, and a memory system, and more particularly, to a host device and a memory system that maintain backward compatibility.

스토리지 장치에 포함된 메모리 장치, 특히 NAND 플래시 메모리 장치에 인가되는 전원 전압은 NAND 표준 및/또는 스토리지 표준에 의해 특정한 전압 레벨로 결정될 수 있고, 호스트 장치는 스토리지 장치의 메모리 장치에 상기 결정된 전압 레벨의 전원 전압을 공급할 수 있다. 한편, 전력 소모 감소를 위하여, 상기 표준에서 메모리 장치의 전원 전압이 보다 낮은 전압 레벨로 변경될 수 있다. 이와 같이 표준이 변경되는 경우, 신규 버전의 호스트 장치 또는 메모리 시스템은 신규 버전의 스토리지 장치뿐만 아니라 이전 버전의 스토리지 장치를 지원할 수 있는 것이 바람직하다.The power supply voltage applied to the memory device included in the storage device, particularly the NAND flash memory device, can be determined to a specific voltage level by the NAND standard and / or the storage standard, and the host device can control the memory device of the storage device The power supply voltage can be supplied. On the other hand, in order to reduce power consumption, the power supply voltage of the memory device in the above standard may be changed to a lower voltage level. If the standard is changed in this way, it is desirable that the new version of the host device or memory system can support the old version of the storage device as well as the new version of the storage device.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 하위 호환성을 유지하는 메모리 시스템을 제공하는 것이다.An object of the present invention is to provide a memory system that maintains backward compatibility.

본 발명의 다른 목적은 하위 호환성을 유지하는 호스트 장치를 제공하는 것이다.It is another object of the present invention to provide a host device that maintains backward compatibility.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 시스템은 스토리지 장치 및 호스트 장치를 포함한다. 상기 스토리지 장치는 메모리 장치, 및 상기 메모리 장치에 요구되는 전원 전압의 레벨을 포함하는 장치 정보를 저장하는 장치 컨트롤러를 포함한다. 상기 호스트 장치는, 전력 설정 구간 동안 상기 장치 컨트롤러로부터 상기 장치 정보를 수신하기 위한 쿼리 커맨드를 전송하는 호스트 컨트롤러, 및 상기 전력 설정 구간 동안 상기 메모리 장치에 제1 레벨의 전원 전압을 공급하고, 상기 전력 설정 구간 후 상기 메모리 장치에 상기 제1 레벨의 전원 전압 또는 제2 레벨의 전원 전압 중 하나를 공급하는 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)를 포함한다. 상기 제1 레벨의 전원 전압은 상기 제2 레벨의 전원 전압보다 낮다.In order to accomplish one aspect of the present invention, a memory system according to embodiments of the present invention includes a storage device and a host device. The storage device includes a memory device, and a device controller for storing device information including a level of a power supply voltage required for the memory device. The host device comprising: a host controller for transmitting a query command for receiving the device information from the device controller during a power setting interval; and a host controller for supplying a first level power supply voltage to the memory device during the power setting interval, And a power management integrated circuit (PMIC) that supplies one of the first level power supply voltage and the second level power supply voltage to the memory device after the setting period. The power supply voltage of the first level is lower than the power supply voltage of the second level.

상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치 및 장치 컨트롤러를 포함하는 스토리지 장치를 제어하는 호스트 장치는, 전력 설정 구간 동안 상기 장치 컨트롤러에 상기 메모리 장치에 요구되는 전원 전압의 레벨을 포함하는 장치 정보를 수신하기 위한 쿼리 커맨드를 전송하는 호스트 컨트롤러, 및 상기 전력 설정 구간 동안 상기 메모리 장치에 제1 레벨의 전원 전압을 공급하고, 상기 전력 설정 구간 후 상기 메모리 장치에 상기 제1 레벨의 전원 전압 및 제2 레벨의 전원 전압 중 하나를 공급하는 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)를 포함한다. 상기 제1 레벨의 전원 전압은 상기 제2 레벨의 전원 전압보다 낮다.According to another aspect of the present invention, there is provided a host apparatus for controlling a storage apparatus including a memory device and a device controller according to embodiments of the present invention, And a host controller configured to supply a first level of power supply voltage to the memory device during the power setting period, and to supply power to the memory device after the power setting period, And a power management integrated circuit (PMIC) that supplies one of the first level power supply voltage and the second level power supply voltage to the second power supply voltage. The power supply voltage of the first level is lower than the power supply voltage of the second level.

본 발명의 실시예들에 따른 호스트 장치 및 메모리 시스템은, 전력 설정 구간 동안 메모리 장치에 낮은 전압 레벨의 전원 전압을 공급하고, 상기 전력 설정 구간 후, 상기 메모리 장치에 상기 낮은 전압 레벨의 전원 전압을 계속하여 공급하거나, 상기 전원 전압을 높은 전압 레벨의 전원 전압으로 상승시켜 공급함으로써, 상기 높은 전압 레벨의 전원 전압으로 구동되는 메모리 장치에 대한 하위 호환성(backward compatibility)을 유지하면서, 상기 메모리 장치에 과도하게 높은 전원 전압이 인가되는 것을 방지할 수 있다.The host device and the memory system according to embodiments of the present invention supply a power supply voltage of a low voltage level to the memory device during a power setting period and supply the power voltage of the low voltage level to the memory device after the power setting period And supplying the power supply voltage to the power supply voltage of the high voltage level so as to maintain the backward compatibility with the memory device driven by the power supply voltage of the high voltage level, It is possible to prevent a high power supply voltage from being applied.

도 1은 스토리지 장치 및 호스트 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.
도 2는 메모리 시스템에서의 전원 전압 변경의 일 예를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 도 3의 메모리 시스템에서의 전원 전압 변경을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 호스트 장치와 스토리지 장치 사이의 신호 통신을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 도 3의 메모리 시스템에서의 전원 전압 변경을 설명하기 위한 도면이다.1 is a block diagram illustrating an example of a memory system including a storage device and a host device.
2 is a diagram for explaining an example of a power supply voltage change in a memory system.
3 is a block diagram illustrating a memory system in accordance with embodiments of the present invention.
4 is a diagram for explaining a power supply voltage change in the memory system of FIG. 3 according to an embodiment of the present invention.
5 is a diagram for explaining signal communication between a host apparatus and a storage apparatus according to embodiments of the present invention.
FIG. 6 is a diagram for explaining a power supply voltage change in the memory system of FIG. 3 according to another embodiment of the present invention.

본 발명은 전력 설정 구간 후 전원 전압 변경을 지원함으로써 하위 호환성(backward compatibility)을 유지하는 전력 공급 방식을 가지는 메모리 시스템에 관한 것으로, 보다 상세하게는 상기 메모리 시스템에 채용된 메모리 장치에 과도하게 높은 전원 전압이 인가되는 것을 방지하도록 보다 낮은 전원 전압으로부터 보다 높은 전원 전압으로 전원 전압을 변경하는 것을 지원하는 메모리 시스템에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a memory system having a power supply scheme that maintains backward compatibility by supporting a power supply voltage change after a power setting period, and more particularly, To a memory system that supports changing the supply voltage from a lower supply voltage to a higher supply voltage to prevent voltage from being applied.

NAND 메모리 장치와 같은 메모리 장치에 대한 전원 전압은 전력 소모 감소를 위하여 지속적으로 감소될 수 있다. 예를 들어, NAND 메모리 장치의 전원 전압을 3.3V에서 2.5V로 감소시키는 기술들이 최근 개발되고 있고, JEDEC(Joint Electron Device Engineering Council) 또한 2.5V 전원 전압에 대한 논의를 시작하였다. 2.5V 전원 전압을 채용한 메모리 시스템들, 예를 들어 UFS(Universal Flash Storage) 버전 3.0은 2017년 4분기에 공개될 것으로 예상된다.The power supply voltage for a memory device such as a NAND memory device can be continuously reduced for power consumption reduction. For example, technologies for reducing the power supply voltage of a NAND memory device from 3.3V to 2.5V have been recently developed, and JEDEC (Joint Electron Device Engineering Council) has also started discussing 2.5V power supply voltage. Memory systems employing 2.5V supply voltages, such as Universal Flash Storage (UFS) version 3.0, are expected to be released in the fourth quarter of 2017.

이에 따라, 현재 생산 계획 중인 메모리 시스템들은, 적어도 당분간은, 3.3V 전원 전압을 채용한 이전 버전의 NAND 메모리 장치와 2.5V 전원 전압을 채용한 신규 버전의 NAND 메모리 장치를 모두 지원하는 것이 바람직할 것이다. 즉, 메모리 시스템들이 신규 버전의 NAND 메모리 장치에 대한 호환성뿐만 아니라 이전 버전의 NAND 메모리 장치에 대한 하위 호환성(backward compatibility)을 고려하여 설계되는 것이 바람직할 것이다.Accordingly, memory systems currently in production planning are desirable to support both a previous version of the NAND memory device employing the 3.3V supply voltage and a new version of the NAND memory device employing the 2.5V supply voltage, at least for the time being . That is, it would be desirable for memory systems to be designed for backward compatibility with previous versions of NAND memory devices as well as compatibility with newer versions of NAND memory devices.

이전 및/또는 신규 메모리 장치들을 지원하도록, 메모리 장치의 전원 전압의 레벨을 메모리 시스템 제조의 최종 단계에서 프리-프로그램하는 기술을 고려할 수 있다. 즉, 메모리 시스템의 제조자가 퓨즈 어레이를 프로그램하여 상기 메모리 시스템에 의해 어떠한 전원 전압이 지원되는 지를 결정할 수 있다. 한 번 프로그램되면, 메모리 시스템은 고정된 전원 전압으로 구동된다.Programming the level of the power supply voltage of the memory device in the final stage of the memory system fabrication to support previous and / or new memory devices. That is, the manufacturer of the memory system may program the fuse array to determine what supply voltage is supported by the memory system. Once programmed, the memory system is driven with a fixed supply voltage.

이러한 퓨즈 어레이 프로그래밍은 서로 다른 레벨들의 전원 전압들 중 하나로 구동하는 메모리 시스템에 대한 완전하고 명확한 방안일 수 있으나, 상기 메모리 시스템 상의 퓨즈 어레이 회로뿐만 아니라 퓨즈 옵션을 위한 패드가 추가되는 것이 필요하다. 이러한 하드웨어 오버헤드는 불가피하게 추가적인 제조 비용을 발생시키고, 따라서 이러한 메모리 시스템의 가격 증가를 수반한다. 게다가, 이러한 퓨즈 어레이 프로그래밍 방식을 채용한 메모리 시스템은 고정된 전원 전압을 사용하므로, 하위 호환성을 가지지 못한다.This fuse array programming may be a complete and definite plan for a memory system operating at one of the different levels of supply voltages, but it is necessary to add a pad for the fuse option as well as a fuse array circuit on the memory system. This hardware overhead inevitably incurs additional manufacturing costs, and therefore involves an increase in the price of such a memory system. In addition, memory systems employing such fuse array programming methods use a fixed supply voltage and thus do not have backwards compatibility.

다른 방안으로서, 전력 설정 구간 후에 전원 전압을 변경함으로써 하위 호환성을 제공하는 기술을 고려할 수 있다. 상기 전력 설정 구간은 메모리 시스템을 안정 상태로 구동시키도록 전원 전압을 정착시키는 데에 필요한 시간 구간이다. 이러한 시간 구간은 수 밀리초일 수 있다.Alternatively, a technique of providing backward compatibility by changing the power supply voltage after the power setting period can be considered. The power setting period is a time period required for fixing the power supply voltage to drive the memory system in a stable state. This time interval may be a few milliseconds.

일 실시예에서, 초기 레벨의 전원 전압은 보다 높은 레벨의 전원 전압, 예를 들어 3.3V 전원 전압에서 시작할 수 있고, 상기 전력 설정 구간의 전체 시간 구간 동안 이러한 전원 전압이 유지될 수 있다.In one embodiment, the initial level supply voltage may start at a higher level supply voltage, e.g., 3.3V supply voltage, and such supply voltage may be maintained during the entire time interval of the power setting interval.

상기 전력 설정 구간 동안, 메모리 시스템의 호스트 컨트롤러는 장치 정보를 요청하도록 스토리지 장치의 장치 컨트롤러에 쿼리 커맨드를 전송할 수 있다.During the power setting period, the host controller of the memory system may send a query command to the device controller of the storage device to request device information.

상기 장치 정보는 메모리 장치가 구동되는 전원 전압의 레벨을 포함한다. 상기 메모리 장치가 3.3V 전원 전압에서 구동되는 경우, 상기 호스트 컨트롤러는 3.3V를 계속하여 공급하도록 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)를 구동하거나, 또는 간단하게, 상기 호스트 컨트롤러가 상기 PMIC에 어떠한 요청도 전송하지 않음으로써, 상기 PMIC가 3.3V 전원 전압을 제공하는 것을 유지하게 할 수 있다. 상기 메모리 장치가 2.5V 전원 전압으로 구동하는 경우, 상기 호스트 컨트롤러는 2.5V 전원 전압을 공급하도록 상기 PMIC를 구동할 수 있고, 이에 따라 상기 전력 설정 구간 후에 상기 메모리 장치에 2.5V 전원 전압이 공급될 수 있다.The device information includes the level of the power supply voltage at which the memory device is driven. When the memory device is driven at a 3.3V supply voltage, the host controller drives the PMIC to continue to supply 3.3V, or simply the host controller controls the PMIC < RTI ID = 0.0 > So that the PMIC can keep providing the 3.3V supply voltage. When the memory device is driven with a 2.5V supply voltage, the host controller may drive the PMIC to supply a 2.5V supply voltage, so that after the power setting period, the memory device is supplied with a 2.5V supply voltage .

이러한 방법에 의해 상기 메모리 시스템이 서로 다른 레벨들의 전원 전압들, 예를 들어 2.5V 및 3.3V 사이에서 전원 전압의 레벨을 선택할 수 있으나, 이러한 방법은 채용된 메모리 장치 상의 전기적 신뢰성 문제를 유발할 수 있고, 특히 상기 메모리 장치가 2.5V 전원 전압으로 구동하는 경우 더욱 문제될 수 있다. 즉, 상기 전력 설정 구간 동안 인가되는 전원 전압의 레벨이 3.3V이므로, 상기 전력 설정 구간 동안 상기 2.5V 구동 메모리 장치에 과도하게 높은 전원 전압이 인가될 수 있다.This method allows the memory system to select the level of the supply voltage between different levels of supply voltages, for example between 2.5V and 3.3V, but this approach can cause electrical reliability problems on the employed memory device , Especially when the memory device is driven with a 2.5V supply voltage. That is, since the level of the power supply voltage applied during the power setting period is 3.3V, an excessively high power supply voltage may be applied to the 2.5V driving memory device during the power setting period.

상기 메모리 장치에 대한 전기적 손상은 파워-업 조건 후의 일반 동작 조건 동안에 신뢰성 문제를 불러올 수 있고, 이는 파워-업 과정이 반복됨에 따라 더욱 악화될 수 있다. 상기 메모리 장치에 대한 이러한 전기적 손상을 방지하도록, 메모리 장치에는, 예를 들어, 적당한 전압을 검사 및 변경하기 전에 호스트로부터 상기 메모리 장치로의 직접적 전압 공급을 분리시키기 위한 전압 차단 로직이 구현되어야 한다. 그러나, 이는 메모리 장치의 회로 복잡도 및 사이즈를 증가시키는 문제가 있다.Electrical damage to the memory device may invoke a reliability problem during normal operating conditions after the power-up condition, which may be exacerbated as the power-up process is repeated. To prevent such electrical damage to the memory device, the memory device must be implemented with voltage blocking logic to isolate the direct voltage supply from the host to the memory device, for example, before inspecting and changing the proper voltage. However, this has the problem of increasing the circuit complexity and size of the memory device.

상술한 문제들을 해결하기 위하여, 본 발명의 실시예들에 따른 방법은 보다 낮은 전원 전압으로부터 보다 높은 전원 전압으로 전원 전압을 변경한다. 예를 들어, 전원 전압은 파워-업 시 2.5V일 수 있고, 전력 설정 구간 후 3.3V로 변경될 수 있다. 3.3V 메모리 장치를 포함하는 스토리지 장치가 호스트 컨트롤러에서 전송된 쿼리 커맨드를 인식하지 못할 수 있는 문제는 상기 전력 설정 구간을 일정한 크기의 시간 구간으로 제한함으로써 해결될 수 있다. 상기 호스트 컨트롤러로부터의 쿼리 커맨드에 대하여 상기 시간 구간 동안 응답이 없는 경우, 상기 메모리 장치가 3.3V 구동 장치인 것으로 간주될 수 있다.In order to solve the above problems, the method according to embodiments of the present invention changes the power supply voltage from a lower power supply voltage to a higher power supply voltage. For example, the power supply voltage may be 2.5V at power-up and may be changed to 3.3V after the power setting period. The problem that the storage device including the 3.3V memory device may not recognize the query command transmitted from the host controller can be solved by limiting the power setting period to a time interval of a certain size. If there is no response during the time interval to the query command from the host controller, the memory device may be considered to be a 3.3V drive.

본 발명의 일 실시예에 따르면, 메모리 시스템은 추가적인 하드웨어 변경 없이 3.3V 전원 전압 및 2.5V 전원 전압 중에서 메모리 장치에 인가될 전원 전압의 레벨을 선택할 수 있다. 또한, 본 발명의 실시예들에서는 전원 전압의 과구동 레벨에 의해 유발되는 전기적 신뢰성 문제가 발생하지 않을 수 있다.According to one embodiment of the present invention, the memory system may select the level of the power supply voltage to be applied to the memory device from the 3.3V supply voltage and the 2.5V supply voltage without additional hardware changes. Further, in the embodiments of the present invention, the electrical reliability problem caused by the over-driving level of the power supply voltage may not occur.

본 발명의 실시예들에 따르면, 전원 전압과 관련하여 하위 호환성을 가지는 비용 효율적 메모리 시스템이 제공된다. 상기 메모리 시스템은 서로 다른 전원 전압들에서 구동되는 서로 다른 메모리 장치들 중 하나를 선택할 수 있다. 상기 메모리 시스템은 전력 설정 구간 동안 상기 메모리 장치에 어떠한 레벨의 전원 전압이 공급될지를 결정할 수 있으므로, 상기 메모리 시스템은 추가적인 하드웨어 비용을 필요로 하지 않을 수 있다. 본 발명에 따른 전력 변경은 메모리 시스템 하드웨어의 어떠한 변경도 없이 장치 정보를 요청하는 쿼리 커맨드를 전송함으로써 소프트 절차로 수행될 수 있고, 이에 따라 상기 메모리 시스템은 비용 효율적일 수 있다.According to embodiments of the present invention, a cost effective memory system is provided that is backward compatible with respect to the supply voltage. The memory system may select one of the different memory devices to be driven at different power supply voltages. The memory system may not require additional hardware costs since it may determine what level of supply voltage is to be supplied to the memory device during the power setting period. The power change in accordance with the present invention can be performed in a soft procedure by sending a query command that requests device information without any modification of the memory system hardware so that the memory system can be cost effective.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 스토리지 장치 및 호스트 장치를 포함하는 메모리 시스템의 일 예를 나타내는 블록도이다.1 is a block diagram illustrating an example of a memory system including a storage device and a host device.

도 1을 참조하면, 메모리 시스템(100)은 호스트 컨트롤러(120) 및 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)(130)를 포함하는 호스트 장치(110), 및 메모리 장치(160) 및 장치 컨트롤러(190)를 포함하는 스토리지 장치(150)를 포함한다. 호스트 장치(110)는 PMIC(130)가 생성할 전원 전압의 레벨을 결정하기 위한 퓨즈 어레이(140) 및/또는 ROM(Read Only Memory)(145)를 더 포함할 수 있다.1, a memory system 100 includes a host device 110 that includes a host controller 120 and a power management integrated circuit (PMIC) 130, and a memory device 160 and a device And a storage device 150 including a controller 190. The host device 110 may further include a fuse array 140 and / or a ROM (Read Only Memory) 145 for determining the level of the power supply voltage to be generated by the PMIC 130. [

메모리 장치(160)는 데이터를 저장하는 메모리 코어(170) 및 데이터를 입출력하는 입출력 회로(180)를 포함할 수 있다. 일 실시예에서, 메모리 장치(160)는 NAND 메모리 장치일 수 있다. 일 예에서, 상기 NAND 메모리 장치는 메모리 셀들이 상기 메모리 장치의 기판에 직교하는 방향으로 수직으로 적층된 3차원 셀 어레이를 포함할 수 있다. 다른 실시예에서, 상기 메모리 장치는 DRAM(Dynamic Random Access Memory)이거나, PRAM(Phase-change Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 차세대 메모리 장치일 수 있다. 또 다른 실시예에서, 상기 메모리 장치는 임의의 종류의 하이브리드 NAND, DRAM 및/또는 차세대 메모리 장치일 수 있다. 또 다른 실시예에서, 상기 메모리 장치는 전압 변경이 요구되는 임의의 반도체 칩일 수 있다.The memory device 160 may include a memory core 170 for storing data and an input / output circuit 180 for inputting / outputting data. In one embodiment, the memory device 160 may be a NAND memory device. In one example, the NAND memory device may include a three dimensional cell array in which memory cells are stacked vertically in a direction orthogonal to the substrate of the memory device. In another embodiment, the memory device may be a dynamic random access memory (DRAM), or any next-generation memory device such as a phase-change random access memory (PRAM), a ferroelectric random access memory (FeRAM) In yet another embodiment, the memory device may be any kind of hybrid NAND, DRAM and / or next generation memory device. In another embodiment, the memory device may be any semiconductor chip for which a voltage change is desired.

호스트 컨트롤러(120)는 장치 컨트롤러(190)와 통신하여, 스토리지 장치(150)의 동작을 제어하도록 요청(Rx)을 전송하고 응답(Tx)을 수신할 수 있다. 또한, 호스트 컨트롤러(120)는 스토리지 장치(150)의 장치 컨트롤러(190)에 참조 클록(REFCLK)을 제공할 수 있다. 일 실시예에서, 참조 클록(REFCLK)은 약 1.2V의 전압 레벨을 가질 수 있다.The host controller 120 may communicate with the device controller 190 to send a request Rx to control the operation of the storage device 150 and receive the response Tx. The host controller 120 may also provide a reference clock (REFCLK) to the device controller 190 of the storage device 150. In one embodiment, the reference clock REFCLK may have a voltage level of about 1.2V.

PMIC(130)는 전원 전압(VCC) 및 컨트롤러 전력 전압(VCCQ, VCCQ2)을 생성할 수 있다. 전원 전압(VCC)은 메모리 장치(160)의 메모리 코어(170)에 공급되는 전압으로서, 예를 들어 약 3.3V 또는 약 2.5V의 전압일 수 있다. 제1 컨트롤러 전력 전압(VCCQ)은 메모리 장치(160)의 입출력 회로(180) 및 장치 컨트롤러(190)에 공급되는 전압으로서, 예를 들어 약 1.2V의 전압일 수 있다. 제2 컨트롤러 전력 전압(VCCQ2)은 장치 컨트롤러(190)에 공급되는 전압으로서, 예를 들어 약 1.8V의 전압일 수 있다. PMIC(130)는 퓨즈 어레이(140) 및/또는 ROM(145)을 이용하여 다양한 레벨의 전원 전압들 중 하나(VCC)를 생성할 수 있다. 예를 들어, 전원 전압(VCC)의 레벨은 퓨즈 어레이(140) 상에 프로그램된 정보에 따라 3.3V이거나 2.5V일 수 있다. 메모리 시스템(100)의 제조자는 스토리지 장치(150)의 메모리 장치(160)가 구동될 전원 전압(VCC)의 레벨을 결정하고, PMIC(130)가 상기 결정된 레벨의 전원 전압(VCC)을 생성하도록 퓨즈 어레이(140)를 프로그램할 수 있다.The PMIC 130 may generate the power supply voltage VCC and the controller power voltages VCCQ and VCCQ2. The power supply voltage VCC is a voltage supplied to the memory core 170 of the memory device 160, and may be, for example, a voltage of about 3.3 V or about 2.5 V. [ The first controller power voltage VCCQ is a voltage supplied to the input / output circuit 180 and the device controller 190 of the memory device 160 and may be, for example, a voltage of about 1.2V. The second controller power voltage VCCQ2 is a voltage supplied to the device controller 190, and may be, for example, a voltage of about 1.8V. The PMIC 130 may generate one of the various levels of supply voltages VCC using the fuse array 140 and / or ROM 145. For example, the level of the power supply voltage VCC may be 3.3V or 2.5V, depending on the information programmed on the fuse array 140. [ The manufacturer of the memory system 100 determines the level of the power supply voltage VCC at which the memory device 160 of the storage device 150 is to be driven and causes the PMIC 130 to generate the determined level of the power supply voltage VCC The fuse array 140 can be programmed.

예를 들어, 메모리 장치(160)로 3.3V 구동 메모리 장치가 채용된 경우, 제조자는 PMIC(130)가 3.3V 전원 전압을 생성하도록 퓨즈 어레이(140)를 프로그램할 수 있다. 이와 달리, 메모리 장치(160)로 2.5V 구동 메모리 장치가 채용된 경우, 제조자는 PMIC(130)가 2.5V 전원 전압을 생성하도록 퓨즈 어레이(140)를 프로그램할 수 있다.For example, if a 3.3V drive memory device is employed as the memory device 160, the manufacturer may program the fuse array 140 so that the PMIC 130 generates a 3.3V supply voltage. Alternatively, if a 2.5V drive memory device is employed as the memory device 160, the manufacturer may program the fuse array 140 such that the PMIC 130 generates a 2.5V supply voltage.

이와 같이, 메모리 시스템(100)이 퓨즈 어레이(140)를 이용하여 전원 전압(VCC)의 레벨을 결정하는 경우, 메모리 시스템(100)은 이전 버전의 메모리 장치(예를 들어, 3.3V 구동 메모리 장치) 또는 신규 버전의 메모리 장치(예를 들어, 2.5V 구동 메모리 장치) 중 하나만을 지원할 수 있다. 즉, 메모리 시스템(100)은 하위 호환성을 가지지 못한다.As such, when the memory system 100 determines the level of the power supply voltage VCC using the fuse array 140, the memory system 100 may be configured to store the previous version of the memory device (e.g., a 3.3V drive memory device ) Or a new version of a memory device (e.g., a 2.5V drive memory device). That is, the memory system 100 does not have backward compatibility.

도 2는 메모리 시스템에서의 전원 전압 변경의 일 예를 설명하기 위한 도면이다.2 is a diagram for explaining an example of a power supply voltage change in a memory system.

도 2에 도시된 전원 전압 변경을 수행하는 메모리 시스템은, 공급되는 전압이 고정되지 않은 것을 제외하고, 도 1에 도시된 메모리 시스템과 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 도 2에 도시된 전원 전압 변경을 수행하는 메모리 시스템의 호스트 장치는, 전력 설정 구간(200) 동안 메모리 장치가 구동되는 전원 전압의 레벨과 관련된 장치 정보를 요청하는 쿼리 커맨드를 장치 컨트롤러에 전송할 수 있다.The memory system for performing the power supply voltage change shown in Fig. 2 may have substantially the same or similar structure as the memory system shown in Fig. 1, except that the supplied voltage is not fixed. The host device of the memory system performing the power supply voltage change shown in Figure 2 may transmit a query command to the device controller requesting device information related to the level of the power supply voltage at which the memory device is driven during the power setting period 200 .

파워-업 과정이 시작되면, 장치 컨트롤러는 상기 장치 컨트롤러와 상기 메모리 장치 사이의 데이터 링크를 셋-업하고, 상기 전원 전압의 레벨과 관련된 장치 정보를 독출하여 상기 장치 컨트롤러의 버퍼(또는 레지스터)에 저장할 수 있다. 상기 호스트 컨트롤러로부터 상기 쿼리 커맨드를 수신하면, 상기 장치 컨트롤러는 상기 호스트 컨트롤러에 상기 버퍼에 저장된 장치 정보를 전송함으로써 상기 쿼리 커맨드에 응답할 수 있다.When the power-up process is started, the device controller sets up a data link between the device controller and the memory device, reads device information related to the level of the power supply voltage, and stores the device information in a buffer (or a register) Can be stored. Upon receiving the query command from the host controller, the device controller can respond to the query command by transmitting the device information stored in the buffer to the host controller.

상기 메모리 장치가 어떠한 레벨의 전원 전압으로 구동되는지를 분석 및 검출함으로써, 상기 호스트 컨트롤러는 PMIC에 전력 선택 신호를 전송하여, PMIC가 상기 전력 설정 구간(200) 후에 상기 전력 선택 신호에 기초하여 3.3V 또는 2.5V의 전원 전압 중 하나를 생성하게 할 수 있다.By analyzing and detecting what level of power supply voltage the memory device is driven, the host controller sends a power select signal to the PMIC to determine whether the PMIC is operating at 3.3V Or a power supply voltage of 2.5V.

도 2에 도시된 전원 전압 변경을 수행하는 메모리 시스템은 신규의 2.5V 메모리 장치뿐만 아니라 이전의 3.3V 메모리 장치를 모두 지원할 수 있는 하위 호환성을 가진다. 그러나, 도 2에 도시된 전원 전압 변경 방식은 상기 메모리 장치에 전기적 신뢰성 문제를 유발할 수 있다. 상기 메모리 시스템에 2.5V 메모리 장치가 채용된 경우, 상기 메모리 장치는 전력 설정 구간(200) 동안 공급되는 3.3V 전원 전압에 의해 손상될 수 있다. 이에 따라, 도 2에 도시된 전원 전압 변경을 수행하는 메모리 시스템에서는, 지나치게 과도한 전원 전압에 의해 유발되는 이러한 문제를 방지하도록, 상기 메모리 장치는 상기 메모리 장치 상의 추가적인 하드웨어로서 추가적인 전력 보호 회로를 필요로 할 수 있고, 이는 하위 호환성을 제한하는 요인일 수 있다.The memory system performing the power supply voltage change shown in FIG. 2 has backwards compatibility to support both the new 2.5V memory device as well as the previous 3.3V memory device. However, the power supply voltage changing method shown in Fig. 2 may cause an electrical reliability problem in the memory device. When a 2.5V memory device is employed in the memory system, the memory device may be damaged by the 3.3V supply voltage supplied during the power setting period 200. [ Thus, in a memory system that performs the power supply voltage change shown in Fig. 2, the memory device needs additional power protection circuitry as additional hardware on the memory device to prevent this problem caused by an excessively high power supply voltage , Which may be a factor limiting backward compatibility.

도 3은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이고, 도 4는 본 발명의 일 실시예에 따른 도 3의 메모리 시스템에서의 전원 전압 변경을 설명하기 위한 도면이다.FIG. 3 is a block diagram illustrating a memory system according to embodiments of the present invention, and FIG. 4 is a view for explaining a power supply voltage change in the memory system of FIG. 3 according to an embodiment of the present invention.

도 3 및 도 4를 참조하면, 본 발명의 실시예들에 따른 메모리 시스템(300)은 호스트 장치(310) 및 스토리지 장치(350)를 포함한다. 일 실시예에서, 도 3에 도시된 바와 같이, 호스트 장치(310)는 범용 플래시 스토리지(Universal Flash Storage; UFS) 호스트 장치이고, 스토리지 장치(350)는 범용 플래시 스토리지 장치일 수 있다.3 and 4, a memory system 300 in accordance with embodiments of the present invention includes a host device 310 and a storage device 350. 3, the host device 310 is a Universal Flash Storage (UFS) host device, and the storage device 350 may be a general purpose flash storage device.

호스트 장치(310)는 스토리지 장치(350)를 제어하기 위한 호스트 컨트롤러(예를 들어, UFS 호스트 컨트롤러)(320), 및 스토리지 장치(350)에 전원 전압(VCC) 및 컨트롤러 전력 전압(VCCQ, VCCQ2)을 공급하는 PMIC(330)를 포함할 수 있다. 호스트 컨트롤러(320)는 스토리지 장치(350)의 장치 컨트롤러(390)(예를 들어, UFS 장치 컨트롤러)와 데이터 채널(RX, TX)을 통하여 연결(link-up)될 수 있고, 장치 컨트롤러(390)에 참조 클록(REFCLK)을 제공할 수 있다.The host device 310 includes a host controller (e.g., a UFS host controller) 320 for controlling the storage device 350 and a power supply voltage VCC and controller power voltages VCCQ and VCCQ2 And a PMIC 330 for supplying the PMIC 330. The host controller 320 may be linked to the device controller 390 (e.g., a UFS device controller) of the storage device 350 through data channels RX and TX, (REFCLK). ≪ / RTI >

PMIC(330)는 메모리 장치(360)의 메모리 코어(370)에 전원 전압(VCC)을 공급할 수 있다. 즉, 여기서, 전원 전압(VCC)은 메모리 장치(360)의 메모리 코어(370)에 공급되는 전압으로서, 예를 들어 NAND 메모리 셀 어레이를 포함하는 NAND 플래시 코어에 공급되는 전압일 수 있다. 또한, PMIC(330)는 전원 전압(VCC)으로서 제1 레벨의 전원 전압 또는 제2 레벨의 전원 전압 중 하나를 선택적으로 제공할 수 있다. 상기 제1 레벨의 전원 전압은 상기 제2 레벨의 전원 전압보다 낮을 수 있다. 예를 들어, 상기 제1 레벨의 전원 전압은 약 2.5V이고, 상기 제2 레벨의 전원 전압은 약 3.3V일 수 있다. 상기 제1 레벨의 전원 전압은 전력 설정 구간(250) 동안 메모리 장치(360)(또는 메모리 코어(370))에 인가되고, 상기 제2 레벨의 전원 전압은 전력 설정 구간(250) 후에 메모리 장치(360)(또는 메모리 코어(370))에 선택적으로 인가될 수 있다.The PMIC 330 may supply the power supply voltage VCC to the memory core 370 of the memory device 360. [ The supply voltage VCC is a voltage supplied to the memory core 370 of the memory device 360 and may be a voltage supplied to the NAND flash core including a NAND memory cell array, for example. In addition, the PMIC 330 may selectively provide one of a first-level power supply voltage or a second-level power supply voltage as the power supply voltage VCC. The power supply voltage of the first level may be lower than the power supply voltage of the second level. For example, the power supply voltage of the first level may be about 2.5V, and the power supply voltage of the second level may be about 3.3V. The power voltage of the first level is applied to the memory device 360 (or the memory core 370) during the power setting period 250 and the power voltage of the second level is applied to the memory device 360 (or memory core 370).

또한, PMIC(330)는 메모리 장치(360)의 입출력 회로(380) 및 장치 컨트롤러(390)에 컨트롤러 전력 전압(VCCQ, VCCQ2)을 공급할 수 있다. 컨트롤러 전력 전압(VCCQ, VCCQ2)은 시스템 응용에 따라 약 1.2V의 제1 컨트롤러 전력 전압(VCCQ) 및/또는 약 1.8V의 제2 컨트롤러 전력 전압(VCCQ2)을 포함할 수 있다. 일 실시예에서, 장치 컨트롤러(390)(및 입출력 회로(380))에 공급되는 컨트롤러 전력 전압(VCCQ, VCCQ2)은 고정된 전압 레벨을 가질 수 있고, 컨트롤러 전력 전압(VCCQ, VCCQ2)의 전압 레벨은 전력 설정 구간(250) 동안 및 전력 설정 구간(250) 후에 변경되지 않을 수 있다.The PMIC 330 can also supply the controller power voltages VCCQ and VCCQ2 to the input / output circuit 380 and the device controller 390 of the memory device 360. [ The controller power voltages VCCQ and VCCQ2 may comprise a first controller power voltage VCCQ of about 1.2V and / or a second controller power voltage VCCQ2 of about 1.8V depending on the system application. In one embodiment, the controller power voltages VCCQ and VCCQ2 supplied to the device controller 390 (and the input / output circuit 380) may have a fixed voltage level and the controller power voltages VCCQ and VCCQ2 May not be changed during the power setting period 250 and after the power setting period 250. [

메모리 시스템(300) 또는 스토리지 장치(350)에 대한 파워-업 과정이 시작되면, PMIC(330)는 장치 컨트롤러(390)에 컨트롤러 전력 전압(VCCQ, VCCQ2)을 공급하고, 컨트롤러 전력 전압(VCCQ, VCCQ2)을 이용하여 호스트 컨트롤러(320)와 장치 컨트롤러(390)가 연결(link-up)될 수 있다. 또한, PMIC(330)는 전력 설정 구간(250) 동안 메모리 장치(360)(또는 메모리 코어(370))에 상기 제1 레벨의 전원 전압(VCC)(예를 들어, 약 2.5V의 전원 전압(VCC))을 공급할 수 있다. 장치 컨트롤러(390)에 컨트롤러 전력 전압(VCCQ, VCCQ2)이 공급되고, 메모리 장치(360)에 전원 전압(VCC)이 공급되면, 장치 컨트롤러(390)의 구동을 위한 펌웨어가 메모리 장치(360)로부터 장치 컨트롤러(390)에 로딩될 수 있다. 또한, 일 실시예에서, 메모리 장치(360)로부터 장치 컨트롤러(390)의 버퍼 또는 레지스터에 장치 정보(395)가 더욱 로딩될 수 있고, 장치 정보(395)는 메모리 장치(360)에 요구되는 전원 전압(VCC)의 레벨을 포함할 수 있다. 다른 실시예에서, 장치 정보(395)는 메모리 장치(360) 외의 다른 비휘발성 메모리로부터 장치 컨트롤러(390)의 버퍼 또는 레지스터에 로딩될 수 있다.When the power-up process for the memory system 300 or the storage device 350 is started, the PMIC 330 supplies the controller power voltages VCCQ and VCCQ2 to the device controller 390 and the controller power voltages VCCQ, The host controller 320 and the device controller 390 can be linked up using the VCCQ2. The PMIC 330 also controls the first level of the power supply voltage VCC (e.g., a power supply voltage of about 2.5V (e.g., about 2.5V) to the memory device 360 (or memory core 370) VCC). When the controller power voltages VCCQ and VCCQ2 are supplied to the device controller 390 and the power supply voltage VCC is supplied to the memory device 360, firmware for driving the device controller 390 is supplied from the memory device 360 May be loaded into the device controller 390. The device information 395 may be further loaded from the memory device 360 into the buffer or register of the device controller 390 and the device information 395 may be stored in a buffer or register of the device controller 390, And a level of voltage VCC. In another embodiment, the device information 395 may be loaded into a buffer or register of the device controller 390 from a non-volatile memory other than the memory device 360.

호스트 컨트롤러(320)와 장치 컨트롤러(390) 사이의 데이터 채널 연결(linking up) 후 전력 설정 구간(250) 동안, 호스트 컨트롤러(320)는 장치 컨트롤러(390)에 메모리 장치(360)가 구동되는 전원 전압(VCC)의 레벨을 포함하는 메모리 장치(360)의 장치 정보(395)를 요청하는 쿼리 커맨드를 전송할 수 있다. 장치 컨트롤러(390)가 상기 쿼리 커맨드를 인식하는 경우(예를 들어, 메모리 장치(360)가 전력 설정 구간(250) 동안 공급되는 상기 제1 레벨의 전원 전압(VCC)로 구동 가능하여, 장치 컨트롤러(390)에 상기 펌웨어 및 장치 정보(395)가 로딩된 경우), 장치 컨트롤러(390)는 상기 쿼리 커맨드에 응답하여 호스트 컨트롤러(320)에 장치 정보(395)를 제공할 수 있다. 장치 컨트롤러(390)가 상기 쿼리 커맨드를 인식하지 못하는 경우(예를 들어, 메모리 장치(360)가 전력 설정 구간(250) 동안 공급되는 상기 제1 레벨의 전원 전압(VCC)보다 높은 상기 제2 레벨의 전원 전압(VCC)을 필요로 하여, 장치 컨트롤러(390)에 상기 펌웨어 및 장치 정보(395)가 로딩되지 못한 경우), 호스트 컨트롤러(320)는 상기 쿼리 커맨드에 대한 응답을 수신하지 못할 수 있다. 일 실시예에서, 호스트 컨트롤러(320)는, 장치 컨트롤러(390)가 상기 쿼리 커맨드에 응답하지 않는 경우, 전력 설정 구간(250) 동안 장치 컨트롤러(390)에 상기 쿼리 커맨드를 반복적으로 전송할 수 있다. 한편, 전력 설정 구간(250)에는 일정 타임아웃 구간, 예를 들어 수 밀리초의 타임아웃 구간이 설정될 수 있고, 전력 설정 구간(250)은 장치 컨트롤러(390)로부터 장치 정보(395)를 수신하거나, 전력 설정 구간(250)이 상기 설정된 타임아웃 구간 동안 지속되면 종료될 수 있다.During the power setting period 250 after the data channel linking up between the host controller 320 and the device controller 390, the host controller 320 controls the device controller 390 to supply power to the memory device 360 It may send a query command requesting device information 395 of memory device 360 that includes the level of voltage VCC. When the device controller 390 recognizes the query command (e.g., the memory device 360 is drivable to the first level supply voltage VCC supplied during the power setting interval 250) The device controller 390 may provide the device information 395 to the host controller 320 in response to the query command if the firmware and device information 395 is loaded into the device controller 390. If the device controller 390 does not recognize the query command (e.g., the memory device 360 is in the second level, which is higher than the first level supply voltage VCC supplied during the power setting interval 250) The host controller 320 may not receive a response to the query command if the firmware and device information 395 is not loaded into the device controller 390 because the power supply voltage VCC of the host device 320 is required . In one embodiment, the host controller 320 may repeatedly transmit the query command to the device controller 390 during the power setting interval 250 if the device controller 390 does not respond to the query command. Meanwhile, the power setting period 250 may set a predetermined timeout period, for example, a timeout period of several milliseconds, and the power setting period 250 may receive the device information 395 from the device controller 390 , And may be terminated if the power setting period 250 continues for the set timeout period.

예를 들어, 장치 컨트롤러(390)가 상기 쿼리 커맨드를 인식하면, 장치 컨트롤러(390)는 장치 정보(395)를 전송함으로써 메모리 장치(360)가 구동되는 전원 전압(VCC)의 레벨, 예를 들어 약 2.5V 또는 약 3.3V 중 하나를 알리는 응답을 호스트 컨트롤러(320)에 전송할 수 있다. 다만, 메모리 장치(360)가 구동되는 전원 전압의 레벨로서 임의의 전압 레벨이 이용될 수 있다. 장래에 약 2.5V보다 낮은 전압, 예를 들어, 약 1.8V, 약 1.2V, 약 0.9V 등이 이용될 수 있다. 본 발명에 따른 방법은 이러한 경우에도 적용될 수 있다. 예를 들어, 본 발명에 따른 방법은 전원 전압(VCC)을 약 0.9V에서 시작하여, 약 1.2V, 약 1.8V, 약 2.5V 및 약 3.3V로 단계적으로 증가시킬 수 있다. 호스트 컨트롤러(320)는 장치 컨트롤러(390)의 응답, 즉 장치 정보(395)에 기초하여 메모리 장치(360)에 상기 제1 레벨의 전원 전압(VCC) 또는 상기 제2 레벨의 전원 전압(VCC)을 선택적으로 공급할 수 있다. 상기 응답(또는 장치 정보(395))이 메모리 시스템(300)에 약 2.5V 구동 메모리 장치가 채용된 것을 알리는 경우, 호스트 컨트롤러(320)는 메모리 장치(360)에 상기 제1 레벨의 전원 전압(VCC)(예를 들어, 약 2.5V 전원 전압(VCC))을 제공하도록 PMIC(330)를 구동하는 것을 계속할 수 있다. 장치 컨트롤러(390)가 메모리 시스템(300)에 약 3.3V 구동 메모리 장치가 채용된 것으로 응답하는 경우, 호스트 컨트롤러(320)는 상기 제2 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V 전원 전압)을 제공하도록 PMIC(330)를 구동할 수 있다.For example, when the device controller 390 recognizes the query command, the device controller 390 sends the device information 395 to determine the level of the power supply voltage VCC at which the memory device 360 is driven, About 2.5 V or about 3.3 V to the host controller 320. [ However, any voltage level may be used as the level of the power supply voltage at which the memory device 360 is driven. In the future, a voltage lower than about 2.5V, for example, about 1.8V, about 1.2V, about 0.9V, etc. may be used. The method according to the invention can also be applied in this case. For example, the method according to the present invention can increase the power supply voltage (VCC) from about 0.9 V to about 1.2 V, about 1.8 V, about 2.5 V, and about 3.3 V stepwise. The host controller 320 supplies the first level power supply voltage VCC or the second level power supply voltage VCC to the memory device 360 based on the response of the device controller 390, Can be selectively supplied. When the response (or device information 395) indicates to the memory system 300 that a 2.5V drive memory device is employed, the host controller 320 causes the memory device 360 to receive the first level power supply voltage VCC) (e. G., About 2.5V supply voltage (VCC)). ≪ / RTI > When the device controller 390 responds to the memory system 300 that an about 3.3 V driving memory device is employed, the host controller 320 controls the power supply voltage VCC of the second level (for example, about 3.3 V Power supply voltage). ≪ / RTI >

이와 달리, 장치 컨트롤러(390)가 전력 설정 구간(250)의 종료 시까지(즉, 전력 설정 구간(250)이 상기 미리 설정된 타임아웃 구간 동안 지속될 때까지) 상기 쿼리 커맨드를 인식하지 못하면, 호스트 컨트롤러(320)는 전력 설정 구간(250)의 종료 시까지 상기 쿼리 커맨드에 대한 응답(또는 장치 정보(395))을 수신하지 못할 수 있다. 일 실시예에서, 장치 컨트롤러(390)가 상기 쿼리 커맨드를 인식했더라도, 메모리 장치(360)가 상기 제2 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V의 전원 전압(VCC))으로 구동하는 경우, 장치 컨트롤러(390)가 전력 설정 구간(250)의 종료 시까지 상기 쿼리 커맨드를 무시할 수 있다.Alternatively, if the device controller 390 does not recognize the query command until the end of the power setting period 250 (i.e., until the power setting period 250 continues for the predetermined timeout period) The controller 320 may not receive a response to the query command (or device information 395) until the end of the power setting period 250. In one embodiment, even if the device controller 390 recognizes the query command, the memory device 360 may receive the second level power supply voltage VCC (e.g., a power supply voltage VCC of about 3.3V) The device controller 390 may ignore the query command until the end of the power setting period 250. [

상기 쿼리 커맨드에 대한 응답을 수신하지 못한 호스트 컨트롤러(320)는 메모리 장치(360)가 상기 제2 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V의 전원 전압(VCC))으로 구동하는 것으로 결정할 수 있고, 이에 따라 PMIC(330)에 전원 전압(VCC)을 약 2.5V에서 약 3.3V로 변경하기 위한 제어 신호를 전송할 수 있다.The host controller 320 that has not received the response to the query command may determine that the memory device 360 is driven with the second level power supply voltage VCC (for example, the power supply voltage VCC of about 3.3V) And thus can transmit a control signal to the PMIC 330 to change the power supply voltage VCC from about 2.5V to about 3.3V.

이와 같이, 본 실시예에 따른 메모리 시스템(300)에서, 메모리 장치(360)(또는 메모리 코어(370))에 전력 설정 구간(250) 동안 낮은 전압 레벨의 전원 전압(VCC)이 우선적으로 공급하고, 메모리 장치(360)가 보다 높은 전원 전압(VCC)을 요구하는 경우에만 전원 전압(VCC)의 레벨을 증가시킴으로써, 호스트 장치(310)는 메모리 장치(360)에 과전원 전압을 인가하지 않으면서 신규 버전의 낮은 전원 전압(VCC)으로 구동되는 메모리 장치뿐만 아니라 이전 버전의 높은 전원 전압(VCC)으로 구동되는 메모리 장치에 대한 하위 호환성을 가질 수 있다. 또한, 이에 따라, 스토리지 장치(350)는 호스트 장치(310)로부터 메모리 장치(360)에 과전원 전압이 공급되는 것을 방지하기 위한 별도의 전압 차단 로직 없이 낮은 회로 복잡도 및 작은 사이즈로 구현될 수 있다. 또한, 2.5V 구동 메모리 장치에 인가되는 전원 전압(VCC)의 최대 레벨이 약 2.5V로 제한되어 메모리 장치(360)에 과전압이 인가되지 않으므로, 메모리 장치(360)는 과도하게 높은 전원 전압에 의한 임의의 전기적 문제를 겪지 않을 수 있다.Thus, in the memory system 300 according to the present embodiment, the power supply voltage VCC of a low voltage level is preferentially supplied to the memory device 360 (or the memory core 370) during the power setting period 250 By increasing the level of the power supply voltage VCC only when the memory device 360 requires a higher power supply voltage VCC the host device 310 does not apply an overvoltage to the memory device 360 Can have backward compatibility with memory devices driven with a newer version of the lower power supply voltage (VCC) as well as memory devices driven with earlier versions of the higher power supply voltage (VCC). The storage device 350 may thus be implemented with low circuit complexity and small size without additional voltage blocking logic to prevent the overvoltage from being supplied to the memory device 360 from the host device 310 . Also, since the maximum level of the power supply voltage (VCC) applied to the 2.5V drive memory device is limited to about 2.5V, and the overvoltage is not applied to the memory device 360, the memory device 360 is driven by an excessively high power supply voltage And may not experience any electrical problems.

도 5는 본 발명의 실시예들에 따른 호스트 장치와 스토리지 장치 사이의 신호 통신을 설명하기 위한 도면이다.5 is a diagram for explaining signal communication between a host apparatus and a storage apparatus according to embodiments of the present invention.

도 3 및 도 5를 참조하면, 메모리 시스템(300)은 다음과 같은 단계들을 포함하는 파워-업 과정(power-up procedure)을 수행할 수 있다.Referring to FIGS. 3 and 5, the memory system 300 may perform a power-up procedure including the following steps.

PMIC(330)는 장치 컨트롤러(390)에 컨트롤러 전력 전압(VCCQ, VCCQ2)를 공급할 수 있고(S400), 전력 설정 구간 동안 메모리 장치(360)에 제1 레벨의 전원 전압(VCC)을 공급할 수 있다(S410). 예를 들어, 컨트롤러 전력 전압(VCCQ, VCCQ2)은 약 1.2V 및/또는 약 1.8V일 수 있고, 제1 레벨의 전원 전압(VCC)은 약 2.5V일 수 있다. 한편, 일 실시예에서, 컨트롤러 전력 전압(VCCQ, VCCQ2)은 호스트 컨트롤러(320)가 장치 정보(395)의 수신을 위한 쿼리 커맨드를 전송하기 전에 일정한 전압 레벨(예를 들어, 약 1.2V 및/또는 약 1.8V)로 설정(set-up)될 수 있다. The PMIC 330 may supply the controller power voltages VCCQ and VCCQ2 to the device controller 390 and may supply the first level power supply voltage VCC to the memory device 360 during the power setting period (S410). For example, the controller power voltages VCCQ and VCCQ2 may be about 1.2V and / or about 1.8V, and the power supply voltage VCC of the first level may be about 2.5V. The controller power voltages VCCQ and VCCQ2 may be maintained at a constant voltage level (e.g., about 1.2 V and / or about 1.2 V) before the host controller 320 sends a query command for receiving the device information 395. In one embodiment, Or about 1.8V). ≪ / RTI >

장치 컨트롤러(390)에 컨트롤러 전력 전압(VCCQ, VCCQ2)이 공급되고, 메모리 장치(360)에 제1 레벨의 전원 전압(VCC)이 공급되면, 호스트 컨트롤러(320)와 장치 컨트롤러(390)를 연결하는 데이터 채널이 형성되고(S420), 메모리 장치(360)의 장치 정보(395)를 포함하는 펌웨어가 메모리 장치(360)로부터 장치 컨트롤러(390)에 로딩될 수 있다(S430). 한편, 메모리 장치(360)가 제1 레벨의 전원 전압(VCC)보다 높은 전원 전압으로 구동되는 경우, 메모리 장치(360)로부터 장치 컨트롤러(390)로의 상기 펌웨어 로딩이 실패할 수 있다.When the controller power voltages VCCQ and VCCQ2 are supplied to the device controller 390 and the power voltage VCC of the first level is supplied to the memory device 360, the host controller 320 and the device controller 390 are connected (S420) and the firmware including the device information 395 of the memory device 360 may be loaded into the device controller 390 from the memory device 360 (S430). On the other hand, if the memory device 360 is driven to a supply voltage higher than the first level supply voltage VCC, the firmware loading from the memory device 360 to the device controller 390 may fail.

상기 전력 설정 구간 동안, 호스트 컨트롤러(320)는 장치 컨트롤러(390)에 메모리 장치(360)의 장치 정보(395)를 요청하는 쿼리 커맨드를 전송할 수 있다(S440). 장치 컨트롤러(390)는 상기 쿼리 커맨드에 응답하여 호스트 컨트롤러(320)에 장치 정보(395)를 제공할 수 있다(S450). 호스트 컨트롤러(320)는 장치 컨트롤러(390)로부터 수신된 장치 정보(395)에 기초하여 PMIC(330)에 제1 레벨의 전원 전압(VCC) 또는 제2 레벨의 전원 전압(VCC)를 나타내는 전력 선택 신호를 송신할 수 있고(S460), PMIC(330)는 상기 전력 선택 신호에 응답하여 제1 레벨의 전원 전압(VCC)(예를 들어, 약 2.5V의 전원 전압) 또는 제2 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V의 전원 전압)을 메모리 장치(360)에 공급할 수 있다(S470).During the power setting period, the host controller 320 may transmit a query command to the device controller 390 to request the device information 395 of the memory device 360 (S440). The device controller 390 may provide the device information 395 to the host controller 320 in response to the query command (S450). The host controller 320 notifies the PMIC 330 of the power supply voltage VCC at the first level or the power supply voltage VCC at the second level based on the device information 395 received from the device controller 390 (S460), and the PMIC 330 may transmit a power supply voltage VCC of a first level (for example, a power supply voltage of about 2.5V) or a power supply voltage of a second level (VCC) (for example, a power supply voltage of about 3.3V) to the memory device 360 (S470).

한편, 장치 컨트롤러(390)가 상기 쿼리 커맨드를 인식하지 못하는 경우, 호스트 컨트롤러(320)는 장치 컨트롤러(390)로부터 응답을 수신하지 못할 수 있다(S450). 일 실시예에서, 호스트 컨트롤러(320)가 장치 컨트롤러(390)로부터 응답을 수신하지 못하면, 호스트 컨트롤러(320)는 상기 전력 설정 구간의 종료 시까지 상기 쿼리 커맨드를 반복적으로 전송할 수 있다. 상기 전력 설정 구간의 종료 시까지(즉, 미리 설정된 타임아웃 구간의 만료 시까지) 호스트 컨트롤러(320)가 장치 정보(395)를 수신하지 못하면, 호스트 컨트롤러(320)는 메모리 장치(360)가 제2 레벨의 전원 전압(VCC)으로 구동되는 메모리 장치, 예를 들어 3.3V 구동 메모리 장치인 것으로 간주할 수 있다. 그러면, 호스트 컨트롤러(320)는 제2 레벨의 전원 전압(VCC)(예를 들어, 3.3V 전원 전압)을 나타내는 전력 선택 신호를 PMIC(330)에 제공하고(S460), PMIC(330)는 상기 전력 선택 신호에 응답하여 제1 레벨의 전원 전압(VCC)(예를 들어, 약 2.5V의 전원 전압)을 제2 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V의 전원 전압)으로 증가시켜 메모리 장치(360)에 공급할 수 있다(S470).On the other hand, if the device controller 390 does not recognize the query command, the host controller 320 may not receive a response from the device controller 390 (S450). In one embodiment, if the host controller 320 does not receive a response from the device controller 390, the host controller 320 may repeatedly transmit the query command until the end of the power setting period. If the host controller 320 does not receive the device information 395 until the end of the power setting period (that is, until the preset timeout period expires), the host controller 320 determines whether the memory device 360 For example, a 3.3V drive memory device driven by a power supply voltage (VCC) of two levels. Then, the host controller 320 provides the PMIC 330 with a power selection signal indicating the second level power supply voltage VCC (for example, 3.3V power supply voltage) (S460) (For example, a power supply voltage of about 2.5 V) to a second level of the power supply voltage VCC (for example, a power supply voltage of about 3.3 V) in response to the power selection signal To the memory device 360 (S470).

도 6은 본 발명의 다른 실시예에 따른 도 3의 메모리 시스템에서의 전원 전압 변경을 설명하기 위한 도면이다.FIG. 6 is a diagram for explaining a power supply voltage change in the memory system of FIG. 3 according to another embodiment of the present invention.

도 3 및 도 6을 참조하면, 메모리 시스템(300)은 2 이상의 전력 설정 구간들(260, 270)을 가질 수 있고, 3개 이상의 전압 레벨들의 전원 전압(VCC)(예를 들어, 약 1.8V, 약 2.5V 및 약 3.3V)으로 구동되는 메모리 장치들(360)을 지원할 수 있다. 예를 들어, 호스트 장치(310)는 제1 전력 설정 구간(260) 동안 메모리 장치(360)에 제1 레벨의 전원 전압(VCC)(예를 들어, 약 1.8V)을 공급할 수 있다. 메모리 장치(360)가 제1 레벨의 전원 전압(VCC)보다 높은 전원 전압(VCC)을 요구하는 장치인 경우, 호스트 장치(310)는 제2 전력 설정 구간(270) 동안 메모리 장치(360)에 제1 레벨의 전원 전압(VCC)보다 높은 제2 레벨의 전원 전압(VCC)(예를 들어, 약 2.5V)을 공급할 수 있다. 또한, 메모리 장치(360)가 제2 레벨의 전원 전압(VCC)보다 높은 전원 전압(VCC)을 요구하는 장치인 경우, 호스트 장치(310)는 제2 전력 설정 구간(270) 후 메모리 장치(360)에 제2 레벨의 전원 전압(VCC)보다 높은 제3 레벨의 전원 전압(VCC)(예를 들어, 약 3.3V)을 공급할 수 있다. 이와 같이, 메모리 시스템(300)은 메모리 장치(360)에 공급되는 전원 전압(VCC)을 단계적으로 증가시킴으로써, 하위 호환성을 유지하면서 별도의 전압 차단 로직 없이 메모리 장치(360)에 과도하게 높은 전원 전압이 인가되는 것을 방지할 수 있다.3 and 6, the memory system 300 may have two or more power setting intervals 260,270 and may have a power supply voltage VCC of three or more voltage levels (e.g., about 1.8V , About 2.5 volts, and about 3.3 volts). For example, the host device 310 may supply a first level supply voltage VCC (e.g., about 1.8V) to the memory device 360 during the first power setting period 260. When the memory device 360 is a device requiring a power supply voltage VCC higher than the first level power supply voltage VCC, the host device 310 is connected to the memory device 360 during the second power setting period 270 (For example, about 2.5 V) higher than the power supply voltage VCC of the first level. In addition, when the memory device 360 is a device requiring a power supply voltage VCC higher than the second-level power supply voltage VCC, the host device 310 may control the memory device 360 (For example, about 3.3 V) higher than the power supply voltage VCC of the second level to the power supply voltage VCC of the third level. As such, the memory system 300 increases the power supply voltage (VCC) supplied to the memory device 360 in a stepwise manner so that the memory device 360 can maintain an unduly high power supply voltage Can be prevented from being applied.

본 발명은 메모리 장치를 포함하는 임의의 메모리 시스템에 적용될 수 있다. 예를 들어, 본 발명은 NAND 플래시 메모리 장치, DRAM 장치, PRAM 장치, FeRAM 장치 등을 포함하는 메모리 시스템에 적용될 수 있다.The present invention can be applied to any memory system including a memory device. For example, the present invention can be applied to a memory system including a NAND flash memory device, a DRAM device, a PRAM device, a FeRAM device, and the like.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.

Claims (10)

스토리지 장치 및 호스트 장치를 포함하는 메모리 시스템에 있어서,
상기 스토리지 장치는,
메모리 장치; 및
상기 메모리 장치에 요구되는 전원 전압의 레벨을 포함하는 장치 정보를 저장하는 장치 컨트롤러를 포함하고,
상기 호스트 장치는,
전력 설정 구간 동안 상기 장치 컨트롤러로부터 상기 장치 정보를 수신하기 위한 쿼리 커맨드를 전송하는 호스트 컨트롤러; 및
상기 전력 설정 구간 동안 상기 메모리 장치에 제1 레벨의 전원 전압을 공급하고, 상기 전력 설정 구간 후 상기 메모리 장치에 상기 제1 레벨의 전원 전압 또는 제2 레벨의 전원 전압 중 하나를 공급하는 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)를 포함하고,
상기 제1 레벨의 전원 전압은 상기 제2 레벨의 전원 전압보다 낮은 메모리 시스템.A memory system comprising a storage device and a host device,
The storage device comprising:
A memory device; And
And a device controller for storing device information including a level of a power supply voltage required for the memory device,
The host apparatus includes:
A host controller for transmitting a query command for receiving the device information from the device controller during a power setting interval; And
A power management integrated circuit that supplies a first level power supply voltage to the memory device during the power setting period and supplies one of the first level power supply voltage or the second level power supply voltage to the memory device after the power setting period; A power management integrated circuit (PMIC)
Wherein the power supply voltage of the first level is lower than the power supply voltage of the second level. 제1 항에 있어서, 상기 호스트 장치는 범용 플래시 스토리지(Universal Flash Storage; UFS) 호스트 장치이고, 상기 호스트 컨트롤러는 UFS 호스트 컨트롤러이며,
상기 스토리지 장치는 UFS 장치이고, 상기 장치 컨트롤러는 UFS 장치 컨트롤러이며,
상기 메모리 장치는 NAND 메모리 장치인 메모리 시스템.The method of claim 1, wherein the host device is a universal flash storage (UFS) host device, the host controller is a UFS host controller,
Wherein the storage device is a UFS device, the device controller is a UFS device controller,
Wherein the memory device is a NAND memory device. 제1 항에 있어서, 상기 제1 레벨의 전원 전압은 2.5V이고, 상기 제2 레벨의 전원 전압은 3.3V인 메모리 시스템.2. The memory system of claim 1, wherein the power supply voltage of the first level is 2.5V and the power supply voltage of the second level is 3.3V. 제1 항에 있어서, 상기 호스트 컨트롤러는, 상기 장치 컨트롤러가 상기 쿼리 커맨드에 응답하지 않는 경우, 상기 전력 설정 구간 동안 상기 장치 컨트롤러에 상기 쿼리 커맨드를 적어도 1회 이상 반복적으로 전송하는 메모리 시스템.The memory system of claim 1, wherein the host controller repeatedly transmits the query command to the device controller at least once during the power setting interval if the device controller does not respond to the query command. 제1 항에 있어서, 상기 호스트 컨트롤러는, 상기 장치 컨트롤러가 상기 전력 설정 구간의 종료 시까지 상기 쿼리 커맨드에 응답하지 않는 경우, 상기 제2 레벨의 전원 전압을 생성하도록 상기 PMIC를 구동하는 메모리 시스템.The memory system according to claim 1, wherein the host controller drives the PMIC to generate the second level power supply voltage when the device controller does not respond to the query command until the end of the power setting period. 제1 항에 있어서, 상기 호스트 컨트롤러는, 상기 장치 컨트롤러가 상기 전력 설정 구간의 종료 전에 상기 쿼리 커맨드에 응답하여 상기 장치 정보를 전송한 경우, 상기 장치 정보가 나타내는 상기 전원 전압의 레벨에 상응하는 상기 제1 레벨의 전원 전압 또는 상기 제2 레벨의 전원 전압 중 하나를 생성하도록 상기 PMIC를 구동하는 메모리 시스템.The host controller according to claim 1, wherein, when the device controller transmits the device information in response to the query command before the end of the power setting period, the host controller transmits the device information corresponding to the level of the power supply voltage indicated by the device information Wherein the PMIC is driven to generate one of a first level power supply voltage or a second level power supply voltage. 제1 항에 있어서, 상기 PMIC는 상기 장치 컨트롤러에 컨트롤러 전력 전압을 공급하는 메모리 시스템.2. The memory system of claim 1 wherein the PMIC supplies a controller power voltage to the device controller. 제7 항에 있어서, 상기 컨트롤러 전력 전압은 상기 호스트 컨트롤러가 상기 쿼리 커맨드를 전송하기 전에 설정되는 메모리 시스템.8. The memory system of claim 7, wherein the controller power voltage is set before the host controller transmits the query command. 제7 항에 있어서, 상기 컨트롤러 전력 전압은 고정된 전압 레벨을 가지는 메모리 시스템.8. The memory system of claim 7, wherein the controller power voltage has a fixed voltage level. 메모리 장치 및 장치 컨트롤러를 포함하는 스토리지 장치를 제어하는 호스트 장치에 있어서,
전력 설정 구간 동안 상기 장치 컨트롤러에 상기 메모리 장치에 요구되는 전원 전압의 레벨을 포함하는 장치 정보를 수신하기 위한 쿼리 커맨드를 전송하는 호스트 컨트롤러; 및
상기 전력 설정 구간 동안 상기 메모리 장치에 제1 레벨의 전원 전압을 공급하고, 상기 전력 설정 구간 후 상기 메모리 장치에 상기 제1 레벨의 전원 전압 및 제2 레벨의 전원 전압 중 하나를 공급하는 전력 관리 집적 회로(Power Management Integrated Circuit; PMIC)를 포함하고,
상기 제1 레벨의 전원 전압은 상기 제2 레벨의 전원 전압보다 낮은 호스트 장치.A host device for controlling a storage device including a memory device and a device controller,
A host controller for transmitting a query command to the device controller during a power setting interval to receive device information including a level of a power supply voltage required for the memory device; And
A power management integrated circuit for supplying a first level power supply voltage to the memory device during the power setting period and supplying one of the first level power supply voltage and the second level power supply voltage to the memory device after the power setting period; A power management integrated circuit (PMIC)
Wherein the power supply voltage of the first level is lower than the power supply voltage of the second level.
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