KR20180009587A - 문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치 - Google Patents

문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치 Download PDF

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Abstract

본 발명에 따른 전계효과 트랜지스터 제어장치는, 전계효과 트랜지스터 및 컨트롤러를 포함하고, 전계효과 트랜지스터는, 기판 상에 형성된 소스 전극 및 드레인 전극, 소스 전극 및 드레인 전극 사이에 형성된 채널 및, 채널 상에 형성된 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 컨트롤러는 상기 채널의 위치, 상기 제1 게이트 전극에 인가되는 전압 및 상기 제2 게이트 전극에 인가되는 전압 중 적어도 하나를 조절하여 상기 전계효과 트랜지스터의 문턱전압을 조절한다. 이에 의하여, 게이트 전극 내에서 발생하는 전위분포를 활용하여 문턱전압을 자유롭게 조정할 수 있기 때문에, 다양한 문턱전압을 가진 트랜지스터를 구현할 수 있다. 아울러, 문턱전압 조정 과정에서 트랜지스터의 누설전류가 증가하거나 동작전류의 특성이 저하되는 일 없이, 게이트 전극 내에서 발생하는 전위분포를 활용하기 때문에, 플로팅 바디 구조의 차세대 트랜지스터에도 적용이 가능하며, 반도체 공정을 간소화시켜 생산비용이 절감된다.

Description

문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치{FIELD-EFFECT TRANSISTOR CONTROLLING APPARATUS BEING CAPABLE OF CONTROLLING THRESHOLD VOLTAGE}
본 발명은 전계효과 트랜지스터에 관한 것으로, 상세하게는 문턱전압을 자유롭게 조정할 수 있는 문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치에 관한 것이다.
MOSFET 트랜지스터는 회로를 구성하고 있는 가장 최소단위의 전자소자로 잘 알려져 있다. MOSFET 트랜지스터는 게이트(Gate), 소스(Source), 드레인(Drain), 기판(Substrate)이라는 4개의 전극으로 구성되어 있으며, 경우에 따라서는 기판 전극이 생략되어 사용되기도 한다.
일정한 드레인 전압 하에서, 트랜지스터를 온(ON) 상태로 만들기 위한 게이트 전압을 문턱전압(VTH)이라고 한다. 게이트 전압이 문턱전압 이하인 경우 트랜지스터는 오프(OFF) 상태가 되고, 문턱전압 이상인 경우 트랜지스터는 온(ON) 상태가 된다.
MOSFET 트랜지스터들의 조합(구체적으로 N-MOSFET과 P-MOSFET으로 이루어진 CMOS)으로 전자소자의 기본단위인 인버터가 만들어지며, 해당 인버터를 이용하여 NAND나 NOR 등의 전자회로를 구현할 수 있다.
반도체 칩의 역할이 다양해지는 한편 집적도가 증가하면서, 다양한 특성과 기능을 가진 전자회로가 지속적으로 등장하고 있고, 그로 인하여 회로를 제작하기 위한 MOSFET 트랜지스터의 종류와 문턱전압도 다양화되고 있다.
예를 들어, 낮은 문턱전압을 가지는 트랜지스터는 높은 구동전류와 빠른 속도를 위한 회로에 적합하다는 장점과 함께 누설전류가 크기 때문에 대기상태의 소비전력이 크다는 단점도 존재한다. 마찬가지로, 높은 문턱전압을 가지는 트랜지스터는 누설전류가 낮기에 소비전력 측면에서 유리하다는 장점이 있지만, 구동 전류가 낮아 빠른 속도의 회로에는 부적절하다는 단점이 존재한다.
문턱전압의 다양화로 인해, 각각의 트랜지스터는 문턱전압 조정이라는 과정이 필요하게 되었고, 이 과정은 크게 세 가지 방법에 의해 이루어질 수 있다.
첫째, 물리적 방법이 있다. 물리적 방법은 크게 트랜지스터의 제작공정에서 이온주입(Ion implantation)과 같은 추가 도핑(doping) 공정을 이용하거나, 트랜지스터의 게이트 폭(Gate length)이나 채널의 폭(Channel width)의 의도적 설계를 통하여 이루어지며, 혹은 UTB(ultra thin body) 소자가 사용되기도 한다.
둘째, 전기적 방법이 있다. 게이트 전극이 하나로 구성된 기존의 MOSFET 트랜지스터와는 달리, 문턱전압의 조정을 위하여, 독립된 게이트 전극을 추가적으로 이용하는 방법이다. 이 방법은 물리적으로, 전기적으로 분리된 게이트 전극을 이용한다. 이를 통한 문턱전압의 수정에 대한 연구는 IDG-MOSFET(Independent double gate MOSFET) 트랜지스터에서 선행적으로 수행된 바 있다. 이와 유사한 방법이, 베리드 게이트(Buried gate)(혹은, 백 게이트(Back gate))를 지닌 MOSFET에서 사용되기도 하며, 경우에 따라서는 기판이 그 게이트 역할을 대신하여 수행할 수 있다.
셋째, N2 플라즈마를 이용하는 방법이 있다. 플라즈마 환경에서 생성된 N3- 이온에 의해 게이트 절연막(Gate oxide) 속에 존재하는 산소 결함(Oxygen vacancy)이 감소하게 되며, 이로 인해 트랜지스터의 문턱전압이 조정될 수 있다.
넷째, 게이트 전극에 사용되는 메탈이 가지는 고유한 재료의 특징인 일함수(Work function) 변화를 통해서도 문턱전압을 조절할 수 있다.
하지만, 상기 언급한 네 가지 문턱전압 조정방법은 다음과 같은 한계를 지니고 있다.
첫째로 언급한 물리적 방법은 추가적인 이온주입 공정을 필요로 한다. 트랜지스터의 종류가 다양화됨에 따라 각각의 역할에 맞는 문턱전압을 구현하기 위하여, 이온주입의 종류, 농도, 깊이 또한 다양화될 뿐만 아니라, 포토리소그래피(Photo lithography), 식각(Etching), 결정구조 결함을 치유하는 열공정(Thermal annealing) 혹은 클리닝(Cleaning)과 같은 추가적인 반도체 공정이 필요하게 되었다. 그리고, 문턱전압의 조정을 위해 게이트의 폭이나 채널의 폭을 염두한 채 트랜지스터를 설계해야 하므로, 칩의 집적도 저하와 설계상의 제약을 초래할 수 있다. 따라서 물리적 방법을 이용하면 반도체 칩 생산비용이 증가하고, 이러한 문제점은 트랜지스터의 종류와 역할이 다양화될수록 심화될 것이다. 뿐만 아니라, UTB 기반의 소자는 LER(Line Edge Roughness)이 심하기 때문에 웨이퍼 내에서 균일한 문턱전압을 구현하기 불가능하다. 이는 웨이퍼의 수율이 낮다는 것을 의미한다.
둘째로 언급한 전기적 방법은 채널의 전위 변화를 통한 문턱전압의 변화를 바탕으로 한다. 이러한 방법은 채널의 전위가 백 게이트 기판에서 인가되는 전압에 의해 받는 영향이 미미하기 때문에, 플로팅 바디(Floating body) 구조를 지니는 GAA(Gate-all-around) 차세대 3D 반도체에 적용할 수 없다. 설령, 플로팅 바디 구조를 지니는 트랜지스터가 아닌 평면형(Planer) 구조의 트랜지스터라고 할지라도, 단채널 효과(short-channel effects)의 증가를 막을 수 없고, SS(subthreshold swing)의 증가 혹은 누설전류(IOFF)의 증가 등의 트랜지스터 특성저하 문제를 초래하게 된다. 더욱이, 채널에 인가되는 전위와 문턱전압의 변화경향이 선형적(Linear)이지 않아 원하는 문턱전압을 설정하기 어렵다.
셋째로 언급한 플라즈마를 이용한 방법은 문턱전압의 조정을 위해 40% 이상의 모빌리티 감소와 그로 인한 동작전류의 감소를 감수해야 한다는 치명적인 문제점을 지니고 있다.
넷째로 언급한, 게이트 전극의 일함수를 조절하여 문턱전압을 조절하는 방법은 반도체 공정에서 사용할 수 있는 메탈의 종류가 제한적(NMOS ∼ 4eV, PMOS ∼ 5eV)이기 때문에 문턱전압 조절 범위에 한계가 존재한다.
뿐만 아니라, 메탈 내에 존재하는 금속의 그레인 분포에 의해 일함수의 변동(Fluctuation)이 존재한다.
본 발명은 상술한 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 종래의 문턱전압 조정 기술이 가진 한계를 극복하고 더욱 활용성이 높은 전계효과 트랜지스터 제어장치를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전계효과 트랜지스터 제어장치는, 전계효과 트랜지스터 및 컨트롤러를 포함하는 전계효과 트랜지스터 제어장치로, 상기 전계효과 트랜지스터는, 기판 상에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 사이에 형성된 채널; 및 상기 채널 상에 형성된 제1 게이트 전극 및 제2 게이트 전극을 포함하고, 상기 컨트롤러는 상기 채널의 위치, 상기 제1 게이트 전극에 인가되는 전압 및 상기 제2 게이트 전극에 인가되는 전압 중 적어도 하나를 조절하여 상기 전계효과 트랜지스터의 문턱전압을 변경시킨다.
그리고, 상기 컨트롤러는 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 동시에 전압을 인가하여 상기 채널에 인가되는 전위를 조정할 수 있다.
그리고, 상기 채널은 비대칭 형상을 가질 수 있다.
또한, 상기 전계효과 트랜지스터는 층간 절연막, STI 절연층 및 매몰 절연층 중 적어도 하나를 포함할 수 있다.
그리고, 상기 층간 절연막, STI 산화층 및 매몰 절연층은, 저유전율(low-K) 물질 또는 1W/mK 이상의 열전도도를 갖는 물질로 이루어질 수 있다.
또한, 상기 전계효과 트랜지스터는 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)일 수 있다.
본 발명에 따른 문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치에 의하면, 게이트 전극 내에서 발생하는 전위분포를 활용하여 문턱전압을 자유롭게 조정할 수 있기 때문에, 다양한 문턱전압을 가진 트랜지스터를 구현할 수 있다.
아울러, 문턱전압 조정 과정에서 트랜지스터의 누설전류가 증가하거나 동작전류의 특성이 저하되는 일 없이, 게이트 전극 내에서 발생하는 전위분포를 활용하기 때문에, 플로팅 바디 구조의 차세대 트랜지스터에도 적용이 가능하다.
나아가, 본 발명에 따른 문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치에 의하면, 칩 생산비용을 절감할 수 있고, 문턱전압이 다른 여러 개의 트랜지스터가 필요한 경우, 이를 하나의 트랜지스터로 대체할 수 있기 때문에 활용의 유연성이 증가한다. 이는, 반도체 칩의 집적도를 향상시킬 뿐만 아니라 추가적으로 투입되는 반도체 공정을 간소화시켜 생산비용이 절감된다.
도 1a는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 전자현미경 사진이다.
도 1b는 도 1a의 a-a'선을 따라 절개한 전자현미경 사진이다.
도 2a는 종래의 전계효과 트랜지스터에 인가되는 전압과 그에 따른 동작을 설명하기 위한 도면이다.
도 2b는 본 발명에 따른 전계효과 트랜지스터에 인가되는 전압과 그에 따른 문턱전압 조정을 설명하기 위한 도면이다.
도 3a는 종래의 전계효과 트랜지스터의 전극들에 인가되는 전위의 분포에 대한 시뮬레이션 결과이다.
도 3b는 도 3a의 전위 분포의 단면을 보여주는 시뮬레이션 결과이다.
도 3c는 본 발명에 따른 전계효과 트랜지스터의 전극들에 인가되는 전위의 분포에 대한 시뮬레이션 결과이다.
도 3d는 도 3c의 전위 분포의 단면을 보여주는 시뮬레이션 결과이다.
도 4a는 본 발명에 따른 전계효과 트랜지스터의 전기적 특성을 나타내는 실측 데이터에 기초한 그래프이다.
도 4b는 도 4a의 실측 데이터로부터 추출된 문턱전압의 데이터에 기초한 그래프이다.
도 5a는 채널의 폭에 따른 문턱전압의 변화율을 설명하는 그래프이다.
도 5b는 게이트의 길이에 따른 문턱전압의 변화율을 설명하는 그래프이다.
도 6은 본 발명에 따른 전계효과 트랜지스터 제어장치의 구성을 나타내는 블록도이다.
후술하는 본 발명의 설명은 실시 가능한 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 설명되는 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시하기에 충분한 정도로 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
도 1a 및 1b는 본 발명의 일 실시예에 따른 전계효과 트랜지스터의 전자현미경 사진이다. 구체적으로, 도 1b는 도 1a의 a-a'선을 따라 절개한 영역을 도시한다.
도 1a 및 1b를 참조하면, 본 발명에 따른 전계효과 트랜지스터(100)는 기판(S) 상에 형성된 소스(103), 상기 기판(S) 상에 형성된 드레인(104), 소스(103)와 드레인(104) 사이에 형성된 채널(105), 제1 게이트 전극(101), 제2 게이트 전극(102), 절연막(160) 및 STI 산화층(106)을 포함한다.
STI 산화층(106)은 소스(103)와 드레인(104) 사이의 누설 전류 혹은 서로 다른 트랜지스터들 사이에서 발생하는 누설 전류를 감소시킨다. 이는 기상화학증착(CVD)나 옥시데이션(oxidation)을 이용하여, 실리콘산화막(SiO2)으로 형성될 수 있다.
기판(S)은 벌크 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, Ⅲ-Ⅴ(3족 및 5족 원소) 재료의 웨이퍼 및 실리콘 게르마늄(SiGe) 웨이퍼 중 어느 하나일 수 있지만, 이에 한정되지 않는다.
제1 게이트 전극(101)과 제2 게이트 전극(102)은 금속 또는 폴리실리콘으로 이루어질 수 있다. 제1 게이트 전극(101)을 구동 게이트(Driving gate)로, 제2 게이트 전극(102)을 제어 게이트(Control gate)로 칭할 수도 있다. 제1 게이트 전극(101)과 제2 게이트 전극(102)은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있고, 폴리실리콘(polycrystalline Silicon), 고농도의 p타입으로 도핑된 폴리실리콘, 전기 전도도가 높은 고분자 또는 유기물이 이용될 수 있다. 또한, 게이트 전극(142,144)은 NiSi와 같은 금속 실리사이드막 또는 이와 유사한 재료가 이용될 수 있지만, 상기 언급한 물질에 한정되지 않는다.
나아가, 제1 게이트 전극(101)과 제2 게이트 전극(102)은 평면형 FET 구조, GAA(Gate All Around) FET 구조, FinFET 구조, 더블 게이트 FET 구조, 트라이 게이트 FET 구조 또는 오메가 게이트 구조 등을 가질 수 있다.
제1 게이트 전극(101)과 제2 게이트 전극(102)은 두께, 폭, 높이, 단면의 형상, 모양, 형태 및 재료가 동일할 수도 있지만, 서로 상이하게 제작될 수도 있다.
본 발명에 따른 전계효과 트랜지스터(100)는 채널(105)을 형성하기 위해 2차원 재료를 사용할 수 있고, 그때의 재료로서, 그래핀, 탄소나노튜브, MoS2, MoSe2, WSe2 또는 WS2가 이용될 수 있다. 채널(105)을 형성하는 2차원 재료는 박리(Exfoliate) 공정, ALD(Atomic Layer Deposition) 공정, CVD(Chemical Vapor Deposition) 공정을 이용하여 제작되거나, 솔벤트(Solvent)와 혼합하여 솔루션(solution) 상태로 제작될 수 있다.
본 발명에 따른 전계효과 트랜지스터(100)의 채널(105)은 제1 게이트 전극(101)과 제2 게이트 전극(102)의 중앙에 위치하도록 제작될 수 있지만, 비대칭적으로 제작될 수 있다. 즉, 제1 게이트 전극(101)에 더욱 가까이 위치하도록 제작될 수도 있고, 제2 게이트 전극(102)에 더욱 가까이 위치하도록 제작될 수도 있다.
또한, 본 발명에 따른 전계효과 트랜지스터(100)는, 고 유전상수(High-k) 유전체 및 금속 게이트 전극을 이용한 트랜지스터일 수 있고, 이때, 고 유전상수 유전체는 4 이상의 유전상수를 가지는 무기물, 유기물, 고분자 화합물, HfO2, 4 이상의 유전상수를 가지는 무기물, 유기물 또는 고분자 화합물이 이용될 수 있다.
또한, 트랜지스터(100)는, 저 유전상수(low-k) 유전체를 이용한 트랜지스터일 수 있고, 저 유전상수 유전체로서 공기(air), 진공(vacuum), 4 이하의 유전상수를 가지는 무기물, 유기물 또는 고분자 화합물이 이용될 수 있다.
도 1a 및 1b에 도시되지는 않았지만, 본 발명에 따른 전계효과 트랜지스터(100)는 층간 절연막(미도시)이나 매몰 절연층(미도시)을 더 포함할 수 있다. 이때, 층간 절연막(미도시), STI 산화층(106) 및 매몰 절연층(미도시)은 저유전율(low-K) 물질 또는 1W/mK 이상의 열전도도를 갖는 물질로 이루어질 수 있고, 이는 아래에서 상세히 설명할 문턱전압 조정 과정에서 발생하는 발열 현상을 최소화한다.
한편, 본 발명에 따른 전계효과 트랜지스터(100)는 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)인 것이 바람직하다. 또한, 전계효과 트랜지스터(100)는 실리콘 재료를 사용한 트랜지스터, Ⅲ-Ⅳ 재료를 사용한 트랜지스터, 게르마늄 원소를 첨가한 트랜지스터, 2차원 초박막 재료를 사용한 트랜지스터, 고 유전상수(high-k) 유전체 및 금속 게이트 전극을 갖춘 트랜지스터, 무접합(junctionless) 트랜지스터, 고분자 유기물을 재료로 한 트랜지스터일 수 있지만, 공통적으로, 2개 이상의 게이트 전극을 포함하는 것이 바람직하다.
그리고, 용도로 분류하는 경우, 본 발명에 따른 전계효과 트랜지스터(100)는 로직(logic) 회로를 구현하기 위해 이용되는 트랜지스터, 플래쉬 메모리의 셀이나 어레이에 사용되는 트랜지스터, 디램의 셀이나 어레이에 사용되는 트랜지스터, 1T-디램을 위한 트랜지스터, URAM(Unified Random Access Memory)을 위한 트랜지스터, 바이오 및 가스의 감지를 위해 사용되는 트랜지스터, 외부 침입 감지를 위한 하드웨어 보안용 트랜지스터일 수 있다.
또한, 구조로 분류하는 경우, 본 발명에 따른 전계효과 트랜지스터(100)는 플로팅 바디(floating body) 구조를 가진 GAA(Gate-All-Around) 트랜지스터, 수직 적층형 나노와이어를 기반으로 제작된 GAA 트랜지스터, 절연층 매몰 실리콘ㅋ 웨이퍼를 사용해 제작된 FinFET 트랜지스터 또는 GAA와 같은 멀티플 게이트 구조의 트랜지스터일 수 있다.
도 2a는 종래의 전계효과 트랜지스터(10)에 인가되는 전압과 그에 따른 동작을 설명하기 위한 도면이다. 종래의 전계효과 트랜지스터(10)는 소스 전극(13)을 그라운드(GND)에 연결하고 드레인 전극(14)에 드레인 전압(VD)을 인가한 뒤, 게이트 전극(11)에, 더욱 구체적으로, 구동 게이트에 게이트 전압(VG)을 인가하면, 채널(15)과 인접한 게이트 전극에서 생성되는 전위는 아래 수학식 1과 같다.
[수학식 1]
VCHANNEL=VG
종래의 전계효과 트랜지스터(10)에서는 채널(15)에 생성되는 전위(VCHANNEL)가 VG로 일정하기 때문에, 문턱전압도 항상 일정하다.
도 2b는 본 발명에 따른 전계효과 트랜지스터(100)에 인가되는 전압과 그에 따른 문턱전압 조정을 설명하기 위한 도면이다. 도 2b에 도시된 바와 같이, 본 발명에 따른 전계효과 트랜지스터(100)는 소스 전극(103)이 그라운드(GND)에 연결되고, 드레인 전극(104)에 드레인 전압(VD)이 인가되며, 제1 게이트 전극(101)과 제2 게이트 전극(102)에 대해 각각 전압이 인가된다. 게이트 전극들 사이에는 게이트 저항(Gate resistance)가 존재한다. 따라서, 채널(104)이 존재하는 영역의 전위는 채널(104)의 위치, 제1 게이트 전극(101)에 인가되는 전압 및 제2 게이트 전극(102)에 인가되는 전압 중 적어도 하나에 의해 결정될 수 있다.
예를 들어, 도 2b에 도시된 바와 같이, 채널(105)이 제1 게이트 전극(101)과 제2 게이트 전극(102)의 중앙에 형성되어 있고, 제1 게이트 전극(101)에 인가되는 전압을 VG, 제2 게이트 전극(102)에 인가되는 전압을 VCON이라 하면, 채널(105)과 인접한 게이트 전극에서 형성되는 전위 VCH는 아래 수학식 2와 같이 정의될 수 있다.
[수학식 2]
VCH=(VG+VCON)/2
만약, 제1 게이트 전극(101)에 인가되는 전압(VG)을 고정한다면, 제2 게이트 전극(102)에 인가되는 전압(VCON)만을 조절함으로써, 채널(105)에 형성되는 전위(VCH)를 조정할 수 있고, 이에 따라 매우 용이하게 트랜지스터 문턱전압을 변경할 수 있게 된다.
도 3a는 종래의 전계효과 트랜지스터의 전극들에 인가되는 전위의 분포에 대한 시뮬레이션 결과이고, 도 3b는 도 3a의 전위 분포의 단면을 보여주는 시뮬레이션 결과이다. 그리고, 도 3c는 본 발명에 따른 전계효과 트랜지스터의 전극들에 인가되는 전위의 분포에 대한 시뮬레이션 결과이고, 도 3d는 도 3c의 전위 분포의 단면을 보여주는 시뮬레이션 결과이다.
먼저, 도 3a 및 3b를 참조하면, 종래의 전계효과 트랜지스터(10)에서는 제1 게이트 전극(11)에 인가되는 전압(VG)이 문턱전압(VTH)이 되고, 제2 게이트 전극(12)은 플로팅 전극이므로, 제1 게이트 전극(11)과 제2 게이트 전극(12) 사이에서 전위 분포에 변화가 없다.
반면, 도 3c 및 3d를 참조하면, 본 발명에 따른 전게효과 트랜지스터(100)는 제1 게이트 전극(101)에 전압(VG)이 인가되고, 제2 게이트 전극(102)에 전압(VCON)이 인가되므로, 도 3d에 도시된 바와 같이, 제1 게이트 전극(11)과 제2 게이트 전극(12) 사이의 위치에 따라 전위 분포가 달라진다.
이때, 위의 수학식 2를 적용하면, 채널(105)을 중앙에 위치시키고, 문턱전압을 VTH,MOD로 형성시키고자 하는 경우, 최초의 문턱전압이 VTH,INI라면 제1 게이트 전극(101)에는 VTH,MOD의 전압을 인가하고, 제2 게이트 전극(102)에 2VTH,INI-VTH,MOD의 전압을 인가하면, 전계효과 트랜지스터(100)의 문턱전압을 VTH,MOD로 조절할 수 있게 된다.
결국, 도 3b와 3d와 같이, 특정 위치의 채널에 형성되는 전위를 조절하여, 문턱전압을 VTH로 만들 수 있지만, 종례의 전계효과 트랜지스터(10)의 경우(도 3b)에는 어느 위치에서나 동일한 전위를 갖기 때문에 문턱전압을 변경시킬 수 없는 반면, 본 발명에 따른 전계효과 트랜지스터(100)의 경우(도 3d)에는 각 위치마다 전위가 다르기 때문에 문턱전압을 변경시킬 수 있게 된다.
도 4a는 본 발명에 따른 전계효과 트랜지스터의 전기적 특성을 나타내는 실측 데이터에 기초한 그래프이고, 도 4b는 도 4a의 실측 데이터로부터 추출된 문턱전압의 데이터에 기초한 그래프이다. 도 4a에서 가로축은 제1 게이트 전극(101)에 인가되는 전압을 나타내고, 세로축은 드레인 전극(104)에 인가되는 전압을 나타낸다. 또한, 도 4b에서 가로축은 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이의 전위차를 나타내고, 세로축은 조절된 문턱전압값을 나타낸다.
도 4a에서 제2 게이트 전극(102)에는 제1 게이트 전극(101)과 동시에 전압이 인가되며, 이에 따라 전계효과 트랜지스터(100)는 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이에서 발생하는 전위차인 VG,EFF는 -1.5V에서 1.5V에서 동작할 수 있다.
예를 들어, VG,EFF가 1V인 경우, 제1 게이트 전극(101)에 0V가 인가되는 시점에 제2 게이트 전극(102)에는 1V가 인가될 수 있고, 제1 게이트 전극(101)에 2V가 인가되는 시점에 제2 게이트 전극(102)에는 3V가 인가될 수 있다.
도 4a 및 4b에 도시된 바와 같이, 본 발명에 따른 전계효과 트랜지스터(100)에 의하면, 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이에 발생하는 전위차(VG,EFF)가 변경됨에 따라 제1 게이트 전극(101)의 관점에서는 트랜지스터의 문턱전압(VTH)이 시프트됨을 알 수 있다.
한편, 문턱전압(VTH)의 조정이 필요 없을 때에는, 제1 게이트 전극(101)에만 전압을 인가함으로써, 일반적인 전계효과 트랜지스터로 활용할 수 있다. 도 4a에서 분홍색 동그라미로 표시된 그래프는, 제1 게이트 전극(101)만 사용했을 때의 그래프이다. 다시 말해, 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이에 발생하는 전위차(VG,EFF)가 0일 때(도 4a에서 파란색 점선으로 표시)는 제1 게이트 전극(101)만을 사용했을 때를 나타낸다.
도 5a는 채널(105)의 폭(도 1a 및 1b에서 WNW로 표시)에 따른 문턱전압의 변화율을 설명하는 그래프이다. 도 5a에서 가로축은 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이의 전위차(VG,EFF)를 나타내고, 세로축은 조절된 문턱전압값을 나타낸다. 이때, γ는 그래프에 표시된 직선의 기울기를 나타낸다.
한편, 도 5b는 게이트의 길이(도 1a에서 LG로 표시)에 따른 문턱전압의 변화율을 설명하는 그래프이다. 도 5b에서 가로축은 제1 게이트 전극(101)과 제2 게이트 전극(102) 사이의 전위차(VG,EFF)를 나타내고, 세로축은 조절된 문턱전압값을 나타낸다. 이때, γ는 그래프에 표시된 직선의 기울기를 나타낸다.
도 5a를 참고하면 채널(105)의 폭(WNW)이 작을수록 γ값의 절대값이 크다. 또한, 도 5b를 참조하면, 게이트의 길이(LG)가 짧을수록 γ값의 절대값이 크다. 도 5a 및 5b의 그래프에 의하여, 본 발명에 따른 전계효과 트랜지스터(100)는 채널의 폭을 작게 하고, 게이트의 길이(LG)를 짧게 함으로써, 문턱전압 시프트 효과를 크게 할 수 있다. 따라서, 극도의 소형화를 요구하는 현재 반도체 소자에도 충분히 사용될 수 있고, 그 활용도 또한 매우 높음을 알 수 있다.
도 6은 본 발명에 따른 전계효과 트랜지스터 제어장치(1000)의 구성을 나타내는 블록도이다. 전계효과 트랜지스터 제어장치(1000)는 위에서 설명한 전계효과 트랜지스터(100), 컨트롤러(200) 및 전원(300)을 포함한다.
전계효과 트랜지스터(100)는 기판(미도시), 기판(미도시) 상에 형성된 소스 전극(103) 및 드레인 전극(104), 그 사이에 형성된 채널(105), 채널(105) 상에 형성된 제1 게이트 전극(101) 및 제2 게이트 전극(102)을 포함하며, 이들 구성의 기능, 재료 등은 위에서 설명한 바와 같다. 특히, 전계효과 트랜지스터(100)는 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)일 수 있지만, 이에 한정되지 않는다.
한편, 층간 절연막(미도시), STI 절연층(106) 및 매몰 절연층(미도시) 중 적어도 하나를 포함할 수 있고, 이들은 저유전율(low-K) 물질 또는 1W/mK 이상의 열전도도를 갖는 물질로 이루어져 문턱전압 조정 과정에서 발생하는 발열 현상을 최소화할 수 있다.
컨트롤러(200)는 채널(105)의 위치를 조절하거나, 전원(300)을 통해 제1 게이트 전극(101) 및 제2 게이트 전극(102)에 동시에 전압을 인가하여, 전계효과 트랜지스터(100)의 문턱전압을 조절한다.
한편, 컨트롤러(200)는 제1 게이트 전극(101) 및 제2 게이트 전극(102) 중 어느 하나에만 전압을 인가함으로써, 본 발명에 따른 전계효과 트랜지스터(100)를 일반적인 전계효과 트랜지스터의 기능으로 동작시킬 수 있다.
상술한 전계효과 트랜지스터 제어장치(1000)에 의하면, 게이트 전극 내에서 발생하는 전위분포를 활용하여 문턱전압을 자유롭게 조정할 수 있기 때문에, 다양한 문턱전압을 가진 트랜지스터를 구현할 수 있다. 아울러, 문턱전압 조정 과정에서 트랜지스터의 누설전류가 증가하거나 동작전류의 특성이 저하되는 일 없이, 게이트 전극 내에서 발생하는 전위분포를 활용하기 때문에, 플로팅 바디 구조의 차세대 트랜지스터에도 적용이 가능하다. 나아가, 본 발명에 따른 문턱전압 조정이 가능한 전계효과 트랜지스터 제어장치에 의하면, 칩 생산비용을 절감할 수 있고, 문턱전압이 다른 여러 개의 트랜지스터가 필요한 경우, 이를 하나의 트랜지스터로 대체할 수 있기 때문에 활용의 유연성이 증가한다. 이는, 반도체 칩의 집적도를 향상시킬 뿐만 아니라 추가적으로 투입되는 반도체 공정을 간소화시켜 생산비용이 절감된다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100‥‥‥‥전계효과 트랜지스터
101‥‥‥‥제1 게이트 전극
102‥‥‥‥제2 게이트 전극
103‥‥‥‥소스 전극
104‥‥‥‥드레인 전극
105‥‥‥‥채널
106‥‥‥‥STI 산화층

Claims (6)

  1. 전계효과 트랜지스터 및 컨트롤러를 포함하는 전계효과 트랜지스터 제어장치로,
    상기 전계효과 트랜지스터는,
    기판 상에 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극 사이에 형성된 채널; 및
    상기 채널 상에 형성된 제1 게이트 전극 및 제2 게이트 전극을 포함하고,
    상기 컨트롤러는 상기 채널의 위치, 상기 제1 게이트 전극에 인가되는 전압 및 상기 제2 게이트 전극에 인가되는 전압 중 적어도 하나를 조절하여 상기 전계효과 트랜지스터의 문턱전압을 변경시키는 전계효과 트랜지스터 제어장치.
  2. 제1항에 있어서,
    상기 컨트롤러는 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 동시에 전압을 인가하여 상기 채널에 인가되는 전위를 조정하는 전계효과 트랜지스터 제어장치.
  3. 제1항에 있어서,
    상기 채널은 비대칭 형상을 갖는 전계효과 트랜지스터 제어장치.
  4. 제1항에 있어서,
    상기 전계효과 트랜지스터는 층간 절연막, STI 절연층 및 매몰 절연층 중 적어도 하나를 포함하는 전계효과 트랜지스터 제어장치.
  5. 제4항에 있어서,
    상기 층간 절연막, STI 산화층 및 매몰 절연층은, 저유전율(low-K) 물질 또는 1W/mK 이상의 열전도도를 갖는 물질로 이루어진 전계효과 트랜지스터 제어장치.
  6. 제1항에 있어서,
    상기 전계효과 트랜지스터는 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)인 전계효과 트랜지스터 제어장치.
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