KR20180001407A - Semiconductor memory device and operating method thereof - Google Patents

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KR20180001407A
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Abstract

The present invention relates to a semiconductor memory device having enhanced reliability and an operating method thereof. According to the present invention, the device comprises: a memory cell array including at least two memory blocks sharing one block word line and a transfer block connected to the at least two memory blocks through bit lines; a peripheral circuit to perform erase operation for the memory block selected from the at least two memory blocks; and a control circuit controlling the peripheral circuit to apply a first positive voltage to the one block word line and a block word line corresponding to the transfer block, and to apply a second positive voltage having a level higher than that of the first positive voltage to a global word line of the unselected memory blocks among the at least two memory blocks, wherein the first positive voltage is a voltage to turn on path transistors connected to the one block word line and the block word line corresponding to the transfer block.

Description

반도체 메모리 장치 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}Technical Field [0001] The present invention relates to a semiconductor memory device and a method of operating the same,

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device, and more particularly, to a semiconductor memory device and an operation method thereof.

메모리 시스템(MEMORY SYSTEM)은 컴퓨터, 디지털 카메라, MP3 플레이어, 스마트폰과 같은 디지털 기기들의 데이터 저장 장치로 널리 사용되고 있다. 이러한 메모리 시스템은 데이터가 저장되는 반도체 메모리 장치와 메모리 장치를 제어하는 컨트롤러를 포함할 수 있다. 디지털 기기들은 메모리 시스템의 호스트(host)로 동작하고, 컨트롤러는 호스트와 반도체 메모리 장치 사이에서 커맨드 및 데이터를 전송한다.The MEMORY SYSTEM is widely used as a data storage device for digital devices such as computers, digital cameras, MP3 players, and smart phones. Such a memory system may include a semiconductor memory device in which data is stored and a controller for controlling the memory device. The digital devices operate as a host of the memory system, and the controller transmits commands and data between the host and the semiconductor memory device.

반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분된다.A semiconductor memory device is a memory device implemented using semiconductors such as silicon (Si), germanium (Ge), gallium arsenide (GaAs), indium phosphide (InP) to be. Semiconductor memory devices are classified into a volatile memory device and a nonvolatile memory device.

휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.The volatile memory device is a memory device in which data stored in the volatile memory device is lost when power supply is interrupted. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM). A nonvolatile memory device is a memory device that retains data that has been stored even when power is turned off. A nonvolatile memory device includes a ROM (Read Only Memory), a PROM (Programmable ROM), an EPROM (Electrically Programmable ROM), an EEPROM (Electrically Erasable and Programmable ROM), a flash memory, a PRAM , RRAM (Resistive RAM), and FRAM (Ferroelectric RAM). Flash memory is divided into NOR type and NOR type.

본 발명의 실시 예는 향상된 소거 동작 속도를 갖는 반도체 메모리 장치 및 그 동작 방법을 제공하기 위한 것이다.An embodiment of the present invention is to provide a semiconductor memory device and an operation method thereof having an improved erase operation speed.

본 발명의 실시 예에 따른 하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들을 포함하는 반도체 메모리 장치의 동작방법은, 상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압을 인가하는 단계 및 상기 소스 라인에 상기 소거전압이 인가될 때, 상기 하나의 블록워드라인에 제1 전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 제3 전압을 인가하는 단계를 포함하되, 상기 제1 전압은 상기 블록워드라인에 연결된 패스 트랜지스터를 턴온시키는 턴온 전압보다 높은 레벨을 갖고, 상기 제3 전압은 상기 제1 전압의 크기에 따라 상기 비선택된 메모리 블록에 포함된 로컬 워드라인을 플로팅 시키는 전압인 것을 특징으로 한다.A method of operating a semiconductor memory device including at least two memory blocks sharing one block word line according to an embodiment of the present invention includes applying an erase voltage to a source line commonly connected to the at least two memory blocks Applying a first voltage to the one block word line and a third voltage to a global word line of a non-selected one of the at least two memory blocks when the erase voltage is applied to the source line, Wherein the first voltage has a level higher than a turn-on voltage that turns on a pass transistor connected to the block word line, and the third voltage has a level of a local word And is a voltage for floating the line.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들 및 상기 적어도 두 개의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하기 위한 주변 회로 및 상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록워드라인에 제1 전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 제3 전압을 인가하도록 상기 주변 회로를 제어하는 제어회로를 포함하고, 상기 제1 전압은 상기 블록워드라인에 연결된 패스 트랜지스터를 턴온시키는 턴온 전압보다 높은 레벨을 갖고, 갖고, 상기 제3 전압은 상기 제1 전압의 크기에 따라 상기 비선택된 메모리 블록에 포함된 로컬 워드라인을 플로팅 시키는 전압인 것을 특징으로 한다.A semiconductor memory device according to an embodiment of the present invention includes at least two memory blocks sharing one block word line and a peripheral circuit for performing an erase operation on a selected one of the at least two memory blocks, A first voltage on the one block word line, a third voltage on a global word line of a non-selected one of the at least two memory blocks when an erase voltage is applied to a source line commonly connected to at least two memory blocks, Wherein the first voltage has a level higher than a turn-on voltage that turns on a pass transistor connected to the block word line, and the third voltage has a voltage higher than a turn- A voltage for floating the local word line included in the non-selected memory block according to the magnitude of the voltage .

본 발명의 실시 예에 따른 반도체 메모리 장치는, 하나의 블록 디코더에 대응하는 적어도 두 개의 메모리 블록들 및 상기 블록 디코더를 다수개 포함하는 어드레스 디코더;를 포함하고, 상기 어드레스 디코더는, 상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록 디코더의 출력라인인 블록워드라인에 제1 전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 제3 전압을 인가하고, 상기 제1 전압은 상기 블록워드라인에 연결된 패스 트랜지스터를 턴온시키는 턴온 전압보다 높은 레벨을 갖고, 상기 제3 전압은 상기 제1 전압의 크기에 따라 상기 비선택된 메모리 블록에 포함된 로컬 워드라인을 플로팅 시키는 전압인 것을 특징으로 한다.A semiconductor memory device according to an embodiment of the present invention includes an address decoder including at least two memory blocks corresponding to one block decoder and a plurality of the block decoders, When an erase voltage is applied to a source line commonly connected to the memory blocks, a first voltage is applied to a block word line which is an output line of the one block decoder, a first voltage is applied to a global word line of a non-selected memory block of the at least two memory blocks Wherein the first voltage has a level higher than a turn-on voltage that turns on a pass transistor connected to the block word line, and the third voltage has a level higher than a turn-on voltage that turns on a pass transistor connected to the block word line, Is a voltage for floating the local word line included in the word line.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들과 상기 적어도 두 개의 메모리 블록들과 비트라인들을 통해 연결되는 전달 블록을 포함하는 메모리 셀 어레이, 상기 적어도 두 개의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하기 위한 주변 회로 및 상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 제1 양전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 상기 제1 양전압보다 높은 레벨을 갖는 제2 양전압을 인가하도록 상기 주변 회로를 제어하는 제어회로를 포함하되, 상기 제1 양전압은 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 각각 연결된 패스 트랜지스터들을 턴온시키는 전압일 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a memory cell array including at least two memory blocks sharing one block word line and a transfer block connected to the at least two memory blocks via bit lines, A peripheral circuit for performing an erase operation on a selected memory block among the at least two memory blocks, and an erase voltage generator for applying erase voltage to the one block word line, A second positive voltage having a level higher than the first positive voltage is applied to a global word line of a non-selected memory block of the at least two memory blocks, a first positive voltage on a block word line corresponding to the transfer block, And a control circuit for controlling the peripheral circuit, wherein the first positive voltage is the one block word And turn on the pass transistors connected to the block word lines corresponding to the transfer block, respectively.

본 발명의 실시 예에 따른 반도체 메모리 장치는, 하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들을 포함하는 메모리 셀 어레이, 상기 적어도 두 개의 메모리 블록들과 비트라인들을 통해 연결되는 전달 회로, 상기 적어도 두 개의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하기 위한 주변 회로 및 상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 제1 양전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 상기 제1 양전압보다 높은 레벨을 갖는 제2 양전압 및 상기 전달 회로에 포함된 스위치 트랜지스터들의 게이트 전극에 상기 스위치 트랜지스터들을 턴온시키는 턴온 전압을 인가하도록 상기 주변 회로를 제어하는 제어회로를 포함하되, 상기 제1 양전압은 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 각각 연결된 패스 트랜지스터들을 턴온시키는 전압일 수 있다.A semiconductor memory device according to an embodiment of the present invention includes a memory cell array including at least two memory blocks sharing one block word line, a transfer circuit connected to the at least two memory blocks via bit lines, A peripheral circuit for performing an erase operation on a selected one of the at least two memory blocks and an erase voltage applied to a source line commonly connected to the at least two memory blocks, A first positive voltage on a block word line corresponding to a transfer block, a second positive voltage having a level higher than the first positive voltage on a global word line of a non-selected one of the at least two memory blocks, And turning on the switch transistors to the gate electrode of the included switch transistors And a control circuit for controlling the peripheral circuit to apply a turn-on voltage, wherein the first positive voltage is a voltage that turns on the pass transistors connected to the one block word line and the block word line respectively corresponding to the transfer block have.

본 발명의 실시 예에 따르면, 향상된 소거 동작 속도를 갖는 반도체 메모리 장치 및 그 동작 방법이 제공된다.According to an embodiment of the present invention, a semiconductor memory device and an operation method thereof having an improved erase operation speed are provided.

도 1은 메모리 시스템의 구성을 나타낸 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.
도 3은 도 2의 어드레스 디코더의 구조를 나타낸 블록도이다.
도 4는 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 도면이다.
도 6은 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.
도 7은 반도체 메모리 장치의 소거 동작시 인가되는 전압들을 설명하기 위한 도면이다.
도 8은 반도체 메모리 장치의 소거 동작시 메모리 블록들의 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 11은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 16은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 17은 도 16의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
1 is a block diagram showing a configuration of a memory system.
2 is a block diagram showing the structure of the semiconductor memory device of FIG.
3 is a block diagram showing the structure of the address decoder of FIG.
FIG. 4 is a diagram illustrating an embodiment of the memory cell array of FIG. 2. FIG.
FIG. 5 is a view showing another embodiment of the memory cell array of FIG. 2. FIG.
6 is a diagram for explaining an erasing operation of the semiconductor memory device.
7 is a view for explaining voltages applied in the erase operation of the semiconductor memory device.
8 is a view for explaining the operation of memory blocks in the erase operation of the semiconductor memory device.
9 is a view for explaining an erasing method according to an embodiment of the present invention.
10 is a view for explaining an erasing method according to another embodiment of the present invention.
11 is a view for explaining an erasing method according to another embodiment of the present invention.
12 is a view for explaining an erasing method according to another embodiment of the present invention.
13 is a view for explaining an erasing method according to another embodiment of the present invention.
14 is a view for explaining an erasing method according to another embodiment of the present invention.
15 is a flowchart illustrating an operation of a semiconductor memory device according to an embodiment of the present invention.
16 is a block diagram showing an embodiment for implementing the controller of FIG.
17 is a block diagram showing an application example of a memory system including the controller of Fig.
18 is a block diagram illustrating a computing system including the memory system described with reference to FIG.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural and functional descriptions of embodiments according to the concepts of the present invention disclosed in this specification or application are merely illustrative for the purpose of illustrating embodiments in accordance with the concepts of the present invention, The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Embodiments in accordance with the concepts of the present invention can make various changes and have various forms, so that specific embodiments are illustrated in the drawings and described in detail in this specification or application. It is to be understood, however, that it is not intended to limit the embodiments according to the concepts of the present invention to the particular forms of disclosure, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.The terms first and / or second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are intended to distinguish one element from another, for example, without departing from the scope of the invention in accordance with the concepts of the present invention, the first element may be termed the second element, The second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises" or "having", etc., are used to specify that there are described features, numbers, steps, operations, elements, parts or combinations thereof, and that one or more other features, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as ideal or overly formal in the sense of the art unless explicitly defined herein Do not.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.In the following description of the embodiments of the present invention, descriptions of techniques which are well known in the technical field of the present invention and are not directly related to the present invention will be omitted. This is for the sake of clarity of the present invention without omitting the unnecessary explanation.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 메모리 시스템의 구성을 나타낸 블록도이다.1 is a block diagram showing a configuration of a memory system.

메모리 시스템은 반도체 메모리 장치(1000) 및 컨트롤러(50)를 포함한다.The memory system includes a semiconductor memory device 1000 and a controller 50.

반도체 메모리 장치(1000)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 또한, 본 발명의 실시 예에 따른 메모리 시스템에서 반도체 메모리 장치(1000)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다. The semiconductor memory device 1000 may include a NAND flash memory, a vertical NAND flash memory, a NOR flash memory, a resistive random access memory (RRAM), a phase change memory such as phase-change memory (PRAM), magnetoresistive random access memory (MRAM), ferroelectric random access memory (FRAM), and spin transfer random access memory (STT-RAM) . In addition, in the memory system according to the embodiment of the present invention, the semiconductor memory device 1000 may be implemented with a three-dimensional array structure. The present invention can be applied not only to a flash memory device in which the charge storage layer is made of a conductive floating gate (FG) but also to a charge trap flash (CTF) in which the charge storage layer is composed of an insulating film.

반도체 메모리 장치(1000)는 메모리 셀 어레이(100)를 포함한다. 메모리 셀 어레이(110)는 복수의 불휘발성 메모리 셀들을 포함한다. The semiconductor memory device 1000 includes a memory cell array 100. The memory cell array 110 includes a plurality of nonvolatile memory cells.

반도체 메모리 장치(1000)는 컨트롤러(50)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.The semiconductor memory device 1000 is configured to receive a command and an address from the controller 50 and to access the area selected by the address in the memory cell array. That is, the semiconductor memory device 1000 performs the internal operation corresponding to the command for the area selected by the address.

예를 들면, 반도체 메모리 장치(1000)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 수 있다. 읽기 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 수 있다. 소거 동작 시에, 반도체 메모리 장치(1000)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 수 있다.For example, the semiconductor memory device 1000 can perform a program operation, a read operation, and an erase operation. In the program operation, the semiconductor memory device 1000 can program the data in the area selected by the address. In the read operation, the semiconductor memory device 1000 can read data from the area selected by the address. In the erase operation, the semiconductor memory device 1000 can erase the data stored in the area selected by the address.

실시 예에서, 반도체 메모리 장치(1000)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행될 수 있다. 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행될 수 있다.In the embodiment, the read operation and the program operation of the semiconductor memory device 1000 may be performed page by page. The erase operation of semiconductor memory device 1000 may be performed on a memory block basis.

도 2는 도 1의 반도체 메모리 장치의 구조를 나타낸 블록도이다.2 is a block diagram showing the structure of the semiconductor memory device of FIG.

반도체 메모리 장치(1000)는 메모리 셀 어레이(100), 주변회로(600) 및 제어회로(700)를 포함할 수 있다.The semiconductor memory device 1000 may include a memory cell array 100, a peripheral circuit 600, and a control circuit 700.

주변회로(600)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)을 포함할 수 있다.The peripheral circuit 600 may include an address decoder 200, a voltage generator 300, a read and write circuit 400, and a data input / output circuit 500.

메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(400)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(100)는 다수의 페이지로 구성된다.The memory cell array 100 includes a plurality of memory blocks BLK1 to BLKz. The plurality of memory blocks BLK1 to BLKz are connected to the address decoder 200 via the word lines WL. The plurality of memory blocks BLK1 to BLKz are connected to the read and write circuit 400 via bit lines BL1 to BLm. Each of the plurality of memory blocks BLK1 to BLKz includes a plurality of memory cells. In an embodiment, the plurality of memory cells are non-volatile memory cells. A plurality of memory cells are defined as one page of memory cells connected to the same word line. That is, the memory cell array 100 is composed of a plurality of pages.

또한 메모리 셀 어레이(100)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 셀 스트링을 포함한다. 다수의 셀 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 제1 메모리 셀 그룹, 파이프 트랜지스터, 제2 메모리 셀 그룹 및 소스 선택 트랜지스터를 포함한다.Each of the plurality of memory blocks BLK1 to BLKz of the memory cell array 100 includes a plurality of cell strings. Each of the plurality of cell strings includes a drain select transistor connected in series between a bit line and a source line, a first memory cell group, a pipe transistor, a second memory cell group, and a source select transistor.

주변회로(600)는 제어회로(700)의 제어에 따라 메모리 셀 어레이(100)를 구동한다. 예를 들어 주변회로(600)는 제어회로(700)의 제어에 따라 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(100)를 구동할 수 있다.The peripheral circuit 600 drives the memory cell array 100 under the control of the control circuit 700. For example, the peripheral circuit 600 may drive the memory cell array 100 to perform a program operation, a read operation, and an erase operation under the control of the control circuit 700. [

어드레스 디코더(200)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(200)는 제어회로(700)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(200)는 반도체 메모리 장치(1000) 내부의 입출력 버퍼(미도시)를 통해 제어회로(700)로부터 어드레스(ADDR)를 수신한다.The address decoder 200 is connected to the memory cell array 110 via word lines WL. The address decoder 200 is configured to operate in response to control of the control circuit 700. [ The address decoder 200 receives an address ADDR from the control circuit 700 through an input / output buffer (not shown) in the semiconductor memory device 1000.

어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(200)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(200)는 디코딩된 행 어드레스에 따라 전압 발생기(300)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.The address decoder 200 is configured to decode the block address of the received address ADDR. The address decoder 200 selects at least one memory block among the memory blocks BLK1 to BLKz according to the decoded block address. The address decoder 200 is configured to decode the row address of the received address ADDR. The address decoder 200 may apply the voltages supplied from the voltage generator 300 according to the decoded row address to at least one word line WL to select at least one word line of the selected memory block.

프로그램 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.During program operation, the address decoder 200 will apply a program voltage to the selected word line and a pass voltage at a level lower than the program voltage to the unselected word lines. During a program verify operation, the address decoder 200 will apply a verify voltage to the selected word line and a verify pass voltage higher than the verify voltage to the unselected word lines.

읽기 동작 시에, 어드레스 디코더(200)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.In a read operation, the address decoder 200 will apply a read voltage to the selected word line and a pass voltage higher than the read voltage to the unselected word lines.

실시 예로서, 반도체 메모리 장치(1000)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(1000)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(200)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(200)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다. 실시 예에서 어드레스 디코더(200)는 블록 디코더, 워드라인 디코더 및 어드레스 버퍼 등을 포함할 수 있다.As an embodiment, the erase operation of the semiconductor memory device 1000 is performed on a memory block basis. The address ADDR input to the semiconductor memory device 1000 during the erase operation includes a block address. The address decoder 200 can decode the block address and select one memory block according to the decoded block address. In the erase operation, the address decoder 200 can apply the ground voltage to the word line input to the selected memory block. In an embodiment, the address decoder 200 may include a block decoder, a word line decoder, an address buffer, and the like.

어드레스 디코더(200)의 구체적인 동작에 대해서는 후술하는 도 5에 대한 설명에서 보다 상세하게 설명한다.The specific operation of the address decoder 200 will be described later in detail with reference to FIG. 5.

전압 발생기(300)는 전압 발생기(300)는 반도체 메모리 장치(1000)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 발생기(300)는 제어회로(700)의 제어에 응답하여 동작한다.The voltage generator 300 is configured such that the voltage generator 300 generates a plurality of voltages using an external power supply voltage supplied to the semiconductor memory device 1000. The voltage generator 300 operates in response to control of the control circuit 700.

실시 예로서, 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 발생기(300)에서 생성된 내부 전원 전압은 반도체 메모리 장치(1000)의 동작 전압으로서 사용된다.As an embodiment, the internal power supply voltage can be generated by regulating the external power supply voltage. The internal power supply voltage generated in the voltage generator 300 is used as the operating voltage of the semiconductor memory device 1000.

실시 예로서, 전압 발생기(300)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 예를 들면, 전압 발생기(300)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어회로(700)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 생성된 복수의 전압들은 어드레스 디코더(200)에 의해 선택된 워드 라인들에 인가된다.In an embodiment, the voltage generator 300 may generate a plurality of voltages using an external power supply voltage or an internal power supply voltage. For example, the voltage generator 300 includes a plurality of pumping capacitors that receive an internal supply voltage and, in response to control of the control circuitry 700, selectively activate a plurality of pumping capacitors to generate a plurality of voltages . The generated plurality of voltages are applied to the word lines selected by the address decoder (200).

읽기 및 쓰기 회로(400)는 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(100)에 연결된다. 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어회로(700)의 제어에 응답하여 동작한다. The read and write circuit 400 includes first through m-th page buffers PB1 through PBm. The first through m-th page buffers PB1 through PBm are connected to the memory cell array 100 through first through m-th bit lines BL1 through BLm, respectively. The first to m < th > page buffers PB1 to PBm operate in response to the control of the control circuit 700. [

제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500)와 데이터를 통신한다. 프로그램 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(500) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다. The first through m-th page buffers PB1 through PBm communicate data with the data input / output circuit 500. The first to m-th page buffers PB1 to PBm receive data (DATA) to be stored via the data input / output circuit 500 and the data lines DL.

프로그램 동작 시, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(500)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.In the program operation, the first to m-th page buffers PB1 to PBm transmit data (DATA) to be stored to the data (DATA) received through the data input / output circuit 500 when a program pulse is applied to the selected word line, To the selected memory cells via bit lines BLl through BLm. The memory cells of the selected page are programmed according to the transferred data (DATA). A memory cell coupled to a bit line to which a program allowable voltage (e.g., ground voltage) is applied will have an increased threshold voltage. The threshold voltage of the memory cell coupled to the bit line to which the program inhibit voltage (e.g., power supply voltage) is applied will be maintained. During the program verify operation, the first through m-th page buffers PB1 through PBm read page data from the selected memory cells via the bit lines BL1 through BLm.

읽기 동작 시, 읽기 및 쓰기 회로(400)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 입출력 회로(500)로 출력한다. In a read operation, the read and write circuit 400 reads data (DATA) from the memory cells of the selected page through bit lines (BL) and outputs the read data (DATA) to the input / output circuit 500.

소거 동작 시에, 읽기 및 쓰기 회로(400)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.In an erase operation, the read and write circuit 400 may float the bit lines BL. As an example, the read and write circuit 123 may include a column select circuit.

데이터 입출력 회로(500)는 데이터 라인들(DL)을 통해 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어회로(700)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(500)는 읽기 동작 시, 읽기 및 쓰기 회로(400)에 포함된 제 1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.The data input / output circuit 500 is connected to the first through m-th page buffers PB1 through PBm through the data lines DL. The data input / output circuit 124 operates in response to the control of the control circuit 700. At the time of programming, the data input / output circuit 124 receives data (DATA) to be stored from an external controller (not shown). The data input / output circuit 500 outputs data transferred from the first through m-th page buffers PB1 through PBm included in the read / write circuit 400 to the external controller during a read operation.

제어회로(700)는 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)에 연결된다. 제어회로(700)는 반도체 메모리 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어회로(700)는 외부 컨트롤러로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신한다. 제어회로(700)는 커맨드(CMD)에 응답하여 주변회로(600)를 제어 할 수 있다. 제어회로(700)는 수신된 커맨드에 대응되는 동작을 수행하도록 어드레스 디코더(200), 전압 발생기(300), 읽기 및 쓰기 회로(400) 및 데이터 입출력 회로(500)를 제어할 수 있다. 실시 예에서, 제어회로(700)은 소거 동작 시 소스 라인에 고전압의 소거 전압(Verase)이 인가할 수 있다.The control circuit 700 is connected to the address decoder 200, the voltage generator 300, the read and write circuit 400 and the data input / output circuit 500. The control circuit 700 can control the overall operation of the semiconductor memory device 1000. The control circuit 700 receives the command CMD and the address ADDR from the external controller. The control circuit 700 can control the peripheral circuit 600 in response to the command CMD. The control circuit 700 can control the address decoder 200, the voltage generator 300, the read and write circuit 400 and the data input / output circuit 500 to perform an operation corresponding to the received command. In an embodiment, the control circuit 700 can apply a high voltage erase voltage (Verase) to the source line during the erase operation.

도 3은 도 2의 어드레스 디코더의 구조를 나타낸 블록도이다.3 is a block diagram showing the structure of the address decoder of FIG.

도 3을 참조하면, 도 2를 참조하면, 어드레스 디코더(200)는 블록디코더부(210)와 패스부(220)를 포함한다.Referring to FIG. 3, the address decoder 200 includes a block decoder 210 and a pass unit 220.

블록디코더부(210)는 복수의 블록디코더(X-DEC)들(210A 내지 210C)을 포함한다. 복수의 블록디코더(210A 내지 210C) 각각은 복수의 메모리 블록들(BLK1 내지 BLKz)에 대응한다. 예를 들어 하나의 블록디코더(예를 들어 210A)는 두 개의 메모리 블록들(BLK1 및 BLK2)에 대응할 수 있다. 본 발명의 실시 예에서는 두 개의 메모리 블록들이 하나의 블록디코더에 대응되는 구조를 설명하였으나, 두 개 이상의 메모리 블록들이 하나의 블록디코더에 대응될 수 있다. 즉, 복수의 메모리 블록들이 하나의 블록디코더와 공통 연결될 수 있다. 따라서, 복수의 메모리 블록들은 하나의 블록 워드 라인을 공유할 수 있다.The block decoder 210 includes a plurality of block decoders (X-DEC) 210A to 210C. Each of the plurality of block decoders 210A to 210C corresponds to a plurality of memory blocks BLK1 to BLKz. For example, one block decoder (for example, 210A) may correspond to two memory blocks BLK1 and BLK2. In the embodiment of the present invention, two memory blocks correspond to one block decoder. However, two or more memory blocks may correspond to one block decoder. That is, a plurality of memory blocks may be commonly connected to one block decoder. Thus, a plurality of memory blocks may share one block word line.

복수의 블록디코더(210A 내지 210C)들 각각은 어드레스(ADDR)에 응답하여 블록 선택 신호들(BLKWL_A 내지 BLKWL_C) 중 어느 하나를 블록 워드 라인으로 출력할 수 있다. 여기서 블록 선택 신호들은 블록 워드 라인들을 통해 패스부(220)에 입력될 수 있다. 예를 들어 블록디코더(210A)는 어드레스(ADDR)에 응답하여 블록 선택 신호(BLKWL_A)를 출력하고, 블록디코더(210B)는 어드레스(ADDR)에 응답하여 블록 선택 신호(BLKWL_B)를 출력하고, 블록디코더(210C)는 어드레스(ADDR)에 응답하여 블록 선택 신호(BLKWL_C)를 출력한다.Each of the plurality of block decoders 210A to 210C may output one of the block select signals BLKWL_A to BLKWL_C in response to the address ADDR as a block word line. Where the block select signals may be input to the pass unit 220 through the block word lines. For example, the block decoder 210A outputs the block selection signal BLKWL_A in response to the address ADDR, the block decoder 210B outputs the block selection signal BLKWL_B in response to the address ADDR, The decoder 210C outputs the block selection signal BLKWL_C in response to the address ADDR.

패스부(122)는 복수의 패스 트랜지스터들(PTr)을 포함한다. 복수의 패스 트랜지스터들(PTr) 각각은 복수의 메모리 블록들(BLK1 내지 BLKz)에 대응한다. 또한 복수의 패스 트랜지스터들(PTr)은 복수의 블록 선택 신호들(BLKWL_A 내지 BLKWL_C)에 응답하여 복수의 글로벌 워드라인 그룹들(GWL_A 내지 GWL_D)과 복수의 메모리 블록들(BLK1 내지 BLKz)의 로컬 워드라인들(WL)을 전기적으로 연결한다. 이때 패스부(122)에 포함된 복수의 패스 트랜지스터들(PTr) 중 제1 및 제2 메모리 블록들(예를 들어 BLK1 및 BLK2)에 대응하는 패스 트랜지스터들(PTr)는 하나의 블록디코더(210A)에서 출력되는 블록 선택 신호(BLKWL_A)에 응답하여 턴온 또는 턴오프된다. 또한 제3 및 제4 메모리 블록들(BLK3 및 BLK4)에 대응하는 패스 트랜지스터들(PTr)는 블록디코더(210B)에서 출력되는 블록 선택 신호(BLKWL_B)에 응답하여 턴온 또는 턴오프되고, 제z-1 및 제z 메모리 블록들(BLKz-1 및 BLKz)에 대응하는 패스 트랜지스터들(PTr)는 블록디코더(210C)에서 출력되는 블록 선택 신호(BLKWL_C)에 응답하여 턴온 또는 턴오프된다.The pass section 122 includes a plurality of pass transistors PTr. Each of the plurality of pass transistors PTr corresponds to a plurality of memory blocks BLK1 to BLKz. The plurality of pass transistors PTr are connected to the plurality of global word line groups GWL_A to GWL_D and the local word lines BLK1 to BLKz of the plurality of memory blocks BLK1 to BLKz in response to the plurality of block select signals BLKWL_A to BLKWL_C. And electrically connects the lines WL. At this time, the pass transistors PTr corresponding to the first and second memory blocks (for example, BLK1 and BLK2) of the plurality of pass transistors PTr included in the path section 122 are connected to one block decoder 210A The block selection signal BLKWL_A is output. The pass transistors PTr corresponding to the third and fourth memory blocks BLK3 and BLK4 are turned on or off in response to the block select signal BLKWL_B output from the block decoder 210B, 1 and the z-th memory blocks BLKz-1 and BLKz are turned on or off in response to the block selection signal BLKWL_C output from the block decoder 210C.

따라서, 복수의 메모리 블록(BLK1~BLKz)들 중 제1 메모리 블록(BLK1)이 선택되는 경우, 블록디코더(210A)를 공유하는 제1 및 제2 메모리 블록들(BLK1, BLK2)에 각각 대응되는 패스 트랜지스터(PTr)이 블록 선택 신호(BLKWL_A)에 의해 턴온 될 수 있다. Accordingly, when the first memory block BLK1 of the plurality of memory blocks BLK1 to BLKz is selected, the first and second memory blocks BLK1 and BLK2, which share the block decoder 210A, The pass transistor PTr can be turned on by the block selection signal BLKWL_A.

본 명세서에서, 제1 메모리 블록(BLK1)과 같이 어드레스 디코더에 의해 선택된 메모리 블록을 선택 블록(selected BLK), 선택된 제1 메모리 블록(BLK1)과 블록디코더(210A)를 공유하는 제2 메모리 블록(BLK2)과 같은 메모리 블록은 공유 블록(shared BLK) 그리고 선택되지 않은 제3 내지 제z 메모리 블록(BLK3~BLKz)들과 같은 메모리 블록들은 각각 비선택 블록(unselected BLK)이라 한다. In this specification, a memory block selected by an address decoder such as the first memory block BLK1 is referred to as a selected block BLK, a second memory block BLK1 sharing a selected first memory block BLK1 and a block decoder 210A BLK2 are referred to as a shared BLK, and non-selected third to z-th memory blocks BLK3 to BLKz are referred to as unselected BLKs.

도 4는 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.FIG. 4 is a diagram illustrating an embodiment of the memory cell array of FIG. 2. FIG.

도 4를 참조하면, 메모리 셀 어레이(100_1)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2~BLKz)도 제 1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.Referring to FIG. 4, the memory cell array 100_1 includes a plurality of memory blocks BLK1 to BLKz. In FIG. 4, the internal structure of the first memory block BLK1 is shown for the convenience of recognition, and the internal structure of the remaining memory blocks BLK2 to BLKz is omitted. It will be understood that the second to z-th memory blocks BLK2 to BLKz are configured similarly to the first memory block BLK1.

도 4를 참조하면 제 1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.Referring to FIG. 4, the first memory block BLK1 includes a plurality of cell strings CS11 to CS1m and CS21 to CS2m. As an example, each of the plurality of cell strings CS11 to CS1m and CS21 to CS2m may be formed in a U shape. In the first memory block BLK1, m cell strings are arranged in the row direction (i.e., the + X direction). In Figure 4, two cell strings are shown arranged in the column direction (i.e., the + Y direction). However, it will be understood that three or more cell strings may be arranged in the column direction for convenience of explanation.

복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.Each of the plurality of cell strings CS11 to CS1m and CS21 to CS2m includes at least one source select transistor SST, first to nth memory cells MC1 to MCn, a pipe transistor PT, And a selection transistor DST.

선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.Each of the select transistors SST and DST and each of the memory cells MC1 to MCn may have a similar structure. In an embodiment, each of the select transistors SST and DST and the memory cells MC1 to MCn may include a channel layer, a tunneling insulating film, a charge storage film, and a blocking insulating film. As an example, a pillar for providing a channel layer may be provided in each cell string. As an embodiment, a pillar for providing at least one of a channel layer, a tunneling insulating film, a charge storage film, and a blocking insulating film may be provided in each cell string.

각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.The source selection transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCp.

실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 5에서, 제 1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.As an embodiment, the source select transistors of the cell strings arranged in the same row are connected to a source select line extending in the row direction, and the source select transistors of the cell strings arranged in different rows are connected to different source select lines. In FIG. 5, the source select transistors of the cell strings CS11 to CS1m in the first row are connected to the first source select line SSL1. The source select transistors of the cell strings CS21 to CS2m of the second row are connected to the second source select line SSL2.

다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.In another embodiment, the source select transistors of the cell strings CS11 to CS1m, CS21 to CS2m may be connected in common to one source select line.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.The first to nth memory cells MC1 to MCn of each cell string are connected between the source select transistor SST and the drain select transistor DST.

제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn may be divided into first to pth memory cells MC1 to MCp and p + 1 to nth memory cells MCp + 1 to MCn. The first to pth memory cells MC1 to MCp are sequentially arranged in the direction opposite to the + Z direction, and are connected in series between the source selection transistor SST and the pipe transistor PT. The p + 1 th to nth memory cells MCp + 1 to MCn are sequentially arranged in the + Z direction, and are serially connected between the pipe transistor PT and the drain selection transistor DST. The first to pth memory cells MC1 to MCp and the p + 1 to nth memory cells MCp + 1 to MCn are connected through a pipe transistor PT. The gates of the first to n < th > memory cells MC1 to MCn of each cell string are connected to the first to nth word lines WL1 to WLn, respectively.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.As an embodiment, at least one of the first to n < th > memory cells MC1 to MCn may be used as a dummy memory cell. When a dummy memory cell is provided, the voltage or current of the cell string can be stably controlled. Thus, the reliability of the data stored in the memory block BLK1 is improved.

각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.The gates of the pipe transistors PT of each cell string are connected to the pipeline PL.

각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MCp + 1 to MCn. The cell strings arranged in the row direction are connected to a drain select line extending in the row direction. The drain select transistors of the cell strings CS11 to CS1m in the first row are connected to the first drain select line DSL1. The drain select transistors of the cell strings CS21 to CS2m in the second row are connected to the second drain select line DSL2.

열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제 1 열의 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트 라인(BLm)에 연결되어 있다.The cell strings arranged in the column direction are connected to bit lines extending in the column direction. In FIG. 4, the cell strings CS11 and CS21 in the first column are connected to the first bit line BL1. The cell strings CS1m and CS2m in the m-th column are connected to the m-th bit line BLm.

행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제 1 행의 셀 스트링들(CS11~CS1m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제 1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.Memory cells connected to the same word line within the cell strings arranged in the row direction constitute one page. For example, the memory cells connected to the first word line WL1 of the cell strings CS11 to CS1m in the first row constitute one page. The memory cells connected to the first word line WL1 of the cell strings CS21 to CS2m of the second row constitute another page. The cell strings to be arranged in one row direction will be selected by selecting any one of the drain select lines DSL1 and DSL2. One of the selected cell strings will be selected by selecting any one of the word lines WL1 to WLn.

도 5는 도 2의 메모리 셀 어레이의 다른 실시 예를 나타낸 도면이다.FIG. 5 is a view showing another embodiment of the memory cell array of FIG. 2. FIG.

도 5를 참조하면, 메모리 셀 어레이(100_2)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제 1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제 2 내지 제 z 메모리 블록들(BLK2'~BLKz')도 제 1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.Referring to FIG. 5, the memory cell array 100_2 includes a plurality of memory blocks BLK1 'to BLKz'. In FIG. 5, the internal structure of the first memory block BLK1 'is shown for the convenience of recognition, and the internal structure of the remaining memory blocks BLK2' to BLKz 'is omitted. It will be understood that the second to z-th memory blocks BLK2 'to BLKz' are configured similarly to the first memory block BLK1 '.

제 1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제 1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 7에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.The first memory block BLK1 'includes a plurality of cell strings CS11' to CS1m ', CS21' to CS2m '. Each of the plurality of cell strings CS11 'to CS1m', CS21 'to CS2m' extend along the + Z direction. Within the first memory block BLK1 ', m cell strings in the + X direction are arranged. In Figure 7, two cell strings are shown arranged in the + Y direction. However, it will be understood that three or more cell strings may be arranged in the column direction for convenience of explanation.

복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.Each of the plurality of cell strings CS11 'to CS1m' and CS21 'to CS2m' includes at least one source selection transistor SST, first to nth memory cells MC1 to MCn, and at least one drain selection And a transistor DST.

각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제 1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCn. The source select transistors of the cell strings arranged in the same row are connected to the same source select line. The source select transistors of the cell strings CS11 'to CS1m' arranged in the first row are connected to the first source select line SSL1. The source select transistors of the cell strings CS21 'to CS2m' arranged in the second row are connected to the second source select line SSL2. As another embodiment, the source select transistors of the cell strings CS11 'to CS1m', CS21 'to CS2m' may be connected in common to one source select line.

각 셀 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn of each cell string are connected in series between the source select transistor SST and the drain select transistor DST. The gates of the first to nth memory cells MC1 to MCn are connected to the first to the nth word lines WL1 to WLn, respectively.

실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.As an embodiment, at least one of the first to n < th > memory cells MC1 to MCn may be used as a dummy memory cell. When a dummy memory cell is provided, the voltage or current of the cell string can be stably controlled. Accordingly, the reliability of the data stored in the memory block BLK1 'is improved.

각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제 1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제 1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MC1 to MCn. The drain select transistors of the cell strings arranged in the row direction are connected to a drain select line extending in the row direction. The drain select transistors of the cell strings CS11 'to CS1m' of the first row are connected to the first drain select line DSL1. The drain select transistors of the cell strings CS21 'to CS2m' of the second row are connected to the second drain select line DSL2.

결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.Consequently, the memory block BLK1 'of FIG. 5 has an equivalent circuit similar to the memory block BLK1 of FIG. 4 except that the pipe transistor PT is excluded in each cell string.

도 6은 반도체 메모리 장치의 소거 동작을 설명하기 위한 도면이다.6 is a diagram for explaining an erasing operation of the semiconductor memory device.

도 6을 참조하면, 제1 내지 제4 메모리 블록(BLK1~BLK4)들은 제0 내지 제N 비트 라인들에 공통 연결된다. 제1 내지 제4 메모리 블록(BLK1~BLK4)들은 도 5를 참조하여 설명된 메모리 셀 어레이(100)에 포함될 수 있다. 제1 내지 제4 메모리 블록(BLK1~BLK4)들에 포함된 메모리 셀들의 게이트 전극들은 로컬 워드라인들에 각각 연결되고, 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A) 또는 글로벌 워드라인C(GWL_C) 중 어느 하나에 연결될 수 있다. 도 6에서는 설명의 편의상 메모리 셀 어레이에 4개의 메모리 블록(제1 내지 제4 메모리 블록(BLK1~BLK4))이 포함되는 것으로 도시되었으나, 실시 예에서, 메모리 셀 어레이에 5개 이상의 메모리 블록들이 포함될 수 있다.Referring to FIG. 6, the first to fourth memory blocks BLK1 to BLK4 are commonly connected to the 0th to Nth bit lines. The first to fourth memory blocks BLK1 to BLK4 may be included in the memory cell array 100 described with reference to FIG. Gate electrodes of the memory cells included in the first to fourth memory blocks BLK1 to BLK4 are respectively connected to local word lines and local word lines are connected to a global word line A (GWL_A) through a pass transistor (Pass Tr) Or global word line C (GWL_C). In FIG. 6, four memory blocks (first to fourth memory blocks BLK1 to BLK4) are shown as being included in the memory cell array for convenience of explanation. However, in the embodiment, five or more memory blocks are included in the memory cell array .

제1 메모리 블록(BLK1)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A)에 연결될 수 있다. 제2 메모리 블록(BLK2)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인C(GWL_C)에 연결될 수 있다. 제3 메모리 블록(BLK3)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인C(GWL_C)에 연결될 수 있다. 제4 메모리 블록(BLK4)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A)에 연결될 수 있다.The local word lines of the first memory block BLK1 may be connected to global word line A (GWL_A) through a pass transistor (Pass Tr). The local word lines of the second memory block BLK2 may be connected to the global word line C (GWL_C) through a pass transistor (Pass Tr). The local word lines of the third memory block BLK3 may be connected to the global word line C (GWL_C) through a pass transistor (Pass Tr). The local word lines of the fourth memory block BLK4 may be connected to global word line A (GWL_A) through a pass transistor (Pass Tr).

제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)에 대응되는 패스 트랜지스터(Pass Tr)들은 하나의 블록 워드라인에 공통으로 연결될 수 있다. 따라서, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 하나의 블록디코더를 공유한다. Pass transistors corresponding to the first memory block BLK1 and the second memory block BLK2 may be commonly connected to one block word line. Accordingly, the first memory block BLK1 and the second memory block BLK2 share one block decoder.

제3 메모리 블록(BLK3)과 제4 메모리 블록(BLK4)에 대응되는 패스 트랜지스터(Pass Tr)들은 하나의 블록 워드라인에 공통으로 연결될 수 있다. 따라서, 제3 메모리 블록(BLK3)과 제4 메모리 블록(BLK4)은 하나의 블록디코더를 공유한다.Pass transistors corresponding to the third memory block BLK3 and the fourth memory block BLK4 may be commonly connected to one block word line. Therefore, the third memory block BLK3 and the fourth memory block BLK4 share one block decoder.

도 6의 실시 예에서는 제1 내지 제4 메모리 블록(BLK1~BLK4)들 중 제1 메모리 블록(BLK1)을 소거하는 경우를 가정하여 설명한다.In the embodiment of FIG. 6, the first memory block BLK1 among the first to fourth memory blocks BLK1 to BLK4 is erased.

선택된 제1 메모리 블록(BLK1)은 선택블록(select BLK)이고, 선택된 제1 메모리 블록(BLK1)과 같은 블록 워드라인(BLKWL)에 연결되는 제2 메모리 블록(BLK2) 은 공유 블록(shared BLK)이다. 선택되지 않은 제3 및 제4 메모리 블록(BLK3, BLK4)들은 비선택 블록(unselected BLK)이다.The selected first memory block BLK1 is a select BLK and the second memory block BLK2 connected to the same block word line BLKWL as the selected first memory block BLK1 is a shared BLK. to be. The unselected third and fourth memory blocks BLK3 and BLK4 are unselected BLKs.

제1 메모리 블록(BLK1)의 패스 트랜지스터(Pass Tr)와 연결된 블록 워드라인(BLKWL)은 워드라인 전압(0V)을 인가하기 위하여 턴온되어야 하므로, 선택 블록워드라인에는 블록선택전압(Vselect)이 인가될 수 있다. 제2 메모리 블록(BLK2)의 패스 트랜지스터(Pass Tr)는 제1 메모리 블록(BLK1)의 패스 트랜지스터(Pass Tr)와 블록 워드라인(BLKWL)을 공유하므로, 제2 메모리 블록(BLK2)의 패스 트랜지스터(Pass Tr)에도 동일한 블록선택전압(Vselect)이 인가된다.The block word line BLKWL connected to the pass transistor Tr of the first memory block BLK1 must be turned on to apply the word line voltage 0V so that the block select voltage Vselect is applied to the selected block word line . Since the pass transistor Trp of the second memory block BLK2 shares the block transistor Trp of the first memory block BLK1 with the block word line BLKWL, The same block selection voltage Vselect is applied to the pass transistor Tr.

제1 메모리 블록(BLK1)이 소거되어야 할 메모리 블록이므로 글로벌 워드라인A(GWL_A)가 선택되고, 글로벌 워드라인C(GWL_C)는 비선택된다.Since the first memory block BLK1 is a memory block to be erased, global word line A (GWL_A) is selected and global word line C (GWL_C) is unselected.

비선택 블록(unselected BLK)인 제3 및 제4 메모리 블록(BLK3, BLK4)들의 패스 트랜지스터들(Pass Tr)과 연결된 블록 워드라인은 비선택 블록워드라인(Unselected BLKWL)이며, 접지전압(0V)이 인가될 수 있다.The block word line connected to the pass transistors Tr of the third and fourth memory blocks BLK3 and BLK4 which are unselected BLKs is a non-selected block word line BLKWL, Can be applied.

도 7은 반도체 메모리 장치의 소거 동작시 인가되는 전압들을 설명하기 위한 도면이다.7 is a view for explaining voltages applied in the erase operation of the semiconductor memory device.

도 8은 반도체 메모리 장치의 소거 동작시 메모리 블록들의 동작을 설명하기 위한 도면이다.8 is a view for explaining the operation of memory blocks in the erase operation of the semiconductor memory device.

소거 동작이 수행되는 동안 반도체 메모리 장치는 소거 전압(Verase)을 생성하고, 생성된 소거 전압(Verase)을 공통 소스 라인(CSL)에 인가한다(Source Bias). 이때 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)는 플로팅 상태가 되도록 제어한다.During the erase operation, the semiconductor memory device generates an erase voltage (Verase) and applies the generated erase voltage (Verase) to the common source line CSL (Source Bias). At this time, the source selection transistor (SST) and the drain selection transistor (DST) are controlled to be in a floating state.

선택된 메모리 블록의 로컬 워드라인들에는 접지전압이 인가될 수 있다. 이후, 채널(Channel)의 전위 레벨은 공통 소스 라인(CSL)의 전위 레벨에 따라 상승하게 되고, 채널(Channel)의 전위 레벨에 따라 플로팅 상태의 다수의 소스 선택 트랜지스터들 및 드레인 선택 트랜지스터들에 연결된 소스 선택 라인들 및 드레인 선택 라인들은 커플링 현상에 의해 전위 레벨이 상승할 수 있다.A ground voltage may be applied to the local word lines of the selected memory block. Thereafter, the potential level of the channel is raised according to the potential level of the common source line CSL, and is connected to the plurality of source selection transistors and drain selection transistors in the floating state according to the potential level of the channel The source selection lines and the drain selection lines can rise in the potential level by the coupling phenomenon.

상승한 채널(Channel)의 전위 레벨에 의해 메모리 셀들에 저장된 데이터들이 소거된다. 즉, FN 터널링 현상에 의해 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)의 전위에 의해 디트랩된다. 이를 좀 더 상세하게 설명하면, 상승한 채널(Channel)의 전위 레벨과 그라운드 레벨을 갖는 로컬 워드라인들의 전위 레벨 차이에 따라 메모리 셀들의 전하 저장층에 저장된 전자들이 채널(Channel)로 빠져나가 디트랩되거나, 채널(Channel)에서 발생한 핫 홀(hot hole)이 메모리 셀들의 전하 저장층으로 유입되어 전하 저장층에 저장된 전자들이 디트랩된다. 이때 로컬워드 라인들은 그라운드 레벨을 유지하거나, 플로팅 상태에서 그라운드 레벨로 변경될 수 있다.The data stored in the memory cells are erased by the potential level of the rising channel. That is, electrons stored in the charge storage layer of the memory cells are trapped by the potential of the channel due to the FN tunneling phenomenon. In more detail, electrons stored in the charge storage layer of the memory cells are diverted to the channel according to the potential level difference between the local word lines having the potential level of the rising channel and the ground level, , A hot hole generated in the channel is introduced into the charge storage layer of the memory cells and electrons stored in the charge storage layer are trapped. At this time, the local word lines may be maintained at the ground level or may be changed from the floating state to the ground level.

소거 동작에 의해 메모리 셀들의 데이터가 소거된 후 공통 소스 라인(CSL)에 인가되던 소거 전압(Verase)을 차단하고, 공통 소스 라인(CSL)의 전위를 디스차지한다.The erase voltage (Verase) applied to the common source line (CSL) after the data of the memory cells is erased by the erase operation, and the potential of the common source line (CSL) is discharged.

소거 동작에서 공통소스라인(CSL)에 높은 전압 레벨을 갖는 소거 전압(Verase)이 인가되면, 소스 선택 트랜지스터는 플로팅 상태에 있으므로, 소스 쪽과의 전압차이로 인해 게이트 유기 전류(GIDL: Gate Induce Drain Leakage)가 발생하고, 핫홀이 발생되어 채널(Channel) 방향으로 유입되어 채널(Channel)의 전위가 상승한다. 이때 비트라인은 플로팅 상태를 유지한다. 소거 전압(Verase)은 공통소스라인(CSL)과 비트라인들간의 커플링 커패시턴스(Coupling Capacitance)와 소거 블록의 채널을 통해 소거 전압(Verase)이 플로팅 상태인 비트 라인에 전달 될 수 있다.When the erase voltage Verase having a high voltage level is applied to the common source line CSL in the erase operation, the source select transistor is in the floating state, and therefore, the gate induced current (GIDL) Leakage occurs and hot holes are generated to flow in the channel direction, and the potential of the channel increases. At this time, the bit line remains in the floating state. The erase voltage Verase may be transmitted to the bit line in which the erase voltage (Verase) is floating through the common source line CSL and the coupling capacitance between the bit lines and the channel of the erase block.

선택된 메모리 블록에서는 워드 라인 전압들이 0V이므로 핫홀이 메모리 셀로 터널링 되면서 메모리 셀들의 데이터가 소거된다.In the selected memory block, since the word line voltages are 0V, the hot holes are tunneled to the memory cells and the data of the memory cells are erased.

그러나, 빌트인 포텐셜(Built-in potential) 또는 커플링 비율(Coupling Ratiod) 등으로 인해 비트라인의 전압은 공통소스라인(CSL)의 소거 전압보다 낮게 형성될 수 있다. 따라서 공통소스라인(CSL)과 비트라인들 간의 전위차로 인해 채널의 포텐셜과 홀(Hole)이 비트라인 방향으로 유입되어 소거 특성이 열화될 수 있다.However, the voltage of the bit line may be formed to be lower than the erase voltage of the common source line CSL due to a built-in potential (Built-in potential) or a coupling ratio (Coupling Ratio). Therefore, due to the potential difference between the common source line CSL and the bit lines, the potential of the channel and the hole may flow in the bit line direction and the erase characteristics may deteriorate.

특히, 도 6을 참조하여 설명된 블록 워드라인을 공유하는 어드레스 디코더 구조에서는 글로벌 워드라인과 로컬 워드라인을 연결하는 패스 트랜지스터가 턴온 상태에서 선택 블록과 공유 블록이 동시에 존재할 수 있다.In particular, in the address decoder structure sharing the block word line described with reference to FIG. 6, the select block and the shared block can exist simultaneously in the turn-on state of the pass transistor connecting the global word line and the local word line.

도 7및 도 8을 참조하면, t0시점에서, 선택 블록(select BLK)과 공유 블록(shared BLK)을 공통 연결하는 블록 워드라인(shared BLKWL)에는 선택된 메모리 블록의 소거를 위해 로컬 워드라인에 접지 전압을 인가하여야 하므로 패스 트랜지스터(Pass Tr)를 턴온시키기 위한 제1 양전압(Vpositive1=Vselect)이 인가될 수 있다.Referring to FIGS. 7 and 8, at a time point t0, a block BLKWL, which commonly connects a select block BLK and a shared BLK BLKWL, is grounded to a local word line for erasing a selected memory block. The first positive voltage (Vpositive1 = Vselect) for turning on the pass transistor (Pass Tr) may be applied.

비선택 메모리 블록(Unselect BLK)에 연결되는 블록 워드라인(Unsel. BLKWL)에는 접지전압(0V)이 인가된다.A ground voltage (0 V) is applied to the block word line (Unsel.BLKWL) connected to the unselected memory block (Unselect BLK).

공유 블록(shared BLK)의 로컬 워드라인들은 소거 현상을 회피하기 위하여 플로팅 노드로 형성한다. 이를 위해 공유 블록(shared BLK)의 글로벌 워드라인(Shared BLK Global WL), 소스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 파이프 셀 게이트(PCG)에는 공유 블록(shared BLK)과 연결되는 블록 워드라인(shared BLKWL)보다 높은 전압을 갖는 제2 양전압(Vpositive2=Vglobal)이 인가될 수 있다. 따라서, 로컬 워드라인들에는 공유 블록 워드라인(shared BLKWL)보다 낮은 포텐셜이 충전된 상태에서 플로팅 상태가 형성될 수 있다(Vlocal).The local word lines of the shared BLK are formed as floating nodes to avoid the erase phenomenon. To this end, a block connected to a shared BLK is connected to a global BLL (global BLL), a source select line (SSL), a drain select line (DSL) and a pipe cell gate (PCG) of a shared BLK. A second positive voltage (Vpositive2 = Vglobal) having a higher voltage than the word line (shared BLKWL) may be applied. Therefore, a floating state can be formed in the local word lines (Vlocal) with a potential lower than that of the shared block word line (shared BLKWL) charged.

t1시점에서 선택된 메모리 블록의 글로벌 소스 선택 라인과 드레인 선택 라인 및 파이프셀 게이트는 각각 소스선택라인 전압(VSSL), 드레인선택라인 전압(VDSL) 및 파이프셀전압(VPCG)에 해당하는 전압을 가질 수 있다.The global source select line, the drain select line and the pipe cell gate of the selected memory block at the time t1 can have voltages corresponding to the source select line voltage VSSL, the drain select line voltage VDSL and the pipe cell voltage VPCG, respectively have.

따라서, 공유 블록에 포함된 메모리 셀들의 문턱전압이 낮으면 메모리 셀들이 턴온 되어, 소거 전압(Verase)이 소스(SO)쪽에서 비트라인(BL)쪽으로 전달되어 비트라인이 프리차지 될 수 있다(shared BLK(Low Vt)). 그러나, 메모리 셀들의 문턱 전압이 높은 경우에는 턴오프 되어, 소거 전압(Verase)이 소스(SO)쪽에서 비트라인(BL)쪽으로 전달되지 못하고, 비트라인의 프리차지가 불가하다(shared BLK(High Vt)).Therefore, when the threshold voltage of the memory cells included in the shared block is low, the memory cells are turned on, and the erase voltage (Verase) is transferred from the source (SO) side to the bit line (BL) BLK (Low Vt)). However, when the threshold voltage of the memory cells is high, the erase voltage Verase is not transmitted from the source SO to the bit line BL, and the bit line is not precharged (shared BLK (High Vt )).

본 발명의 실시 예에 따르면 공유 블록에 포함된 메모리 셀들의 문턱전압이 높은 경우에도 메모리 셀들을 턴온 시킴으로써 소거 전압(Verase)이 비트라인 쪽으로 원활하게 전달되어 비트라인 프리차지가 가능하도록 한다.According to the embodiment of the present invention, even when the threshold voltages of the memory cells included in the shared block are high, the erase voltage Verase is smoothly transferred to the bit line by turning on the memory cells, thereby enabling the bit line precharge.

도 9는 본 발명의 일 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.9 is a view for explaining an erasing method according to an embodiment of the present invention.

도 9를 참조하면, t2 시점에서 소스라인(Source Bias)에는 소거전압(Verase)이 인가된다.Referring to FIG. 9, an erase voltage (Verase) is applied to a source line (Source Bias) at time t2.

선택블록과 공유블록의 블록 워드라인(Share BLKWL)은 제1 전압(V1)이 인가될 수 있다. 제1 전압(V1)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압일 수 있다. 실시 예에서, 제1 전압(V1)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압보다 기 설정된 값만큼 더 높은 레벨을 갖는 전압일 수 있다.The block BLKWL of the selected block and the shared block BLKWL of the shared block may be applied with the first voltage V1. The first voltage V1 may be a voltage that turns on the pass transistor of the selected block and the shared block. In an embodiment, the first voltage V1 may be a voltage having a higher level than the voltage that turns on the pass transistor of the select block and the share block by a predetermined value.

비선택 블록의 블록 워드라인(Unsel.BLKWL)에는 접지 전압(0V)이 인가된다.A ground voltage (0 V) is applied to the block word line (Unsel.BLKWL) of the non-selected block.

공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에는 제3 전압(V3)이 인가될 수 있다. 제3 전압(V3)은 공유 블록의 소거 현상을 회피하기 위하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다. 실시 예에서, 제3 전압(V3)은 상기 제1 전압의 크기에 대응하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.A third voltage V3 may be applied to a global word line (Global WL), a source select line (SSL), a drain select line (DSL), and a pipe cell gate PCG of a shared block (Shared BLK). The third voltage V3 may be the voltage that forms the local word lines of the shared block to the floating node to avoid the erase phenomenon of the shared block. In an embodiment, the third voltage V3 may be a voltage that forms the local word lines of the shared block to the floating node corresponding to the magnitude of the first voltage.

t3시점에서 선택블록과 공유블록의 블록 워드라인(Share BLKWL)에는 제1 전압(V1)은 보다 낮은 전압 레벨을 갖는 제2 전압(V2)이 인가될 수 있다. 실시 예에서, 제2 전압(V2)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압일 수 있다.At time t3, the first voltage V1 may be applied to the block word line (Share BLKWL) of the selected block and the shared block, and the second voltage V2 having a lower voltage level may be applied. In an embodiment, the second voltage V2 may be a voltage that turns on the pass transistor of the selected block and the shared block.

공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에는 제3 전압(V3)보다 낮은 전압 레벨을 갖는 제4 전압(V4)이 인가될 수 있다. 실시 예에서, 제4 전압(V4)은 상기 제2 전압의 크기에 따라 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.Having a voltage level lower than the third voltage V3 is applied to the global word line (Global WL), source select line (SSL), drain select line (DSL), and pipe cell gate (PCG) of the shared block (Shared BLK) The voltage V4 may be applied. In an embodiment, the fourth voltage V4 may be a voltage that forms the local word lines of the shared block to the floating node according to the magnitude of the second voltage.

t4시점에서 선택된 블록(Sel. BLK)의 글로벌 소스선택라인(Global SSL), 드레인선택라인(DSL) 및 파이프셀게이트(PCG)는 각각 소스선택라인 전압(VSSL), 드레인선택라인 전압(VDSL) 및 파이프셀전압(VPCG)에 해당하는 전압을 가질 수 있다.The global source select line (Global SSL), the drain select line DSL and the pipe cell gate PCG of the selected block (Sel. BLK) at the time t4 are the source select line voltage VSSL, the drain select line voltage VDSL, And a voltage corresponding to the pipe cell voltage VPCG.

도 9의 실시 예에 따르면, 선택블록과 공유블록의 블록 워드라인(Share BLKWL)과 공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에 도 7의 실시 예에서 인가되는 제1 양전압(Vpositive1) 및 제2 양전압(Vpositive2)보다 기 설정된 값만큼 증가된 제1 전압(V1) 및 제3 전압(V3)가 일정한 기준 시간동안 인가되어 소거 동작 초기에 공유 블록에 포함된 메모리 셀을 짧은 시간 동안 턴온 시키면(short turn-on) 플로팅된 로컬 워드라인의 포텐셜이 증가될 수 있다. 따라서, 공유 블록에 포함된 메모리 셀이 높은 문턱 전압을 갖더라도, 소거 전압(Verase)이 비트라인 쪽으로 원활하게 전달되어 비트라인 프리차지가 가능하도록 함으로써 소거 동작이 보다 빠르게 진행될 수 있다.According to the embodiment of FIG. 9, a global word line (Global WL), a source select line (SSL), a drain select line (DSL) of a block BLKWL and a shared BLK of a select block and a shared block, The first voltage V1 and the third voltage V3 which are increased by a predetermined value from the first positive voltage Vpositive1 and the second positive voltage Vpositive2 applied to the pipe cell gate PCG in the embodiment of FIG. May be applied for a predetermined reference time so that the potential of the floating local word line may be increased by turning on the memory cell included in the shared block for a short time at the beginning of the erase operation. Therefore, even if the memory cell included in the shared block has a high threshold voltage, the erase voltage Verase can be smoothly transferred to the bit line side, and bit line precharge can be performed, so that the erasing operation can be performed more quickly.

도 10은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.10 is a view for explaining an erasing method according to another embodiment of the present invention.

도 10을 참조하면, t5 시점에서 소스라인(Source Bias)에는 소거전압(Verase)이 인가된다.Referring to FIG. 10, an erase voltage (Verase) is applied to the source line (Source Bias) at time t5.

선택블록과 공유블록의 블록 워드라인(Share BLKWL)은 제1 전압(V1)이 인가될 수 있다. 제1 전압(V1)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압일 수 있다. 실시 예에서, 제1 전압(V1)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압보다 기 설정된 값만큼 더 높은 레벨을 갖는 전압일 수 있다.The block BLKWL of the selected block and the shared block BLKWL of the shared block may be applied with the first voltage V1. The first voltage V1 may be a voltage that turns on the pass transistor of the selected block and the shared block. In an embodiment, the first voltage V1 may be a voltage having a higher level than the voltage that turns on the pass transistor of the select block and the share block by a predetermined value.

비선택 블록의 블록 워드라인(Unsel.BLKWL)에는 접지 전압(0V)이 인가된다.A ground voltage (0 V) is applied to the block word line (Unsel.BLKWL) of the non-selected block.

공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에는 제3 전압(V3)이 인가될 수 있다. 제3 전압(V3)은 공유 블록의 소거 현상을 회피하기 위하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다. 실시 예에서, 제3 전압(V3)은 상기 제1 전압의 크기에 대응하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.A third voltage V3 may be applied to a global word line (Global WL), a source select line (SSL), a drain select line (DSL), and a pipe cell gate PCG of a shared block (Shared BLK). The third voltage V3 may be the voltage that forms the local word lines of the shared block to the floating node to avoid the erase phenomenon of the shared block. In an embodiment, the third voltage V3 may be a voltage that forms the local word lines of the shared block to the floating node corresponding to the magnitude of the first voltage.

도 10의 실시 예에서는 도 9의 실시 예와 달리 선택블록과 공유블록의 블록 워드라인(Share BLKWL)과 공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에 인가된 전압을 변경하지 않고, 계속해서 공유 블록에 포함된 메모리 셀을 턴온 시킨다.In the embodiment of FIG. 10, unlike the embodiment of FIG. 9, a global word line (Global WL), a source select line (SSL), and a drain (BL) of a block BLKWL of a selected block and a shared block and a shared BLK The memory cell included in the shared block is turned on without changing the voltage applied to the select line DSL and the pipe cell gate PCG.

t6시점에서 선택된 블록(Sel. BLK)의 글로벌 소스선택라인(Global SSL), 드레인선택라인(DSL) 및 파이프셀게이트(PCG)는 각각 소스선택라인 전압(VSSL), 드레인선택라인 전압(VDSL) 및 파이프셀전압(VPCG)에 해당하는 전압을 가질 수 있다.The global source select line (Global SSL), the drain select line (DSL) and the pipe cell gate (PCG) of the selected block (Sel. BLK) at time t6 are the source select line voltage VSSL, the drain select line voltage VDSL, And a voltage corresponding to the pipe cell voltage VPCG.

도 10의 실시 예에 따르면, 선택블록과 공유블록의 블록 워드라인(Share BLKWL)과 공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에 도 7의 실시 예에서 인가되는 제1 양전압(Vpositive1) 및 제2 양전압(Vpositive2)보다 기 설정된 값만큼 증가된 제1 전압(V1) 및 제3 전압(V3)을 지속적으로 인가하여 공유 블록에 포함된 메모리 셀을 턴온 시키면(Full Range) 플로팅 된 로컬 워드라인의 포텐셜이 증가될 수 있다. 따라서, 공유 블록에 포함된 메모리 셀이 높은 문턱 전압을 갖더라도, 소거 전압(Verase)이 비트라인 쪽으로 원활하게 전달되어 비트라인 프리차지가 가능하도록 함으로써 소거 동작이 보다 빠르게 진행될 수 있다.According to the embodiment of FIG. 10, a global word line (Global WL), a source select line (SSL), a drain select line (DSL) of a block BLKWL and a shared BLK of a select block and a shared block, The first voltage V1 and the third voltage V3 which are increased by a predetermined value from the first positive voltage Vpositive1 and the second positive voltage Vpositive2 applied to the pipe cell gate PCG in the embodiment of FIG. ) Is continuously applied to turn on the memory cells included in the shared block (Full Range), the potential of the floating local word line can be increased. Therefore, even if the memory cell included in the shared block has a high threshold voltage, the erase voltage Verase can be smoothly transferred to the bit line side, and bit line precharge can be performed, so that the erasing operation can be performed more quickly.

도 11은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.11 is a view for explaining an erasing method according to another embodiment of the present invention.

도 11을 참조하면, t7 시점에서 소스라인(Source Bias)에는 소거전압(Verase)이 인가된다.Referring to FIG. 11, an erase voltage (Verase) is applied to the source line (Source Bias) at time t7.

선택블록과 공유블록의 블록 워드라인(Share BLKWL)은 제1 양전압(Vpositive1)이 인가될 수 있다. 제1 양전압(Vpositive1)은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압일 수 있다. The first positive voltage (Vpositive1) may be applied to the block BLKWL of the selected block and the shared block BLKWL of the shared block. The first positive voltage Vpositive1 may be a voltage that turns on the pass transistor of the selected block and the shared block.

비선택 블록의 블록 워드라인(Unsel.BLKWL)에는 제5 전압(V5)이 인가된다. 실시 예에서, 제5 전압(V5)은 비선택 블록의 패스 트랜지스터를 턴온 시키는 전압일 수 있다. 실시 예에서, 비선택 블록의 글로벌 워드라인 전압은 제5 전압(V5)과 동일하게 유지될 수 있다.A fifth voltage (V5) is applied to the block word line (Unsel.BLKWL) of the non-selected block. In an embodiment, the fifth voltage V5 may be a voltage that turns on the pass transistor of the unselected block. In an embodiment, the global word line voltage of the unselected block may remain the same as the fifth voltage V5.

공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에는 제2 양전압(Vpositive2)이 인가될 수 있다. 제2 양전압(Vpositive2)은 공유 블록의 소거 현상을 회피하기 위하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다. 실시 예에서, 제2 양전압(Vpositive2)은 상기 제1 양전압(Vpositive1)의 크기에 대응하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.A second positive voltage Vpositive2 may be applied to a global word line (Global WL), a source select line (SSL), a drain select line (DSL), and a pipe cell gate PCG of a shared block (Shared BLK). The second positive voltage Vpositive2 may be a voltage that forms the local word lines of the shared block to the floating node to avoid the erase phenomenon of the shared block. In an embodiment, the second positive voltage Vpositive2 may be a voltage that forms the local word lines of the shared block to the floating node corresponding to the magnitude of the first positive voltage Vpositive1.

t8시점에서 비선택 블록의 블록 워드라인(Unsel.BLKWL)에는 인가하던 제5 전압(V5)을 디스차지 할 수 있다. 즉, 비선택 블록의 블록 워드라인(Unsel.BLKWL)에는 접지 전압을 인가할 수 있다. 도 11의 실시 예에서는 비선택 블록에 포함된 메모리 셀을 짧은 시간 동안 턴온 시켜서(short turn-on) 플로팅된 로컬 워드라인의 포텐셜이 증가될 수 있다. 따라서, 소거 전압(Verase)이 비트라인 쪽으로 원활하게 전달되어 비트라인 프리차지가 가능하도록 함으로써 소거 동작이 보다 빠르게 진행될 수 있다.At the time t8, the applied fifth voltage (V5) can be discharged to the block word line (Unsel.BLKWL) of the non-selected block. That is, the ground voltage can be applied to the block word line (Unsel.BLKWL) of the non-selected block. In the embodiment of FIG. 11, the potential of the local word line floated may be increased by turning on a memory cell included in a non-selected block for a short time. Therefore, the erase voltage Verase is smoothly transferred to the bit line side, and the bit line precharge is enabled, so that the erase operation can be performed more quickly.

t8시점에서 선택된 블록(Sel. BLK)의 글로벌 소스선택라인(Global SSL), 드레인선택라인(DSL) 및 파이프셀게이트(PCG)는 각각 소스선택라인 전압(VSSL), 드레인선택라인 전압(VDSL) 및 파이프셀전압(VPCG)에 해당하는 전압을 가질 수 있다.The global source select line (Global SSL), the drain select line DSL and the pipe cell gate PCG of the selected block (Sel. BLK) at time t8 are the source select line voltage VSSL, the drain select line voltage VDSL, And a voltage corresponding to the pipe cell voltage VPCG.

도 12는 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.12 is a view for explaining an erasing method according to another embodiment of the present invention.

도 12의 실시 예에서는 반도체 메모리 장치에 포함된 복수의 메모리 블록들 중 메인 블록 이외의 메모리 블록을 전달 블록으로 활용하는 실시 예가 설명된다.In the embodiment of FIG. 12, an embodiment in which a memory block other than the main block among the plurality of memory blocks included in the semiconductor memory device is used as a transfer block will be described.

도 12를 참조하면, 제1 내지 제4 메모리 블록(BLK1~BLK4) 및 전달 블록(BLKx)은 제0 내지 제N 비트 라인들에 공통 연결된다. 제1 내지 제4 메모리 블록(BLK1~BLK4)들 및 전달 블록(BLKx)은 도 5를 참조하여 설명된 메모리 셀 어레이(100)에 포함될 수 있다. 제1 내지 제4 메모리 블록(BLK1~BLK4) 및 전달 블록(BLKx)에 포함된 메모리 셀들의 게이트 전극들은 로컬 워드라인들에 각각 연결되고, 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A) 또는 글로벌 워드라인C(GWL_C) 중 어느 하나에 연결될 수 있다. 도 12에서는 설명의 편의상 메모리 셀 어레이에 5개의 메모리 블록(제1 내지 제4 메모리 블록(BLK1~BLK4) 및 전달 블록(BLKx))이 포함되는 것으로 도시되었으나, 실시 예에서, 메모리 셀 어레이에 5개 이상의 메모리 블록들이 포함될 수 있다.Referring to FIG. 12, the first to fourth memory blocks BLK1 to BLK4 and the transfer block BLKx are commonly connected to the 0th to Nth bit lines. The first to fourth memory blocks BLK1 to BLK4 and the transfer block BLKx may be included in the memory cell array 100 described with reference to FIG. The gate electrodes of the memory cells included in the first to fourth memory blocks BLK1 to BLK4 and the transfer block BLKx are respectively connected to the local word lines and the local word lines are connected to the global word May be connected to either line A (GWL_A) or global word line C (GWL_C). 12, five memory blocks (first to fourth memory blocks BLK1 to BLK4 and transfer block BLKx) are shown as being included in the memory cell array for convenience of explanation. However, in the embodiment, More than two memory blocks may be included.

실시 예에서, 반도체 메모리 장치에 포함된 복수의 메모리 블록들 중 메인 블록 이외의 전달 블록(BLKx)은 데이터를 저장하는데 사용되는 메인 블록(main block)이외의 메모리 블록일 수 있다. 예를 들면, 전달 블록은 반도체 메모리 장치의 시스템 운영 정보를 저장하는 시스템 블록(system block) 및 리페어 동작에 필요한 리던던시 스트링들을 포함하는 리페어 블록(repair block) 중 어느 하나에 해당할 수 있다.In an embodiment, the transfer block BLKx other than the main block among the plurality of memory blocks included in the semiconductor memory device may be a memory block other than a main block used for storing data. For example, the transfer block may correspond to a system block storing system operation information of the semiconductor memory device and a repair block including redundancy strings required for a repair operation.

제1 메모리 블록(BLK1)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A)에 연결될 수 있다. 제2 메모리 블록(BLK2)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인C(GWL_C)에 연결될 수 있다. 제3 메모리 블록(BLK3)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인C(GWL_C)에 연결될 수 있다. 제4 메모리 블록(BLK4)의 로컬 워드라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인A(GWL_A)에 연결될 수 있다. 전달 블록(BLKx)의 로컬 워드 라인들은 패스 트랜지스터(Pass Tr)을 통해 글로벌 워드라인C(GWL_C)에 연결될 수 있다.The local word lines of the first memory block BLK1 may be connected to global word line A (GWL_A) through a pass transistor (Pass Tr). The local word lines of the second memory block BLK2 may be connected to the global word line C (GWL_C) through a pass transistor (Pass Tr). The local word lines of the third memory block BLK3 may be connected to the global word line C (GWL_C) through a pass transistor (Pass Tr). The local word lines of the fourth memory block BLK4 may be connected to global word line A (GWL_A) through a pass transistor (Pass Tr). The local word lines of transfer block BLKx may be connected to global word line C (GWL_C) via a pass transistor (Pass Tr).

제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)에 대응되는 패스 트랜지스터(Pass Tr)들은 하나의 블록 워드라인에 공통으로 연결될 수 있다. 따라서, 제1 메모리 블록(BLK1)과 제2 메모리 블록(BLK2)은 하나의 블록디코더를 공유한다. Pass transistors corresponding to the first memory block BLK1 and the second memory block BLK2 may be commonly connected to one block word line. Accordingly, the first memory block BLK1 and the second memory block BLK2 share one block decoder.

제3 메모리 블록(BLK3)과 제4 메모리 블록(BLK4)에 대응되는 패스 트랜지스터(Pass Tr)들은 하나의 블록 워드라인에 공통으로 연결될 수 있다. 따라서, 제3 메모리 블록(BLK3)과 제4 메모리 블록(BLK4)은 하나의 블록디코더를 공유한다.Pass transistors corresponding to the third memory block BLK3 and the fourth memory block BLK4 may be commonly connected to one block word line. Therefore, the third memory block BLK3 and the fourth memory block BLK4 share one block decoder.

도 6의 실시 예에서는 제1 내지 제4 메모리 블록(BLK1~BLK4)들 중 제1 메모리 블록(BLK1)을 소거하는 경우를 가정하여 설명한다.In the embodiment of FIG. 6, the first memory block BLK1 among the first to fourth memory blocks BLK1 to BLK4 is erased.

선택된 제1 메모리 블록(BLK1)은 선택블록(select BLK)이고, 선택된 제1 메모리 블록(BLK1)과 같은 블록 워드라인(BLKWL)에 연결되는 제2 메모리 블록(BLK2) 은 공유 블록(shared BLK)이다. 선택되지 않은 제3 및 제4 메모리 블록(BLK3, BLK4)들은 비선택 블록(unselected BLK)이다.The selected first memory block BLK1 is a select BLK and the second memory block BLK2 connected to the same block word line BLKWL as the selected first memory block BLK1 is a shared BLK. to be. The unselected third and fourth memory blocks BLK3 and BLK4 are unselected BLKs.

제1 메모리 블록(BLK1)의 패스 트랜지스터(Pass Tr)와 연결된 블록 워드라인(BLKWL)은 워드라인 전압(0V)을 인가하기 위하여 턴온되어야 하므로, 선택 블록워드라인에는 블록선택전압(Vselect)이 인가될 수 있다. 제2 메모리 블록(BLK2)의 패스 트랜지스터(Pass Tr)는 제1 메모리 블록(BLK1)의 패스 트랜지스터(Pass Tr)와 블록 워드라인(BLKWL)을 공유하므로, 제2 메모리 블록(BLK2)의 패스 트랜지스터(Pass Tr)에도 동일한 블록선택전압(Vselect)이 인가된다.The block word line BLKWL connected to the pass transistor Tr of the first memory block BLK1 must be turned on to apply the word line voltage 0V so that the block select voltage Vselect is applied to the selected block word line . Since the pass transistor Trp of the second memory block BLK2 shares the block transistor Trp of the first memory block BLK1 with the block word line BLKWL, The same block selection voltage Vselect is applied to the pass transistor Tr.

제1 메모리 블록(BLK1)이 소거되어야 할 메모리 블록이므로 글로벌 워드라인A(GWL_A)가 선택되고, 글로벌 워드라인C(GWL_C)는 비선택된다.Since the first memory block BLK1 is a memory block to be erased, global word line A (GWL_A) is selected and global word line C (GWL_C) is unselected.

비선택 블록(unselected BLK)인 제3 및 제4 메모리 블록(BLK3, BLK4)들의 패스 트랜지스터들(Pass Tr)과 연결된 블록 워드라인은 비선택 블록워드라인(Unselected BLKWL)이며, 접지전압(0V)이 인가될 수 있다.The block word line connected to the pass transistors Tr of the third and fourth memory blocks BLK3 and BLK4 which are unselected BLKs is a non-selected block word line BLKWL, Can be applied.

본 발명의 소거 방법에 따르면, 선택블록과 공유블록의 블록 워드라인(Share BLKWL)과 공유블록(Shared BLK)의 글로벌 워드라인(Global WL), 소스선택라인(SSL), 드레인선택라인(DSL), 파이프셀게이트(PCG)에 도 7의 실시 예에서 인가되는 제1 양전압(Vpositive1) 및 제2 양전압(Vpositive2)보다 기 설정된 값만큼 증가된 제1 전압(V1) 및 제3 전압(V3)가 일정한 기준 시간 동안 인가되어 소거 동작 초기에 공유 블록에 포함된 메모리 셀을 짧은 시간 동안 턴온 시키면(short tun-on) 플로팅 된 로컬 워드라인의 포텐셜이 증가될 수 있다. 따라서, 공유 블록에 포함된 메모리 셀이 높은 문턱 전압을 갖더라도, 소거 전압(Verase)이 비트라인 쪽으로 원활하게 전달되어 비트라인 프리차지가 가능하도록 함으로써 소거 동작이 보다 빠르게 진행될 수 있다.According to the erase method of the present invention, the global word line (Global WL), the source select line (SSL), the drain select line (DSL) of the block word line (Share BLKWL) The first voltage V1 and the third voltage V3 which are increased by a predetermined value from the first positive voltage Vpositive1 and the second positive voltage Vpositive2 applied to the pipe cell gate PCG in the embodiment of FIG. May be applied for a predetermined reference time so that the potential of the floating local word line may be increased by short-tuning on the memory cell included in the shared block at the beginning of the erase operation. Therefore, even if the memory cell included in the shared block has a high threshold voltage, the erase voltage Verase can be smoothly transferred to the bit line side, and bit line precharge can be performed, so that the erasing operation can be performed more quickly.

도 12의 실시 예에서, 전달 블록(BLKx)의 패스 트랜지스터의 게이트 전극에 제1 전달 블록 워드라인 전압(3rd BLKWL)이 인가될 수 있다. 실시 예에서, 제1 전달 블록 워드라인 전압은 전달 블록의 패스 트랜지스터(Pass Tr)의 턴온 전압일 수 있다(Vselect). 이에 따라 전달 블록(BLKx)의 패스 트랜지스터(Pass Tr)는 턴온되어 글로벌 워드 라인C(GWL_C)의 전압이 전달 블록의 로컬 워드라인에 전달 될 것이다. 이후, 반도체 메모리 장치는 전달 블록 워드라인 전압을 디스차지 하고, 제2 전달 블록 워드라인 전압(0V)을 인가할 수 있다. 실시 예에서, 제2 전달 블록 워드라인 전압은 접지 전압일 수 있다. 그에 따라, 전달 블록(BLKx)의 로컬 워드라인은 양전압 상태에서 플로팅 상태로 설정될 것이다. 제1 전달 블록 워드라인 전압(Vselect)을 인가하는 시간은 이후 제2 전달 블록 워드라인 전압(0V)이 인가된 경우 전달 블록의 로컬 워드 라인을 플로팅 시킬 수 있는 시간일 수 있다.In the embodiment of Fig. 12, the first transfer block word line voltage (3 rd BLKWL) may be applied to the gate electrode of the pass transistor of the transfer block BLKx. In an embodiment, the first transfer block word line voltage may be the turn-on voltage of the pass transistor (Pass Tr) of the transfer block (Vselect). Accordingly, the pass transistor (Pass Tr) of the transfer block (BLKx) is turned on so that the voltage of the global word line C (GWL_C) is transferred to the local word line of the transfer block. Thereafter, the semiconductor memory device may discharge the transfer block word line voltage and apply the second transfer block word line voltage (0V). In an embodiment, the second transfer block word line voltage may be the ground voltage. Accordingly, the local word line of the transfer block BLKx will be set to the floating state in the positive voltage state. The time to apply the first transfer block word line voltage (Vselect) may be the time to allow the local word line of the transfer block to float if the second transfer block word line voltage (0V) is applied.

전달 블록(BLKx)의 로컬 워드라인이 플로팅 상태로 형성되면, 공통 소스 라인에 인가된 소거 전압(Verase)을 플로팅 상태의 비트라인에 전달하여 소거 동작시 비트라인 전위를 공통 소스 라인과 동등하거나 또는 그 이상으로 형성할 수 있다. 따라서, 공유블록 내의 메모리 셀의 문턱 전압과 상관 없이 소거 동작이 원활하게 진행될 수 있다.When the local word line of the transfer block BLKx is formed in the floating state, the erase voltage (Verase) applied to the common source line is transferred to the bit line in the floating state so that the bit line potential in the erase operation is equal to the common source line Or more. Therefore, the erase operation can smoothly proceed regardless of the threshold voltage of the memory cell in the shared block.

실시 예에서, 도 12의 실시 예는, 도 9 내지 도 11의 실시 예에 따른 전압이 인가되는 소거 동작 이외에, 도 7의 실시 예에 따른 전압이 인가되는 소거 동작에서도 적용될 수 있다.In the embodiment, the embodiment of Fig. 12 can be applied to the erase operation in which the voltage according to the embodiment of Fig. 7 is applied, in addition to the erase operation to which the voltage according to the embodiment of Figs. 9 to 11 is applied.

도 13은 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.13 is a view for explaining an erasing method according to another embodiment of the present invention.

도 13을 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이는 전달회로(Transfer block, TB)를 더 포함할 수 있다. 전달회로(TB)는 내부에 공통소스라인(CSL)과 비트라인을 연결하는 스위치 트랜지스터(Tr)들을 포함할 수 있다. 실시 예에서 스위치 트랜지스터(Tr)들의 게이트 전극들에는 소거 동작의 초기 단계에서 턴온 바이어스가 인가될 수 있다. 전달회로(TB)는 공통 소스 라인의 전압을 비트라인 방향으로 소거 전압 (Verase)을 비트 라인에 프리차지 할 수 있다. 도 13의 실시 예는 도 12의 실시 예에서, 전달 블록(BLKx) 대신, 복수의 스위치(Tr)들을 포함하는 전달 회로로 구현한 실시 예이다.Referring to FIG. 13, the memory cell array of the semiconductor memory device according to an embodiment of the present invention may further include a transfer block (TB). The transfer circuit TB may include switch transistors Tr that connect a common source line CSL and a bit line therein. In the embodiment, the gate electrodes of the switch transistors Tr may be applied with a turn-on bias at the initial stage of the erase operation. The transfer circuit TB can precharge the erase voltage (Verase) to the bit line in the direction of the bit line to the voltage of the common source line. The embodiment of FIG. 13 is an embodiment implemented by a transfer circuit including a plurality of switches Tr, instead of the transfer block BLKx in the embodiment of FIG.

도 13의 실시 예에 따르면, 메모리 블록들 중 메인 블록 이외의 시스템 블록이나 리페어블록의 데이터가 손상되지 않도록 별도의 전달 회로를 구비함으로써, 도 12의 동작과 동일한 효과를 낼 수 있다.According to the embodiment of FIG. 13, the same effect as that of FIG. 12 can be obtained by providing a separate transfer circuit to prevent data of system blocks or repair blocks other than the main block among the memory blocks from being damaged.

전달 회로(TB)에 포함된 스위치 트랜지스터들의 제1 전극은 비트라인들에 각각 연결되고, 제2 전극은 공통 소스 라인에 연결될 수 있다. 따라서, 공유 블록 내부의 메모리 셀들의 문턱 전압과 무관하게, 비트라인 방향으로 소스 바이어스가 전달될 수 있다. 실시 예에서, 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다. 또는 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.The first electrode of the switch transistors included in the transfer circuit TB may be connected to the bit lines, respectively, and the second electrode may be connected to the common source line. Thus, regardless of the threshold voltage of the memory cells in the shared block, the source bias can be transferred in the bit line direction. In an embodiment, the first electrode may be a drain electrode and the second electrode may be a source electrode. Or the first electrode may be a source electrode and the second electrode may be a drain electrode.

도 14는 본 발명의 다른 실시 예에 따른 소거 방법을 설명하기 위한 도면이다.14 is a view for explaining an erasing method according to another embodiment of the present invention.

도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이는 전달회로(Transfer block, TB)를 더 포함할 수 있다. 전달회로(TB)는 내부에 비트라인과 연결된 복수의 스위치 트랜지스터(Tr)들을 포함할 수 있다.Referring to FIG. 14, the memory cell array of the semiconductor memory device according to an embodiment of the present invention may further include a transfer block (TB). The transfer circuit TB may include a plurality of switch transistors Tr connected to a bit line in the transfer circuit TB.

전달 회로(TB)에 포함된 스위치 트랜지스터들의 제1 전극은 비트라인들에 각각 연결되고, 제2 전극은 프리차지 전극에 연결될 수 있다. 도 14의 실시 예에서는, 도 13과 달리 전달 회로(Transfer Block)에 포함된 스위치(Tr)들을 공통 소스라인에 연결하지 않고, 임의의 프리차지 전압(Vx)를 인가한다.The first electrode of the switch transistors included in the transfer circuit TB may be connected to the bit lines, respectively, and the second electrode may be connected to the precharge electrode. In the embodiment of FIG. 14, unlike FIG. 13, the switches Tr included in the transfer block are not connected to the common source line, but an arbitrary pre-charge voltage Vx is applied.

따라서, 반도체 메모리 장치의 소거 동작시, 공통 소스 라인에 인가되는 소거 전압과 무관하게 일정한 프리차지 전압(Vx)을 비트 라인 방향으로 프리차지 할 수 있다.Therefore, during the erase operation of the semiconductor memory device, the precharge voltage Vx can be precharged in the bit line direction regardless of the erase voltage applied to the common source line.

실시 예에서, 제1 전극은 드레인 전극이고, 제2 전극은 소스 전극일 수 있다. 또는 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.In an embodiment, the first electrode may be a drain electrode and the second electrode may be a source electrode. Or the first electrode may be a source electrode and the second electrode may be a drain electrode.

도 12 내지 14의 실시 예는, 도 9 내지 도 11의 실시 예에 따른 전압이 인가되는 소거 동작 이외에, 도 7의 실시 예에 따른 전압이 인가되는 소거 동작에서도 적용될 수 있다.The embodiment of Figs. 12 to 14 can be applied to the erase operation in which the voltage according to the embodiment of Fig. 7 is applied, in addition to the erase operation to which the voltage according to the embodiment of Figs. 9 to 11 is applied.

도 15는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.15 is a flowchart illustrating an operation of a semiconductor memory device according to an embodiment of the present invention.

도 15를 참조하면, 1401 단계에서, 반도체 메모리 장치는 소스 라인에 소거 전압을 인가할 수 있다.Referring to FIG. 15, in step 1401, the semiconductor memory device may apply an erase voltage to a source line.

1403 단계에서, 반도체 메모리 장치는 공유블록의 블록워드라인에 제1 전압, 공유블록의 글로벌 워드라인에는 제3 전압을 인가할 수 있다. 여기서 제1 전압은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압일 수 있다. 실시 예에서, 제1 전압은 선택블록과 공유블록의 패스 트랜지스터를 턴온하는 전압보다 기 설정된 값만큼 더 높은 레벨을 갖는 전압일 수 있다. 제3 전압은 공유 블록의 소거 현상을 회피하기 위하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다. 실시 예에서, 제3 전압은 상기 제1 전압의 크기에 대응하여 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.In step 1403, the semiconductor memory device may apply a first voltage to the block word line of the shared block and a third voltage to the global word line of the shared block. Wherein the first voltage may be a voltage that turns on the pass transistor of the selected block and the shared block. In an embodiment, the first voltage may be a voltage having a higher level than the voltage that turns on the pass transistor of the selected block and the shared block. The third voltage may be a voltage that forms the local word lines of the shared block to the floating node to avoid the erase phenomenon of the shared block. In an embodiment, the third voltage may be a voltage that forms the local word lines of the shared block to the floating node corresponding to the magnitude of the first voltage.

1405 단계에서, 반도체 메모리 장치는 기준시간이 초과하였는지 여부를 판단한다. 판단 결과 기준 시간이 초과하면, 1407단계로 진행한다.In step 1405, the semiconductor memory device determines whether or not the reference time is exceeded. If it is determined that the reference time is exceeded, the process proceeds to step 1407.

1407 단계에서, 반도체 메모리 장치는 공유블록의 블록워드라인에 인가되던 제1 전압을 제2 전압으로, 공유블록의 글로벌 워드라인에 인가되던 제3 전압을 제4 전압으로 변경하여 인가할 수 있다. 여기서 제2 전압은 제1 전압보다 낮은 레벨을 가진다. 제4 전압은 제3 전압보다 낮은 레벨을 갖는다. 제4 전압은 제2 전압에 따라 공유 블록의 로컬 워드라인들을 플로팅 노드로 형성하는 전압일 수 있다.In step 1407, the semiconductor memory device may change the first voltage applied to the block word line of the shared block to the second voltage and the third voltage applied to the global word line of the shared block to the fourth voltage. Wherein the second voltage has a level lower than the first voltage. And the fourth voltage has a level lower than the third voltage. The fourth voltage may be a voltage that forms the local word lines of the shared block to the floating node according to the second voltage.

도 16은 도 1의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.16 is a block diagram showing an embodiment for implementing the controller of FIG.

도 16을 참조하면, 컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.16, the controller 1200 includes a random access memory (RAM) 1210, a processing unit 1220, a host interface 1230, a memory interface 1240, (1250).

프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치 및 호스트 사이의 캐시 메모리, 그리고 반도체 장치 및 호스트 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. The processing unit 1220 controls all operations of the controller 1200. The RAM 1210 can be used as at least one of an operation memory of the processing unit 1220, a cache memory between the semiconductor memory device and the host, and a buffer memory between the semiconductor device and the host.

호스트 인터페이스(1230)는 호스트 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성된다.The host interface 1230 includes a protocol for performing data exchange between the host and the controller 1200. As an example, the controller 1200 may be implemented as a USB (Universal Serial Bus) protocol, an MMC (multimedia card) protocol, a PCI (Peripheral Component Interconnection) protocol, a PCI- At least one of various interface protocols such as a Serial-ATA protocol, a Parallel-ATA protocol, a small computer small interface (SCSI) protocol, an enhanced small disk interface (ESDI) protocol, an integrated drive electronics (IDE) protocol, And is configured to communicate with the host via one.

메모리 인터페이스(1240)는 반도체 메모리 장치와 인터페이싱한다. The memory interface 1240 interfaces with the semiconductor memory device.

에러 정정 블록(1250)은 에러 정정 코드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디코딩할 것이다.Error correction block 1250 will decode the data received from semiconductor memory device 1300 using an error correction code.

도 16에서 반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(1000)와 동일하게 구성될 수 있다.16, the semiconductor memory device 1300 may be configured in the same manner as the semiconductor memory device 1000 described with reference to FIG.

도 17은 도 16의 컨트롤러를 포함하는 메모리 시스템의 응용 예를 보여주는 블록도이다.17 is a block diagram showing an application example of a memory system including the controller of Fig.

도 17을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.17, the memory system 2000 includes a semiconductor memory device 2100 and a controller 2200. [ Semiconductor memory device 2100 includes a plurality of semiconductor memory chips. A plurality of semiconductor memory chips are divided into a plurality of groups.

도 17에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(1000)와 마찬가지로 구성되고, 동작할 것이다.In Fig. 17, a plurality of groups are shown as communicating with the controller 2200 through first through k-th channels CH1-CHk, respectively. Each semiconductor memory chip is configured and operated similarly to the semiconductor memory device 1000 described with reference to FIG.

각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 16을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성될 수 있다. 도 17에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.Each group is configured to communicate with the controller 2200 via one common channel. The controller 2200 is configured similarly to the controller 1200 described with reference to Fig. 16 and can be configured to control a plurality of memory chips of the semiconductor memory device 2100 through a plurality of channels CH1 to CHk . In FIG. 17, it has been described that a plurality of semiconductor memory chips are connected to one channel. However, it will be appreciated that the memory system 2000 can be modified such that one semiconductor memory chip is connected to one channel.

컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적될 수 있다. 실시 예로서, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.The controller 2200 and semiconductor memory device 2100 may be integrated into one semiconductor device. As an embodiment, the controller 2200 and the semiconductor memory device 2100 may be integrated into a single semiconductor device to form a memory card. For example, the controller 2200 and semiconductor memory device 2100 may be integrated into a single semiconductor device and may be a PC card (PCMCIA), a compact flash card (CF), a smart media card (SM, SMC ), A memory stick, a multimedia card (MMC, RS-MMC, MMCmicro), an SD card (SD, miniSD, microSD, SDHC), and a universal flash memory device (UFS).

컨트롤러(2200) 및 반도체 메모리 장치(2100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.The controller 2200 and the semiconductor memory device 2100 may be integrated into a single semiconductor device to form a solid state drive (SSD). When the memory system is used as a semiconductor drive (SSD), the operating speed of the host connected to the memory system 2000 is remarkably improved.

다른 예로서, 메모리 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.As another example, the memory system 2000 may be a computer, a UMPC (Ultra Mobile PC), a workstation, a netbook, a PDA (Personal Digital Assistants), a portable computer, a web tablet, A mobile phone, a smart phone, an e-book, a portable multimedia player (PMP), a portable game machine, a navigation device, a black box A digital camera, a digital camera, a 3-dimensional television, a digital audio recorder, a digital audio player, a digital picture recorder, a digital picture player, a digital video recorder, a digital video player, a device capable of transmitting and receiving information in a wireless environment, one of various electronic devices constituting a home network, Ha Is provided as one of various components of an electronic device, such as one of a variety of electronic devices, one of various electronic devices that make up a telematics network, an RFID device, or one of various components that make up a computing system.

예시적인 실시 예로서, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(2100) 또는 메모리 시스템(2000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.As an exemplary embodiment, semiconductor memory device 2100 or memory system 2000 may be implemented in various types of packages. For example, the semiconductor memory device 2100 or the memory system 2000 may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (SIP), Multi-Chip Package (MCP), Wafer-level Fabricated Package (WFP), Thin Quad Flatpack (TQFP) , A Wafer-Level Processed Stack Package (WSP), or the like.

도 18은 도 17을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.18 is a block diagram illustrating a computing system including the memory system described with reference to FIG.

도 18을 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.18, a computing system 3000 includes a central processing unit 3100, a random access memory (RAM) 3200, a user interface 3300, a power source 3400, a system bus 3500, (2000).

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.The memory system 2000 is electrically coupled to the central processing unit 3100, the RAM 3200, the user interface 3300 and the power supply 3400 via the system bus 3500. Data provided through the user interface 3300 or processed by the central processing unit 3100 is stored in the memory system 2000.

도 18에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.In FIG. 18, the semiconductor memory device 2100 is shown connected to the system bus 3500 via a controller 2200. However, the semiconductor memory device 2100 may be configured to be connected directly to the system bus 3500. [ At this time, the functions of the controller 2200 will be performed by the central processing unit 3100 and the RAM 3200.

도 18에서, 도 17를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 16을 참조하여 설명된 메모리 시스템으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 16 및 도 17을 참조하여 설명된 메모리 시스템들을 모두 포함하도록 구성될 수 있다.In Fig. 18, it is shown that the memory system 2000 described with reference to Fig. 17 is provided. However, the memory system 2000 may be replaced with the memory system described with reference to FIG. As an example, the computing system 3000 may be configured to include all of the memory systems described with reference to Figures 16 and 17. [

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the embodiments described above, all of the steps may optionally be performed or omitted. Also, the steps in each embodiment need not occur in order, but may be reversed. It should be understood, however, that the embodiments herein disclosed and illustrated herein are illustrative of specific examples and are not intended to limit the scope of the present disclosure. That is, it will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are feasible.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, And is not intended to limit the scope of the invention. It is to be understood by those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.

50: 컨트롤러
100: 메모리 셀 어레이
1000: 반도체 메모리 장치
50: Controller
100: memory cell array
1000: semiconductor memory device

Claims (9)

하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들과 상기 적어도 두 개의 메모리 블록들과 비트라인들을 통해 연결되는 전달 블록을 포함하는 메모리 셀 어레이;
상기 적어도 두 개의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하기 위한 주변 회로; 및
상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 제1 양전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 상기 제1 양전압보다 높은 레벨을 갖는 제2 양전압을 인가하도록 상기 주변 회로를 제어하는 제어회로;를 포함하되,
상기 제1 양전압은 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 각각 연결된 패스 트랜지스터들을 턴온시키는 전압인 반도체 메모리 장치.
A memory cell array including at least two memory blocks sharing a block word line and a transfer block connected to the at least two memory blocks via bit lines;
A peripheral circuit for performing an erase operation on a selected one of the at least two memory blocks; And
A first positive voltage is applied to the one block word line and a block word line corresponding to the transfer block when an erase voltage is applied to a source line commonly connected to the at least two memory blocks, And a control circuit for controlling the peripheral circuit to apply a second positive voltage having a level higher than the first positive voltage to a global word line of the non-selected memory block,
Wherein the first positive voltage is a voltage for turning on the pass transistors connected to the one block word line and the block word line corresponding to the transfer block, respectively.
제 1항에 있어서, 상기 제어회로는,
기준시간이 도과하면, 상기 전달 블록에 대응되는 블록 워드라인에 접지 전압을 인가하는 반도체 메모리 장치.
2. The control circuit according to claim 1,
And applies a ground voltage to the block word line corresponding to the transfer block when the reference time passes.
제 1항에 있어서, 상기 전달 블록은,
상기 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 메인 블록들 이외의 메모리 블록인 반도체 메모리 장치.
2. The apparatus of claim 1,
And a memory block other than the main blocks among the plurality of memory blocks included in the memory cell array.
제 1항에 있어서, 상기 전달 블록은,
상기 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 시스템 정보를 저장하는 메모리 블록인 반도체 메모리 장치.
2. The apparatus of claim 1,
And a memory block for storing system information among a plurality of memory blocks included in the memory cell array.
제 1항에 있어서, 상기 전달 블록은,
상기 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 리페어 블록인 반도체 메모리 장치.
2. The apparatus of claim 1,
Wherein the semiconductor memory device is a repair block among a plurality of memory blocks included in the memory cell array.
하나의 블록워드라인을 공유하는 적어도 두 개의 메모리 블록들을 포함하는 메모리 셀 어레이;
상기 적어도 두 개의 메모리 블록들과 비트라인들을 통해 연결되는 전달 회로;
상기 적어도 두 개의 메모리 블록들 중 선택된 메모리 블록에 대한 소거 동작을 수행하기 위한 주변 회로; 및
상기 적어도 두 개의 메모리 블록들에 공통 연결되는 소스 라인에 소거 전압이 인가될 때, 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 제1 양전압, 상기 적어도 두 개의 메모리 블록들 중 비선택된 메모리 블록의 글로벌 워드라인에 상기 제1 양전압보다 높은 레벨을 갖는 제2 양전압 및 상기 전달 회로에 포함된 스위치 트랜지스터들의 게이트 전극에 상기 스위치 트랜지스터들을 턴온시키는 턴온 전압을 인가하도록 상기 주변 회로를 제어하는 제어회로;를 포함하되,
상기 제1 양전압은 상기 하나의 블록워드라인과 상기 전달 블록에 대응되는 블록 워드라인에 각각 연결된 패스 트랜지스터들을 턴온시키는 전압인 반도체 메모리 장치.
A memory cell array including at least two memory blocks sharing a block word line;
A transfer circuit coupled to the at least two memory blocks via bit lines;
A peripheral circuit for performing an erase operation on a selected one of the at least two memory blocks; And
A first positive voltage is applied to the one block word line and a block word line corresponding to the transfer block when an erase voltage is applied to a source line commonly connected to the at least two memory blocks, A second positive voltage having a level higher than the first positive voltage and a turn-on voltage for turning on the switch transistors to the gate electrode of the switch transistors included in the transfer circuit are applied to the global word line of the non- And a control circuit for controlling the circuit,
Wherein the first positive voltage is a voltage for turning on the pass transistors connected to the one block word line and the block word line corresponding to the transfer block, respectively.
제 6항에 있어서, 상기 스위치 트랜지스터들은,
제1 전극들이 상기 비트라인들에 각각 연결되고, 제2 전극들이 상기 소스 라인에 연결되는 반도체 메모리 장치.
7. The device of claim 6,
Wherein the first electrodes are connected to the bit lines, and the second electrodes are connected to the source line.
제 6항에 있어서, 상기 스위치 트랜지스터들은,
제1 전극들이 상기 비트라인들에 각각 연결되고, 제2 전극들에 프리차지 전압이 인가되는 반도체 메모리 장치.
7. The device of claim 6,
Wherein the first electrodes are connected to the bit lines, and the pre-charge voltage is applied to the second electrodes.
제 8항에 있어서, 상기 프리차지 전압은,
상기 소거 전압보다 같거나 높은 레벨을 갖는 반도체 메모리 장치.
9. The method of claim 8, wherein the pre-
And a level equal to or higher than the erase voltage.
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