KR20170140952A - Time division multiplexed test method and apparatus of stacked integrated circuit - Google Patents

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KR20170140952A KR1020160073746A KR20160073746A KR20170140952A KR 20170140952 A KR20170140952 A KR 20170140952A KR 1020160073746 A KR1020160073746 A KR 1020160073746A KR 20160073746 A KR20160073746 A KR 20160073746A KR 20170140952 A KR20170140952 A KR 20170140952A
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Abstract

The present invention relates to a time division multiplex test device for a stacked semiconductor circuit. According to an embodiment of the present invention, the time division multiplex test device for a stacked semiconductor circuit includes: multiple TDM clock dividers individually installed on each of multiple layers and dividing a test clock received from auto test equipment (ATE) into the multiple layers by using a time division multiplex (TDM) system; and at least a test access port (TAP) controller setting a test data route of the multiple layers. The time division multiplex test device performs a test on a stacked semiconductor circuit on each of the multiple layers in accordance with the test clock divided, based on test data received from the ATE through the test data route.

Description

적층 반도체 회로의 시분할 테스트 방법 및 장치{TIME DIVISION MULTIPLEXED TEST METHOD AND APPARATUS OF STACKED INTEGRATED CIRCUIT}TECHNICAL FIELD [0001] The present invention relates to a time division testing method and apparatus for a laminated semiconductor circuit,

아래의 실시예들은 적층 반도체 회로의 시분할 테스트 장치 및 그 방법에 관한 것으로, 보다 상세하게는 시분할 방식(time division multiplex; TDM) 및 병렬(parallel) 테스트 데이터 경로에 기반하여 적층 테스트 대상 반도체에 대한 테스트를 수행하는 기술에 대한 것이다.The following embodiments relate to a time-division testing apparatus and method for a semiconductor integrated circuit, and more particularly to a time-division testing apparatus and a method thereof for testing a semiconductor device to be laminated on the basis of a time division multiplex (TDM) For example.

기존의 적층 반도체 회로의 테스트 기술은 ATE(auto test equipment)를 이용하여 빠른 속도의 테스트 클록 및 테스트 데이터를 테스트 장치에 인가함으로써, 입력 값에 따른 예상되는 출력 값과 실제 회로로부터 출력되는 값을 비교 분석하여 적층 테스트 대상 반도체에 대한 테스트를 수행한다.Conventional multilayer semiconductor circuit testing technology uses ATE (auto test equipment) to apply test clocks and test data at high speeds to test devices to compare expected output values from input values with actual circuit output values And performs a test on the semiconductor to be laminated to be tested.

그러나 기존의 적층 반도체 회로의 테스트 기술은 빠른 속도의 테스트 클록을 테스트 장치에 그대로 인가할 수 없는 문제점이 있다. 예를 들어, 기존의 ATE를 이용하는 적층 반도체 회로의 테스트 기술을 나타낸 도 1을 살펴보면, 기존의 적층 반도체 회로의 테스트 기술에서, ATE(110)는 빠른 속도의 테스트 클록(예컨대, 1GHz 속도의 테스트 클록)을 인가하지만, De-serializer/Serializer(120, 130)와 적층 테스트 대상 반도체(140) 사이에서 probe 핀과 pad 사이의 문제 또는 스캔 주사 속도의 문제 등으로 인하여 낮은 속도의 테스트 클록(예컨대, 10 내지 50MHz 속도의 테스트 클록)이 주사되어야 하는 단점이 있어, 빠른 테스트 속도에 비해 낮은 테스트 클록 속도가 요구되는 문제점이 있다.However, the conventional test technique of the laminated semiconductor circuit has a problem that a test clock of high speed can not be directly applied to the test apparatus. For example, referring to FIG. 1 showing a test technique of a laminated semiconductor circuit using an existing ATE, in a conventional test technique of a laminated semiconductor circuit, the ATE 110 generates a high speed test clock (for example, However, due to the problem between the probe pin and the pad or the scan scan speed problem between the De-serializer / serializer 120, 130 and the semiconductor test target semiconductor 140, a low-speed test clock (for example, 10 A test clock at a speed of 50 MHz to 50 MHz) must be scanned, which requires a lower test clock speed compared to a fast test speed.

또한, 이와 같은 기존의 적층 반도체 회로의 테스트 기술은 국제 표준인 IEEE std. 1149.1(JTAG) 또는 IEEE std. 1500 등의 테스트 제어회로를 이용하여 적층 테스트 대상 반도체에 대한 테스트를 수행하게 되는데, 이 때, 테스트 제어회로가 체인으로 연결되기 때문에, 그 길이가 매우 길어져 daisy-chain 문제가 야기되고, 이로 인한 테스트 비용과 시간 증가의 단점이 있다.In addition, the test technique of such a conventional laminated semiconductor circuit is performed according to the international standard IEEE std. 1149.1 (JTAG) or IEEE std. 1500 or the like is used to perform a test on a semiconductor to be laminated to be tested. At this time, since the test control circuit is connected to the chain, the length of the test control circuit becomes very long, causing a daisy-chain problem, There are disadvantages of cost and time increase.

예를 들어, IEEE 표준 제정중인 P1838에서의 적층 반도체 회로의 테스트 장치를 나타낸 도 2a 내지 2b를 살펴보면, 기존의 적층 반도체 회로의 테스트 장치(210, 220)는 단층 반도체 회로의 테스트 모듈을 복수 개로 적층한 복수의 층들로 구성되어, 복수의 층들 각각에 TAP(test access port) 컨트롤러(211)를 포함함으로써, TAP 컨트롤러(211)의 제어에 따라 복수의 층들에서 적층 테스트 대상 반도체에 대한 테스트를 수행하거나, 복수의 층들 중 제1 적층에만 TAP 컨트롤러(221)를 포함하고, 복수의 층들 각각에는 1500 wrapped die를 포함함으로써, TAP 컨트롤러(221)의 제어에 따라 복수의 층들에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다. 이하, 적층 반도체 회로의 테스트 장치를 구성하는 복수의 층들은 단층 반도체 회로의 테스트 모듈(예컨대, 테스트를 수행하는 도구 그룹을 포함하는 모듈)이 복수 개로 적층된 것을 의미한다.For example, referring to FIGS. 2A to 2B showing a test apparatus for a laminated semiconductor circuit in P1838 under IEEE standardization, test apparatuses 210 and 220 of a conventional laminated semiconductor circuit are stacked with a plurality of test modules of a single- A test access port (TAP) controller 211 is included in each of the plurality of layers to perform a test on the semiconductor to be laminated in a plurality of layers under the control of the TAP controller 211 , A TAP controller 221 is included only in the first stack of the plurality of layers and a 1500 wrapped die is included in each of the plurality of layers so that the test for the semiconductor to be laminated in the plurality of layers is performed under the control of the TAP controller 221 . Hereinafter, the plurality of layers constituting the test apparatus of the laminated semiconductor circuit means that a plurality of test modules (for example, a module including a group of tools for performing the test) of the single-layer semiconductor circuit are laminated.

여기서, 기존의 적층 반도체 회로의 테스트 장치(210, 220)는 복수의 층들의 테스트 데이터 경로를 체인 형태로 설정하기 때문에, daisy-chain 문제가 야기된다. 예를 들어, 기존의 적층 반도체 회로의 테스트 장치(210, 220)에서 제1 적층부터 제3 적층까지 테스트가 수행되는 경우, 스캔이 주사되는 스캔의 길이는 제1 적층, 제2 적층 및 제3 적층의 길이를 합한 길이가 되기 때문에, daisy-chain 문제가 야기될 수 있다.Here, since the test apparatuses 210 and 220 of the conventional laminated semiconductor circuit set the test data paths of the plurality of layers in a chain form, a daisy-chain problem arises. For example, when a test is performed from the first to the third stack in the test apparatuses 210 and 220 of the conventional laminated semiconductor circuit, the length of the scan in which the scan is scanned is the length of the first stack, the second stack, Because the lengths of the stacks are the sum of the lengths, daisy-chain problems can be caused.

이 때, 복수의 층들의 테스트 데이터 경로가 체인 형태로 설정된다는 것은 복수의 층들이 직렬로 설정된다는 것을 의미한다. 예를 들어, 체인 형태의 테스트 데이터 경로를 나타낸 도 3을 살펴보면, 복수의 층들 각각의 코어(Top die core(310) 및 Bottom die core(320))가 직렬로 연결됨으로써, k 길이의 스캔 인 및 스캔 아웃을 포함하는 테스트 데이터 경로가 체인 형태로 설정될 수 있다. 이러한 경우, 복수의 층들 각각의 코어(310, 320)가 많아질수록 체인의 길이가 길어지는 문제점이 발생될 수 있다.At this time, the fact that the test data paths of the plurality of layers are set in a chain form means that a plurality of layers are set in series. For example, referring to FIG. 3 illustrating a test data path in the form of a chain, the cores (Top die core 310 and bottom die core 320) of each of the plurality of layers are connected in series, The test data path including the scan-out can be set in a chain form. In this case, as the number of the cores 310 and 320 of each of the plurality of layers increases, the length of the chain may become longer.

따라서, 아래의 실시예들은 시분할 방식 및 병렬 테스트 데이터 경로를 이용함으로써, 높은 속도의 테스트 클록을 그대로 사용하며, daisy-chain 문제를 해결한, 적층 반도체 회로의 시분할 테스트 기술을 제안한다.Therefore, the following embodiments propose a time-division testing technique of a laminated semiconductor circuit which uses a high-speed test clock as it is, and solves the daisy-chain problem by using the time-sharing method and the parallel test data path.

일실시예들은 시분할 방식 및 병렬 테스트 데이터 경로를 이용함으로써, 높은 속도의 테스트 클록을 그대로 사용하며 daisy-chain 문제를 해결한, 적층 반도체 회로의 시분할 테스트 방법 및 장치를 제공한다.One embodiment provides a time-division testing method and apparatus for a laminated semiconductor circuit that uses a high-speed test clock as it is and solves the daisy-chain problem by using a time-sharing method and a parallel test data path.

구체적으로, 일실시예들은 시분할 방식을 이용하여 테스트 클록을 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들 및 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 적어도 하나의 TAP 컨트롤러를 포함함으로써, 시분할 방식 및 병렬 테스트 데이터 경로를 이용하는, 적층 반도체 회로의 시분할 테스트 방법 및 장치를 제공한다.Specifically, one embodiment includes a plurality of TDM clock dividers that divide the test clock into a plurality of layers using a time division scheme and at least one TAP controller that sets the test data paths of the plurality of layers in parallel, A method and apparatus for time-division testing of a laminated semiconductor circuit using a method and a parallel test data path are provided.

일실시예에 따르면, 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및 상기 복수의 층들의 테스트 데이터 경로를 설정하는 적어도 하나의 TAP(test access port) 컨트롤러를 포함하고, 상기 시분할 테스트 장치는 상기 테스트 데이터 경로를 통하여 상기 ATE로부터 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.According to one embodiment, a time-division testing apparatus of a laminated semiconductor circuit is provided in each of a plurality of layers, and a test clock received from an auto test equipment (ATE) is divided into a plurality of layers A plurality of TDM clock dividers for dividing a plurality of TDM clock divisions; And at least one test access port (TAP) controller for establishing a test data path for the plurality of layers, wherein the time division testing apparatus is configured to determine, based on the test data received from the ATE via the test data path, And performs a test on the stacked test semiconductor in each of the plurality of layers according to the test clock.

상기 적어도 하나의 TAP 컨트롤러는 상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하고, 상기 시분할 테스트 장치는 상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 복수의 층들 각각으로 동시에 수신되는 상기 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 상기 적층 테스트 대상 반도체에 대한 테스트를 수행할 수 있다.Wherein the at least one TAP controller sets the test data paths of the plurality of layers in parallel and the time division testing apparatus determines the test data based on the test data received simultaneously to each of the plurality of layers through the test data path set in parallel , It is possible to perform a test on the stacked test semiconductor in each of the plurality of layers according to the divided test clock.

상기 적어도 하나의 TAP 컨트롤러는 상기 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 상기 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어할 수 있다.The at least one TAP controller may control a select signal value of at least one multiplexer included in each of the plurality of layers to set a test data path of the plurality of layers.

상기 복수의 TDM 클록 디바이더들 각각은 상기 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할할 수 있다.Each of the plurality of TDM clock dividers may divide the test clock into the plurality of layers based on a clock speed required in each of the plurality of layers.

상기 복수의 TDM 클록 디바이더들 각각은 상기 테스트 클록의 속도 및 상기 복수의 층들의 개수에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할할 수 있다.Each of the plurality of TDM clock dividers may divide the test clock into the plurality of layers based on the speed of the test clock and the number of the plurality of layers.

상기 복수의 TDM 클록 디바이더들 각각은 상기 테스트 클록의 하나의 순환 주기를 상기 복수의 층들 각각으로 분배할 수 있다.Each of the plurality of TDM clock dividers may distribute one cycle period of the test clock to each of the plurality of layers.

상기 복수의 TDM 클록 디바이더들 각각은 상기 복수의 층들의 개수에 기초하여 구성되는 카운터 논리회로를 포함할 수 있다.Each of the plurality of TDM clock dividers may comprise a counter logic circuit configured based on the number of the plurality of layers.

일실시예에 따르면, 적층 반도체 회로의 시분할 테스트 방법은 복수의 층들에 각각 구비되는 복수의 TDM 클록 디바이더들에서, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 단계; 적어도 하나의 TAP(test access port) 컨트롤러에서, 상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계; 및 상기 복수의 층들 각각에서, 상기 테스트 데이터 경로를 통하여 상기 ATE로부터 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계를 포함한다.According to one embodiment, a time division testing method of a laminated semiconductor circuit includes a plurality of TDM clock dividers, each of which is provided with a plurality of layers, wherein a test clock received from an auto test equipment (ATE) is divided into a time division multiplex (TDM) Dividing the plurality of layers into a plurality of layers; In at least one test access port (TAP) controller, establishing a test data path for the plurality of layers; And performing, in each of the plurality of layers, a test on the stacked test semiconductor in accordance with the divided test clock, based on test data received from the ATE via the test data path.

상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계는 상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 단계를 포함하고, 상기 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계는 상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 복수의 층들 각각으로 동시에 수신되는 상기 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계를 포함할 수 있다.Wherein setting the test data path of the plurality of layers comprises setting the test data paths of the plurality of layers in parallel, and wherein performing the test on the stacked test target semiconductor comprises: And performing a test on the stacked test semiconductor according to the divided test clocks based on the test data received simultaneously through each of the plurality of layers through a data path.

상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계는 상기 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 상기 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어하는 단계를 포함할 수 있다.The step of setting the test data path of the plurality of layers may comprise controlling a select signal value of at least one multiplexer included in each of the plurality of layers to set a test data path of the plurality of layers have.

상기 ATE로부터 수신되는 테스트 클록을 시분할 방식을 이용하여 상기 복수의 층들로 분할하는 단계는 상기 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는 단계를 포함할 수 있다.Dividing the test clock received from the ATE into the plurality of layers using a time division scheme includes dividing the test clock into the plurality of layers based on a clock rate required by each of the plurality of layers .

상기 ATE로부터 수신되는 테스트 클록을 시분할 방식을 이용하여 상기 복수의 층들로 분할하는 단계는 상기 테스트 클록의 속도 및 상기 복수의 층들의 개수에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는 단계를 포함할 수 있다.Dividing the test clock received from the ATE into the plurality of layers using a time division scheme includes dividing the test clock into the plurality of layers based on the speed of the test clock and the number of the plurality of layers .

상기 적층 반도체 회로의 시분할 테스트 방법은 상기 복수의 층들의 개수에 기초하여 상기 복수의 TDM 클록 디바이더들 각각을 카운터 논리회로로 구성하는 단계를 더 포함할 수 있다.The time-division testing method of the laminated semiconductor circuit may further comprise configuring each of the plurality of TDM clock dividers as a counter logic circuit based on the number of the plurality of layers.

일실시예에 따르면, 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및 상기 복수의 층들에 각각 구비되어, 상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 복수의 TAP(test access port) 컨트롤러들을 포함하고, 상기 시분할 테스트 장치는 상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 ATE로부터 동시에 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.According to one embodiment, a time-division testing apparatus of a laminated semiconductor circuit is provided in each of a plurality of layers, and a test clock received from an auto test equipment (ATE) is divided into a plurality of layers A plurality of TDM clock dividers for dividing a plurality of TDM clock divisions; And a plurality of TAP (test access port) controllers, each of which is provided in the plurality of layers, for setting a test data path of the plurality of layers in parallel, wherein the time division testing apparatus comprises: Test the stacked test semiconductor in each of the plurality of layers according to the divided test clock, based on test data received from the ATE at the same time.

일실시예에 따르면, 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및 상기 복수의 층들 중 어느 하나의 층에 구비되어, 상기 복수의 층들의 테스트 데이터 경로를 설정하는 단일 TAP(test access port) 컨트롤러를 포함하고, 상기 시분할 테스트 장치는 상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 ATE로부터 동시에 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.According to one embodiment, a time-division testing apparatus of a laminated semiconductor circuit is provided in each of a plurality of layers, and a test clock received from an auto test equipment (ATE) is divided into a plurality of layers A plurality of TDM clock dividers for dividing a plurality of TDM clock divisions; And a single test access port (TAP) controller provided in any one of the plurality of layers to set a test data path of the plurality of layers, wherein the time division testing apparatus includes a test data path The semiconductor integrated circuit device tests the stacked test semiconductor in each of the plurality of layers according to the divided test clock based on the test data received from the ATE at the same time.

일실시예들은 시분할 방식 및 병렬 테스트 데이터 경로를 이용함으로써, 높은 속도의 테스트 클록을 그대로 사용하며 daisy-chain 문제를 해결한, 적층 반도체 회로의 시분할 테스트 방법 및 장치를 제공할 수 있다.One embodiment can provide a time-division testing method and apparatus for a laminated semiconductor circuit that uses a high-speed test clock as it is and solves a daisy-chain problem by using a time-sharing method and a parallel test data path.

구체적으로, 일실시예들은 시분할 방식을 이용하여 테스트 클록을 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들 및 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 적어도 하나의 TAP 컨트롤러를 포함함으로써, 시분할 방식 및 병렬 테스트 데이터 경로를 이용하는, 적층 반도체 회로의 시분할 테스트 방법 및 장치를 제공할 수 있다.Specifically, one embodiment includes a plurality of TDM clock dividers that divide the test clock into a plurality of layers using a time division scheme and at least one TAP controller that sets the test data paths of the plurality of layers in parallel, Method and an apparatus for time-division testing a laminated semiconductor circuit using a parallel test data path.

따라서, 일실시예들은 테스트 비용과 테스트 시간을 감소시키는, 적층 반도체 회로의 시분할 테스트 방법 및 장치를 제공할 수 있다.Thus, one embodiment may provide a time-division testing method and apparatus for a laminated semiconductor circuit that reduces test cost and test time.

도 1은 기존의 ATE를 이용하는 적층 반도체 회로의 테스트 기술을 나타낸 도면이다.
도 2a 내지 2b는 IEEE 표준 제정중인 P1838에서의 적층 반도체 회로의 테스트 장치를 나타낸 도면이다.
도 3은 체인 형태의 테스트 데이터 경로를 나타낸 도면이다.
도 4는 일실시예에 따른 병렬 형태의 테스트 데이터 경로를 나타낸 도면이다.
도 5a 내지 5b는 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치를 나타낸 도면이다.
도 6은 일실시예에 따른 시분할 방식을 이용하여 테스트 클록을 분할하는 과정을 설명하기 위한 도면이다.
도 7은 일실시예에 따른 TDM 클록 디바이더를 나타낸 도면이다.
도 8은 일실시예에 따른 적층 반도체 회로의 시분할 테스트 방법을 나타낸 플로우 차트이다.
도 9는 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치를 나타낸 블록도이다.1 is a diagram showing a test technique of a laminated semiconductor circuit using an existing ATE.
2A and 2B are diagrams showing a test apparatus of a laminated semiconductor circuit in P1838 under IEEE standardization.
3 shows a test data path in the form of a chain.
4 is a diagram illustrating a test data path in a parallel form according to one embodiment.
5A to 5B are views showing a time-division-testing apparatus for a laminated semiconductor circuit according to an embodiment.
6 is a diagram for explaining a process of dividing a test clock using the time division method according to an embodiment.
7 is a diagram illustrating a TDM clock divider in accordance with one embodiment.
8 is a flowchart showing a time-divisional testing method of a laminated semiconductor circuit according to an embodiment.
Fig. 9 is a block diagram showing a time-divisional testing apparatus of a laminated semiconductor circuit according to an embodiment.

이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to or limited by the embodiments. In addition, the same reference numerals shown in the drawings denote the same members.

또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Also, terminologies used herein are terms used to properly represent preferred embodiments of the present invention, which may vary depending on the viewer, the intention of the operator, or the custom in the field to which the present invention belongs. Therefore, the definitions of these terms should be based on the contents throughout this specification.

도 4는 일실시예에 따른 병렬 형태의 테스트 데이터 경로를 나타낸 도면이다.4 is a diagram illustrating a test data path in a parallel form according to one embodiment.

도 4를 참조하면, 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들의 테스트 데이터 경로가 체인 형태로 설정되는 기존의 적층 반도체 회로의 테스트 장치와 달리, 복수의 층들(이하, 적층 반도체 회로의 시분할 테스트 장치를 구성하는 복수의 층들은 단층 반도체 회로의 테스트 모듈이 복수 개로 적층된 것을 의미함)의 테스트 데이터 경로를 병렬로 설정한다.4, the time-divisional testing apparatus of the laminated semiconductor circuit according to the embodiment differs from the testing apparatus of the conventional laminated semiconductor circuit in which the test data paths of the plurality of layers are set in a chain form, A plurality of layers constituting a time division testing apparatus of a semiconductor circuit means that a plurality of test modules of a single layer semiconductor circuit are stacked).

예를 들어, 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들 각각의 코어(Top die core(410) 및 Bottom die core(420))에서의 스캔 체인의 길이를 합쳐 복수의 층들의 테스트 데이터 경로를 병렬로 설정할 수 있다. 더 구체적인 예를 들면, 적층 반도체 회로의 시분할 테스트 장치는 Top die core(410)의 m 길이의 스캔 인 및 Bottom die core(420)의 n 길이의 스캔 인을 합친 k 길이의 스캔 인과 Top die core(410)의 m 길이의 스캔 아웃 및 Bottom die core(420)의 n 길이의 스캔 아웃을 합친 k 길이의 스캔 아웃을 포함하는 테스트 데이터 경로를 병렬로 설정할 수 있다.For example, the time-division testing apparatus of a laminated semiconductor circuit may include a test data path of a plurality of layers in parallel by combining the lengths of the scan chains in the cores (top die core 410 and bottom die core 420) . More specifically, for example, the time-division testing apparatus of the laminated semiconductor circuit includes a scan die having a k-length scan-in which a scan length of the m-length of the top die core 410 and an n-length scan length of the bottom die core 420, A scanout of m length of the bottom die core 420 and a scanout of k lengths of the n length scanout of the bottom die core 420 may be set in parallel.

따라서, 적층 반도체 회로의 시분할 테스트 장치는 복수의 층들 각각에서, ATE로부터 병렬로 설정되는 테스트 데이터 경로를 통하여 테스트 데이터를 동시에 수신할 수 있다.Thus, the time-division testing apparatus of the laminated semiconductor circuit can simultaneously receive the test data through the test data path set in parallel from the ATE in each of the plurality of layers.

여기서, 적층 반도체 회로의 시분할 테스트 장치는 적어도 하나의 TAP 컨트롤러의 제어에 따라 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서를 이용함으로써, 복수의 층들의 테스트 데이터 경로를 설정할 수 있다. 이에 대한 상세한 설명은 도 5a 내지 5b를 참조하여 기재하기로 한다.Here, the time-sharing test apparatus of the laminated semiconductor circuit can set the test data path of the plurality of layers by using at least one multiplexer included in each of the plurality of layers under the control of at least one TAP controller. A detailed description thereof will be described with reference to Figs. 5A to 5B.

도 5a 내지 5b는 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치를 나타낸 도면이다. 구체적으로, 도 5a는 복수의 층들 각각에 복수의 TAP 컨트롤러들을 구비하는 시분할 테스트 장치를 나타낸 도면이고, 도 5b는 복수의 층들 중 어느 하나의 층에 단일 TAP 컨트롤러를 구비하는 시분할 테스트 장치를 나타낸 도면이다.5A to 5B are views showing a time-division-testing apparatus for a laminated semiconductor circuit according to an embodiment. Particularly, FIG. 5A shows a time-division testing apparatus having a plurality of TAP controllers in each of a plurality of layers, and FIG. 5B shows a time-division testing apparatus having a single TAP controller in any one of a plurality of layers to be.

도 5a를 참조하면, 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치(이하, 시분할 테스트 장치로 기재함)(510)는 복수의 TDM 클록 디바이더들(520) 및 복수의 TAP 컨트롤러들(530)을 포함한다.Referring to FIG. 5A, a time-division-testing apparatus (hereinafter referred to as a time-divisional testing apparatus) 510 of a laminated semiconductor circuit according to an embodiment includes a plurality of TDM clock dividers 520 and a plurality of TAP controllers 530, .

복수의 TDM 클록 디바이더들(520)은 복수의 층들에 각각 구비되어, ATE로부터 수신되는 테스트 클록을 복수의 층들로 분할한다. 특히, 복수의 TDM 클록 디바이더들(520)은 ATE로부터 수신되는 빠른 속도의 테스트 클록을 시분할 방식을 이용하여 낮은 속도의 클록으로 분할하여 복수의 층들 각각으로 분배할 수 있다. 이에 대한 상세한 설명은 도 6을 참조하여 기재하기로 한다.A plurality of TDM clock dividers 520 are provided in each of the plurality of layers to divide the test clock received from the ATE into a plurality of layers. In particular, the plurality of TDM clock dividers 520 may divide the high speed test clock received from the ATE into low speed clocks using a time division scheme and distribute them to each of the plurality of tiers. A detailed description thereof will be described with reference to Fig.

복수의 TAP 컨트롤러들(530)은 복수의 층들에 각각 구비되어, 복수의 층들의 테스트 데이터 경로를 병렬로 설정한다. 예를 들어, 복수의 TAP 컨트롤러들(530) 각각은 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어함으로써, 복수의 층들의 테스트 데이터 경로를 병렬로 설정할 수 있다.A plurality of TAP controllers 530 are respectively provided in the plurality of layers to set the test data paths of the plurality of layers in parallel. For example, each of the plurality of TAP controllers 530 may set the test data paths of a plurality of layers in parallel by controlling select signal values of at least one multiplexer included in each of the plurality of layers.

따라서, 시분할 테스트 장치(510)는 병렬로 설정되는 테스트 데이터 경로를 통하여 ATE로부터 복수의 층들 각각으로 동시에 수신되는 테스트 데이터에 기초하여, 분할된 테스트 클록에 따라 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.Accordingly, the time-divisional testing apparatus 510 is capable of performing a test on the stacked test target semiconductors in each of the plurality of layers in accordance with the divided test clock, based on the test data simultaneously received from the ATE through each of the plurality of layers via the test data path set in parallel Perform a test on.

예를 들어, 복수의 TDM 클록 디바이더들(520)에 의해 테스트 클록이 시분할되면서, 복수의 TAP 컨트롤러들(530)에 의해 복수의 층들의 테스트 데이터 경로가 병렬로 설정되면, 복수의 층들 각각에서는 병렬로 설정된 테스트 데이터 경로를 통하여 ATE로부터 테스트 데이터가 동시에 수신되게 되고, 시분할된 테스트 클록이 인가되게 된다. 이에, 응답하여, 복수의 층들 각각은 시분할된 테스트 클록에 따라 테스트 데이터를 기초로 테스트를 수행한 뒤, 그 결과값을 확인할 수 있다.For example, if the test data path of a plurality of layers is set in parallel by a plurality of TAP controllers 530 while the test clock is time-shared by a plurality of TDM clock dividers 520, The test data is simultaneously received from the ATE through the test data path set to " 1 ", and the time-divided test clock is applied. In response thereto, each of the plurality of layers can perform a test on the basis of the test data according to the time-divided test clock, and then confirm the result thereof.

이 때, 복수의 TDM 클록 디바이더들(520)에 의해 테스트 클록이 시분할되는 과정과 복수의 TAP 컨트롤러들(530)에 의해 복수의 층들의 테스트 데이터 경로가 병렬로 설정되는 과정은 동시에 수행되거나, 어느 하나가 짧은 시간 간격으로 먼저 수행될 수도 있다. 마찬가지로, 분할된 테스트 클록이 복수의 층들 각각으로 인가되는 과정과 테스트 데이터가 복수의 층들 각각으로 전달되는 과정 역시 동시에 수행되거나, 어느 하나가 짧은 시간 간격으로 먼저 수행될 수도 있다.At this time, the process of time-division of the test clock by the plurality of TDM clock dividers 520 and the process of setting the test data paths of the plurality of layers in parallel by the plurality of TAP controllers 530 are simultaneously performed, One may be performed first in a short time interval. Likewise, a process in which a divided test clock is applied to each of a plurality of layers and a process in which test data is transmitted to each of a plurality of layers may be performed at the same time, or one of them may be performed in a short time interval.

도 5b를 참조하면, 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치(이하, 시분할 테스트 장치로 기재함)(540)는 복수의 TDM 클록 디바이더들(550) 및 단일 TAP 컨트롤러(560)를 포함한다.5B, a time-division-testing apparatus (hereinafter referred to as a time-divisional testing apparatus) 540 of a laminated semiconductor circuit according to an embodiment includes a plurality of TDM clock dividers 550 and a single TAP controller 560 do.

복수의 TDM 클록 디바이더들(550)은 복수의 층들에 각각 구비되어, ATE로부터 수신되는 테스트 클록을 복수의 층들로 분할한다. 특히, 복수의 TDM 클록 디바이더들(550)은 ATE로부터 수신되는 빠른 속도의 테스트 클록을 시분할 방식을 이용하여 낮은 속도의 클록으로 분할하여 복수의 층들 각각으로 분배할 수 있다. 이에 대한 상세한 설명은 도 6을 참조하여 기재하기로 한다.A plurality of TDM clock dividers 550 are provided in each of the plurality of layers to divide the test clock received from the ATE into a plurality of layers. In particular, the plurality of TDM clock dividers 550 may divide the high speed test clock received from the ATE into low speed clocks using a time division scheme and distribute them to each of the plurality of tiers. A detailed description thereof will be described with reference to Fig.

단일 TAP 컨트롤러(560)는 복수의 층들 중 어느 하나의 층에 구비되어, 복수의 층들의 테스트 데이터 경로를 병렬로 설정한다. 예를 들어, 단일 TAP 컨트롤러(560)는 복수의 층들 중 제1 적층에 구비되어 복수의 층들 각각에 포함되는 1500 wrapped die와 연동됨으로써, 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어하여 복수의 층들의 테스트 데이터 경로를 병렬로 설정할 수 있다.A single TAP controller 560 is provided in any one of the plurality of layers to set the test data paths of the plurality of layers in parallel. For example, a single TAP controller 560 may be coupled to a 1500 wrapped die that is included in a first of the plurality of layers and is included in each of the plurality of layers, thereby providing a select signal value (s) of at least one multiplexer included in each of the plurality of layers To set the test data paths of the plurality of layers in parallel.

따라서, 시분할 테스트 장치(540)는 병렬로 설정되는 테스트 데이터 경로를 통하여 ATE로부터 복수의 층들 각각으로 동시에 수신되는 테스트 데이터에 기초하여, 분할된 테스트 클록에 따라 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.Accordingly, the time-division testing apparatus 540 can be configured to perform a test on the stacked test target semiconductors in each of the plurality of layers in accordance with the divided test clocks, based on the test data simultaneously received from the ATE into each of the plurality of layers through the test data path set in parallel Perform a test on.

예를 들어, 복수의 TDM 클록 디바이더들(550)에 의해 테스트 클록이 시분할되면서, 단일 TAP 컨트롤러(560)에 의해 복수의 층들의 테스트 데이터 경로가 병렬로 설정되면, 복수의 층들 각각에서는 병렬로 설정된 테스트 데이터 경로를 통하여 ATE로부터 테스트 데이터가 동시에 수신되게 되고, 시분할된 테스트 클록이 인가되게 된다. 이에, 응답하여, 복수의 층들 각각은 시분할된 테스트 클록에 따라 테스트 데이터를 기초로 테스트를 수행한 뒤, 그 결과값을 확인할 수 있다.For example, if a test data path of a plurality of layers is set in parallel by a single TAP controller 560 while the test clock is time-shared by a plurality of TDM clock dividers 550, each of the plurality of layers is set to be parallel Test data is simultaneously received from the ATE through the test data path, and a time-divided test clock is applied. In response thereto, each of the plurality of layers can perform a test on the basis of the test data according to the time-divided test clock, and then confirm the result thereof.

이 때, 복수의 TDM 클록 디바이더들(550)에 의해 테스트 클록이 시분할되는 과정과 단일 TAP 컨트롤러(560)에 의해 복수의 층들의 테스트 데이터 경로가 병렬로 설정되는 과정은 동시에 수행되거나, 어느 하나가 짧은 시간 간격으로 먼저 수행될 수도 있다. 마찬가지로, 분할된 테스트 클록이 복수의 층들 각각으로 인가되는 과정과 테스트 데이터가 복수의 층들 각각으로 전달되는 과정 역시 동시에 수행되거나, 어느 하나가 짧은 시간 간격으로 먼저 수행될 수도 있다.At this time, the process of time-division of the test clock by the plurality of TDM clock dividers 550 and the process of setting the test data paths of the plurality of layers in parallel by the single TAP controller 560 are simultaneously performed, Or may be performed first in a short time interval. Likewise, a process in which a divided test clock is applied to each of a plurality of layers and a process in which test data is transmitted to each of a plurality of layers may be performed at the same time, or one of them may be performed in a short time interval.

이와 같이, 일실시예에 따른 시분할 테스트 장치(510, 540)는 시분할 방식 및 병렬 테스트 데이터 경로를 이용함으로써, 높은 속도의 테스트 클록을 그대로 사용하며 daisy-chain 문제를 해결하여, 테스트 비용과 테스트 시간을 감소시킬 수 있다.As described above, the time-division testing apparatuses 510 and 540 according to the embodiment use the time-division method and the parallel test data path to use the high-speed test clock as it is and solve the daisy-chain problem, Can be reduced.

도 6은 일실시예에 따른 시분할 방식을 이용하여 테스트 클록을 분할하는 과정을 설명하기 위한 도면이다.6 is a diagram for explaining a process of dividing a test clock using the time division method according to an embodiment.

도 6을 참조하면, 일실시예에 따른 시분할 테스트 장치에 포함되는 복수의 TDM 클록 디바이더들은 복수의 층들에 각각 구비되어, ATE로부터 수신되는 테스트 클록(610)을 시분할 방식을 이용하여 복수의 층들로 분할한다.Referring to FIG. 6, a plurality of TDM clock dividers included in the time division testing apparatus according to one embodiment are respectively provided in a plurality of layers, and a test clock 610 received from the ATE is divided into a plurality of layers .

만약, ATE로부터 수신되는 빠른 속도의 테스트 클록(610)에서 순환 주기 별로 테스트 데이터가 복수의 층들(예컨대, 제1 적층, 제2 적층 및 제3 적층)로 전달되어야 하는 경우, 복수의 TDM 클록 디바이더들은 빠른 속도의 테스트 클록(610)의 하나의 순환 주기를 복수의 층들 각각으로 분배하여 복수의 층들 각각의 낮은 속도의 클록(620, 630, 640)을 생성할 수 있다.If the test data is to be transferred to multiple layers (e.g., first stack, second stack, and third stack) on a cycle-by-cycle basis in a high-speed test clock 610 received from the ATE, a plurality of TDM clock divider 630 and 640 of each of the plurality of layers by distributing one cycle period of the high speed test clock 610 into each of the plurality of layers.

이 때, 복수의 TDM 클록 디바이더들은 테스트 클록(610)의 속도 및 복수의 층들의 개수에 기초하여 테스트 클록(610)을 복수의 층들로 분할할 수 있다. 예를 들어, 테스트 클록(610)의 속도가 300MHz이고, 복수의 층들이 제1 적층, 제2 적층 및 제3 적층으로 이루어지는 경우, 복수의 TDM 클록 디바이더들은 300MHz 속도의 테스트 클록(610)이 3 개의 층들로 분할된 100MHz의 클록(620, 630, 640)을 복수의 층들 각각으로 분배할 수 있다.At this time, the plurality of TDM clock dividers may divide the test clock 610 into a plurality of layers based on the speed of the test clock 610 and the number of the plurality of layers. For example, if the speed of the test clock 610 is 300 MHz and the plurality of layers are comprised of a first stack, a second stack and a third stack, the plurality of TDM clock dividers are configured such that the test clock 610 at a 300 MHz rate is 3 The 100 MHz clocks 620, 630, 640 divided into four layers can be distributed to each of the plurality of layers.

반대로, 복수의 TDM 클록 디바이더들은 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 테스트 클록을 복수의 층들로 분할할 수도 있다. 예를 들어, 복수의 층들 각각에서 50MHz의 클록(620, 630, 640)이 필요한 경우, 복수의 TDM 클록 디바이더들은 ATE로부터 수신되는 테스트 클록(610)의 최소 요구되는 속도를 150MHz로 설정함으로써, 복수의 층들에서 각각 요구되는 클록 속도를 고려하여 테스트 클록(610)을 복수의 층들로 분할할 수 있다.Conversely, a plurality of TDM clock dividers may divide the test clock into a plurality of layers based on the clock speed required in each of the plurality of layers. For example, if a 50 MHz clock (620, 630, 640) is needed in each of a plurality of tiers, a plurality of TDM clock dividers may set a minimum required speed of the test clock 610 received from the ATE to 150 MHz, The test clock 610 can be divided into a plurality of layers in consideration of a clock speed required in each of the layers of the test clock 610. [

이와 같은 복수의 TDM 클록 디바이더들 각각은 복수의 층들의 개수에 기초하여 구성되는 카운터 논리회로를 포함함으로써, 상술한 시분할 방식을 이용하여 테스트 클록(610)을 복수의 층들로 분할하는 과정을 수행할 수 있다. 이에 대한 상세한 설명은 도 7을 참조하여 기재하기로 한다.Each of the plurality of TDM clock dividers includes a counter logic circuit configured based on the number of the plurality of layers, thereby performing the process of dividing the test clock 610 into a plurality of layers using the above-described time division method . A detailed description thereof will be described with reference to FIG.

도 7은 일실시예에 따른 TDM 클록 디바이더를 나타낸 도면이다.7 is a diagram illustrating a TDM clock divider in accordance with one embodiment.

도 7을 참조하면, 일실시예에 따른 복수의 TDM 클록 디바이더들 각각(710)은 복수의 층들의 개수에 기초하여 구성되는 카운터 논리회로를 포함함으로써, 시분할 방식을 이용하여 테스트 클록을 복수의 층들로 분할할 수 있다.7, each of the plurality of TDM clock dividers 710 according to one embodiment includes a counter logic circuit configured based on the number of the plurality of layers, so that the test clock can be divided into a plurality of layers .

이하, TDM 클록 디바이더(710)가 카운터 논리회로로서, 2비트 카운터, No. of time slots 및 Allocated time-slot을 포함하여, 최대 4개(00, 01, 10, 11)의 층들을 제어하는 경우로 설명하나, 이에 제한되거나 한정되지 않고, 카운터의 비트는 복수의 층들의 개수에 따라 적응적으로 변경될 수 있다.Hereinafter, the TDM clock divider 710 is a counter logic circuit. (00, 01, 10, 11) layers, including, but not limited to, time slots and allocated time-slots of a plurality of layers, As shown in FIG.

여기서, TDM 클록 디바이더(710)는 No. of time slots을 10의 값으로 설정함으로써, 2비트 카운터의 로직에서 00, 01, 10의 적층까지 테스트를 수행한 뒤, 11에서는 로직의 초기화가 되도록 설정할 수 있다. 구체적으로, TDM 클록 디바이더(710)는 2비트 카운터에서 10값과 No. of time slots의 10값을 XOR NOT 연산을 통해 비교하고, 일치하는 경우 synchronous reset을 수행할 수 있다. 이에, 2비트 카운터의 로직에서는 항상 00, 01, 10의 3개의 값만 출력될 수 있다.Here, the TDM clock divider 710 is a clock divider. of time slots to a value of 10, the test is performed from the logic of the 2-bit counter to the stacking of 00, 01, and 10, and then the logic is initialized at 11. Specifically, the TDM clock divider 710 compares the value 10 with the value of 2 bits. of time slots 10 are compared using the XOR NOT operation and a synchronous reset can be performed if there is a match. Therefore, in the logic of the 2-bit counter, only three values of 00, 01, and 10 can be output at any time.

또한, TDM 클록 디바이더(710)는 2비트 카운터의 출력값과 Allocated time-slot에 설정된 값을 XOR NOT 연산으로 비교함으로써, 복수의 층들 중 해당 시분할 타이밍에 대응하는 적층에 클록을 인가할 수 있다. 도면 상에는 Allocated time-slot에 01값을 설정하여 제2 적층의 시분할 타이밍에 클록을 인가하는 경우로 도시되었다.In addition, the TDM clock divider 710 can apply the clock to the stack corresponding to the corresponding time-division timing among the plurality of layers by comparing the output value of the 2-bit counter and the value set in the allocated time-slot by XOR NOT operation. In the drawing, 01 is set to the allocated time-slot and the clock is applied to the second stacking time-division timing.

이와 같이, TDM 클록 디바이더(710)는 복수의 층들의 개수에 기초하여 카운터 논리회로에 포함되는 No.of time slots과 Allocated time-slot에 설정되는 값을 조절함으로써, 시분할 방식을 이용하여 복수의 층들로 테스트 클록을 분할할 수 있다.In this manner, the TDM clock divider 710 adjusts the values set in the No.of time slots and the Allocated time-slots included in the counter logic circuit based on the number of the plurality of layers, The test clock can be divided into two.

도 8은 일실시예에 따른 적층 반도체 회로의 시분할 테스트 방법을 나타낸 플로우 차트이다.8 is a flowchart showing a time-divisional testing method of a laminated semiconductor circuit according to an embodiment.

도 8을 참조하면, 일실시예에 따른 적층 반도체 회로의 시분할 테스트 방법은 도 5a 내지 5b를 참조하여 상술한 시분할 테스트 장치에 의해 수행된다.Referring to Fig. 8, a time-divisional testing method of a laminated semiconductor circuit according to an embodiment is performed by the time-division testing apparatus described above with reference to Figs. 5A to 5B.

시분할 테스트 장치는 복수의 층들에 각각 구비되는 복수의 TDM 클록 디바이더들에서, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 복수의 층들로 분할한다(810).The time division testing apparatus divides a test clock received from an auto test equipment (ATE) into a plurality of layers using a time division multiplex (TDM) in a plurality of TDM clock dividers each provided in a plurality of layers 810).

예를 들어, 810 단계에서, 시분할 테스트 장치는 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 테스트 클록을 복수의 층들로 분할할 수 있다.For example, in step 810, the time-division testing apparatus may divide the test clock into a plurality of layers based on the clock speed required in each of the plurality of layers.

다른 예를 들면, 810 단계에서, 시분할 테스트 장치는 테스트 클록의 속도 및 복수의 층들의 개수에 기초하여 테스트 클록을 복수의 층들로 분할할 수 있다. 즉, 시분할 테스트 장치는 테스트 클록의 하나의 순환 주기를 복수의 층들 각각으로 분배함으로써, 테스트 클록을 복수의 층들로 분할할 수 있다.As another example, in step 810, the time division testing apparatus may divide the test clock into a plurality of layers based on the speed of the test clock and the number of the plurality of layers. That is, the time-sharing test apparatus can divide the test clock into a plurality of layers by distributing one cycle cycle of the test clock to each of the plurality of layers.

이 때, 도면에는 도시되지 않았지만, 시분할 테스트 장치는 복수의 층들의 개수에 기초하여 복수의 TDM 클록 디바이더들 각각을 카운터 논리회로로 구성함으로써, 810 단계를 수행할 수 있다.At this time, although not shown in the figure, the time-division testing apparatus can perform step 810 by configuring each of the plurality of TDM clock dividers as a counter logic circuit based on the number of the plurality of layers.

이어서, 시분할 테스트 장치는 적어도 하나의 TAP(test access port) 컨트롤러에서, 복수의 층들의 테스트 데이터 경로를 설정한다(820).Subsequently, the time-division testing apparatus sets 820 a test data path for the plurality of layers in at least one test access port (TAP) controller.

구체적으로, 820 단계에서, 시분할 테스트 장치는 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어할 수 있다.Specifically, in step 820, the time-sharing test apparatus may control the select signal value of at least one multiplexer included in each of the plurality of layers, in order to set a test data path of the plurality of layers.

그 후, 시분할 테스트 장치는 복수의 층들 각각에서, 테스트 데이터 경로를 통하여 ATE로부터 수신되는 테스트 데이터를 기초로, 분할된 테스트 클록에 따라 적층 테스트 대상 반도체에 대한 테스트를 수행한다(830).Subsequently, the time-division testing apparatus performs (830) a test on the stacked test semiconductor according to the divided test clock, based on the test data received from the ATE through the test data path, in each of the plurality of layers.

특히, 시분할 테스트 장치는 820 단계에서, 복수의 층들의 테스트 데이터 경로를 병렬로 설정함으로써, 830 단계에서, 병렬로 설정되는 테스트 데이터 경로를 통하여 복수의 층들 각각으로 동시에 수신되는 테스트 데이터를 기초로, 분할된 테스트 클록에 따라 적층 테스트 대상 반도체에 대한 테스트를 수행할 수 있다.Particularly, the time-divisional testing apparatus sets the test data paths of the plurality of layers in parallel in step 820, and in step 830, based on the test data simultaneously received in each of the plurality of layers through the test data path set in parallel, A test on the semiconductor to be laminated can be performed according to the divided test clock.

도 9는 일실시예에 따른 적층 반도체 회로의 시분할 테스트 장치를 나타낸 블록도이다.Fig. 9 is a block diagram showing a time-divisional testing apparatus of a laminated semiconductor circuit according to an embodiment.

도 9를 참조하면, 일실시예에 따른 시분할 테스트 장치(900)는 복수의 TDM 클록 디바이더들(910) 및 적어도 하나의 TAP(test access port) 컨트롤러(920)를 포함한다.Referring to FIG. 9, a time-division testing apparatus 900 according to an embodiment includes a plurality of TDM clock dividers 910 and at least one test access port (TAP) controller 920.

복수의 TDM 클록 디바이더들(910)은 복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 복수의 층들로 분할한다.A plurality of TDM clock dividers 910 are provided in each of the plurality of layers to divide a test clock received from an auto test equipment (ATE) into a plurality of layers using a time division multiplex (TDM).

예를 들어, 복수의 TDM 클록 디바이더들(910) 각각은 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 테스트 클록을 복수의 층들로 분할할 수 있다.For example, each of the plurality of TDM clock dividers 910 may divide the test clock into a plurality of layers based on the clock speed required in each of the plurality of layers.

다른 예를 들면, 복수의 TDM 클록 디바이더들(910) 각각은 테스트 클록의 속도 및 복수의 층들의 개수에 기초하여 테스트 클록을 복수의 층들로 분할할 수 있다. 즉, 복수의 TDM 클록 디바이더들(910) 각각은 테스트 클록의 하나의 순환 주기를 복수의 층들 각각으로 분배함으로써, 테스트 클록을 복수의 층들로 분할할 수 있다.As another example, each of the plurality of TDM clock dividers 910 may divide the test clock into a plurality of layers based on the speed of the test clock and the number of the plurality of layers. That is, each of the plurality of TDM clock dividers 910 may divide the test clock into a plurality of layers by distributing one cycle period of the test clock to each of the plurality of layers.

이 때, 도면에는 도시되지 않았지만, 복수의 TDM 클록 디바이더들(910) 각각은 복수의 층들의 개수에 기초하여 구성되는 카운터 논리회로를 포함할 수 있다.At this time, although not shown in the figure, each of the plurality of TDM clock dividers 910 may include a counter logic circuit configured based on the number of the plurality of layers.

적어도 하나의 TAP 컨트롤러(920)는 복수의 층들의 테스트 데이터 경로를 설정한다. 구체적으로, 적어도 하나의 TAP 컨트롤러(920)는 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어할 수 있다.At least one TAP controller 920 establishes a plurality of layers of test data paths. In particular, at least one TAP controller 920 may control the select signal value of at least one multiplexer included in each of the plurality of layers to set the test data path of the plurality of layers.

따라서, 시분할 테스트 장치(900)는 테스트 데이터 경로를 통하여 ATE로부터 수신되는 테스트 데이터를 기초로, 분할된 테스트 클록에 따라 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행한다.Thus, the time-division testing apparatus 900 performs a test on the stacked test semiconductor in each of the plurality of layers according to the divided test clock, based on the test data received from the ATE through the test data path.

특히, 적어도 하나의 TAP 컨트롤러(920)가 복수의 층들의 테스트 데이터 경로를 병렬로 설정함으로써, 시분할 테스트 장치(900)는 병렬로 설정되는 테스트 데이터 경로를 통하여 복수의 층들 각각으로 동시에 수신되는 테스트 데이터를 기초로, 분할된 테스트 클록에 따라 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행할 수 있다.Particularly, since at least one TAP controller 920 sets the test data paths of a plurality of layers in parallel, the time-division testing apparatus 900 can generate test data (test data) simultaneously received through each of the plurality of layers through a test data path set in parallel It is possible to perform a test on the stacked test semiconductor in each of the plurality of layers in accordance with the divided test clock.

이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

Claims (15)

적층 반도체 회로의 시분할 테스트 장치에 있어서,
복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및
상기 복수의 층들의 테스트 데이터 경로를 설정하는 적어도 하나의 TAP(test access port) 컨트롤러
를 포함하고,
상기 시분할 테스트 장치는
상기 테스트 데이터 경로를 통하여 상기 ATE로부터 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행하는, 시분할 테스트 장치.In a time-division testing apparatus for a laminated semiconductor circuit,
A plurality of TDM clock dividers, each of the plurality of TDM clock dividers dividing the test clock received from an auto test equipment (ATE) into the plurality of layers using a time division multiplex (TDM); And
At least one test access port (TAP) controller for setting a test data path of the plurality of layers
Lt; / RTI >
The time-
And performs a test on the stacked test semiconductor in each of the plurality of layers according to the divided test clock, based on the test data received from the ATE through the test data path. 제1항에 있어서,
상기 적어도 하나의 TAP 컨트롤러는
상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하고,
상기 시분할 테스트 장치는
상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 복수의 층들 각각으로 동시에 수신되는 상기 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 상기 적층 테스트 대상 반도체에 대한 테스트를 수행하는, 시분할 테스트 장치.The method according to claim 1,
The at least one TAP controller
Setting the test data paths of the plurality of layers in parallel,
The time-
A test is performed on each of the plurality of layers in accordance with the divided test clock based on the test data received simultaneously through each of the plurality of layers through a test data path set in parallel , A time division testing device. 제1항에 있어서,
상기 적어도 하나의 TAP 컨트롤러는
상기 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 상기 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어하는, 시분할 테스트 장치.The method according to claim 1,
The at least one TAP controller
And controls a select signal value of at least one multiplexer included in each of the plurality of layers to set a test data path of the plurality of layers. 제1항에 있어서,
상기 복수의 TDM 클록 디바이더들 각각은
상기 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는, 시분할 테스트 장치.The method according to claim 1,
Each of the plurality of TDM clock dividers
And divides the test clock into the plurality of layers based on a clock speed required in each of the plurality of layers. 제1항에 있어서,
상기 복수의 TDM 클록 디바이더들 각각은
상기 테스트 클록의 속도 및 상기 복수의 층들의 개수에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는, 시분할 테스트 장치.The method according to claim 1,
Each of the plurality of TDM clock dividers
And divides the test clock into the plurality of layers based on the speed of the test clock and the number of the plurality of layers. 제1항에 있어서,
상기 복수의 TDM 클록 디바이더들 각각은
상기 테스트 클록의 하나의 순환 주기를 상기 복수의 층들 각각으로 분배하는, 시분할 테스트 장치.The method according to claim 1,
Each of the plurality of TDM clock dividers
And distributes one cycle cycle of the test clock to each of the plurality of layers. 제1항에 있어서,
상기 복수의 TDM 클록 디바이더들 각각은
상기 복수의 층들의 개수에 기초하여 구성되는 카운터 논리회로
를 포함하는 시분할 테스트 장치.The method according to claim 1,
Each of the plurality of TDM clock dividers
A counter logic circuit configured based on the number of the plurality of layers,
Lt; / RTI > 적층 반도체 회로의 시분할 테스트 방법에 있어서,
복수의 층들에 각각 구비되는 복수의 TDM 클록 디바이더들에서, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 단계;
적어도 하나의 TAP(test access port) 컨트롤러에서, 상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계; 및
상기 복수의 층들 각각에서, 상기 테스트 데이터 경로를 통하여 상기 ATE로부터 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계
를 포함하는 시분할 테스트 방법.In a time-divisional testing method of a laminated semiconductor circuit,
Dividing a test clock received from an auto test equipment (ATE) into a plurality of layers using a time division multiplex (TDM), in a plurality of TDM clock dividers each provided in a plurality of layers;
In at least one test access port (TAP) controller, establishing a test data path for the plurality of layers; And
Performing, in each of the plurality of layers, a test on the stacked test semiconductor in accordance with the divided test clock, based on test data received from the ATE via the test data path
Lt; / RTI > 제8항에 있어서,
상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계는
상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 단계
를 포함하고,
상기 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계는
상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 복수의 층들 각각으로 동시에 수신되는 상기 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 적층 테스트 대상 반도체에 대한 테스트를 수행하는 단계
를 포함하는 시분할 테스트 방법.9. The method of claim 8,
Wherein setting the test data path of the plurality of layers comprises:
Setting the test data paths of the plurality of layers in parallel
Lt; / RTI >
The step of performing the test on the semiconductor to be laminated
Performing a test on the laminated semiconductor to be tested according to the divided test clock based on the test data received simultaneously through each of the plurality of layers through a test data path set in parallel
Lt; / RTI > 제8항에 있어서,
상기 복수의 층들의 테스트 데이터 경로를 설정하는 단계는
상기 복수의 층들의 테스트 데이터 경로를 설정하기 위하여, 상기 복수의 층들 각각에 포함되는 적어도 하나의 멀티플렉서의 셀렉트 신호값을 제어하는 단계
를 포함하는 시분할 테스트 방법.9. The method of claim 8,
Wherein setting the test data path of the plurality of layers comprises:
Controlling a select signal value of at least one multiplexer included in each of the plurality of layers to set a test data path of the plurality of layers
Lt; / RTI > 제8항에 있어서,
상기 ATE로부터 수신되는 테스트 클록을 시분할 방식을 이용하여 상기 복수의 층들로 분할하는 단계는
상기 복수의 층들에서 각각 요구되는 클록 속도에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는 단계
를 포함하는 시분할 테스트 방법.9. The method of claim 8,
Dividing the test clock received from the ATE into the plurality of layers using a time division scheme
Dividing the test clock into the plurality of layers based on a respective clock speed required in each of the plurality of layers
Lt; / RTI > 제8항에 있어서,
상기 ATE로부터 수신되는 테스트 클록을 시분할 방식을 이용하여 상기 복수의 층들로 분할하는 단계는
상기 테스트 클록의 속도 및 상기 복수의 층들의 개수에 기초하여 상기 테스트 클록을 상기 복수의 층들로 분할하는 단계
를 포함하는 시분할 테스트 방법.9. The method of claim 8,
Dividing the test clock received from the ATE into the plurality of layers using a time division scheme
Dividing the test clock into the plurality of layers based on the speed of the test clock and the number of the plurality of layers
Lt; / RTI > 제8항에 있어서,
상기 복수의 층들의 개수에 기초하여 상기 복수의 TDM 클록 디바이더들 각각을 카운터 논리회로로 구성하는 단계
를 더 포함하는 시분할 테스트 방법.9. The method of claim 8,
Configuring each of the plurality of TDM clock dividers as a counter logic circuit based on the number of the plurality of layers
The method further comprising: 적층 반도체 회로의 시분할 테스트 장치에 있어서,
복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및
상기 복수의 층들에 각각 구비되어, 상기 복수의 층들의 테스트 데이터 경로를 병렬로 설정하는 복수의 TAP(test access port) 컨트롤러들
을 포함하고,
상기 시분할 테스트 장치는
상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 ATE로부터 동시에 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행하는, 시분할 테스트 장치.In a time-division testing apparatus for a laminated semiconductor circuit,
A plurality of TDM clock dividers, each of the plurality of TDM clock dividers dividing the test clock received from an auto test equipment (ATE) into the plurality of layers using a time division multiplex (TDM); And
A plurality of test access port (TAP) controllers, each of which is located in the plurality of layers, for setting a test data path of the plurality of layers in parallel;
/ RTI >
The time-
And performs a test on the stacked test subject semiconductor in each of the plurality of layers according to the divided test clock, based on the test data received from the ATE simultaneously through the test data path set in parallel. 적층 반도체 회로의 시분할 테스트 장치에 있어서,
복수의 층들에 각각 구비되어, ATE(auto test equipment)로부터 수신되는 테스트 클록을 시분할 방식(time division multiplex; TDM)을 이용하여 상기 복수의 층들로 분할하는 복수의 TDM 클록 디바이더들; 및
상기 복수의 층들 중 어느 하나의 층에 구비되어, 상기 복수의 층들의 테스트 데이터 경로를 설정하는 단일 TAP(test access port) 컨트롤러
를 포함하고,
상기 시분할 테스트 장치는
상기 병렬로 설정되는 테스트 데이터 경로를 통하여 상기 ATE로부터 동시에 수신되는 테스트 데이터를 기초로, 상기 분할된 테스트 클록에 따라 상기 복수의 층들 각각에서 적층 테스트 대상 반도체에 대한 테스트를 수행하는, 시분할 테스트 장치.In a time-division testing apparatus for a laminated semiconductor circuit,
A plurality of TDM clock dividers, each of the plurality of TDM clock dividers dividing the test clock received from an auto test equipment (ATE) into the plurality of layers using a time division multiplex (TDM); And
A single test access port controller (TAP) provided in any one of the plurality of layers for setting a test data path of the plurality of layers,
Lt; / RTI >
The time-
And performs a test on the stacked test subject semiconductor in each of the plurality of layers according to the divided test clock, based on the test data received from the ATE simultaneously through the test data path set in parallel.
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