KR20170129709A - 고체 상태 드라이브에서 가비지 수집 리소스 할당을 적응시키는 메커니즘 - Google Patents

고체 상태 드라이브에서 가비지 수집 리소스 할당을 적응시키는 메커니즘 Download PDF

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마크 안소니 골레즈
데이비드 제이. 펠스터
폴 디. 루비
신 궈
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Abstract

인입 I/O(입력/출력) 작업부하에 대한 가비지 수집 리소스 할당을 신속하게 적응시키는 메커니즘에 관한 방법들 및 장치가 설명된다. 일 실시예에서, 비휘발성 메모리는 제1 작업부하 및 제2 작업부하에 대응하는 데이터를 저장한다. 하나 이상의 블록- 하나 이상의 후보 대역은 제1 작업부하 또는 제2 작업부하의 동작 동안 처리됨 -의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당이 결정된다. 다른 실시예들이 또한 개시되고 청구된다.

Description

고체 상태 드라이브에서 가비지 수집 리소스 할당을 적응시키는 메커니즘
관련 출원
본 출원은 35 U.S.C. 365(b) 하에서 2015년 3월 27일자 출원된 US 출원 제14/672,084호에 대한 우선권을 주장한다. 상기 출원 제14/672,084호는 이로써 그 전체가 본 명세서에 참고로 포함된다.
분야
본 개시내용은 일반적으로 전자공학의 분야에 관한 것이다. 더 구체적으로, 일부 실시예는 일반적으로 고체 상태 드라이브(SSD)에서 메모리 할당을 관리하기 위한 메커니즘에 관한 것이다.
일반적으로, 컴퓨팅 시스템에서 데이터를 저장하기 위해 사용되는 메모리는 (휘발성 정보를 저장하기 위한) 휘발성 또는 (영구(persistent) 정보를 저장하기 위한) 비휘발성일 수 있다. 일반적으로, 휘발성 메모리에 저장된 휘발성 데이터 구조는 프로그램의 런타임 동안 프로그램의 기능성을 지원하도록 요구되는 일시 또는 중간 정보를 위해 이용된다. 한편, 비휘발성(또는 영구 메모리)에 저장된 영구 데이터 구조는 프로그램의 런타임 시간을 초과하여 이용 가능하고 재이용될 수 있다. 또한, 신규 데이터는, 사용자 또는 프로그래머가 이 데이터를 영구적인 것으로 하는 것을 결정하기 이전에, 먼저 휘발성 데이터로서 통상적으로 생성된다. 예를 들어, 프로그래머들 또는 사용자들이 프로세서에 의해 직접 액세스할 수 있는 휘발성 메인 메모리의 휘발성 구조들의 매핑(즉, 인스턴스화)을 야기할 수 있다. 한편, 영구적 데이터 구조들은, 플래시 메모리 또는 고체 상태 드라이브들과 같은 비휘발성 메모리 기반 디바이스들 또는 입력/출력(I/O 또는 IO) 버스들에 연결된 회전 디스크들과 같은 비휘발성 스토리지 디바이스들 상에서 인스턴스화된다.
첨부 도면들을 참조하여 상세한 설명이 제공된다. 도면들에서, 참조 번호의 최좌측의 숫자(들)는 그러한 참조 번호가 처음으로 나오는 도면을 식별한다. 상이한 도면들에서 동일한 참조 번호의 사용은 유사하거나 동일한 항목들을 나타낸다.
도 1 및 도 4 내지 도 6은 본 명세서에서 논의된 다양한 실시예들을 구현하는 데 이용될 수 있는 컴퓨팅 시스템들의 실시예들의 블록도들을 도시한다.
도 2a 및 도 2c는 일부 실시예에 따라, 가비지 수집을 위한 리소스 할당을 계산하는 상이한 방법들에 대한 블록도를 도시한다.
도 2b, 도 2d, 도 2e 및 도 2f는 일부 실시예에 따른 샘플 곡선들의 그래프들을 도시한다.
도 3은 실시예에 따른 고체 상태 드라이브의 다양한 컴포넌트의 블록도를 도시한다.
이하의 설명에서는, 다양한 실시예들의 철저한 이해를 제공하기 위해서 다수의 구체적인 상세 사항들이 제시된다. 그러나, 다양한 실시예들은 이러한 구체적인 상세사항들 없이 실시될 수 있다. 다른 경우에, 특정 실시예들을 불명료하게 하지 않도록, 공지된 방법들, 절차들, 컴포넌트들, 및 회로들은 상세하게 설명되지 않았다. 또한, 실시예들의 다양한 양태들은 다양한 수단들, 예컨대 집적 반도체 회로들("하드웨어"), 하나 이상의 프로그램으로 구성된 컴퓨터 판독 가능 명령어들("소프트웨어"), 또는 하드웨어와 소프트웨어의 일부 조합을 이용하여 수행될 수 있다. 본 개시내용의 목적을 위해, "로직"에 대한 언급은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 일부 조합을 의미할 것이다.
일반적으로, 랜덤 기입 대역폭은 SSD가 비어 있을 때 인위적으로 높을 수 있다. 비어 있음(empty)은 프레시 아웃 오브 더 박스(fresh out-of-the box) 또는 보안 소거(Secure Erase) 동작 직후를 의미한다. 비어 있는 상태의 SSD를 이용하면, 일반적으로 데이터가 그것에 기입될 수 있기 전에 백그라운드 클린 업(background clean-up)(가비지 수집)이 수행되지 않는다. 데이터가 드라이브에 기입됨에 따라, SSD의 성능을 측정하기 위해 기입들 및 가비지 수집이 적절하게 균형을 이루는 정상 상태(steady-state)로서 지칭되는 레벨에 도달할 것이다. 또한, 드라이브들이 기입되는 방식은 HDD(하드 디스크 드라이브)들과 SSD들 사이의 주요 차이점이다. 플래터의 자기 정보를 단지 변경하는 것에 의해 언제든지 HDD에 데이터가 오버라이트(overwrite)될 수 있다. SSD를 이용하면, SSD들이 NAND 플래시 메모리로 구성되기 때문에 정보가 오버라이트될 수 없다. 일반적으로, NAND 메모리는 페이지들로 배열된다; 페이지들은 블록들로 배열된다. 비어 있거나(예를 들어, 새롭게) 소거된 페이지에만 데이터가 기입될 수 있다. 드라이브가 신규일 때, 모든 페이지가 비어 있고 따라서 빨리 기입될 수 있다. 페이지들 대부분 또는 전부가 드라이브에 기입되어 드라이브가 가득 차게 될 때, 따라서 신규 데이터가 기입될 공간을 만들기 위해 블록이 소거된다. 소거들은 개별 페이지들이 아닌 블록들 단위로만 일어날 수 있다. 데이터의 소거 및 이동을 가능하게 하기 위해, SSD들은 드라이브의 광고된 용량으로 계산되지 않는 여분의 NAND를 갖는다. 이 여분의 NAND 양은 드라이브 모델에 따라 다르다. 드라이브가 데이터로 가득 차 있어도 드라이브가 기입들을 수행할 수 있도록 여분의 NAND 또는 스페어 영역이 사용된다.
고체 상태 드라이브(SSD)들이 저비용 고용량 NAND 기술들로 옮겨 감에 따라, ("EB" 또는 NAND 매체의 최소 소거 입도(granularity)인) NAND 소거 블록 크기의 증가와 함께 대역 크기가 증가한다. 본 명세서에서 논의된 바와 같이, "대역"은 일반적으로 몇몇 NAND 다이에 걸쳐 동일한 EB(들)로 구성되는(또는 그렇지 않으면 포함하는) 로직 구조 또는 블록을 지칭한다. 더 신규한 SSD들은 더 작은 수의 높은 대역들을 갖는다. 일반적으로, 가비지 수집의 주요 목적은 유효하지 않은 데이터에 의해 차지되는 자유 공간에 대한 것이다. 본 명세서에서 논의된 바와 같이, "유효하지 않은 데이터"는 일반적으로 오래되고 더 이상 사용할 수 없는 것으로 간주되는 데이터를 지칭한다. 예를 들어, (적어도 하나의 명령어 세트 아키텍처에 따라) ATA 트림 커맨드는 사용자 데이터를 포함하는- 그러나 사용자 데이터가 더 이상 사용되지 않는 -NAND 블록들을 유효하지 않은 것으로서 선행적으로(proactively) 마킹할 수 있게 한다. 이는 내부 가비지 수집 활동 동안 오래된 데이터를 이동시킬 필요성을 제거하는 것에 의해 SSD가 보다 효율적일 수 있게 한다. 또한, 이 접근법은 많은 양의 데이터가 폐기된 후에 기입 성능을 향상시킨다. 그 주요 목적 외에도, 웨어 레벨링 및 BDR(Background Data Refresh) 동안 일부 SSD 가비지 수집 메커니즘들은 일관된 SSD 성능을 유지하면서 유효한 데이터를 이동시키는 것을 핸들링할 수 있다. 이러한 모든 기능들을 수행하기 위해, 몇몇 대역들이 가비지 수집을 위해 예약된다. 이 예약된 대역들은 드라이브의 유효 스페어(effective spare)에 포함되지 않는다. 본 명세서에서 논의된 바와 같이, "유효 스페어"는 일반적으로 로직 보고된 용량(logical reported capacity)을 초과하여 드라이브의 여분의 물리적 용량의 양을 지칭한다. 대역 크기가 증가하기 때문에, 가비지 수집에 요구되는 예약된 대역들은 SSD의 유효 스페어에서 먼 물리적 공간의 더 많은 부분을 계속 차지하여, 성능을 저하시키고 SSD 수명을 감소시킨다(기입 증폭(Write Amplification)(WA)을 증가시킨다).
또한, 초기 가비지 수집 설계는 구현의 간단함을 위해 유효 스페어를 트레이드 오프하는 경향이 있었고 특정 작업부하 성능 일관성 목표들을 만족시키기 위해 여분의 예약된 대역들을 허용했다. 그러나, 대역 크기들의 증가함에 따른 트레이드-오프는 더 이상 비용 효율적이 아니라는 것이다. 또한, 정상 상태 동안 시스템의 작업부하에 대한 이해를 기반으로 일부 양의 리소스를 사용하여 자유 공간 생성이 호스트 소비와 동일한 속도로 실행된다. 그러나, 작업부하 천이 동안 가비지 수집은 그 리소스 할당을 적응시킬 필요가 있을 수 있고 이는 그것이 호스트에 뒤떨어지게 할 수 있다. 따라서, 작업부하 천이 동안 호스트는 자유 공간이 생성되는 것보다 빠르게 자유 공간을 소비할 수 있고 올바르게 관리되지 않으면, 다른 시스템 서비스들이 자유 공간을 받지 못할 수 있고 전체 SSD가 고장날 수 있다.
작업부하 천이들 동안 이러한 재앙적 고장이 일어나는 것을 방지하기 위해, 가비지 수집은 그것이 그 리소스들을 적응시키고 호스트를 따라 잡을 때 그 대역들 중 일부를 호스트가 소비할 예약 공간으로서 사용할 수 있다. 소비되는 예약 공간의 양은 리소스들이 얼마나 신속하게 신규 작업부하에 적응되는지에 의존한다. 가비지 수집이 그 리소스들을 빠르게 적응할 수 있게 하는 것에 의해, 가비지 수집을 위해 예약된 대역들 중 일부가 자유롭게 되고 SSD의 유효 스페어로서 반환될 수 있다.
이를 위해, 일부 실시예는 인입(예를 들어, I/O(입력/출력)) 작업부하에 대한 가비지 수집 리소스 할당을 신속하게 적응시키기 위한 메커니즘 및 고체 상태 드라이브(SSD) 유효 스페어 용량을 최대화하는 것에 관한 것이다. 실시예는 가비지 수집의 운용 스페어 요건들을 최소화하는 것에 의해 SSD의 유효 스페어를 동적으로 최대화하는 능력을 제공한다. 유효 스페어를 증가시키는 것을 통해(예를 들어, 기회주의적으로) SSD 성능이 개선되고, 기입 증폭이 감소되며, 전체 드라이브 수명이 증가된다. 또한, 예상 사용자 또는 고객 작업부하에 대해 잘 이해하고 있으면, 목표 스페어 레벨을 달성하기 위해 SSD에 NAND 매체가 더 적게 요구되어서, BOM(Bill-Of-Materials) 비용이 감소된다.
또한, 일부 실시예가 NAND 매체를 참조하여 논의되지만, 실시예는 NAND 매체에 한정되지 않고 NOR 매체에 적용될 수 있다. 또한, 일부 실시예가 (예를 들어, NAND 및/또는 NOR 유형의 메모리 셀들을 포함하는) SSD들을 참조하여 논의되어도, 실시예들은 SSD들에 한정되지 않고, 예를 들어, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, 바이트 어드레싱가능 3차원 크로스 포인트 메모리, PCM(Phase Change Memory) 등 중 하나 이상을 포함하는 다른 유형의 비휘발성 스토리지 디바이스들(또는 비휘발성 메모리(NVM))에 사용될 수 있다.
본 명세서에서 논의된 기술들은, 도 1 내지 도 6을 참조하여 논의된 것들을 포함한 다양한 컴퓨팅 시스템들(예를 들어, 데스크톱, 워크스테이션, 서버, 랙 시스템 등과 같은 비이동형 컴퓨팅 디바이스, 및 스마트폰, 태블릿, UMPC(Ultra-Mobile Personal Computer), 랩톱 컴퓨터, Ultrabook™ 컴퓨팅 디바이스, 스마트 시계, 스마트 안경, 스마트 팔찌 등과 같은 이동형 컴퓨팅 디바이스를 포함함)에서 제공될 수 있다. 보다 구체적으로, 도 1은 실시예에 따른 컴퓨팅 시스템(100)의 블록도를 도시한다. 시스템(100)은 하나 이상의 프로세서(102-1 내지 102-N)(일반적으로 본 명세서에서 "프로세서들(102)" 또는 "프로세서(102)"로 지칭됨)를 포함할 수 있다. 프로세서들(102)은 상호접속부 또는 버스(104)를 통해 통신할 수 있다. 각각의 프로세서는 다양한 컴포넌트들을 포함할 수 있는데, 그들 중 일부는 명료성을 위해 프로세서(102-1)만을 참조하여 논의된다. 따라서, 나머지 프로세서들(102-2 내지 102-N) 각각은 프로세서(102-1)를 참조하여 논의되는 것과 동일하거나 유사한 컴포넌트들을 포함할 수 있다.
실시예에서, 프로세서(102-1)는 (본 명세서에서 "코어들(106)" 또는 보다 일반적으로 "코어(106)"로 지칭되는) 하나 이상의 프로세서 코어들(106-1 내지 106-M), (다양한 실시예들에서 공유 캐시(shared cache) 또는 전용 캐시(private cache)일 수 있는) 캐시(108), 및/또는 라우터(110)를 포함할 수 있다. 프로세서 코어들(106)은 단일의 IC(integrated circuit) 칩 상에 구현될 수 있다. 또한, 이 칩은 하나 이상의 공유 및/또는 전용 캐시(예컨대, 캐시(108)), 버스들 또는 상호접속부들(예컨대, 버스 또는 상호접속부(112)), 로직(120), 메모리 제어기들(예컨대, 도 4 내지 도 6을 참조하여 논의된 것들), 또는 다른 컴포넌트들을 포함할 수 있다.
일 실시예에서, 라우터(110)는 프로세서(102-1) 및/또는 시스템(100)의 다양한 컴포넌트들 사이에 통신하는 데 이용될 수 있다. 더욱이, 프로세서(102-1)는 하나 초과의 라우터(110)를 포함할 수 있다. 또한, 다수의 라우터(110)는 프로세서(102-1) 내부의 또는 외부의 다양한 컴포넌트들 사이의 데이터 라우팅을 가능하게 하도록 통신할 수 있다.
캐시(108)는 프로세서(102-1)의 하나 이상의 컴포넌트, 예컨대 코어들(106)에 의해 이용되는 데이터(예를 들어, 명령어들을 포함함)를 저장할 수 있다. 예를 들어, 캐시(108)는 프로세서(102)의 컴포넌트들에 의한 더 빠른 액세스를 위해 메모리(114)에 저장된 데이터를 로컬 캐싱할 수 있다. 도 1에 도시된 바와 같이, 메모리(114)는 상호접속부(104)를 통해 프로세서들(102)과 통신할 수 있다. 실시예에서, (공유될 수 있는) 캐시(108)는 다양한 레벨들을 가질 수 있는데, 예를 들어 캐시(108)는 중간 레벨 캐시 및/또는 최종 레벨 캐시(last-level cache)(LLC)일 수 있다. 또한, 코어들(106) 각각은 레벨 1(L1) 캐시(116-1)(일반적으로 본 명세서에서 "L1 캐시(116)"로 지칭됨)를 포함할 수 있다. 프로세서(102-1)의 다양한 컴포넌트들은, 메모리 제어기나 허브 및/또는 버스(예를 들어, 버스(112))를 통해, 직접적으로 캐시(108)와 통신할 수 있다.
도 1에 도시된 바와 같이, 메모리(114)는 메모리 제어기(120)를 통해 시스템(100)의 다른 컴포넌트들에 연결될 수 있다. 메모리(114)는 휘발성 메모리를 포함하며, 교환가능하게 메인 메모리로 지칭될 수 있다. 메모리 제어기(120)가 상호접속부(104)와 메모리(114) 사이에 연결되는 것으로 도시되어 있어도, 메모리 제어기(120)는 시스템(100)의 다른 곳에 위치할 수 있다. 예를 들어, 메모리 제어기(120) 또는 그것의 부분들은 일부 실시예들에서 프로세서들(102) 중 하나 내에 제공될 수 있다.
시스템(100)은 또한 SSD 제어기 로직(125)을 통해 상호접속부(104)에 연결된 SSD(130)와 같은 비휘발성(NV) 스토리지 디바이스를 포함할 수 있다. 따라서, 로직(125)은 시스템(100)의 다양한 컴포넌트들에 의한 SSD(130)로의 액세스를 제어할 수 있다. 또한, 로직(125)이 도 1에서 상호접속부(104)에 직접 연결된 것으로 도시되어 있어도, 로직(125)은 대안적으로 시스템(100)의 하나 이상의 다른 컴포넌트와 스토리지 버스/상호접속부(예컨대, SATA(Serial Advanced Technology Attachment) 버스, PCI(Peripheral Component Interconnect)(또는 PCI 익스프레스(PCIe) 인터페이스) 등)를 통해 통신할 수 있다(예를 들어, 스토리지 버스는 버스 브리지, 칩셋(예컨대, 도 4 내지 도 6을 참조하여 논의된 것) 등과 같은 일부 다른 로직을 통해 상호접속부(104)에 연결됨). 추가적으로, 로직(125)은 다양한 실시예들에서 동일한 IC(Integrated Circuit) 디바이스 상에(예를 들어, SSD(130)와 동일한 인클로저에 또는 SSD(130)와 동일한 IC 디바이스 상에) 제공되거나 또는 (도 1 및 도 4 내지 도 6을 참조하여 논의된 것과 같은) 메모리 제어기 로직에 통합될 수 있다.
또한, 로직(125) 및/또는 SSD(130)는 하나 이상의 센서에 의해 검출된 값들 또는 그들의 상태를 표시하는 (예를 들어, 하나 이상의 비트 또는 신호의 형태의) 정보를 수신하도록 하나 이상의 센서(도시되지 않음)에 연결될 수 있다. 이러한 센서(들)는, 온도, 동작 주파수, 동작 전압, 전력 소비 및/또는 코어간 통신 액티비티 등과 같이 시스템/플랫폼의 전력/열 거동에 영향을 미치는 다양한 인자들에서의 변동들을 감지하기 위해 코어들(106), 상호접속부들(104 또는 112), 프로세서(102) 외부의 컴포넌트들, SSD(130), SSD 버스, SATA 버스, 로직(125), 로직(160) 등을 포함한 시스템(100)(또는 예를 들어 도 4 내지 도 6을 포함한 다른 도면들을 참조하여 논의된 것들과 같이 본 명세서에서 논의된 다른 컴퓨팅 시스템들)의 컴포넌트들에 근접하게 제공될 수 있다.
도 1에 도시된 바와 같이, SSD(130)는 SSD(130)와 동일한 인클로저에 있을 수 있고 및/또는 SSD(130)의 PCB(Printed Circuit Board) 상에 완전히 집적된 로직(160)을 포함할 수 있다. 로직(160)은 예를 들어, 도 2a 내지 도 6을 참조하여 본 명세서에서 논의된 바와 같이 인입 I/O(입력/출력) 작업부하에 대한 가비지 수집 리소스 할당을 신속하게 적응시키는 메커니즘을 제공한다.
더 구체적으로, 실시예(포워드 MAV(Moving Average Validity) 또는 FMAV로서 또한 지칭됨)는 가비지 수집이 그 리소스들을 변하는 작업부하들에 훨씬 빠르게 적응시킬 수 있게 한다; 따라서, 그것이 요구하는 대역들의 수를 감소시킨다. 이는 이어서 더 많은 유효 스페어, 더 나은 성능 및 더 긴 SSD 수명을 의미한다. 이 문제를 해결하기 위해, 가비지 수집은 방금 처리된 대역의 상태 대신 가비지 수집의 후보들인 대역들의 상태를 검사할 수 있다. 후보 대역들에서 유효한 데이터의 양을 검사하는 것에 의해, 가비지 수집은 인입 작업부하에 대해 요구되는 리소스들의 더 나은 표현을 갖고 그 리소스 할당을 더 빠르게 적응시킬 수 있다.
일부 구현예들(예컨대, 도 2a의 흐름도/블록도)에서, 매번 (후보 대역들의 큐(208)로부터의) 대역이 가비지 수집(204)에 의해 처리될 때마다, 해당 대역 내의 유효 데이터의 양이 기록된다. 처리된 최종(예를 들어, 32) 대역들의 유효성의 이동 평균(202)은 리어-뷰(rear-view) 이동 평균 유효성(또는 리어-뷰 MAV)라 불린다. 이것은 가비지 수집(204)이 요구하는 리소스들이 얼마나 많은지를 계산할 뿐만 아니라 작업부하를 나타내기 위해 사용된다. 유효한 데이터의 양이 가비지 수집이 얼마나 많은 작업을 수행할 필요가 있는지와 직접 관련이 있기 때문에 이동 평균 유효성은 얼마나 많은 리소스들이 요구되는지에 대한 양호한 표현이다. 예를 들어, 처리된 최종 32 대역들이 20% 유효 데이터를 포함했다면, 로직/펌웨어는 가비지 수집 작업을 위해 시스템 버퍼의 20%(오버헤드에 위해 일부 가산기를 더함)를 할당한다.
그러나 리어-뷰 MAV는 최종 32 대역들의 역사적인 이동 평균이다. 이는 더 많은 리소스를 요구하는 인입 작업부하가 이전 작업부하와 동일한 양의 리소스를 사용할 수 있음을 의미한다. 호스트 작업부하 변경과 올바른 값으로 안정화하는 리어-뷰 MAV 사이에 상대적으로 매우 긴 시간 지연이 있을 수 있다. 이 시간 동안, 가비지 수집이 호스트보다 뒤질 것이고, 자유 공간 생성이 호스트 소비와 정합하지 않을 것이고 자유 공간이 떨어질 것이다. 추가적인 대역들이 가비지 수집이 따라 잡을 때까지 호스트 소비를 위한 예약 공간으로서 기능을 하기 위해 요구된다. "쿠션(cushion)"으로서 추가적인 대역들이 없으면 다른 중요한 시스템 서비스들은 자유 공간을 받지 못할 것이고 시스템이 고장날 것이다.
도 2b는 시간 경과에 따른 이용 가능한 자유 공간의 그래프를 도시한다(여기서 이용 가능한 자유 공간은 이용 가능한 인다이렉션 유닛(도면들에서 "IND"로 라벨링됨)으로서 표현됨). 보다 구체적으로, 도 2b는 작업부하 천이 동안 자유 공간에 대한 리어-뷰 MAV의 효과를 강조한다. 작업부하 천이는 화살표(210) 주위에서 발생한다. 왼쪽의 작업부하는 0의 MAV(리어-뷰 MAV)에 의해 표현되는 한편, 오른쪽의 작업부하는 약 80의 MAV를 가질 것이다. "이용 가능(Available)"은 시스템이 현재 갖는 자유 공간의 양이다. "정상(Normal)"에서, 자유 공간 생성은 호스트 소비와 동일하다. 목표는 MAV=0인 작업부하들을 제외하고 항상 "정상"에 또는 그에 매우 가까운 "이용 가능"을 갖는 것이다. "이용 가능"이 "임계(Critical)"에 도달하면, 다른 시스템 서비스들은 자유 공간을 받지 못할 것이고 이전에 논의한 것과 같이 시스템이 고장날 수 있다.
도 2b에서, "이용 가능"은 "정상" 아래로 현저하게 떨어지지만 "정상"과 "임계" 사이의 호스트 소비를 위한 예약 공간의 여분의 대역들 때문에 "임계"에 도달하지 않는다. MAV가 그 올바른 값에 천천히 접근함에 따라 "이용 가능"이 "정상"에 어떻게 접근하는지를 유의한다. MAV가 더 빨리 변경되면, "이용 가능"이 "정상" 아래로 현저하게 떨어지지 않고 예약된 공간의 소수 대역들이 SSD에 대한 유효 스페어로서 반환될 수 있다.
자유 공간이 "정상" 아래로 현저하게 떨어지는 것을 방지하기 위해, 실시예에서 포워드 MAV(FMAV)가 이용될 수 있다(예를 들어, 실시예에 따른 FMAV의 블록도/흐름도를 도시하는 도 2c 참조). 실시예에서, 로직(160)은 도 2c에 도시된 블록들 중 하나 이상을 포함한다. 가비지 수집 프로세싱(226)에 대한 후보 대역들은 큐(들)(228)에서 조직된다. 이동 평균 유효성(222)을 계산하기 위해 큐들 내의 대역들의 유효성을 사용하는 것에 의해, 가비지 수집(224)은 인입 작업부하에 요구되는 리소스들의 더 나은 표현을 갖고 그 리소스 할당을 더 빠르게 적응시킬 수 있다.
도 2d는 시간 경과에 따라 이용 가능한 자유 공간의 그래프를 도시한다. 보다 구체적으로, 도 2d는 작업부하 천이 동안 자유 공간에 대한 FMAV의 효과를 강조한다. 작업부하 천이는 화살표(250) 주위에서 발생한다. 왼쪽의 작업부하는 0의 MAV(FMAV)에 의해 표현되는 한편, 오른쪽의 작업부하는 약 80의 MAV를 가질 것이다. MAV는 작업부하의 변경에 신속하게 응답하기 때문에, 이용 가능이 정상 아래로 현저하게 떨어지지 않고 예약 공간의 몇몇 대역들이 SSD의 유효 스페어로서 반환될 수 있다. 현재 작업부하 및 가비지 수집이 작업부하 천이들 동안 그 리소스 할당을 적응시키는 데 걸리는 시간의 양은 기능성 및 SSD 성능 일관성을 보장하기 위해 가비지 수집에 의해 요구되는 예약된 대역들의 수를 결정하는 2개의 주요 인자이다.
높은 WA를 생성하는 작업부하들은 낮은 WA 작업부하들에 비교하여 예약된 대역들이 덜 필요하다. SSD에서 실행 중인 작업부하를 검출하는 것에 의해 가비지 수집은 여전히 성능 일관성을 유지하면서 불필요한 예약된 대역들을 유효 스페어로서 릴리스할 수 있다. 또한, 작업부하 천이들 동안 그 리소스 할당을 신속하게 적응시키는 것에 의해, 가비지 수집(224)은 SSD 기능성을 유지하면서 추가적인 예약된 대역들을 유효 스페어로서 릴리스할 수 있다.
이전에 논의한 바와 같이, 일부 가비지 수집 구현예들은 SSD 기능성 및 성능 일관성을 위해 최악의 경우에 기초하여 고정된 수의 대역을 예약할 수 있다. 일부 실시예에 따르면, 불필요한 예약된 대역들은 작업부하에 기초하여 유효 스페어로서 반환되고, 높은 WA 작업부하들은 예를 들어 가장 많은 스페어를 수신한다. 추가적인 유효 스페어는 더 나은 성능 및 더 낮은 WA를 의미한다.
이 문제를 해결하기 위해, 가비지 수집 로직(예를 들어, 도 2c의 로직(226))은 처리될 대역의 이동 평균 유효성(MAV)을 검사한다. 가비지 수집을 위한 예약된 대역들의 수는 MAV에 기초하여 조정된다. MAV와 WA는 직접적인 관계가 있기 때문에, 높은 WA와 MAV를 갖는 작업부하들에는 적은 예약된 대역들 및 더 많은 유효 스페어가 할당되지만 낮은 WA/MAV를 갖는 작업부하들은 그 반대의 것들을 받는다.
또한, 일부 구현예에서, 파워 업(power up) 동안, SSD는 가비지 수집의 사용을 위해 몇몇 예약된 대역들을 정적으로 할당한다. 예를 들어, 정상 동작 동안 성능 일관성을 유지하기 위해 10개의 대역이 예약되고 작업부하 천이 동안 SSD 기능성을 유지하기 위해 추가적인 10개의 대역이 예약된다. 예약된 대역들의 수는 고정된 채로 있고 현재의 작업부하에 기초하여 몇몇의 예약된 대역들이 필요하지 않더라도 변경되지 않는다. 예를 들어, 성능 일관성 요건들은 드라이브 성능이 평균의 90% 미만으로 떨어지지 않는 것을 요구한다. 이 요건을 만족시키기 위해, 가비지 수집은 SSD의 자유 공간의 양 및 작업부하의 WA를 피드백으로서 사용하여 얼마나 많은 리소스들 및 대역폭이 요구되는지를 결정한다. WA와 MAV는 직접적인 관계가 있기 때문에, 로직/펌웨어는 처리될 대역들의 MAV를 작업부하의 WA의 측정으로서 사용한다. 도 2e는 WA, 자유 공간 및 호스트/가비지 수집 대역폭(가비지 수집 대역폭은 호스트 대역폭의 역수임) 사이의 관계에 대한 그래프를 도시한다.
10개의 대역 성능 일관성 쿠션(도 2e의 정상에서 코너(Corner))에 대한 이유는 규칙적인 시간 간격으로 BDR 및 웨어 레벨링에 의해 가비지 수집 로직으로 전송된 유효한 대역들을 완전히 흡수하기 위해서이다. BDR 및 웨어-레벨 대역들은 최대 100%까지 임의의 유효성을 가질 수 있다. 주어진 호스트 작업부하의 WA가 매우 낮으면(예를 들어, 1에 가깝게), 호스트는 본질적으로 기입 대역폭의 100%를 받고 있다(도 2e의 곡선(270)). 그러나, 가비지 수집이 BDR 및 웨어 레벨링 대역들을 처리할 때 호스트는 최대 10%의 성능 저하를 또한 기대한다. 이 경우, 가비지 수집은 기입 대역폭의 최대 10%까지만 되도록 허용된다. 이는 가비지 수집이 하나의 BDR/웨어 레벨링 대역을 재기입하는 동안 호스트가 공간 중 10개의 대역을 소비할 것이라는 것을 의미한다. 중요하게는, 10개 대역 성능 일관성 쿠션은 가비지 수집이 최대 10%까지 대역폭을 단지 취할 수 있기 때문에 낮은 WA 작업부하(예를 들어, 약 1)에 대해서만 요구된다. WA가 높을 때, 가비지 수집은 성능 일관성을 유지하면서 호스트 자유 공간 소비와 정확히 정합하는 충분한 대역폭(도 2e의 곡선(274))이 허용된다.
또한, 작업부하 천이들 동안 가비지 수집이 인입 작업부하에 그 리소스들을 적응시킬 때까지 자유 공간이 현저하게 떨어질 수 있다. 가비지 수집이 따라 잡을 때까지 호스트 소비를 위한 예약 공간으로서 기능하기 위해 추가적인 대역들(도 2e에서 코너 내지 임계)이 요구된다. 쿠션과 같은 추가적인 대역들이 없으면, 다른 중요한 시스템 서비스들이 자유 공간을 받지 못하고 시스템이 고장날 것이다. 소비되는 예약 공간의 양은 리소스들이 얼마나 신속하게 신규 작업부하에 적응되는지에 의존한다. 리소스들이 신속하게 적용되면, 코너와 임계 사이의 일부 대역이 유효 스페어로서 릴리스될 수 있다.
이를 위해, 일부 실시예에서, 매번 대역이 가비지 수집 로직(예를 들어, 도 2c의 로직(224))에 의해 처리될 때마다, 성능 일관성 및 SSD 기능성을 유지하는 데 필요한 예약된 대역들의 수는 MAV에 기초하여 재계산된다. 낮은 WA 작업부하들만이 10개의 대역 성능 일관성 쿠션(도 2e의 정상 내지 코너)을 필요로 하기 때문에, MAV가 증가하기 시작하자마자 쿠션이 빨리 감소된다. 반대로, 쿠션은 MAV가 감소하기 시작할 때 증가된다. 또한, 작업부하 천이들 동안 가비지 수집의 리소스 할당을 촉진하기 위한 메커니즘(예를 들어, 로직(160))은 또한 SSD 기능성을 위해 사용되는 10개의 대역 쿠션(도 2e에서 코너 내지 임계)의 감소를 허용한다.
도 2f는 일 실시예에 따라 이용 가능한 자유 공간 대 시간의 그래프를 도시한다. 더 구체적으로, 도 2f는 작업부하의 WA와 함께 예약된 대역 천이들의 수가 얼마인지를 도시한다. 도 2f에 도시된 바와 같이, 타임 스탬프들 1000-8500 및 14800-21000 동안: 높은 WA(예를 들어, 2보다 큰) 작업부하(4K 랜덤 기입들)를 실행하고 정상 내지 코너 = 코너 내지 임계 = 2개 대역이 예약된다. 또한, 타임 스탬프 8501-14799 동안: 낮은 WA(약 1) 작업부하(128K 순차 기입)를 실행하고 정상 내지 코너 = 코너 내지 임계 = 10개 대역이 예약된다.
도 3은 실시예에 따른, SSD의 다양한 컴포넌트의 블록도를 도시한다. 로직(160)은, 예를 들어 도 3에 도시된 바와 같이, SSD 또는 SSD 제어기 로직 내부와 같은 다양한 위치에 위치될 수 있다. SSD(130)는 제어기 로직(382)(이는 차례로 하나 이상의 프로세서 코어 또는 프로세서(384) 및 메모리 제어기 로직(386)을 포함함), RAM(Random Access Memory)(388), 펌웨어 스토리지(390), 및 하나 이상의 메모리 모듈 또는 다이(392-1 내지 392-n)(이는 NAND 플래시, NOR 플래시, 또는 도 2a 내지 도 2f를 참조하여 논의된 것들과 같은 다른 유형의 비휘발성 메모리를 포함할 수 있음)를 포함한다. 메모리 모듈들(392-1 내지 392-n)은 하나 이상의 메모리 채널 또는 버스를 통해 메모리 제어기 로직(386)에 연결된다. 또한, SSD(130)는 인터페이스(예컨대, SATA, SAS, PCIe(Peripheral Component Interconnect Express) 등 인터페이스)를 통해 로직(125)과 통신한다. 도 1 내지 도 6을 참조하여 논의된 하나 이상의 동작은 도 3의 하나 이상의 컴포넌트에 의해 수행될 수 있다, 예를 들어, 프로세서들(384) 및/또는 제어기(382)가 메모리 모듈들(392-1 내지 392-n)에 기입되거나 판독되는 데이터를 압축/압축 해제(또는 그렇지 않으면 압축/압축 해제를 야기)할 수 있다. 또한, 도 1 내지 도 6의 동작들 중 하나 이상은 펌웨어(390)에 프로그래밍될 수 있다. 또한, 제어기(382)는 로직(160)을 포함할 수 있다.
따라서, 일부 실시예는 다음 구현예들 중 하나 이상을 제공한다:
(1) SSD에서 실행 중인 작업부하를 검출하는 것에 의해 가비지 수집은 여전히 성능 일관성을 유지하면서 불필요한 예약된 대역들을 유효 스페어로서 릴리스할 수 있다;
a. 매번 대역이 가비지 수집에 의해 처리될 때마다, 성능 일관성 및 SSD 기능성을 유지하는 데 필요한 예약된 대역들의 수는 MAV에 기초하여 재계산된다.
b. 낮은 WA 작업부하들만이 10개의 대역 성능 일관성 쿠션(도 2e의 정상 내지 코너)을 필요로 하기 때문에, MAV가 증가하기 시작하자마자 쿠션이 감소된다(그 결과 - 유효 스페어, 성능 및 내구성이 증가되고, WA가 감소된다). 반대로, 쿠션은 MAV가 감소하기 시작할 때 증가된다(그 원래 값들로 되돌아 감); 및/또는
(2) 또한, 작업부하 천이들 동안 그 리소스 할당을 신속하게 적응시키는 것에 의해, 가비지 수집은 SSD 기능성을 유지하면서 추가적인 예약된 대역들을 유효 스페어로서 릴리스할 수 있다;
a. 가비지 수집에 대한 후보 대역들은 큐(들)에서 조직된다. 이동 평균 유효성을 계산하기 위해 큐들 내의 대역들의 유효성을 사용하는 것에 의해, 가비지 수집은 인입 작업부하에 요구되는 리소스들의 더 나은 표현을 갖고 그 리소스 할당을 더 빠르게 적응시킬 수 있다;
b. MAV는 작업부하의 변경에 신속하게 응답하기 때문에, 이용 가능이 정상 아래로 현저하게 떨어지지 않고 예약 공간의 몇몇 추가적인 대역들(시스템이 자유 공간을 받지 못하고 고장나는 것을 방지하기 위해 이전에 사용된 그러한 대역들)이 이제 SSD의 유효 스페어로서 반환될 수 있어서, 상기의 (1)의 효과를 최대화한다.
도 4는 실시예에 따른 컴퓨팅 시스템(400)의 블록도를 도시한다. 컴퓨팅 시스템(400)은 상호접속부 네트워크(또는 버스)(404)를 통해 통신하는 하나 이상의 CPU들(central processing unit(s))(CPUs)(402) 또는 프로세서들을 포함할 수 있다. 프로세서들(402)은 범용 프로세서, (컴퓨터 네트워크(403)를 통해 통신되는 데이터를 처리하는) 네트워크 프로세서, (셀 폰들, 스마트 폰들 등에 사용되는 것들과 같은) 애플리케이션 프로세서, 또는 (RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer)를 포함하는) 다른 유형의 프로세서를 포함할 수 있다. 다양한 유형의 컴퓨터 네트워크(403)가 유선(예를 들어, 이더넷, 기가비트, 파이버 등) 또는 무선 네트워크들(예컨대, 셀룰러, 3G(3세대 셀 폰 기술 또는 3세대 무선 포맷(UWCC)), 4G, LPE(Low Power Embedded) 등)을 포함하여 이용될 수 있다. 또한, 프로세서들(402)은 단일 또는 다중 코어 설계를 가질 수 있다. 다중 코어 설계를 갖는 프로세서들(402)은 동일한 IC(integrated circuit) 다이 상에 상이한 유형의 프로세서 코어들을 집적할 수 있다. 또한, 다중 코어 설계를 갖는 프로세서들(402)은 대칭 또는 비대칭 멀티프로세서들로서 구현될 수 있다.
실시예에서, 프로세서들(402) 중 하나 이상은 도 1의 프로세서들(102)과 동일하거나 유사할 수 있다. 예를 들어, 하나 이상의 프로세서(402)는 하나 이상의 코어(106) 및/또는 캐시(108)를 포함할 수 있다. 또한, 도 1 내지 도 3을 참조하여 논의된 동작들은 시스템(400)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.
칩셋(406)은 또한 상호접속부 네트워크(404)와 통신할 수 있다. 칩셋(406)은 GMCH(graphics and memory control hub)(408)를 포함할 수 있다. GMCH(408)는 메모리(114)와 통신하는 메모리 제어기(410)(실시예의 도 1의 메모리 제어기(120)와 동일하거나 유사할 수 있음)를 포함할 수 있다. 메모리(114)는, CPU(402) 또는 컴퓨팅 시스템(400)에 포함되는 임의의 다른 디바이스에 의해 실행되는 명령어들의 시퀀스들을 포함하는 데이터를 저장할 수 있다. 또한, 시스템(400)은 로직(125), SSD(130) 및/또는 로직(160)(이들은 다양한 실시예들에서, 예시된 바와 같이 버스(422)를 통해, 로직(125)이 칩셋(406)에 통합되는 경우 404와 같은 다른 상호접속부들을 통하거나 하여 시스템(400)에 연결될 수 있음)을 포함한다. 일 실시예에서, 메모리(114)는 하나 이상의 휘발성 스토리지(또는 메모리) 디바이스, 예컨대 랜덤 액세스 메모리(RAM), 동적 RAM(DRAM), 동기식 DRAM(SDRAM), 정적 RAM(SRAM), 또는 다른 유형의 스토리지 디바이스를 포함할 수 있다. 본 명세서에서 논의된 임의의 NVM을 포함하여, 하드 디스크 드라이브, 플래시 등과 같은 비휘발성 메모리가 또한 이용될 수 있다. 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가적인 디바이스들이 상호접속부 네트워크(404)를 통해 통신할 수 있다.
GMCH(408)는 그래픽 가속기(416)와 통신하는 그래픽 인터페이스(414)를 또한 포함할 수 있다. 일 실시예에서, 그래픽 인터페이스(414)는 AGP(accelerated graphics port) 또는 PCI(Peripheral Component Interconnect)(또는 PCIe(PCI express) 인터페이스)를 통해 그래픽 가속기(416)와 통신할 수 있다. 실시예에서, 디스플레이(417)(예컨대, 플랫 패널 디스플레이, 터치 스크린 등)는, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 스토리지 디바이스에 저장된 이미지의 디지털 표현을 디스플레이에 의해 해석되고 디스플레이되는 디스플레이 신호들로 변환하는 신호 변환기를 통해, 그래픽 인터페이스(414)와 통신할 수 있다. 디스플레이 디바이스에 의해 생성된 디스플레이 신호들은, 디스플레이(417)에 의해 해석되고 후속하여 디스플레이 상에 디스플레이되기 이전에, 다양한 제어 디바이스들을 통과할 수 있다.
허브 인터페이스(418)는 GMCH(408) 및 ICH(input/output control hub)(420)가 통신하는 것을 허용할 수 있다. ICH(420)는 컴퓨팅 시스템(400)과 통신하는 I/O 디바이스들에 대한 인터페이스를 제공할 수 있다. ICH(420)는 주변 장치 브리지(또는 제어기)(424), 예컨대 PCI(peripheral component interconnect) 브리지, USB(universal serial bus) 제어기, 또는 다른 유형의 주변 장치 브리지들 또는 제어기들을 통해 버스(422)와 통신할 수 있다. 브리지(424)는 CPU(402)와 주변 장치 디바이스들 사이에 데이터 경로를 제공할 수 있다. 다른 유형의 토폴로지들이 이용될 수 있다. 또한, 다수의 버스가 예를 들어 다수의 브리지 또는 제어기를 통해 ICH(420)와 통신할 수 있다. 또한, ICH(420)와 통신하는 다른 주변 장치들은, 다양한 실시예들에서, IDE(integrated drive electronics) 또는 SCSI(small computer system interface) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, DVI(digital video interface)) 또는 다른 디바이스들을 포함할 수 있다.
버스(422)는 오디오 디바이스(426), 하나 이상의 디스크 드라이브(들)(428), 및 (예를 들어 유선 또는 무선 인터페이스를 통해 컴퓨터 네트워크(403)와 통신하는) 네트워크 인터페이스 디바이스(430)와 통신할 수 있다. 도시된 바와 같이, 네트워크 인터페이스 디바이스(430)는, (예를 들어, IEEE(Institute of Electrical and Electronics Engineers) 802.11 인터페이스(IEEE 802.11a/b/g/n/ac 등을 포함함), 셀룰러 인터페이스, 3G, 4G, LPE 등을 통해) 네트워크(403)와 무선으로 통신하기 위해 안테나(431)에 연결될 수 있다. 다른 디바이스들은 버스(422)를 통해 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(430)와 같은) 다양한 컴포넌트들은 일부 실시예들에서 GMCH(408)와 통신할 수 있다. 추가로, 프로세서(402)와 GMCH(408)는 조합되어 단일의 칩을 형성할 수 있다. 또한, 그래픽 가속기(416)는 다른 실시예들에서 GMCH(408) 내에 포함될 수 있다.
또한, 컴퓨팅 시스템(400)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는, 판독 전용 메모리(ROM), 프로그래밍가능 ROM(PROM), 소거가능 PROM(EPROM), 전기적 EPROM(EEPROM), 디스크 드라이브(예를 들어, 428), 플로피 디스크, 컴팩트 디스크 ROM(CD-ROM), DVD(digital versatile disk), 플래시 메모리, 광자기 디스크, 또는 (예를 들어, 명령어들을 포함하는) 전자 데이터를 저장할 수 있는 다른 유형의 비휘발성 머신 판독 가능 매체 중 하나 이상을 포함할 수 있다.
도 5는 실시예에 따른 점대점(point-to-point)(PtP) 구성으로 배열되는 컴퓨팅 시스템(500)을 도시한다. 특히, 도 5는 프로세서들, 메모리, 및 입력/출력 디바이스들이 다수의 점대점 인터페이스에 의해 상호접속되는 시스템을 도시한다. 도 1 내지 도 4를 참조하여 논의된 동작들은 시스템(500)의 하나 이상의 컴포넌트에 의해 수행될 수 있다.
도 5에 도시된 바와 같이, 시스템(500)은 수개의 프로세서들을 포함할 수 있는데, 명확성을 위해 이들 중 2개의 프로세서(502 및 504)만이 도시된다. 프로세서들(502 및 504) 각각은 메모리들(510 및 512)과의 통신을 가능하게 하는 로컬 MCH(memory controller hub)(506 및 508)를 포함할 수 있다. 메모리들(510 및/또는 512)은 도 1 및/또는 도 4의 메모리(114)를 참조하여 논의된 것과 같은 다양한 데이터를 저장할 수 있다. 또한, MCH(506 및 508)는 일부 실시예들에서 메모리 제어기(120)를 포함할 수 있다. 또한, 시스템(500)은 로직(125), SSD(130), 및/또는 로직(160)(이들은 다양한 실시예에서, 예시된 바와 같이 버스(540/544)를 통해, 로직(125)이 칩셋(520)에 통합되는 경우 칩셋(520) 또는 프로세서(들)(502/504)에 대한 다른 점대점 접속들을 통하거나 하여 시스템(500)에 연결될 수 있음)을 포함한다.
실시예에서, 프로세서들(502 및 504)은 도 4를 참조하여 논의된 프로세서들(402) 중 하나일 수 있다. 프로세서들(502 및 504)은 각각 점대점(PtP) 인터페이스 회로들(516 및 518)을 이용하여 PtP 인터페이스(514)를 통해 데이터를 교환할 수 있다. 또한, 프로세서들(502 및 504) 각각은 점대점 인터페이스 회로들(526, 528, 530 및 532)을 이용하여 개별적인 PtP 인터페이스들(522 및 524)을 통해 칩셋(520)과 데이터를 교환할 수 있다. 칩셋(520)은, 예를 들어, PtP 인터페이스 회로(537)를 사용하여, 고성능 그래픽 인터페이스(536)를 통해 고성능 그래픽 회로(534)와 데이터를 추가로 교환할 수 있다. 도 4를 참조하여 논의된 바와 같이, 그래픽 인터페이스(536)는 일부 실시예에서 디스플레이 디바이스(예를 들어, 디스플레이(417))에 연결될 수 있다.
도 5에 도시된 바와 같이, 도 1의 하나 이상의 코어(106) 및/또는 캐시(108)는 프로세서들(502 및 504) 내에 위치될 수 있다. 그러나, 다른 실시예들은 도 5의 시스템(500) 내의 다른 회로들, 로직 유닛들, 또는 디바이스들에 존재할 수 있다. 또한, 다른 실시예들은 도 5에 도시된 수개의 회로, 로직 유닛 또는 디바이스 전체에 걸쳐 분산될 수 있다.
칩셋(520)은 PtP 인터페이스 회로(541)를 사용하여 버스(540)와 통신할 수 있다. 버스(540)는 이 버스와 통신하는 하나 이상의 디바이스, 예컨대 버스 브리지(542) 및 I/O 디바이스들(543)을 가질 수 있다. 버스(544)를 통해, 버스 브리지(542)는 다른 디바이스들, 예컨대 키보드/마우스(545), 통신 디바이스들(546)(예컨대, 모뎀들, 네트워크 인터페이스 디바이스들, 또는 예를 들어 안테나(431)를 통하는 것을 포함하여, 네트워크 인터페이스 디바이스(430)를 참조하여 논의된 바와 같이, 컴퓨터 네트워크(403)와 통신할 수 있는 다른 통신 디바이스들), 오디오 I/O 디바이스, 및/또는 데이터 스토리지 디바이스(548)와 통신할 수 있다. 데이터 스토리지 디바이스(548)는 프로세서들(502 및/또는 504)에 의해 실행될 수 있는 코드(549)를 저장할 수 있다.
일부 실시예들에서, 본 명세서에서 논의된 컴포넌트들 중 하나 이상은 시스템 온 칩(SOC) 디바이스로서 구현될 수 있다. 도 6은 실시예에 따른 SOC 패키지의 블록도를 도시한다. 도 6에 도시된 바와 같이, SOC(602)는 하나 이상의 CPU(Central Processing Unit) 코어(620), 하나 이상의 GPU(Graphics Processor Unit) 코어(630), 입력/출력(I/O) 인터페이스(640), 및 메모리 제어기(642)를 포함한다. SOC 패키지(602)의 다양한 컴포넌트들은 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 또는 버스에 연결될 수 있다. 또한, SOC 패키지(602)는 다른 도면들을 참조하여 본 명세서에서 논의된 것들과 같은, 더 많거나 더 적은 컴포넌트들을 포함할 수 있다. 또한, SOC 패키지(620)의 각각의 컴포넌트는, 예를 들어 본 명세서에서 다른 도면들을 참조하여 논의된 바와 같이 하나 이상의 다른 컴포넌트를 포함할 수 있다. 일 실시예에서, SOC 패키지(602)(및 그것의 컴포넌트들)는, 예를 들어, 단일의 반도체 디바이스 상에 패키징되는 하나 이상의 IC(integrated circuit) 다이 상에 제공된다.
도 6에 도시된 바와 같이, SOC 패키지(602)는 메모리 제어기(642)를 통해 (다른 도면들을 참조하여 본 명세서에서 논의된 메모리와 유사하거나 동일할 수 있는) 메모리(660)에 연결된다. 실시예에서, 메모리(660)(또는 그것의 부분)는 SOC 패키지(602) 상에 집적될 수 있다.
I/O 인터페이스(640)는, 예를 들어 다른 도면들을 참조하여 본 명세서에서 논의된 것과 같은 상호접속부 및/또는 버스를 통해, 하나 이상의 I/O 디바이스(670)에 연결될 수 있다. I/O 디바이스(들)(670)는 키보드, 마우스, 터치패드, 디스플레이, 이미지/비디오 캡처 디바이스(예컨대, 카메라 또는 캠코더/비디오 레코더), 터치 스크린, 스피커 등 중 하나 이상을 포함할 수 있다. 또한, SOC 패키지(602)는 실시예에서 로직(125)을 포함/집적할 수 있다. 대안적으로, 로직(125)은 SOC 패키지(602)의 외부에(즉, 이산 로직으로서) 제공될 수 있다.
하기 예들은 추가 실시예들과 관련된다. 예 1은 제1 작업부하 및 제2 작업부하에 대응하는 데이터를 저장하기 위한 비휘발성 메모리; 및 제1 작업부하 또는 제2 작업부하의 동작 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 로직을 포함하는 장치를 포함한다. 예 2는 예 1의 장치를 포함하고, 로직은 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 3은 예 2의 장치를 포함하고, 가비지 수집 로직은 비휘발성 메모리의 유효하지 않은 데이터에 의해 점유된 공간을 자유롭게 하기 위한 것이다. 예 4는 예 2의 장치를 포함하고, 하나 이상의 리소스의 할당을 결정하기 위한 로직은 가비지 수집 로직을 포함하는 것이다. 예 5는 예 1의 장치를 포함하고, 로직은 제1 작업부하로부터 제2 작업부하로의 천이 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 6은 예 1의 장치를 포함하고, 로직은 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하기 위해 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 7은 예 1의 장치를 포함하고, 로직은 비휘발성 메모리에서 기입 증폭의 감소를 야기하기 위해 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 8은 예 1의 장치를 포함하고, 제2 작업부하는 제1 작업부하 직후에 후속하는 것이다. 예 9는 예 1의 장치를 포함하고, 제1 작업부하는 비어 있는 또는 유휴 작업부하이다. 예 10은 예 1의 장치를 포함하고, 비휘발성 메모리 및 로직이 동일한 집적 회로 디바이스 상에 있다. 예 11은 예 1의 장치를 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는 것이다. 예 12는 예 1의 장치를 포함하고, SSD가 비휘발성 메모리 및 로직을 포함하는 것이다.
예 13은 제1 작업부하 및 제2 작업부하에 대응하는 데이터를 비휘발성 메모리에 저장하는 단계; 및 제1 작업부하 또는 제2 작업부하의 동작 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하는 단계를 포함하는 방법을 포함한다. 예 14는 예 13의 방법을 포함하고, 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 하나 이상의 리소스의 할당을 결정하는 단계를 더 포함한다. 예 15는 예 13의 방법을 포함하고, 비휘발성 메모리의 유효하지 않은 데이터에 의해 점유된 공간을 자유롭게 하는 가비지 수집 로직을 더 포함한다. 예 16은 예 13의 방법을 포함하고, 비휘발성 메모리에 하나 이상의 리소스의 할당을 결정하는 단계는 비휘발성 메모리의 유효 스페어 공간의 증가를 야기한다. 예 17은 예 13의 방법을 포함하고, 비휘발성 메모리에 하나 이상의 리소스의 할당을 결정하는 단계는 비휘발성 메모리에서 기입 증폭의 감소를 야기한다. 예 18은 예 13의 방법을 포함하고, 제1 작업부하는 비어 있는 또는 유휴 작업부하이다. 예 19는 예 13의 방법을 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함한다. 예 20은 예 13의 방법을 포함하고, 제1 작업부하로부터 제2 작업부하로의 천이 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하는 단계를 더 포함한다.
예 21은 비휘발성 메모리; 및 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어; - 비휘발성 메모리는 제1 작업부하 및 제2 작업부하에 대응하는 데이터를 저장하기 위한 것임 -; 및 제1 작업부하 또는 제2 작업부하의 동작 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 로직을 포함하는 시스템을 포함한다. 예 22는 예 21의 시스템을 포함하고, 로직은 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 23은 예 21의 시스템을 포함하고, 로직은 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하기 위해 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 24는 예 21의 시스템을 포함하고, 로직은 비휘발성 메모리에서 기입 증폭의 감소를 야기하기 위해 하나 이상의 리소스의 할당을 결정하기 위한 것이다. 예 25는 예 21의 시스템을 포함하고, 제1 작업부하는 비어 있는 또는 유휴 작업부하이다.
예 26은 프로세서 상에서 실행될 때, 제1 작업부하 및 제2 작업부하에 대응하는 데이터를 비휘발성 메모리에 저장하고; 제1 작업부하 또는 제2 작업부하의 동작 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체를 포함한다. 예 27은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 하나 이상의 리소스의 할당을 결정하는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 28은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 가비지 수집 로직이 비휘발성 메모리의 유효하지 않은 데이터에 의해 점유된 공간을 자유롭게 하는 것을 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 29는 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 비휘발성 메모리에 하나 이상의 리소스의 할당을 결정하여 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 30은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 비휘발성 메모리에 하나 이상의 리소스의 할당을 결정하여 비휘발성 메모리에서 기입 증폭의 감소를 야기하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다. 예 31은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 제1 작업부하는 비어 있는 또는 유휴 작업부하이다. 예 32는 예 26의 컴퓨터 판독 가능 매체를 포함하고, 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함한다. 예 33은 예 26의 컴퓨터 판독 가능 매체를 포함하고, 프로세서 상에서 실행될 때, 제1 작업부하로부터 제2 작업부하로의 천이 동안 처리될 하나 이상의 후보 대역의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 하나 이상의 동작을 수행하도록 프로세서를 구성하는 하나 이상의 명령어를 더 포함한다.
예 34는 임의의 선행 예에 기재된 바와 같은 방법을 수행하기 위한 수단들을 포함하는 장치를 포함한다.
예 35는 머신 판독 가능 스토리지를 포함하고, 이는, 실행될 때, 임의의 선행 예에 기재된 것과 같은 방법을 구현하거나 또는 장치를 실현하기 위한 머신 판독 가능 명령어들을 포함한다.
다양한 실시예들에서, 예를 들어 도 1 내지 도 6을 참조하여 본 명세서에서 논의된 동작들은, 예를 들어 본 명세서에서 논의된 프로세스를 수행하도록 컴퓨터를 프로그래밍하는 데 이용되는 명령어들(또는 소프트웨어 절차들)이 저장되어 있는 유형의(tangible)(예를 들어, 비일시적인) 머신 판독 가능 또는 컴퓨터 판독 가능 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있는 하드웨어(예를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드 또는 이들의 조합으로서 구현될 수 있다. 또한, "로직"이라는 용어는, 예로서, 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 머신 판독 가능 매체는 도 1 내지 도 6과 관련하여 논의된 것들과 같은 스토리지 디바이스를 포함할 수 있다.
추가로, 이러한 유형의 컴퓨터 판독 가능 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있고, 이 프로그램은 통신 링크(예를 들어, 버스, 모뎀 또는 네트워크 접속)를 통해 데이터 신호들로(예컨대, 반송파 또는 다른 전파 매체로) 원격 컴퓨터(예를 들어, 서버)에서 요청 컴퓨터(예를 들어, 클라이언트)로 전송될 수 있다.
본 명세서에서 "일 실시예" 또는 "실시예"에 대한 참조는 실시예와 관련되어 설명된 특정 특징, 구조, 또는 특성이 적어도 구현예에 포함될 수 있다는 것을 의미한다. 본 명세서의 다양한 곳들에서의 "일 실시예에서"라는 구문의 출현은 모두가 동일한 실시예를 지칭할 수도 있고 그렇지 않을 수도 있다.
또한, 본 설명 및 청구항들에서, "연결(coupled)" 및 "접속(connected)"이라는 용어들이 그 파생어들과 함께 사용될 수 있다. 일부 실시예들에서, "접속"은, 2개 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 표시하기 위해 사용될 수 있다. "연결"은 2개 이상의 요소가 직접 물리적 또는 전기적으로 접촉한다는 것을 의미할 수 있다. 그러나, "연결"은, 2개 이상의 요소가 서로 직접 접촉하지 않을 수 있지만 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다.
따라서, 실시예들은 구조적 특징들 및/또는 방법론적 동작들에 구체적인 언어로 설명되었지만, 청구되는 발명 대상은 설명된 구체적인 특징들 또는 동작들에 제한되지는 않을 수 있다는 점이 이해되어야 한다. 오히려, 구체적인 특징들 및 동작들은 청구되는 발명 대상을 구현하는 샘플 형태들로서 개시된다.

Claims (25)

  1. 장치로서,
    제1 작업부하 및 제2 작업부하에 대응하는 데이터를 저장하기 위한 비휘발성 메모리; 및
    상기 제1 작업부하 또는 상기 제2 작업부하의 동작 동안 처리될 하나 이상의 블록의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 상기 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 로직
    을 포함하는, 장치.
  2. 제1항에 있어서,
    상기 로직은 상기 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 상기 하나 이상의 리소스의 상기 할당을 결정하는, 장치.
  3. 제2항에 있어서,
    상기 가비지 수집 로직은 상기 비휘발성 메모리의 유효하지 않은 데이터에 의해 점유된 공간을 자유롭게 하는, 장치.
  4. 제2항에 있어서,
    상기 하나 이상의 리소스의 상기 할당을 결정하기 위한 상기 로직은 상기 가비지 수집 로직을 포함하는, 장치.
  5. 제1항에 있어서,
    로직은 상기 제1 작업부하로부터 상기 제2 작업부하로의 천이 동안 처리될 하나 이상의 블록의 평균 유효성의 상기 결정에 적어도 부분적으로 기초하여, 상기 비휘발성 메모리에서의 하나 이상의 리소스의 상기 할당을 결정하는, 장치.
  6. 제1항에 있어서,
    상기 로직은 상기 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하기 위해 상기 하나 이상의 리소스의 상기 할당을 결정하는, 장치.
  7. 제1항에 있어서,
    상기 로직은 상기 비휘발성 메모리에서 기입 증폭의 감소를 야기하기 위해 상기 하나 이상의 리소스의 상기 할당을 결정하는, 장치.
  8. 제1항에 있어서,
    상기 제2 작업부하는 상기 제1 작업부하 직후에 후속하는, 장치.
  9. 제1항에 있어서,
    상기 제1 작업부하는 비어 있는 또는 유휴 작업부하인, 장치.
  10. 제1항에 있어서,
    상기 비휘발성 메모리 및 상기 로직이 동일한 집적 회로 디바이스 상에 있는, 장치.
  11. 제1항에 있어서,
    상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 장치.
  12. 제1항에 있어서,
    SSD가 상기 비휘발성 메모리 및 상기 로직을 포함하는, 장치.
  13. 방법으로서,
    제1 작업부하 및 제2 작업부하에 대응하는 데이터를 비휘발성 메모리에 저장하는 단계; 및
    상기 제1 작업부하 또는 상기 제2 작업부하의 동작 동안 처리될 하나 이상의 블록의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 상기 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하는 단계
    를 포함하는, 방법.
  14. 제13항에 있어서,
    상기 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 상기 하나 이상의 리소스의 상기 할당을 결정하는 단계를 더 포함하는, 방법.
  15. 제13항에 있어서,
    상기 비휘발성 메모리의 유효하지 않은 데이터에 의해 점유된 공간을 자유롭게 하는 상기 가비지 수집 로직을 더 포함하는, 방법.
  16. 제13항에 있어서,
    상기 비휘발성 메모리에 상기 하나 이상의 리소스의 상기 할당을 결정하는 단계는 상기 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하는, 방법.
  17. 제13항에 있어서,
    상기 비휘발성 메모리에 상기 하나 이상의 리소스의 상기 할당을 결정하는 단계는 상기 비휘발성 메모리에서 기입 증폭의 감소를 야기하는, 방법.
  18. 제13항에 있어서,
    상기 제1 작업부하는 비어 있는 또는 유휴 작업부하인, 방법.
  19. 제13항에 있어서,
    상기 비휘발성 메모리는, 나노와이어 메모리, FeTRAM(Ferro-electric transistor random access memory), MRAM(magnetoresistive random access memory), 플래시 메모리, STTRAM(Spin Torque Transfer Random Access Memory), 저항성 랜덤 액세스 메모리, PCM(Phase Change Memory) 및 바이트 어드레싱가능한 3차원 크로스 포인트 메모리 중 하나를 포함하는, 방법.
  20. 제13항에 있어서,
    상기 제1 작업부하로부터 상기 제2 작업부하로의 천이 동안 처리될 상기 하나 이상의 블록의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 상기 비휘발성 메모리에서의 상기 하나 이상의 리소스의 상기 할당을 결정하는 단계를 더 포함하는, 방법.
  21. 시스템으로서,
    비휘발성 메모리; 및
    상기 비휘발성 메모리에 액세스하기 위한 적어도 하나의 프로세서 코어;
    제1 작업부하 및 제2 작업부하에 대응하는 데이터를 저장하기 위한 상기 비휘발성 메모리; 및
    상기 제1 작업부하 또는 상기 제2 작업부하의 동작 동안 처리될 하나 이상의 블록의 평균 유효성의 결정에 적어도 부분적으로 기초하여, 상기 비휘발성 메모리에서의 하나 이상의 리소스의 할당을 결정하기 위한 로직
    을 포함하는, 시스템.
  22. 제21항에 있어서,
    상기 로직은 상기 비휘발성 메모리에 연결된 호스트 및 가비지 수집 로직에 대한 상기 하나 이상의 리소스의 상기 할당을 결정하는, 시스템.
  23. 제21항에 있어서,
    상기 로직은 상기 비휘발성 메모리의 유효 스페어 공간의 증가를 야기하기 위해 상기 하나 이상의 리소스의 상기 할당을 결정하는, 시스템.
  24. 프로세서 상에서 실행될 때 제13항 내지 제20항 중 어느 한 항의 하나 이상의 동작을 수행하도록 상기 프로세서를 구성하는 하나 이상의 명령어를 포함하는 컴퓨터 판독 가능 매체.
  25. 제13항 내지 제20항 중 어느 한 항에 기재된 방법을 수행하기 위한 수단들을 포함하는 장치.
KR1020177023885A 2015-03-27 2016-02-18 고체 상태 드라이브에서 가비지 수집 리소스 할당을 적응시키는 메커니즘 KR102553539B1 (ko)

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